KR101718077B1

KR101718077B1 - High electron mobility transistor having multi channel and method of manufacturing the same

Info

Publication number: KR101718077B1
Application number: KR1020100072098A
Authority: KR
Inventors: 황인준; 신재광; 오재준; 김종섭; 최혁순; 홍기하
Original assignee: 삼성전자주식회사
Priority date: 2010-07-26
Filing date: 2010-07-26
Publication date: 2017-03-21
Also published as: KR20120010512A

Abstract

고 전자 이동도 트랜지스터 및 그 제조방법에 관해 개시되어 있다. 일 실시예에 의한 개시된 HEMT는 소스 전극, 게이트 전극 및 드레인 전극을 포함하고, 상기 소스 전극과 상기 드레인 전극 사이에 수직으로 적층된 복수의 채널을 포함하는 적층물이 존재하고, 상기 복수의 채널은 이격되어 있고, 상기 복수의 채널 각각은 2DEG 채널을 포함할 수 있다. 소스 전극은 오믹 접촉되고, 드레인 전극은 쇼트키 접촉된다.A high electron mobility transistor and its manufacturing method are disclosed. The disclosed HEMT according to an embodiment includes a source electrode, a gate electrode, and a drain electrode, wherein a stack is present that includes a plurality of vertically stacked channels between the source electrode and the drain electrode, And each of the plurality of channels may include a 2DEG channel. The source electrode is ohmic contacted, and the drain electrode is made a Schottky contact.

Description

멀티 채널을 갖는 고 전자 이동도 트랜지스터 및 그 제조방법{High electron mobility transistor having multi channel and method of manufacturing the same}TECHNICAL FIELD [0001] The present invention relates to a high electron mobility transistor having a multi-channel structure and a method of manufacturing the same.

본 발명의 일 실시예는 반도체 소자 및 그 제조방법에 관한 것으로써, 보다 자세하게는 멀티 채널을 갖는 고 전자 이동도 트랜지스터(High Electron Mobility Transistor)(HEMT) 및 그 제조방법에 관한 것이다.One embodiment of the present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a high electron mobility transistor (HEMT) having multiple channels and a method of manufacturing the same.

HEMT는 밴드갭(band gap)이 다른 반도체들을 포함한다. HEMT에서 에너지 밴드갭이 다른 반도체들은 접합되어 있다. HEMT에서 밴드갭이 큰 반도체는 도너역할을 한다. 이러한 밴드갭이 큰 반도체에 의해 밴드갭이 작은 반도체에 2DEG(2-dimensional electron gas)가 형성된다. HEMT에서 2DEG는 채널로 이용될 수 있다.HEMTs include semiconductors with different band gaps. In HEMT, semiconductors with different energy band gaps are bonded. Semiconductors with large band gaps in HEMTs act as donors. A 2DEG (2-dimensional electron gas) is formed in a semiconductor having a small band gap by the semiconductor having a large band gap. 2DEG in HEMTs can be used as channels.

HEMT는 전자 캐리어의 이동도를 높이는데 사용될 수 있을 뿐만 아니라 전력소자의 하나로써 고내압 트랜지스터로도 사용될 수도 있다. HEMT는 넓은 밴드 갭(wide band gap)을 갖는 반도체, 예컨대 화합물 반도체를 포함한다. 따라서 HEMT의 절연파괴 전압은 클 수 있다.The HEMT can be used not only to increase the mobility of the electron carriers but also as a high breakdown voltage transistor as one of the power devices. HEMTs include semiconductors having a wide band gap, such as compound semiconductors. Therefore, the breakdown voltage of the HEMT may be large.

2DEG는 밴드갭이 큰 물질에 n-doping 하는 방법이나 분극을 갖는 물질을 사용하는 방법으로 형성할 수 있다. HEMT는 기본적으로 채널이 형성되어 있어서 디플리션 모드(depletion mode)로 동작하게 된다. 하지만 회로의 간소화 등을 고려할 때, 인핸스먼트 모드(enhancement mode)(이하, E-mode)가 유익할 수도 있다. E-mode는 게이트 하부의 채널을 제거하여 구현할 수 있다.2DEG can be formed by a method of n-doping a substance having a large band gap or a method using a substance having a polarization. The HEMT basically operates in a depletion mode because a channel is formed. However, an enhancement mode (hereinafter referred to as E-mode) may be beneficial when considering circuit simplification and the like. E-mode can be implemented by removing the channel under the gate.

HEMT는 오프 동작 상태에서 게이트와 드레인 사이의 2DEG가 제거되면서 공간전하가 남게 되는데, 이러한 공간전하에 의해 전기장이 게이트에 집중될 수 있고, 이에 따라 HEMT의 절연 파괴전압이 낮아질 수 있다.In the off-state of the HEMT, the 2DEG between the gate and the drain is removed, leaving a space charge. This space charge can concentrate the electric field on the gate, thereby lowering the breakdown voltage of the HEMT.

본 발명의 일 실시예는 온 상태에서의 저항을 낮추고 절연파괴 전압을 높일 수 있는 멀티 채널을 갖는 HEMT를 제공한다.One embodiment of the present invention provides a multi-channel HEMT capable of lowering the resistance in the ON state and increasing the breakdown voltage.

본 발명의 다른 실시예는 이러한 HEMT의 제조방법을 제공한다.Another embodiment of the present invention provides a method of manufacturing such a HEMT.

본 발명의 일 실시예에 의한 HEMT는 소스 전극, 게이트 전극 및 드레인 전극을 포함하고, 상기 소스 전극과 상기 드레인 전극 사이에 수직으로 적층된 복수의 채널을 포함하는 적층물이 존재하고, 상기 복수의 채널은 이격되어 있고, 상기 복수의 채널 각각은 2DEG 채널을 포함하는 HEMT를 제공한다.A HEMT according to an embodiment of the present invention includes a laminate including a source electrode, a gate electrode, and a drain electrode, and a plurality of vertically stacked channels between the source electrode and the drain electrode, The channels are spaced apart and each of the plurality of channels provides a HEMT comprising a 2DEG channel.

이러한 HEMT에서 상기 적층물의 측면과 상부면은 상기 소스 전극, 상기 게이트 전극 및 상기 드레인 전극으로 덮일 수 있다.In this HEMT, the side surface and the top surface of the laminate may be covered with the source electrode, the gate electrode, and the drain electrode.

상기 소스 전극, 상기 게이트 및 상기 드레인 전극 아래의 상기 적층물에 상기 복수의 채널이 노출되는 콘택홀이 존재하고, 상기 콘택홀은 플러그로 채워질 수 있다.There is a contact hole through which the plurality of channels are exposed in the laminate under the source electrode, the gate and the drain electrode, and the contact hole can be filled with a plug.

상기 적층물은 평행하게 이격된 복수의 적층물을 포함하고, 상기 복수의 적층물은 상기 소스 전극 아래에서 상기 게이트 아래를 지나 상기 드레인 전극 아래까지 확장될 수 있다.The stack includes a plurality of stacks spaced apart in parallel, and the stacks may extend under the gate under the source electrode and below the drain electrode.

상기 소스 전극은 상기 적층물과 오믹 접촉되고, 상기 드레인 전극은 상기 적층물과 쇼트기 접촉될 수 있다.The source electrode may be in ohmic contact with the stack, and the drain electrode may be in short-circuit contact with the stack.

본 발명의 다른 실시예에 의한 HEMT의 제조방법은 수직으로 적층된 복수의 채널을 포함하는 적층물을 기판 상에 형성하고, 상기 적층물과 접촉하는 소스 전극, 게이트 및 드레인 전극을 형성한다. 상기 복수의 채널은 이격되어 있고, 각 채널은 2DEG 채널을 포함한다.A method of manufacturing a HEMT according to another embodiment of the present invention includes forming a laminate including a plurality of vertically stacked channels on a substrate and forming a source electrode, a gate and a drain electrode in contact with the laminate. The plurality of channels are spaced apart, and each channel includes a 2DEG channel.

이러한 제조 방법에서, 상기 적층물을 기판 상에 형성하는 단계는 상기 기판 상에 분극률이 다른 제1 물질층과 제2 물질층을 순차적으로 반복해서 교번 적층할 수 있다.In this manufacturing method, in the step of forming the laminate on the substrate, the first material layer and the second material layer having different polarization ratios may be sequentially and repeatedly laminated on the substrate.

상기 적층물과 접촉하는 소스 전극, 게이트 및 드레인 전극을 형성하는 단계는 상기 적층물의 양단을 덮도록 상기 소스 전극 및 상기 드레인 전극을 형성하고, 상기 소스 전극과 상기 드레인 전극 사이의 상기 적층물의 측면 및 상부면을 덮도록 상기 게이트를 형성하고, 상기 소스 전극과 상기 적층물은 오믹 접촉시키고, 상기 드레인 전극과 상기 적층물은 쇼트키 접촉시킬 수 있다.Forming a source electrode, a gate electrode, and a drain electrode in contact with the stacked body includes forming the source electrode and the drain electrode so as to cover both ends of the stacked body, and forming a side surface of the stacked body between the source electrode and the drain electrode, The gate is formed to cover the top surface, the source electrode and the laminate are in ohmic contact, and the drain electrode and the laminate are in Schottky contact.

또한, 상기 적층물과 접촉하는 소스 전극, 게이트 및 드레인 전극을 형성하는 단계는 상기 적층물에 소스 영역, 게이트 영역 및 드레인 영역을 한정하는 단계, 상기 한정된 각 영역에 복수의 콘택홀을 형성하는 단계, 상기 적층물 상에 상기 소스 영역에 형성된 콘택홀을 채우는 상기 소스 전극을 형성하는 단계, 상기 소스 전극이 형성된 결과물을 열처리하는 단계, 상기 열처리 후, 상기 적층물 상에 상기 드레인 영역에 형성된 콘택홀을 채우는 상기 드레인 전극을 형성하는 단계 및 상기 적층물 상에 상기 게이트 영역에 형성된 콘택홀을 채우는 상기 게이트 전극을 형성하는 단계를 더 포함할 수 있다.The forming of the source electrode, the gate electrode, and the drain electrode in contact with the laminate may include defining a source region, a gate region, and a drain region in the laminate, forming a plurality of contact holes in each of the defined regions, Forming a source electrode filling the contact hole formed in the source region on the multilayer structure, heat treating the resultant having the source electrode formed thereon, forming a contact hole formed in the drain region on the laminate, And forming the gate electrode filling the contact hole formed in the gate region on the stacked structure.

상기 적층물을 기판 상에 형성하는 단계는 상기 적층물을 평행하게 이격된 복수의 적층물로 분리하는 단계를 포함하고, 상기 이격된 복수의 적층물은 상기 소스 전극 아래에서 상기 게이트 아래를 지나 상기 드레인 전극 아래까지 확장된다.Wherein the step of forming the laminate on a substrate includes separating the laminate into a plurality of parallel spaced laminates, wherein the plurality of spaced apart laminates pass under the gate under the gate, Drain electrode.

본 발명의 일 실시예에 의한 HEMT는 멀티 채널을 구비하여 온 상태에서 흐르는 온 전류(on-current)의 저항을 줄일 수 있다. 또한, HEMT의 멀티 채널은 내츄럴 수퍼 정션(natural super junction) 구조에서 비롯되는 바, 2DEG가 디플리션 될 때 대응되는 2DHG도 함께 디플리션되어 공간전하가 사라지게 된다. 이에 따라 공간전하에 따른 전기장이 게이트에 집중되는 것이 방지되어 HEMT의 절연파괴 전압은 높아지게 된다.The HEMT according to an exemplary embodiment of the present invention includes multi-channels, thereby reducing the resistance of the on-current flowing in an on state. In addition, since the multi-channel of the HEMT originates from a natural super junction structure, when the 2DEG is depleted, the corresponding 2DHG is also depleted and the space charge disappears. Accordingly, the electric field corresponding to the space charge is prevented from concentrating on the gate, so that the breakdown voltage of the HEMT is increased.

도 1은 본 발명의 일 실시예에 의한 멀티 채널을 갖는 HEMT의 평면도이다.
도 2는 도 1의 HEMT를 우측에서 본 측면도이다.
도 3은 도 1의 HEMT를 3-3' 방향으로 절개한 단면도이다.
도 4는 도 1의 HEMT를 4-4' 방향으로 절개한 단면도이다.
도 5는 본 발명의 다른 실시예에 의한 멀티 채널을 갖는 HEMT의 평면도이다.
도 6은 도 5의 HEMT를 6-6' 방향으로 절개한 단면도이다.
도 7은 도 5의 HEMT를 7-7' 방향으로 절개한 단면도이다.
도 8 내지 도 10은 본 발명의 실시예에 의한 HEMT의 제조방법을 단계별로 나타낸 단면도들이다.
도 11은 본 발명의 다른 실시예에 의한 HEMT의 평면도이다.
도 12는 도 11을 12-12' 방향으로 절개한 단면도이다.1 is a plan view of a multi-channel HEMT according to an embodiment of the present invention.
2 is a side view of the HEMT of FIG. 1 viewed from the right side.
3 is a cross-sectional view of the HEMT of FIG. 1 cut along the 3-3 'direction.
4 is a cross-sectional view of the HEMT of FIG. 1 cut along the 4-4 'direction.
5 is a plan view of a multi-channel HEMT according to another embodiment of the present invention.
6 is a cross-sectional view of the HEMT of FIG. 5 cut in the 6-6 'direction.
7 is a cross-sectional view of the HEMT of FIG. 5 cut in the 7-7 'direction.
8 to 10 are cross-sectional views illustrating steps of a method of manufacturing an HEMT according to an embodiment of the present invention.
11 is a plan view of a HEMT according to another embodiment of the present invention.
12 is a cross-sectional view taken along the line 12-12 'of FIG.

이하, 본 발명의 실시예에 의한 멀티 채널을 갖는 HEMT 및 그 제조방법을 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.Hereinafter, a multi-channel HEMT according to an embodiment of the present invention and a manufacturing method thereof will be described in detail with reference to the drawings. In this process, the thicknesses of the layers or regions shown in the figures are exaggerated for clarity of the description.

먼저, 멀티 채널을 갖는 HEMT에 대해 설명한다.First, a multi-channel HEMT will be described.

<제1 실시예>&Lt; Embodiment 1 >

본 발명의 실시예에 의한 HEMT의 평면 레이아웃(layout)을 보여주는 도 1을 참조하면, HEMT는 적층 구조물(10)을 포함한다. 적층 구조물(10)은 Y축 방향으로 주어진 길이를 갖고, X축 방향으로 주어진 폭을 갖는다. 적층 구조물(10)의 Y축 방향의 양단은 소스 전극(22S)과 드레인 전극(22D)으로 덮여 있다. 소스 전극(22S)과 드레인 전극(22D) 사이의 적층 구조물(10)에 핀 게이트(fin gate)(24G)가 존재한다. 핀 게이트(24G)는 소스 전극(22S) 및 드레인 전극(22D)과 이격되어 있되, 소스 전극(22S)에 보다 가깝게 위치한다. 핀 게이트(24G)는 적층 구조물(10)의 상부면과 측면을 덮는다.Referring to FIG. 1, which shows a planar layout of an HEMT according to an embodiment of the present invention, the HEMT includes a stacked structure 10. The laminated structure 10 has a given length in the Y-axis direction and a given width in the X-axis direction. Both ends of the laminated structure 10 in the Y-axis direction are covered with the source electrode 22S and the drain electrode 22D. A fin gate 24G exists in the stacked structure 10 between the source electrode 22S and the drain electrode 22D. The pin gate 24G is spaced apart from the source electrode 22S and the drain electrode 22D but is located closer to the source electrode 22S. The pin gate 24G covers the top surface and the side surface of the laminated structure 10.

도 2는 도 1의 HEMT의 우측 측면을 보여준다.Figure 2 shows the right side of the HEMT of Figure 1;

도 2를 참조하면, 소스 전극(22S), 드레인 전극(22D) 및 핀 게이트(24G)는 적층 구조물(10)의 상부면과 측면을 덮는다. 적층 구조물(10)은 기판(30)과 기판 상에 형성된 복수의 물질층(40A, 40B)을 포함한다. 기판(30)과 복수의 물질층(40A, 40B) 사이에 버퍼층이 더 구비될 수 있다. 기판(30)은 사파이어 기판 또는 실리콘 기판일 수 있다. 상기 버퍼층은 예를 들면 AlN 또는 AlGaN층일 수 있다. 복수의 물질층(40A, 40B)은 복수의 제1 물질층(40A)과 복수의 제2 물질층(40B)을 포함한다. 한 개의 제1 물질층(40A)과 한 개의 제2 물질층(40B)은 순차적으로 적층되어 있고, 한 쌍(pair)을 이룬다. 복수의 물질층(40A, 40B)은 이러한 쌍을 복수개 포함한다. 복수의 쌍은 순차적으로 적층되어 있다. 따라서 복수의 물질층(40A, 40B)는 제1 물질층(40A)과 제2 물질층(40B)이 여러 번 교번 적층된 구조물이다.2, the source electrode 22S, the drain electrode 22D and the pin gate 24G cover the top surface and the side surface of the laminated structure 10. [ The stacked structure 10 includes a substrate 30 and a plurality of material layers 40A and 40B formed on the substrate. A buffer layer may be further provided between the substrate 30 and the plurality of material layers 40A and 40B. The substrate 30 may be a sapphire substrate or a silicon substrate. The buffer layer may be, for example, an AlN or AlGaN layer. The plurality of material layers 40A and 40B includes a plurality of first material layers 40A and a plurality of second material layers 40B. One first material layer 40A and one second material layer 40B are sequentially stacked to form a pair. The plurality of material layers 40A, 40B include a plurality of such pairs. A plurality of pairs are sequentially stacked. Accordingly, the plurality of material layers 40A and 40B are structures in which the first material layer 40A and the second material layer 40B are alternately stacked.

제1 및 제2 물질층(40A, 40B)은 분극율이 다르고 밴드갭이 다른 반도체층일 수 있다. 제2 물질층(40B)의 분극률과 밴드갭은 제1 물질층(40A)보다 작을 수 있다. 제1 물질층(40A)은 반도체층으로써, 예컨대 화합물 반도체층일 수 있다. 예를 들면 제1 물질층(40A)은 AlGaN층, AlInN층, AlGaInN층일 수 있다. 제1 물질층(40A)은 AlN층일 수도 있다. 제2 물질층(40B)은 반도체층으로써, 예컨대 화합물 반도체층일 수 있다. 예를 들면 제2 물질층(40B)은 GaN층 또는 InGaN층일 수 있다. 제1 및 제2 물질층(40A, 40B)의 분극률 차이에 따라 제1 물질층(40A)에 분극(화살표 참조)이 나타난다. 이러한 분극에 따라 맨 아래쪽의 제1 물질층(40A)과 접촉되는 제2 물질층(40B)의 계면에 2차원 홀 가스(2-Dimensional Hole Gas)(2DHG)가 나타난다. 2DHG는 p채널로 사용될 수도 있다. 제2 물질층(40B) 상에 형성된 제1 물질층(40A)의 분극에 의해 제2 물질층(40B)의 상부면 계면에는 2차원 전자 가스(2-Dimensional Electron Gas)(2DEG)가 나타낸다. 2DEG는 n 채널로 사용될 수 있다.The first and second material layers 40A and 40B may be semiconductor layers having different polarization ratios and different band gaps. The polarization ratio and the bandgap of the second material layer 40B may be smaller than the first material layer 40A. The first material layer 40A may be a semiconductor layer, for example, a compound semiconductor layer. For example, the first material layer 40A may be an AlGaN layer, an AlInN layer, or an AlGaInN layer. The first material layer 40A may be an AlN layer. The second material layer 40B may be a semiconductor layer, for example, a compound semiconductor layer. For example, the second material layer 40B may be a GaN layer or an InGaN layer. Polarization (see arrows) appears in the first material layer 40A in accordance with the difference in polarization rate of the first and second material layers 40A and 40B. According to this polarization, a 2-dimensional Hole Gas (2DHG) appears at the interface of the second material layer 40B contacting the bottom first material layer 40A. 2DHG can also be used as a p-channel. A two-dimensional electron gas (2DEG) is shown at the interface of the upper surface of the second material layer 40B by the polarization of the first material layer 40A formed on the second material layer 40B. 2DEG can be used as n channel.

적층 구조물(10)에서 복수의 제1 물질층(40A)과 복수의 제2 물질층(40B)은 순차적으로 교번 적층되어 있으므로, 적층 구조물(10)은 복수의 채널, 곧 복수의 n 채널 또는 복수의 p 채널을 포함할 수 있다. 결과적으로 HEMT는 복수의 채널을 갖고 있으므로, HEMT가 온 모드(on-mode) 혹은 온 상태(on-state)에 있을 때, 온 전류(on-current)의 저항은 낮아지게 된다. 또한, 적층 구조물(10)은 제2 물질층(40B)이 2DEG와 2DHG를 함께 갖고 있는 내츄럴 수퍼 정션(natural super junction) 구조이므로, HEMT가 오프 모드일 때, 게이트(24G)에 대응하는 2DEG가 디플리션 되면서 2DHG도 함께 디플리션 되어 공간 전하가 사라지게 된다. 이에 따라 공간 전하에 기인하여 게이트(24G)에 집중되는 전기장이 사라지게 되므로, 결과적으로는 HEMT의 절연파괴 전압이 높아지게 된다.The plurality of first material layers 40A and the plurality of second material layers 40B are alternately laminated in the laminated structure 10 so that the laminated structure 10 has a plurality of channels, Lt; RTI ID = 0.0 > p < / RTI > As a result, the HEMT has multiple channels, so when the HEMT is on-mode or on-state, the resistance of the on-current is lowered. In addition, since the stacked structure 10 is a natural super junction structure in which the second material layer 40B has a 2DEG and a 2DHG together, when the HEMT is in the off mode, the 2DEG corresponding to the gate 24G As the 2DHG is depleted, the 2DHG is also depleted and the space charge disappears. As a result, the electric field concentrated on the gate 24G due to the space charge disappears, resulting in an increase in the breakdown voltage of the HEMT.

제1 물질층(40A)에 의해 제2 물질층(40B)에 2DEG 채널이 형성되므로, 제1 물질층(40A)은 자신보다 분극률이 작은(혹은 밴드 갭이 작은) 제2 물질층(40B)에 2DEG 채널을 형성시키는 채널 공급층이라 할 수 있다. 또한, 채널 공급층인 제1 물질층(40A)에 의해서 형성되는 2DEG 채널은 제2 물질층(40B)에 형성되므로 제2 물질층(40B)은 2DEG 채널을 포함하게 된다. 따라서 제2 물질층(40B)은 2DEG 채널이 형성되어지는 층, 곧 채널 형성층이라 할 수 있다.Since the 2DEG channel is formed in the second material layer 40B by the first material layer 40A, the first material layer 40A has the second material layer 40B having a smaller polarization ratio (or a smaller bandgap) A channel supply layer for forming a 2DEG channel in the channel region. In addition, since the 2DEG channel formed by the first material layer 40A, which is a channel supply layer, is formed in the second material layer 40B, the second material layer 40B includes the 2DEG channel. Accordingly, the second material layer 40B may be a layer on which a 2DEG channel is formed, that is, a channel forming layer.

도 3은 도 1을 3-3' 방향으로 절개한 단면을 보여준다.FIG. 3 shows a cross section of FIG. 1 taken along line 3-3 '.

도 3을 참조하면, 적층 구조물(10)의 최상층은 제1 물질층(40A)이고, 소스전극(22S), 드레인 전극(22D) 및 게이트(24G)는 최상층의 제1 물질층(40A) 상에 구비되어 있다. 소스 전극(22S)은 적층 구조물(10)과 오믹 접촉(Ti/Al)될 수 있고, 드레인 전극(22D)은 적층 구조물(10)과 쇼트키 접촉(schottky contact)을 이룰 수 있다. 이렇게 해서 HEMT의 온 및 오프 상태에서 드레인 전극(22D)을 통한 홀 전류가 흐르는 것을 방지할 수 있다.3, the uppermost layer of the stacked structure 10 is the first material layer 40A, and the source electrode 22S, the drain electrode 22D and the gate 24G are formed on the uppermost first material layer 40A Respectively. The source electrode 22S may be in ohmic contact (Ti / Al) with the stacked structure 10 and the drain electrode 22D may be in schottky contact with the stacked structure 10. In this way, it is possible to prevent the hole current flowing through the drain electrode 22D from flowing in the ON and OFF states of the HEMT.

한편, 게이트(24G)의 문턱전압(Vth)을 조절할 수 있는데, 예를 들면 적층 구조물(10)의 게이트(24G)가 형성될 영역을 플라즈마 처리하여 산화하던가 게이트(24G)와 적층 구조물(10) 사이에 p형 반도체 또는 유전체를 구비하던가 게이트(24G)의 폭을 조절하여 문턱전압을 조절할 수 있다. 이러한 방법은 제2 실시예에도 적용될 수 있다. 상기 p-type 반도체는, 예를 들면 p-GaN, p-AlGaN, p-AlInN, p-AlGaInN 등의 3-N 반도체 일 수 있다. The threshold voltage Vth of the gate 24G can be adjusted. For example, the region in which the gate 24G of the stacked structure 10 is to be formed is subjected to plasma treatment to oxidize the gate 24G and the stacked structure 10, A p-type semiconductor or a dielectric may be provided between the gate and the gate, and the width of the gate 24G may be adjusted to control the threshold voltage. This method can also be applied to the second embodiment. The p-type semiconductor may be a 3-N semiconductor such as p-GaN, p-AlGaN, p-AlInN, p-AlGaInN or the like.

도 4는 도 1을 4-4' 방향으로 절개한 단면을 보여준다.4 shows a cross-sectional view taken along line 4-4 'of FIG.

도 4를 참조하면, 핀 게이트(24G)는 적층 구조물(10)의 상부면과 양 측면을 덮고, 기판(30)의 양 측면도 덮는다.Referring to FIG. 4, the pin gate 24G covers the upper and both sides of the laminate structure 10, and also covers both sides of the substrate 30. FIG.

<제2 실시예>&Lt; Embodiment 2 >

제1 실시예에서 설명한 부재와 동일한 부재에 대해서는 설명을 생략하고, 동일한 참조부호를 사용한다.The same members as those described in the first embodiment are not described here, and the same reference numerals are used.

본 발명의 다른 실시예에 의한 HEMT의 평면 레이아웃을 보여주는 도 5를 참조하면, HEMT는 적층 구조물(20)을 포함하고, 적층 구조물(20)의 X축 방향의 양단은 소스전극(52S)과 드레인 전극(52D)으로 덮여 있다. 소스전극(52S)과 드레인 전극(52D) 사이의 적층 구조물(20) 상에 게이트(54G)가 존재한다. 게이트(54G)는 소스 전극(52S)과 드레인 전극(52D)과 이격되어 있되, 소스 전극(52S)에 가깝게 위치한다. 참조부호 h1, h2 및 h3는 적층 구조물(20)에 형성된 제1 내지 제3 홀을 나타낸다. 이러한 홀들(h1, h2, h3)은 각 전극에 3개씩 형성된 것으로 도시하였지만, 3개로 한정되지 않는다.5 showing a plan layout of a HEMT according to another embodiment of the present invention, the HEMT includes a laminated structure 20, and both ends in the X-axis direction of the laminated structure 20 are connected to a source electrode 52S and a drain And is covered with an electrode 52D. A gate 54G is present on the stacked structure 20 between the source electrode 52S and the drain electrode 52D. The gate 54G is spaced apart from the source electrode 52S and the drain electrode 52D, but is located close to the source electrode 52S. Reference numerals h1, h2 and h3 denote the first to third holes formed in the laminated structure 20. [ Although the three holes h1, h2 and h3 are shown as being formed on each electrode, the number of holes is not limited to three.

도 6은 도 5를 6-6' 방향으로 절개한 단면을 보여준다.FIG. 6 shows a cross section of FIG. 5 cut in the 6-6 'direction.

도 6을 참조하면, 기판(30) 상에 적층 구조물(20)이 존재한다. 적층 구조물(20)은 제1 물질층(40A)과 채널로 사용되는 제2 물질층(40B)이 반복적으로 교번 적층된 것이다. 제1 및 제2 물질층(40A, 40B)은 한 쌍을 이룬다. 도 6에는 제1 및 제2 물질층(40A, 40B)이 3번 교번 적층된 것으로 도시되어 있지만, 교번 적층되는 수는 3번 이상이 될 수도 있다. 적층 구조물(20)의 최상층은 제1 물질층(40A)이다. 적층 구조물(20)에 제1 내지 제3 홀(h1, h2, h3)이 형성되어 있다. 제1 내지 제3 홀(h1-h3)은 각각 제1 내지 제3 플러그(P1-P3)로 채워져 있다. 소스 전극(52S)은 제1 홀(h1)을 덮고 제1 플러그(P1)와 접촉된다. 드레인 전극(52D)은 제3 홀(h3)을 덮고 제3 플러그(P3)와 접촉된다. 게이트(54G)는 제2 홀(h2)을 덮고 제2 플러그(P2)와 접촉된다. 소스 전극(52S)과 제1 플러그(P1)는 같은 물질일 수 있다. 드레인 전극(52D)과 제3 플러그(P3)는 같은 물질일 수 있다. 게이트(54G)와 제2 플러그(P2)는 같은 물질일 수 있다.Referring to FIG. 6, there is a stacked structure 20 on a substrate 30. The laminated structure 20 is formed by repeatedly alternating layers of the first material layer 40A and the second material layer 40B used as a channel. The first and second material layers 40A and 40B form a pair. Although the first and second material layers 40A and 40B are shown as being alternately laminated three times in FIG. 6, the number of alternating layers may be three or more. The uppermost layer of the laminated structure 20 is the first material layer 40A. The first through third holes h1, h2 and h3 are formed in the laminated structure 20. [ The first to third holes h1 to h3 are filled with the first to third plugs P1 to P3, respectively. The source electrode 52S covers the first hole h1 and is in contact with the first plug P1. The drain electrode 52D covers the third hole h3 and contacts the third plug P3. The gate 54G covers the second hole h2 and contacts the second plug P2. The source electrode 52S and the first plug P1 may be the same material. The drain electrode 52D and the third plug P3 may be the same material. The gate 54G and the second plug P2 may be the same material.

도 7은 도 5를 7-7' 방향으로 절개한 단면을 보여준다.FIG. 7 shows a cross section of FIG. 5 taken along the line 7-7 '.

도 7을 참조하면, 소스 전극(52S) 아래의 적층 구조물(20)에 3개의 제1 홀(h1)이 형성되어 있고, 제1 홀(h1)은 제1 플러그(P1)로 채워져 있다. 소스 전극(52S) 아래의 적층 구조물(20)에는 3개 이하 또는 3개 이상의 제1 홀(h1)이 있을 수 있으나 편의 상 3개의 제1 홀(h1)만 도시하였다.Referring to FIG. 7, three first holes h1 are formed in the laminated structure 20 under the source electrode 52S, and the first holes h1 are filled with the first plugs P1. In the laminated structure 20 under the source electrode 52S, there may be three or less than three first holes h1, but only three first holes h1 are shown for convenience.

게이트(54G) 및 드레인 전극(52D) 아래의 적층 구조물(20)에도 각각 소스 전극(52S)아래처럼 3개의 홀이 존재한다. 곧, 소스 전극(52S), 드레인 전극(52D) 및 게이트(54G) 아래에는 같은 수의 홀이 존재할 수 있다. 이때, 각 홀들은 동일 선상에 있을 수도 있으나, 그렇지 않을 수도 있다.In the stacked structure 20 under the gate 54G and the drain electrode 52D, there are three holes as shown below the source electrode 52S. In short, the same number of holes may exist under the source electrode 52S, the drain electrode 52D, and the gate 54G. At this time, each hole may be on the same line, but it may not.

다음에는 도 8 내지 도 10을 참조하여 본 발명의 일 실시예에 의한 HEMT의 제조방법을 설명한다.Next, a method of manufacturing the HEMT according to an embodiment of the present invention will be described with reference to FIGS. 8 to 10. FIG.

도 8을 참조하면, 기판(30) 상에 적층 구조물(20)을 형성한다. 적층 구조물(20)은 제1 및 제2 물질층(40A, 40B)을 순차적으로 교번 적층하여 형성할 수 있다. 적층 구조물(20)의 최상층은 제1 물질층(40A)으로 형성할 수 있다. 적층 구조물(20)의 소스, 드레인 및 게이트가 형성될 영역들을 한정하고, 한정된 영역들 내에 각각 복수의 콘택홀들(h1-h3)을 형성한다. 제1 콘택홀(h1)은 소스가 형성될 영역으로 한정된 영역에 형성하고, 제2 콘택홀(h2)은 게이트가 형성될 영역으로 한정된 영역에 형성한다. 그리고 제3 콘택홀(h3)은 드레인이 형성될 영역으로 한정된 영역에 형성한다. 이후, 게이트 및 드레인이 형성될 영역을 마스크(미도시)로 덮고, 제1 콘택홀(h1)을 채우는 소스 전극(52S)을 형성한다. 이어서 상기 마스크을 제거한다. 이후, 소스 전극(52S)이 형성된 결과물을 열처리하여 소스 전극(52S)과 적층 구조물(20) 사이에 오믹 접촉을 형성한다. 이러한 열처리는, 예를 들면 급속 열 어닐(Rapid Thermal Anneal)(RTA)을 이용하여 실시할 수 있다. 이러한 열처리는 600-900℃의 온도와 대기압하에서 1초-10분 동안 실시할 수 있다.Referring to FIG. 8, a laminated structure 20 is formed on a substrate 30. The stacked structure 20 can be formed by sequentially stacking the first and second material layers 40A and 40B alternately. The uppermost layer of the laminated structure 20 may be formed of the first material layer 40A. The source, drain, and gate of the stacked structure 20 are to be formed, and a plurality of contact holes h1 to h3 are formed in the confined regions, respectively. The first contact hole h1 is formed in a region defined by the region in which the source is to be formed and the second contact hole h2 is formed in the region defined by the region in which the gate is to be formed. The third contact hole h3 is formed in a region defined by the region where the drain is to be formed. Thereafter, a region where a gate and a drain are to be formed is covered with a mask (not shown), and a source electrode 52S filling the first contact hole h1 is formed. The mask is then removed. Thereafter, the resultant with the source electrode 52S formed thereon is heat-treated to form an ohmic contact between the source electrode 52S and the stacked structure 20. Such a heat treatment can be performed, for example, using Rapid Thermal Anneal (RTA). This heat treatment can be carried out at a temperature of 600-900 ° C and atmospheric pressure for 1 second to 10 minutes.

다음, 도 9를 참조하면, 상기 열처리를 완료한 후, 소스 전극(52S)과 제2 콘택홀(h2)을 덮고 제3 콘택홀(h3)과 그 주변을 노출시키는 마스크(M1)를 형성한다. 제3 콘택홀(h3)을 채우는 드레인 전극(52D)을 형성하고, 마스크(M1)를 제거한다. 드레인 전극(52D)은 소스 전극(52S) 처럼 열처리를 하지 않는다. 따라서 드레인 전극(52D)과 적층 구조물(20) 사이에는 쇼트키 접촉이 형성될 수 있어 HEMT의 오프 동작시 홀 전류, 곧 2DHG에 기인한 전류가 유입되는 것을 방지할 수 있다.9, after the heat treatment is completed, a mask M1 covering the source electrode 52S and the second contact hole h2 and exposing the third contact hole h3 and the periphery thereof is formed . A drain electrode 52D filling the third contact hole h3 is formed, and the mask M1 is removed. The drain electrode 52D does not undergo a heat treatment like the source electrode 52S. Accordingly, a Schottky contact can be formed between the drain electrode 52D and the stacked structure 20, thereby preventing a hole current, that is, a current due to the 2DHG, from flowing during the OFF operation of the HEMT.

다음, 도 10을 참조하면, 제2 콘택홀(h2)과 그 주변을 노출시키고 나머지는 마스킹하는 마스크(미도시)를 형성한다. 제2 콘택홀(h2)을 채우는 게이트(54G)를 형성한다. 이후, 상기 마스크를 제거한다. 이렇게 해서, 멀티 채널을 갖는 HEMT가 형성된다. 게이트(54G)를 형성하는 과정에서 소스전극(52S)의 일부가 노출되도록 마스크를 형성하고, 소스 전극(52S)의 노출된 부분에 절연층을 형성한 다음, 제2 콘택홀(h2)을 채우는 게이트(54G)를 형성함으로써, 소스 전극(52S)과 게이트(54G)가 일부 겹치는, 멀티 채널을 갖는 HEMT를 형성할 수도 있다.Next, referring to FIG. 10, a mask (not shown) is formed to expose the second contact hole h2 and the periphery thereof and to mask the rest. And a gate 54G filling the second contact hole h2 is formed. Thereafter, the mask is removed. Thus, a multi-channel HEMT is formed. A mask is formed so that a part of the source electrode 52S is exposed in the process of forming the gate 54G and an insulating layer is formed in the exposed portion of the source electrode 52S and then the second contact hole h2 is filled By forming the gate 54G, a multi-channel HEMT in which the source electrode 52S and the gate 54G partially overlap can be formed.

또한, 도 11에 도시한 바와 같이, HEMT는 분리된 복수의 적층 구조물(70)을 포함할 수 있다. 적층 구조물(70)은 서로 평행하다. 복수의 적층 구조물(70) 각각의 구성은 도 6의 적층 구조물(20)과 동일할 수 있다. 이러한 적층 구조물(70) 사이에는 기판(30)이 노출되는 콘택홀(70h)이 존재한다. 적층 구조물(70)과 콘택홀(70h)은 소스전극(52S)아래에서부터 게이트(54G)를 지나 드레인 전극(52D) 아래까지 확장된다. 따라서 복수의 적층 구조물(70) 각각은 핀형 HEMT를 구성한다.Further, as shown in FIG. 11, the HEMT may include a plurality of separated laminated structures 70. The stacked structures 70 are parallel to each other. The configuration of each of the plurality of stacked structures 70 may be the same as that of the stacked structure 20 of FIG. Between the stacked structures 70, there is a contact hole 70h through which the substrate 30 is exposed. The stacked structure 70 and the contact hole 70h extend from under the source electrode 52S to the gate 54G and below the drain electrode 52D. Thus, each of the plurality of stacked structures 70 constitutes a pinned HEMT.

도 12는 도 11을 12-12' 방향으로 절개한 단면을 보여준다.12 shows a cross-sectional view taken along the line 12-12 'of FIG.

도 12를 참조하면, 기판(30) 상에 복수의 적층 구조물(70)이 서로 이격되어 존재한다. 복수의 적층 구조물(70) 각각의 상부면과 측면은 게이트(54G)로 덮여 있다. 게이트(54G)는 복수의 적층 구조물(70)에 공유된다. 따라서 기판(30) 상에는 멀티 채널을 갖는 핀형 HEMT(80)가 복수개 존재한다.Referring to FIG. 12, a plurality of stacked structures 70 are spaced apart from each other on a substrate 30. The upper surface and the side surface of each of the plurality of stacked structures 70 are covered with a gate 54G. The gate 54G is shared by a plurality of stacked structures 70. [ Accordingly, a plurality of pin-type HEMTs 80 having multi-channels are present on the substrate 30. [

상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 때문에 본 발명의 범위는 설명된 실시 예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.Although a number of matters have been specifically described in the above description, they should be interpreted as examples of preferred embodiments rather than limiting the scope of the invention. Therefore, the scope of the present invention is not to be determined by the described embodiments but should be determined by the technical idea described in the claims.

10, 20, 70:적층 구조물 30:기판
22S, 52S: 소스전극 22D, 52D:드레인 전극
24G, 54G:게이트 40A, 40B:제1 및 제2 물질층
70h:콘택홀 80:핀형 HEMT
h1-h3:제1 내지 제3 콘택홀
M1:마스크 P1-P3:제1 내지 제3 플러그10, 20, 70 laminated structure 30: substrate
22S, 52S: source electrode 22D, 52D: drain electrode
24G, 54G: gates 40A, 40B: first and second material layers
70h: Contact hole 80: Pin type HEMT
h1-h3: first to third contact holes
M1: mask P1-P3: first to third plugs

Claims

기판;
상기 기판 상에 형성되고, 수직으로 적층된 복수의 채널을 포함하는 적층물;
상기 적층물 상에 형성된 소스 전극, 게이트 전극 및 드레인 전극;
상기 소스 전극, 상기 게이트 및 상기 드레인 전극 아래의 상기 적층물에 형성되고, 상기 복수의 채널이 노출되는 콘택홀; 및
상기 콘택홀을 채우는 플러그;를 포함하고,
상기 콘택홀은 상기 적층물 전체를 관통하고
상기 복수의 채널은 이격되어 있고,
상기 복수의 채널 각각은 2DEG 채널을 포함하는 HEMT.Board;
A laminate formed on the substrate and including a plurality of vertically stacked channels;
A source electrode, a gate electrode, and a drain electrode formed on the laminate;
A contact hole formed in the stack below the source electrode, the gate and the drain electrode, the contact hole exposing the plurality of channels; And
And a plug filling the contact hole,
The contact hole penetrates the entire laminate
The plurality of channels being spaced apart,
Each of the plurality of channels including a 2DEG channel.

기판;
상기 기판 상에 형성되고, 수직으로 적층된 복수의 채널을 포함하는 적층물; 및
상기 적층물 상에 형성된 소스 전극, 게이트 전극 및 드레인 전극;을 포함하고,
상기 게이트 전극은 상기 적층물의 측면과 상부면을 덮고, 상기 기판의 상부면에 접촉된 HEMT.Board;
A laminate formed on the substrate and including a plurality of vertically stacked channels; And
And a source electrode, a gate electrode, and a drain electrode formed on the laminate,
The gate electrode covering the side and top surfaces of the stack and contacting the top surface of the substrate.

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제 2 항에 있어서,
상기 적층물은 평행하게 서로 완전히 이격된 복수의 적층물을 포함하고,
상기 복수의 적층물은 상기 소스 전극 아래에서 상기 게이트 아래를 지나 상기 드레인 전극 아래까지 확장된 HEMT.3. The method of claim 2,
Said laminate comprising a plurality of stacks completely spaced from each other in parallel,
Wherein the plurality of stacks extends under the gate under the source electrode and below the drain electrode.

제 2 항에 있어서,
상기 소스 전극은 상기 적층물과 오믹 접촉되고, 상기 드레인은 상기 적층물과 쇼트기 접촉된 HEMT.3. The method of claim 2,
The source electrode is in ohmic contact with the stack, and the drain is in short-circuit contact with the stack.

수직으로 적층된 복수의 채널을 포함하는 적층물을 기판 상에 형성하는 단계; 및
상기 적층물과 접촉하는 소스 전극, 게이트 및 드레인 전극을 형성하는 단계를 포함하고,
상기 적층물과 접촉하는 소스 전극, 게이트 및 드레인 전극을 형성하는 단계는,
상기 적층물에 소스 영역, 게이트 영역 및 드레인 영역을 한정하는 단계;
상기 한정된 각 영역에 상기 적층물 전체를 관통하는 복수의 콘택홀을 형성하는 단계;
상기 적층물 상에 상기 소스 영역에 형성된 콘택홀을 채우는 상기 소스 전극을 형성하는 단계;
상기 소스 전극이 형성된 결과물을 열처리하는 단계;
상기 열처리 후, 상기 적층물 상에 상기 드레인 영역에 형성된 콘택홀을 채우는 상기 드레인 전극을 형성하는 단계; 및
상기 적층물 상에 상기 게이트 영역에 형성된 콘택홀을 채우는 상기 게이트 전극을 형성하는 단계를 포함하고,
상기 복수의 채널은 이격되어 있고, 각 채널은 2DEG 채널을 포함하는 HEMT의 제조 방법.Forming a laminate on a substrate including a plurality of vertically stacked channels; And
Forming source electrodes, gate and drain electrodes in contact with the stack,
Forming a source electrode, a gate electrode, and a drain electrode in contact with the laminate,
Defining a source region, a gate region and a drain region in the stack;
Forming a plurality of contact holes through the entire stack in each of the defined regions;
Forming the source electrode filling the contact hole formed in the source region on the laminate;
Annealing the resultant having the source electrode formed thereon;
After the heat treatment, forming the drain electrode filling the contact hole formed in the drain region on the stacked body; And
And forming the gate electrode on the stacked body so as to fill the contact hole formed in the gate region,
Wherein the plurality of channels are spaced apart and each channel comprises a 2DEG channel.

제 6 항에 있어서,
상기 적층물을 기판 상에 형성하는 단계는,
상기 기판 상에 분극률이 다른 제1 물질층과 제2 물질층을 순차적으로 반복해서 교번 적층하는 단계를 포함하는 HEMT의 제조방법.The method according to claim 6,
The step of forming the laminate on a substrate includes:
And repeatedly alternately laminating a first material layer and a second material layer having different polarization ratios on the substrate in order.

수직으로 적층된 복수의 채널을 포함하는 적층물을 기판 상에 형성하는 단계; 및
상기 적층물과 접촉하는 소스 전극, 게이트 및 드레인 전극을 형성하는 단계를 포함하고,
상기 적층물과 접촉하는 소스 전극, 게이트 및 드레인 전극을 형성하는 단계는,
상기 적층물의 양단을 덮도록 상기 소스 전극 및 상기 드레인 전극을 형성하고, 상기 소스 전극과 상기 드레인 전극 사이의 상기 적층물의 측면 및 상부면을 덮고, 상기 기판의 상부면과 접촉되도록 상기 게이트 전극을 형성하고,
상기 소스 전극과 상기 적층물은 오믹 접촉시키고, 상기 드레인 전극과 상기 적층물은 쇼트키 접촉시키는 단계를 포함하고,
상기 복수의 채널은 이격되어 있고, 각 채널은 2DEG 채널을 포함하는 HEMT의 제조방법.Forming a laminate on a substrate including a plurality of vertically stacked channels; And
Forming source electrodes, gate and drain electrodes in contact with the stack,
Forming a source electrode, a gate electrode, and a drain electrode in contact with the laminate,
Forming the source electrode and the drain electrode so as to cover both ends of the laminate, covering side and upper surfaces of the laminate between the source electrode and the drain electrode, forming the gate electrode to be in contact with the upper surface of the substrate and,
The ohmic contact between the source electrode and the laminate, and the Schottky contact between the drain electrode and the laminate,
Wherein the plurality of channels are spaced apart and each channel comprises a 2DEG channel.

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제 8 항에 있어서,
상기 적층물을 기판 상에 형성하는 단계는
상기 적층물을 평행하게 서로 완전히 이격된 복수의 적층물로 분리하는 단계를 포함하고,
상기 이격된 복수의 적층물은 상기 소스 전극 아래에서 상기 게이트 아래를 지나 상기 드레인 전극 아래까지 확장되는 HEMT의 제조방법.9. The method of claim 8,
The step of forming the laminate on a substrate
Separating the laminate into a plurality of stacks that are spaced apart in parallel from each other,
And the plurality of spaced apart stacks extend below the source electrode, under the gate, and down to the drain electrode.