KR101697831B1 - 비아 내에 식각 저항 구조물을 갖는 반도체 구조물 및 그 제조 방법 - Google Patents

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Abstract

반도체 구조물은 반도체 기판, 반도체 기판 위에 형성되는 유전체 층, 제1 식각 저항 층, 제2 식각 저항 층 및 도전성 재료를 포함한다. 유전체 층은 개구부를 구비한다. 제1 식각 저항 층은 개구부의 측벽 상에 형성되며 그리고 과산화물에 대한 저항성을 갖는 재료로 이루어진다. 제2 식각 저항 층은 제1 식각 저항 층 위에 형성되며 그리고 산에 대한 저항성을 갖는 재료로 이루어진다. 도전성 재료는 개구부 내부에 형성되며 그리고 제2 식각 저항 층과 접촉 상태에 놓인다.

Description

비아 내에 식각 저항 구조물을 갖는 반도체 구조물 및 그 제조 방법{SEMICONDUCTOR STRUCTURE WITH ANTI-ETCH STRUCTURE IN VIA AND METHOD FOR MANUFACTURING THE SAME}
반도체 집적 회로(IC) 산업은 빠른 성장을 경험해 왔다.
집적 회로 제조에 관한 기술적 진보는 여러 세대의 IC 들을 생산해 왔으며 그리고 각 세대는 이전 세대의 것보다 더 작고 더욱 복잡한 회로들을 제작해 왔다. 집적회로들은 다수의 능동 소자 및 피동 소자들로 이루어진다. 이러한 소자들은 나아가 기능 회로를 형성하기 위해 서로 상호연결된다. 전형적인 배선 구조들은, 금속 라인들과 같은 수평적 배선들 및 비아 접촉부들과 같은 수직적 배선들을 포함한다. 현대의 집적 회로에서 능동 소자들 및 피동 소자들의 밀도는 상당히 증가되며, 따라서 비아 접촉부와 다른 소자 사이의 거리가 현저히 감소하게 된다. 비아 접촉부와 능동 소자 사이의 거리가 특정 값까지 감소할 때 다양한 문제점들이 발생한다.
본 개시의 일 양태에 따르면, 반도체 구조물은 반도체 기판, 제1 유전체 층, 제1 식각 저항 층, 제2 식각 저항 층, 및 도전성 재료를 포함한다. 제1 유전체 층은 반도체 기판 위에 형성되며 그리고 제1 개구부를 갖는다. 제1 식각 저항 층은 과산화물에 대한 저항성을 갖는 재료로 이루어지며 그리고 제1 개구부의 측벽 상에 형성된다. 제2 식각 저항 층은 산에 대한 저항성을 갖는 재료로 이루어지며 그리고 제1 식각 저항 층 위에 형성된다. 도전성 재료는 제1 개구부 내부에 형성되며 제2 식각 저항 층과 접촉 상태에 놓인다.
본 개시의 다른 양태에 따르면, 반도체 구조물은 반도체 기판, 반도체 기판과 중첩되는 유전체 층, 및 접촉 구조물을 포함한다. 반도체 기판은 금속 게이트, 소스 구역 및 드레인 구역을 구비한다. 유전체 층은, 유전체 층을 관통하는 개구부를 구비하며 그리고 소스 구역 또는 드레인 구역 중 적어도 하나 위에 위치하게 된다. 접촉 구조물은, 개구부 내에 형성되며 그리고 제1 식각 저항 층, 제2 식각 저항 층, 및 도전성 재료를 포함한다. 제1 식각 저항 층은 개구부의 측벽 상에 배치되며, 여기서 제1 식각 저항 층은 과산화물에 대해 저항한다. 도전성 재료는 개구부 내부에 배치된다. 제2 식각 저항 층은 도전성 재료와 제1 식각 저항 층 사이에 놓이게 되며, 여기서 제2 식각 저항 층은 산에 대해 저항한다.
본 개시의 또 다른 양태에 따르면, 반도체 구조물을 형성하는 방법은, 반도체 기판 위에 유전체 층을 형성하는 것; 상기 유전체 층을 관통하는 개구부를 형성하고 상기 반도체 기판의 일부분을 노출시키는 것; 상기 개구부의 측벽을 덮는 복층형 식각 저항 구조물을 형성하는 것으로서, 상기 복층형 식각 저항 구조물은 과산화물에 대해 저항하는 제1 식각 저항 층 및 산에 대해 저항하는 제2 식각 저항 층을 포함하고, 상기 제1 식각 저항 층은 상기 개구부의 상기 측벽과 접촉하는 것인, 복층형 식각 저항 구조물을 형성하는 것; 상기 반도체 기판의 노출된 부분 위에 도전성 향상 층을 형성하는 것; 및 상기 개구부 내부에 도전성 재료를 형성하는 것을 포함한다.
본 개시는, 뒤따르는 바와 같은 첨부되는 도면을 참조하여, 본 발명의 뒤따르는 상세한 설명을 읽을 때 더욱 완전하게 이해될 수 있다.
도 1 내지 도 10은 본 개시의 다양한 실시예들에 따른 반도체 구조물을 형성하기 위한 방법을 개략적으로 예시하는 단면도들이다.
뒤따르는 상세한 설명에서, 설명의 목적으로, 수많은 구체적인 세부사항들이 개시된 실시예들의 완전한 이해를 제공하기 위해 기재된다. 그러나, 하나 이상의 실시예가 이러한 구체적인 세부사항들 없이 실시될 수 있다는 것이 명백할 것이다. 도면에서, 층들 및 구역들의 두께 및 폭은 명료함을 위해 과장될 수 있다. 도면들 내의 동일한 참조 번호들은 동일한 요소들을 지시한다. 도면들에 도시되는 요소들 및 구역들은 본질적으로 개략적이며, 따라서 도면들에 도시되는 상대적인 크기들 또는 간격들은 본 개시의 범위를 제한하고자 하는 의도가 아니다.
본 개시는 일반적으로 반도체 구조물들 및 반도체 구조물들을 제조하기 위한 방법에 관한 것이다. 구성요소들 및 배열들에 대한 구체적인 예들이 본 개시를 단순화하기 위해 이하에 설명된다. 물론, 이들은 단지 예들이며 제한할 의도가 아니다. 예를 들어, 설명에서 제2 특징부 위의 또는 상의 제1 특징부의 형성은, 제1 특징부 및 제2 특징부가 직접적인 접촉 상태로 형성되는 실시예들을 포함할 수 있으며, 그리고 또한 부가적인 특징부들이, 제1 특징부 및 제2 특징부가 직접적인 접촉 상태에 놓이지 않도록, 제1 특징부 및 제2 특징부 사이에 형성될 수도 있는 실시예들을 포함할 수 있다. 부가적으로, 본 개시는 다양한 예들에서 참조 번호들 및/또는 참조 문자들을 반복할 수 있을 것이다. 이러한 반복은 단순함 및 명료함의 목적을 위한 것이며 논의되는 다양한 실시예들 및/또는 구성들 사이의 관련성을 그 자체가 기술하는 것은 아니다.
또한, "아래에", "밑에", "위에", "수직의", "수평의" 및 이와 유사한 것과 같은, 공간적으로 상대적인 용어들은. 본 명세서에서, 도면에 예시된 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관련성을 설명하기 위한 설명의 용이함을 위해 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 나타나는 방향성에 부가하여 사용 또는 작동 중인 디바이스의 상이한 방향성들을 포괄하도록 의도된다. 예를 들어, 도면들 내의 디바이스가 뒤집히게 되면, 다른 요소들 또는 특징부들의 "아래에" 또는 "밑에"에 있는 것으로 설명되는 요소들은 이때, 다른 요소들 또는 특징부들의 "위로" 지향하게 될 것이다. 따라서, 대표적인 용어 "아래에"는 위의 및 아래의 방향을 모두 포괄할 수 있다.
비록 제1, 제2 등과 같은 용어들이 다양한 요소들을 설명하기 위해 본 명세서에서 사용될 수 있지만, 이러한 요소들은 이러한 용어들에 의해 제한되어서는 안된다는 것을 이해하게 될 것이다. 이러한 용어들은 단지 하나의 요소를 다른 요소와 구별하기 위해 사용된다. 예를 들어, 실시예들의 범위로부터 벗어남 없이, 제1 요소가 제2 요소로 지칭될 수 있으며, 그리고 유사하게, 제2 요소가 제1 요소로 지칭될 수 있다. 본 명세서에 사용되는 바와 같이, 용어 "및/또는"은, 하나 이상의 연관되어 열거되는 항목들 중 임의의 것 및 그들의 모든 조합을 포함한다.
요소가 다른 요소에 연결되거나 결합되는 것으로 언급될 때, 요소는 다른 요소에 직접적으로 연결되거나 결합될 수 있고 또는 개재요소들이 존재할 수도 있다는 것을 이해하게 될 것이다. 대조적으로, 요소가 다른 요소에 직접적으로 연결되거나 직접적으로 결합되는 것으로 언급될 때, 개재요소는 존재하지 않는다.
도 1 내지 도 10은 본 개시의 다양한 실시예들에 따른 반도체 구조물들을 제조하기 위한 방법을 도시하는 개략적 단면도들이다.
도 1에 도시된 바와 같이, 반도체 기판(110)이 제공된다. 일부 실시예들에서, 반도체 기판(110)은 벌크 기판(110a), 금속 게이트 전극(112), 소스 구역(114) 및 드레인 구역(116)을 포함한다. 벌크 기판(110a)은 예를 들어, 실리콘 웨이퍼, 절연체 상에 놓인 반도체 기판(semiconductor-on-insulator substrate: SOI 기판) 또는 실리콘 게르마늄 기판을 포함할 수 있다. 금속 게이트 전극(112)은 벌크 기판(110a)의 활성 영역 상에 배치된다. 소스 및 드레인 구역들(114, 116)은, 예를 들어, 벌크 기판(110a) 내에 형성되는 무겁게 도핑된 구역들일 수 있으며, 그리고 금속 게이트 전극(112)의 대향하는 측부들에 배치될 수 있다. 일부 실시예들에서, 반도체 기판(110)은, 금속 게이트 전극(112)과 벌크 기판(110a) 사이에 위치하게 되는 게이트 유전체 층(113)을 더 포함한다. 다른 일부 실시예들에서, 반도체 기판(110)은 금속 게이트 전극(112)의 측벽들 상에 형성되는 측벽 스페이서(115)를 더 포함한다.
도 2를 참조하면, 제1 유전체 층(120)이 반도체 기판(110) 위에 완전히 덮는 방식으로 형성되며, 그리고 그 후에 개구부(130)가 제1 유전체 층(120) 내부에 형성된다. 일부 실시예들에서, 제1 유전체 층(120)은 층간 유전체 층(inter-layer dielectric layer: ILD 층)일 수 있으며, 그리고 예를 들어 도핑되지 않은 실리카 유리(undoped silica glass: USG), 보로실리케이트 유리(borosilicate glass: BSG), 보로포스포실리케이트 유리(borophosphosilicate glass: BPSG), 및 이와 유사한 것과 같은 재료로 이루어질 수 있다. 임의의 적절한 방법이 제1 유전체 층(120)을 형성하기 위해 사용될 수 있을 것이다. 예를 들어, 화학적 기상 증착(CVD) 기술들, 플라즈마 강화 화학적 기상 증착(PECVD) 기술들 및 이와 유사한 것이 활용될 수 있을 것이다. 다른 일부 실시예들에서, 제1 유전체 층(120)은 금속 게이트 전극(112)을 덮는다. 또 다른 일부 실시예들에서, 개구부(130)는 제1 유전체 층(120)을 관통하며, 그리고 그로 인해 반도체 기판(110)의 일부분을 노출시킨다. 일 예에서, 개구부(130)는 소스 구역(114) 또는 드레인 구역(116) 중 적어도 하나 상에 위치하게 된다.
이어서, 복층형 식각 저항 구조물이 개구부의 측벽을 덮도록 형성된다. 도 3 및 도 4는 본 개시의 다양한 실시예들에 따른 복층형 식각 저항 구조물을 형성하는 접근법을 개략적으로 예시하는 단면도들이다. 일부 실시예들에서, 도 3에 도시된 바와 같이, 제1 식각 저항 층(141)이, 제1 유전체 층(120)의 상부 표면(120a), 개구부(130)의 측벽(130a) 및 반도체 기판(110)의 노출된 부분 상에 형성된다. 그 후, 제2 식각 저항 층(142)이 제1 식각 저항 층(141)을 덮도록 형성된다. 일부 실시예들에서, 제2 식각 저항 층(142)은 완전히 덮는 방식으로 제1 식각 저항 층(141) 위에 나란하게 형성된다. 일 예에서, 제2 식각 저항 층(142)은 도 3에 도시된 바와 같이, 제1 식각 저항 층(141)과 접촉 상태에 놓인다. 그럼에도 불구하고, 다른 일부 실시예들에서, 다른 식각 저항 층 또는 장벽 층이 제1 식각 저항 층(141)과 제2 식각 저항 층(142) 사이에 놓일 수 있다.
제1 식각 저항 층(141)은, 예를 들어 과산화수소(H2O2)와 같은 과산화물에 대한 저항성을 갖는 재료를 포함한다. 일부 실시예들에서, 제1 식각 저항 층(141)은, 산소 또는 질소 중 적어도 하나를 포함하는 실리콘 기반 재료 층이다. 예를 들어, 제1 식각 저항 층(141)은 실리콘 산화물, 실리콘 질화물 또는 이와 유사한 것으로 이루어질 수 있다. 나아가, 제2 식각 저항 층(142)은, 예를 들어 황산(H2SO4) 및 불화수소(HF)와 같은 산에 대한 저항성을 갖는 재료를 포함한다. 일부 실시예들에서, 제2 식각 저항 층(142)은 탄화 규소(SiC) 등으로 이루어질 수 있다. 예를 들어, 제1 식각 저항 층(141)의 두께는 약 5Å 내지 20Å 이며, 제2 식각 저항 층(142)은 약 20Å 내지 50Å 의 두께를 갖는다. 본 개시의 일부 실시예들에 따르면, 제1 및 제2 식각 저항 층(141, 142)은 화학적 기상 증착(CVD) 기술들 또는 다른 적당한 증착 작업들에 의해 형성될 수 있을 것이다. 당업자는, 이상의 예들이 단지 일부 예시적인 실시예들의 적용들을 더 설명하기 위한 예시적인 목적으로만 제공되며 그리고 어떤 식으로든 본 개시를 제한하는 의미가 아니라는 것을, 인식할 것이다.
이어서, 제1 식각 저항 층(141)의 일부분과 제2 식각 저항 층(142)의 일부분이 도 4에 도시된 바와 같이 제거되며, 그리고 그로 인해 본 개시의 일부 실시예들에 따른 개구부(130)의 측벽 상에 복층형 식각 저항 구조물(140)이 형성된다. 예를 들어, 아르곤(Ar) 스퍼트 식각이, 제1 유전체 층(120)의 상부 표면(120a) 상에 위치하게 되는 제1 및 제2 식각 저항 층(141, 142)의 부분들이 제거되도록, 제1 및 제2 식각 저항 층(141, 142)의 부분들을 제거하기 위해 사용될 수 있다. 유사하게, 개구부(130)의 바닥 상에 위치하게 되는 제1 및 제2 식각 저항 층(141, 142)의 부분들이 또한 제거되며, 그리고 그로 인해 개구부(130) 내부의 반도체 기판(110)을 노출시킨다. 제1 및 제2 식각 저항 층의 남은 부분들(141a, 142a)은 개구부(130)의 측벽 상의 복층형 식각 저항 구조물(140)을 구성한다. 일부 실시예들에서, 복층형 식각 저항 구조물(140)은 개구부(130)의 전체 측벽을 덮는다. 다른 일부 실시예들에서, 제1 식각 저항 층(141a) 및 제2 식각 저항 층(142a)은, 도 4에 도시된 바와 같이, 소스 구역(114) 또는 드레인 구역(116) 중 적어도 하나 상에 위치하게 된다. 당업자는, 단일의 개구부가 단지 예시의 목적으로 도시된다는 것을 인식할 것이다. 따라서, 일부 실시예들은 다수의 개구부(130) 및/또는 상응하는 개구부의 측벽 상에 각각 형성되는 다수의 복층형 식각 저항 구조물(140)을 포함할 수 있을 것이다.
일부 실시예들에서, 복층형 식각 저항 구조물(140)을 형성한 이후에, 세척 공정이 획득된 구조물 상에 실행된다. 예를 들어, 불화 수소(HF), 황산(H2SO4) 및 과산화수소(H2O2)를 함유하는 세척 용액 또는 세제가 입자들을 제거하기 위해 획득된 반도체 구조물 상으로 적용될 수 있다. 복층형 식각 저항 구조물(140)의 제2 식각 저항 층(142a)은 세척 용액 내의 산 성분들에 대해 저항하는 층으로서 역할을 하며, 따라서 개구부(130)의 임계 치수(critical dimension: CD)와 형상이 고정될 수 있다.
예를 들어 니켈 규화물(NiSi) 층과 같은 도전성 향상 층(conductivity-enhancing layer)이, 복층형 식각 저항 구조물(140)을 형성한 이후에, 개구부의 바닥 상에 형성된다. 도 5 내지 도 7은 본 개시의 다양한 실시예들에 따른 도전성 향상 층을 형성하는 것에 대한 접근법을 개략적으로 예시하는 단면도들이다.
일부 실시예들에서, 도 5에 도시된 바와 같이, 니켈(Ni) 및 티타늄 질화물(TiN)을 포함하는 복합재료 층(151)이, 제1 유전체 층(120), 복층형 식각 저항 구조물(140) 및 개구부(130) 내의 반도체 기판(110)의 노출된 부분 상에 증착된다. 일부 실시예들에서, 복합재료 층(151)은 니켈(Ni) 층 및 니켈(Ni) 층 상에 적층되는 티타늄 질화물(TiN)을 포함하는 복층형 구조를 갖는다. 니켈(Ni) 층의 일부분이 개구부(130) 내의 반도체 기판(110)의 노출된 부분과 접촉 상태에 놓인다. 일부 실시예들에서, 복합재료 층(151)은 니켈(Ni) 및 티타늄 질화물(TiN)의 합금을 포함한다.
일부 실시예들에서, 도 6에 도시된 바와 같이, 니켈(Ni) 및 티타늄 질화물(TiN)을 포함하는 복합재료 층(151)은, 복합재료 층(151)이 반도체 기판(110)의 노출된 부분과 반응하여 그로 인해 도전성 향상 층(150)을 형성하도록, 가열된다. 일부 실시예들에서, 급속 열적 어닐링(rapid thermal anneal: RTA)과 같은 열적 공정이 도전성 향상 층(150)을 형성하기 위해 활용된다. 예를 들어, 반도체 기판(110)은 실리콘을 포함하며 그리고 획득된 도전성 향상 층(150)은 니켈 규화물(NiSi)을 포함한다.
탄화 규소(SiC) 층과 같은 제2 식각 저항 층(142a)은, 도전성 향상 층(150)을 형성하기 위해 복합재료 층(151)을 가열할 때, 본질적으로 바람직하게 않게 변화된다는 것이 발견된다. 어떤 이론에 관련됨이 없이, 탄화 규소(SiC) 층의 부분들이, 복합재료 층(151)의 티타늄 질화물(TiN)과 탄화 규소(SiC)의 반응으로 인해, 티타늄 탄화물(TiC)로 변환되는 것으로 이해된다. 탄화 규소(SiC) 층은, 산, 염기 및 과산화물과 같은 화학물질들에 대한 탁월한 저항성을 갖는다. 그러나, 티타늄 탄화물(TiC)은 과산화수소(H2O2)와 같은 특정 산화물에 대한 저항성을 제공할 수 없으며, 어떤 문제점들로 이어진다. 이러한 관점에서, 개구부의 측벽 상에 형성되는 복층형 식각 저항 구조물(140)은, 이하에 상세히 설명될 되는, 이러한 문제점들을 해소하도록 구성된다.
일부 실시예들에서, 도 7에 도시된 바와 같이, 복합재료 층(151)의 반응하지 않은 부분은, 도전성 향상 층(150)을 형성한 이후에, 제거된다. 다른 일부 실시예들에서, 산 및 과산화물이, 복합재료 층(151)의 반응하지 않은 부분을 제거한 이후에 또는 제거하는 도중에, 반도체 기판 상으로 적용된다. 예를 들어, 황산(H2SO4) 및 과산화수소(H2O2)를 포함하는 용액이 입자들을 제거하기 위해 반도체 기판 상으로 적용된다. 또 다른 일부 실시예들에서, 염기 및 과산화물이, 복합재료 층(151)의 반응하지 않은 부분을 제거한 이후에 또는 제거하는 도중에, 반도체 기판 상으로 적용된다. 예를 들어, 수산화암모늄(NH4OH) 및 과산화수소(H2O2)를 포함하는 용액이 입자들을 제거하기 위해 반도체 기판 상으로 적용된다.
탄화 규소(SiC) 층이 개구부(130)의 측벽 상의 식각 저항 층으로서 (즉, 제1 식각 저항 층 없이) 사용된다면, 금속 게이트 전극(112)이 식각될 수 있다. 앞서 설명된 바와 같이, 탄화 규소(SiC) 층의 부분들은 도전성 향상 층(150)을 형성하기 위해 복합재료 층(151)을 가열할 때 티타늄 탄화물(TiC)로 변환되는 것으로 이해된다. 적용된 과산화수소(H2O2)는 탄화 규소(SiC) 층의 티타늄 탄화물(TiC) 부분들을 식각하고 용해할 수 있으며, 따라서 약한 부분 또는 결함 부분이 탄화 규소(SiC) 층에 나타나도록 한다. 더불어, 적용된 황산(H2SO4)은 탄화 규소(SiC) 층의 약한 부분 또는 결함 부분을 관통할 수 있고 구조물 내의 일부 경로들을 통해 금속 게이트 전극(112)에 도달할 수 있으며, 그리고 그로 인해 금속 게이트 전극(112)을 식각할 수 있다. 결과적으로, 본 개시의 다양한 실시예들에 따르면, 본 명세서에서 개시되는 반도체 구조물은, 과산화물에 대해 저항하는 제1 식각 저항 층(141a) 및 산에 대해 저항하는 제2 식각 저항 층(142a)을 구비하는, 복층형 식각 저항 구조물(140)을 포함한다.
이어서, 도전성 재료가 개구부 내부에 형성된다. 도 8 및 도 9는 본 개시의 다양한 실시예들에 따른 도전성 재료를 형성하는 것에 대한 접근법을 개략적으로 예시하는 단면도들이다. 일부 실시예들에서, 도 8에 도시된 바와 같이, 전도 층(161)이 개구부(130) 내부 및 제1 유전체 층(120) 상에 증착된다. 예를 들어, 개구부(130)는, 텅스텐(W)을 포함하는 전도 층(161)으로 채워진다.
일부 실시예들에서 도 9에 도시된 바와 같이, 폴리싱 공정이 전도 층(161)의 일부를 제거하기 위해 전도 층(161)의 표면 상에서 실행되며, 그리고 그로 인해 개구부(130) 내의 도전성 재료(160)와 같은 비아 접촉부를 형성한다. 예를 들어, CMP 공정이 제1 유전체 층(120) 상에서 전도 층(161)을 제거하기 위해 그리고 나아가 금속 게이트 전극(112)이 노출될 때까지 제1 유전체 층(120)의 일부를 제거하기 위해 활용된다. 따라서, 금속 게이트 전극(112)의 상부 표면(112a)이 본 개시의 일부 실시예들에 따라 도전성 재료(160)의 상부 표면(160a)과 실질적으로 동일한 높이에 위치하게 된다. 다른 일부 실시예들에서, 복층형 식각 저항 구조물(140)은 도전성 재료(160)의 측벽을 둘러싼다. 일 예에서, 제2 식각 저항 층(142a)은 도전성 재료(160)와 접촉 상태에 놓이고, 도전성 재료(160)의 전체 측벽을 덮는다. 나아가, 제2 식각 저항 층(142a)은 도전성 재료(160)와 제1 식각 저항 층(141a) 사이에 놓이게 된다. 또 다른 일부 실시예들에서, 니켈 규화물(NiSi) 층과 같은 도전성 향상 층(150)이 도전성 재료(160)와 반도체 기판(110) 사이에 배치된다.
본 개시의 다양한 실시예들에 따르면, 하나 이상의 유전체 층 및 비아 접촉부가 제1 유전체 층(120) 위에 형성될 수 있다. 일부 실시예들에서, 도 10에 도시된 바와 같이, 제2 유전체 층(170)이 제1 유전체 층(120) 위에 형성된다. 제2 유전체 층(170)은 제1 개구부(130)와 중첩되는 제2 개구부(172)를 구비한다. 일 예에서, 제2 개구부(172)의 직경은 제1 개구부(130)의 직경보다 더 크다. 다른 일부 실시예들에서, 제3 식각 저항 층(174)이 제2 개구부(172)의 측벽 상에 형성될 수 있다. 일 예에서, 제3 식각 저항 층(174)은, 산에 대해 저항하는 제2 식각 저항 층(142a)과 동일한 재료로 이루어진다. 일부 실시예들에서, 접촉 식각 정지 층(contact etching stop layer: CESL)(도 10에 도시되지 않음)이 제1 유전체 층(120)과 제2 유전체 층(170) 사이에 형성될 수 있을 것이다. 다른 일부 실시예들에서, 비아 접촉부로서 역할을 하는 도전성 칼럼(176)이 제2 개구부(172) 내부에 형성된다. 도전성 칼럼(176)은 도전성 재료(160)와 접촉 상태에 놓인다. 일 예에서, 도전성 칼럼(176)은 금속 게이트 전극(112)의 상부 표면(112a)과 동일한 높이에 위치하게 되는 하부 표면(176b)을 구비한다.
일부 실시예들의 일 양태에 따르면, 반도체 구조물은 반도체 기판, 제1 유전체 층, 제1 식각 저항 층, 제2 식각 저항 층, 및 도전성 재료를 포함한다. 제1 유전체 층은 반도체 기판 위에 형성되며 그리고 제1 개구부를 갖는다. 제1 식각 저항 층은 과산화물에 대한 저항성을 갖는 재료로 이루어지며 그리고 제1 개구부의 측벽 상에 형성된다. 제2 식각 저항 층은 산에 대한 저항성을 갖는 재료로 이루어지며 그리고 제1 식각 저항 층 위에 형성된다. 도전성 재료는 제1 개구부 내부에 형성되며 제2 식각 저항 층과 접촉 상태에 놓인다.
일부 실시예들의 다른 양태에 따르면, 반도체 구조물은 반도체 기판, 반도체 기판과 중첩되는 유전체 층, 및 접촉 구조물을 포함한다. 반도체 기판은 금속 게이트, 소스 구역 및 드레인 구역을 구비한다. 유전체 층은, 유전체 층을 관통하는 개구부를 구비하며 그리고 소스 구역 또는 드레인 구역 중 적어도 하나 위에 위치하게 된다. 접촉 구조물은, 개구부 내에 형성되며 그리고 제1 식각 저항 층, 제2 식각 저항 층, 및 도전성 재료를 포함한다. 제1 식각 저항 층은 개구부의 측벽 상에 배치되며, 여기서 제1 식각 저항 층은 과산화물에 대해 저항한다. 도전성 재료는 개구부 내부에 배치된다. 제2 식각 저항 층은 도전성 재료와 제1 식각 저항 층 사이에 놓이게 되며, 여기서 제2 식각 저항 층은 산에 대해 저항한다.
다양한 수정 및 변경들이 본 개시의 범위 및 사상으로부터 벗어남 없이 본 개시의 구조물에 대해 이루어질 수 있다는 것이 당업자에게 명백할 것이다. 상기한 관점에서, 본 개시는 뒤따르는 특허청구범위의 범위 이내에 있도록 제공되는 본 개시의 수정들 및 변경들을 커버하는 것으로 의도된다.

Claims (20)

  1. 반도체 구조물로서,
    반도체 기판;
    상기 반도체 기판 위에 형성되며 그리고 측벽을 갖는 제1 개구부를 구비하는 제1 유전체 층;
    과산화물에 대한 저항성을 갖는 재료로 이루어지며 그리고 상기 제1 개구부의 상기 측벽 상에 형성되는 제1 식각 저항 층;
    상기 제1 식각 저항 층을 덮게 되며 그리고 산에 대한 저항성을 갖는 재료로 이루어지는 제2 식각 저항 층; 및
    상기 제1 개구부 내부에 형성되며 그리고 상기 제2 식각 저항 층과 접촉 상태에 놓이는 도전성 재료를 포함하는 것인 반도체 구조물.
  2. 제 1항에 있어서,
    상기 반도체 기판은 금속성 게이트 전극, 소스 구역 및 드레인 구역을 포함하고, 상기 소스 및 드레인 구역은 상기 금속성 게이트 전극의 대향하는 측부들에 배열되는 것인 반도체 구조물.
  3. 제 2항에 있어서,
    상기 금속성 게이트 전극은 상기 도전성 재료의 상부 표면과 동일한 높이에 위치하게 되는 상부 표면을 구비하는 것인 반도체 구조물.
  4. 제 2항에 있어서,
    상기 제1 식각 저항 층 및 상기 제2 식각 저항 층은, 상기 소스 구역 또는 상기 드레인 구역 중 적어도 하나의 위에 위치하게 되는 것인 반도체 구조물.
  5. 제 2항에 있어서,
    상기 제1 유전체 층 위에 형성되며, 상기 제1 개구부와 중첩되는 제2 개구부를 구비하는 제2 유전체 층;
    상기 제2 개구부의 측벽 상에 형성되는 제3 식각 저항 층; 및
    상기 제2 개구부 내부에 형성되며 그리고 상기 제3 식각 저항 층 및 상기 도전성 재료와 접촉하는 도전성 칼럼을 더 포함하는 것인 반도체 구조물.
  6. 제 1항에 있어서,
    상기 도전성 재료 및 상기 반도체 기판 사이에 배치되는 니켈 규화물(NiSi) 층을 더 포함하는 것인 반도체 구조물.
  7. 반도체 구조물로서,
    금속 게이트, 소스 구역 및 드레인 구역을 구비하는 반도체 기판;
    상기 반도체 기판을 덮고, 자체를 관통하는 개구부를 구비하며, 그리고 상기 소스 구역 또는 상기 드레인 구역 중 적어도 하나의 위에 위치하게 되는, 유전체 층;
    상기 개구부의 측벽 상에 배치되며 과산화물에 대해 저항하는 제1 식각 저항 층;
    상기 개구부 내부에 배치되는 도전성 재료; 및
    상기 도전성 재료와 상기 제1 식각 저항 층 사이에 놓이며 산에 대해 저항하는 제2 식각 저항 층
    을 포함하는 것인 반도체 구조물.
  8. 반도체 구조물을 형성하는 방법으로서,
    반도체 기판 위에 유전체 층을 형성하는 것;
    상기 유전체 층을 관통하는 개구부를 형성하고 상기 반도체 기판의 일부분을 노출시키는 것;
    상기 개구부의 측벽을 덮는 복층형(multi-layered) 식각 저항 구조물을 형성하는 것으로서, 상기 복층형 식각 저항 구조물은 과산화물에 대해 저항하는 제1 식각 저항 층 및 산에 대해 저항하는 제2 식각 저항 층을 포함하고, 상기 제1 식각 저항 층은 상기 개구부의 상기 측벽과 접촉하는 것인, 복층형 식각 저항 구조물을 형성하는 것;
    상기 반도체 기판의 노출된 부분 위에 도전성 향상 층을 형성하는 것; 및
    상기 개구부 내부에 도전성 재료를 형성하는 것을 포함하는 것인, 반도체 구조물 형성 방법.
  9. 제 8항에 있어서,
    상기 복층형 식각 저항 구조물을 형성하는 것은,
    상기 유전체 층의 상부 표면, 상기 개구부의 상기 측벽 및 상기 반도체 기판의 상기 노출된 부분 위에 상기 제1 식각 저항 층을 형성하는 것;
    상기 제1 식각 저항 층을 덮도록 상기 제2 식각 저항 층을 형성하는 것; 및
    상기 유전체 층의 상기 상부 표면 위에 그리고 상기 반도체 기판의 상기 노출된 부분 위에 위치하게 되는 상기 제1 식각 저항 층의 부분 및 상기 제2 식각 저항 층의 부분을 제거하여, 그로 인해 상기 개구부의 상기 측벽 상에 상기 복층형 식각 저항 구조물을 형성하는 것을 포함하는 것인, 반도체 구조물 형성 방법.
  10. 제 8항에 있어서,
    상기 도전성 향상 층을 형성하는 것은,
    상기 유전체 층, 상기 복층형 식각 저항 층 및 상기 반도체 기판의 상기 노출된 부분 위에, 니켈(Ni) 및 티타늄 질화물(TiN)을 포함하는 복합재료 층을 형성하는 것;
    상기 도전성 향상 층을 형성하기 위해 상기 반도체 기판의 상기 노출된 부분이 상기 복합재료 층과 반응하도록, 니켈(Ni) 및 티타늄 질화물(TiN)을 포함하는 상기 복합재료 층을 가열하는 것; 및
    상기 복합재료 층의 반응되지 않은 부분을 제거하는 것을 포함하는 것인, 반도체 구조물 형성 방법.
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