KR101697503B1

KR101697503B1 - Display device

Info

Publication number: KR101697503B1
Application number: KR1020100067194A
Authority: KR
Inventors: 고상범
Original assignee: 엘지디스플레이 주식회사
Priority date: 2010-07-13
Filing date: 2010-07-13
Publication date: 2017-01-18
Also published as: KR20120006626A

Abstract

본 발명의 일 예는 구동 집적회로가 실장되는 칩 실장 영역에 구동 검사 회로를 형성하여 구동 집적회로의 크기가 점점 감소(Shrink) 되더라도 구동 검사를 수행할 수 있도록 한 디스플레이 장치에 관한 것이다. 본 발명의 일 예에 따른 디스플레이 장치는 복수의 게이트 라인과 복수의 데이터 라인에 의해 마련되는 화소 영역에 형성된 복수의 화소를 가지는 표시 영역, 표시 영역의 주변에 마련되는 비표시 영역, 비표시 영역에 마련되며, 복수의 게이트 라인과 복수의 데이터 라인을 구동하여 복수의 화소에 소정의 화상을 표시하기 위한 구동 집적회로가 실장되는 칩 실장 영역, 및 칩 실장 영역의 내부에 형성되며, 적어도 하나의 게이트 인에이블 신호에 따라 복수의 게이트 라인에 적어도 하나의 게이트 검사 신호를 공급하기 위한 복수의 게이트용 박막 트랜지스터와, 적어도 하나의 데이터 인에이블 신호에 따라 복수의 데이터 라인에 적어도 하나의 데이터 검사 신호를 공급하기 위한 복수의 데이터용 박막 트랜지스터를 포함하는 구동 검사 회로부를 포함한다. 본 발명의 일 예에 따른 복수의 게이트용 및 데이터용 박막 트랜지스터 각각은 지그재그 형태를 가지도록 적어도 2열로 배치된다.One example of the present invention relates to a display device capable of performing a driving test even if the driving integrated circuit is shrinked by forming a driving test circuit in a chip mounting area where the driving integrated circuit is mounted. A display device according to an example of the present invention includes a display region having a plurality of pixels formed in a pixel region provided by a plurality of gate lines and a plurality of data lines, a non-display region provided in the periphery of the display region, A chip mounting area in which a driving integrated circuit for driving a plurality of gate lines and a plurality of data lines to display a predetermined image on a plurality of pixels is mounted, and a chip mounting area formed in the chip mounting area, A plurality of gate thin film transistors for supplying at least one gate inspection signal to a plurality of gate lines in accordance with an enable signal, and at least one data inspection signal to a plurality of data lines in accordance with at least one data enable signal And a driving test circuit portion including a plurality of thin film transistors for data The. Each of the plurality of gate and data thin film transistors according to one example of the present invention is arranged in at least two rows so as to have a zigzag shape.

Description

디스플레이 장치{DISPLAY DEVICE}Display device {DISPLAY DEVICE}

본 발명은 디스플레이 장치에 관한 것으로, 보다 구체적으로, 구동 집적회로가 실장되는 칩 실장 영역에 구동 검사 회로를 형성하여 구동 집적회로의 크기가 점점 감소(Shrink) 되더라도 구동 검사를 수행할 수 있도록 한 디스플레이 장치에 관한 것이다.The present invention relates to a display device, and more particularly, to a display device capable of performing driving inspection even if the size of a driving integrated circuit is gradually reduced by forming a driving inspection circuit in a chip mounting area where the driving integrated circuit is mounted &Lt; / RTI >

정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 디스플레이 장치의 시장이 커지고 있다. 이에 따라, 액정 표시장치(Liquid Crystal Display), 유기 발광 다이오드 표시장치(Organic Light Emitting Diodes Display) 및 플라즈마 디스플레이 패널(Plasma Display Panel) 등과 같은 디스플레이 장치의 사용이 증가하고 있다.As the information technology is developed, the market of the display device which is a connection medium between the user and the information is increasing. Accordingly, use of display devices such as a liquid crystal display, an organic light emitting diode display, and a plasma display panel has been increasing.

일반적으로, 디스플레이 장치 중 액정 표시장치는 트랜지스터 어레이 기판 및 컬러필터 기판과 두 기판 사이의 일정한 셀-갭에 충진된 액정층으로 구성된 액정 디스플레이 패널, 액정 디스플레이 패널을 구동시키기 위한 구동회로부, 액정 디스플레이 패널에 광을 조사하는 백 라이트 유닛을 포함하여 구성된다.In general, a liquid crystal display device of a display device includes a liquid crystal display panel composed of a liquid crystal layer filled in a certain cell-gap between a transistor array substrate and a color filter substrate and two substrates, a driving circuit portion for driving the liquid crystal display panel, And a backlight unit for irradiating light to the backlight unit.

한편, 구동회로부는 TCP(Tape Carrier Package) 방법 또는 COG(Chip On Glass) 방법으로 디스플레이 패널에 접속될 수 있다. 여기서, TCP 방법은 구동 집적회로(Driving Integrated Circuit)가 부착된 테이프를 트랜지스터 어레이 기판에 별도로 부착하는 방법이고, COG 방법은 트랜지스터 어레이 기판에 직접 구동 집적회로를 부착하는 방법이다. 종래에는 TCP 방법을 주로 이용하였으나 최근에는 구동 집적회로가 차지하는 면적의 축소와 비용 감면에 따른 이유 등으로 COG 방법을 주로 이용한다. 특히, COG 방법은 소형 디스플레이 장치에 주로 이용된다.Meanwhile, the driving circuit portion may be connected to the display panel by a TCP (Tape Carrier Package) method or a COG (Chip On Glass) method. Here, the TCP method is a method of separately attaching a tape having a driving integrated circuit to a transistor array substrate, and the COG method is a method of directly attaching a driving integrated circuit to a transistor array substrate. Conventionally, the TCP method is mainly used. However, in recent years, the COG method is mainly used due to reduction of the area occupied by the driving integrated circuit and reasons for cost reduction. Particularly, the COG method is mainly used for small display devices.

COG 방법을 이용한 디스플레이 장치의 트랜지스터 어레이 기판에는 구동 집적회로에 형성된 복수의 입력 범프 및 복수의 출력 범프가 실장되는 칩 실장 영역을 포함한다.The transistor array substrate of the display device using the COG method includes a plurality of input bumps formed on the driving integrated circuit and a chip mounting area on which a plurality of output bumps are mounted.

칩 실장 영역은 구동 집적회로의 출력 범프에 전기적으로 접속되도록 형성된 복수의 출력 패드, 및 구동 집적회로의 입력 범프에 전기적으로 접속되도록 형성되어 외부로부터의 신호를 구동 집적회로에 공급하는 복수의 입력 패드를 포함하여 구성된다.The chip mounting region includes a plurality of output pads formed to be electrically connected to the output bumps of the driving integrated circuit and a plurality of input pads formed to be electrically connected to the input bumps of the driving integrated circuit and supplying signals from the outside to the driving integrated circuit .

한편, 종래의 디스플레이 장치의 제조 공정에서는 디스플레이 패널이 제조된 후에는 구동 검사를 수행하게 된다. 이러한 구동 검사 공정을 위해, COG 방법을 이용한 디스플레이 장치는, 도 1에 도시된 바와 같이, 칩 실장 영역(10) 내부, 즉 출력 패드(12)와 입력 패드(14) 사이에 일정한 간격을 가지도록 병렬로 형성된 복수의 프로브 패드(16)를 포함하여 구성된다.Meanwhile, in the conventional manufacturing process of the display device, the driving test is performed after the display panel is manufactured. As shown in Fig. 1, the display device using the COG method for such a driving inspection process is arranged so as to have a predetermined gap between the output pad 12 and the input pad 14, And a plurality of probe pads 16 formed in parallel.

이에 따라, 구동 검사 공정에서는 구동 집적회로를 칩 실장 영역에 실장하지 않은 상태에서, 복수의 프로브 패드(16)에 오토 프로브(미도시)를 컨택시켜 프로브 패드(16)를 통해 디스플레이 패널에 검사 신호를 인가함으로써 디스플레이 패널의 구동 여부를 검사하게 된다.Thus, in the driving inspection step, an auto-probe (not shown) is brought into contact with a plurality of probe pads 16 in a state in which the driving integrated circuit is not mounted on the chip mounting area, To check whether the display panel is driven.

이와 같은 구동 검사 공정이 수행되는 COG 방법을 이용한 디스플레이 장치는 다음과 같은 문제점이 있다.The display device using the COG method in which the driving inspection process is performed has the following problems.

첫째, 복수의 프로브 패드(16) 간의 전기적인 단락을 방지하기 위해 프로브 패드(16) 사이의 간격을 증가시켜야 하나, 구동 집적회로의 크기가 제한됨에 따라 프로브 패드(16) 간의 간격을 증가시키는데 제한이 있다는 문제점이 있다.First, in order to prevent an electrical short between the plurality of probe pads 16, the interval between the probe pads 16 should be increased. However, as the size of the driving integrated circuit is limited, There is a problem.

둘째, 디스플레이 패널 크기의 컴팩트(Compact) 및 가격 경쟁력 강화에 따라 구동 집적회로의 크기를 점점 감소(Shrink)시키는 추세이지만, 복수의 입출력 패드(12, 14)가 일정한 간격과 폭을 가지도록 병렬로 형성됨에 따라 구동 집적회로의 크기를 감소시키는데 제안이 있다는 문제점이 있다.Second, the size of the driving integrated circuit gradually shrinks due to the compactness of the display panel size and the price competitiveness. However, when the plurality of input / output pads 12 and 14 are arranged in parallel There is a problem that the size of the driving integrated circuit is reduced.

본 발명은 상술한 문제점을 해결하기 위한 것으로서, 구동 집적회로가 실장되는 칩 실장 영역에 구동 검사 회로를 형성하여 구동 집적회로의 크기가 점점 감소(Shrink) 되더라도 구동 검사를 수행할 수 있도록 한 디스플레이 장치를 제공하는 것을 기술적 과제로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems and it is an object of the present invention to provide a display device capable of performing a drive test even if the size of a drive IC is shrinking by forming a drive test circuit in a chip mounting area where the drive IC is mounted And to provide a method of manufacturing the same.

상술한 기술적 과제를 달성하기 위한 본 발명의 일 예에 따른 디스플레이 장치는 복수의 게이트 라인과 복수의 데이터 라인에 의해 마련되는 화소 영역에 형성된 복수의 화소를 가지는 표시 영역, 표시 영역의 주변에 마련되는 비표시 영역, 비표시 영역에 마련되며, 복수의 게이트 라인과 복수의 데이터 라인을 구동하여 복수의 화소에 소정의 화상을 표시하기 위한 구동 집적회로가 실장되는 칩 실장 영역, 및 칩 실장 영역의 내부에 형성되며, 적어도 하나의 게이트 인에이블 신호에 따라 복수의 게이트 라인에 적어도 하나의 게이트 검사 신호를 공급하기 위한 복수의 게이트용 박막 트랜지스터와, 적어도 하나의 데이터 인에이블 신호에 따라 복수의 데이터 라인에 적어도 하나의 데이터 검사 신호를 공급하기 위한 복수의 데이터용 박막 트랜지스터를 포함하는 구동 검사 회로부를 포함한다. 본 발명의 일 예에 따른 복수의 게이트용 및 데이터용 박막 트랜지스터 각각은 지그재그 형태를 가지도록 적어도 2열로 배치된다.According to an aspect of the present invention, there is provided a display device including a display region having a plurality of pixels formed in a pixel region provided by a plurality of gate lines and a plurality of data lines, A chip mounting area provided in a non-display area and a non-display area and in which a drive integrated circuit for driving a plurality of gate lines and a plurality of data lines to display a predetermined image on a plurality of pixels is mounted, A plurality of gate thin film transistors for supplying at least one gate inspection signal to a plurality of gate lines in accordance with at least one gate enable signal; A plurality of data thin film transistors for supplying at least one data check signal A drive test circuit including. Each of the plurality of gate and data thin film transistors according to one example of the present invention is arranged in at least two rows so as to have a zigzag shape.

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상술한 바와 같이 본 발명에 따른 디스플레이 장치는 다음과 같은 효과가 있다.As described above, the display device according to the present invention has the following effects.

첫째, 구동 집적회로가 실장될 칩 실장 영역에 형성되는 복수의 출력 패드를 지그재그 형태를 가지도록 적어도 2열로 배치하여 복수의 출력 패드의 피치를 감소시킴으로써 칩 실장 영역에 실장될 구동 집적회로의 크기를 감소시킬 수 있다.First, a plurality of output pads formed in a chip mounting area on which a driving integrated circuit is to be mounted are arranged in at least two rows so as to have a zigzag shape so as to reduce the pitch of a plurality of output pads so that the size of the driving integrated circuit to be mounted in the chip mounting area .

둘째, 지그재그 형태를 가지도록 적어도 2열로 배치된 복수의 게이트용 및 데이터용 박막 트랜지스터를 포함하여 구성되는 구동 검사 회로부를 칩 실장 영역의 내부에 형성함으로써 구동 집적회로의 크기가 점점 감소(Shrink) 되더라도 구동 검사를 수행할 수 있다.Second, even if the size of the driving integrated circuit shrinks by forming a driving test circuit portion including a plurality of gate and data thin film transistors arranged in at least two rows so as to have a zigzag shape inside the chip mounting region A drive test can be performed.

도 1은 종래의 디스플레이 장치에 있어서, 구동 집적회로가 실장될 칩 실장 영역을 개략적으로 나타내는 도면이다.
도 2는 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 설명하기 위한 도면이다.
도 3은 본 발명의 실시 예에 따른 디스플레이 장치에 있어서, 제 1 실시 예에 따른 구동 검사 회로부를 설명하기 위한 도면이다.
도 4는 도 3에 도시된 A 부분을 확대하여 나타내는 도면이다.
도 5는 도 3에 도시된 B 부분을 확대하여 나타내는 도면이다.
도 6은 도 3에 도시된 구동 검사 회로부의 레이아웃을 설명하기 위한 도면이다.
도 7은 도 6에 도시된 게이트 검사 회로 영역을 확대하여 나타내는 도면이다.
도 8은 도 6에 도시된 데이터 검사 회로 영역을 확대하여 나타내는 도면이다.
도 9는 본 발명의 실시 예에 따른 디스플레이 장치에 있어서, 제 2 실시 예에 따른 구동 검사 회로부를 설명하기 위한 도면이다.
도 10은 도 9에 도시된 C 부분을 확대하여 나타내는 도면이다.
도 11은 도 9에 도시된 D 부분을 확대하여 나타내는 도면이다.
도 12는 도 9에 도시된 구동 검사 회로부의 레이아웃을 설명하기 위한 도면이다.
도 13은 도 12에 도시된 게이트 검사 회로 영역을 확대하여 나타내는 도면이다.
도 14는 도 12에 도시된 데이터 검사 회로 영역을 확대하여 나타내는 도면이다.BRIEF DESCRIPTION OF DRAWINGS FIG. 1 is a diagram schematically showing a chip mounting area on which a driving integrated circuit is mounted, in a conventional display device. FIG.
2 is a schematic view for explaining a display device according to an embodiment of the present invention.
3 is a diagram for explaining a drive test circuit according to the first embodiment of the display device according to the embodiment of the present invention.
Fig. 4 is an enlarged view of part A shown in Fig. 3. Fig.
5 is an enlarged view of a portion B shown in Fig.
Fig. 6 is a diagram for explaining the layout of the drive test circuit shown in Fig. 3. Fig.
7 is an enlarged view of the gate inspection circuit region shown in Fig.
8 is an enlarged view of the data check circuit area shown in Fig.
9 is a diagram for explaining a driving test circuit according to the second embodiment of the display device according to the embodiment of the present invention.
FIG. 10 is an enlarged view of part C shown in FIG.
11 is an enlarged view of part D shown in Fig.
12 is a diagram for explaining the layout of the drive test circuit portion shown in Fig.
13 is an enlarged view of the gate inspection circuit region shown in Fig.
Fig. 14 is an enlarged view of the data checking circuit area shown in Fig. 12; Fig.

이하 첨부된 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 설명하기 위한 도면이다.2 is a schematic view for explaining a display device according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 실시 예에 따른 디스플레이 장치는 대향 합착된 하부 기판(100)과 상부 기판(미도시), 및 하부 기판(100)에 실장된 구동 집적회로(200)를 포함하여 구성된다.2, a display device according to an embodiment of the present invention includes a lower substrate 100, an upper substrate (not shown) and a driving integrated circuit 200 mounted on the lower substrate 100, .

하부 기판(100)은 표시 영역(110), 비표시 영역(120), 칩 실장 영역(130), 및 구동 검사 회로부(140)를 포함하여 구성된다.The lower substrate 100 includes a display region 110, a non-display region 120, a chip mounting region 130, and a drive test circuit portion 140.

표시 영역(110)은 하부 기판(100)의 중심 영역에 대응되는 정의된다. 이러한, 표시 영역(110)은 복수의 게이트 라인(GL1 내지 GLm)과 복수의 데이터 라인(DL1 내지 DLn)에 의해 마련되는 화소 영역에 형성된 복수의 화소(P)를 포함하여 구성된다.The display region 110 is defined corresponding to the central region of the lower substrate 100. The display region 110 includes the plurality of pixels P formed in the pixel region provided by the plurality of gate lines GL1 to GLm and the plurality of data lines DL1 to DLn.

복수의 화소(P)는 반복적으로 배치된 적색 화소, 녹색 화소, 및 청색 화소로 이루어지며, 적색 화소, 녹색 화소, 및 청색 화소는 하나의 단위 화소를 구성한다.The plurality of pixels P are composed of a red pixel, a green pixel, and a blue pixel that are repeatedly arranged, and the red pixel, the green pixel, and the blue pixel constitute one unit pixel.

화소(P)는 하나의 게이트 배선(GL)과 하나의 데이터 배선(DL)에 접속된 박막 트랜지스터(T)를 포함하여 구성된다. 이러한, 화소(P)는 박막 트랜지스터(T)를 통해 데이터 배선(DL)으로부터 공급되는 데이터 신호에 대응되는 화상을 표시하게 된다. 예를 들어, 화소(P)는 박막 트랜지스터(T)를 통해 데이터 배선(DL)으로부터 공급되는 데이터 신호에 따라 액정의 광투과율을 조절함으로써 화상을 표시하는 액정셀이 될 수 있다.The pixel P includes a thin film transistor T connected to one gate line GL and one data line DL. The pixel P displays an image corresponding to the data signal supplied from the data line DL through the thin film transistor T. [ For example, the pixel P may be a liquid crystal cell that displays an image by adjusting the light transmittance of the liquid crystal in accordance with a data signal supplied from the data line DL through the thin film transistor T.

비표시 영역(120)은 하부 기판(100)에 정의된 표시 영역(110)을 제외한 하부 기판(100)의 나머지 영역으로 정의된다.The non-display area 120 is defined as the remaining area of the lower substrate 100 except for the display area 110 defined in the lower substrate 100.

칩 실장 영역(130)은 하부 기판(100)의 하부에 대응되는 비표시 영역(120)에 마련된다. 이러한, 칩 실장 영역(130)은 복수의 게이트 라인(GL1 내지 GLm)과 복수의 데이터 라인(DL1 내지 DLn)을 구동하여 복수의 화소(P)에 소정의 화상을 표시하기 위한 구동 집적회로(200)가 실장된다.The chip mounting region 130 is provided in the non-display region 120 corresponding to the lower portion of the lower substrate 100. The chip mounting region 130 includes a driver IC 200 for driving a plurality of gate lines GL1 to GLm and a plurality of data lines DL1 to DLn to display a predetermined image on a plurality of pixels P Is mounted.

구동 집적회로(200)는 복수의 화소(P)에 대한 구동 검사 공정 이후에 칩 실장 영역(130)에 실장된다. 이러한 구동 집적회로(200)는 하부 기판(100)에 부착된 연성 회로 기판(210)으로부터 입력되는 전원, 타이밍 제어신호, 타이밍 클럭신호 등에 기초하여 복수의 게이트 라인(GL1 내지 GLm)에 게이트 신호를 공급함과 아울러, 연성 회로 기판(210)으로부터 입력되는 디지털 입력 데이터를 아날로그 데이터 신호로 변환하고, 변환된 데이터 신호를 복수의 데이터 라인(DL1 내지 DLn)에 공급하게 된다. 이를 위해, 칩 실장 영역(130)에는, 도 3 및 도 4에 도시된 바와 같이, 구동 집적회로(200)가 실장되는 입력 패드부(IPP)와 출력 패드부(OPP)가 형성된다.The driving integrated circuit 200 is mounted in the chip mounting area 130 after the driving inspection process for the plurality of pixels P. [ The driving integrated circuit 200 applies a gate signal to a plurality of gate lines GL1 to GLm based on a power supply, a timing control signal, a timing clock signal, etc. input from the flexible circuit board 210 attached to the lower substrate 100 The digital input data inputted from the flexible circuit board 210 is converted into an analog data signal and the converted data signal is supplied to the plurality of data lines DL1 to DLn. 3 and 4, an input pad portion IPP and an output pad portion OPP on which the driving integrated circuit 200 is mounted are formed in the chip mounting region 130. [

입력 패드부(IPP)는 구동 집적회로(200)에 형성된 복수의 입력 범프(미도시)에 전기적으로 접속되는 복수의 입력 패드(IP)를 포함하여 구성된다. 복수의 입력 패드(IP) 각각은 하부 기판(100)에 형성된 신호 배선을 통해 연성 회로 기판(210)에 전기적으로 접속된다. 이때, 복수의 입력 패드(IP) 각각은 소정 간격을 가지도록 병렬적으로 형성될 수 있으나, 이에 한정되지 않고, 지그재그 형태를 가지도록 적어도 2열(Row)로 배치될 수 있다.The input pad unit IPP includes a plurality of input pads IP that are electrically connected to a plurality of input bumps (not shown) formed in the driving integrated circuit 200. Each of the plurality of input pads IP is electrically connected to the flexible circuit board 210 through a signal wiring formed on the lower substrate 100. At this time, each of the plurality of input pads IP may be formed in parallel so as to have a predetermined interval, but is not limited thereto and may be arranged in at least two rows so as to have a zigzag form.

출력 패드부(OPP)는 구동 집적회로(200)에 형성된 복수의 출력 범프(미도시)에 전기적으로 접속된다. 이러한, 출력 패드부(OPP)는 제 1 게이트 출력 패드부(GOPP1), 데이터 출력 패드부(DOPP), 및 제 2 게이트 출력 패드부(GOPP2)를 포함하여 구성된다.The output pad portion OPP is electrically connected to a plurality of output bumps (not shown) formed in the driving integrated circuit 200. [ The output pad portion OPP includes a first gate output pad portion GOPP1, a data output pad portion DOPP, and a second gate output pad portion GOPP2.

제 1 게이트 출력 패드부(GOPP1)는 칩 실장 영역(130)의 일측 영역에 마련된 복수의 제 1 게이트 출력 패드(GOP1)를 포함하여 구성된다.The first gate output pad unit GOPP1 includes a plurality of first gate output pads GOP1 provided on one side of the chip mounting area 130. [

복수의 제 1 게이트 출력 패드(GOP1) 각각은 하부 기판(100)의 표시 영역(110)에 형성된 복수의 게이트 라인(GL1 내지 GLm) 중에서 제 1 내지 m/2 게이트 라인들(GL1 내지 GLm/2)로 구성되는 제 1 게이트 라인군에 전기적으로 접속된다. 이때, 복수의 제 1 게이트 출력 패드(GOP1) 각각은 패드들 간의 피치(Pitch)를 감소시키기 위해 지그재그 형태를 가지도록 적어도 2열로 배치된다. 이러한, 복수의 제 1 게이트 출력 패드(GOP1) 각각은 구동 집적회로(200)에 형성된 복수의 게이트 출력 범프(미도시)에 전기적으로 접속됨으로써 구동 집적회로(200)로부터 출력되는 게이트 신호를 제 1 게이트 라인군에 순차적으로 공급한다.Each of the plurality of first gate output pads GOP1 includes first to m / 2 gate lines GL1 to GLm / 2, among a plurality of gate lines GL1 to GLm formed in the display region 110 of the lower substrate 100, ) Of the first gate line group. At this time, each of the plurality of first gate output pads GOP1 is arranged in at least two rows so as to have a zigzag shape in order to reduce a pitch between the pads. Each of the plurality of first gate output pads GOP1 is electrically connected to a plurality of gate output bumps (not shown) formed in the driving integrated circuit 200 to electrically connect the gate signal output from the driving integrated circuit 200 to the first And then sequentially supplied to the gate line group.

데이터 출력 패드부(DOPP)는 제 1 및 제 2 게이트 출력 패드부(GOPP1, GOPP2) 사이에 대응되도록 칩 실장 영역(130)의 중앙 영역에 마련된 복수의 데이터 출력 패드(DOP)를 포함하여 구성된다.The data output pad portion DOPP includes a plurality of data output pads DOP provided in the central region of the chip mounting region 130 so as to correspond to the gap between the first and second gate output pad portions GOPP1 and GOPP2 .

복수의 데이터 출력 패드(DOP) 각각은 하부 기판(100)의 표시 영역(110)에 형성된 복수의 데이터 라인(DL1 내지 DLn)에 전기적으로 접속된다. 이때, 복수의 데이터 출력 패드(DOP) 각각은 패드들 간의 피치(Pitch)를 감소시키기 위해 지그재그 형태를 가지도록 적어도 2열로 배치된다. 이러한, 복수의 데이터 출력 패드(DOP) 각각은 구동 집적회로(200)에 형성된 복수의 데이터 출력 범프(미도시)에 전기적으로 접속됨으로써 구동 집적회로(200)로부터 출력되는 데이터 신호를 복수의 데이터 라인(DL1 내지 DLn) 각각에 공급한다.Each of the plurality of data output pads DOP is electrically connected to a plurality of data lines DL1 to DLn formed in the display region 110 of the lower substrate 100. [ At this time, each of the plurality of data output pads DOP is arranged in at least two rows so as to have a zigzag shape in order to reduce the pitch between the pads. Each of the plurality of data output pads DOP is electrically connected to a plurality of data output bumps (not shown) formed in the driving integrated circuit 200, thereby transferring a data signal output from the driving integrated circuit 200 to a plurality of data lines (DL1 to DLn).

제 2 게이트 출력 패드부(GOPP2)는 칩 실장 영역(130)의 타측 영역에 마련된 복수의 제 2 게이트 출력 패드(GOP2)를 포함하여 구성된다.The second gate output pad unit GOPP2 includes a plurality of second gate output pads GOP2 provided on the other side of the chip mounting area 130. [

복수의 제 2 게이트 출력 패드(GOP2) 각각은 하부 기판(100)의 표시 영역(110)에 형성된 복수의 게이트 라인(GL1 내지 GLm) 중에서 제 m/2+1 내지 m 게이트 라인들(GLm/2+1 내지 GLm)로 구성되는 제 2 게이트 라인군에 전기적으로 접속된다. 이때, 복수의 제 2 게이트 출력 패드(GOP2) 각각은 패드들 간의 피치(Pitch)를 감소시키기 위해 지그재그 형태를 가지도록 적어도 2열로 배치된다. 이러한, 복수의 제 2 게이트 출력 패드(GOP2) 각각은 구동 집적회로(200)에 형성된 복수의 게이트 출력 범프(미도시)에 전기적으로 접속됨으로써 구동 집적회로(200)로부터 출력되는 게이트 신호를 제 2 게이트 라인군에 순차적으로 공급한다.Each of the plurality of second gate output pads GOP2 is connected to the m / 2 + 1 to m gate lines GLm / 2 (GLm / 2) among the plurality of gate lines GL1 to GLm formed in the display region 110 of the lower substrate 100. [ +1 to GLm, respectively. At this time, each of the plurality of second gate output pads GOP2 is arranged in at least two rows so as to have a zigzag shape in order to reduce a pitch between the pads. Each of the plurality of second gate output pads GOP2 is electrically connected to a plurality of gate output bumps (not shown) formed in the driving integrated circuit 200 to electrically connect the gate signal output from the driving integrated circuit 200 to the second And then sequentially supplied to the gate line group.

구동 검사 회로부(140)는 칩 실장 영역(130)의 내부에 형성되며, 게이트 인에이블 신호에 따라 복수의 게이트 라인에 게이트 검사 신호를 선택적으로 공급함과 동기되도록 데이터 인에이블 신호에 따라 복수의 데이터 라인에 제 1 내지 제 3 데이터 검사 신호를 선택적으로 공급한다.The driving test circuit 140 is formed inside the chip mounting area 130 and selectively supplies a gate test signal to a plurality of gate lines in accordance with a gate enable signal, And the first to third data check signals.

이를 위해, 본 발명의 제 1 실시 예에 따른 구동 검사 회로부(140)는, 도 3에 도시된 바와 같이, m개의 게이트용 박막 트랜지스터(GT), 및 n개의 데이터용 박막 트랜지스터(DT)를 포함하여 구성된다.3, the driving test circuit unit 140 according to the first embodiment of the present invention includes m gate thin film transistors GT and n data thin film transistors DT .

m개의 게이트용 박막 트랜지스터(GT) 각각은 지그재그 형태를 가지도록 제 1 및 제 2 열에 배치된다. 이러한, m개의 게이트용 박막 트랜지스터(GT)는, 도 4에 도시된 바와 같이, 제 1 및 제 2 열에 배치되는 위치에 따라 복수의 제 1 및 제 2 게이트용 박막 트랜지스터(GT1, GT2)로 구분될 수 있다.Each of the m gate thin film transistors GT is arranged in the first and second rows so as to have a zigzag shape. As shown in FIG. 4, the m gate thin film transistors GT are divided into a plurality of first and second gate thin film transistors GT1 and GT2 according to the positions arranged in the first and second rows. .

제 1 열에 배치된 복수의 제 1 게이트용 박막 트랜지스터(GT1)는 제 1 및 제 2 게이트 인에이블 신호 라인(141a, 141b)으로부터 공급되는 제 1 및 제 2 게이트 인에이블 신호에 따라 스위칭되어 제 1 및 제 2 게이트 검사 신호 라인(142a, 142b)을 통해 공급되는 제 1 및 제 2 게이트 검사 신호를 m개의 게이트 라인들(GL1 내지 GLm) 중에서 제 1 게이트 라인군에 공급한다. 이때, 복수의 제 1 게이트용 박막 트랜지스터(GT1) 각각은 복수의 제 1 및 제 2 게이트 출력 패드(GOP1, GOP2) 중에서 제 1 게이트 출력 패드군을 통해 제 1 게이트 라인군에 접속된다. 여기서, 제 1 게이트 라인군은 m개의 게이트 라인(GL1 내지 GLm) 중에서 홀수번째 게이트 라인(GL1, GL3 내지 GLm-1)이 될 수 있다. 이러한, 제 1 열에 배치된 복수의 제 1 게이트용 박막 트랜지스터(GT1)의 절반은 칩 실장 영역(130)의 일측 영역에 배치되어 제 1 게이트 인에이블 신호 라인(141a)으로부터 공급되는 제 1 게이트 인에이블 신호에 따라 제 1 게이트 검사 신호 라인(142a)을 통해 공급되는 제 1 게이트 검사 신호를 홀수번째 게이트 라인(GL1, GL3 내지 GLm/2-1)에 공급한다. 그리고, 제 1 열에 배치된 복수의 제 1 게이트용 박막 트랜지스터(GT1)의 나머지 절반은 칩 실장 영역(130)의 타측 영역에 배치되어 제 2 게이트 인에이블 신호 라인(141b)으로부터 공급되는 제 2 게이트 인에이블 신호에 따라 제 2 게이트 검사 신호 라인(142b)을 통해 공급되는 제 2 게이트 검사 신호를 나머지 홀수번째 게이트 라인(GLm/2+1, GLm/2+3 내지 GLm-1)에 공급한다.The plurality of first gate thin film transistors GT1 arranged in the first column are switched in accordance with the first and second gate enable signals supplied from the first and second gate enable signal lines 141a and 141b, And first and second gate inspection signals supplied through the first and second gate inspection signal lines 142a and 142b to the first gate line group among the m gate lines GL1 to GLm. At this time, each of the plurality of first gate thin film transistors GT1 is connected to the first gate line group through the first gate output pad group among the plurality of first and second gate output pads GOP1 and GOP2. Here, the first gate line group may be the odd-numbered gate lines GL1, GL3 to GLm-1 among the m number of gate lines GL1 to GLm. One half of the plurality of first gate thin film transistor GT1 arranged in the first column is disposed in one side region of the chip mounting region 130 and is connected to the first gate enable signal line 141a supplied from the first gate enable signal line 141a Numbered gate lines GL1 and GL3 to GLm / 2-1, which are supplied through the first gate inspecting signal line 142a in accordance with an enable signal. The other half of the plurality of first gate thin film transistor GT1 arranged in the first column is arranged in the other side region of the chip mounting region 130 and connected to the second gate signal line 141b supplied from the second gate enable signal line 141b. Numbered gate lines GLm / 2 + 1 and GLm / 2 + 3 to GLm-1, which are supplied through the second gate inspection signal line 142b according to the enable signal.

제 2 열에 배치된 복수의 제 2 게이트용 박막 트랜지스터(GT2)는 제 1 및 제 2 게이트 인에이블 신호 라인(141a, 141b)으로부터 공급되는 제 1 및 제 2 게이트 인에이블 신호에 따라 스위칭되어 제 3 및 제 4 게이트 검사 신호 라인(142c, 142d)을 통해 공급되는 제 3 및 제 4 게이트 검사 신호를 m개의 게이트 라인들(GL1 내지 GLm) 중에서 제 2 게이트 라인군에 공급한다. 이때, 복수의 제 2 게이트용 박막 트랜지스터(GT2) 각각은 복수의 제 1 및 제 2 게이트 출력 패드(GOP1, GOP2) 중에서 제 2 게이트 출력 패드군을 통해 제 2 게이트 라인군에 접속된다. 여기서, 제 2 게이트 라인군은 m개의 게이트 라인(GL1 내지 GLm) 중에서 짝수번째 게이트 라인(GL2, GL4 내지 GLm)이 될 수 있다. 이러한, 제 2 열에 배치된 복수의 제 2 게이트용 박막 트랜지스터(GT2)의 절반은 칩 실장 영역(130)의 일측 영역에 배치되어 제 1 게이트 인에이블 신호 라인(141a)으로부터 공급되는 제 1 게이트 인에이블 신호에 따라 제 3 게이트 검사 신호 라인(142c)을 통해 공급되는 제 3 게이트 검사 신호를 짝수번째 게이트 라인(GL2, GL4 내지 GLm/2)에 공급한다. 그리고, 제 2 열에 배치된 복수의 제 2 게이트용 박막 트랜지스터(GT2)의 나머지 절반은 칩 실장 영역(130)의 타측 영역에 배치되어 제 2 게이트 인에이블 신호 라인(141b)으로부터 공급되는 제 2 게이트 인에이블 신호에 따라 제 4 게이트 검사 신호 라인(142d)을 통해 공급되는 제 4 게이트 검사 신호를 나머지 짝수번째 게이트 라인(GLm/2+2, GLm/2+4 내지 GLm)에 공급한다.The plurality of second gate thin film transistors GT2 arranged in the second column are switched in accordance with the first and second gate enable signals supplied from the first and second gate enable signal lines 141a and 141b, And the fourth gate inspection signal lines 142c and 142d to the second gate line group among the m gate lines GL1 to GLm. At this time, each of the plurality of second gate thin film transistors GT2 is connected to the second gate line group through the second gate output pad group among the plurality of first and second gate output pads GOP1 and GOP2. Here, the second group of gate lines may be the even-numbered gate lines GL2, GL4 to GLm among the m number of gate lines GL1 to GLm. One half of the plurality of second gate thin film transistors GT2 disposed in the second column is disposed at one side region of the chip mounting region 130 and is connected to the first gate enable signal line 141a supplied from the first gate enable signal line 141a And supplies a third gate inspection signal supplied through the third gate inspection signal line 142c to the even-numbered gate lines GL2 and GL4 through GLm / 2 according to an enable signal. The other half of the plurality of second gate thin film transistors GT2 disposed in the second column is disposed in the other area of the chip mounting area 130 and is connected to the second gate signal line 141b supplied from the second gate enable signal line 141b. (GLm / 2 + 2, GLm / 2 + 4 to GLm), which is supplied through the fourth gate inspection signal line 142d according to the enable signal, to the remaining even gate lines GLm / 2 + 2 and GLm / 2 + 4 to GLm.

이와 같은, m개의 게이트용 박막 트랜지스터(GT) 각각은, 구동 검사 공정시, 제 1 및 제 2 게이트 인에이블 신호에 따라 스위칭되어 복수의 게이트 라인(GL1 내지 GLm)에 제 1 내지 제 4 게이트 검사 신호를 선택적으로 공급하여 표시 영역(110)에 형성된 각 화소(P)의 박막 트랜지스터(T)를 턴-온시킨다.Each of the m gate thin film transistors GT is switched in accordance with the first and second gate enable signals during the driving inspection process to apply the first to fourth gate signals GL1 to GLm to the plurality of gate lines GL1 to GLm, Signal is selectively supplied to turn on the thin film transistor T of each pixel P formed in the display region 110. [

한편, 상술한 제 1 내지 제 4 게이트 검사 신호는 서로 동일하거나 다를 수 있다.Meanwhile, the first to fourth gate test signals may be the same or different from each other.

도 3에서, n개의 데이터용 박막 트랜지스터(DT) 각각은 지그재그 형태를 가지도록 제 1 내지 제 3 열에 배치된다. 이러한, n개의 데이터용 박막 트랜지스터(DT)는, 도 5에 도시된 바와 같이, 제 1 내지 제 3 열에 배치되는 위치에 따라 복수의 제 1 내지 제 3 데이터용 박막 트랜지스터(DT1, DT2, DT3)로 구분될 수 있다.In Fig. 3, each of the n data thin film transistors DT is arranged in the first to third columns so as to have a zigzag shape. As shown in FIG. 5, the n data thin film transistors DT are formed of a plurality of first to third data thin film transistors DT1, DT2, DT3 according to positions arranged in the first to third columns, .

제 1 열에 배치된 복수의 제 1 데이터용 박막 트랜지스터(DT1)는 데이터 인에이블 신호 라인(143)으로부터 공급되는 데이터 인에이블 신호에 따라 스위칭되어 제 1 데이터 검사 신호 라인(144a)을 통해 공급되는 제 1 데이터 검사 신호를 n개의 데이터 라인들(DL1 내지 DLn) 중에서 제 1 데이터 라인군에 공급한다. 이때, 복수의 제 1 데이터용 박막 트랜지스터(DT1) 각각은 복수의 데이터 출력 패드(DOP) 중에서 제 1 데이터 출력 패드군을 통해 제 1 데이터 라인군에 접속된다. 여기서, 제 1 데이터 라인군은 n개의 데이터 라인(DL1 내지 DLn) 중에서 3i-2(단, i는 자연수)번째 데이터 라인(DL1, DL4, DL7 내지 DLn-2)이 될 수 있다. 이러한, 제 1 열에 배치된 복수의 제 1 데이터용 박막 트랜지스터(DT1)는 m개의 게이트용 박막 트랜지스터(GT)의 스위칭에 동기되는 데이터 인에이블 신호에 따라 제 1 데이터 라인군에 제 1 데이터 검사 신호를 공급함으로써 m개의 게이트용 박막 트랜지스터(GT)에 의해 게이트 검사 신호가 공급된 복수의 화소(P) 중에서 제 1 데이터 라인군에 접속된 제 1 화소들의 구동 여부를 검사하게 된다. 여기서, 제 1 화소들은 적색 화소들이 될 수 있다.The plurality of first data thin film transistors DT1 arranged in the first column are switched in accordance with the data enable signal supplied from the data enable signal line 143 to be supplied through the first data check signal line 144a 1 data test signal to the first data line group out of the n data lines DL1 to DLn. At this time, each of the plurality of first data thin film transistors DT1 is connected to the first data line group through the first data output pad group among the plurality of data output pads DOP. Here, the first data line group may be 3i-2 (i is a natural number) data lines DL1, DL4, DL7 to DLn-2 among n data lines DL1 to DLn. The plurality of first data thin film transistors DT1 arranged in the first column are connected to the first data line group in accordance with the data enable signal synchronized with the switching of the m gate thin film transistors GT, It is checked whether the first pixels connected to the first data line group among the plurality of pixels P supplied with the gate inspection signal by the m gate thin film transistors GT are driven. Here, the first pixels may be red pixels.

제 2 열에 배치된 복수의 제 2 데이터용 박막 트랜지스터(DT2)는 데이터 인에이블 신호 라인(143)으로부터 공급되는 데이터 인에이블 신호에 따라 스위칭되어 제 2 데이터 검사 신호 라인(144b)을 통해 공급되는 제 2 데이터 검사 신호를 n개의 데이터 라인들(DL1 내지 DLn) 중에서 제 2 데이터 라인군에 공급한다. 이때, 복수의 제 2 데이터용 박막 트랜지스터(DT2) 각각은 복수의 데이터 출력 패드(DOP) 중에서 제 2 데이터 출력 패드군을 통해 제 2 데이터 라인군에 접속된다. 여기서, 제 2 데이터 라인군은 n개의 데이터 라인(DL1 내지 DLn) 중에서 3i-1번째 데이터 라인(DL2, DL5, DL8 내지 DLn-1)이 될 수 있다. 이러한, 제 2 열에 배치된 복수의 제 2 데이터용 박막 트랜지스터(DT2)는 m개의 게이트용 박막 트랜지스터(GT)의 스위칭에 동기되는 데이터 인에이블 신호에 따라 제 2 데이터 라인군에 제 2 데이터 검사 신호를 공급함으로써 m개의 게이트용 박막 트랜지스터(GT)에 의해 게이트 검사 신호가 공급된 복수의 화소(P) 중에서 제 2 데이터 라인군에 접속된 제 2 화소들의 구동 여부를 검사하게 된다. 여기서, 제 2 화소들은 녹색 화소들이 될 수 있다.The plurality of second data thin film transistors DT2 arranged in the second column are switched in accordance with the data enable signal supplied from the data enable signal line 143 to be supplied through the second data check signal line 144b 2 data check signal to the second data line group out of the n data lines DL1 to DLn. At this time, each of the plurality of second data thin film transistors DT2 is connected to the second data line group through the second data output pad group among the plurality of data output pads DOP. Here, the second data line group may be the (3i-1) th data line DL2, DL5, DL8 to DLn-1 among the n data lines DL1 to DLn. The plurality of second data thin film transistors DT2 arranged in the second column are connected to the second data line group in accordance with the data enable signal synchronized with switching of m gate thin film transistors GT, It is checked whether or not the second pixels connected to the second data line group among the plurality of pixels P supplied with the gate inspection signal by the m gate thin film transistors GT are driven. Here, the second pixels may be green pixels.

제 3 열에 배치된 복수의 제 3 데이터용 박막 트랜지스터(DT3)는 데이터 인에이블 신호 라인(143)으로부터 공급되는 데이터 인에이블 신호에 따라 스위칭되어 제 3 데이터 검사 신호 라인(144c)을 통해 공급되는 제 3 데이터 검사 신호를 n개의 데이터 라인들(DL1 내지 DLn) 중에서 나머지 제 3 데이터 라인군에 공급한다. 이때, 복수의 제 3 데이터용 박막 트랜지스터(DT3) 각각은 복수의 데이터 출력 패드(DOP) 중에서 나머지 제 3 데이터 출력 패드군을 통해 제 3 데이터 라인군에 접속된다. 여기서, 제 3 데이터 라인군은 n개의 데이터 라인(DL1 내지 DLn) 중에서 3i번째 데이터 라인(DL3, DL6, DL9 내지 DLn)이 될 수 있다. 이러한, 제 3 열에 배치된 복수의 제 3 데이터용 박막 트랜지스터(DT3)는 m개의 게이트용 박막 트랜지스터(GT)의 스위칭에 동기되는 데이터 인에이블 신호에 따라 제 3 데이터 라인군에 제 3 데이터 검사 신호를 공급함으로써 m개의 게이트용 박막 트랜지스터(GT)에 의해 게이트 검사 신호가 공급된 복수의 화소(P) 중에서 나머지 제 3 데이터 라인군에 접속된 제 3 화소들의 구동 여부를 검사하게 된다. 여기서, 제 3 화소들은 청색 화소들이 될 수 있다.The plurality of third data thin film transistors DT3 arranged in the third column are switched in accordance with the data enable signal supplied from the data enable signal line 143 and are supplied through the third data check signal line 144c 3 data check signal to the remaining third data line group out of the n data lines DL1 to DLn. At this time, each of the third thin film transistors DT3 for data is connected to the third data line group through the remaining third data output pads among the plurality of data output pads DOP. Here, the third data line group may be the 3ith data line (DL3, DL6, DL9 to DLn) among the n data lines (DL1 to DLn). The plurality of third data thin film transistors DT3 arranged in the third column are connected to the third data line group in accordance with the data enable signal synchronized with the switching of the m gate thin film transistors GT, The third pixels connected to the third data line group among the plurality of pixels P supplied with the gate inspection signal by the m gate thin-film transistors GT are checked to see whether they are driven. Here, the third pixels may be blue pixels.

한편, 상술한 복수의 게이트용 박막 트랜지스터(GT)와 복수의 데이터용 박막 트랜지스터(DT) 각각의 반도체층은 세로 방향 또는 가로 방향으로 형성되고, 복수의 게이트용 박막 트랜지스터(GT)와 복수의 데이터용 박막 트랜지스터(DT) 각각의 소스 전극 및 드레인 전극은 세로 방향의 반도체층 상에 소정 간격 이격되도록 세로 방향으로 형성(도 6 내지 도 7 참조)되거나, 가로 방향의 반도체층(미도시) 상에 소정 간격 이격되도록 가로 방향으로 형성될 수도 있다. 이러한, 반도체층, 소스 전극 및 드레인 전극의 형성 방향은 박막 트랜지스터(GT, DT)의 크기(W/L)를 증가시키기 위한 것으로, 구동 검사 회로부(140)가 차지하는 칩 실장 영역(130) 내부 영역의 면적에 따라 설정될 수 있다.On the other hand, the semiconductor layers of the plurality of gate thin film transistors GT and the plurality of data thin film transistors DT described above are formed in the longitudinal direction or the lateral direction, and a plurality of gate thin film transistors GT and a plurality of data The source and drain electrodes of the thin film transistors DT for use in the vertical direction are formed in a longitudinal direction (see FIGS. 6 to 7) so as to be spaced apart from each other at a predetermined interval on the semiconductor layer in the longitudinal direction Or may be formed in the lateral direction so as to be spaced apart from each other by a predetermined distance. The formation direction of the semiconductor layer, the source electrode, and the drain electrode is for increasing the size (W / L) of the thin film transistors GT and DT, As shown in FIG.

이와 같은, 구동 검사 회로부(140)는 제 1 및 제 2 게이트 인에이블 신호에 따라 복수의 제 1 및 제 2 게이트용 박막 트랜지스터(GT1, GT2)를 스위칭시켜 복수의 게이트 라인(GL1 내지 GLm)에 제 1 내지 제 4 게이트 검사 신호를 공급하여 표시 영역(110)에 형성된 각 화소(P)의 박막 트랜지스터(T)를 턴-온시킴과 동기되도록 데이터 인에이블 신호에 따라 복수의 제 1 내지 제 3 데이터용 박막 트랜지스터(DT1, DT2, DT3)를 스위칭시켜 복수의 데이터 라인(DL1 내지 DLn)에 제 1 내지 제 3 데이터 검사 신호를 공급하여 표시 영역(110)에 형성된 각 화소(P)에 소정의 검사 영상을 표시함으로써 복수의 화소(P)의 구동 여부를 검사하게 된다.The driving test circuit 140 switches the plurality of first and second gate thin film transistors GT1 and GT2 according to the first and second gate enable signals to the plurality of gate lines GL1 to GLm The first to fourth gate inspection signals are supplied to turn on the thin film transistors T of the respective pixels P formed in the display region 110 to synchronize with the turn- The data thin film transistors DT1, DT2 and DT3 are switched to supply the first to third data inspection signals to the plurality of data lines DL1 to DLn to apply predetermined voltages to the pixels P formed in the display region 110 It is checked whether a plurality of pixels P are driven by displaying the inspection image.

한편, 도 3에서, 본 발명의 제 1 실시 예에 따른 디스플레이 장치의 하부 기판(100)은 칩 실장 영역(130)의 외부에 형성되어 구동 검사 회로부(140)의 구동에 필요한 신호를 공급하기 위한 프로브 패드부(150)를 더 포함하여 구성된다.3, the lower substrate 100 of the display device according to the first embodiment of the present invention is formed on the outside of the chip mounting region 130 to supply signals necessary for driving the driving test circuit unit 140 And a probe pad unit 150.

프로브 패드부(150)는 복수의 게이트 오토 프로브 패드(152), 및 복수의 데이터 오토 프로브 패드(154)를 포함하여 구성된다.The probe pad unit 150 includes a plurality of gate auto-probe pads 152 and a plurality of data auto-probe pads 154.

도 3을 도 4와 결부하면, 복수의 게이트 오토 프로브 패드(152)는 제 1 내지 제 6 게이트 프로브 패드(152a, 152b, 152c, 152d, 152e, 152f)를 포함하여 구성된다.Referring to FIG. 3 and FIG. 4, a plurality of gate auto-probe pads 152 includes first to sixth gate probe pads 152a, 152b, 152c, 152d, 152e, and 152f.

제 1 게이트 프로브 패드(152a)는 제 1 게이트 인에이블 신호 라인(141a)에 전기적으로 접속되도록 칩 실장 영역(130)의 일측 외부에 형성되어, 구동 검사 공정시, 오토 프로브(미도시)로부터 공급되는 제 1 게이트 인에이블 신호를 제 1 게이트 인에이블 신호 라인(141a)에 공급한다.The first gate probe pad 152a is formed outside one side of the chip mounting region 130 to be electrically connected to the first gate enable signal line 141a and is supplied from an auto-probe (not shown) And supplies the first gate enable signal to the first gate enable signal line 141a.

제 2 게이트 프로브 패드(152b)는 제 2 게이트 인에이블 신호 라인(141b)에 전기적으로 접속되도록 칩 실장 영역(130)의 타측 외부에 형성되어, 구동 검사 공정시, 오토 프로브로부터 공급되는 제 2 게이트 인에이블 신호를 제 2 게이트 인에이블 신호 라인(141b)에 공급한다.The second gate probe pad 152b is formed on the other side of the chip mounting region 130 so as to be electrically connected to the second gate enable signal line 141b, And supplies the enable signal to the second gate enable signal line 141b.

제 3 게이트 프로브 패드(152c)는 제 1 게이트 검사 신호 라인(142a)에 전기적으로 접속되도록 칩 실장 영역(130)의 일측 외부에 형성되어, 구동 검사 공정시, 오토 프로브로부터 공급되는 제 1 게이트 인에이블 신호를 제 1 게이트 검사 신호 라인(142a)에 공급한다.The third gate probe pad 152c is formed outside one side of the chip mounting region 130 so as to be electrically connected to the first gate inspection signal line 142a and is electrically connected to the first gate inspection signal line 142a, And supplies an Able signal to the first gate inspection signal line 142a.

제 4 게이트 프로브 패드(152d)는 제 2 게이트 검사 신호 라인(142b)에 전기적으로 접속되도록 칩 실장 영역(130)의 타측 외부에 형성되어, 구동 검사 공정시, 오토 프로브로부터 공급되는 제 2 게이트 검사 신호를 제 2 게이트 검사 신호 라인(142b)에 공급한다.The fourth gate probe pad 152d is formed on the other side of the chip mounting region 130 so as to be electrically connected to the second gate inspection signal line 142b so that during the driving inspection process, Signal to the second gate inspection signal line 142b.

제 5 게이트 프로브 패드(152e)는 제 3 게이트 검사 신호 라인(142c)에 전기적으로 접속되도록 칩 실장 영역(130)의 일측 외부에 형성되어, 구동 검사 공정시, 오토 프로브로부터 공급되는 제 3 게이트 검사 신호를 제 3 게이트 검사 신호 라인(142c)에 공급한다.The fifth gate probe pad 152e is formed on one side of the chip mounting region 130 so as to be electrically connected to the third gate inspection signal line 142c so that during the driving inspection process, Signal to the third gate inspection signal line 142c.

제 6 게이트 프로브 패드(152f)는 제 4 게이트 검사 신호 라인(142d)에 전기적으로 접속되도록 칩 실장 영역(130)의 타측 외부에 형성되어, 구동 검사 공정시, 오토 프로브로부터 공급되는 제 4 게이트 검사 신호를 제 4 게이트 검사 신호 라인(142d)에 공급한다.The sixth gate probe pad 152f is formed on the other side of the chip mounting region 130 so as to be electrically connected to the fourth gate inspection signal line 142d so that during the driving inspection process, Signal to the fourth gate inspection signal line 142d.

도 3을 도 5와 결부하면, 복수의 데이터 오토 프로브 패드(154)는 제 1 내지 제 4 데이터 프로브 패드(154a, 154b, 154c, 154d)를 포함하여 구성된다.Referring to FIG. 3 and FIG. 5, the plurality of data auto-probe pads 154 includes first through fourth data probe pads 154a, 154b, 154c, and 154d.

제 1 데이터 프로브 패드(154a)는 데이터 인에이블 신호 라인(143)에 전기적으로 접속되도록 칩 실장 영역(130)의 타측 외부에 형성되어, 구동 검사 공정시, 오토 프로브로부터 공급되는 데이터 인에이블 신호를 데이터 인에이블 신호 라인(143)에 공급한다.The first data probe pad 154a is formed on the other side of the chip mounting region 130 so as to be electrically connected to the data enable signal line 143 so that the data enable signal supplied from the auto- And supplies it to the data enable signal line 143.

제 2 데이터 프로브 패드(154b)는 제 1 데이터 검사 신호 라인(144a)에 전기적으로 접속되도록 칩 실장 영역(130)의 일측 외부에 형성되어, 구동 검사 공정시, 오토 프로브로부터 공급되는 제 1 데이터 검사 신호를 제 1 데이터 검사 신호 라인(144a)에 공급한다.The second data probe pad 154b is formed outside one side of the chip mounting region 130 to be electrically connected to the first data checking signal line 144a so that during the driving inspection process, Signal to the first data checking signal line 144a.

제 3 데이터 프로브 패드(154c)는 제 2 데이터 검사 신호 라인(144b)에 전기적으로 접속되도록 칩 실장 영역(130)의 일측 외부에 형성되어, 구동 검사 공정시, 오토 프로브로부터 공급되는 제 2 데이터 검사 신호를 제 2 데이터 검사 신호 라인(144b)에 공급한다.The third data probe pad 154c is formed outside one side of the chip mounting region 130 so as to be electrically connected to the second data checking signal line 144b so that during the driving inspection process, Signal to the second data checking signal line 144b.

제 4 데이터 프로브 패드(154d)는 제 3 데이터 검사 신호 라인(144c)에 전기적으로 접속되도록 칩 실장 영역(130)의 일측 외부에 형성되어, 구동 검사 공정시, 오토 프로브로부터 공급되는 제 3 데이터 검사 신호를 제 3 데이터 검사 신호 라인(144c)에 공급한다.The fourth data probe pad 154d is formed outside one side of the chip mounting region 130 so as to be electrically connected to the third data inspection signal line 144c so that during the driving inspection process, Signal to the third data check signal line 144c.

한편, 프로브 패드부(150)는 표시 영역(110)에 형성된 공통 전극(미도시)에 공통 전압을 공급하기 위한 복수의 공통 전압 프로브 패드(156)를 더 포함하여 구성된다. 복수의 공통 전압 프로브 패드(156)는 공통 전극(미도시)에 전기적으로 접속되도록 칩 실장 영역(130)의 양측 외부 각각에 형성되어, 구동 검사 공정시,공통 전압 라인(CVL)을 통해 오토 프로브로부터 공급되는 공통 전압을 공통 전극에 공급한다.The probe pad unit 150 further includes a plurality of common voltage probe pads 156 for supplying a common voltage to common electrodes (not shown) formed in the display region 110. A plurality of common voltage probe pads 156 are formed on both sides of the chip mounting region 130 so as to be electrically connected to a common electrode (not shown), and are electrically connected to a common voltage line (CVL) And supplies the common voltage to the common electrode.

한편, 도 6은 도 3에 도시된 구동 검사 회로부의 레이아웃을 설명하기 위한 도면이다.6 is a diagram for explaining the layout of the drive test circuit portion shown in FIG.

도 6을 도 3 내지 도 5와 결부하여 구동 검사 회로부(140)의 레이아웃을 설명하면 다음과 같다.6, the layout of the drive test circuit 140 will be described with reference to FIGS. 3 to 5. FIG.

구동 검사 회로부(140)는 게이트 검사 회로 영역(300), 및 데이터 검사 회로 영역(400)을 포함하여 구성된다.The driving test circuit section 140 includes a gate test circuit region 300 and a data test circuit region 400. [

게이트 검사 회로 영역(300)은, 도 7에 도시된 바와 같이, 지그재그 형태를 가지도록 제 1 및 제 2 열에 배치된 복수의 게이트용 박막 트랜지스터(GT)를 포함하여 구성된다.The gate inspection circuit region 300 includes a plurality of gate thin film transistors GT arranged in first and second rows so as to have a zigzag shape as shown in FIG.

복수의 게이트용 박막 트랜지스터(GT)는 제 1 및 제 2 게이트용 게이트 전극(311a, 311b), 게이트용 반도체층(312), 복수의 게이트용 소스 전극(313), 및 복수의 게이트용 드레인 전극(314)을 포함하여 구성된다.The plurality of gate thin film transistors GT includes first and second gate electrodes 311a and 311b, a gate semiconductor layer 312, a plurality of gate source electrodes 313, (314).

제 1 게이트용 게이트 전극(311a)은 칩 실장 영역(130)의 일측 영역에 대응되는 하부 기판(100) 상에 형성된다. 이러한, 제 1 게이트용 게이트 전극(311a)에는, 구동 검사 공정시, 제 1 게이트 인에이블 신호 라인(141a)을 통해 제 1 게이트 인에이블 신호가 공급된다.The first gate gate electrode 311a is formed on the lower substrate 100 corresponding to one side region of the chip mounting region 130. The first gate gate electrode 311a is supplied with the first gate enable signal through the first gate enable signal line 141a during the driving inspection process.

제 2 게이트용 게이트 전극(311b)은 칩 실장 영역(130)의 타측 영역에 대응되는 하부 기판(100) 상에 형성된다. 이러한, 제 2 게이트용 게이트 전극(311b)에는, 구동 검사 공정시, 제 2 게이트 인에이블 신호 라인(141b)을 통해 제 2 게이트 인에이블 신호가 공급된다.The second gate gate electrode 311b is formed on the lower substrate 100 corresponding to the other region of the chip mounting region 130. [ The second gate gate electrode 311b is supplied with the second gate enable signal through the second gate enable signal line 141b during the driving inspection process.

제 1 및 제 2 게이트 인에이블 신호 라인(141a, 141b)은 제 1 및 제 2 게이트용 게이트 전극(311a, 311b)과 동시에 형성된다.The first and second gate enable signal lines 141a and 141b are formed simultaneously with the first and second gate gate electrodes 311a and 311b.

복수의 게이트용 반도체층(312) 각각은 제 1 게이트용 게이트 전극(311a)과 중첩되도록 소정 간격으로 형성되어 제 1 및 제 2 열에 지그재그 형태로 배치됨과 아울러 제 1 게이트용 게이트 전극(311b)과 중첩되도록 소정 간격으로 형성되어 제 1 및 제 2 열에 지그재그 형태로 배치된다. 이때, 복수의 게이트용 반도체층(312) 각각은 제 1 및 제 2 게이트용 게이트 전극(311a, 311b)을 절연하는 게이트 절연막(미도시) 상에 형성된다.Each of the plurality of gate semiconductor layers 312 is formed at a predetermined interval so as to overlap with the first gate gate electrode 311a and is arranged in a zigzag form in the first and second columns. In addition, the first gate gate electrode 311b, And are arranged in zigzag form in the first and second rows. At this time, each of the plurality of gate semiconductor layers 312 is formed on a gate insulating film (not shown) for insulating the first and second gate electrodes 311a and 311b.

복수의 게이트용 소스 전극(313) 각각은 제 1 및 제 2 열 각각에 형성된 복수의 게이트용 반도체층(312) 각각의 일측에 중첩되도록 형성된다. 이때, 제 1 게이트용 게이트 전극(311a) 상의 제 1 열에 형성된 복수의 게이트용 소스 전극(313) 각각에는 제 1 게이트 검사 신호 라인(142a)을 통해 제 1 게이트 검사 신호가 공급되고, 제 2 열에 형성된 복수의 게이트용 소스 전극(313) 각각에는 제 3 게이트 검사 신호 라인(142c)을 통해 제 3 게이트 검사 신호가 공급된다. 그리고, 제 2 게이트용 게이트 전극(311b) 상의 제 1 열에 형성된 복수의 게이트용 소스 전극(313) 각각에는 제 2 게이트 검사 신호 라인(142b)을 통해 제 2 게이트 검사 신호가 공급되고, 제 2 열에 형성된 복수의 게이트용 소스 전극(313) 각각에는 제 4 게이트 검사 신호 라인(142d)을 통해 제 4 게이트 검사 신호가 공급된다.Each of the plurality of gate source electrodes 313 is formed so as to overlap with one side of each of the plurality of gate semiconductor layers 312 formed in each of the first and second columns. At this time, a first gate inspection signal is supplied to each of the plurality of gate source electrodes 313 formed in the first column on the first gate gate electrode 311a through the first gate inspection signal line 142a, A third gate inspection signal is supplied to each of the plurality of gate source electrodes 313 formed through the third gate inspection signal line 142c. A second gate inspection signal is supplied to each of the plurality of gate source electrodes 313 formed in the first column on the second gate gate electrode 311b through the second gate inspection signal line 142b, A fourth gate inspection signal is supplied to each of the plurality of gate source electrodes 313 formed through the fourth gate inspection signal line 142d.

복수의 게이트용 드레인 전극(314) 각각은 복수의 게이트용 소스 전극(313) 각각과 소정 간격 이격되도록 복수의 게이트용 반도체층(312) 각각의 타측에 중첩되도록 형성된다. 제 1 열에 형성된 복수의 게이트용 드레인 전극(314) 각각은 홀수번째 제 1 및 제 2 게이트 출력 패드(GOP1, GOP2)를 통해 홀수번째 게이트 라인(GL1, GL3 내지 GLm-1)에 전기적으로 접속되고, 제 2 열에 형성된 복수의 게이트용 드레인 전극(314) 각각은 짝수번째 제 1 및 제 2 게이트 출력 패드(GOP1, GOP2)를 통해 짝수번째 게이트 라인(GL2, GL4 내지 GLm)에 전기적으로 접속된다.Each of the plurality of gate drain electrodes 314 is formed to overlap with the other of the plurality of gate semiconductor layers 312 so as to be spaced apart from the plurality of gate source electrodes 313 by a predetermined distance. Each of the plurality of gate drain electrodes 314 formed in the first column is electrically connected to odd-numbered gate lines GL1 and GL3 through GLm-1 through odd-numbered first and second gate output pads GOP1 and GOP2 And the plurality of gate drain electrodes 314 formed in the second column are electrically connected to the even gate lines GL2 and GL4 through GLm via the first and second gate output pads GOP1 and GOP2.

이와 같은 구성을 가지는 복수의 게이트용 박막 트랜지스터(GT)는 게이트 검사 회로 영역(300)의 제 1 및 제 2 열에 배치되는 위치에 따라 복수의 제 1 및 제 2 게이트용 박막 트랜지스터(GT1, GT2)로 구분될 수 있다.A plurality of gate thin film transistors GT having such a structure are formed by arranging a plurality of first and second gate thin film transistors GT1 and GT2 in accordance with positions arranged in the first and second rows of the gate inspection circuit region 300, .

복수의 제 1 게이트용 박막 트랜지스터(GT1)는 게이트 검사 회로 영역(700)의 제 1 열에 배치되어 제 1 및 제 2 게이트 인에이블 신호에 따라 스위칭되어 홀수번째 게이트 라인(GL1, GL3 내지 GLm-1)에 제 1 및 제 2 게이트 검사 신호를 공급한다.The plurality of first gate thin film transistors GT1 are arranged in the first column of the gate inspection circuit region 700 and are switched in accordance with the first and second gate enable signals to form odd gate lines GL1, GL3 to GLm-1 The first and second gate test signals.

복수의 제 2 게이트용 박막 트랜지스터(GT2)는 게이트 검사 회로 영역(700)의 제 2 열에 배치되어 제 2 및 제 4 게이트 인에이블 신호에 따라 짝수번째 게이트 라인(GL2, GL4 내지 GLm)에 제 2 및 제 4 게이트 검사 신호를 공급한다.The plurality of second gate thin film transistors GT2 are arranged in the second column of the gate inspection circuit region 700 and are connected to the even gate lines GL2 and GL4 to GLm in accordance with the second and fourth gate enable signals. And a fourth gate test signal.

한편, 칩 실장 영역(130)의 내부에서 게이트 검사 회로 영역(300)이 차지하는 면적을 최대한 줄이기 위하여, 인접한 게이트용 박막 트랜지스터(GT)는 서로 다른 구조를 가지도록 형성된다. 즉, 홀수번째 게이트용 박막 트랜지스터(GT1)의 게이트용 소스 전극(313)과 짝수번째 게이트용 박막 트랜지스터(GT2)의 게이트용 소스 전극(313)은 서로 인접하도록 형성된다.On the other hand, in order to minimize the area occupied by the gate inspection circuit region 300 in the chip mounting region 130, adjacent gate thin film transistors GT are formed to have different structures. That is, the gate source electrode 313 of the odd-number gate thin film transistor GT1 and the gate source electrode 313 of the even gate thin film transistor GT2 are formed adjacent to each other.

상술한 게이트 검사 회로 영역(300)은 칩 실장 영역(130)의 일측 영역에 형성된 제 1 게이트 검사 회로 영역, 및 칩 실장 영역(130)의 타측 영역에 형성된 제 2 게이트 검사 회로 영역으로 구분될 수 있다.The gate inspection circuit region 300 may be divided into a first gate inspection circuit region formed on one side of the chip mounting region 130 and a second gate inspection circuit region formed on the other side of the chip mounting region 130 have.

제 1 게이트 검사 회로 영역은 복수의 게이트 라인(GL1 내지 GLm) 중에서 제 1 게이트 라인군, 즉 제 1 내지 제 m/2 게이트 라인(GL1 내지 GLm/2)에 제 1 및 제 3 게이트 검사 신호를 공급하는 제 1 및 제 2 복수의 게이트용 박막 트랜지스터(GT1, GT2)를 포함하여 구성된다.The first gate inspection circuit region includes first and third gate inspection signals for the first gate line group, that is, the first to m / 2 gate lines GL1 to GLm / 2, among the plurality of gate lines GL1 to GLm And a plurality of gate thin film transistors GT1 and GT2 for supplying the first and second gate thin film transistors GT1 and GT2.

제 2 게이트 검사 회로 영역은 복수의 게이트 라인(GL1 내지 GLm) 중에서 나머지 제 2 게이트 라인군에, 즉 제 m/2+1 내지 제 m 게이트 라인(GLm/2+1 내지 GLm)에 제 2 및 제 4 게이트 검사 신호를 공급하는 제 1 및 제 2 복수의 게이트용 박막 트랜지스터(GT1, GT2)를 포함하여 구성된다.The second gate inspection circuit region is connected to the remaining second gate line group among the plurality of gate lines GL1 to GLm, that is, the second and third gate lines GLm / 2 + 1 to GLm, And first and second gate thin film transistors GT1 and GT2 for supplying a fourth gate test signal.

한편, 게이트 검사 회로 영역(300)은 제 1 내지 제 4 게이트 신호 공급부(315, 316, 317, 318)를 더 포함하여 구성된다.The gate inspection circuit region 300 further includes first to fourth gate signal supply units 315, 316, 317 and 318.

제 1 게이트 신호 공급부(315)는 칩 실장 영역(130)의 일측 영역에 형성된 복수의 제 1 게이트용 박막 트랜지스터(GT1)의 소스 전극, 즉 제 1 게이트용 게이트 전극(311a) 상의 제 1 열에 형성된 복수의 게이트용 소스 전극(313)에 제 1 게이트 검사 신호를 공급한다. 이를 위해, 제 1 게이트 신호 공급부(315)는 제 1 신호용 게이트 전극(315a), 복수의 제 1 소스 전극 배선(315b), 제 1 접속 전극(315c), 복수의 제 1 및 제 2 컨택부(315d, 315e)를 포함하여 구성된다.The first gate signal supply section 315 is formed on the source electrode of the plurality of first gate thin film transistor GT1 formed on one side of the chip mounting region 130, that is, on the first column on the first gate gate electrode 311a And supplies a first gate inspection signal to a plurality of gate source electrodes 313. The first gate signal supply unit 315 includes a first signal gate electrode 315a, a plurality of first source electrode wiring lines 315b, a first connection electrode 315c, a plurality of first and second contact portions 315d, and 315e.

제 1 신호용 게이트 전극(315a)은 제 1 게이트용 게이트 전극(311a)에 인접하도록 나란하게 형성된다. 이러한, 제 1 신호용 게이트 전극(315a)에는, 구동 검사 공정시, 제 1 게이트 검사 신호 라인(142a)을 통해 제 1 게이트 검사 신호가 공급된다. 여기서, 제 1 신호용 게이트 전극(315a), 제 1 게이트 검사 신호 라인(142a)은 제 1 게이트용 게이트 전극(311a)과 동시에 형성된다.The first signal gate electrode 315a is formed so as to be adjacent to the first gate gate electrode 311a. The first signal gate electrode 315a is supplied with the first gate inspection signal through the first gate inspection signal line 142a during the driving inspection process. Here, the first signal gate electrode 315a and the first gate inspection signal line 142a are formed simultaneously with the first gate gate electrode 311a.

복수의 제 1 소스 전극 배선(315b) 각각은 제 1 게이트용 게이트 전극(311a) 상의 제 1 열에 형성된 복수의 게이트용 소스 전극(313)으로부터 제 1 신호용 게이트 전극(315a)에 중첩되도록 연장되어 형성된다. 복수의 제 1 소스 전극 배선(315b)은 복수의 게이트용 소스 전극(313) 및 복수의 게이트용 드레인 전극(314)과 동시에 형성된다.Each of the plurality of first source electrode wirings 315b extends from the plurality of gate source electrodes 313 formed in the first column on the first gate gate electrode 311a so as to overlap the first signal gate electrode 315a do. A plurality of first source electrode wirings 315b are formed simultaneously with a plurality of gate source electrodes 313 and a plurality of gate drain electrodes 314. [

제 1 접속 전극(315c)은 복수의 제 1 소스 전극 배선(315b) 및 제 1 신호용 게이트 전극(315a)과 중첩되도록 형성된다. 이때, 제 1 접속 전극(315c)은 투명 도전성 재질로 형성된다.The first connection electrode 315c is formed so as to overlap the first source electrode wiring 315b and the first signal gate electrode 315a. At this time, the first connection electrode 315c is formed of a transparent conductive material.

복수의 제 1 컨택부(315d) 각각은 제 1 신호용 게이트 전극(315a)과 제 1 접속 전극(315c)을 전기적으로 접속시킨다. 즉, 복수의 제 1 컨택부(315d) 각각은 제 1 신호용 게이트 전극(315a) 상에 형성된 게이트 절연막과 복수의 제 1 소스 전극 배선(315b)을 보호하는 보호막(미도시)의 소정 부분이 제거되도록 형성되어 보호막 상에 형성되는 제 1 접속 전극(315c)이 제 1 신호용 게이트 전극(315a)에 전기적으로 접속되도록 한다. 이에 따라, 제 1 신호용 게이트 전극(315a)에 공급되는 제 1 게이트 검사 신호는 복수의 제 1 컨택부(315d)를 통해 제 1 접속 전극(315c)에 공급된다.Each of the plurality of first contact portions 315d electrically connects the first signal gate electrode 315a and the first connection electrode 315c. That is, each of the plurality of first contact portions 315d is formed so that a predetermined portion of a protective film (not shown) for protecting the gate insulating film formed on the first signal gate electrode 315a and the plurality of first source electrode wirings 315b is removed So that the first connection electrode 315c formed on the protective film is electrically connected to the first signal gate electrode 315a. Accordingly, the first gate inspection signal supplied to the first signal gate electrode 315a is supplied to the first connection electrode 315c via the plurality of first contact portions 315d.

복수의 제 2 컨택부(315e) 각각은 복수의 제 1 소스 전극 배선(315b) 각각과 제 1 접속 전극(315c)을 전기적으로 접속시킨다. 즉, 복수의 제 2 컨택부(315e) 각각은 보호막의 소정 부분이 제거되도록 형성되어 보호막 상에 형성되는 제 1 접속 전극(315c)이 복수의 제 1 소스 전극 배선(315b) 각각에 전기적으로 접속되도록 한다. 이에 따라, 복수의 제 1 컨택부(315d)를 통해 제 1 접속 전극(315c)에 공급된 제 1 게이트 검사 신호는 제 2 컨택부(315e) 및 제 1 소스 전극 배선(315b)을 통해 제 1 게이트용 게이트 전극(311a) 상의 제 1 열에 형성된 복수의 게이트용 소스 전극(313)에 공급된다.Each of the plurality of second contact portions 315e electrically connects each of the plurality of first source electrode wirings 315b and the first connection electrode 315c. That is, each of the plurality of second contact portions 315e is formed so that a predetermined portion of the protective film is removed so that the first connection electrode 315c formed on the protective film is electrically connected to each of the plurality of first source electrode wirings 315b . The first gate inspection signal supplied to the first connection electrode 315c through the plurality of first contact portions 315d is transmitted through the second contact portion 315e and the first source electrode wiring 315b to the first And is supplied to a plurality of gate source electrodes 313 formed in the first column on the gate gate electrode 311a.

제 2 게이트 신호 공급부(316)는 칩 실장 영역(130)의 타측 영역에 형성된 복수의 제 1 게이트용 박막 트랜지스터(GT1)의 소스 전극, 즉 제 2 게이트용 게이트 전극(311b) 상의 제 1 열에 형성된 복수의 게이트용 소스 전극(313)에 제 2 게이트 검사 신호를 공급한다. 이를 위해, 제 2 게이트 신호 공급부(316)는 제 2 신호용 게이트 전극(316a), 복수의 제 2 소스 전극 배선(316b), 제 2 접속 전극(316c), 복수의 제 3 및 제 4 컨택부(316d, 316e)를 포함하여 구성된다. 이러한 구성을 가지는 제 2 게이트 신호 공급부(316)는 제 2 게이트용 게이트 전극(311b)에 인접하도록 형성되어, 구동 검사 공정시, 제 2 게이트 검사 신호 라인(142b)을 통해 공급되는 제 2 게이트 검사 신호를 제 2 게이트용 게이트 전극(311b) 상의 제 1 열에 형성된 복수의 게이트용 소스 전극(313)에 공급하는 것을 제외하고는 동일한 구조를 가지므로 이들에 대한 상세한 설명은 도 7 및 제 1 게이트 신호 공급부(315)에 대한 설명으로 대신하기로 한다.The second gate signal supply unit 316 is formed on the source electrode of the plurality of first gate thin film transistor GT1 formed on the other side of the chip mounting region 130, that is, on the first column on the second gate gate electrode 311b And supplies a second gate inspection signal to the plurality of gate source electrodes 313. The second gate signal supply unit 316 includes a second signal gate electrode 316a, a plurality of second source electrode wiring 316b, a second connection electrode 316c, a plurality of third and fourth contact portions 316d, and 316e. The second gate signal supply unit 316 having such a structure is formed adjacent to the gate electrode 311b for the second gate so that the second gate signal supplied from the second gate inspection signal line 142b And a signal is supplied to a plurality of gate source electrodes 313 formed in the first column on the second gate gate electrode 311b. The supply unit 315 will be described instead.

제 3 게이트 신호 공급부(317)는 칩 실장 영역(130)의 일측 영역에 형성된 복수의 제 2 게이트용 박막 트랜지스터(GT2)의 소스 전극, 즉 제 1 게이트용 게이트 전극(311a) 상의 제 2 열에 형성된 복수의 게이트용 소스 전극(313)에 제 3 게이트 검사 신호를 공급한다. 이를 위해, 제 3 게이트 신호 공급부(317)는 제 3 신호용 게이트 전극(317a), 복수의 제 3 소스 전극 배선(317b), 제 3 접속 전극(317c), 복수의 제 5 및 제 6 컨택부(317d, 317e)를 포함하여 구성된다. 이러한 구성을 가지는 제 3 게이트 신호 공급부(317)는 제 1 게이트 신호 공급부(315)에 인접하도록 형성되어, 구동 검사 공정시, 제 3 게이트 검사 신호 라인(142c)을 통해 공급되는 제 3 게이트 검사 신호를 제 1 게이트용 게이트 전극(311a) 상의 제 2 열에 형성된 복수의 게이트용 소스 전극(313)에 공급하는 것을 제외하고는 동일한 구조를 가지므로 이들에 대한 상세한 설명은 도 7 및 제 1 게이트 신호 공급부(315)에 대한 설명으로 대신하기로 한다.The third gate signal supply unit 317 is formed on the source electrode of the plurality of second gate thin film transistors GT2 formed on one side of the chip mounting region 130, that is, on the second column on the first gate gate electrode 311a And supplies a third gate inspection signal to the plurality of gate source electrodes 313. The third gate signal supply unit 317 includes a third signal gate electrode 317a, a plurality of third source electrode wiring 317b, a third connection electrode 317c, a plurality of fifth and sixth contact portions 317d, and 317e. The third gate signal supply unit 317 having such a configuration is formed adjacent to the first gate signal supply unit 315 so that the third gate signal supply unit 317 supplies a third gate inspection signal supplied through the third gate inspection signal line 142c, Are supplied to the plurality of gate source electrodes 313 formed in the second column on the first gate gate electrode 311a, the detailed description thereof will be omitted. (315) will be used instead.

제 4 게이트 신호 공급부(318)는 칩 실장 영역(130)의 타측 영역에 형성된 복수의 제 2 게이트용 박막 트랜지스터(GT2)의 소스 전극, 즉 제 2 게이트용 게이트 전극(311b) 상의 제 2 열에 형성된 복수의 게이트용 소스 전극(313)에 제 4 게이트 검사 신호를 공급한다. 이를 위해, 제 4 게이트 신호 공급부(318)는 제 4 신호용 게이트 전극(318a), 복수의 제 4 소스 전극 배선(318b), 제 4 접속 전극(318c), 복수의 제 7 및 제 8 컨택부(318d, 318e)를 포함하여 구성된다. 이러한 구성을 가지는 제 4 게이트 신호 공급부(318)는 제 2 게이트 신호 공급부(316)에 인접하도록 형성되어, 구동 검사 공정시, 제 4 게이트 검사 신호 라인(142d)을 통해 공급되는 제 4 게이트 검사 신호를 제 2 게이트용 게이트 전극(311b) 상의 제 2 열에 형성된 복수의 게이트용 소스 전극(313)에 공급하는 것을 제외하고는 동일한 구조를 가지므로 이들에 대한 상세한 설명은 도 7 및 제 1 게이트 신호 공급부(315)에 대한 설명으로 대신하기로 한다.The fourth gate signal supply unit 318 is formed on the source electrode of the plurality of second gate thin film transistors GT2 formed on the other side of the chip mounting region 130, that is, on the second column on the second gate gate electrode 311b And supplies a fourth gate inspection signal to the plurality of gate source electrodes 313. For this, the fourth gate signal supply unit 318 includes a fourth signal gate electrode 318a, a plurality of fourth source electrode wiring 318b, a fourth connection electrode 318c, a plurality of seventh and eighth contact portions 318d, and 318e. The fourth gate signal supply unit 318 having such a configuration is formed adjacent to the second gate signal supply unit 316 so that during the driving inspection process, the fourth gate inspection signal line 142d, which is supplied through the fourth gate inspection signal line 142d, Are supplied to the plurality of gate source electrodes 313 formed in the second column on the second gate gate electrode 311b, the detailed description thereof will be omitted. (315) will be used instead.

도 6에서, 데이터 검사 회로 영역(400)은, 도 8에 도시된 바와 같이, 지그재그 형태를 가지도록 제 1 내지 제 3 열에 배치된 복수의 데이터용 박막 트랜지스터(DT)를 포함하여 구성된다.In Fig. 6, the data checking circuit region 400 includes a plurality of data thin film transistors DT arranged in first to third columns so as to have a zigzag shape, as shown in Fig.

복수의 데이터용 박막 트랜지스터(DT)는 데이터용 게이트 전극(411), 복수의 데이터용 반도체층(412), 복수의 데이터용 소스 전극(413), 및 복수의 데이터용 드레인 전극(414)을 포함하여 구성된다.The plurality of data thin film transistors DT includes a data gate electrode 411, a plurality of data semiconductor layers 412, a plurality of data source electrodes 413, and a plurality of data drain electrodes 414 .

데이터용 게이트 전극(411)은 칩 실장 영역(130)의 중간 영역에 대응되는 하부 기판(100) 상에 형성된다. 이러한, 데이터용 게이트 전극(411)에는, 구동 검사 공정시, 데이터 인에이블 신호 라인(143)을 통해 데이터 인에이블 신호가 공급된다. 여기서, 데이터 인에이블 신호 라인(143)은 데이터용 게이트 전극(411)과 동시에 형성된다.The data gate electrode 411 is formed on the lower substrate 100 corresponding to the intermediate region of the chip mounting region 130. [ A data enable signal is supplied to the data gate electrode 411 through the data enable signal line 143 during the driving inspection process. Here, the data enable signal line 143 is formed simultaneously with the gate electrode 411 for data.

복수의 데이터용 반도체층(412) 각각은 데이터용 게이트 전극(411)과 중첩되도록 소정 간격으로 형성되어 제 1 내지 제 3 열에 지그재그 형태로 배치된다. 이때, 복수의 데이터용 반도체층(412) 각각은 데이터용 게이트 전극(411)을 절연하는 게이트 절연막(미도시) 상에 형성된다.Each of the plurality of data-use semiconductor layers 412 is formed at a predetermined interval so as to overlap with the data gate electrode 411 and arranged in a zigzag form in the first to third columns. At this time, each of the plurality of data semiconductor layers 412 is formed on a gate insulating film (not shown) for insulating the data gate electrode 411.

복수의 데이터용 소스 전극(413) 각각은 제 1 내지 제 3 열 각각에 형성된 복수의 데이터용 반도체층(412) 각각의 일측에 중첩되도록 형성된다. 이때, 제 1 열에 형성된 복수의 데이터용 소스 전극(413) 각각에는 제 1 데이터 검사 신호 라인(144a)을 통해 제 1 데이터 검사 신호가 공급된다. 또한, 제 2 열에 형성된 복수의 데이터용 소스 전극(413) 각각에는 제 2 데이터 검사 신호 라인(144b)을 통해 제 2 데이터 검사 신호가 공급된다. 그리고, 제 3 열에 형성된 복수의 데이터용 소스 전극(413) 각각에는 제 3 데이터 검사 신호 라인(144c)을 통해 제 3 데이터 검사 신호가 공급된다.Each of the plurality of data source electrodes 413 is formed to overlap with one side of each of the plurality of data semiconductor layers 412 formed in each of the first to third columns. At this time, the first data check signal is supplied to each of the plurality of data source electrodes 413 formed in the first column through the first data check signal line 144a. In addition, a second data check signal is supplied to each of the plurality of data source electrodes 413 formed in the second column through the second data check signal line 144b. A third data check signal is supplied to each of the plurality of data source electrodes 413 formed in the third column through the third data check signal line 144c.

복수의 데이터용 드레인 전극(414) 각각은 복수의 데이터용 소스 전극(413) 각각과 소정 간격 이격되도록 복수의 데이터용 반도체층(412) 각각의 타측에 중첩되도록 형성된다. 제 1 열에 형성된 복수의 데이터용 드레인 전극(414) 각각은 3i-2(단, i는 자연수)번째 데이터 출력 패드(DOP)를 통해 3i-2번째 데이터 라인(DL1, DL4, DL7 내지 DLn-2)에 전기적으로 접속된다. 또한, 제 2 열에 형성된 복수의 데이터용 드레인 전극(414) 각각은 3i-1번째 데이터 출력 패드(DOP)를 통해 3i-1번째 데이터 라인(DL2, DL5, DL8 내지 DLn-1)에 전기적으로 접속된다. 그리고, 제 3 열에 형성된 복수의 데이터용 드레인 전극(414) 각각은 3i번째 데이터 출력 패드(DOP)를 통해 3i번째 데이터 라인(DL3, DL6, DL9 내지 DLn)에 전기적으로 접속된다.Each of the plurality of drain electrodes for data 414 is formed to overlap with the other of the plurality of data semiconductor layers 412 so as to be spaced apart from the plurality of data source electrodes 413 by a predetermined distance. Each of the plurality of data drain electrodes 414 formed in the first column is connected to the (3i-2) th data lines DL1, DL4, DL7 to DLn-2 through 3i-2 (i is a natural number) data output pad As shown in Fig. Each of the plurality of data drain electrodes 414 formed in the second column is electrically connected to the (3i-1) th data lines DL2, DL5, DL8 to DLn-1 through the (3i- do. Each of the plurality of data drain electrodes 414 formed in the third column is electrically connected to the 3i-th data lines DL3, DL6, DL9 to DLn through the 3i-th data output pad DOP.

이와 같은 구성을 가지는 복수의 데이터용 박막 트랜지스터(DT)는 데이터 검사 회로 영역(400)의 제 1 내지 제 3 열에 배치되는 위치에 따라 제 1 내지 제 3 데이터용 박막 트랜지스터(DT1, DT2, DT3)로 구분될 수 있다.The plurality of data thin film transistors DT having the above structure are connected to the first to third data thin film transistors DT1, DT2, DT3 according to the positions of the data scan circuit region 400 in the first to third columns, .

복수의 제 1 데이터용 박막 트랜지스터(DT1)는 데이터 검사 회로 영역(400)의 제 1 열에 배치되어 데이터용 게이트 전극(411)에 공급되는 데이터 인에이블 신호에 따라 스위칭되어 3i-2번째 데이터 라인(DL1, DL4, DL7 내지 DLn-2)에 제 1 데이터 검사 신호를 공급한다.The plurality of first data thin film transistors DT1 are arranged in the first column of the data check circuit region 400 and are switched according to the data enable signal supplied to the data gate electrode 411 to be supplied to the (3i-2) th data line DL1, DL4, DL7 to DLn-2).

복수의 제 2 데이터용 박막 트랜지스터(DT2)는 데이터 검사 회로 영역(400)의 제 2 열에 배치되어 데이터용 게이트 전극(411)에 공급되는 데이터 인에이블 신호에 따라 스위칭되어 3i-1번째 데이터 라인(DL2, DL5, DL8 내지 DLn-1)에 제 2 데이터 검사 신호를 공급한다.The plurality of second data thin film transistors DT2 are arranged in the second column of the data check circuit region 400 and are switched in accordance with the data enable signal supplied to the data gate electrode 411 to be supplied to the (3i-1) th data line DL2, DL5, DL8 to DLn-1).

복수의 제 3 데이터용 박막 트랜지스터(DT3)는 데이터 검사 회로 영역(400)의 제 3 열에 배치되어 데이터용 게이트 전극(411)에 공급되는 데이터 인에이블 신호에 따라 스위칭되어 3i번째 데이터 라인(DL3, DL6, DL9 내지 DLn)에 제 3 데이터 검사 신호를 공급한다.The plurality of third data thin film transistors DT3 are arranged in the third column of the data check circuit region 400 and are switched in accordance with the data enable signal supplied to the data gate electrode 411 to be supplied to the 3i th data lines DL3, DL6 and DL9 to DLn, respectively.

한편, 칩 실장 영역(130)의 내부에서 데이터 검사 회로 영역(400)이 차지하는 면적을 최대한 줄이기 위하여, 인접한 데이터용 박막 트랜지스터(DT)는 서로 다른 구조를 가지도록 형성된다. 즉, 제 1 내지 제 3 데이터용 박막 트랜지스터(DT1, DT2, DT3) 중 적어도 하나의 데이터용 소스 전극(413)은 나머지 데이터용 소스 전극(413)에 인접하도록 형성된다.On the other hand, in order to minimize the area occupied by the data checking circuit area 400 in the chip mounting area 130, adjacent data thin film transistors DT are formed to have different structures. That is, at least one data source electrode 413 of the first through third data thin film transistors DT1, DT2, DT3 is formed adjacent to the remaining data source electrode 413.

한편, 데이터 검사 회로 영역(400)은 제 1 내지 제 3 데이터 신호 공급부(415, 416, 417)를 더 포함하여 구성된다.On the other hand, the data check circuit region 400 further includes first to third data signal supply units 415, 416 and 417.

제 1 데이터 신호 공급부(415)는 데이터 검사 회로 영역(400)의 제 1 열에 형성된 복수의 데이터용 소스 전극(413), 즉 복수의 제 1 데이터용 박막 트랜지스터(DT1) 각각의 소스 전극에 제 1 데이터 검사 신호를 공급한다. 이를 위해, 제 1 데이터 신호 공급부(415)는 제 5 신호용 게이트 전극(415a), 복수의 제 5 소스 전극 배선(415b), 제 5 접속 전극(415c), 복수의 제 9 및 제 10 컨택부(415d, 415e)를 포함하여 구성된다.The first data signal supply section 415 supplies a plurality of data source electrodes 413 formed in the first column of the data check circuit region 400, that is, the source electrodes of the plurality of first data thin film transistors DT1, And supplies a data check signal. The first data signal supply unit 415 includes a fifth signal gate electrode 415a, a plurality of fifth source electrode wiring 415b, a fifth connection electrode 415c, a plurality of ninth and tenth contact portions 415d, and 415e.

제 5 신호용 게이트 전극(415a)은 데이터용 게이트 전극(411)에 인접하도록 나란하게 형성된다. 이러한, 제 5 신호용 게이트 전극(415a)에는, 구동 검사 공정시, 제 1 데이터 검사 신호 라인(144a)을 통해 제 1 데이터 검사 신호가 공급된다. 여기서, 제 5 신호용 게이트 전극(415a), 및 제 1 데이터 검사 신호 라인(144a)은 데이터용 게이트 전극(411)과 동시에 형성된다.The fifth signal gate electrode 415a is formed adjacent to the data gate electrode 411 in parallel. The fifth signal gate electrode 415a is supplied with the first data inspection signal through the first data inspection signal line 144a during the driving inspection process. Here, the fifth signal gate electrode 415a and the first data check signal line 144a are formed at the same time as the data gate electrode 411.

복수의 제 5 소스 전극 배선(415b) 각각은 제 1 열에 형성된 복수의 데이터용 소스 전극(413) 각각으로부터 제 5 신호용 게이트 전극(415a)에 중첩되도록 연장되어 형성된다. 복수의 제 5 소스 전극 배선(415b)은 복수의 데이터용 소스 전극(413) 및 복수의 데이터용 드레인 전극(414)과 동시에 형성된다.Each of the plurality of fifth source electrode wirings 415b is formed so as to extend from each of the plurality of source electrodes for data 413 formed in the first column to the fifth signal gate electrode 415a. A plurality of fifth source electrode wirings 415b are formed simultaneously with a plurality of data source electrodes 413 and a plurality of data drain electrodes 414.

제 5 접속 전극(415c)은 복수의 제 5 소스 전극 배선(415b) 및 제 5 신호용 게이트 전극(415a)과 중첩되도록 형성된다. 이때, 제 5 접속 전극(415c)은 투명 도전성 재질로 형성된다.The fifth connection electrode 415c is formed so as to overlap the plurality of fifth source electrode wiring 415b and the fifth signal gate electrode 415a. At this time, the fifth connection electrode 415c is formed of a transparent conductive material.

복수의 제 9 컨택부(415d) 각각은 제 5 신호용 게이트 전극(415a)과 제 5 접속 전극(415c)을 전기적으로 접속시킨다. 즉, 복수의 제 9 컨택부(415d) 각각은 제 5 신호용 게이트 전극(415a) 상에 형성된 게이트 절연막과 복수의 제 5 소스 전극 배선(415b)을 보호하는 보호막(미도시)의 소정 부분이 제거되도록 형성되어 보호막 상에 형성되는 제 5 접속 전극(415c)이 제 5 신호용 게이트 전극(415a)에 전기적으로 접속되도록 한다. 이에 따라, 제 5 신호용 게이트 전극(415a)에 공급되는 제 1 데이터 검사 신호는 복수의 제 9 컨택부(415d)를 통해 제 5 접속 전극(415c)에 공급된다.Each of the ninth contact portions 415d electrically connects the fifth signal gate electrode 415a and the fifth connection electrode 415c. That is, each of the plurality of ninth contact portions 415d is formed so that a predetermined portion of a protective film (not shown) for protecting the gate insulating film formed on the fifth signal gate electrode 415a and the plurality of fifth source electrode wirings 415b is removed So that the fifth connection electrode 415c formed on the protective film is electrically connected to the fifth signal gate electrode 415a. Thus, the first data checking signal supplied to the fifth signal gate electrode 415a is supplied to the fifth connecting electrode 415c through the plurality of ninth contact portions 415d.

복수의 제 10 컨택부(415e) 각각은 복수의 제 5 소스 전극 배선(415b) 각각과 제 5 접속 전극(415c)을 전기적으로 접속시킨다. 즉, 복수의 제 10 컨택부(415e) 각각은 보호막의 소정 부분이 제거되도록 형성되어 보호막 상에 형성되는 제 5 접속 전극(415c)이 복수의 제 5 소스 전극 배선(415b) 각각에 전기적으로 접속되도록 한다. 이에 따라, 복수의 제 9 컨택부(415d)를 통해 제 5 접속 전극(415c)에 공급된 제 1 데이터 검사 신호는 제 10 컨택부(415e) 및 제 1 소스 전극 배선(415b)을 통해 제 1 열에 형성된 복수의 데이터용 소스 전극(413)에 공급된다.Each of the plurality of tenth contact portions 415e electrically connects each of the plurality of fifth source electrode wirings 415b and the fifth connection electrode 415c. That is, each of the plurality of tenth contact portions 415e is formed so that a predetermined portion of the protective film is removed so that the fifth connection electrode 415c formed on the protective film is electrically connected to each of the plurality of fifth source electrode wirings 415b . The first data inspection signal supplied to the fifth connection electrode 415c through the ninth contact portions 415d is transmitted through the tenth contact portion 415e and the first source electrode wiring 415b to the first And is supplied to a plurality of data source electrodes 413 formed in the column.

제 2 데이터 신호 공급부(416)는 데이터 검사 회로 영역(400)의 제 2 열에 형성된 복수의 데이터용 소스 전극(413), 즉 복수의 제 2 데이터용 박막 트랜지스터(DT2) 각각의 소스 전극에 제 2 데이터 검사 신호를 공급한다. 이를 위해, 제 2 데이터 신호 공급부(416)는 제 6 신호용 게이트 전극(416a), 복수의 제 6 소스 전극 배선(416b), 제 6 접속 전극(416c), 복수의 제 11 및 제 12 컨택부(416d, 416e)를 포함하여 구성된다. 이러한 구성을 가지는 제 2 데이터 신호 공급부(416)는 제 1 데이터 신호 공급부(415)에 인접하도록 형성되어, 구동 검사 공정시, 제 2 데이터 검사 신호 라인(144b)을 통해 공급되는 제 2 데이터 검사 신호를 복수의 제 2 데이터용 박막 트랜지스터(DT2) 각각에 공급하는 것을 제외하고는 동일한 구조를 가지므로 이들에 대한 상세한 설명은 도 8 및 제 1 데이터 신호 공급부(415)에 대한 설명으로 대신하기로 한다.The second data signal supply section 416 supplies a plurality of source electrodes 413 for data, that is, a plurality of second data thin film transistors DT2 formed in the second column of the data check circuit region 400, And supplies a data check signal. The second data signal supply unit 416 includes a sixth signal gate electrode 416a, a plurality of sixth source electrode wiring 416b, a sixth connection electrode 416c, a plurality of eleventh and twelfth contact portions 416d, and 416e. The second data signal supply unit 416 having such a configuration is formed adjacent to the first data signal supply unit 415 so that the second data signal supply unit 416 supplies a second data check signal Are supplied to each of the plurality of second data thin film transistors DT2, a detailed description thereof will be given instead of the description of FIG. 8 and the first data signal supply section 415 .

제 3 데이터 신호 공급부(417)는 데이터 검사 회로 영역(400)의 제 3 열에 형성된 복수의 데이터용 소스 전극(413), 즉 복수의 제 3 데이터용 박막 트랜지스터(DT3) 각각의 소스 전극에 제 3 데이터 검사 신호를 공급한다. 이를 위해, 제 3 데이터 신호 공급부(417)는 제 7 신호용 게이트 전극(417a), 복수의 제 7 소스 전극 배선(417b), 제 7 접속 전극(417c), 복수의 제 13 및 제 14 컨택부(417d, 417e)를 포함하여 구성된다. 이러한 구성을 가지는 제 3 데이터 신호 공급부(417)는 제 2 데이터 신호 공급부(416)에 인접하도록 형성되어, 구동 검사 공정시, 제 3 데이터 검사 신호 라인(144c)을 통해 공급되는 제 3 데이터 검사 신호를 복수의 제 3 데이터용 박막 트랜지스터(DT3) 각각에 공급하는 것을 제외하고는 동일한 구조를 가지므로 이들에 대한 상세한 설명은 도 8 및 제 1 데이터 신호 공급부(415)에 대한 설명으로 대신하기로 한다.The third data signal supply section 417 supplies a plurality of data source electrodes 413 formed in the third column of the data check circuit region 400, that is, a plurality of third data thin film transistors DT3, And supplies a data check signal. To this end, the third data signal supply unit 417 includes a seventh signal gate electrode 417a, a seventh source electrode wiring 417b, a seventh connection electrode 417c, a plurality of thirteenth and fourteenth contact portions 417d, and 417e. The third data signal supply unit 417 having such a configuration is formed adjacent to the second data signal supply unit 416 and is connected to the third data signal supply unit 416 through the third data check signal line 144c, Are supplied to each of the plurality of third data thin film transistors DT3. Therefore, a detailed description thereof will be made with reference to FIG. 8 and the description of the first data signal supply section 415 .

한편, 도 6에서, 하부 기판(100)은 게이트 검사 회로 영역(300) 및 데이터 검사 회로 영역(400)에 제 1 및 제 2 게이트 인에이블 신호, 제 1 내지 제 4 게이트 검사 신호, 데이터 인에이블 신호, 및 제 1 내지 제 3 데이터 검사 신호를 공급하기 위한 프로브 패드 형성 영역(500)을 더 포함하여 구성된다.6, the lower substrate 100 includes first and second gate enable signals, first to fourth gate check signals, and data enable signals to the gate inspection circuit region 300 and the data inspection circuit region 400, And a probe pad forming region 500 for supplying first to third data checking signals.

프로브 패드 형성 영역(500)은 제 1 내지 제 6 게이트 프로브 패드(152a, 152b, 152c, 152d, 152e, 152f), 제 1 내지 제 4 데이터 프로브 패드(154a, 154b, 154c, 154d)를 포함하여 구성된다.The probe pad forming region 500 includes the first to sixth gate probe pads 152a to 152d and 152d to 152e and the first to fourth data probe pads 154a to 154d .

제 1 게이트 프로브 패드(152a)는 제 1 게이트 인에이블 신호 라인(141a)에 전기적으로 접속되는 프로브용 게이트 전극, 프로브용 게이트 전극에 중첩되도록 형성된 프로브 접속 패드, 및 프로브용 게이트 전극을 프로브 접속 패드에 전기적으로 접속시키는 복수의 컨택홀을 포함하여 구성된다. 이러한 구성을 가지는 제 1 게이트 프로브 패드(152a)는 프로브 접속 패드에 접속되는 오토 프로브로부터 공급되는 제 1 게이트 인에이블 신호를 제 1 게이트 인에이블 신호 라인(141a)에 공급한다.The first gate probe pad 152a includes a gate electrode for a probe electrically connected to the first gate enable signal line 141a, a probe connection pad formed to overlap the gate electrode for the probe, And a plurality of contact holes electrically connected to the semiconductor substrate. The first gate probe pad 152a having such a configuration supplies the first gate enable signal supplied from the auto-probe connected to the probe connection pad to the first gate enable signal line 141a.

제 2 게이트 프로브 패드(152b)는 제 1 게이트 프로브 패드(152a)와 동일한 구조를 가지도록 형성되어, 프로브 접속 패드에 접속되는 오토 프로브로부터 공급되는 제 2 게이트 인에이블 신호를 제 2 게이트 인에이블 신호 라인(141b)에 공급한다.The second gate probe pad 152b is formed to have the same structure as the first gate probe pad 152a so as to connect the second gate enable signal supplied from the auto probe connected to the probe connection pad to the second gate enable signal Line 141b.

제 3 게이트 프로브 패드(152c)는 제 1 게이트 프로브 패드(152a)와 동일한 구조를 가지도록 형성되어, 프로브 접속 패드에 접속되는 오토 프로브로부터 공급되는 제 1 게이트 검사 신호를 제 1 게이트 검사 신호 라인(142a)에 공급한다.The third gate probe pad 152c is formed to have the same structure as the first gate probe pad 152a so as to connect the first gate inspection signal supplied from the auto-probe connected to the probe connection pad to the first gate inspection signal line 142a.

이와 마찬가지로, 제 4 내지 제 6 게이트 프로브 패드(152d, 152e, 152f) 각각은 제 1 게이트 프로브 패드(152a)와 동일한 구조를 가지도록 형성되어, 프로브 접속 패드에 접속되는 오토 프로브로부터 공급되는 제 2 내지 제 3 게이트 검사 신호를 제 1 내지 제 3 게이트 검사 신호 라인(142b, 142c, 142d)에 공급한다.Similarly, each of the fourth to sixth gate probe pads 152d, 152e, and 152f is formed to have the same structure as that of the first gate probe pad 152a, and is electrically connected to the second To the third gate inspection signal line 142b, 142c, 142d.

제 1 데이터 프로브 패드(154a) 역시 제 1 게이트 프로브 패드(152a)와 동일한 구조를 가지도록 형성되어, 프로브 접속 패드에 접속되는 오토 프로브로부터 공급되는 데이터 인에이블 신호를 데이터 인에이블 신호 라인(143)에 공급한다.The first data probe pad 154a is formed to have the same structure as the first gate probe pad 152a so that the data enable signal supplied from the auto-probe connected to the probe connection pad is connected to the data enable signal line 143, .

제 2 제 4 데이터 프로브 패드(154b, 154c, 154d) 역시 제 1 게이트 프로브 패드(152a)와 동일한 구조를 가지도록 형성되어, 프로브 접속 패드에 접속되는 오토 프로브로부터 공급되는 제 1 내지 제 3 데이터 검사 신호를 제 1 내지 제 3 데이터 검사 신호 라인(144a, 144b, 144c)에 공급한다.The second to fourth data probe pads 154b, 154c and 154d are formed so as to have the same structure as the first gate probe pad 152a. The first to third data probe pads 154b, 154c and 154d are connected to the probe connection pads, And supplies the signal to the first to third data check signal lines 144a, 144b, and 144c.

한편, 프로브 패드 형성 영역(500)는 표시 영역(110)에 형성된 공통 전극(미도시)에 공통 전압을 공급하기 위한 복수의 공통 전압 프로브 패드(156)를 더 포함하여 구성되며, 복수의 공통 전압 프로브 패드(156) 역시 제 1 게이트 프로브 패드(152a)와 동일한 구조를 가지도록 형성되어 프로브 접속 패드에 접속되는 오토 프로브로부터 공급되는 공통 전압을 공통 전압 라인(CVL)에 공급한다.The probe pad forming region 500 further includes a plurality of common voltage probe pads 156 for supplying a common voltage to common electrodes (not shown) formed in the display region 110, The probe pad 156 is formed to have the same structure as that of the first gate probe pad 152a and supplies a common voltage supplied from the auto-probe connected to the probe connection pad to the common voltage line CVL.

도 9는 본 발명의 실시 예에 따른 디스플레이 장치에 있어서, 제 2 실시 예에 따른 구동 검사 회로부를 설명하기 위한 도면이다.9 is a diagram for explaining a driving test circuit according to the second embodiment of the display device according to the embodiment of the present invention.

도 9를 참조하면, 제 2 실시 예에 따른 구동 검사 회로부(140)는 칩 실장 영역(130)의 내부에 형성되며, 제 1 내지 제 4 게이트 인에이블 신호에 따라 복수의 게이트 라인에 제 1 및 제 2 게이트 검사 신호를 선택적으로 공급함과 동기되도록 제 1 내지 제 3 데이터 인에이블 신호에 따라 복수의 데이터 라인에 데이터 검사 신호를 선택적으로 공급한다.9, the driving test circuit 140 according to the second embodiment is formed in the chip mounting region 130 and includes first and second gate lines D1 to Dm in accordance with the first to fourth gate enable signals, The data check signal is selectively supplied to the plurality of data lines in accordance with the first to third data enable signals so as to be synchronized with the selective supply of the second gate check signal.

이를 위해, 본 발명의 제 2 실시 예에 따른 구동 검사 회로부(140)는 m개의 게이트용 박막 트랜지스터(GT), 및 n개의 데이터용 박막 트랜지스터(DT)를 포함하여 구성된다.To this end, the driving test circuit unit 140 according to the second embodiment of the present invention includes m gate thin film transistors GT and n data thin film transistors DT.

m개의 게이트용 박막 트랜지스터(GT) 각각은 지그재그 형태를 가지도록 제 1 및 제 2 열에 배치된다. 이러한, m개의 게이트용 박막 트랜지스터(GT)는, 도 10에 도시된 바와 같이, 제 1 및 제 2 열에 배치되는 위치에 따라 복수의 제 1 및 제 2 게이트용 박막 트랜지스터(GT1, GT2)로 구분될 수 있다.Each of the m gate thin film transistors GT is arranged in the first and second rows so as to have a zigzag shape. As shown in FIG. 10, the m gate thin film transistors GT are divided into a plurality of first and second gate thin film transistors GT1 and GT2 according to the positions arranged in the first and second rows. .

제 1 열에 배치된 복수의 제 1 게이트용 박막 트랜지스터(GT1)는 제 1 및 제 2 게이트 인에이블 신호 라인(641a, 641b)으로부터 공급되는 제 1 및 제 2 게이트 인에이블 신호에 따라 스위칭되어 제 1 및 제 2 게이트 검사 신호 라인(642a, 642b)을 통해 공급되는 제 1 및 제 2 게이트 검사 신호를 m개의 게이트 라인들(GL1 내지 GLm) 중에서 제 1 게이트 라인군에 공급한다. 이때, 복수의 제 1 게이트용 박막 트랜지스터(GT1) 각각은 복수의 제 1 및 제 2 게이트 출력 패드(GOP1, GOP2) 중에서 제 1 게이트 출력 패드군을 통해 제 1 게이트 라인군에 접속된다. 여기서, 제 1 게이트 라인군은 m개의 게이트 라인(GL1 내지 GLm) 중에서 홀수번째 게이트 라인(GL1, GL3, 내지 GLm-1)이 될 수 있다. 이러한, 제 1 열에 배치된 복수의 제 1 게이트용 박막 트랜지스터(GT1)의 절반은 칩 실장 영역(130)의 일측 영역에 배치되어 제 1 게이트 인에이블 신호 라인(641a)으로부터 공급되는 제 1 게이트 인에이블 신호에 따라 제 1 게이트 검사 신호 라인(642a)을 통해 공급되는 제 1 게이트 검사 신호를 홀수번째 게이트 라인(GL1, GL3 내지 GLm/2-1)에 공급한다. 그리고, 제 1 열에 배치된 복수의 제 1 게이트용 박막 트랜지스터(GT1)의 나머지 절반은 칩 실장 영역(130)의 타측 영역에 배치되어 제 2 게이트 인에이블 신호 라인(641b)으로부터 공급되는 제 2 게이트 인에이블 신호에 따라 제 2 게이트 검사 신호 라인(642b)을 통해 공급되는 제 2 게이트 검사 신호를 나머지 홀수번째 게이트 라인(GLm/2+1, GLm/2+3 내지 GLm-1)에 공급한다.The plurality of first gate thin film transistors GT1 arranged in the first column are switched in accordance with the first and second gate enable signals supplied from the first and second gate enable signal lines 641a and 641b, And the second gate inspection signal lines 642a and 642b to the first gate line group among the m gate lines GL1 to GLm. At this time, each of the plurality of first gate thin film transistors GT1 is connected to the first gate line group through the first gate output pad group among the plurality of first and second gate output pads GOP1 and GOP2. Here, the first gate line group may be the odd-numbered gate lines GL1, GL3, ..., GLm-1 among the m number of gate lines GL1 to GLm. One half of the plurality of first gate thin film transistor GT1 arranged in the first column is disposed at one side region of the chip mounting region 130 and is connected to the first gate enable signal line 641a supplied from the first gate enable signal line 641a And supplies a first gate inspection signal supplied through the first gate inspection signal line 642a to the odd gate lines GL1, GL3 to GLm / 2-1 according to the enable signal. The other half of the plurality of first gate thin film transistor GT1 disposed in the first column is disposed in the other side region of the chip mounting region 130 and connected to the second gate signal line 641b supplied from the second gate enable signal line 641b. Numbered gate lines GLm / 2 + 1, GLm / 2 + 3 to GLm-1, which are supplied through the second gate inspection signal line 642b according to the enable signal.

제 2 열에 배치된 복수의 제 2 게이트용 박막 트랜지스터(GT2)는 제 3 및 제 4 게이트 인에이블 신호 라인(641c, 641d)으로부터 공급되는 제 3 및 제 4 게이트 인에이블 신호에 따라 스위칭되어 제 1 및 제 2 게이트 검사 신호 라인(642a, 642b)을 통해 공급되는 제 1 및 제 2 게이트 검사 신호를 m개의 게이트 라인들(GL1 내지 GLm) 중에서 제 2 게이트 라인군에 공급한다. 이때, 복수의 제 2 게이트용 박막 트랜지스터(GT2) 각각은 복수의 제 1 및 제 2 게이트 출력 패드(GOP1, GOP2) 중에서 제 2 게이트 출력 패드군을 통해 제 2 게이트 라인군에 접속된다. 여기서, 제 2 게이트 라인군은 m개의 게이트 라인(GL1 내지 GLm) 중에서 짝수번째 게이트 라인(GL2, GL4, 내지 GLm)이 될 수 있다. 이러한, 제 2 열에 배치된 복수의 제 2 게이트용 박막 트랜지스터(GT2)의 절반은 칩 실장 영역(130)의 일측 영역에 배치되어 제 3 게이트 인에이블 신호 라인(641c)으로부터 공급되는 제 3 게이트 인에이블 신호에 따라 제 1 게이트 검사 신호 라인(642a)을 통해 공급되는 제 1 게이트 검사 신호를 짝수번째 게이트 라인(GL2, GL4 내지 GLm/2)에 공급한다. 그리고, 제 2 열에 배치된 복수의 제 2 게이트용 박막 트랜지스터(GT2)의 나머지 절반은 칩 실장 영역(130)의 타측 영역에 배치되어 제 4 게이트 인에이블 신호 라인(641d)으로부터 공급되는 제 4 게이트 인에이블 신호에 따라 제 2 게이트 검사 신호 라인(642b)을 통해 공급되는 제 2 게이트 검사 신호를 나머지 짝수번째 게이트 라인(GLm/2+2, GLm/2+4 내지 GLm)에 공급한다.The plurality of second gate thin film transistors GT2 arranged in the second column are switched in accordance with the third and fourth gate enable signals supplied from the third and fourth gate enable signal lines 641c and 641d, And the second gate inspection signal lines 642a and 642b to the second gate line group among the m gate lines GL1 to GLm. At this time, each of the plurality of second gate thin film transistors GT2 is connected to the second gate line group through the second gate output pad group among the plurality of first and second gate output pads GOP1 and GOP2. Here, the second group of gate lines may be the even-numbered gate lines GL2, GL4, to GLm among the m number of gate lines GL1 to GLm. Half of the plurality of second gate thin film transistors GT2 arranged in the second column are arranged in one side region of the chip mounting region 130 and are connected to the third gate supplied from the third gate enable signal line 641c And supplies a first gate inspection signal supplied through the first gate inspection signal line 642a to the even-numbered gate lines GL2 and GL4 to GLm / 2 according to the enable signal. The remaining half of the plurality of second gate thin film transistors GT2 arranged in the second column are arranged in the other side region of the chip mounting region 130 and connected to the fourth gate enable signal line 641d supplied from the fourth gate enable signal line 641d. (GLm / 2 + 2, GLm / 2 + 4 to GLm), which is supplied through the second gate inspection signal line 642b in accordance with the enable signal, to the remaining even gate lines GLm / 2 + 2 and GLm / 2 + 4 to GLm.

m개의 게이트용 박막 트랜지스터(GT) 각각은, 구동 검사 공정시, 제 1 내지 제 4 게이트 인에이블 신호에 따라 스위칭되어 복수의 게이트 라인(GL1 내지 GLm)에 제 1 및 제 2 게이트 검사 신호를 선택적으로 공급하여 표시 영역(110)에 형성된 각 화소(P)의 박막 트랜지스터(T)를 턴-온시킨다.Each of the m gate thin film transistors GT is switched in accordance with the first to fourth gate enable signals in the driving inspection process to selectively output the first and second gate inspection signals to the plurality of gate lines GL1 to GLm And turns on the thin film transistor T of each pixel P formed in the display region 110. [

도 9에서, n개의 데이터용 박막 트랜지스터(DT) 각각은 지그재그 형태를 가지도록 제 1 내지 제 3 열에 배치된다. 이러한, n개의 데이터용 박막 트랜지스터(DT)는, 도 11에 도시된 바와 같이, 제 1 내지 제 3 열에 배치되는 위치에 따라 복수의 제 1 내지 제 3 데이터용 박막 트랜지스터(DT1, DT2, DT3)로 구분될 수 있다.In Fig. 9, each of the n data thin film transistors DT is arranged in the first to third columns so as to have a zigzag shape. As shown in FIG. 11, the n-number of data thin film transistors DT have a plurality of first to third data thin film transistors DT1, DT2 and DT3 according to positions arranged in the first to third columns, .

제 1 열에 배치된 복수의 제 1 데이터용 박막 트랜지스터(DT1)는 제 1 데이터 인에이블 신호 라인(643a)으로부터 공급되는 제 1 데이터 인에이블 신호에 따라 스위칭되어 데이터 검사 신호 라인(644)을 통해 공급되는 데이터 검사 신호를 n개의 데이터 라인들(DL1 내지 DLn) 중에서 제 1 데이터 라인군에 공급한다. 이때, 복수의 제 1 데이터용 박막 트랜지스터(DT1) 각각은 복수의 데이터 출력 패드(DOP) 중에서 제 1 데이터 출력 패드군을 통해 제 1 데이터 라인군에 접속된다. 여기서, 제 1 데이터 라인군은 n개의 데이터 라인(DL1 내지 DLn) 중에서 3i-2(단, i는 자연수)번째 데이터 라인(DL1, DL4, DL7, 내지 DLn-2)이 될 수 있다. 이러한, 제 1 열에 배치된 복수의 제 1 데이터용 박막 트랜지스터(DT1)는 m개의 게이트용 박막 트랜지스터(GT)의 스위칭에 동기되는 제 1 데이터 인에이블 신호에 따라 제 1 데이터 라인군에 데이터 검사 신호를 공급함으로써 m개의 게이트용 박막 트랜지스터(GT)에 의해 게이트 검사 신호가 공급된 복수의 화소(P) 중에서 제 1 데이터 라인군에 접속된 제 1 화소들의 구동 여부를 검사하게 된다. 여기서, 제 1 화소들은 적색 화소들이 될 수 있다.The plurality of first data thin film transistors DT1 arranged in the first column are switched according to the first data enable signal supplied from the first data enable signal line 643a and supplied through the data check signal line 644 To the first data line group out of the n data lines DL1 to DLn. At this time, each of the plurality of first data thin film transistors DT1 is connected to the first data line group through the first data output pad group among the plurality of data output pads DOP. Here, the first data line group may be 3i-2 (i is a natural number) data lines DL1, DL4, DL7, ..., DLn-2 among the n data lines DL1 to DLn. The plurality of first data thin film transistors DT1 arranged in the first column are connected to the first data line groups in accordance with the first data enable signal synchronized with the switching of the m gate thin film transistors GT, It is checked whether the first pixels connected to the first data line group among the plurality of pixels P supplied with the gate inspection signal by the m gate thin film transistors GT are driven. Here, the first pixels may be red pixels.

제 2 열에 배치된 복수의 제 2 데이터용 박막 트랜지스터(DT2)는 제 2 데이터 인에이블 신호 라인(643b)으로부터 공급되는 제 2 데이터 인에이블 신호에 따라 스위칭되어 데이터 검사 신호 라인(644)을 통해 공급되는 데이터 검사 신호를 n개의 데이터 라인들(DL1 내지 DLn) 중에서 제 2 데이터 라인군에 공급한다. 이때, 복수의 제 2 데이터용 박막 트랜지스터(DT2) 각각은 복수의 데이터 출력 패드(DOP) 중에서 제 2 데이터 출력 패드군을 통해 제 2 데이터 라인군에 접속된다. 여기서, 제 2 데이터 라인군은 n개의 데이터 라인(DL1 내지 DLn) 중에서 3i-1번째 데이터 라인(DL2, DL5, DL8, 내지 DLn-1)이 될 수 있다. 이러한, 제 2 열에 배치된 복수의 제 2 데이터용 박막 트랜지스터(DT2)는 m개의 게이트용 박막 트랜지스터(GT)의 스위칭에 동기되는 제 2 데이터 인에이블 신호에 따라 제 2 데이터 라인군에 제 2 데이터 검사 신호를 공급함으로써 m개의 게이트용 박막 트랜지스터(GT)에 의해 게이트 검사 신호가 공급된 복수의 화소(P) 중에서 제 2 데이터 라인군에 접속된 제 2 화소들의 구동 여부를 검사하게 된다. 여기서, 제 2 화소들은 녹색 화소들이 될 수 있다.The plurality of second data thin film transistors DT2 arranged in the second column are switched according to the second data enable signal supplied from the second data enable signal line 643b and supplied through the data check signal line 644 To the second data line group out of the n data lines DL1 to DLn. At this time, each of the plurality of second data thin film transistors DT2 is connected to the second data line group through the second data output pad group among the plurality of data output pads DOP. Here, the second data line group may be the (3i-1) th data line DL2, DL5, DL8, or DLn-1 among the n data lines DL1 to DLn. The plurality of second data thin film transistors DT2 arranged in the second column are connected to the second data line group in accordance with the second data enable signal synchronized with the switching of the m gate thin film transistors GT, It is checked whether or not the second pixels connected to the second data line group among the plurality of pixels P supplied with the gate inspection signal by the m gate thin film transistors GT are driven by supplying the inspection signal. Here, the second pixels may be green pixels.

제 3 열에 배치된 복수의 제 3 데이터용 박막 트랜지스터(DT3)는 제 3 데이터 인에이블 신호 라인(643c)으로부터 공급되는 제 3 데이터 인에이블 신호에 따라 스위칭되어 데이터 검사 신호 라인(644)을 통해 공급되는 데이터 검사 신호를 n개의 데이터 라인들(DL1 내지 DLn) 중에서 나머지 제 3 데이터 라인군에 공급한다. 이때, 복수의 제 3 데이터용 박막 트랜지스터(DT3) 각각은 복수의 데이터 출력 패드(DOP) 중에서 나머지 제 3 데이터 출력 패드군을 통해 제 3 데이터 라인군에 접속된다. 여기서, 제 3 데이터 라인군은 n개의 데이터 라인(DL1 내지 DLn) 중에서 3i번째 데이터 라인(DL3, DL6, DL9, 내지 DLn)이 될 수 있다. 이러한, 제 3 열에 배치된 복수의 제 3 데이터용 박막 트랜지스터(DT3)는 m개의 게이트용 박막 트랜지스터(GT)의 스위칭에 동기되는 제 3 데이터 인에이블 신호에 따라 제 3 데이터 라인군에 데이터 검사 신호를 공급함으로써 m개의 게이트용 박막 트랜지스터(GT)에 의해 게이트 검사 신호가 공급된 복수의 화소(P) 중에서 나머지 제 3 데이터 라인군에 접속된 제 3 화소들의 구동 여부를 검사하게 된다. 여기서, 제 3 화소들은 청색 화소들이 될 수 있다.The plurality of third data thin film transistors DT3 arranged in the third column are switched according to the third data enable signal supplied from the third data enable signal line 643c and supplied through the data check signal line 644 To the remaining third data line group out of the n data lines DL1 to DLn. At this time, each of the third thin film transistors DT3 for data is connected to the third data line group through the remaining third data output pads among the plurality of data output pads DOP. Here, the third data line group may be the 3ith data line DL3, DL6, DL9, ..., DLn among the n data lines DL1 to DLn. The plurality of third data thin film transistors DT3 arranged in the third column are connected to the third data line group in accordance with the third data enable signal synchronized with the switching of the m gate thin film transistors GT, The third pixels connected to the third data line group among the plurality of pixels P supplied with the gate inspection signal by the m gate thin-film transistors GT are checked to see whether they are driven. Here, the third pixels may be blue pixels.

한편, 상술한 복수의 게이트용 박막 트랜지스터(GT)와 복수의 데이터용 박막 트랜지스터(DT) 각각의 반도체층은 세로 방향 또는 가로 방향으로 형성되고, 복수의 게이트용 박막 트랜지스터(GT)와 복수의 데이터용 박막 트랜지스터(DT) 각각의 소스 전극 및 드레인 전극은 세로 방향의 반도체층 상에 소정 간격 이격되도록 세로 방향으로 형성(도 12 내지 도 14 참조)되거나, 가로 방향의 반도체층(미도시) 상에 소정 간격 이격되도록 가로 방향으로 형성될 수도 있다. 이러한, 반도체층, 소스 전극 및 드레인 전극의 형성 방향은 박막 트랜지스터(GT, DT)의 크기(W/L)를 증가시키기 위한 것으로, 구동 검사 회로부(140)가 차지하는 칩 실장 영역(130) 내부 영역의 면적에 따라 설정될 수 있다.On the other hand, the semiconductor layers of the plurality of gate thin film transistors GT and the plurality of data thin film transistors DT described above are formed in the longitudinal direction or the lateral direction, and a plurality of gate thin film transistors GT and a plurality of data The source and drain electrodes of the thin film transistors DT for use in the vertical direction are formed in the longitudinal direction (see Figs. 12 to 14) so as to be spaced apart from each other at a predetermined interval on the semiconductor layer in the longitudinal direction Or may be formed in the lateral direction so as to be spaced apart from each other by a predetermined distance. The formation direction of the semiconductor layer, the source electrode, and the drain electrode is for increasing the size (W / L) of the thin film transistors GT and DT, As shown in FIG.

이와 같은, 본 발명의 제 2 실시 예에 따른 구동 검사 회로부(140)는 제 1 내지 제 4 게이트 인에이블 신호에 따라 복수의 제 1 및 제 2 게이트용 박막 트랜지스터(GT1, GT2)를 스위칭시켜 복수의 게이트 라인(GL1 내지 GLm)에 제 1 및 제 2 게이트 검사 신호를 공급하여 표시 영역(110)에 형성된 각 화소(P)의 박막 트랜지스터(T)를 턴-온시킴과 동기되도록 제 1 내지 제 3 데이터 인에이블 신호에 따라 복수의 제 1 내지 제 3 데이터용 박막 트랜지스터(DT1, DT2, DT3)를 스위칭시켜 복수의 데이터 라인(DL1 내지 DLn)에 데이터 검사 신호를 공급하여 표시 영역(110)에 형성된 각 화소(P)에 소정의 검사 영상을 표시함으로써 복수의 화소(P)의 구동 여부를 검사하게 된다.The driving test circuit 140 according to the second embodiment of the present invention switches the plurality of first and second gate thin film transistors GT1 and GT2 according to the first to fourth gate enable signals, The first and second gate inspection signals are supplied to the gate lines GL1 to GLm of the display region 110 to synchronize with the turn-on of the thin film transistor T of each pixel P formed in the display region 110. [ A plurality of first to third data thin film transistors DT1, DT2 and DT3 are switched according to a data enable signal to supply a data inspection signal to a plurality of data lines DL1 to DLn, A predetermined inspection image is displayed on each formed pixel P to check whether a plurality of pixels P are driven.

한편, 본 발명의 제 2 실시 예에 따른 구동 검사 회로부(140)는, 구동 검사 공정시, 도 9에 도시된 바와 같이, 칩 실장 영역(130)의 외부에 형성된 프로브 패드부(650)를 통해 제 1 내지 제 4 게이트 인에이블 신호, 제 1 및 제 2 게이트 검사 신호, 제 1 내지 제 3 데이터 인에이블 신호, 및 데이터 검사 신호를 공급받는다. 이를 위해, 프로브 패드부(650)는 복수의 게이트 오토 프로브 패드(652), 및 복수의 데이터 오토 프로브 패드(654)를 포함하여 구성된다.9, the driving test circuit unit 140 according to the second embodiment of the present invention includes a probe pad unit 650 formed outside the chip mounting region 130, The first to fourth gate enable signals, the first and second gate check signals, the first to third data enable signals, and the data check signal. To this end, the probe pad unit 650 includes a plurality of gate auto-probe pads 652 and a plurality of data auto-probe pads 654. [

도 9를 도 10과 결부하면, 복수의 게이트 오토 프로브 패드(652)는 제 1 내지 제 6 게이트 프로브 패드(652a, 652b, 652c, 652d, 652e, 652f)를 포함하여 구성된다.9, the plurality of gate auto-probe pads 652 includes the first to sixth gate probe pads 652a, 652b, 652c, 652d, 652e, and 652f.

제 1 게이트 프로브 패드(652a)는 제 1 게이트 인에이블 신호 라인(641a)에 전기적으로 접속되도록 칩 실장 영역(130)의 일측 외부에 형성되어, 구동 검사 공정시, 오토 프로브(미도시)로부터 공급되는 제 1 게이트 인에이블 신호를 제 1 게이트 인에이블 신호 라인(641a)에 공급한다.The first gate probe pad 652a is formed outside one side of the chip mounting region 130 to be electrically connected to the first gate enable signal line 641a and is supplied from an auto-probe (not shown) And supplies the first gate enable signal to the first gate enable signal line 641a.

제 2 게이트 프로브 패드(652b)는 제 2 게이트 인에이블 신호 라인(641b)에 전기적으로 접속되도록 칩 실장 영역(130)의 타측 외부에 형성되어, 구동 검사 공정시, 오토 프로브로부터 공급되는 제 2 게이트 인에이블 신호를 제 2 게이트 인에이블 신호 라인(641b)에 공급한다.The second gate probe pad 652b is formed on the other side of the chip mounting region 130 so as to be electrically connected to the second gate enable signal line 641b so that during the driving inspection process, And supplies the enable signal to the second gate enable signal line 641b.

제 3 게이트 프로브 패드(652c)는 제 3 게이트 인에이블 신호 라인(641c)에 전기적으로 접속되도록 칩 실장 영역(130)의 일측 외부에 형성되어, 구동 검사 공정시, 오토 프로브로부터 공급되는 제 3 게이트 인에이블 신호를 제 3 게이트 인에이블 신호 라인(641c)에 공급한다.The third gate probe pad 652c is formed outside one side of the chip mounting region 130 so as to be electrically connected to the third gate enable signal line 641c so that during the driving inspection process, And supplies the enable signal to the third gate enable signal line 641c.

제 4 게이트 프로브 패드(652d)는 제 4 게이트 인에이블 신호 라인(641d)에 전기적으로 접속되도록 칩 실장 영역(130)의 타측 외부에 형성되어, 구동 검사 공정시, 오토 프로브로부터 공급되는 제 4 게이트 인에이블 신호를 제 4 게이트 인에이블 신호 라인(641d)에 공급한다.The fourth gate probe pad 652d is formed on the other side of the chip mounting region 130 so as to be electrically connected to the fourth gate enable signal line 641d so that during the driving inspection process, And supplies the enable signal to the fourth gate enable signal line 641d.

제 5 게이트 프로브 패드(652e)는 제 1 게이트 검사 신호 라인(642a)에 전기적으로 접속되도록 칩 실장 영역(130)의 일측 외부에 형성되어, 구동 검사 공정시, 오토 프로브로부터 공급되는 제 1 게이트 검사 신호를 제 1 게이트 인에이블 신호 라인(642a)에 공급한다.The fifth gate probe pad 652e is formed outside one side of the chip mounting region 130 so as to be electrically connected to the first gate inspection signal line 642a so that during the driving inspection process, Signal to the first gate enable signal line 642a.

제 6 게이트 프로브 패드(652f)는 제 2 게이트 검사 신호 라인(642b)에 전기적으로 접속되도록 칩 실장 영역(130)의 타측 외부에 형성되어, 구동 검사 공정시, 오토 프로브로부터 공급되는 제 2 게이트 검사 신호를 제 2 게이트 인에이블 신호 라인(642b)에 공급한다.The sixth gate probe pad 652f is formed on the other side of the chip mounting region 130 so as to be electrically connected to the second gate inspection signal line 642b so that during the driving inspection process, Signal to the second gate enable signal line 642b.

도 9를 도 11과 결부하면, 복수의 데이터 오토 프로브 패드(654)는 제 1 내지 제 4 데이터 프로브 패드(654a, 654b, 654c, 654d)를 포함하여 구성된다.9, the plurality of data auto-probe pads 654 includes first through fourth data probe pads 654a, 654b, 654c, and 654d.

제 1 데이터 프로브 패드(654a)는 제 1 데이터 인에이블 신호 라인(643a)에 전기적으로 접속되도록 칩 실장 영역(130)의 일측 외부에 형성되어, 구동 검사 공정시, 오토 프로브로부터 공급되는 제 1 데이터 인에이블 신호를 제 1 데이터 인에이블 신호 라인(643a)에 공급한다.The first data probe pad 654a is formed outside one side of the chip mounting region 130 so as to be electrically connected to the first data enable signal line 643a so that during the driving inspection process, And supplies the enable signal to the first data enable signal line 643a.

제 2 데이터 프로브 패드(654b)는 제 2 데이터 인에이블 신호 라인(643b)에 전기적으로 접속되도록 칩 실장 영역(130)의 일측 외부에 형성되어, 구동 검사 공정시, 오토 프로브로부터 공급되는 제 2 데이터 인에이블 신호를 제 2 데이터 인에이블 신호 라인(643b)에 공급한다.The second data probe pad 654b is formed outside one side of the chip mounting region 130 to be electrically connected to the second data enable signal line 643b so that during the driving inspection process, And supplies the enable signal to the second data enable signal line 643b.

제 3 데이터 프로브 패드(654c)는 제 3 데이터 인에이블 신호 라인(643c)에 전기적으로 접속되도록 칩 실장 영역(130)의 일측 외부에 형성되어, 구동 검사 공정시, 오토 프로브로부터 공급되는 제 3 데이터 인에이블 신호를 제 3 데이터 인에이블 신호 라인(643c)에 공급한다.The third data probe pad 654c is formed outside one side of the chip mounting region 130 so as to be electrically connected to the third data enable signal line 643c so that during the driving inspection process, And supplies the enable signal to the third data enable signal line 643c.

제 4 데이터 프로브 패드(654d)는 데이터 검사 신호 라인(644)에 전기적으로 접속되도록 칩 실장 영역(130)의 타측 외부에 형성되어, 구동 검사 공정시, 오토 프로브로부터 공급되는 데이터 검사 신호를 데이터 검사 신호 라인(644)에 공급한다.The fourth data probe pad 654d is formed on the other side of the chip mounting area 130 so as to be electrically connected to the data inspection signal line 644 so that the data inspection signal supplied from the auto- And supplies it to the signal line 644.

한편, 프로브 패드부(650)는 표시 영역(110)에 형성된 공통 전극(미도시)에 공통 전압을 공급하기 위한 복수의 공통 전압 프로브 패드(656)를 더 포함하여 구성된다. 복수의 공통 전압 프로브 패드(656)는 공통 전극(미도시)에 전기적으로 접속되도록 칩 실장 영역(130)의 양측 외부 각각에 형성되어, 구동 검사 공정시, 공통 전압 라인(CVL)을 통해 오토 프로브로부터 공급되는 공통 전압을 공통 전극에 공급한다.The probe pad unit 650 further includes a plurality of common voltage probe pads 656 for supplying a common voltage to common electrodes (not shown) formed in the display region 110. A plurality of common voltage probe pads 656 are formed on both sides of the chip mounting region 130 so as to be electrically connected to common electrodes (not shown) And supplies the common voltage to the common electrode.

한편, 도 12는 도 9에 도시된 구동 검사 회로부의 레이아웃을 설명하기 위한 도면이다.On the other hand, Fig. 12 is a diagram for explaining the layout of the drive test circuit portion shown in Fig.

도 12를 도 9 내지 도 11과 결부하여 구동 검사 회로부(640)의 레이아웃을 설명하면 다음과 같다.12, the layout of the drive test circuit 640 will be described with reference to FIGS. 9 to 11. FIG.

본 발명의 제 2 실시 예에 따른 구동 검사 회로부(640)는 게이트 검사 회로 영역(700), 및 데이터 검사 회로 영역(800)을 포함하여 구성된다.The drive test circuit 640 according to the second embodiment of the present invention includes a gate test circuit area 700 and a data test circuit area 800. [

게이트 검사 회로 영역(700)은, 도 13에 도시된 바와 같이, 지그재그 형태를 가지도록 제 1 및 제 2 열에 배치된 복수의 게이트용 박막 트랜지스터(GT)를 포함하여 구성된다.As shown in FIG. 13, the gate inspection circuit region 700 includes a plurality of gate thin film transistors GT arranged in first and second rows so as to have a zigzag shape.

복수의 게이트용 박막 트랜지스터(GT)는 제 1 내지 제 4 게이트용 게이트 전극(711a, 711b, 711c, 711d), 게이트용 반도체층(712), 복수의 게이트용 소스 전극(713), 및 복수의 게이트용 드레인 전극(714)을 포함하여 구성된다.The plurality of gate thin film transistors GT includes first to fourth gate electrodes 711a, 711b, 711c and 711d, a gate semiconductor layer 712, a plurality of gate source electrodes 713, And a drain electrode 714 for a gate.

제 1 게이트용 게이트 전극(711a)은 칩 실장 영역(630)의 일측 영역에 대응되는 하부 기판(100) 상에 형성된다. 이러한, 제 1 게이트용 게이트 전극(711a)에는, 구동 검사 공정시, 제 1 게이트 인에이블 신호 라인(641a)을 통해 제 1 게이트 인에이블 신호가 공급된다.The first gate gate electrode 711a is formed on the lower substrate 100 corresponding to one side region of the chip mounting region 630. The first gate gate electrode 711a is supplied with the first gate enable signal through the first gate enable signal line 641a during the driving inspection process.

제 2 게이트용 게이트 전극(711b)은 칩 실장 영역(630)의 타측 영역에 대응되는 하부 기판(100) 상에 형성된다. 이러한, 제 2 게이트용 게이트 전극(711b)에는, 구동 검사 공정시, 제 2 게이트 인에이블 신호 라인(641b)을 통해 제 2 게이트 인에이블 신호가 공급된다.And the second gate gate electrode 711b is formed on the lower substrate 100 corresponding to the other region of the chip mounting region 630. [ The second gate gate electrode 711b is supplied with the second gate enable signal through the second gate enable signal line 641b during the driving inspection process.

제 3 게이트용 게이트 전극(711c)은 제 1 게이트용 게이트 전극(711a)과 인접하도록 칩 실장 영역(630)의 일측 영역에 대응되는 하부 기판(100) 상에 형성된다. 이러한, 제 3 게이트용 게이트 전극(711c)에는, 구동 검사 공정시, 제 3 게이트 인에이블 신호 라인(641c)을 통해 제 3 게이트 인에이블 신호가 공급된다.The third gate gate electrode 711c is formed on the lower substrate 100 corresponding to one side region of the chip mounting region 630 so as to be adjacent to the first gate gate electrode 711a. The third gate gate electrode 711c is supplied with the third gate enable signal through the third gate enable signal line 641c during the driving inspection process.

제 4 게이트용 게이트 전극(711d)은 제 2 게이트용 게이트 전극(711b)에 인접하도록 칩 실장 영역(630)의 타측 영역에 대응되는 하부 기판(100) 상에 형성된다. 이러한, 제 4 게이트용 게이트 전극(711d)에는, 구동 검사 공정시, 제 4 게이트 인에이블 신호 라인(641d)을 통해 제 4 게이트 인에이블 신호가 공급된다.The fourth gate gate electrode 711d is formed on the lower substrate 100 corresponding to the other region of the chip mounting region 630 so as to be adjacent to the second gate gate electrode 711b. The fourth gate gate electrode 711d is supplied with the fourth gate enable signal through the fourth gate enable signal line 641d during the driving inspection process.

제 1 내지 제 4 게이트 인에이블 신호 라인(641a, 641b, 641c, 641d)은 제 1 및 제 2 게이트용 게이트 전극(711a, 711b)과 동시에 형성된다.The first to fourth gate enable signal lines 641a, 641b, 641c, and 641d are formed simultaneously with the first and second gate electrodes 711a and 711b.

복수의 게이트용 반도체층(712) 각각은 제 1 및 제 3 게이트용 게이트 전극(711a, 711c)과 중첩되도록 소정 간격으로 형성되어 제 1 및 제 2 열에 지그재그 형태로 배치됨과 아울러 제 2 및 제 4 게이트용 게이트 전극(711b, 711d)과 중첩되도록 소정 간격으로 형성되어 제 1 및 제 2 열에 지그재그 형태로 배치된다. 이때, 복수의 게이트용 반도체층(712) 각각은 제 1 및 제 2 게이트용 게이트 전극(711a, 711b)을 절연하는 게이트 절연막(미도시) 상에 형성된다.Each of the plurality of gate semiconductor layers 712 is formed at a predetermined interval so as to overlap with the first and third gate gate electrodes 711a and 711c and arranged in a staggered manner in the first and second rows, Gate electrodes 711b and 711d so as to overlap with the gate electrodes 711b and 711d and are arranged in a zigzag manner in the first and second rows. At this time, each of the plurality of gate semiconductor layers 712 is formed on a gate insulating film (not shown) for insulating the first and second gate electrodes 711a and 711b.

복수의 게이트용 소스 전극(713) 각각은 제 1 및 제 2 열 각각에 형성된 복수의 게이트용 반도체층(712) 각각의 일측에 중첩되도록 형성된다. 이때, 제 1 및 제 3 게이트용 게이트 전극(711a, 711c) 상에 형성된 복수의 게이트용 소스 전극(713) 각각에는 제 1 게이트 검사 신호 라인(642a)을 통해 제 1 게이트 검사 신호가 공급된다. 그리고, 제 2 및 제 4 게이트용 게이트 전극(711b, 711d) 상에 형성된 복수의 게이트용 소스 전극(713) 각각에는 제 2 게이트 검사 신호 라인(642b)을 통해 제 2 게이트 검사 신호가 공급된다.Each of the plurality of gate source electrodes 713 is formed so as to overlap one side of each of the plurality of gate semiconductor layers 712 formed in the first and second columns. At this time, a first gate inspection signal is supplied to each of the plurality of gate source electrodes 713 formed on the first and third gate gate electrodes 711a and 711c through the first gate inspection signal line 642a. Each of the plurality of gate source electrodes 713 formed on the second and fourth gate gate electrodes 711b and 711d is supplied with a second gate inspection signal through the second gate inspection signal line 642b.

복수의 게이트용 드레인 전극(714) 각각은 복수의 게이트용 소스 전극(713) 각각과 소정 간격 이격되도록 복수의 게이트용 반도체층(712) 각각의 타측에 중첩되도록 형성된다. 제 1 열에 형성된 복수의 게이트용 드레인 전극(714) 각각은 홀수번째 제 1 및 제 2 게이트 출력 패드(GOP1, GOP2)를 통해 홀수번째 게이트 라인(GL1, GL3 내지 GLm-1)에 전기적으로 접속되고, 제 2 열에 형성된 복수의 게이트용 드레인 전극(714) 각각은 짝수번째 제 1 및 제 2 게이트 출력 패드(GOP1, GOP2)를 통해 짝수번째 게이트 라인(GL2, GL4 내지 GLm)에 전기적으로 접속된다.Each of the plurality of gate drain electrodes 714 is formed to overlap with the other of the plurality of gate semiconductor layers 712 so as to be spaced apart from the plurality of gate source electrodes 713 by a predetermined distance. Each of the plurality of gate drain electrodes 714 formed in the first column is electrically connected to odd-numbered gate lines GL1 and GL3 through GLm-1 through odd-numbered first and second gate output pads GOP1 and GOP2 And the plurality of gate drain electrodes 714 formed in the second column are electrically connected to the even gate lines GL2 and GL4 through GLm through the first and second gate output pads GOP1 and GOP2.

이와 같은 구성을 가지는 복수의 게이트용 박막 트랜지스터(GT)는 게이트 검사 회로 영역(700)의 제 1 및 제 2 열에 배치되는 위치에 따라 복수의 제 1 및 제 2 게이트용 박막 트랜지스터(GT1, GT2)로 구분될 수 있다.A plurality of gate thin film transistors GT having such a structure are formed by arranging a plurality of first and second gate thin film transistors GT1 and GT2 according to the positions arranged in the first and second rows of the gate inspection circuit region 700, .

복수의 제 1 게이트용 박막 트랜지스터(GT1)는 제 1 및 제 2 게이트용 게이트 전극(711a, 711b)의 상부에 대응되는 게이트 검사 회로 영역(700)의 제 1 열에 배치되어 제 1 및 제 2 게이트 인에이블 신호에 따라 스위칭되어 홀수번째 게이트 라인(GL1, GL3 내지 GLm-1)에 제 1 및 제 2 게이트 검사 신호를 공급한다.The plurality of first gate thin film transistors GT1 are arranged in the first column of the gate inspection circuit region 700 corresponding to the upper portions of the first and second gate gate electrodes 711a and 711b, And supplies the first and second gate inspection signals to the odd-numbered gate lines GL1, GL3 to GLm-1 according to an enable signal.

복수의 제 2 게이트용 박막 트랜지스터(GT2)는 제 3 및 제 4 게이트용 게이트 전극(711c, 711d)의 상부에 대응되는 게이트 검사 회로 영역(700)의 제 2 열에 배치되어 제 2 및 제 4 게이트 인에이블 신호에 따라 짝수번째 게이트 라인(GL2, GL4 내지 GLm)에 제 2 및 제 4 게이트 검사 신호를 공급한다.The plurality of second gate thin film transistors GT2 are disposed in the second column of the gate inspection circuit region 700 corresponding to the upper portions of the third and fourth gate electrode 711c and 711d, And supplies the second and fourth gate inspection signals to the even-numbered gate lines GL2 and GL4 to GLm according to the enable signal.

한편, 칩 실장 영역(130)의 내부에서 게이트 검사 회로 영역(700)이 차지하는 면적을 최대한 줄이기 위하여, 인접한 게이트용 박막 트랜지스터(GT)는 서로 다른 구조를 가지도록 형성된다. 즉, 홀수번째 게이트용 박막 트랜지스터(GT1)의 게이트용 소스 전극(713)과 짝수번째 게이트용 박막 트랜지스터(GT2)의 게이트용 소스 전극(713)은 서로 인접하도록 형성된다.On the other hand, in order to minimize the area occupied by the gate inspection circuit region 700 in the chip mounting region 130, adjacent gate thin film transistors GT are formed to have different structures. That is, the gate source electrode 713 of the odd-number gate thin film transistor GT1 and the gate source electrode 713 of the even gate thin film transistor GT2 are formed adjacent to each other.

상술한 게이트 검사 회로 영역(700)은 칩 실장 영역(630)의 일측 영역에 형성된 제 1 게이트 검사 회로 영역, 및 칩 실장 영역(630)의 타측 영역에 형성된 제 2 게이트 검사 회로 영역으로 구분될 수 있다.The gate inspection circuit region 700 may be divided into a first gate inspection circuit region formed on one side of the chip mounting region 630 and a second gate inspection circuit region formed on the other side of the chip mounting region 630 have.

제 1 게이트 검사 회로 영역은 복수의 게이트 라인(GL1 내지 GLm) 중에서 제 1 게이트 라인군, 즉 제 1 내지 제 m/2 게이트 라인(GL1 내지 GLm/2)에 제 1 게이트 검사 신호를 공급하는 제 1 및 제 2 복수의 게이트용 박막 트랜지스터(GT1, GT2)를 포함하여 구성된다.The first gate inspection circuit region is a region for supplying a first gate inspection signal to the first gate line group, that is, the first to m / 2 gate lines GL1 to GLm / 2, among the plurality of gate lines GL1 to GLm. 1 and a second plurality of gate thin film transistors GT1 and GT2.

제 2 게이트 검사 회로 영역은 복수의 게이트 라인(GL1 내지 GLm) 중에서 나머지 제 2 게이트 라인군에, 즉 제 m/2+1 내지 제 m 게이트 라인(GLm/2+1 내지 GLm)에 제 2 게이트 검사 신호를 공급하는 제 1 및 제 2 복수의 게이트용 박막 트랜지스터(GT1, GT2)를 포함하여 구성된다.The second gate inspection circuit region is connected to the remaining second gate line group among the plurality of gate lines GL1 to GLm, that is, to the m / 2 + 1 to mth gate lines GLm / 2 + 1 to GLm, And a first and a second plurality of gate thin film transistors (GT1, GT2) for supplying an inspection signal.

한편, 게이트 검사 회로 영역(700)은 제 1 및 제 2 게이트 신호 공급부(715, 716)를 더 포함하여 구성된다.On the other hand, the gate inspection circuit region 700 further includes first and second gate signal supply units 715 and 716.

제 1 게이트 신호 공급부(715)는 제 1 및 제 3 게이트용 게이트 전극(711a, 711c) 상에 형성된 복수의 게이트용 소스 전극(713)에 제 1 게이트 검사 신호를 공급한다. 이를 위해, 제 1 게이트 신호 공급부(715)는 제 1 신호용 게이트 전극(715a), 복수의 제 1 소스 전극 배선(715b), 제 1 접속 전극(715c), 복수의 제 1 및 제 2 컨택부(715d, 315e)를 포함하여 구성된다.The first gate signal supply unit 715 supplies a first gate inspection signal to a plurality of gate source electrodes 713 formed on the first and third gate electrodes 711a and 711c. The first gate signal supply unit 715 includes a first signal gate electrode 715a, a plurality of first source electrode wiring 715b, a first connection electrode 715c, a plurality of first and second contact portions 715d, and 315e.

제 1 신호용 게이트 전극(715a)은 제 3 게이트용 게이트 전극(711c)에 인접하도록 나란하게 형성된다. 이러한, 제 1 신호용 게이트 전극(715a)에는, 구동 검사 공정시, 제 1 게이트 검사 신호 라인(642a)을 통해 제 1 게이트 검사 신호가 공급된다. 여기서, 제 1 신호용 게이트 전극(715a), 제 1 게이트 검사 신호 라인(642a)은 제 1 게이트용 게이트 전극(711a)과 동시에 형성된다.The first signal gate electrode 715a is formed so as to be adjacent to the third gate gate electrode 711c. The first signal gate electrode 715a is supplied with the first gate inspection signal through the first gate inspection signal line 642a during the driving inspection process. Here, the first signal gate electrode 715a and the first gate inspection signal line 642a are formed simultaneously with the first gate gate electrode 711a.

복수의 제 1 소스 전극 배선(715b) 각각은 제 1 및 제 3 게이트용 게이트 전극(711a, 711c) 상에 형성된 복수의 게이트용 소스 전극(713) 각각으로부터 제 1 신호용 게이트 전극(715a)에 중첩되도록 연장되어 형성된다. 복수의 제 1 소스 전극 배선(715b)은 복수의 게이트용 소스 전극(713) 및 복수의 게이트용 드레인 전극(714)과 동시에 형성된다.Each of the plurality of first source electrode wirings 715b overlaps the first signal gate electrode 715a from each of the plurality of gate source electrodes 713 formed on the first and third gate electrodes 711a and 711c As shown in FIG. A plurality of first source electrode wirings 715b are formed simultaneously with a plurality of gate source electrodes 713 and a plurality of gate drain electrodes 714. [

제 1 접속 전극(715c)은 복수의 제 1 소스 전극 배선(715b) 및 제 1 신호용 게이트 전극(715a)과 중첩되도록 형성된다. 이때, 제 1 접속 전극(715c)은 투명 도전성 재질로 형성된다.The first connection electrode 715c is formed so as to overlap the first source electrode wiring 715b and the first signal gate electrode 715a. At this time, the first connection electrode 715c is formed of a transparent conductive material.

복수의 제 1 컨택부(715d) 각각은 제 1 신호용 게이트 전극(715a)과 제 1 접속 전극(715c)을 전기적으로 접속시킨다. 즉, 복수의 제 1 컨택부(715d) 각각은 제 1 신호용 게이트 전극(715a) 상에 형성된 게이트 절연막과 복수의 제 1 소스 전극 배선(715b)을 보호하는 보호막(미도시)의 소정 부분이 제거되도록 형성되어 보호막 상에 형성되는 제 1 접속 전극(715c)이 제 1 신호용 게이트 전극(715a)에 전기적으로 접속되도록 한다. 이에 따라, 제 1 신호용 게이트 전극(715a)에 공급되는 제 1 게이트 검사 신호는 복수의 제 1 컨택부(715d)를 통해 제 1 접속 전극(715c)에 공급된다.Each of the plurality of first contact portions 715d electrically connects the first signal gate electrode 715a and the first connection electrode 715c. That is, each of the plurality of first contact portions 715d is formed so that a predetermined portion of a protective film (not shown) for protecting the gate insulating film formed on the first signal gate electrode 715a and the plurality of first source electrode wirings 715b is removed So that the first connection electrode 715c formed on the protective film is electrically connected to the first signal gate electrode 715a. Accordingly, the first gate inspection signal supplied to the first signal gate electrode 715a is supplied to the first connection electrode 715c via the plurality of first contact portions 715d.

복수의 제 2 컨택부(715e) 각각은 복수의 제 1 소스 전극 배선(715b) 각각과 제 1 접속 전극(715c)을 전기적으로 접속시킨다. 즉, 복수의 제 2 컨택부(715e) 각각은 보호막의 소정 부분이 제거되도록 형성되어 보호막 상에 형성되는 제 1 접속 전극(715c)이 복수의 제 1 소스 전극 배선(715b) 각각에 전기적으로 접속되도록 한다. 이에 따라, 복수의 제 1 컨택부(715d)를 통해 제 1 접속 전극(715c)에 공급된 제 1 게이트 검사 신호는 제 2 컨택부(715e) 및 제 1 소스 전극 배선(715b)을 통해 제 1 및 제 3 게이트용 게이트 전극(711a, 711c) 상에 형성된 복수의 게이트용 소스 전극(713)에 공급된다.Each of the plurality of second contact portions 715e electrically connects each of the plurality of first source electrode wiring 715b and the first connection electrode 715c. That is, each of the plurality of second contact portions 715e is formed so that a predetermined portion of the protective film is removed so that the first connection electrode 715c formed on the protective film is electrically connected to each of the plurality of first source electrode wirings 715b . Accordingly, the first gate inspection signal supplied to the first connection electrode 715c through the plurality of first contact portions 715d is transmitted through the second contact portion 715e and the first source electrode wiring 715b to the first And a plurality of gate source electrodes 713 formed on the third gate gate electrodes 711a and 711c.

제 2 게이트 신호 공급부(716)는 제 2 및 제 4 게이트용 게이트 전극(711b, 711d) 상에 형성된 복수의 게이트용 소스 전극(713)에 제 2 게이트 검사 신호를 공급한다. 이를 위해, 제 2 게이트 신호 공급부(716)는 제 2 신호용 게이트 전극(716a), 복수의 제 2 소스 전극 배선(716b), 제 2 접속 전극(716c), 복수의 제 3 및 제 4 컨택부(716d, 316e)를 포함하여 구성된다. 이러한 구성을 가지는 제 2 게이트 신호 공급부(716)는 제 4 게이트용 게이트 전극(711d)에 인접하도록 형성되어, 구동 검사 공정시, 제 2 게이트 검사 신호 라인(642b)을 통해 공급되는 제 2 게이트 검사 신호를 제 2 및 제 4 게이트용 게이트 전극(711b, 711d) 상에 형성된 복수의 게이트용 소스 전극(713)에 공급하는 것을 제외하고는 동일한 구조를 가지므로 이들에 대한 상세한 설명은 도 13 및 제 1 게이트 신호 공급부(715)에 대한 설명으로 대신하기로 한다.The second gate signal supply unit 716 supplies a second gate inspection signal to a plurality of gate source electrodes 713 formed on the second and fourth gate electrodes 711b and 711d. The second gate signal supply unit 716 includes a second signal gate electrode 716a, a plurality of second source electrode wiring 716b, a second connection electrode 716c, a plurality of third and fourth contact portions 716d, and 316e. The second gate signal supply unit 716 having such a configuration is formed adjacent to the gate electrode 711d for the fourth gate so that the second gate signal supplied from the second gate inspection signal line 642b through the second gate inspection signal line 642b Except that a signal is supplied to a plurality of gate source electrodes 713 for gate formed on the second and fourth gate electrodes 711b and 711d. 1 gate signal supply unit 715 will be described instead.

도 12에서, 데이터 검사 회로 영역(800)은, 도 14에 도시된 바와 같이, 지그재그 형태를 가지도록 제 1 내지 제 3 열에 배치된 복수의 데이터용 박막 트랜지스터(DT)를 포함하여 구성된다.In Fig. 12, the data checking circuit area 800 includes a plurality of data thin film transistors DT arranged in first to third columns so as to have a zigzag shape, as shown in Fig.

복수의 데이터용 박막 트랜지스터(DT)는 제 1 내지 제 3 데이터용 게이트 전극(811a, 811b, 811c), 복수의 데이터용 반도체층(812), 복수의 데이터용 소스 전극(813), 및 복수의 데이터용 드레인 전극(814)을 포함하여 구성된다.The plurality of data thin film transistors DT includes first to third data gate electrodes 811a, 811b and 811c, a plurality of data semiconductor layers 812, a plurality of data source electrodes 813, And a drain electrode 814 for data.

제 1 데이터용 게이트 전극(811a)은 칩 실장 영역(630)의 중간 영역에 대응되는 하부 기판(100) 상에 형성된다. 이러한, 제 1 데이터용 게이트 전극(811a)에는, 구동 검사 공정시, 제 1 데이터 인에이블 신호 라인(643a)을 통해 제 1 데이터 인에이블 신호가 공급된다. 여기서, 제 1 데이터 인에이블 신호 라인(643a)은 제 1 데이터용 게이트 전극(811a)과 동시에 형성된다.The first data gate electrode 811a is formed on the lower substrate 100 corresponding to the middle region of the chip mounting region 630. [ The first data gate electrode 811a is supplied with the first data enable signal through the first data enable signal line 643a during the driving inspection process. Here, the first data enable signal line 643a is formed simultaneously with the first data gate electrode 811a.

제 2 데이터용 게이트 전극(811b)은 제 1 데이터용 게이트 전극(811a)에 인접하도록 하부 기판(100) 상에 형성된다. 이러한, 제 2 데이터용 게이트 전극(811b)에는, 구동 검사 공정시, 제 2 데이터 인에이블 신호 라인(643b)을 통해 제 2 데이터 인에이블 신호가 공급된다. 여기서, 제 2 데이터 인에이블 신호 라인(643b)은 제 1 및 제 2 데이터용 게이트 전극(811a, 811b)과 동시에 형성된다.The second data gate electrode 811b is formed on the lower substrate 100 so as to be adjacent to the first data gate electrode 811a. The second data enable signal is supplied to the second data gate electrode 811b through the second data enable signal line 643b during the driving inspection process. Here, the second data enable signal line 643b is formed simultaneously with the first and second data gate electrodes 811a and 811b.

제 3 데이터용 게이트 전극(811c)은 제 2 데이터용 게이트 전극(811b)에 인접하도록 하부 기판(100) 상에 형성된다. 이러한, 제 3 데이터용 게이트 전극(811c)에는, 구동 검사 공정시, 제 3 데이터 인에이블 신호 라인(643c)을 통해 제 3 데이터 인에이블 신호가 공급된다. 여기서, 제 3 데이터 인에이블 신호 라인(643c)은 제 1 내지 제 3 데이터용 게이트 전극(811a, 811b, 811c)과 동시에 형성된다.And the third data gate electrode 811c is formed on the lower substrate 100 so as to be adjacent to the second data gate electrode 811b. The third data enable signal is supplied to the third data gate electrode 811c through the third data enable signal line 643c during the driving inspection process. Here, the third data enable signal line 643c is formed simultaneously with the first to third data gate electrodes 811a, 811b, and 811c.

복수의 데이터용 반도체층(812) 각각은 제 1 내지 제 3 데이터용 게이트 전극(811a, 811b, 811c) 각각과 중첩되도록 소정 간격으로 형성된다. 이에 따라, 복수의 데이터용 반도체층(812)은 제 1 내지 제 3 데이터용 게이트 전극(811a, 811b, 811c) 각각의 길이 방향에 대응되는 제 1 내지 제 3 열에 지그재그 형태로 배치된다. 이때, 복수의 데이터용 반도체층(812) 각각은 제 1 내지 제 3 데이터용 게이트 전극(811a, 811b, 811c)을 절연하는 게이트 절연막(미도시) 상에 형성된다.Each of the plurality of data-use semiconductor layers 812 is formed at predetermined intervals so as to overlap the first to third data-use gate electrodes 811a, 811b and 811c. Thus, the plurality of data semiconductor layers 812 are arranged in zigzags in the first to third columns corresponding to the longitudinal direction of each of the first to third data gate electrodes 811a, 811b, and 811c. At this time, each of the plurality of data semiconductor layers 812 is formed on a gate insulating film (not shown) for insulating the first to third data gate electrodes 811a, 811b, and 811c.

복수의 데이터용 소스 전극(813) 각각은 제 1 내지 제 3 데이터용 게이트 전극(811a, 811b, 811c) 각각에 형성된 복수의 데이터용 반도체층(812) 각각의 일측에 중첩되도록 형성된다. 이러한, 복수의 데이터용 소스 전극(813) 각각에는 데이터 검사 신호 라인(644)을 통해 데이터 검사 신호가 공급된다.A plurality of source electrodes 813 for data are formed so as to overlap one side of each of the plurality of data semiconductor layers 812 formed in each of the first to third data gate electrodes 811a, 811b and 811c. Each of the plurality of data source electrodes 813 is supplied with a data inspection signal through a data inspection signal line 644. [

복수의 데이터용 드레인 전극(814) 각각은 복수의 데이터용 소스 전극(813) 각각과 소정 간격 이격되도록 복수의 데이터용 반도체층(812) 각각의 타측에 중첩되도록 형성된다. 제 1 데이터용 게이트 전극(811a) 상에 형성된 복수의 데이터용 드레인 전극(814) 각각은 3i-2(단, i는 자연수)번째 데이터 출력 패드(DOP)를 통해 3i-2번째 데이터 라인(DL1, DL4, DL7, 내지 DLn-2)에 전기적으로 접속된다. 또한, 제 2 데이터용 게이트 전극(811b) 상에 형성된 복수의 데이터용 드레인 전극(814) 각각은 3i-1번째 데이터 출력 패드(DOP)를 통해 3i-1번째 데이터 라인(DL2, DL5, DL8, 내지 DLn-1)에 전기적으로 접속된다. 그리고, 제 3 데이터용 게이트 전극(811c) 상에 형성된 복수의 데이터용 드레인 전극(814) 각각은 3i번째 데이터 출력 패드(DOP)를 통해 3i번째 데이터 라인(DL3, DL6, DL9, 내지 DLn)에 전기적으로 접속된다.Each of the plurality of data drain electrodes 814 is formed to overlap with the other of the plurality of data semiconductor layers 812 so as to be spaced apart from the plurality of data source electrodes 813 by a predetermined distance. Each of the plurality of data drain electrodes 814 formed on the first data gate electrode 811a is connected to the (3i-2) th data line DL1 through the (3i-2) th data output pad DOP , DL4, DL7, ..., DLn-2. Each of the plurality of data drain electrodes 814 formed on the second data gate electrode 811b is connected to the (3i-1) th data line DL2, DL5, DL8, To DLn-1. Each of the plurality of data drain electrodes 814 formed on the third data gate electrode 811c is connected to the 3i th data lines DL3, DL6, DL9, ..., DLn via the 3ith data output pad DOP And is electrically connected.

이와 같은 구성을 가지는 복수의 데이터용 박막 트랜지스터(DT)는 데이터 검사 회로 영역(800)의 제 1 내지 제 3 열에 배치되는 위치에 따라 제 1 내지 제 3 데이터용 박막 트랜지스터(DT1, DT2, DT3)로 구분될 수 있다.The plurality of data thin film transistors DT having the above structure are connected to the first to third data thin film transistors DT1, DT2, DT3 according to the positions of the data scan circuit region 800 in the first to third columns, .

복수의 제 1 데이터용 박막 트랜지스터(DT1)는 데이터 검사 회로 영역(800)의 제 1 열에 배치되어 제 1 데이터용 게이트 전극(811a)에 공급되는 제 1 데이터 인에이블 신호에 따라 스위칭되어 3i-2번째 데이터 라인(DL1, DL4, DL7, 내지 DLn-2)에 데이터 검사 신호를 공급한다.The plurality of first data thin film transistors DT1 are arranged in the first column of the data check circuit region 800 and are switched according to the first data enable signal supplied to the first data gate electrode 811a to be 3i-2 Th data lines DL1, DL4, DL7, ..., DLn-2.

복수의 제 2 데이터용 박막 트랜지스터(DT2)는 데이터 검사 회로 영역(800)의 제 2 열에 배치되어 제 2 데이터용 게이트 전극(811b)에 공급되는 제 2 데이터 인에이블 신호에 따라 스위칭되어 3i-1번째 데이터 라인(DL2, DL5, DL8, 내지 DLn-1)에 데이터 검사 신호를 공급한다.The plurality of second data thin film transistors DT2 are arranged in the second column of the data check circuit region 800 and are switched according to the second data enable signal supplied to the second data gate electrode 811b to be 3i-1 Th data lines DL2, DL5, DL8 to DLn-1.

복수의 제 3 데이터용 박막 트랜지스터(DT3)는 데이터 검사 회로 영역(800)의 제 3 열에 배치되어 제 3 데이터용 게이트 전극(811c)에 공급되는 제 3 데이터 인에이블 신호에 따라 스위칭되어 3i번째 데이터 라인(DL3, DL6, DL9, 내지 DLn)에 데이터 검사 신호를 공급한다.The plurality of third data thin film transistors DT3 are arranged in the third column of the data check circuit area 800 and are switched in accordance with the third data enable signal supplied to the third data gate electrode 811c to generate the third data And supplies a data check signal to the lines DL3, DL6, DL9, ..., DLn.

한편, 칩 실장 영역(130)의 내부에서 데이터 검사 회로 영역(800)이 차지하는 면적을 최대한 줄이기 위하여, 인접한 데이터용 박막 트랜지스터(DT)는 서로 다른 구조를 가지도록 형성된다. 즉, 제 1 내지 제 3 데이터용 박막 트랜지스터(DT1, DT2, DT3) 중 적어도 하나의 데이터용 소스 전극(813)은 나머지 데이터용 소스 전극(813)에 인접하도록 형성된다.On the other hand, in order to minimize the area occupied by the data checking circuit area 800 in the chip mounting area 130, adjacent data thin film transistors DT are formed to have different structures. That is, at least one data source electrode 813 of the first to third data thin film transistors DT1, DT2, DT3 is formed adjacent to the remaining source electrode 813 for data.

한편, 데이터 검사 회로 영역(800)은 데이터 신호 공급부(815)를 더 포함하여 구성된다.On the other hand, the data checking circuit area 800 further comprises a data signal supplying part 815.

데이터 신호 공급부(815)는 데이터 검사 회로 영역(800)에 형성된 복수의 데이터용 소스 전극(813), 즉 복수의 제 1 내지 제 3 데이터용 박막 트랜지스터(DT1, DT2, DT3) 각각의 소스 전극에 데이터 검사 신호를 공급한다. 이를 위해, 데이터 신호 공급부(815)는 제 3 신호용 게이트 전극(815a), 복수의 제 3 소스 전극 배선(815b), 제 3 접속 전극(815c), 복수의 제 5 및 제 6 컨택부(815d, 415e)를 포함하여 구성된다.The data signal supply unit 815 supplies a plurality of source electrodes 813 for data, that is, a plurality of first to third data thin film transistors DT1, DT2, DT3, formed in the data check circuit region 800, And supplies a data check signal. The data signal supply unit 815 includes a third signal gate electrode 815a, a plurality of third source electrode wiring 815b, a third connection electrode 815c, a plurality of fifth and sixth contact portions 815d, 415e.

제 3 신호용 게이트 전극(815a)은 제 3 데이터용 게이트 전극(811c)에 인접하도록 나란하게 형성된다. 이러한, 제 3 신호용 게이트 전극(815a)에는, 구동 검사 공정시, 데이터 검사 신호 라인(644)을 통해 데이터 검사 신호가 공급된다. 여기서, 제 3 신호용 게이트 전극(815a), 및 데이터 검사 신호 라인(644)은 제 1 내지 제 3 데이터용 게이트 전극(811a, 811b, 811c)과 동시에 형성된다.And the third signal gate electrode 815a is formed adjacent to the third data gate electrode 811c. The third signal gate electrode 815a is supplied with a data check signal through the data check signal line 644 during the driving inspection process. Here, the third signal gate electrode 815a and the data check signal line 644 are formed simultaneously with the first to third data gate electrodes 811a, 811b, and 811c.

복수의 제 3 소스 전극 배선(815b) 각각은 복수의 데이터용 소스 전극(813) 각각으로부터 제 3 신호용 게이트 전극(815a)에 중첩되도록 연장되어 형성된다. 복수의 제 3 소스 전극 배선(815b)은 복수의 데이터용 소스 전극(813) 및 복수의 데이터용 드레인 전극(814)과 동시에 형성된다.Each of the plurality of third source electrode wirings 815b is formed extending from each of the plurality of data source electrodes 813 to overlap the third signal gate electrode 815a. A plurality of third source electrode wirings 815b are formed simultaneously with a plurality of data source electrodes 813 and a plurality of data drain electrodes 814. [

제 3 접속 전극(815c)은 복수의 제 3 소스 전극 배선(815b) 및 제 3 신호용 게이트 전극(815a)과 중첩되도록 형성된다. 이때, 제 3 접속 전극(815c)은 투명 도전성 재질로 형성된다.The third connection electrode 815c is formed so as to overlap with the third source electrode wiring 815b and the third signal gate electrode 815a. At this time, the third connection electrode 815c is formed of a transparent conductive material.

복수의 제 5 컨택부(815d) 각각은 제 3 신호용 게이트 전극(815a)과 제 3 접속 전극(815c)을 전기적으로 접속시킨다. 즉, 복수의 제 5 컨택부(815d) 각각은 제 3 신호용 게이트 전극(815a) 상에 형성된 게이트 절연막과 복수의 제 3 소스 전극 배선(815b)을 보호하는 보호막(미도시)의 소정 부분이 제거되도록 형성되어 보호막 상에 형성되는 제 3 접속 전극(815c)이 제 3 신호용 게이트 전극(815a)에 전기적으로 접속되도록 한다. 이에 따라, 제 3 신호용 게이트 전극(815a)에 공급되는 데이터 검사 신호는 복수의 제 5 컨택부(815d)를 통해 제 3 접속 전극(815c)에 공급된다.Each of the plurality of fifth contact portions 815d electrically connects the third signal gate electrode 815a and the third connection electrode 815c. That is, each of the plurality of fifth contact portions 815d is formed so that a predetermined portion of a protective film (not shown) for protecting the gate insulating film formed on the third signal gate electrode 815a and the plurality of third source electrode wiring 815b is removed And the third connection electrode 815c formed on the protective film is electrically connected to the third signal gate electrode 815a. Accordingly, a data inspection signal supplied to the third signal gate electrode 815a is supplied to the third connection electrode 815c through the plurality of fifth contact portions 815d.

복수의 제 6 컨택부(815e) 각각은 복수의 제 3 소스 전극 배선(815b) 각각과 제 3 접속 전극(815c)을 전기적으로 접속시킨다. 즉, 복수의 제 6 컨택부(815e) 각각은 보호막의 소정 부분이 제거되도록 형성되어 보호막 상에 형성되는 제 3 접속 전극(815c)이 복수의 제 3 소스 전극 배선(815b) 각각에 전기적으로 접속되도록 한다. 이에 따라, 복수의 제 5 컨택부(815d)를 통해 제 3 접속 전극(815c)에 공급된 데이터 검사 신호는 제 6 컨택부(815e) 및 제 1 소스 전극 배선(815b)을 통해 복수의 데이터용 소스 전극(813) 각각에 공급된다.Each of the plurality of sixth contact portions 815e electrically connects each of the third source electrode wiring 815b and the third connection electrode 815c. That is, each of the plurality of sixth contact portions 815e is formed so that a predetermined portion of the protective film is removed so that the third connection electrode 815c formed on the protective film is electrically connected to each of the plurality of third source electrode wirings 815b . The data inspection signal supplied to the third connection electrode 815c through the plurality of fifth contact portions 815d is transmitted through the sixth contact portion 815e and the first source electrode wiring 815b for a plurality of data Source electrodes 813, respectively.

한편, 도 12에서, 하부 기판(100)은 게이트 검사 회로 영역(700) 및 데이터 검사 회로 영역(800)에 게이트 인에이블 신호, 게이트 검사 신호, 데이터 인에이블 신호, 및 데이터 검사 신호를 공급하기 위한 프로브 패드 형성 영역(900)을 더 포함하여 구성된다.12, the lower substrate 100 is connected to the gate inspecting circuit region 700 and the data inspecting circuit region 800 in order to supply a gate enable signal, a gate inspecting signal, a data enable signal, And a probe pad forming region 900.

프로브 패드 형성 영역(950)은 제 1 내지 제 6 게이트 프로브 패드(652a, 652b, 652c, 652d, 652e, 652f), 제 1 내지 제 4 데이터 프로브 패드(654a, 654b, 654c, 654d)를 포함하여 구성된다.The probe pad forming region 950 includes first through sixth gate probe pads 652a 652b 652c 652d 652e 652f and first through fourth data probe pads 654a 654b 654c 654d .

제 1 게이트 프로브 패드(652a)는 제 1 게이트 인에이블 신호 라인(641a)에 전기적으로 접속되는 프로브용 게이트 전극, 프로브용 게이트 전극에 중첩되도록 형성된 프로브 접속 패드, 및 프로브용 게이트 전극을 프로브 접속 패드에 전기적으로 접속시키는 복수의 컨택홀을 포함하여 구성된다. 이러한 구성을 가지는 제 1 게이트 프로브 패드(652a)는 프로브 접속 패드에 접속되는 오토 프로브로부터 공급되는 제 1 게이트 인에이블 신호를 제 1 게이트 인에이블 신호 라인(641a)에 공급한다.The first gate probe pad 652a includes a gate electrode for a probe electrically connected to the first gate enable signal line 641a, a probe connection pad formed to overlap the gate electrode for the probe, And a plurality of contact holes electrically connected to the semiconductor substrate. The first gate probe pad 652a having such a configuration supplies the first gate enable signal supplied from the auto-probe connected to the probe connection pad to the first gate enable signal line 641a.

이와 마찬가지로, 제 2 내지 제 4 게이트 프로브 패드(652b, 652c, 652d) 각각은 제 1 게이트 프로브 패드(652a)와 동일한 구조를 가지도록 형성되어, 프로브 접속 패드에 접속되는 오토 프로브로부터 공급되는 제 2 내지 제 4 게이트 인에이블 신호를 제 2 내지 제 4 게이트 인에이블 신호 라인(641b, 641c, 641d)에 공급한다.Likewise, each of the second to fourth gate probe pads 652b, 652c and 652d is formed to have the same structure as the first gate probe pad 652a, To the fourth gate enable signal lines 641b, 641c, and 641d.

제 5 게이트 프로브 패드(652e)는 제 1 게이트 프로브 패드(652a)와 동일한 구조를 가지도록 형성되어, 프로브 접속 패드에 접속되는 오토 프로브로부터 공급되는 제 1 게이트 검사 신호를 제 1 게이트 검사 신호 라인(642a)에 공급한다.The fifth gate probe pad 652e is formed to have the same structure as that of the first gate probe pad 652a so that the first gate inspection signal supplied from the auto-probe connected to the probe connection pad is connected to the first gate inspection signal line 642a.

이와 마찬가지로, 제 6 게이트 프로브 패드(652f)는 제 1 게이트 프로브 패드(652a)와 동일한 구조를 가지도록 형성되어, 프로브 접속 패드에 접속되는 오토 프로브로부터 공급되는 제 2 게이트 검사 신호를 제 2 게이트 검사 신호 라인(642b)에 공급한다.Similarly, the sixth gate probe pad 652f is formed to have the same structure as that of the first gate probe pad 652a, and the second gate inspection signal supplied from the auto-probe connected to the probe connection pad is subjected to the second gate inspection And supplies it to the signal line 642b.

제 1 데이터 프로브 패드(654a) 역시 제 1 게이트 프로브 패드(652a)와 동일한 구조를 가지도록 형성되어, 프로브 접속 패드에 접속되는 오토 프로브로부터 공급되는 제 1 데이터 인에이블 신호를 제 1 데이터 인에이블 신호 라인(643a)에 공급한다.The first data probe pad 654a is formed to have the same structure as the first gate probe pad 652a so that the first data enable signal supplied from the auto-probe connected to the probe connection pad is the first data enable signal Line 643a.

이와 마찬가지로, 제 2 및 제 3 데이터 프로브 패드(654b, 564c) 역시 제 1 게이트 프로브 패드(652a)와 동일한 구조를 가지도록 형성되어, 프로브 접속 패드에 접속되는 오토 프로브로부터 공급되는 제 2 및 제 3 데이터 인에이블 신호를 제 2 및 제 3 데이터 인에이블 신호 라인(643b, 643c)에 공급한다.Similarly, the second and third data probe pads 654b and 564c are formed so as to have the same structure as the first gate probe pad 652a, so that the second and third data probe pads 654b and 564c, which are supplied from the auto- And supplies the data enable signal to the second and third data enable signal lines 643b and 643c.

제 4 데이터 프로브 패드(654d) 역시 제 1 게이트 프로브 패드(652a)와 동일한 구조를 가지도록 형성되어, 프로브 접속 패드에 접속되는 오토 프로브로부터 공급되는 데이터 검사 신호를 데이터 검사 신호 라인(644)에 공급한다.The fourth data probe pad 654d is formed to have the same structure as that of the first gate probe pad 652a so as to supply a data inspection signal supplied from the auto-probe connected to the probe connection pad to the data inspection signal line 644 do.

한편, 프로브 패드 형성 영역(900)는 표시 영역(110)에 형성된 공통 전극(미도시)에 공통 전압을 공급하기 위한 복수의 공통 전압 프로브 패드(656)를 더 포함하여 구성되며, 복수의 공통 전압 프로브 패드(656) 역시 제 1 게이트 프로브 패드(652a)와 동일한 구조를 가지도록 형성되어 프로브 접속 패드에 접속되는 오토 프로브로부터 공급되는 공통 전압을 공통 전압 라인(CVL)에 공급한다.The probe pad forming region 900 further includes a plurality of common voltage probe pads 656 for supplying a common voltage to common electrodes (not shown) formed in the display region 110, The probe pad 656 is formed to have the same structure as the first gate probe pad 652a and supplies a common voltage supplied from the auto-probe connected to the probe connection pad to the common voltage line CVL.

상술한 본 발명의 실시 예에 따른 디스플레이 장치는 칩 실장 영역(130)에 형성되는 복수의 출력 패드를 지그재그 형태를 가지도록 적어도 2열로 배치하여 복수의 출력 패드(OPP)의 피치를 감소시킴으로써 칩 실장 영역(130)에 실장될 구동 집적회로(200)의 크기를 감소시킬 수 있다.The display device according to the present invention may be arranged such that a plurality of output pads formed in the chip mounting region 130 are arranged in at least two rows so as to have a zigzag shape to reduce the pitch of the plurality of output pads OPP, The size of the driver integrated circuit 200 to be mounted in the region 130 can be reduced.

또한, 본 발명의 실시 예에 따른 디스플레이 장치는 칩 실장 영역(130)의 내부에 지그재그 형태를 가지도록 적어도 2열로 배치된 복수의 게이트용 및 데이터용 박막 트랜지스터(GT, DT)를 포함하여 구성되는 구동 검사 회로부(140)를 형성함으로써 구동 집적회로(200)의 크기가 점점 감소(Shrink) 되더라도 구동 검사를 수행할 수 있다.The display device according to the embodiment of the present invention includes a plurality of gate and data thin film transistors GT and DT arranged in at least two rows so as to have a zigzag shape in the chip mounting region 130 The drive test can be performed even if the drive integrated circuit 200 is gradually reduced in size by forming the drive test circuit portion 140. [

한편, 상술한 본 발명의 실시 예에 따른 디스플레이 장치에서 화소(P)는 광투과율을 조절하여 소정의 화상을 표시하는 액정셀인 것으로 설명하였으나, 이에 한정되지 않고, 화소(P)에 형성되는 적어도 하나의 박막 트랜지스터(T)를 통해 데이터 라인(DL)으로부터 공급되는 데이터 신호에 대응되는 전류에 따라 발광함으로써 화상을 표시하는 발광셀이 될 수도 있다. 이에 따라, 구동 검사 회로(140)는 발광셀로 구성되는 화소(P)의 구동 검사를 수행하기 위한 신호를 각 화소(P)에 공급할 수 있도록 상술한 본 발명의 기술적 사상의 범위 내에서 변경될 수 있다.The pixel P in the display device according to the present invention is a liquid crystal cell that displays a predetermined image by adjusting the light transmittance. However, the present invention is not limited to this, Or may be a light emitting cell that displays an image by emitting light according to a current corresponding to a data signal supplied from a data line DL through one thin film transistor T. [ Accordingly, the driving test circuit 140 can be changed within the scope of the technical idea of the present invention described above so as to supply a signal for performing the driving test of the pixel P constituted by the light emitting cells to each pixel P .

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.It will be understood by those skilled in the art that the present invention may be embodied in other specific forms without departing from the spirit or essential characteristics thereof. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive. The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents are to be construed as being included within the scope of the present invention do.

110: 표시 영역 120: 비표시 영역
130: 칩 실장 영역 140: 구동 검사 회로부
150: 프로브 패드부 200: 구동 집적회로
300, 700: 게이트 검사 회로 영역 400, 800: 데이터 검사 회로 영역110: display area 120: non-display area
130: chip mounting area 140: drive test circuit
150: probe pad unit 200: drive integrated circuit
300, 700: gate inspection circuit area 400, 800: data inspection circuit area

Claims

복수의 게이트 라인과 복수의 데이터 라인에 의해 마련되는 화소 영역에 형성된 복수의 화소를 가지는 표시 영역;
상기 표시 영역의 주변에 마련되는 비표시 영역;
상기 비표시 영역에 마련되며, 복수의 게이트 라인과 복수의 데이터 라인을 구동하여 상기 복수의 화소에 소정의 화상을 표시하기 위한 구동 집적회로가 실장되는 칩 실장 영역; 및
상기 칩 실장 영역의 내부에 형성되며, 적어도 하나의 게이트 인에이블 신호에 따라 복수의 게이트 라인에 적어도 하나의 게이트 검사 신호를 공급하기 위한 복수의 게이트용 박막 트랜지스터와, 적어도 하나의 데이터 인에이블 신호에 따라 복수의 데이터 라인에 적어도 하나의 데이터 검사 신호를 공급하기 위한 복수의 데이터용 박막 트랜지스터를 포함하는 구동 검사 회로부를 포함하며,
상기 복수의 게이트용 박막 트랜지스터 각각은 지그재그 형태를 가지도록 제 1 열과 제 2 열에 배치되며,
상기 제 1 열에 배치되어 상기 적어도 하나의 게이트 인에이블 신호에 따라 복수의 게이트 라인 중에서 제 1 게이트 라인군에 상기 적어도 하나의 게이트 검사 신호를 공급하는 복수의 제 1 게이트용 박막 트랜지스터; 및
상기 제 2 열에 배치되어 상기 적어도 하나의 게이트 인에이블 신호에 따라 복수의 게이트 라인 중에서 나머지 제 2 게이트 라인군에 상기 적어도 하나의 게이트 검사 신호를 공급하는 복수의 제 2 게이트용 박막 트랜지스터를 포함하며,
상기 제 1 게이트용 박막 트랜지스터의 게이트용 소스 전극과 상기 제 2 게이트용 박막 트랜지스터의 게이트용 소스 전극은 서로 인접하게 배치되고,
상기 복수의 데이터용 박막 트랜지스터 각각은 지그재그 형태를 가지도록 제 1 내지 제 3 열에 배치되며,
상기 제 1 열에 배치되어 상기 적어도 하나의 데이터 인에이블 신호에 따라 상기 복수의 화소 중에서 제 1 화소들에 상기 적어도 하나의 데이터 검사 신호를 공급하는 복수의 제 1 데이터용 박막 트랜지스터;
상기 제 2 열에 배치되어 상기 적어도 하나의데이터 인에이블 신호에 따라 상기 복수의 화소 중에서 제 2 화소들에 상기 적어도 하나의 데이터 검사 신호를 공급하는 복수의 제 2 데이터용 박막 트랜지스터; 및
상기 제 3 열에 배치되어 상기 적어도 하나의 데이터 인에이블 신호에 따라 상기 복수의 화소 중에서 나머지 제 3 화소들에 상기 적어도 하나의 데이터 검사 신호를 공급하는 복수의 제 3 데이터용 박막 트랜지스터를 포함하며,
상기 제 1 내지 제 3 데이터용 박막 트랜지스터 중 적어도 하나의 데이터용 박막 트랜지스터의 소스 전극은 나머지 데이터용 박막 트랜지스터의 소스 전극에 인접하게 배치된 디스플레이 장치.A display region having a plurality of pixels formed in a pixel region provided by a plurality of gate lines and a plurality of data lines;
A non-display area provided around the display area;
A chip mounting area provided in the non-display area and in which a driving integrated circuit for driving a plurality of gate lines and a plurality of data lines to display a predetermined image on the plurality of pixels is mounted; And
A plurality of gate thin film transistors formed in the chip mounting region for supplying at least one gate inspection signal to a plurality of gate lines in accordance with at least one gate enable signal; And a drive test circuit portion including a plurality of data thin film transistors for supplying at least one data check signal to a plurality of data lines,
Wherein each of the plurality of gate thin film transistors is arranged in a first column and a second column so as to have a zigzag shape,
A plurality of first gate thin film transistors arranged in the first column for supplying the at least one gate inspection signal to a first group of gate lines among the plurality of gate lines in accordance with the at least one gate enable signal; And
And a plurality of second gate thin film transistors arranged in the second column for supplying the at least one gate inspection signal to the remaining second gate line group among the plurality of gate lines in accordance with the at least one gate enable signal,
The source electrode for the gate of the first gate thin film transistor and the source electrode for the gate of the second gate thin film transistor are arranged adjacent to each other,
Wherein each of the plurality of data thin film transistors is arranged in first to third columns so as to have a zigzag shape,
A plurality of first data thin film transistors arranged in the first column for supplying the at least one data check signal to the first pixels among the plurality of pixels according to the at least one data enable signal;
A plurality of second data thin film transistors arranged in the second column for supplying the at least one data check signal to second pixels among the plurality of pixels according to the at least one data enable signal; And
And a plurality of third data thin film transistors arranged in the third column for supplying the at least one data check signal to the remaining third pixels among the plurality of pixels in accordance with the at least one data enable signal,
And a source electrode of at least one data thin film transistor among the first to third data thin film transistors is disposed adjacent to a source electrode of the remaining data thin film transistor.

제 1 항에 있어서,
상기 제 1 열에 배치되어 상기 데이터 인에이블 신호에 따라 상기 복수의 화소 중에서 제 1 화소들에 제 1 데이터 검사 신호를 공급하는 복수의 제 1 데이터용 박막 트랜지스터;
상기 제 2 열에 배치되어 상기 데이터 인에이블 신호에 따라 상기 복수의 화소 중에서 제 2 화소들에 제 2 데이터 검사 신호를 공급하는 복수의 제 2 데이터용 박막 트랜지스터; 및
상기 제 3 열에 배치되어 상기 데이터 인에이블 신호에 따라 상기 복수의 화소 중에서 나머지 제 3 화소들에 제 3 데이터 검사 신호를 공급하는 복수의 제 3 데이터용 박막 트랜지스터를 포함하는 디스플레이 장치.The method according to claim 1,
A plurality of first data thin film transistors arranged in the first column for supplying a first data check signal to the first pixels among the plurality of pixels in accordance with the data enable signal;
A plurality of second data thin film transistors arranged in the second column for supplying a second data check signal to the second pixels among the plurality of pixels according to the data enable signal; And
And a plurality of third data thin film transistors arranged in the third column for supplying a third data check signal to the remaining third pixels among the plurality of pixels in accordance with the data enable signal.

제 1 항에 있어서,
상기 제 1 열에 배치되어 상기 게이트 인에이블 신호에 따라 복수의 게이트 라인 중에서 제 1 게이트 라인군에 제 1 게이트 검사 신호를 공급하는 복수의 제 1 게이트용 박막 트랜지스터; 및
상기 제 2 열에 배치되어 상기 게이트 인에이블 신호에 따라 복수의 게이트 라인 중에서 나머지 제 2 게이트 라인군에 제 2 게이트 검사 신호를 공급하는 복수의 제 2 게이트용 박막 트랜지스터를 포함하는 디스플레이 장치.The method according to claim 1,
A plurality of first gate thin film transistors arranged in the first column for supplying a first gate inspection signal to a first gate line group among a plurality of gate lines in accordance with the gate enable signal; And
And a plurality of second gate thin film transistors arranged in the second column for supplying a second gate inspection signal to the remaining second gate line group among the plurality of gate lines in accordance with the gate enable signal.

제 1 항에 있어서,
상기 제 1 열에 배치되어 제 1 데이터 인에이블 신호에 따라 상기 복수의 화소 중에서 제 1 화소들에 상기 데이터 검사 신호를 공급하는 복수의 제 1 데이터용 박막 트랜지스터;
상기 제 2 열에 배치되어 제 2 데이터 인에이블 신호에 따라 상기 복수의 화소 중에서 제 2 화소들에 상기 데이터 검사 신호를 공급하는 복수의 제 2 데이터용 박막 트랜지스터; 및
상기 제 3 열에 배치되어 제 3 데이터 인에이블 신호에 따라 상기 복수의 화소 중에서 나머지 제 3 화소들에 상기 데이터 검사 신호를 공급하는 복수의 제 3 데이터용 박막 트랜지스터를 포함하는 디스플레이 장치.The method according to claim 1,
A plurality of first data thin film transistors arranged in the first column for supplying the data check signals to first pixels among the plurality of pixels according to a first data enable signal;
A plurality of second data thin film transistors arranged in the second column for supplying the data inspection signals to the second pixels among the plurality of pixels in accordance with a second data enable signal; And
And a plurality of third data thin film transistors arranged in the third column for supplying the data check signals to remaining third pixels among the plurality of pixels in accordance with a third data enable signal.

제 1 항에 있어서,
상기 제 1 열에 배치되어 제 1 게이트 인에이블 신호에 따라 복수의 게이트 라인 중에서 제 1 게이트 라인군에 상기 게이트 검사 신호를 공급하는 복수의 제 1 게이트용 박막 트랜지스터; 및
상기 제 2 열에 배치되어 제 2 게이트 인에이블 신호에 따라 복수의 게이트 라인 중에서 나머지 제 2 게이트 라인군에 상기 게이트 검사 신호를 공급하는 복수의 제 2 게이트용 박막 트랜지스터를 포함하는 디스플레이 장치.The method according to claim 1,
A plurality of first gate thin film transistors arranged in the first column for supplying the gate inspection signal to a first group of gate lines among a plurality of gate lines in accordance with a first gate enable signal; And
And a plurality of second gate thin film transistors arranged in the second column for supplying the gate inspection signal to the remaining second gate line group out of the plurality of gate lines in accordance with a second gate enable signal.

제 1 항에 있어서,
상기 칩 실장 영역의 외부에 형성된 프로브 패드부를 더 포함하여 구성되며,
상기 프로브 패드부는,
상기 복수의 게이트용 박막 트랜지스터에 상기 적어도 하나의 게이트 검사 신호와 상기 적어도 하나의 게이트 인에이블 신호를 공급하기 위한 복수의 게이트 프로브 패드; 및
상기 복수의 데이터용 박막 트랜지스터에 적어도 하나의 데이터 검사 신호와 적어도 하나의 데이터 인에이블 신호를 공급하기 위한 복수의 데이터 프로브 패드를 포함하는 디스플레이 장치.The method according to claim 1,
And a probe pad portion formed outside the chip mounting region,
The probe pad unit may include:
A plurality of gate probe pads for supplying the at least one gate inspection signal and the at least one gate enable signal to the plurality of gate thin film transistors; And
And a plurality of data probe pads for supplying at least one data check signal and at least one data enable signal to the plurality of data thin film transistors.

제 1 항에 있어서,
상기 구동 검사 회로부는,
지그재그 형태를 가지도록 제 1 내지 제 3 열에 배치된 상기 복수의 데이터용 박막 트랜지스터를 포함하는 데이터 검사 회로 영역; 및
지그재그 형태를 가지도록 제 1 및 제 2 열에 배치된 상기 복수의 게이트용 박막 트랜지스터를 포함하는 게이트 검사 회로 영역을 포함하는 디스플레이 장치.The method according to claim 1,
Wherein the drive test circuit unit comprises:
A data checking circuit region including the plurality of data thin film transistors arranged in the first to third columns so as to have a zigzag shape; And
And a gate inspection circuit area including the plurality of gate thin film transistors arranged in the first and second columns so as to have a zigzag shape.

제 7 항에 있어서,
상기 복수의 데이터용 박막 트랜지스터는,
상기 데이터 인에이블 신호가 공급되는 데이터용 게이트 전극;
상기 제 1 내지 제 3 열에 지그재그 형태로 배치되도록 상기 데이터용 게이트 전극 상에 소정 간격으로 형성된 복수의 데이터용 반도체층;
상기 제 1 내지 제 3 열 각각에 형성된 상기 복수의 데이터용 반도체층 각각의 일측에 중첩되도록 형성되어 상기 적어도 하나의 데이터 검사 신호가 공급되는 복수의 데이터용 소스 전극; 및
상기 소스 전극과 소정 간격 이격되도록 상기 복수의 데이터용 반도체층 각각의 타측에 중첩되도록 형성되어 상기 데이터 라인에 접속된 복수의 데이터용 드레인 전극을 포함하는 디스플레이 장치.8. The method of claim 7,
Wherein the plurality of data thin film transistors comprise:
A gate electrode for data to which the data enable signal is supplied;
A plurality of data semiconductor layers formed on the data gate electrodes at predetermined intervals so as to be arranged in a zigzag manner in the first to third columns;
A plurality of data source electrodes formed to overlap with one side of each of the plurality of data semiconductor layers formed in each of the first to third columns and supplied with the at least one data inspection signal; And
And a plurality of data drain electrodes connected to the data lines so as to be overlapped on the other side of each of the plurality of data semiconductor layers so as to be spaced apart from the source electrodes by a predetermined distance.

제 8 항에 있어서,
상기 데이터 검사 회로 영역은,
상기 제 1 열에 형성된 상기 복수의 소스 전극에 제 1 데이터 검사 신호를 공급하기 위한 제 1 신호 공급부;
상기 제 2 열에 형성된 상기 복수의 소스 전극에 제 2 데이터 검사 신호를 공급하기 위한 제 2 신호 공급부; 및
상기 제 3 열에 형성된 상기 복수의 소스 전극에 제 3 데이터 검사 신호를 공급하기 위한 제 3 신호 공급부를 더 포함하는 디스플레이 장치.9. The method of claim 8,
The data checking circuit region includes:
A first signal supply unit for supplying a first data inspection signal to the plurality of source electrodes formed in the first column;
A second signal supply unit for supplying a second data inspection signal to the plurality of source electrodes formed in the second column; And
And a third signal supply unit for supplying a third data inspection signal to the plurality of source electrodes formed in the third column.

제 7 항에 있어서,
상기 복수의 데이터용 박막 트랜지스터는,
상기 제 1 내지 제 3 열에 대응되도록 소정 간격으로 형성되어 각기 다른 제 1 내지 제 3 데이터 인에이블 신호가 공급되는 제 1 내지 제 3 데이터용 게이트 전극;
상기 제 1 내지 제 3 열에 지그재그 형태로 배치되도록 상기 제 1 내지 제 3 데이터용 게이트 전극 각각 상에 소정 간격으로 형성된 복수의 데이터용 반도체층;
상기 복수의 데이터용 반도체층 각각의 일측에 중첩되도록 형성되어 상기 데이터 검사 신호가 공급되는 복수의 데이터용 소스 전극; 및
상기 소스 전극과 소정 간격 이격되도록 상기 복수의 데이터용 반도체층 각각의 타측에 중첩되도록 형성되어 상기 데이터 라인에 접속된 복수의 데이터용 드레인 전극을 포함하는 디스플레이 장치.8. The method of claim 7,
Wherein the plurality of data thin film transistors comprise:
First to third data gate electrodes formed at predetermined intervals to correspond to the first to third columns and supplied with different first to third data enable signals;
A plurality of data semiconductor layers formed at predetermined intervals on the first to third data gate electrodes so as to be arranged in zigzags in the first to third columns;
A plurality of source electrodes for data which are formed so as to overlap one side of each of the plurality of data semiconductor layers and to which the data inspection signal is supplied; And
And a plurality of data drain electrodes connected to the data lines so as to be overlapped on the other side of each of the plurality of data semiconductor layers so as to be spaced apart from the source electrodes by a predetermined distance.

제 10 항에 있어서,
상기 데이터 검사 회로 영역은 상기 제 1 내지 제 3 열에 형성된 상기 복수의 소스 전극에 상기 데이터 검사 신호를 동시에 공급하기 위한 신호 공급부를 더 포함하는 디스플레이 장치.11. The method of claim 10,
Wherein the data checking circuit region further comprises a signal supplying portion for simultaneously supplying the data checking signal to the plurality of source electrodes formed in the first to third columns.

제 7 항에 있어서,
상기 복수의 게이트용 박막 트랜지스터는,
상기 게이트 인에이블 신호가 공급되는 게이트용 게이트 전극;
상기 제 1 및 제 2 열에 지그재그 형태로 배치되도록 상기 게이트용 게이트 전극 상에 소정 간격으로 형성된 복수의 게이트용 반도체층;
상기 제 1 및 제 2 열 각각에 형성된 상기 복수의 게이트용 반도체층 각각의 일측에 중첩되도록 형성되어 상기 적어도 하나의 게이트 검사 신호가 공급되는 복수의 소스 전극; 및
상기 소스 전극과 소정 간격 이격되도록 상기 복수의 게이트용 반도체층 각각의 타측에 중첩되도록 형성되어 상기 게이트 라인에 접속된 복수의 드레인 전극을 포함하는 디스플레이 장치.8. The method of claim 7,
Wherein the plurality of gate thin film transistors comprise:
A gate electrode for a gate to which the gate enable signal is supplied;
A plurality of gate semiconductor layers formed at predetermined intervals on the gate electrode for a gate so as to be arranged in a staggered manner in the first and second columns;
A plurality of source electrodes formed to overlap with one side of each of the plurality of gate semiconductor layers formed in each of the first and second columns and supplied with the at least one gate inspection signal; And
And a plurality of drain electrodes formed on the other side of each of the plurality of gate semiconductor layers so as to be spaced apart from the source electrode by a predetermined distance and connected to the gate line.

제 12 항에 있어서,
상기 게이트 검사 회로 영역은,
상기 제 1 열에 형성된 상기 복수의 소스 전극에 제 1 게이트 검사 신호를 공급하기 위한 제 1 신호 공급부; 및
상기 제 2 열에 형성된 상기 복수의 소스 전극에 제 2 게이트 검사 신호를 공급하기 위한 제 2 신호 공급부를 더 포함하는 디스플레이 장치.13. The method of claim 12,
Wherein the gate inspection circuit region comprises:
A first signal supply unit for supplying a first gate inspection signal to the plurality of source electrodes formed in the first column; And
And a second signal supply unit for supplying a second gate inspection signal to the plurality of source electrodes formed in the second column.

제 7 항에 있어서,
상기 복수의 게이트용 박막 트랜지스터는,
상기 제 1 및 제 2 열에 대응되도록 소정 간격으로 형성되어 서로 다른 제 1 및 제 2 게이트 인에이블 신호가 공급되는 제 1 및 제 2 게이트용 게이트 전극;
상기 제 1 및 제 2 열에 지그재그 형태로 배치되도록 상기 제 1 및 제 2 게이트용 게이트 전극 각각 상에 소정 간격으로 형성된 복수의 게이트용 반도체층;
상기 복수의 게이트용 반도체층 각각의 일측에 중첩되도록 형성되어 상기 게이트 검사 신호가 공급되는 복수의 소스 전극; 및
상기 소스 전극과 소정 간격 이격되도록 상기 복수의 게이트용 반도체층 각각의 타측에 중첩되도록 형성되어 상기 게이트 라인에 접속된 복수의 드레인 전극을 포함하는 디스플레이 장치.8. The method of claim 7,
Wherein the plurality of gate thin film transistors comprise:
First and second gate electrodes formed at predetermined intervals to correspond to the first and second columns and supplied with different first and second gate enable signals;
A plurality of gate semiconductor layers formed on the first and second gate electrodes at predetermined intervals so as to be arranged in a staggered manner in the first and second columns;
A plurality of source electrodes formed to overlap with one side of each of the plurality of gate semiconductor layers and supplied with the gate inspection signal; And
And a plurality of drain electrodes formed on the other side of each of the plurality of gate semiconductor layers so as to be spaced apart from the source electrode by a predetermined distance and connected to the gate line.

제 14 항에 있어서,
상기 게이트 검사 회로 영역은 상기 제 1 및 제 2 열에 형성된 상기 복수의 소스 전극에 상기 게이트 검사 신호를 동시에 공급하기 위한 신호 공급부를 더 포함하는 디스플레이 장치.15. The method of claim 14,
Wherein the gate inspection circuit region further comprises a signal supply portion for simultaneously supplying the gate inspection signal to the plurality of source electrodes formed in the first and second columns.

제 12 항 또는 제 14 항에 있어서,
상기 제 1 열에 형성된 드레인 전극 각각은 복수의 게이트 라인 중에서 홀수번째 게이트 라인에 접속되고,
상기 제 2 열에 형성된 드레인 전극 각각은 복수의 게이트 라인 중에서 짝수번째 게이트 라인에 접속되는 디스플레이 장치.15. The method according to claim 12 or 14,
Each of the drain electrodes formed in the first column is connected to odd-numbered gate lines among the plurality of gate lines,
And each of the drain electrodes formed in the second column is connected to even-numbered gate lines among the plurality of gate lines.