KR101691097B1 - Nonvolatile memory device having odd mats, block setting method thereof and memory system having the same - Google Patents

Abstract

본 발명의 실시 예에 따른 비휘발성 메모리 장치는, 복수의 메모리 블록들을 갖는 홀수(3이상의 자연수)의 매트들, 및 입력된 어드레스에 따라 상기 매트들 중 적어도 하나에서 상기 복수의 메모리 블록들 중 하나를 선택하는 어드레스 디코더들을 포함한다. 본 발명에 따른 비휘발성 메모리 장치는, 홀수의 매트들로 구현됨으로써 제한된 패키지 내에서 블록의 개수를 증가하면서 성능 열화 및 읽기 실패를 줄일 수 있다.A nonvolatile memory device according to an embodiment of the present invention includes an odd number (3 or more natural numbers) mats having a plurality of memory blocks, and one of the plurality of memory blocks in at least one of the mats according to an input address Address decoders. The nonvolatile memory device according to the present invention can be implemented with odd mats to reduce the performance deterioration and read failure while increasing the number of blocks in the limited package.

Description

홀수의 매트들을 구비한 비휘발성 메모리 장치, 그것의 블록 설정 방법, 그것을 포함하는 메모리 시스템{NONVOLATILE MEMORY DEVICE HAVING ODD MATS, BLOCK SETTING METHOD THEREOF AND MEMORY SYSTEM HAVING THE SAME}TECHNICAL FIELD [0001] The present invention relates to a nonvolatile memory device having an odd number of mats, a block setting method thereof, and a memory system including the same. BACKGROUND OF THE INVENTION [0002]

본 발명은 홀수의 매트들을 구비한 비휘발성 메모리 장치, 그것의 블록 설정 방법 및 그것을 포함한 메모리 시스템에 관한 것이다.The present invention relates to a nonvolatile memory device having odd mats, a block setting method thereof and a memory system including the same.

반도체 메모리 장치는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터와 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로 높은 집적도 및 빠른 속도를 위한 축소(Scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.Semiconductor memory devices are typically the most essential microelectronic devices for digital logic designs such as computers and applications based on microprocessors ranging from satellites to consumer electronics technologies. Advances in semiconductor memory fabrication techniques, including process enhancements and technology development through scaling for high integration and high speed, can help establish performance criteria for other digital logic families.

반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치로 나누어진다. 비휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 비휘발성 메모리에 저장되는 데이터는 메모리 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 비휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로 코드의 저장을 위해서 사용된다. Semiconductor memory devices are roughly divided into volatile semiconductor memory devices and nonvolatile semiconductor memory devices. The nonvolatile semiconductor memory device can store data even when the power is turned off. The data stored in the nonvolatile memory is either permanent or reprogrammable, depending on the memory fabrication technique. Non-volatile semiconductor memory devices are used for storage of programs and microcode in a wide range of applications such as computers, avionics, communications, and consumer electronics technology industries.

비휘발성 메모리 장치의 대표적인 예로 플래시 메모리 장치가 있다. 최근 들어 메모리 장치에 대한 고집적 요구가 증가함에 따라, 하나의 메모리 셀에 멀티 비트를 저장하는 멀티-비트 메모리 장치들이 보편화되고 있다.A representative example of a non-volatile memory device is a flash memory device. In recent years, as the demand for highly integrated memory devices has increased, multi-bit memory devices that store multi-bits in one memory cell have become popular.

본 발명의 목적은 홀수의 매트들을 구비한 비휘발성 메모리 장치 및 그것을 포함한 메모리 시스템을 제공하는데 있다.It is an object of the present invention to provide a nonvolatile memory device having an odd number of mats and a memory system including the same.

본 발명의 목적은 제한된 패키지 내에서 블록의 개수를 증가하면서 성능 열화 및 읽기 실패를 줄이는 비휘발성 메모리 장치 및 그것을 포함한 메모리 시스템을 제공하는 데 있다.It is an object of the present invention to provide a nonvolatile memory device that reduces performance degradation and read failure while increasing the number of blocks within a limited package and a memory system including the same.

본 발명의 실시 예에 따른 비휘발성 메모리 장치는, 복수의 메모리 블록들을 갖는 홀수(3이상의 자연수)의 매트들, 및 입력된 어드레스에 따라 상기 매트들 중 적어도 하나에서 상기 복수의 메모리 블록들 중 하나를 선택하는 어드레스 디코더들을 포함한다.A nonvolatile memory device according to an embodiment of the present invention includes an odd number (3 or more natural numbers) mats having a plurality of memory blocks, and one of the plurality of memory blocks in at least one of the mats according to an input address Address decoders.

실시 예에 있어서, 상기 복수의 메모리 블록들 각각은, 스택된 반도체 층들에 형성된 수직형 낸드 스트링들로 구성된다.In an embodiment, each of the plurality of memory blocks comprises vertical NAND strings formed in the stacked semiconductor layers.

실시 예에 있어서, 상기 복수의 메모리 블록들 각각은, 하나의 반도체 층에 형성된 낸드 스트링들로 구성된다.In an embodiment, each of the plurality of memory blocks is composed of NAND strings formed in one semiconductor layer.

실시 예에 있어서, 상기 매트들 중 적어도 하나는, 짝수 어드레스에 따라 선택되는 적어도 하나의 메모리 블록 및 홀수 어드레스에 따라 선택되는 적어도 하나의 메모리 블록을 포함한다.In an embodiment, at least one of the mats includes at least one memory block selected according to an even address and at least one memory block selected according to an odd address.

실시 예에 있어서, 상기 매트들 중 적어도 하나는, 짝수 어드레스에 따라 선택되는 메모리 블록들만 포함한다.In an embodiment, at least one of the mats includes only memory blocks selected according to an even address.

실시 예에 있어서, 상기 매트들 중 적어도 하나는, 홀수 어드레스에 따라 선택되는 메모리 블록들만 포함한다.In an embodiment, at least one of the mats includes only memory blocks selected according to an odd address.

실시 예에 있어서, 상기 어드레스 디코더들 중 적어도 두 개는 서로 인접하여 배치된다.In an embodiment, at least two of the address decoders are arranged adjacent to each other.

본 발명의 다른 실시 예에 따른 비휘발성 메모리 장치는, 제 1 메모리 블록들을 갖는 제 1 매트, 제 2 메모리 블록들을 갖는 제 2 매트, 제 3 메모리 블록들을 갖는 제 3 매트, 제 1 짝수 어드레스에 따라 제 1 메모리 블록들 중 어느 하나를 선택하는 제 1 어드레스 디코더, 제 2 짝수 어드레스 혹은 제 1 홀수 어드레스에 따라 제 2 메모리 블록들 중 어느 하나를 선택하는 제 2 어드레스 디코더, 및 제 2 홀수 어드레스에 따라 제 3 메모리 블록들 중 어느 하나를 선택하는 제 3 어드레스 디코더를 포함한다.A non-volatile memory device according to another embodiment of the present invention includes a first memory having first memory blocks, a second memory having second memory blocks, a third memory having third memory blocks, A first address decoder for selecting any one of the first memory blocks, a second address decoder for selecting any one of the second memory blocks according to the second even address or the first odd address, And a third address decoder for selecting any one of the third memory blocks.

실시 예에 있어서, 상기 제 1 어드레스 디코더는 상기 제 1 매트의 우측에 배치되고, 상기 제 2 어드레스 디코더는 상기 제 1 어드레스 디코더의 우측과 상기 제 2 매트의 좌측 사이에 배치되고, 상기 제 3 어드레스 디코더는 상기 제 2 매트의 우측 및 상기 제 3 매트의 좌측 사이에 배치된다.In an embodiment, the first address decoder is disposed on the right side of the first mat, the second address decoder is disposed between the right side of the first address decoder and the left side of the second mat, And a decoder is disposed between the right side of the second mat and the left side of the third mat.

실시 예에 있어서, 상기 제 1 어드레스 디코더는 상기 제 1 매트의 우측에 배치되고, 상기 제 2 어드레스 디코더는 상기 제 1 어드레스 디코더의 우측에 배치된 상기 제 2 매트의 우측에 배치되고, 상기 제 3 어드레스 디코더는 상기 제 2 어드레스 디코더의 우측 및 상기 제 3 매트의 좌측 사이에 배치된다.In an embodiment, the first address decoder is disposed on the right side of the first mat, the second address decoder is disposed on the right side of the second mat disposed on the right side of the first address decoder, The address decoder is disposed between the right side of the second address decoder and the left side of the third mat.

실시 예에 있어서, 상기 제 1 어드레스 디코더는 상기 제 1 매트의 우측에 배치되고, 상기 제 2 어드레스 디코더는 상기 제 1 어드레스 디코더의 우측에 배치된 상기 제 2 매트의 우측에 배치되고, 상기 제 3 어드레스 디코더는 상기 제 2 어드레스 디코더의 우측에 배치된 상기 제 3 매트의 우측에 배치된다.In an embodiment, the first address decoder is disposed on the right side of the first mat, the second address decoder is disposed on the right side of the second mat disposed on the right side of the first address decoder, And the address decoder is disposed on the right side of the third mat arranged on the right side of the second address decoder.

실시 예에 있어서, 상기 제 1 어드레스 디코더는 상기 제 1 매트의 좌측에 배치되고, 상기 제 2 어드레스 디코더는 상기 제 1 매트의 우측에 배치되고, 상기 제 3 어드레스 디코더는 상기 제 2 어드레스 디코더의 우측에 배치된 상기 제 3 매트의 좌측에 배치된다.In an embodiment, the first address decoder is located on the left side of the first mat, the second address decoder is located on the right side of the first mat, and the third address decoder is located on the right side of the second address decoder And is disposed on the left side of the third mat.

실시 예에 있어서, 상기 제 1 어드레스 디코더는 상기 제 1 매트의 우측에 배치되고, 상기 제 2 어드레스 디코더는 상기 제 1 어드레스 디코더의 우측 및 상기 제 2 매트의 좌측 사이에 배치되고, 상기 제 3 어드레스 디코더는 상기 제 2 매트의 우측에 배치된 상기 제 3 매트의 우측에 배치된다.In an embodiment, the first address decoder is disposed on the right side of the first mat, the second address decoder is disposed between the right side of the first address decoder and the left side of the second mat, And the decoder is disposed on the right side of the third mat disposed on the right side of the second mat.

실시 예에 있어서, 상기 제 1 내지 제 3 매트들은 서로 다른 웰들에 형성된다.In an embodiment, the first to third mats are formed in different wells.

본 발명의 실시 예에 따른 메모리 시스템은, 복수의 메모리 블록들을 갖는 3개 이상의 홀수의 매트들을 포함하는 비휘발성 메모리 장치, 및 상기 비휘발성 메모리 장치를 제어하고, 어드레스에 따라 상기 매트들 중 선택되는 매트가 결정되도록 상기 복수의 메모리 블록들을 관리하는 메모리 제어기를 포함한다.A memory system in accordance with an embodiment of the present invention includes a non-volatile memory device including three or more odd numbered mats having a plurality of memory blocks, and a controller for controlling the non-volatile memory device, And a memory controller for managing the plurality of memory blocks so that a mat is determined.

실시 예에 있어서, 상기 메모리 제어기는, 상기 매트들 중 적어도 하나가 짝수 어드레스에 따라 선택되는 메모리 블록 및 홀수 어드레스에 따라 선택되는 메모리 블록을 갖도록 상기 복수의 메모리 블록들을 관리한다.In an embodiment, the memory controller manages the plurality of memory blocks so that at least one of the mats has a memory block selected according to an even address and a memory block selected according to an odd address.

실시 예에 있어서, 상기 메모리 제어기는, 상기 매트들 중 적어도 하나가 짝수 어드레스에 따라 선택되는 메모리 블록들만 갖도록 상기 복수의 메모리 블록들을 관리한다.In an embodiment, the memory controller manages the plurality of memory blocks such that at least one of the mats has only memory blocks selected according to an even address.

실시 예에 있어서, 상기 메모리 제어기는, 상기 매트들 중 적어도 하나가 홀수 어드레스에 따라 선택되는 메모리 블록들만 갖도록 상기 복수의 메모리 블록들을 관리한다.In an embodiment, the memory controller manages the plurality of memory blocks such that at least one of the mats has only memory blocks selected according to an odd address.

본 발명의 다른 실시 예에 따른 메모리 시스템은, 비휘발성 메모리 장치, 및A memory system according to another embodiment of the present invention includes a non-volatile memory device,

상기 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하고, 상기 비휘발성 메모리 장치는, 복수의 메모리 블록들을 갖는 홀수(3이상의 자연수)의 매트들, 및 입력된 어드레스에 따라 상기 매트들 중 적어도 하나에서 상기 복수의 메모리 블록들 중 하나를 선택하는 어드레스 디코더들을 포함한다.Volatile memory device, wherein the non-volatile memory device comprises: an odd (three or more natural number) mats having a plurality of memory blocks and at least one of the mats And address decoders for selecting one of the plurality of memory blocks.

실시 예에 있어서, 상기 매트들 중 적어도 하나는, 상기 비휘발성 메모리 장치를 구동하기 위한 정보를 저장하는 정보 데이터 블록을 포함한다.In an embodiment, at least one of the mats includes an information data block storing information for driving the non-volatile memory device.

본 발명의 실시 예에 따른 비휘발성 메모리 장치의 블록 설정 방법은, 상기 비휘발성 메모리 장치는 홀수(3이상의 자연수)의 매트들을 포함하고, 홀수 어드레스에 따라 선택되는 복수의 짝수 블록들을 갖는 적어도 하나의 매트를 설정하는 단계, 짝수 어드레스에 따라 선택되는 복수의 홀수 블록들을 갖는 적어도 하나의 매트를 설정하는 단계, 및 홀수 어드레스에 따라 선택되는 복수의 짝수 블록들 및 짝수 어드레스에 따라 선택되는 복수의 홀수 블록들을 갖는 적어도 하나의 매트를 설정하는 단계를 포함한다.The method of setting a block of a non-volatile memory device according to an embodiment of the present invention is characterized in that the non-volatile memory device includes an odd number (3 or more natural numbers) of mats and includes at least one Setting a mat, setting at least one mat with a plurality of odd blocks to be selected according to an even address, and setting a plurality of odd blocks selected in accordance with an odd address and a plurality of odd blocks And setting at least one mat having a plurality of mats.

실시 예에 있어서, 상기 홀수의 매트들 각각은, 복수의 비트라인들 및 하나의 웰을 공유한다.In an embodiment, each of the odd mats shares a plurality of bit lines and a well.

상술한 바와 같이, 본 발명에 따른 비휘발성 메모리 장치는, 홀수의 매트들로 구현됨으로써 제한된 패키지 내에서 블록의 개수를 증가하면서 성능 열화 및 읽기 실패를 줄일 수 있다.As described above, the nonvolatile memory device according to the present invention can be implemented with an odd number of mats, thereby reducing the performance deterioration and the reading failure while increasing the number of blocks in the limited package.

도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1에 도시된 비휘발성 메모리 장치가 제한된 패키지 내에서 메모리 블록들의 개수를 증가하면서 성능 열화 및 읽기 실패를 줄이는 이유를 보여주기 위한 도면이다.
도 3은 도 1에 도시된 매트들에 포함된 메모리 블록에 대한 제 1 실시 예를 보여주는 도면이다.
도 4는 도 1에 도시된 매트들에 포함된 메모리 블록에 대한 제 2 실시 예를 보여주는 도면이다.
도 5는 매트별 메모리 블록 배치에 대한 제 1 실시 예를 보여주는 도면이다.
도 6은 매트별 메모리 블록 배치에 대한 제 2 실시 예를 보여주는 도면이다.
도 7은 매트별 메모리 블록 배치에 대한 제 3 실시 예를 보여주는 도면이다.
도 8은 매트별 메모리 블록 배치에 대한 제 4 실시 예를 보여주는 도면이다.
도 9는 매트별 메모리 블록 배치에 대한 제 5 실시 예를 보여주는 도면이다.
도 10은 매트별 메모리 블록 배치에 대한 제 6 실시 예를 보여주는 도면이다.
도 11은 어드레스 디코더의 배치에 대한 제 1 실시 예를 보여주는 도면이다.
도 12는 어드레스 디코더의 배치에 대한 제 2 실시 예를 보여주는 도면이다.
도 13은 어드레스 디코더의 배치에 대한 제 3 실시 예를 보여주는 도면이다.
도 14는 어드레스 디코더의 배치에 대한 제 4 실시 예를 보여주는 도면이다.
도 15는 본 발명에 따른 비휘발성 메모리 장치에 대한 제 2 실시 예를 보여주는 도면이다.
도 16은 5개의 어드레스 디코더들의 배치에 대한 제 1 실시 예를 보여주는 도면이다.
도 17은 5개의 어드레스 디코더들의 배치에 대한 제 2 실시 예를 보여주는 도면이다.
도 18은 5개의 어드레스 디코더들의 배치에 대한 제 3 실시 예를 보여주는 도면이다.
도 19는 5개의 어드레스 디코더들의 배치에 대한 제 4 실시 예를 보여주는 도면이다.
도 20은 5개의 어드레스 디코더들의 배치에 대한 제 5 실시 예를 보여주는 도면이다.
도 21은 5개의 어드레스 디코더들의 배치에 대한 제 6 실시 예를 보여주는 도면이다.
도 22는 5개의 어드레스 디코더들에 배치에 대한 제 7 실시 예를 보여주는 도면이다.
도 23은 5개의 어드레스 디코더들의 배치에 대한 제 8 실시 예를 보여주는 도면이다.
도 24는 5개의 어드레스 디코더들의 배치에 대한 제 9 실시 예를 보여주는 도면이다.
도 25는 본 발명에 따른 비휘발성 메모리 장치에 대한 제 3 실시 예를 보여주는 도면이다.
도 26은 메모리 제어기로부터 매트들의 짝수 블록, 홀수 블록, 및 짝홀수 블록이 변경되는 것을 보여주기 위한 도면이다.
도 27은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 28은 본 발명의 실시 예에 따른 메모리 카드에 대한 블록도이다.
도 29는 본 발명의 실시 예에 따른 모비낸드를 보여주는 블록도이다.
도 30은 본 발명의 실시 예에 따른 SSD를 보여주는 블록도이다.
도 31은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 보여주는 블록도이다.
도 32는 본 발명의 실시 예에 따른 전자기기에 대한 블록도이다.
도 33은 본 발명의 실시 예에 따른 서버 시스템을 보여주는 블록도이다.1 is a block diagram illustrating a non-volatile memory device in accordance with an embodiment of the present invention.
2 is a diagram illustrating the reason why the nonvolatile memory device shown in FIG. 1 reduces performance degradation and read failure while increasing the number of memory blocks in a limited package.
FIG. 3 is a view showing a first embodiment of a memory block included in the mats shown in FIG. 1. FIG.
FIG. 4 is a view showing a second embodiment of a memory block included in the mats shown in FIG. 1. FIG.
5 is a view showing a first embodiment of a memory block arrangement for each mat.
6 is a view showing a second embodiment of a memory block arrangement for each mat.
7 is a view showing a third embodiment of a memory block arrangement for each mat.
FIG. 8 is a view showing a fourth embodiment of a memory block arrangement for each mat.
9 is a view showing a fifth embodiment of a memory block arrangement for each mat.
10 is a diagram showing a sixth embodiment of a memory block arrangement for each mat.
11 is a view showing a first embodiment of the arrangement of the address decoder.
12 is a diagram showing a second embodiment of the arrangement of the address decoder.
13 is a diagram showing a third embodiment of the arrangement of the address decoder.
14 is a diagram showing a fourth embodiment of the arrangement of the address decoder.
15 is a view showing a second embodiment of a nonvolatile memory device according to the present invention.
16 is a diagram showing a first embodiment of the arrangement of five address decoders.
17 is a diagram showing a second embodiment of the arrangement of five address decoders.
18 is a diagram showing a third embodiment of the arrangement of five address decoders.
19 is a diagram showing a fourth embodiment of the arrangement of five address decoders.
20 is a diagram showing a fifth embodiment of the arrangement of five address decoders.
21 is a diagram showing a sixth embodiment of the arrangement of five address decoders.
22 is a diagram showing a seventh embodiment of the arrangement in five address decoders.
23 is a diagram showing an eighth embodiment of the arrangement of five address decoders.
24 is a diagram showing a ninth embodiment of the arrangement of five address decoders.
25 is a view showing a third embodiment of a nonvolatile memory device according to the present invention.
26 is a diagram for showing that the even block, the odd block, and the odd odd block of the mat are changed from the memory controller.
27 is a block diagram illustrating a memory system in accordance with an embodiment of the present invention.
28 is a block diagram of a memory card according to an embodiment of the present invention.
29 is a block diagram illustrating a Moving NAND according to an embodiment of the present invention.
30 is a block diagram illustrating an SSD according to an embodiment of the present invention.
31 is a block diagram illustrating a computing system according to an embodiment of the present invention.
32 is a block diagram of an electronic apparatus according to an embodiment of the present invention.
33 is a block diagram illustrating a server system according to an embodiment of the present invention.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily carry out the technical idea of the present invention.

도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 비휘발성 메모리 장치(100)는 제 1 매트(111) 내지 제 3 매트(113), 제 1 어드레스 디코더(121) 내지 제 3 어드레스 디코더(123), 제 1 페이지 버퍼(131) 내지 제 3 페이지 버퍼(133), 및 제어 로직(141)을 포함한다. 여기서, 매트(MAT)는, 비트라인들(도시되지 않음) 및 웰(Well)을 공유한 메모리 블록들의 집합이며, 플레인(Plain)이라는 용어로 불리기도 한다.1 is a block diagram illustrating a non-volatile memory device 100 in accordance with an embodiment of the present invention. 1, the nonvolatile memory device 100 includes a first mat 111 to a third mat 113, a first address decoder 121 to a third address decoder 123, a first page buffer 131 ) To the third page buffer 133, and control logic 141. [ Here, the mat MAT is a set of memory blocks that share bit lines (not shown) and wells, and may be referred to as a plain.

본 발명의 비휘발성 메모리 장치(100)는 낸드 플래시 메모리 장치, 노아 플래시 메모리 장치, 저항변화 메모리 장치(Resistive Random Access Memory: RRAM), 상변화 메모리 장치(Phase-Change Memory: PRAM), 자기저항 메모리 장치(Magnetroresistive Random Access Memory: MRAM), 강유전체 메모리 장치(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리 장치(Spin Transfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다. 또한, 본 발명의 비휘발성 메모리 장치(100)는 3차원 어레이 구조(Three-Dimentional Array Structure)로 구현될 수 있다. 또한, 본 발명의 비휘발성 메모리 장치(100)는 수직형 낸드 구조(Vertical NAND Structure)로 구현될 수 있다. 아래에서는 설명의 편의를 위하여, 본 발명의 비휘발성 메모리 장치(100)가 낸드 플래시 메모리 장치라고 가정하겠다.The non-volatile memory device 100 of the present invention may be implemented as a NAND flash memory device, a Noah flash memory device, a Resistive Random Access Memory (RRAM), a Phase-Change Memory (PRAM) A magnetic random access memory (MRAM), a ferroelectric random access memory (FRAM), a spin transfer random access memory (STT-RAM), or the like. In addition, the non-volatile memory device 100 of the present invention may be implemented as a three-dimensional array structure. In addition, the nonvolatile memory device 100 of the present invention may be implemented as a vertical NAND structure. Hereinafter, for convenience of description, it is assumed that the nonvolatile memory device 100 of the present invention is a NAND flash memory device.

각각의 매트들(111, 112, 113)은 복수의 메모리 블록들(도시되지 않음)을 포함한다. 여기서, 각각의 복수의 메모리 블록들은 복수의 워드라인들(도시되지 않음)과 복수의 비트라인들(도시되지 않음)이 교차된 곳에 형성된 복수의 메모리 셀들(도시되지 않음)을 포함한다. 여기서, 복수의 메모리 셀들은 적어도 하나의 비트의 데이터를 저장한다.Each of the mats 111, 112, and 113 includes a plurality of memory blocks (not shown). Here, each of the plurality of memory blocks includes a plurality of memory cells (not shown) formed at the intersection of a plurality of word lines (not shown) and a plurality of bit lines (not shown). Here, the plurality of memory cells store at least one bit of data.

매트들(111, 112, 113) 중 적어도 어느 하나는 홀수 어드레스에 따라 선택되는 메모리 블록들만 포함한다. 아래에서는, 홀수 어드레스에 따라 선택되는 메모리 블록을 홀수 블록이라고 하겠다. 매트들(111, 112, 113) 중 적어도 하나는 짝수 어드레스에 따라 선택되는 메모리 블록들만 포함한다. 아래에서는, 짝수 어드레스에 따라 선택되는 메모리 블록을 짝수 블록이라고 하겠다. 매트들(111, 112, 113) 중 적어도 하나는 홀수 블록 및 짝수 블록을 포함한다.At least one of the mats 111, 112, and 113 includes only memory blocks selected according to the odd address. In the following, a memory block selected according to an odd address will be referred to as an odd number block. At least one of the mats 111, 112, and 113 includes only memory blocks selected according to an even address. In the following, a memory block selected according to an even address will be referred to as an even block. At least one of the mats 111, 112, and 113 includes an odd block and an even block.

각각의 매트들(111, 112, 113)은 서로 다른 웰들에 구현된다. 그러나 본 발명이 반드시 여기에 한정될 필요는 없다. 본 발명의 매트들(111, 112, 113)은 동일한 웰에 구현될 수 있다.Each of the mats 111, 112, and 113 is implemented in different wells. However, the present invention is not necessarily limited thereto. The mats 111, 112, and 113 of the present invention may be implemented in the same well.

각각의 어드레스 디코더들(121,122,123)은 공통의 어드레스를 입력받아 디코딩하고, 디코딩된 결과에 따라 복수의 메모리 블록들 중 어느 하나를 선택한다. 예를 들어, 제 1 어드레스 디코더(121)는 입력 어드레스에 따라 제 1 매트(121)에 포함된 복수의 메모리 블록들 중 어느 하나를 선택하고, 제 2 어드레스 디코더(122)는 입력 어드레스에 따라 제 2 매트(112)에 포함된 복수의 메모리 블록들 중 어느 하나를 선택하고, 제 3 어드레스 디코더(123)는 입력 어드레스에 따라 제 3 매트(113)에 포함된 복수의 메모리 블록들 중 어느 하나를 선택한다.Each of the address decoders 121, 122, and 123 receives and decodes a common address, and selects one of the plurality of memory blocks according to the decoded result. For example, the first address decoder 121 selects one of the plurality of memory blocks included in the first mat 121 according to the input address, and the second address decoder 122 selects one of the plurality of memory blocks included in the first mat 121, 2 mat 112 and the third address decoder 123 selects any one of the plurality of memory blocks included in the third mat 113 according to the input address Select.

여기서, 어느 하나의 입력 어드레스에 따라 적어도 하나의 매트에 포함된 메모리 블록이 선택된다. 즉, 입력 어드레스에 따라 매트들(111, 112, 113) 중 어느 하나에 포함된 어느 하나의 메모리 블록이 선택되거나, 입력 어드레스에 따라 매트들(111, 112, 113) 중 어느 두 개에 포함된 어느 두 개의 메모리 블록들이 선택되거나, 입력 어드레스에 따라 각각의 매트들(111, 112, 113)에 포함된 어느 하나의 메모리 블록이 선택된다.Here, the memory block included in at least one mat is selected according to any one of the input addresses. That is, any one of the memory blocks included in one of the mats 111, 112, and 113 may be selected according to the input address, or a memory block included in any one of the mats 111, 112, Either two memory blocks are selected or any one of the memory blocks included in each of the mats 111, 112, and 113 is selected according to the input address.

도 1을 다시 참조하면, 제 1 어드레스 디코더(121)는 제 1 매트(111)의 우측에 배치되고, 제 2 어드레스 디코더(122)는 제 2 매트(112)의 좌측에 배치되고, 제 3 어드레스 디코더(123)는 제 3 매트(113)의 우측에 배치된다.1, the first address decoder 121 is disposed on the right side of the first mat 111, the second address decoder 122 is disposed on the left side of the second mat 112, The decoder 123 is disposed on the right side of the third mat 113.

각각의 페이지 버퍼들(131,132,133)은 복수의 비트라인들(도시되지 않음)을 통하여 각각의 매트들(111,1122,113)에 연결된다. 각각의 페이지 버퍼들(131,132,133)은 입력 어드레스에 대응하는 메모리 셀들에 프로그램될 데이터를 임시로 저장시키거나, 선택된 메모리 블록에서 입력 어드레스에 대응하는 메모리 셀들로부터 읽혀진 데이터를 임시로 저장시킨다.Each page buffer 131, 132, 133 is connected to each of the mats 111, 1122, 113 through a plurality of bit lines (not shown). Each of the page buffers 131, 132 and 133 temporarily stores data to be programmed in the memory cells corresponding to the input address or temporarily stores the data read from the memory cells corresponding to the input address in the selected memory block.

제어 로직(140)은 비휘발성 메모리 장치(100의 전반적인 동작(예를 들어, 프로그램/읽기/소거)을 제어한다. 제어 로직(141)은 외부로부터 제공되는 제어 신호들(CTRL)에 따라 프로그램/읽기/소거 동작을 수행한다.The control logic 140 controls the overall operation (e.g., program / read / erase) of the non-volatile memory device 100. The control logic 141 controls the program / And performs a read / erase operation.

일반적인 비휘발성 메모리 장치는 두 개의 매트들로 구현된다. 두 개의 매트로 구현된 비휘발성 메모리 장치는, 제한된 패키지 내에 메모리 블록들이 증가함에 따라 비트라인 저항의 증가로 인하여 성능 열화 및 읽기 실패를 유발한다.A typical non-volatile memory device is implemented with two mats. A non-volatile memory device implemented with two mats causes performance degradation and read failure due to an increase in bit line resistance as the number of memory blocks in the limited package increases.

본 발명의 비휘발성 메모리 장치(100)는 제한된 패키지 내에서 비트라인 저항을 고려하여 세 개의 매트들로 구현된다. 이로써, 본 발명의 비휘발성 메모리 장치(100)는 제한된 패키지 내에서 메모리 블록들의 개수를 증가시키면서도 성능 열화 및 읽기 실패를 줄인다.The non-volatile memory device 100 of the present invention is implemented with three mats in consideration of bit line resistance in a limited package. As such, the non-volatile memory device 100 of the present invention reduces performance degradation and read failure while increasing the number of memory blocks within a limited package.

도 2는 도 1에 도시된 비휘발성 메모리 장치가 제한된 패키지 내에서 메모리 블록들의 개수를 증가하면서 성능 열화 및 읽기 실패를 줄이는 이유를 보여주기 위한 도면이다.2 is a diagram illustrating the reason why the nonvolatile memory device shown in FIG. 1 reduces performance degradation and read failure while increasing the number of memory blocks in a limited package.

아래에서는 제한된 패키지의 영역을 가정하겠다. 여기서 제한된 패키지의 영역은, 도 2에 도시된 바와 같이, ab 혹은 cd이다. 여기서, a와 b는 두 개의 매트들로 이루어진 칩의 세로 길이 및 가로 길이이고, c와 d는 세 개의 매트들로 이루어진 칩의 세로 길이 및 가로 길이이다.The following is an example of a limited package area. The area of the limited package here is ab or cd, as shown in Fig. Where a and b are the length and width of the chip consisting of two mats and c and d are the length and width of the chip consisting of the three mats.

아래에서는 설명의 편의를 위하여, 두 개의 매트들로 구성된 칩의 각 매트의 폭(W)과 세 개의 매트들로 구성된 칩의 각 매트의 폭(W)이 서로 같다고 가정하겠다. 이는, 도시되지 않았지만, 하나의 워드라인에 연결된 메모리 셀들의 개수가 동일하다는 의미이다.Hereinafter, for convenience of explanation, it is assumed that the width (W) of each mat of the chip composed of two mats is equal to the width (W) of each mat of the chip composed of the three mats. This means that although not shown, the number of memory cells connected to one word line is the same.

동일한 면적(ab=cd)에 동일한 공정(예를 들어, 30nm 공정)으로 동일한 개수의 메모리 블록들을 제작한다고 가정할 때, 두 개의 매트들로 구성된 칩의 비트라인(BLlng)은 세 개의 매트들로 구성된 비트라인(BLshrt)보다 대략 1.5 배정도 길다. 그런데, 일반적으로 긴 비트라인(BLlng)이 짧은 비트라인(BLshrt) 보다 저항이 크다. 이러한 비트라인 저항이 크면 클수록, 그만큼 칩의 성능이 열화되고, 읽기 동작시 페일될 확률이 높아진다.Assuming that the same number of memory blocks are fabricated in the same process (e.g., 30 nm process) in the same area (ab = cd), the bit line (BLlng) of the chip consisting of two mats is divided into three mats Is approximately 1.5 times longer than the constructed bit line BLshrt. However, in general, the long bit line BLlng is larger in resistance than the short bit line BLshrt. The larger the bit line resistance is, the more the performance of the chip is deteriorated and the probability of failing in the read operation is increased.

정리하면, 동일한 면적에 동일한 공정으로 동일한 개수의 메모리 블록을 제작할 때, 두 개의 매트들로 구성된 칩보다 세 개의 매트들로 구성된 칩이 성능 열화가 적고, 읽기 성능이 향상된다. 이에, 본 발명의 비휘발성 메모리 장치(100, 도 1 참조)는 제한된 면적에 성능 열화가 적고 읽기 성능이 향상되도록 세 개의 매트들(111, 112, 113)로 구현된다.In summary, when the same number of memory blocks are fabricated by the same process in the same area, a chip composed of three mats is less deteriorated in performance than a chip composed of two mats and the reading performance is improved. Accordingly, the nonvolatile memory device 100 (see FIG. 1) of the present invention is implemented with three mats 111, 112, and 113 so that performance degradation is small and the reading performance is improved in a limited area.

도 3은 도 1에 도시된 매트들에 포함된 메모리 블록에 대한 제 1 실시 예를 보여주는 도면이다. 도 3을 참조하면, 메모리 블록(BLK)은 복수의 워드라인들(WL0~WLm-1) 및 복수의 비트라인들(BL0~BLn-1)이 교차한 곳에 형성된 복수의 메모리 셀들을 포함한다. 여기서, m 및 n은 자연수이다. 메모리 블록(BLK)은 복수의 페이지들을 포함한다. 그리고 페이지들 각각은 대응하는 워드라인에 연결된 복수의 메모리 셀들을 포함한다. 비휘발성 메모리 장치(100, 도 1 참조)는 블록 단위로 소거 동작을 수행하고, 페이지 단위로 쓰기 동작 혹은 읽기 동작을 수행한다.FIG. 3 is a view showing a first embodiment of a memory block included in the mats shown in FIG. 1. FIG. Referring to FIG. 3, a memory block BLK includes a plurality of memory cells formed at intersections of a plurality of word lines WL0 to WLm-1 and a plurality of bit lines BL0 to BLn-1. Here, m and n are natural numbers. The memory block BLK includes a plurality of pages. And each of the pages includes a plurality of memory cells coupled to a corresponding word line. The nonvolatile memory device 100 (see FIG. 1) performs an erase operation on a block-by-block basis and performs a write operation or a read operation on a page basis.

각각의 메모리 셀은 한 비트의 데이터 혹은 두 비트 이상의 데이터를 저장할 수 있다. 하나의 메모리 셀에 한 비트의 데이터를 저장할 수 있는 메모리 셀은 싱글 레벨 셀(Single Level Cell: SLC)이라고 불린다. 하나의 메모리 셀에 두 비트 이상의 데이터를 저장할 수 있는 메모리 셀은 멀티 레벨 셀(Multi Level Cell: MLC)라고 불린다. 싱글 레벨 셀(SLC)은 문턱 전압에 따라 소거 상태(Erase State) 혹은 프로그램 상태(Program State)를 갖는다. 멀티 레벨 셀(MLC)은 문턱 전압에 따라 소거 상태와 복수의 프로그램 상태들 중 어느 하나를 갖는다.Each memory cell can store one bit of data or two or more bits of data. A memory cell capable of storing one bit of data in one memory cell is called a single level cell (SLC). A memory cell capable of storing two or more bits of data in one memory cell is called a multi-level cell (MLC). The single-level cell SLC has an erase state or a program state according to a threshold voltage. The multi-level cell MLC has either an erase state or a plurality of program states depending on the threshold voltage.

계속해서 도 3을 참조하면, 메모리 블록(BLK)은 셀 스트링 구조(Cell String Structure)로 구현된다. 각각의 셀 스트링은 스트링 선택 라인(String Selection Line: SSL)에 연결되는 스트링 선택 트랜지스터(SST), 복수의 워드라인들(WL0~WLm-1)에 각각 연결되는 복수의 메모리 셀들(MC0~MCm-1), 및 접지 선택 라인(Ground Selection Line: GSL)에 연결되는 접지 선택 트랜지스터(GST)를 포함한다. 여기서 스트링 선택 트랜지스터(SST)는 비트라인과 스트링 채널(String Channel) 사이에 연결되고, 접지 선택 트랜지스터(GST)는 스트링 채널과 공통 소스 라인(Common Source Line: CSL) 사이에 연결된다.3, the memory block BLK is implemented as a cell string structure. Each of the cell strings includes a string selection transistor SST connected to a string selection line SSL and a plurality of memory cells MC0 to MCm-1 connected to a plurality of word lines WL0 to WLm- 1), and a ground selection transistor (GST) connected to a ground selection line (GSL). Here, the string selection transistor SST is connected between the bit line and the string channel, and the ground selection transistor GST is connected between the string channel and the common source line CSL.

도 3에 도시된 메모리 블록(BLK)은 하나의 반도체 층(Layer)에 형성된다. 그러나 본 발명의 메모리 블록이 하나의 반도체 층에 형성된다고 한정될 필요는 없다. 본 발명의 메모리 블록은 적어도 두 개의 스택된 반도체 층들에 형성될 수 있다.The memory block BLK shown in FIG. 3 is formed on one semiconductor layer. However, it is not necessary that the memory block of the present invention is formed on one semiconductor layer. The memory block of the present invention may be formed in at least two stacked semiconductor layers.

도 4는 도 1에 도시된 매트들에 포함된 메모리 블록에 대한 제 2 실시 예를 보여주는 도면이다. 도 4를 참조하면, 메모리 블록(BLKa)은 수직 구조를 갖는 복수의 낸드 스트링들(NS11~NS13, NS21~23, NS31~NS33)이 행렬로 배열된다. 각각의 낸드 스트링은 적어도 한 쌍의 스트링 선택 트랜지스터들(SST1, SST2), 복수의 메모리 셀들(MC1~MC5) 및 적어도 한 쌍의 접지 선택 트랜지스터들(GST1, GST2)을 포함한다. 여기서, 각각의 메모리 셀들(MC1~MC5)은 서로 다른 층들에 구현된다.FIG. 4 is a view showing a second embodiment of a memory block included in the mats shown in FIG. 1. FIG. Referring to FIG. 4, a plurality of NAND strings NS11 to NS13, NS21 to NS23 and NS31 to NS33 having a vertical structure are arranged in a matrix in the memory block BLKa. Each NAND string includes at least a pair of string selection transistors SST1 and SST2, a plurality of memory cells MC1 to MC5, and at least one pair of ground selection transistors GST1 and GST2. Here, each of the memory cells MC1 to MC5 is implemented in different layers.

제 1 비트 라인(BL1)은 제 1 열에 배열된 낸드 스트링들(NS11, NS21, NS31)의 일측에 공통으로 연결되고, 제 2 비트 라인(BL2)은 제 2 열에 배열된 낸드 스트링들(NS12, NS22, NS23)의 일측에 공통으로 연결되고, 제 3 비트 라인(BL3)은 제 3 열에 배열된 낸드 스트링들(NS13, NS23, NS33)의 일측에 공통으로 연결된다.The first bit line BL1 is commonly connected to one side of the NAND strings NS11, NS21 and NS31 arranged in the first column and the second bit line BL2 is commonly connected to one side of the NAND strings NS12, NS22 and NS23 and the third bit line BL3 is commonly connected to one side of the NAND strings NS13, NS23 and NS33 arranged in the third column.

공통 소스 라인(CSL)은 제 1 내지 제 3 비트 라인들(BL1, BL2, BL3) 반대편, 즉, 낸드 스트링들(NS11~NS13, NS21~23, NS31~NS33)의 타측에 공통으로 연결된다.The common source line CSL is commonly connected to the other side of the first to third bit lines BL1, BL2 and BL3, that is, the other side of the NAND strings NS11 to NS13, NS21 to 23 and NS31 to NS33.

워드 라인들(WL0, WL1, ..., WL5)은 같은 층에 배열된 메모리 셀들에 공통으로 연결된다.The word lines WL0, WL1, ..., WL5 are connected in common to the memory cells arranged in the same layer.

제 1 스트링 선택 라인(SSL1)은 제 1 행에 배열된 낸드 스트링들(NS11, NS12, NS13)의 스트링 선택 트랜지스터들(SST1, SST2)에 공통으로 연결된다. 제 2 스트링 선택 라인(SSL2)은 제 2 행에 배열된 낸드 스트링들(NS21, NS22, NS23)의 스트링 선택 트랜지스터들(SST1, SST2)에 공통으로 연결된다. 제 3 스트링 선택 라인(SSL3)은 제 3 행에 배열된 낸드 스트링들(NS31, NS32, NS33)의 스트링 선택 트랜지스터들(SST1, SST2)에 공통으로 연결된다.The first string selection line SSL1 is connected in common to the string selection transistors SST1 and SST2 of the NAND strings NS11, NS12 and NS13 arranged in the first row. The second string selection line SSL2 is connected in common to the string selection transistors SST1 and SST2 of the NAND strings NS21, NS22 and NS23 arranged in the second row. The third string selection line SSL3 is connected in common to the string selection transistors SST1 and SST2 of the NAND strings NS31, NS32 and NS33 arranged in the third row.

제 1 접지 선택 라인(GSL1)은 제 1 행에 배열된 낸드 스트링들(NS11, NS12, NS13)의 접지 선택 트랜지스터들(GST1, GST2)에 공통으로 연결된다. 제 2 접지 선택 라인(GST2)은 제 2 행에 배열된 낸드 스트링들(NS21, NS22, NS23)의 접지 선택 트랜지스터들(GST1, GST2)에 공통으로 연결된다. 제 3 접지 선택 라인(GST3)은 제 3 행에 배열된 낸드 스트링들(NS31, NS32, NS33)의 접지 선택 트랜지스터들(GST1, GST2)에 공통으로 연결된다.The first ground selection line GSL1 is connected in common to the ground selection transistors GST1 and GST2 of the NAND strings NS11, NS12 and NS13 arranged in the first row. The second ground selection line GST2 is connected in common to the ground selection transistors GST1 and GST2 of the NAND strings NS21, NS22 and NS23 arranged in the second row. The third ground selection line GST3 is connected in common to the ground selection transistors GST1 and GST2 of the NAND strings NS31, NS32 and NS33 arranged in the third row.

메모리 블록(BLKa)의 낸드 스트링들(NS11~NS13, NS21~23, NS31~NS33)의 개수, 워드라인들(WL1~WL5)의 개수, 및 비트라인들(BL1~BL3)의 개수는 예시적으로 도시된 것이다. 그러나 본 발명의 메모리 블록(BLKa)의 낸드 스트링들의 개수 및 비트라인들의 개수는 반드시 여기에 국한되지 않는다.The number of the word lines WL1 to WL5 and the number of the bit lines BL1 to BL3 of the memory block BLKa are the same as the number of the NAND strings Lt; / RTI > However, the number of NAND strings and the number of bit lines in the memory block (BLKa) of the present invention are not necessarily limited thereto.

프로그램 동작시, 비트 라인들(BL1, BL2, BL3) 가운데 선택된 하나의 비트라인에 0V가 인가되고, 나머지들에는 채널 부스팅을 위해서 동작 전압이 인가된다. 또한, 스트링 선택 라인들(SSL1, SSL2, SSL3) 중 선택된 하나에 동작 전압이 인가되고, 나머지들에는 오프 전압이 인가된다.During a program operation, 0V is applied to one selected bit line among the bit lines BL1, BL2, and BL3, and an operating voltage is applied to the remaining bits for channel boosting. Also, an operation voltage is applied to a selected one of the string selection lines SSL1, SSL2, and SSL3, and an off voltage is applied to the remaining ones.

워드라인들(WL1~WL5) 중 선택된 워드라인에 프로그램 전압이 인가되고, 나머지들에는 패스 전압이 인가된다. 이때, 0V가 인가된 비트라인 및 선택된 워드라인에 공통으로 연결된 메모리 셀들은, F-N 터널링에 의해 전하 주입된다. 결과적으로, 프로그램 동작시 낸드 스트링들(NS11~NS13, NS21~23, NS31~NS33) 중 하나의 낸드 스트링이 선택적으로 동작된다. 여기서, 선택적으로 동작하는 하나의 낸드 스트링은 선택된 비트 라인 및 선택된 스트링 선택 라인에 공통으로 연결된다.A program voltage is applied to the selected word line among the word lines WL1 to WL5, and a path voltage is applied to the rest of the word lines. At this time, the memory cells connected in common to the bit line to which 0V is applied and the selected word line are charge injected by F-N tunneling. As a result, one NAND string of the NAND strings (NS11 to NS13, NS21 to NS23, NS31 to NS33) is selectively operated during the program operation. Here, one selectively operating NAND string is connected in common to the selected bit line and the selected string selection line.

읽기 동작시, 비트 라인들(BL1, BL2, BL3) 가운데 선택된 하나의 비트 라인에 읽기 전압이 인가되고, 나머지들에는 플로팅된다. 또한, 스트링 선택 라인들(SSL1, SSL2, SSL3) 가운데 선택된 하나에 동작 전압이 인가되고, 나머지에 오프 전압이 인가된다. 이에 따라, 읽기 동작시 낸드 스트링들(NS11~NS13, NS21~23, NS31~NS33) 중 하나의 낸드 스트링이 선택적으로 동작한다. 여기서, 선택적으로 동작하는 하나의 낸드 스트링은 선택된 비트 라인 및 선택된 스트링 선택 라인에 공통으로 연결된다.During a read operation, a read voltage is applied to one selected bit line among the bit lines BL1, BL2, and BL3, and the other is floated. In addition, an operation voltage is applied to a selected one of the string selection lines SSL1, SSL2, and SSL3, and a turn-off voltage is applied to the remaining one. Accordingly, one NAND string of the NAND strings (NS11 to NS13, NS21 to NS23, NS31 to NS33) is selectively operated during the read operation. Here, one selectively operating NAND string is connected in common to the selected bit line and the selected string selection line.

소거 동작시, 메모리 셀들(MC1~MC5)의 바디에 소거 전압이 인가되고, 워드 라인들(WL0, WL1, ... WL5)에 0V가 인가된다. 이에 따라, 낸드 스트링들(NS11, NS12, NS21, NS22)의 메모리셀들(MC)의 데이터가 일시에 소거된다.In the erase operation, an erase voltage is applied to the bodies of the memory cells MC1 to MC5, and 0V is applied to the word lines WL0, WL1, ... WL5. Thus, the data of the memory cells MC of the NAND strings NS11, NS12, NS21, and NS22 is temporarily erased.

실시 예에 있어서, 스트링 선택 트랜지스터들(SST1,SST2) 중 어느 하나가 생략되거나, 접지 선택 트랜지스터들(GST1, GST2) 중 어느 하나가 생략될 수 있다.In the embodiment, either one of the string selection transistors SST1 and SST2 may be omitted, or one of the ground selection transistors GST1 and GST2 may be omitted.

본 발명의 비휘발성 메모리 장치(100, 도 1 참조)는 세 개의 매트들(111, 112, 113)을 포함한다. 여기서, 세 개의 매트들 중(111, 112, 113) 적어도 하나는 짝수 블록 및 홀수 블록을 모두 포함한다. 아래에서는, 짝수 블록 및 홀수 블록을 짝홀수 블록이라 하겠다.The non-volatile memory device 100 (see FIG. 1) of the present invention includes three mats 111, 112, and 113. Here, at least one of the three mats 111, 112, and 113 includes both the even block and the odd block. In the following, even-numbered blocks and odd-numbered blocks are referred to as even-odd-numbered blocks.

도 5 내지 도 9는 짝수 블록, 홀수 블록, 및 짝홀수 블록의 배치에 따른 다양한 실시 예들을 보여주는 도면들이다.5 to 9 are diagrams showing various embodiments according to the arrangement of the even block, the odd block, and the even odd block.

도 5는 매트별 메모리 블록 배치에 대한 제 1 실시 예를 보여주는 도면이다. 도 5를 참조하면, 제 1 매트(111)는 짝수 블록의 집합이고, 제 2 매트(112)는 짝홀수 블록의 집합이며, 제 3 매트(113)는 홀수 블록의 집합이다.5 is a view showing a first embodiment of a memory block arrangement for each mat. Referring to FIG. 5, the first mat 111 is a set of even blocks, the second mat 112 is a set of even odd blocks, and the third mat 113 is a set of odd blocks.

제 1 매트(111)에는 중앙에서 위쪽으로 684개의 짝수 블록들(BLK0, BLK2, ... , BLK1366)이 배치되고, 중앙에서 아래쪽으로 684개의 짝수 블록들(BLK1368, BLK1370, ..., BLK2734)이 배치된다.The first mat 111 has 684 even blocks BLK0, BLK2, ..., BLK1366 arranged from the center upwards and 684 even blocks BLK1368, BLK1370, ..., BLK2734 .

도 5에 도시된 바와 같이 짝수 블록들(BLK0, BLK2, ... , BLK1366) 중앙에서 위쪽으로 배치되고, 짝수 블록들(BLK1368, BLK1370, ..., BLK2734)은 중앙에서 아래쪽으로 배치된다. 그러나 제 1 매트(111)의 짝수 블록들의 배치가 여기에 한정될 필요는 없다. 짝수 블록들(BLK0, BLK2, ..., BLK1366)는 위쪽에서 중앙으로 배치되거나, 짝수 블록들(BLK1368, BLK1370, ..., BLK2734)은 아래쪽에서 중앙으로 배치될 수 있다. 또한, 짝수 블록들(BLK0, BLK2, ..., BLK2732, BLK2734)은 아래쪽에서 위쪽으로 순차적으로 배치되거나, 위쪽에서 아래쪽으로 순차적으로 배치될 수 있다.As shown in FIG. 5, the even blocks BLK1368, BLK1370, ..., and BLK2734 are arranged upward from the center of the even blocks BLK0, BLK2, ..., BLK1366, and are arranged downward from the center. However, the arrangement of the even blocks of the first mat 111 need not be limited to this. The even blocks BLK0, BLK2, ..., BLK1366 may be arranged from the top to the center, or the even blocks BLK1368, BLK1370, ..., BLK2734 may be arranged from the bottom to the center. In addition, the even blocks BLK0, BLK2, ..., BLK2732, and BLK2734 may be sequentially arranged from the bottom to the top, or sequentially from top to bottom.

제 1 매트(111)는 1368개의 짝수 블록들을 포함한다. 그러나 제 1 매트(111)의 짝수 블록들의 개수가 반드시 여기에 국한되지 않는다.The first mat 111 includes 1368 even blocks. However, the number of even blocks of the first mat 111 is not necessarily limited to this.

한편, 도시되지 않았지만, 제 1 매트(111)의 중앙에는 복수의 리페어 블록들(Repair Blocks)이 배치될 수 있다. 여기서, 리페어 블록들은 제 1 매트(111)의 메모리 블록들(BLK0, BLK2, ..., BLK2732, BLK2734)을 리페어하는데 이용된다.Although not shown, a plurality of repair blocks may be disposed at the center of the first mat 111. Here, the repair blocks are used to repair the memory blocks BLK0, BLK2, ..., BLK2732, BLK2734 of the first mat 111. [

또한, 도시되지 않았지만, 제 1 매트(111)의 아래쪽과 위쪽에는 더미 블록들(Dummy Blocks)이 배치될 수 있다. 여기서, 더미 블록들은 제조 공정상 패턴을 유지시키는 데 이용된다.Also, although not shown, dummy blocks may be disposed below and above the first mat 111. Here, the dummy blocks are used to maintain the pattern in the manufacturing process.

제 2 매트(112)에는 중앙에서 위쪽으로 684개의 홀수 블록들(BLK1, BLK3, ... , BLK1367)이 배치되고, 아래쪽에서 중앙으로 680개의 짝수 블록들(BLK2736, BLK2738, ..., BLK4094)이 배치된다...., and BLK1367 from the center to the top, and 680 even-numbered blocks (BLK2736, BLK2738, ..., BLK4094) from the bottom to the center, .

도 5에 도시된 바와 같이, 홀수 블록들(BLK1, BLK3, ... , BLK1367) 중앙에서 위쪽으로 배치되고, 짝수 블록들(BLK2736, BLK2738, ..., BLK4094)은 아래쪽에서 중앙으로 배치된다. 그러나 제 2 매트(112)의 짝홀수 블록들의 배치가 여기에 한정될 필요는 없다. 홀수 블록들(BLK1, BLK3, ..., BLK1367)는 위쪽에서 중앙으로 배치되거나, 짝수 블록들(BLK2736, BLK2738, ..., BLK4094)은 중앙에서 아래쪽으로 배치될 수 있다. 또한, 홀수 블록들(BLK1, BLK3, ..., BLK1367) 및 짝수 블록들(BLK2736, BLK2738, ..., BLK4094)은 아래쪽에서 위쪽으로 순차적으로 배치되거나, 위쪽에서 아래쪽으로 순차적으로 배치될 수 있다.The even blocks BLK 2736, BLK 2738, ..., and BLK 4094 are arranged at the center in the middle of the odd blocks BLK 1, BLK 3, ..., BLK 1367 as shown in FIG. 5 . However, the arrangement of the odd-numbered blocks of the second mat 112 need not be limited thereto. The odd blocks BLK1, BLK3, ..., BLK1367 may be arranged from the top to the center, or the even blocks BLK2736, BLK2738, ..., BLK4094 may be arranged downward from the center. The even number blocks BLK1, BLK3, ..., BLK1367 and the even blocks BLK2736, BLK2738, ..., BLK4094 may be sequentially arranged from the bottom to the top or sequentially from top to bottom have.

한편, 도시되지 않았지만, 제 2 매트(112)의 중앙에는 복수의 리페어 블록들이 배치될 수 있다. Although not shown, a plurality of repair blocks may be disposed at the center of the second mat 112.

또한, 도시되지 않았지만, 제 2 매트(112)의 아래쪽과 위쪽에는 더미 블록들이 배치될 수 있다.Also, although not shown, dummy blocks may be disposed below and above the second mat 112.

또한, 도시되지 않았지만, 제 2 매트(112)의 중앙에는 비휘발성 메모리 장치(100, 도 1 참조)를 구동하기 위한 중요 정보를 저장하는 적어도 하나의 정보 데이터 블록(Information Data Block)이 배치될 수 있다.Also, although not shown, at the center of the second mat 112, at least one information data block (important information block) for storing important information for driving the non-volatile memory device 100 have.

제 2 매트(112)는 684개의 홀수 블록들과 680개의 짝수 블록들을 포함한다. 그러나 제 2 매트(112)의 홀수 블록들의 개수 및 짝수 블록들의 개수가 반드시 여기에 국한되지 않는다.The second mat 112 includes 684 odd blocks and 680 even blocks. However, the number of the odd number blocks and the number of the even number blocks of the second mat 112 are not necessarily limited thereto.

제 3 매트(113)에는 위쪽에서 중앙으로 684개의 홀수 블록들(BLK1369, BLK1371, ... , BLK2735)이 배치되고, 아래쪽에서 중앙으로 680개의 홀수 블록들(BLK2737, BLK2739, ..., BLK4095)이 배치된다...., and BLK 2735 from the top to the center and 680 odd blocks BLK2737, BLK2739, ..., BLK4035 from the bottom to the center are arranged on the third mat 113, .

도 5에 도시된 바와 같이, 홀수 블록들(BLK1369, BLK1371, ... , BLK2735)은 위쪽에서 중앙으로 배치되고, 홀수 블록들(BLK2737, BLK2739, ..., BLK4095)은 아래쪽에서 중앙으로 배치된다. 그러나 제 3 매트(113)의 홀수 블록들의 배치가 여기에 한정될 필요는 없다. 홀수 블록들(BLK1369, BLK1371, ..., BLK2735)은 중앙에서 위쪽으로 배치되거나, 홀수 블록들(BLK2737, BLK2739, ..., BLK4095)은 중앙에서 아래쪽으로 배치될 수 있다. 또한, 홀수 블록들(BLK1369, BLK1371, ..., BLK4093, BLK4095)은 아래쪽에서 위쪽으로 순차적으로 배치되거나, 위쪽에서 아래쪽으로 순차적으로 배치될 수 있다.5, the odd blocks BLK1369, BLK1371, ..., and BLK 2735 are arranged from the top to the center, and the odd blocks BLK2737, BLK2739, ..., BLK4095 are arranged from the bottom to the center do. However, the arrangement of the odd blocks of the third mat 113 need not be limited to this. The odd blocks BLK1369, BLK1371, ..., BLK2735 may be arranged at the center from above, or the odd blocks BLK2737, BLK2739, ..., BLK4095 may be arranged at the center from the bottom. Further, the odd blocks BLK1369, BLK1371, ..., BLK4093, BLK4095 may be sequentially arranged from the bottom to the top, or sequentially from top to bottom.

한편, 도시되지 않았지만, 제 3 매트(113)의 중앙에는 복수의 리페어 블록들이 배치될 수 있다. Although not shown, a plurality of repair blocks may be disposed at the center of the third mat 113.

또한, 도시되지 않았지만, 제 3 매트(113)의 아래쪽과 위쪽에는 더미 블록들이 배치될 수 있다.Also, although not shown, dummy blocks may be disposed below and above the third mat 113.

또한, 도시되지 않았지만, 제 3 매트(113)의 중앙에는 비휘발성 메모리 장치(100, 도 1 참조)를 구동하기 위한 중요 정보를 저장하는 적어도 하나의 정보 데이터 블록이 배치될 수 있다. 여기서, 제 3 매트(113)의 정보 데이터 블록에는, 제 2 매트(112)의 정보 데이터 블록에 저장된 데이터가 복사된다.Also, although not shown, at the center of the third mat 113, at least one information data block storing important information for driving the non-volatile memory device 100 (see FIG. 1) may be disposed. Here, the data stored in the information data block of the second mat 112 is copied to the information data block of the third mat 113.

도 5를 다시 참조하면, 제 1 매트(111)는 1368개의 짝수 블록들(BLK0, BLK2, ..., BLK 2734)을 포함하고, 제 2 매트(112)는 684개의 홀수 블록들(BLK1, BLK3, ..., BLK1367) 및 680개의 짝수 블록들(BLK2736, BLK2738, ..., BLK4094)을 포함하고, 제 3 매트(113)는 1364개의 홀수 블록들(BLK1369, BLK1371, ..., BLK4095)를 포함한다. 전체적으로, 제 1 내지 제 3 매트들(111~113)은 4096개의 메모리 블록들을 포함한다.5, the first mat 111 includes 1368 even blocks BLK0, BLK2, ..., BLK 2734 and the second mat 112 includes 684 odd blocks BLK1, ..., and BLK 4094 and the third mat 113 includes 1364 odd blocks BLK1369, BLK1371, ..., BLK4094, BLK4095). In total, the first to third mats 111 to 113 include 4096 memory blocks.

도 6은 매트별 메모리 블록 배치에 대한 제 2 실시 예를 보여주는 도면이다. 도 6을 참조하면, 제 1 매트(111)는 짝수 블록의 집합이고, 제 2 매트(112)는 홀수 블록의 집합이며, 제 3 매트(113)는 짝홀수 블록의 집합이다.6 is a view showing a second embodiment of a memory block arrangement for each mat. Referring to FIG. 6, the first mat 111 is a set of even blocks, the second mat 112 is a set of odd blocks, and the third mat 113 is a set of even odd blocks.

도 7은 매트별 메모리 블록 배치에 대한 제 3 실시 예를 보여주는 도면이다. 도 7을 참조하면, 제 1 매트(111)는 홀수 블록의 집합이고, 제 2 매트(112)는 짝홀수 블록의 집합이며, 제 3 매트(113)는 짝수 블록의 집합이다.7 is a view showing a third embodiment of a memory block arrangement for each mat. Referring to FIG. 7, the first mat 111 is a set of odd blocks, the second mat 112 is a set of even odd blocks, and the third mat 113 is a set of even blocks.

도 8은 매트별 메모리 블록 배치에 대한 제 4 실시 예를 보여주는 도면이다. 도 8을 참조하면, 제 1 매트(111)는 홀수 블록의 집합이고, 제 2 매트(112)는 짝수 블록의 집합이며, 제 3 매트(113)는 짝홀수 블록의 집합이다.FIG. 8 is a view showing a fourth embodiment of a memory block arrangement for each mat. Referring to FIG. 8, the first mat 111 is a set of odd blocks, the second mat 112 is a set of even blocks, and the third mat 113 is a set of even odd blocks.

도 9은 매트별 메모리 블록 배치에 대한 제 5 실시 예를 보여주는 도면이다. 도 9를 참조하면, 제 1 매트(111)는 짝홀수 블록의 집합이고, 제 2 매트(112)는 짝수 블록의 집합이며, 제 3 매트(113)는 홀수 블록의 집합이다.9 is a view showing a fifth embodiment of a memory block arrangement for each mat. 9, the first mat 111 is a set of even odd blocks, the second mat 112 is a set of even blocks, and the third mat 113 is a set of odd blocks.

도 10은 매트별 메모리 블록 배치에 대한 제 6 실시 예를 보여주는 도면이다. 도 10을 참조하면, 제 1 매트(111)는 짝홀수 블록의 집합이고, 제 2 매트(112)는 홀수 블록의 집합이며, 제 3 매트(113)는 짝수 블록의 집합이다.10 is a diagram showing a sixth embodiment of a memory block arrangement for each mat. Referring to FIG. 10, the first mat 111 is a set of even odd blocks, the second mat 112 is a set of odd blocks, and the third mat 113 is a set of even blocks.

도 11 내지 도 14는 어드레스 디코더들(121,122,123, 도 1 참조)의 배치에 따른 다양한 실시 예들을 보여주는 도면들이다.11 to 14 are diagrams showing various embodiments according to the arrangement of the address decoders 121, 122 and 123 (see FIG. 1).

도 11은 어드레스 디코더의 배치에 대한 제 1 실시 예를 보여주는 도면이다. 도 11을 참조하면, 제 1 매트(111)의 오른쪽에 제 1 어드레스 디코더(121)가 배치되고, 제 2 매트(112)의 오른쪽에 제 2 어드레스 디코더(122)가 배치되고, 제 3 매트(113)의 왼쪽에 제 3 어드레스 디코더(123)가 배치된다.11 is a view showing a first embodiment of the arrangement of the address decoder. 11, a first address decoder 121 is disposed on the right side of the first mat 111, a second address decoder 122 is disposed on the right side of the second mat 112, The third address decoder 123 is arranged on the left side of the address decoder 113. [

도 12는 어드레스 디코더의 배치에 대한 제 2 실시 예를 보여주는 도면이다. 도 12을 참조하면, 제 1 매트(111)의 오른쪽에 제 1 어드레스 디코더(121)가 배치되고, 제 2 매트(112)의 오른쪽에 제 2 어드레스 디코더(122)가 배치되고, 제 3 매트(113)의 오른쪽에 제 3 어드레스 디코더(123)가 배치된다.12 is a diagram showing a second embodiment of the arrangement of the address decoder. 12, a first address decoder 121 is disposed on the right side of the first mat 111, a second address decoder 122 is disposed on the right side of the second mat 112, 113, a third address decoder 123 is arranged.

도 13은 어드레스 디코더의 배치에 대한 제 3 실시 예를 보여주는 도면이다. 도 12를 참조하면, 제 1 매트(111)의 왼쪽에 제 1 어드레스 디코더(121)가 배치되고, 제 2 매트(112)의 오른쪽에 제 2 어드레스 디코더(122)가 배치되고, 제 3 매트(113)의 왼쪽에 제 3 어드레스 디코더(123)가 배치된다.13 is a diagram showing a third embodiment of the arrangement of the address decoder. 12, a first address decoder 121 is disposed on the left side of the first mat 111, a second address decoder 122 is disposed on the right side of the second mat 112, The third address decoder 123 is arranged on the left side of the address decoder 113. [

도 14는 어드레스 디코더의 배치에 대한 제 4 실시 예를 보여주는 도면이다. 도 14을 참조하면, 제 1 매트(111)의 오른쪽에 제 1 어드레스 디코더(121)가 배치되고, 제 2 매트(112)의 왼쪽에 제 2 어드레스 디코더(122)가 배치되고, 제 3 매트(113)의 오른쪽에 제 3 어드레스 디코더(123)가 배치된다.14 is a diagram showing a fourth embodiment of the arrangement of the address decoder. 14, a first address decoder 121 is disposed on the right side of the first mat 111, a second address decoder 122 is disposed on the left side of the second mat 112, 113, a third address decoder 123 is arranged.

도 1 내지 도 14에 도시된 비휘발성 메모리 장치(100)는 3개의 매트들(111, 112, 113)를 포함한다. 그러나, 본 발명의 비휘발성 메모리 장치가 반드시 3개의 매트들을 포함할 필요는 없다. 본 발명의 비휘발성 메모리 장치는, 1이 아닌 홀수의 매트들을 가질 수 있다.The non-volatile memory device 100 shown in FIGS. 1-14 includes three mats 111, 112, and 113. However, the nonvolatile memory device of the present invention need not necessarily include three mats. The non-volatile memory device of the present invention may have an odd number of mats other than one.

도 15는 본 발명에 따른 비휘발성 메모리 장치(200)에 대한 제 2 실시 예를 보여주는 도면이다. 도 15를 참조하면, 비휘발성 메모리 장치(200)는 5개의 매트들(211~215), 5개의 어드레스 디코더들(221~225), 5개의 페이지 버퍼들(231~235), 및 제어 로직(241)를 포함한다. 여기서, 5개의 매트들(211, 212, 213, 214, 215) 중 적어도 하나는 짝수 블록 및 홀수 블록을 포함한다.15 is a diagram illustrating a second embodiment of a non-volatile memory device 200 according to the present invention. 15, the non-volatile memory device 200 includes five mats 211 to 215, five address decoders 221 to 225, five page buffers 231 to 235, and control logic 241). Here, at least one of the five mats 211, 212, 213, 214, and 215 includes an even block and an odd block.

도 15를 다시 참조하면, 제 1 어드레스 디코더(221)는 제 1 매트(211)의 오른쪽에 배치되고, 제 2 어드레스 디코더(222)는 제 1 어드레스 디코더(221)과 제 2 매트(212) 사이에 배치되고, 제 3 어드레스 디코더(223)는 제 2 매트(212)와 제 3 매트(213) 사이에 배치되고, 제 4 어드레스 디코더(224)는 제 4 매트(214)의 오른쪽에 배치되고, 제 5 어드레스 디코더(225)는 제 4 어드레스 디코더(224)와 제 5 매트(215) 사이에 배치된다. 그러나, 본 발명의 어드레스 디코더들(221~225)의 배치가 반드시 여기에 한정될 필요는 없다.15, the first address decoder 221 is disposed on the right side of the first mat 211 and the second address decoder 222 is disposed between the first address decoder 221 and the second mat 212 A third address decoder 223 is disposed between the second mat 212 and the third mat 213 and a fourth address decoder 224 is disposed to the right of the fourth mat 214, The fifth address decoder 225 is disposed between the fourth address decoder 224 and the fifth mat 215. However, the arrangement of the address decoders 221 to 225 of the present invention is not necessarily limited to this.

도 16 내지 도 24는, 5개의 어드레스 디코더들(221~225, 도 15 참조)의 배치에 따른 다양한 실시 예들을 보여주는 도면들이다.Figs. 16 to 24 are diagrams showing various embodiments according to the arrangement of the five address decoders 221 to 225 (see Fig. 15).

도 16은 5개의 어드레스 디코더들(221~225)의 배치에 대한 제 1 실시 예를 보여주는 도면이다. 도 16을 참조하면, 제 1 어드레스 디코더(221)는 제 1 매트(211)의 오른쪽에 배치되고, 제 2 어드레스 디코더(222)는 제 1 어드레스 디코더(221)과 제 2 매트(212) 사이에 배치되고, 제 3 어드레스 디코더(223)는 제 2 매트(212)와 제 3 매트(213) 사이에 배치되고, 제 4 어드레스 디코더(224)는 제 4 매트(214)와 제 5 매트(215) 사이에 배치되고, 제 5 어드레스 디코더(225)는 제 5 매트(215)의 오른쪽에 배치된다. 16 is a diagram showing a first embodiment of the arrangement of the five address decoders 221 to 225. As shown in FIG. 16, the first address decoder 221 is disposed on the right side of the first mat 211 and the second address decoder 222 is disposed between the first address decoder 221 and the second mat 212 And the third address decoder 223 is disposed between the second mat 212 and the third mat 213 and the fourth address decoder 224 is disposed between the fourth mat 214 and the fifth mat 215, And the fifth address decoder 225 is disposed on the right side of the fifth mat 215.

도 17은 5개의 어드레스 디코더들(221~225)의 배치에 대한 제 2 실시 예를 보여주는 도면이다. 도 17을 참조하면, 제 1 어드레스 디코더(221)는 제 1 매트(211)의 오른쪽에 배치되고, 제 2 어드레스 디코더(222)는 제 1 어드레스 디코더(221)과 제 2 매트(212) 사이에 배치되고, 제 3 어드레스 디코더(223)는 제 3 매트(213)와 제 4 매트(214) 사이에 배치되고, 제 4 어드레스 디코더(224)는 제 4 매트(214)의 오른쪽에 배치되고, 제 5 어드레스 디코더(225)는 제 4 어드레스 디코더(224)와 제 5 매트(215) 사이에 배치된다.17 is a diagram showing a second embodiment of the arrangement of the five address decoders 221 to 225. As shown in FIG. 17, the first address decoder 221 is disposed on the right side of the first mat 211 and the second address decoder 222 is disposed between the first address decoder 221 and the second mat 212 The third address decoder 223 is disposed between the third mat 213 and the fourth mat 214 and the fourth address decoder 224 is disposed to the right of the fourth mat 214, 5 address decoder 225 is disposed between the fourth address decoder 224 and the fifth mat 215.

도 18은 5개의 어드레스 디코더들(221~225)의 배치에 대한 제 3 실시 예를 보여주는 도면이다. 도 18을 참조하면, 제 1 어드레스 디코더(221)는 제 1 매트(211)의 오른쪽에 배치되고, 제 2 어드레스 디코더(222)는 제 1 어드레스 디코더(221)과 제 2 매트(212) 사이에 배치되고, 제 3 어드레스 디코더(223)는 제 3 매트(213)와 제 4 매트(214) 사이에 배치되고, 제 4 어드레스 디코더(224)는 제 4 매트(214)와 제 5 매트(215) 사이에 배치되고, 제 5 어드레스 디코더(225)는 제 5 매트(215)의 오른쪽에 배치된다. 18 is a diagram showing a third embodiment of the arrangement of the five address decoders 221 to 225. In FIG. 18, the first address decoder 221 is disposed on the right side of the first mat 211 and the second address decoder 222 is disposed between the first address decoder 221 and the second mat 212 And the third address decoder 223 is disposed between the third mat 213 and the fourth mat 214 and the fourth address decoder 224 is disposed between the fourth mat 214 and the fifth mat 215, And the fifth address decoder 225 is disposed on the right side of the fifth mat 215.

도 19는 5개의 어드레스 디코더들(221~225)의 배치에 대한 제 4 실시 예를 보여주는 도면이다. 도 19를 참조하면, 제 1 어드레스 디코더(221)는 제 1 매트(211)와 제 2 매트(212) 사이에 배치되고, 제 2 어드레스 디코더(222)는 제 2 매트(212)의 오른쪽에 배치되고, 제 3 어드레스 디코더(223)는 제 2 어드레스 디코더(222)와 제 3 매트(213) 사이에 배치되고, 제 4 어드레스 디코더(224)는 제 4 매트(214)의 오른쪽에 배치되고, 제 5 어드레스 디코더(225)는 제 4 어드레스 디코더(224)와 제 5 매트(215) 사이에 배치된다.FIG. 19 is a diagram showing a fourth embodiment of the arrangement of five address decoders 221 to 225. FIG. 19, the first address decoder 221 is arranged between the first mat 211 and the second mat 212, and the second address decoder 222 is arranged on the right side of the second mat 212 The third address decoder 223 is disposed between the second address decoder 222 and the third mat 213 and the fourth address decoder 224 is disposed to the right of the fourth mat 214, 5 address decoder 225 is disposed between the fourth address decoder 224 and the fifth mat 215.

도 20은 5개의 어드레스 디코더들(221~225)의 배치에 대한 제 5 실시 예를 보여주는 도면이다. 도 20을 참조하면, 제 1 어드레스 디코더(221)는 제 1 매트(211)와 제 2 매트(212) 사이에 배치되고, 제 2 어드레스 디코더(222)는 제 2 매트(212)와 제 3 매트(213) 사이에 배치되고, 제 3 어드레스 디코더(223)는 제 3 매트(213)의 오른쪽에 배치되고, 제 4 어드레스 디코더(224)는 제 3 어드레스 디코더(223)과 제 4 매트(214) 사이에 배치되고, 제 5 어드레스 디코더(225)는 제 4 매트(214)와 제 5 매트(215) 사이에 배치된다.20 is a diagram showing a fifth embodiment of the arrangement of the five address decoders 221 to 225. As shown in FIG. 20, the first address decoder 221 is disposed between the first mat 211 and the second mat 212, the second address decoder 222 is disposed between the second mat 212 and the third mat 212, The third address decoder 223 is disposed on the right side of the third mat 213 and the fourth address decoder 224 is disposed between the third address decoder 223 and the fourth mat 214. [ And the fifth address decoder 225 is disposed between the fourth mat 214 and the fifth mat 215. [

도 21은 5개의 어드레스 디코더들(221~225)의 배치에 대한 제 6 실시 예를 보여주는 도면이다. 도 21을 참조하면, 제 1 어드레스 디코더(221)는 제 1 매트(211)와 제 2 매트(212) 사이에 배치되고, 제 2 어드레스 디코더(222)는 제 2 매트(212)와 제 3 매트(213) 사이에 배치되고, 제 3 어드레스 디코더(223)는 제 3 매트(213)와 제 4 매트(214) 사이에 배치되고, 제 4 어드레스 디코더(224)는 제 4 매트(214)의 오른쪽에 배치되고, 제 5 어드레스 디코더(225)는 제 4 어드레스 디코더(224)와 제 5 매트(215) 사이에 배치된다. FIG. 21 is a diagram showing a sixth embodiment of the arrangement of five address decoders 221 to 225. Referring to FIG. 21, the first address decoder 221 is disposed between the first mat 211 and the second mat 212, the second address decoder 222 is disposed between the second mat 212 and the third mat 212, The third address decoder 223 is disposed between the third mat 213 and the fourth mat 214 and the fourth address decoder 224 is disposed between the right side of the fourth mat 214 And the fifth address decoder 225 is disposed between the fourth address decoder 224 and the fifth mat 215. [

도 22는 5개의 어드레스 디코더들(221~225)에 배치에 대한 제 7 실시 예를 보여주는 도면이다. 도 22를 참조하면, 제 1 어드레스 디코더(221)는 제 1 매트(211)와 제 2 매트(212) 사이에 배치되고, 제 2 어드레스 디코더(222)는 제 2 매트(212)와 제 3 매트(213) 사이에 배치되고, 제 3 어드레스 디코더(223)는 제 3 매트(213)와 제 4 매트(214) 사이에 배치되고, 제 4 어드레스 디코더(224)는 제 4 매트(214)와 제 5 매트(215) 사이에 배치되고, 제 5 어드레스 디코더(225)는 제 5 매트(215)의 오른쪽에 배치된다. FIG. 22 is a diagram showing a seventh embodiment of the arrangement in five address decoders 221 to 225. FIG. 22, the first address decoder 221 is disposed between the first mat 211 and the second mat 212, the second address decoder 222 is disposed between the second mat 212 and the third mat 212, The third address decoder 223 is disposed between the third mat 213 and the fourth mat 214 and the fourth address decoder 224 is disposed between the fourth mat 214 and the fourth mat 214. [ 5 mat 215 and the fifth address decoder 225 is disposed on the right side of the fifth mat 215.

도 23은 5개의 어드레스 디코더들(221~225)의 배치에 대한 제 8 실시 예를 보여주는 도면이다. 도 23을 참조하면, 제 1 어드레스 디코더(221)는 제 1 매트(211)와 제 2 매트(212) 사이에 배치되고, 제 2 어드레스 디코더(222)는 제 2 매트(212)와 제 3 매트(213) 사이에 배치되고, 제 3 어드레스 디코더(223)는 제 3 매트(213)의 오른쪽에 배치되고, 제 4 어드레스 디코더(224)는 제 3 어드레스 디코더(223)과 제 4 매트(214) 사이에 배치되고, 제 5 어드레스 디코더(225)는 제 4 매트(214)와 제 5 매트(215) 사이에 배치된다. FIG. 23 is a diagram showing an eighth embodiment of the arrangement of five address decoders 221 to 225. FIG. 23, the first address decoder 221 is disposed between the first mat 211 and the second mat 212, the second address decoder 222 is disposed between the second mat 212 and the third mat 212, The third address decoder 223 is disposed on the right side of the third mat 213 and the fourth address decoder 224 is disposed between the third address decoder 223 and the fourth mat 214. [ And the fifth address decoder 225 is disposed between the fourth mat 214 and the fifth mat 215. [

도 24는 5개의 어드레스 디코더들(221~225)의 배치에 대한 제 9 실시 예를 보여주는 도면이다. 도 24를 참조하면, 제 1 어드레스 디코더(221)는 제 1 매트(211)의 왼쪽에 배치되고, 제 2 어드레스 디코더(222)는 제 2 매트(212)와 제 3 매트(213) 사이에 배치되고, 제 3 어드레스 디코더(223)는 제 3 매트(213)와 제 4 매트(214) 사이에 배치되고, 제 4 어드레스 디코더(224)는 제 4 매트(214)의 오른쪽에 배치되고, 제 5 어드레스 디코더(225)는 제 4 어드레스 디코더(224)와 제 5 매트(215) 사이에 배치된다. FIG. 24 is a diagram showing a ninth embodiment of the arrangement of five address decoders 221 to 225. FIG. 24, the first address decoder 221 is arranged on the left side of the first mat 211 and the second address decoder 222 is arranged between the second mat 212 and the third mat 213 The third address decoder 223 is disposed between the third mat 213 and the fourth mat 214 and the fourth address decoder 224 is disposed to the right of the fourth mat 214, The address decoder 225 is disposed between the fourth address decoder 224 and the fifth mat 215.

상술 된 도 16 내지 도 24에서는 어드레스 디코더들(211~225)의 9가지 배치들을 보여주었다. 그러나, 이 외에도 다양한 방법으로 어드레스 디코더들(211~225)이 배치가 가능하다.In the above-described Figs. 16 to 24, nine arrangements of the address decoders 211 to 225 are shown. However, the address decoders 211 to 225 can be arranged in various other ways.

도 25는 본 발명에 따른 비휘발성 메모리 장치(300)에 대한 제 3 실시 예를 보여주는 도면이다. 도 15을 참조하면, 비휘발성 메모리 장치(300)는 2k+1개의 매트들(311~31_2k+1), 2k+1개의 어드레스 디코더들(321~32_2k+1), 2k+1개의 페이지 버퍼들(331~33_2k+1) 및 제어 로직(341)을 포함한다. 여기서, k는 3 이상의 정수이다. 본 발명의 매트들(311~31_2k+1) 중 적어도 하나는 짝수 블록 및 홀수 블록을 포함한다.25 is a view showing a third embodiment of a nonvolatile memory device 300 according to the present invention. 15, the nonvolatile memory device 300 includes 2k + 1 mats 311 to 31 _{2k + 1} , 2k + 1 address decoders 321 to 32 _{2k + 1} , 2k + 1 pages Buffers 331 to 33 _{2k + 1} , and control logic 341. Here, k is an integer of 3 or more. At least one of the mats 311 to 31 _{2k + 1} of the present invention includes an even block and an odd block.

본 발명의 비휘발성 메모리 장치의 블록 설정 방법은, 상기 비휘발성 메모리 장치는 홀수(3이상의 자연수)의 매트들을 포함하고, 홀수 어드레스에 따라 선택되는 복수의 짝수 블록들을 갖는 적어도 하나의 매트를 설정하는 단계, 짝수 어드레스에 따라 선택되는 복수의 홀수 블록들을 갖는 적어도 하나의 매트를 설정하는 단계, 및 홀수 어드레스에 따라 선택되는 복수의 짝수 블록들 및 짝수 어드레스에 따라 선택되는 복수의 홀수 블록들을 갖는 적어도 하나의 매트를 설정하는 단계를 포함한다. 여기서, 상기 홀수의 매트들 각각은, 복수의 비트라인들 및 하나의 웰을 공유한다.The method of setting a block of a nonvolatile memory device according to the present invention is characterized in that the nonvolatile memory device includes at least one mat including odd numbers (3 or more natural numbers) of matte and having a plurality of even blocks selected according to an odd address The method comprising: setting at least one mat with a plurality of odd blocks to be selected according to an even address; and setting at least one odd number of blocks to be selected according to an odd number and at least one And a step of setting a mat. Here, each of the odd mats shares a plurality of bit lines and one well.

도 1 내지 도 25에 도시된 비휘발성 메모리 장치들(100,200,300)의 매트들은 하드웨어적으로 고정된 짝수 블록의 집합을 포함하거나, 하드웨어적으로 고정된 홀수 블록의 집합을 포함하거나, 하드웨어적으로 고정된 짝홀수 블록의 집합을 포함한다. 그러나, 본 발명의 매트들이 반드시 하드웨어적으로 고정된 짝수 블록, 홀수 블록, 및 짝홀수 블록을 포함할 필요는 없다. 본 발명의 매트에 포함된 짝수 블록, 홀수 블록, 및 짝홀수 블록은 메모리 제어기로부터 소프트웨어적으로 변경될 수도 있다.The matrices of the nonvolatile memory devices 100, 200, and 300 shown in FIGS. 1 to 25 may include a set of hardware blocks fixed in an even numbered block, a set of hardware blocks fixed in an odd numbered block, And a set of even odd blocks. However, the mats of the present invention need not necessarily include even-numbered blocks, odd-numbered blocks, and even-odd blocks that are fixed in hardware. The even block, the odd block, and the even odd block included in the mat of the present invention may be changed from the memory controller in a software manner.

도 26은 메모리 제어기로부터 매트들의 짝수 블록, 홀수 블록, 및 짝홀수 블록이 변경되는 메모리 시스템을 보여주는 도면이다. 도 16을 참조하면, 메모리 제어기(500)는 제 1 내지 제 3 매트들(411, 412, 413) 모두를 짝홀수 블록의 집합으로 넘버링시킨다. 여기서, 블록이 넘버링된다는 것은, 입력 어드레스에 대응하여 선택되는 물리적인 메모리 블록이 결정되는 것이다.26 is a diagram showing a memory system in which an even block, odd block, and even odd block of mats are changed from a memory controller. Referring to FIG. 16, the memory controller 500 numbers all of the first through third mats 411, 412, and 413 into a set of even odd blocks. Here, the fact that the block is numbered means that the physical memory block to be selected corresponding to the input address is determined.

도 26에 도시된 바와 같이, 제 1 매트(411)의 메모리 블록들에는 제 1 내지 제 2047 블록들(BLKO~BLK2047)이 넘버링되고, 제 2 매트(412)의 메모리 블록들에는 제 2048 내지 제 4094 블록들(BLK2048~BLK4094)이 넘버링되고, 제 3 매트(413)의 매트들에는 제 4095 내지 제 6141 블록들(BLK4095~BLK6141)이 넘버링된다. 26, the first to 2047th blocks BLKO to BLK2047 are numbered in the memory blocks of the first mat 411 and the 2064th to the 2070th blocks are allocated to the memory blocks of the second mat 412, 4094 blocks BLK2048 to BLK4094 are numbered, and 4095 to 6141 blocks BLK4095 to BLK6141 are numbered on mats of the third mat 413.

도 26에 도시된 넘버링은 실시 예에 불과하다. 메모리 제어기(500)는 다양한 방법으로 제 1 내지 제 3 매트들(411,412,413)의 메모리 블록들을 넘버링시킬 수 있다.The numbering shown in Fig. 26 is only an embodiment. The memory controller 500 may number the memory blocks of the first through third mats 411, 412, 413 in various manners.

메모리 제어기(500)는 하나의 입력 어드레스에 따라 매트들(411, 412, 413) 중 하나에서 적어도 2 개의 메모리 블록들을 선택하지 않도록 블록을 넘버링시킨다. 또한, 메모리 제어기(500)는 하나의 입력 어드레스에 따라 적어도 하나의 매트마다 하나의 메모리 블록을 선택하도록 블록을 넘버링시킨다.The memory controller 500 numbers the blocks so as not to select at least two memory blocks in one of the mats 411, 412, and 413 according to one input address. In addition, the memory controller 500 numbers the blocks so as to select one memory block per at least one mat according to one input address.

도 26에 도시된 바와 같이, 메모리 제어기(500)는 제 1 내지 제 3 매트들(411, 412, 413)을 모두 짝홀수 블록으로 넘버링시킨다. 그러나, 본 발명의 메모리 제어기(500)가 반드시 모든 매트들(411, 412, 413)을 짝홀수 블록으로 넘버링시킬 필요는 없다. 본 발명의 메모리 제어기(500)는 적어도 하나의 매트를 짝홀수 블록으로 넘버링시킬 수 있다.As shown in FIG. 26, the memory controller 500 numbers all of the first to third mats 411, 412, and 413 into odd-even blocks. However, the memory controller 500 of the present invention does not necessarily need to number all mats 411, 412, 413 into even odd blocks. The memory controller 500 of the present invention may number at least one mat into even odd blocks.

도 26에 도시된 바와 같이, 비휘발성 메모리 장치(400)는 3개의 매트들(411, 412, 413)을 포함한다. 그러나, 본 발명의 비휘발성 메모리 장치(400)가 반드시 3개의 매트들을 포함할 필요는 없다. 본 발명의 비휘발성 메모리 장치(400)는 1이 아닌 홀수의 매트들을 포함할 수 있다.As shown in FIG. 26, the non-volatile memory device 400 includes three mats 411, 412, and 413. However, the non-volatile memory device 400 of the present invention need not necessarily include three mats. The non-volatile memory device 400 of the present invention may include odd non-1 mats.

도 27은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 27을 참조하면, 메모리 시스템(10)은 비휘발성 메모리 장치(12) 및 메모리 제어기(14)를 포함한다.27 is a block diagram illustrating a memory system in accordance with an embodiment of the present invention. 27, the memory system 10 includes a non-volatile memory device 12 and a memory controller 14. The non-

비휘발성 메모리 장치(12)는, 도 1에 도시된 비휘발성 메모리 장치(100), 도 14에 도시된 비휘발성 메모리 장치(200), 도 25에 도시된 비휘발성 메모리 장치(300) 중 어느 하나와 동일하게 구현될 수 있다.The non-volatile memory device 12 includes any one of the non-volatile memory device 100 shown in Fig. 1, the non-volatile memory device 200 shown in Fig. 14, and the non-volatile memory device 300 shown in Fig. . ≪ / RTI >

메모리 제어기(14)는 외부(예를 들어, 호스트)의 요청에 따라 비휘발성 메모리 장치(12)를 제어할 것이다. 예를 들어, 메모리 제어기(14)는 비휘발성 메모리 장치(12)의 읽기, 쓰기, 및 소거 동작을 제어한다.The memory controller 14 will control the non-volatile memory device 12 at the request of an external (e.g., host). For example, the memory controller 14 controls the read, write, and erase operations of the non-volatile memory device 12.

메모리 제어기(14)는 비휘발성 메모리 장치(12) 및 호스트 사이에 인터페이스를 제공한다. 메모리 제어기(14)는 비휘발성 메모리 장치(12)를 제어하기 위한 펌웨어(firmware)를 구동한다. 메모리 제어기(14)는 중앙처리장치(14_1), 버퍼(14_2), 에러정정회로(14_3), 롬(14_4), 호스트 인터페이스(14_5), 및 메모리 인터페이스(14_6)를 포함한다.The memory controller 14 provides an interface between the non-volatile memory device 12 and the host. The memory controller 14 drives firmware for controlling the non-volatile memory device 12. The memory controller 14 includes a central processing unit 14_1, a buffer 14_2, an error correction circuit 14_3, a ROM 14_4, a host interface 14_5, and a memory interface 14_6.

중앙처리장치(14_1)는 메모리 제어기(14)의 전반적인 동작을 제어한다.The central processing unit 14_1 controls the overall operation of the memory controller 14.

버퍼(14_2)는 중앙처리장치(14_1)의 동작 메모리로서 이용된다. 호스트의 쓰기 요청시, 호스트로부터 입력된 데이터는 버퍼(14_2)에 임시로 저장된다. 또한, 호스트의 읽기 요청시, 비휘발성 메모리 장치(12)로부터 읽혀진 데이터는 버퍼(14_2)에 임시로 저장된다.The buffer 14_2 is used as an operation memory of the central processing unit 14_1. At the time of the write request of the host, the data input from the host is temporarily stored in the buffer 14_2. Further, at the host read request, the data read from the nonvolatile memory device 12 is temporarily stored in the buffer 14_2.

에러정정회로(14_3)는 쓰기 요청시 버퍼(14_2)에 저장된 데이터를 에러정정코드에 의해 디코딩한다. 이때, 디코딩된 데이터 및 이용된 에러정정코드 값은 비휘발성 메모리 장치(12)에 저장된다. 한편, 에러정정회로(14_3)는 읽기 요청시 비휘발성 메모리 장치(12)로부터 읽혀진 데이터를 에러정정코드 값을 이용하여 복원시킨다. 여기서 에러정정코드 값은 읽혀진 데이터에 포함된다.The error correcting circuit 14_3 decodes the data stored in the buffer 14_2 by an error correction code in a write request. At this time, the decoded data and the used error correction code value are stored in the non-volatile memory device 12. [ On the other hand, the error correction circuit 14_3 restores the data read from the nonvolatile memory device 12 by using the error correction code value in the read request. Where the error correction code value is included in the read data.

롬(14_4)은 메모리 제어기(14)를 구동하기 위하여 필요한 데이터가 저장된다.The ROM 14_4 stores data necessary for driving the memory controller 14.

호스트 인터페이스(14_5)는 호스트(Host) 및 메모리 제어기(14) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예를 들어, 메모리 제어기(14) USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(호스트)와 통신하도록 구현된다.The host interface 14_5 includes a protocol for performing data exchange between the host (Host) and the memory controller 14. For example, the memory controller 14 may be connected to the memory controller 14 via a universal serial bus (USB) protocol, a multimedia card (MMC) protocol, a peripheral component interconnection (PCI) protocol, a PCI- (Host) device through one of a variety of interface protocols, such as a Serial-ATA protocol, a Parallel-ATA protocol, a small computer small interface (SCSI) protocol, an enhanced small disk interface (ESDI) protocol, .

메모리 인터페이스(14_6)는 비휘발성 메모리 장치(12)와 메모리 제어기(14) 사이의 인터페이싱한다.The memory interface 14_6 interfaces between the non-volatile memory device 12 and the memory controller 14.

도 28은 본 발명의 실시 예에 따른 메모리 카드에 대한 블록도이다. 도 28을 참조하면, 메모리 카드(20)는 플래시 메모리(22), 버퍼 메모리(24) 및 그것들을 제어하는 메모리 제어기(26)를 포함한다.28 is a block diagram of a memory card according to an embodiment of the present invention. 28, the memory card 20 includes a flash memory 22, a buffer memory 24, and a memory controller 26 for controlling them.

플래시 메모리(22)는, 도 1에 도시된 비휘발성 메모리 장치(100), 도 14에 도시된 비휘발성 메모리 장치(200), 및 도 25에 도시된 비휘발성 메모리 장치(300) 중 어느 하나와 동일하게 구현될 수 있다.The flash memory 22 is connected to any one of the non-volatile memory device 100 shown in Fig. 1, the non-volatile memory device 200 shown in Fig. 14, and the non-volatile memory device 300 shown in Fig. Can be implemented in the same manner.

버퍼 메모리(24)는 메모리 카드(20)의 동작 중 발생되는 데이터를 임시로 저장하기 위한 장치이다. 버퍼 메모리(24)는 디램 혹은 에스램 등으로 구현될 수 있다.The buffer memory 24 is a device for temporarily storing data generated during operation of the memory card 20. [ The buffer memory 24 may be implemented as a DRAM or an SRAM.

메모리 제어기(26)는 호스트 및 플래시 메모리(22)에 사이에 연결될 것이다. 호스트로부터의 요청에 응답하여, 메모리 제어기(26)는 플래시 메모리(22)를 억세스한다.The memory controller 26 will be connected between the host and the flash memory 22. In response to a request from the host, the memory controller 26 accesses the flash memory 22.

메모리 제어기(26)는 마이크로 프로세서(26_1), 호스트 인터페이스(26_2). 플래시 제어기(26_3), 및 버퍼 제어기(26_4)를 포함한다.The memory controller 26 includes a microprocessor 26_1, a host interface 26_2. A flash controller 26_3, and a buffer controller 26_4.

메모리 제어기(26)는 플래시 메모리(22)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구현된다. 호스트 인터페이스(26_2)는 호스트와 메모리 제어기들(26_3,26_4) 사이에 데이터 교환을 수행하기 위한 카드(예를 들어, MMC) 프로토콜을 통해 호스트와 인터페이싱 한다.The memory controller 26 is implemented to drive firmware for controlling the flash memory 22. The host interface 26_2 interfaces with the host via a card (e.g., MMC) protocol for exchanging data between the host and the memory controllers 26_3 and 26_4.

이러한 메모리 카드(20)는 멀티미디어 카드(Multimedia Card: MMC), 보안 디지털(Security Digital: SD), miniSD, 메모리 스틱(Memory Stick), 스마트미디어(SmartMedia), 트랜스플래시(TransFlash) 카드 등에 적용가능하다.The memory card 20 is applicable to a multimedia card (MMC), a security digital (SD), a miniSD, a memory stick, a SmartMedia, a TransFlash card, .

도 29는 본 발명의 실시 예에 따른 모비낸드를 보여주는 블록도이다. 도 29을 참조하면, 모비낸드(30)는 낸드 플래시 메모리 장치(32) 및 제어기(34)를 포함할 것이다.29 is a block diagram illustrating a Moving NAND according to an embodiment of the present invention. Referring to FIG. 29, the mobile NAND 30 will include a NAND flash memory device 32 and a controller 34.

낸드 플래시 메모리 장치(32)는 단품의 낸드 플래시 메모리들이 한 패키지(예를 들어, FBGA, Fine-pitch Ball Grid Array)에 적층됨으로써 구현될 것이다. 여기서, 단품의 낸드 플래시 메모리들 각각은, 도 1에 도시된 비휘발성 메모리 장치(100), 도 14에 도시된 비휘발성 메모리 장치(200), 및 도 25에 도시된 비휘발성 메모리 장치(300) 중 어느 하나와 동일하게 구현될 수 있다.The NAND flash memory device 32 will be implemented by stacking the single NAND flash memories in one package (for example, FBGA, Fine-pitch Ball Grid Array). Here, each of the single NAND flash memories includes the nonvolatile memory device 100 shown in Fig. 1, the nonvolatile memory device 200 shown in Fig. 14, and the nonvolatile memory device 300 shown in Fig. As shown in FIG.

제어기(34)는 제어기 코어(34_1), 호스트 인터페이스(34_2) 및 낸드 인터페이스(34_3)를 포함한다. 제어기 코어(34_1)는 모비낸드(30)의 전반적인 동작을 제어한다. 호스트 인터페이스(34_2)는 제어기(34)와 호스트의 MMC(Multi Media Card) 인터페이싱을 수행한다. 낸드 인터페이스(34_3)는 낸드 플래시 메모리 장치(32)와 제어기(34)의 인터페이싱을 수행한다.The controller 34 includes a controller core 34_1, a host interface 34_2, and a NAND interface 34_3. The controller core 34_1 controls the overall operation of the mobile NAND 30. The host interface 34_2 performs MMC (Multi Media Card) interfacing with the controller 34 and the host. The NAND interface 34_3 performs interfacing between the NAND flash memory device 32 and the controller 34. [

모비낸드(30)는 호스트로부터 전원전압들(Vcc, Vccq)을 제공받는다. 여기서, 전원전압(Vcc: 3V)은 낸드 플래시 메모리 장치(32) 및 낸드 인터페이스(34_3)에 공급되고, 전원전압(Vccq: 1.8V/3V)은 제어기(34)에 공급된다.The mobile NB 30 receives power supply voltages Vcc and Vccq from the host. Here, the power supply voltage Vcc (3 V) is supplied to the NAND flash memory device 32 and the NAND interface 34_3, and the power supply voltage Vccq (1.8 V / 3 V) is supplied to the controller 34.

한편, 본 발명은 솔리드 스테이트 드라이버(Solid State Drive: 이하, 'SSD'라고 함)에 적용가능하다.Meanwhile, the present invention is applicable to a solid state drive (SSD).

도 30은 본 발명의 실시 예에 따른 SSD를 보여주는 블록도이다. 도 30을 참조하면, SSD(40)는 복수의 플래시 메모리 장치들(42) 및 SSD 제어기(44)를 포함한다.30 is a block diagram illustrating an SSD according to an embodiment of the present invention. Referring to FIG. 30, the SSD 40 includes a plurality of flash memory devices 42 and an SSD controller 44.

복수의 플래시 메모리 장치들(42) 각각은, 도 1에 도시된 비휘발성 메모리 장치(100), 도 14에 도시된 비휘발성 메모리 장치(200), 및 도 25에 도시된 비휘발성 메모리 장치(300) 중 어느 하나와 동일하게 구현될 수 있다.Each of the plurality of flash memory devices 42 includes a nonvolatile memory device 100 shown in Figure 1, a nonvolatile memory device 200 shown in Figure 14, and a nonvolatile memory device 300 ). ≪ / RTI >

SSD 제어기(44)는, 중앙처리장치(44_1), 호스트 인터페이스(44_2), 캐쉬 버퍼(44_3), 및 플래시 인터페이스(44_4)를 포함한다.The SSD controller 44 includes a central processing unit 44_1, a host interface 44_2, a cache buffer 44_3, and a flash interface 44_4.

호스트 인터페이스(44_2)는 중앙처리장치(44_1)의 제어에 따라 호스트와 ATA 프로토콜 방식으로 데이터를 교환한다. 여기서 호스트 인터페이스(44_2)는 SATA(Serial Advanced Technology Attachment) 인터페이스, PATA(Parallel Advanced Technology Attachment) 인터페이스, ESATA(External SATA) 인터페이스 등 중에서 어느 하나이다.The host interface 44_2 exchanges data with the host under the control of the central processing unit 44_1 in the ATA protocol. Here, the host interface 44_2 is any one of a SATA (Serial Advanced Technology Attachment) interface, a PATA (Parallel Advanced Technology Attachment) interface, and an ESATA (External SATA) interface.

인터페이스(44_2)를 통해 호스트로부터 입력되는 데이터나 호스트로 전송되어야 할 데이터는 중앙처리장치(44_1)의 제어에 따라 CPU 버스를 경유하지 않고 캐시 버퍼(44_3)를 통해 전달된다.Data input from the host via the interface 44_2 or data to be transmitted to the host is transferred through the cache buffer 44_3 without passing through the CPU bus under the control of the central processing unit 44_1.

캐쉬 버퍼(44_3)는 외부와 플래시 메모리 장치들(42) 간의 이동 데이터를 임시로 저장한다. 또한, 캐쉬 버퍼(44_3)는 중앙처리장치(44_1)에 의해서 운용될 프로그램을 저장하는 데에도 사용된다. 캐쉬 버퍼(44_3)는 일종의 버퍼 메모리로 간주할 수 있으며, 에스램(SRAM)으로 구현될 수 있다.The cache buffer 44_3 temporarily stores movement data between the outside and the flash memory devices 42. [ The cache buffer 44_3 is also used for storing a program to be operated by the central processing unit 44_1. The cache buffer 44_3 can be regarded as a kind of buffer memory and can be implemented as an SRAM.

플래시 인터페이스(44_4)는 저장 장치로 사용되는 플래시 메모리 장치들(42)과 SSD 제어기(44) 사이의 인터페이싱을 수행한다. 플래시 인터페이스(44_4)는 낸드 플래시 메모리, 원내드(One-NAND) 플래시 메모리, 멀티 레벨 플래시 메모리, 싱글 레벨 플래시 메모리를 지원하도록 구성될 수 있다.The flash interface 44_4 performs interfacing between the SSD controller 44 and the flash memory devices 42 used as a storage device. The flash interface 44_4 may be configured to support NAND flash memory, One-NAND flash memory, multi-level flash memory, and single-level flash memory.

도 31은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 보여주는 블록도이다. 도 31을 참조하면, 컴퓨팅 시스템(50)은, 중앙처리장치(51), 롬(52), 램(53), 입출력 장치(54), 그리고, SSD(55)를 포함한다.31 is a block diagram illustrating a computing system according to an embodiment of the present invention. 31, the computing system 50 includes a central processing unit 51, a ROM 52, a RAM 53, an input / output unit 54, and an SSD 55.

중앙처리장치(51)는 시스템 버스에 연결된다. 롬(52)은 컴퓨팅 시스템(50)을 구동하는데 필요한 데이터가 저장된다. 이러한 데이터에는 개시 명령 시퀀스, 혹은 기본적인 입/출력 동작 시스템(예를 들어, BIOS) 시퀀스 등이다. 램(53)은 중앙처리장치(51)가 실행될 때 발생되는 데이터가 임시로 저장된다.The central processing unit 51 is connected to the system bus. The ROM 52 stores data necessary for driving the computing system 50. Such data may include a start command sequence, or a basic input / output operation system (e.g., BIOS) sequence. The RAM 53 temporarily stores data generated when the central processing unit 51 is executed.

입출력 장치(54)는, 예를 들어, 키보드, 포인팅 장치(마우스), 모니터, 모뎀, 등이 입출력 장치 인터페이스를 통하여 시스템 버스에 연결된다.The input / output device 54 is connected to the system bus via an input / output device interface, for example, a keyboard, a pointing device (mouse), a monitor, a modem, and the like.

SSD(55)는 읽기 가능한 저장 장치로써, 도 30에 도시된 SSD(40)와 동일하게 구현된다.The SSD 55 is a readable storage device and is implemented in the same manner as the SSD 40 shown in FIG.

도 32는 본 발명의 실시 예에 따른 전자기기에 대한 블록도이다. 도 32를 참조하면, 전자기기(60)는, 프로세서(61), 롬(62), 램(63), 그리고 플래시 인터페이스(64), 및 SSD(65)을 포함한다.32 is a block diagram of an electronic apparatus according to an embodiment of the present invention. 32, the electronic device 60 includes a processor 61, a ROM 62, a RAM 63, and a flash interface 64, and an SSD 65.

프로세서(61)는 펌웨어 코드 혹은 임의의 코드를 실행하기 위하여 램(63)을 억세스한다. 또한, 프로세서(61)는 개시 명령 시퀀스 혹은 기본 입출력 동작 시스템 시퀀스들과 같은 고정 명령 시퀀스들을 실행하기 위하여 롬(62)에 억세스한다. 플래시 인터페이스(64)는 전자기기(60)와 SSD(65) 사이의 인터페이싱을 수행한다. The processor 61 accesses the RAM 63 to execute the firmware code or any code. In addition, the processor 61 accesses the ROM 62 to execute fixed instruction sequences, such as an initiation instruction sequence or basic input / output operation system sequences. The flash interface 64 performs interfacing between the electronic device 60 and the SSD 65.

SSD(65)는 전자기기(60)에 착탈이 가능할 것이다. SSD(65)는, 도 30에 도시된 SSD(40)와 동일하게 구현될 것이다.The SSD 65 can be attached to or detached from the electronic device 60. [ The SSD 65 will be implemented in the same manner as the SSD 40 shown in FIG.

본 발명의 전자기기(60)는 셀룰러 폰, 개인 디지털 보조기(Personal Digital Assistants: PDAs), 디지털 카메라, 캠코더, 및 휴대용 오디오 재생장치(예를 들어, MP3), PMP 등이 될 수 있다.The electronic device 60 of the present invention may be a cellular phone, a personal digital assistants (PDAs), a digital camera, a camcorder, and a portable audio player (e.g., MP3), a PMP, or the like.

도 33은 본 발명의 실시 예에 따른 서버 시스템을 보여주는 블록도이다. 도 33을 참조하면, 서버 시스템(70)은 서버(72), 및 서버(72)를 구동하는 데 필요한 데이터를 저장하는 SSD(74)를 포함한다. 여기서 SSD(74)는, 도 30에 도시된 SSD(40)와 동일한 구성을 포함한다.33 is a block diagram illustrating a server system according to an embodiment of the present invention. 33, the server system 70 includes a server 72 and an SSD 74 that stores data necessary to drive the server 72. [ Here, the SSD 74 includes the same configuration as the SSD 40 shown in FIG.

서버(72)는 응용 통신 모듈(72_1), 데이터 처리 모듈(72_2), 업그레이드 모듈(72_3), 스케줄링 센터(72_4), 로컬 리소스 모듈(72_5), 그리고 리페어 정보 모듈(72_6)을 포함한다.The server 72 includes an application communication module 72_1, a data processing module 72_2, an upgrade module 72_3, a scheduling center 72_4, a local resource module 72_5 and a repair information module 72_6.

응용 통신 모듈(73_1)은 서버(72)와 네트워크에 연결된 컴퓨팅 시스템과 통신하거나 혹은 서버(72)과 SSD(74)이 통신하도록 구현된다. 응용 통신 모듈(73_1)은 사용자 인터페이스를 통하여 제공된 데이터 혹은 정보를 데이터 처리 모듈(72_2)로 전송한다.The application communication module 73_1 is configured to communicate with the server 72 and the computing system connected to the network or with the server 72 and the SSD 74 to communicate. The application communication module 73_1 transmits data or information provided through the user interface to the data processing module 72_2.

데이터 처리 모듈(72_2)은 로컬 리소스 모듈(72_5)에 링크된다. 여기서 로컬 리소스 모듈(72_5)은 서버(72)에 입력된 데이터 혹은 정보를 근거로 하여 사용자에게 리페어 숍들(repair shops)/딜러들(dealers)/기술적인 정보의 목록을 제공한다.The data processing module 72_2 is linked to the local resource module 72_5. The local resource module 72_5 provides the user with a list of repair shops / dealers / technical information based on the data or information input to the server 72. [

업그레이드 모듈(72_3)은 데이터 처리 모듈(72_2)과 인터페이싱 한다. 업그레이드 모듈(72_3)은 SSD(74)로부터 전송된 데이터 혹은 정보를 근거로 하여 펌웨어, 리셋 코드, 진단 시스템 업그레이드 혹은 다른 정보들을 전자기기(appliance)에 업그레이드한다.The upgrade module 72_3 interfaces with the data processing module 72_2. The upgrade module 72_3 upgrades the firmware, the reset code, the diagnostic system upgrade, or other information to the appliance based on the data or information transmitted from the SSD 74.

스케쥴링 센터(72_4)는 서버(72)에 입력된 데이터 혹은 정보를 근거로 하여 사용자에게 실시간의 옵션을 허용한다.The scheduling center 72_4 allows the user to have real-time options based on the data or information input to the server 72. [

리페어 정보 모듈(72_6)은 데이터 처리 모듈(72_2)과 인터페이싱 한다. 리페어 정보 모듈(72_6)은 사용자에게 리페어 관련 정보(예를 들어, 오디오, 비디오, 혹은 문서 파일)를 제공하는데 이용된다. 데이터 처리 모듈(72_2)은 SSD(74)으로부터 전달된 정보를 근거로하여 관련된 정보를 패키징한다. 그 뒤, 이러한 정보는 SSD(74)에 전송되거나 혹은 사용자에게 디스플레이된다.The repair information module 72_6 interfaces with the data processing module 72_2. The repair information module 72_6 is used to provide repair-related information (e.g., audio, video, or document file) to the user. The data processing module 72_2 packages related information on the basis of the information transmitted from the SSD 74. This information is then transmitted to the SSD 74 or displayed to the user.

본 발명의 실시 예에 따른 메모리 시스템 또는 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 예를 들면, 본 발명의 실시 예에 따른 메모리 시스템 또는 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.The memory system or storage device according to embodiments of the present invention may be implemented using various types of packages. For example, a memory system or a storage device according to an embodiment of the present invention may include a package on package (PoP), ball grid arrays (BGAs), chip scale packages (CSPs), plastic leaded chip carriers (PLCC) Linear Package (PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board (COB), Ceramic Dual In-Line Package (CERDIP), Plastic Metric Quad Flat Pack (MQFP), Thin Quad Flatpack (SOIC), Shrink Small Outline Package (SSOP), Thin Small Outline (TSOP), Thin Quad Flatpack (TQFP), System In Package (SIP), Multi Chip Package (MCP), Wafer-level Fabricated Package Wafer-Level Processed Stack Package (WSP), and the like.

한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허 청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.While the invention has been shown and described with reference to certain preferred embodiments thereof, it will be understood by those skilled in the art that various changes and modifications may be made therein without departing from the spirit and scope of the invention. Therefore, the scope of the present invention should not be limited to the above-described embodiments, but should be determined by the equivalents of the claims of the present invention as well as the claims of the following.

100,200,300,400: 비휘발성 메모리 장치
111~113,211~215: 매트
121~123,221~225: 어드레스 디코더
131~133,231~235: 페이지 버퍼
141,241: 제어 로직
500: 메모리 제어기100, 200, 300, 400: nonvolatile memory device
111 to 113, 211 to 215:
121 to 123, 221 to 225:
131 to 133,231 to 235:
141,241: Control logic
500: memory controller

Claims (10)

복수의 메모리 블록들을 갖는 홀수(3이상의 자연수)의 매트들; 및
입력된 어드레스에 따라 상기 매트들 중 적어도 하나에서 상기 복수의 메모리 블록들 중 하나를 선택하는 어드레스 디코더들을 포함하고,
상기 매트들 중 제 1 적어도 하나는, 제 1 짝수 어드레스에 따라 선택되는 적어도 하나의 메모리 블록, 및 제 1 홀수 어드레스에 따라 선택되는 적어도 하나의 메모리 블록을 포함하고,
상기 매트들 중 제 2 적어도 하나는, 제 2 짝수 어드레스에 따라 선택되는 메모리 블록들을 포함하는 비휘발성 메모리 장치.An odd number (3 or more natural numbers) mats having a plurality of memory blocks; And
And address decoders for selecting one of the plurality of memory blocks in at least one of the mats according to an input address,
Wherein at least one of the mats comprises at least one memory block selected in accordance with a first even address and at least one memory block selected in accordance with a first odd address,
And a second at least one of the mats includes memory blocks selected according to a second even address. 삭제delete 삭제delete 제 1 항에 있어서,
상기 매트들 중 제 3 적어도 하나는, 제 2 홀수 어드레스에 따라 선택되는 메모리 블록들을 포함하는 비휘발성 메모리 장치.The method according to claim 1,
And a third at least one of the mats comprises memory blocks selected according to a second odd address. 제 1 항에 있어서,
상기 어드레스 디코더들 중 적어도 두 개는 서로 인접하여 배치되는 비휘발성 메모리 장치.The method according to claim 1,
Wherein at least two of the address decoders are disposed adjacent to each other. 제 1 메모리 블록들을 갖는 제 1 매트;
제 2 메모리 블록들을 갖는 제 2 매트;
제 3 메모리 블록들을 갖는 제 3 매트;
제 1 짝수 어드레스에 따라 제 1 메모리 블록들 중 어느 하나를 선택하는 제 1 어드레스 디코더;
제 2 짝수 어드레스 혹은 제 1 홀수 어드레스에 따라 제 2 메모리 블록들 중 어느 하나를 선택하는 제 2 어드레스 디코더; 및
제 2 홀수 어드레스에 따라 제 3 메모리 블록들 중 어느 하나를 선택하는 제 3 어드레스 디코더를 포함하는 비휘발성 메모리 장치.A first mat with first memory blocks;
A second mat having second memory blocks;
A third mat with third memory blocks;
A first address decoder for selecting any one of the first memory blocks according to a first even address;
A second address decoder for selecting any one of the second memory blocks according to the second even address or the first odd address; And
And a third address decoder for selecting any one of the third memory blocks according to a second odd address. 제 6 항에 있어서,
상기 제 1 내지 제 3 매트들은 서로 다른 웰들에 형성되는 비휘발성 메모리 장치.The method according to claim 6,
Wherein the first to third mats are formed in different wells. 비휘발성 메모리 장치; 및
상기 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하고,
상기 비휘발성 메모리 장치는,
복수의 메모리 블록들을 갖는 홀수(3이상의 자연수)의 매트들; 및
입력된 어드레스에 따라 상기 매트들 중 적어도 하나에서 상기 복수의 메모리 블록들 중 하나를 선택하는 어드레스 디코더들을 포함하고,
상기 매트들 중 제 1 적어도 하나는 제 1 짝수 어드레스에 따라 선택되는 적어도 하나의 메모리 블록 및 제 1 홀수 어드레스에 따라 선택되는 적어도 하나의 메모리 블록을 포함하고,
상기 매트들 중 제 2 적어도 하나는 제 2 짝수 어드레스에 따라 선택되는 메모리 블록들을 포함하고,
상기 매트들 중 제 3 적어도 하나는 제 2 홀수 어드레스에 따라 선택되는 메모리 블록들을 포함하는 메모리 시스템.A nonvolatile memory device; And
And a memory controller for controlling said nonvolatile memory device,
The nonvolatile memory device comprising:
An odd number (3 or more natural numbers) mats having a plurality of memory blocks; And
And address decoders for selecting one of the plurality of memory blocks in at least one of the mats according to an input address,
Wherein the first one of the mats includes at least one memory block selected according to a first even address and at least one memory block selected according to a first odd address,
A second at least one of the mats includes memory blocks selected according to a second even address,
And a third one of the mats includes memory blocks selected according to a second odd address. 비휘발성 메모리 장치의 블록 설정 방법에 있어서:
상기 비휘발성 메모리 장치는 홀수(3이상의 자연수)의 매트들을 포함하고,
홀수 어드레스에 따라 선택되는 복수의 짝수 블록들을 갖는 적어도 하나의 매트를 설정하는 단계;
짝수 어드레스에 따라 선택되는 복수의 홀수 블록들을 갖는 적어도 하나의 매트를 설정하는 단계; 및
홀수 어드레스에 따라 선택되는 복수의 짝수 블록들 및 짝수 어드레스에 따라 선택되는 복수의 홀수 블록들을 갖는 적어도 하나의 매트를 설정하는 단계를 포함하는 블록 설정 방법.A method of setting a block of a non-volatile memory device, comprising:
Wherein the non-volatile memory device includes odd numbers (3 or more natural numbers) of mats,
Setting at least one mat with a plurality of even blocks selected according to an odd address;
Setting at least one mat having a plurality of odd blocks selected according to an even address; And
Setting at least one mat with a plurality of even blocks selected according to an odd address and a plurality of odd blocks selected according to an even address. 제 9 항에 있어서,
상기 홀수의 매트들 각각은, 복수의 비트라인들 및 하나의 웰을 공유하는 블록 설정 방법.10. The method of claim 9,
Each odd number of mats sharing a plurality of bit lines and a well.

Images