KR101683636B1 - 혼합회로 시뮬레이션 시스템 및 방법 - Google Patents

Abstract

본 발명은 회로 시뮬레이션 시스템 및 방법에 관한 것으로, 보다 상세하게는 새로이 설계된 회로의 시뮬레이션 과정에서 기존에 존재하는 회로 모델(IP)을 재사용할 수 있으며, 기존의 회로 모델과 새로이 설계된 회로 모델을 연동한 통합 시뮬레이션을 제공하는 시스템 및 방법에 관한 것이다.
이러한 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 혼합회로 시뮬레이션 시스템은 소프트 코어 시뮬레이터 모듈, 하드 코어 에뮬레이터 모듈 및 가상 클럭 생성기 모듈을 포함한다.

Description

혼합회로 시뮬레이션 시스템 및 방법 {MIXING CIRCUIT SIMULATION SYSTEM AND METHOD}

본 발명은 혼합회로 시뮬레이션 시스템 및 방법에 관한 것으로, 보다 상세하게는 소프트웨어 기반의 시뮬레이터와 실제 하드웨어를 통합 시뮬레이션 하기 위한 시뮬레이션 환경을 제공하는 기술에 관한 것이다.

시스템 온 칩(System on Chip)은 다수의 기능이 하나의 칩 위에 구현된 반도체로서, 마이크로 프로세서(micro-processor), 메모리 반도체, 디지털 신호 처리 프로세서(DSP), 마이크로 컨트롤러(MCU, micro controller unit) 등 개별 반도체를 하나의 칩에 통합한 것을 의미하며, 과거에는 별개의 반도체 칩으로 구현되었던 것을 하나의 칩 위에 집적(integration)함으로써 소형화와 고성능을 달성할 수 있다.

이 때 개별 기능을 구현하는 개개의 컴포넌트를 반도체 설계 분야에서는 특별히 IP(Intellectual Property)라고 일컫기도 한다. 반도체 설계 분야에서 일컫는 IP는 독립적인 기능을 구현하는 개별 모듈을 의미한다.

즉, IP(Intellectual Property)는 반도체 설계 및 제조 공정 상에 적용되는 설계 자산 혹은 지적 재산을 의미하며, IP의 종류가 다양해 지고, 회로의 복잡성이 날로 증가하고 있다. 한편, 시스템 온 칩 설계에서는 새로운 회로 또는 IP를 설계한 후, 기존에 존재하는 IP를 여러 다른 시스템에서 재사용 할 수 있는데, 일반적으로 모든 회로 및 IP에 대한 설계가 동시에 진행되지는 않는 것이 최근의 추세이므로, 시스템 온 칩(System on Chip)을 위한 새로운 회로 및 IP의 설계 및 검증을 위해서는 기 개발된 IP core를 재사용하는 것이 필수적이다.

IP core는 제조 시나 설계 시에 쉽게 삽입될 수 있도록 이식성이 있어야 하며, UART, CPU, 이더넷 제어 장치 및 PCI(peripheral component interconnect) 인터페이스가 모두 IP core에 해당된다.

IP core는 형태에 따라 hard core(IP 설계의 물리적 형태로서 플러그 앤 플레이용이며, 이식성과 유연성이 약함), firm core(하드 코어와 같으나 여러 애플리케이션에 맞춰 구성 가능) 및 soft core(3가지 중 가장 유연성이 강하고, 일단의 논리 게이트와 관련 IC 회로나 하드웨어 기술 언어(HDL) 코드로 구성)의 3가지 형태로 구분할 수 있다.

이때, hard core는 특정 기능(Memory, Sensor 등)에 최적화된 모델로서, 시뮬레이션 수행 시 내부 동작은 알 수 없고, 수정이 쉽지 않지만, 기능이 검증된 모델을 의미하며, soft core는 언어(Verilog, VHDL, Verilog-A, C/C++, Matlab/Simulink)와 같은 모델로 주어지며, 목표 회로와 모의 수준에 맞게 선택되어 그대로 혹은 수정 후 재사용이 가능하다.

한편, 전통적인 칩 레벨 설계 및 검증에 있어서, 디지털 회로는 Verilog(IEEE P1364 표준) 또는 VHDL(IEEE P1076 표준) 등의 표준화된 하드웨어 기술 언어(HDL)를 이용하고, 아날로그 회로는 SPICE를 이용하는 등 전용 소프트웨어 기반 시뮬레이터를 이용하였다.

시스템 온 칩(SoC, System on Chip)은 다양한 서브 블록(block)으로 구성되어 있으며, 블록 간의 상호 정보를 주고 받음에 따라 전체 시스템이 동작하게 된다. 이러한 SoC의 개발 시간을 단축하기 위해서는 각 서브 블록에 대응하는 기 개발된 soft core를 활용하여 시뮬레이션을 통한 시스템 레벨의 설계 및 검증이 요구된다. 하지만 하나의 시뮬레이터를 이용해, 다양한 언어의 기 개발된 soft core들을 조합하여 시스템으로 구성함으로써 모의하는 것은 사실상 불가능하므로, 각 언어를 모의할 수 있는 시뮬레이터들을 연동함으로써 전체적으로 시뮬레이션 할 수 있는 기술이 필요하다.

실제 칩은 일반적으로 시뮬레이션을 통해 1차 검증을 한 후, FPGA(field-programmable gate array) 에뮬레이션을 통해 2차 검증을 하여 만들어진다. 이때 FPGA와 같은 실제 칩을 초기 시뮬레이션 단계에서 활용할 경우, 검증 시 블록에 대응하는 칩에 내장된 hard core를 이용할 수 있는 장점이 있으며, 뿐만 아니라 수정이 더 필요 없는 검증된 soft core를 칩에 옮겨 시스템 레벨 시뮬레이션함으로써 시뮬레이션 성능을 향상시킬 수 있는(시뮬레이션 시간을 감소시킬 수 있는) 장점이 있다.

이에 따라, 다양한 언어로 개발된 설계될 IP와 기존 반도체 칩 레벨 시스템과의 연동 시뮬레이션이 절실히 요구되고 있으며, 이에 대한 연구가 활발히 진행되고 있음에도 불구하고, 아직까지는 설계될 IP와 기존 반도체 칩 레벨 시스템과의 연동 기술을 완벽하게 제공하는 시뮬레이터들 간 혹은 시뮬레이터와 하드웨어 간 연동 인터페이스가 없는게 현실이다.

한편, 한국공개특허 제2006-0037768호 "소프트웨어 시뮬레이터 및 이를 이용한 하드웨어 기술언어(HDL)의 시뮬레이션 연동 방법"은 시뮬레이션의 수행을 위해 디자인된 모듈로서, 시뮬레이터에서 구동되는 시뮬레이션 타겟, 및 시뮬레이션 타겟을 시뮬레이션 하는 시뮬레이터와 적어도 하나의 외부 시뮬레이터 간에 데이터 전송을 위한 인터페이스를 제공하는 인터페이스를 포함하여 구성되며, 이에 따라, 시뮬레이션 타겟이, 시뮬레이션 타겟을 포함하고 있는 시뮬레이터 및 인터페이스를 통해 연결된 적어도 하나의 외부 시뮬레이터에 의해 시뮬레이션이 수행되는 기술을 제시한다.

상기 선행기술은 하드웨어 기술 언어(HDL, Hardware Description Language) 시뮬레이션의 수행 속도를 증가시키고, 하드웨어 기술 언어 시뮬레이션을 수행하기 위해 필요한 메모리의 양을 줄여, 적은 용량을 가지는 컴퓨터에서도 시뮬레이션이 가능하도록 하며, 서로 다른 하드웨어 기술 언어 시뮬레이터를 연동할 수 있기 때문에 서로 다른 시뮬레이터에서 동작하는 모델을 이용한 통합 시뮬레이션이 가능한 장점이 있다.

하지만, 상기 선행기술은 HDL로 기술된 모델에 대해서만 시뮬레이션의 수행이 가능하다. 즉, 선행기술은 HDL로 기술된 소프트웨어 기반의 시뮬레이터에 대한 시뮬레이션만을 대상으로 하고 있는 한계가 있다. 이는 종래와 마찬가지로 시뮬레이션 수행 시 추상화된 해석만 함으로써 실제 물리적 동작에 대한 전기적 수준의 깊은 동작 검증이 힘든 문제가 있다.

또한, 상기 선행기술에서 하드웨어 엑셀레이터는 시뮬레이션 타겟의 일부가 아닌, 시뮬레이터의 연산을 보조하기 위하여 전용 하드웨어를 이용하여 시뮬레이션 연산을 빠르게 수행하기 위한 것으로서, 이는 소프트웨어 기반의 시뮬레이터와 실제 하드웨어를 통합하여 시뮬레이션이 가능하도록 하는 역할을 수행하진 않는다. 즉, 상기 선행기술은 종래와 마찬가지로 현재 설계할 회로가 이미 실제 물리적으로 동작하는 칩 내의 블록과의 연계 동작을 하는지에 대한 검증이 불가능하며, 칩이 생산된 후 응용 시스템에 실 장착하여 동작 검증을 수행했을 때 발생하는 갖가지 버그들을 다시 한번 더 수정해야 하는 불편함이 여전히 존재한다.

한국공개특허 제2006-0037768호(공개일: 2006.05.03)

본 발명은 상기와 같은 종래 기술의 문제점을 해결하고자 도출된 것으로서, 혼합회로 시뮬레이션 시스템 및 방법을 제공하려는 것을 목적으로 한다.

본 발명은 종래에 현재 설계할 회로가 이미 실제 물리적으로 동작하는 칩 내의 블록과의 연계 동작을 하는지에 대한 정확한 검증이 힘들어, 칩이 생산된 후 응용 시스템에 실 장착하여 동작 검증을 수행했을 때 발생하는 갖가지 버그들을 다시 한번 더 수정해야 하는 불편함을 해소하려는 것을 목적으로 한다.

본 발명은 모델 수준으로 개발한 설계될 IP와 기존에 존재하는 반도체 칩 레벨 시스템과의 연동 시뮬레이션이 가능하도록, 소프트웨어 기반의 시뮬레이터와 실제 하드웨어를 통합 시뮬레이션 할 수 있는 환경을 제공하려는 것을 목적으로 한다.

본 발명은 소프트웨어 기반의 시뮬레이터의 동작 속도에 비해 상대적으로 아주 빠른 실제 하드웨어의 동작 속도를 소프트웨어 기반의 시뮬레이터의 동작 속도에 맞추어 느리게 제어함으로써, 소프트웨어 기반의 시뮬레이터와 실제 하드웨어를 연동한 통합 시뮬레이션을 제공하려는 것을 목적으로 한다.

이러한 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 혼합회로 시뮬레이션 시스템은 소프트 코어 시뮬레이터 모듈, 하드 코어 에뮬레이터 모듈 및 가상 클럭 생성기 모듈을 포함한다.

상기 소프트 코어 시뮬레이터 모듈은 전자 회로에 대한 시뮬레이션 모델을 이용하여 상기 전자 회로의 동작을 시뮬레이션하고, 상기 하드 코어 에뮬레이터 모듈은 시간 경과에 따라 오퍼레이션을 실제로 진행하며, 상기 가상 클럭 생성기 모듈은 상기 소프트 코어 시뮬레이터 모듈과 상기 하드 코어 에뮬레이터 모듈이 상호 연동되는 이벤트 기반의 시뮬레이션을 실행하기 위하여, 상기 하드 코어 에뮬레이터 모듈의 진행 시간이 상기 소프트 코어 시뮬레이터 모듈의 시뮬레이션 상의 시간에 맞추어 제어되도록, 상기 하드 코어 에뮬레이터 모듈의 클럭 속도보다 빠른 가상 클럭을 발생시킨다.

또한, 본 발명의 일 실시예에 따른 혼합회로 시뮬레이션 시스템은 상기 하드 코어 에뮬레이터 모듈의 클럭의 상승 엣지 또는 하강 엣지 마다 발생하는 시뮬레이션 진행 요청 이벤트를 감지하고, 상기 이벤트가 감지될 때 상기 하드 코어 에뮬레이터 모듈의 시뮬레이션 진행을 정지시키는 미들웨어 모듈과, 상기 가상 클럭 생성기 모듈에서 발생된 가상 클럭 상에서, 감지된 이벤트에 대응하는 시뮬레이션을 진행하고, 상기 진행된 시뮬레이션의 결과로 인한 입출력 신호 값을 상기 소프트 코어 시뮬레이터 모듈로 제공하는 하드웨어 시뮬레이터 인터페이스 모듈을 더 포함할 수 있다.

이때, 상기 하드웨어 시뮬레이터 인터페이스 모듈은 상기 진행된 시뮬레이션의 결과로 인한 입출력 신호 값을, 상기 소프트 코어 시뮬레이터 모듈과 상기 하드 코어 에뮬레이터 모듈 각각의 입출력 신호의 값을 서로 인식할 수 있는 형태로 변환하여 제공하는 어댑터 모듈을 통해, 상기 소프트 코어 시뮬레이터 모듈로 제공할 수 있으며, 상기 가상 클럭 생성기 모듈은 상기 발생된 가상 클럭을 기반으로 상기 시뮬레이션 진행 요청 이벤트의 발생 주기를 측정하고, 상기 측정된 발생 주기의 시간상의 거리를 상기 소프트 코어 시뮬레이터 모듈의 시간상의 거리와 대응하도록 확장시킬 수 있고, 상기 발생시키는 가상 클럭의 기준 단위 클럭을, 복수 개의 소프트 코어 시뮬레이터 모듈과 하드 코어 에뮬레이터 모듈 중에서 가장 짧은 단위 클럭을 기준으로 하여 설정할 수 있다.

또한, 상기 가상 클럭 생성기 모듈은 상기 가상 클럭의 기준 단위 클럭을 복수 개의 소프트 코어 시뮬레이터 모듈과 하드 코어 에뮬레이터 모듈 중에서 가장 짧은 단위 클럭을 기준으로 설정하여 출력하는 시스템 클럭 모니터 모듈, 및 상기 하드 코어 에뮬레이터 모듈의 클럭의 상승 엣지 또는 하강 엣지에, 상기 가상 클럭의 발생 시점을 동기화하는 클럭 확장기 모듈을 포함할 수 있다.

한편, 본 발명의 일 실시예에 따른 혼합회로 시뮬레이션 방법은 전자 회로에 대한 시뮬레이션 모델을 이용하여 상기 전자 회로의 동작을 시뮬레이션 하는 소프트 코어 시뮬레이터 모듈을 동작시키는 단계, 시간 경과에 따라 오퍼레이션을 실제로 진행하는 하드 코어 에뮬레이터 모듈을 동작시키는 단계, 및 상기 소프트 코어 시뮬레이터 모듈과 상기 하드 코어 에뮬레이터 모듈이 상호 연동되는 이벤트 기반의 시뮬레이션을 실행하기 위하여, 상기 하드 코어 에뮬레이터 모듈의 진행 시간이 상기 소프트 코어 시뮬레이터 모듈의 시뮬레이션 상의 시간에 맞추어 제어되도록, 상기 하드 코어 에뮬레이터 모듈의 클럭 속도보다 빠른 가상 클럭을 발생시키는 단계를 포함한다.

또한, 본 발명의 일 실시예에 따른 혼합회로 시뮬레이션 방법은 상기 하드 코어 에뮬레이터 모듈의 클럭의 상승 엣지 또는 하강 엣지 마다 발생하는 시뮬레이션 진행 요청 이벤트를 감지하고, 상기 이벤트가 감지될 때 상기 하드 코어 에뮬레이터 모듈의 시뮬레이션 진행을 정지시키는 단계와, 상기 가상 클럭을 발생시키는 단계에서 발생된 가상 클럭 상에서, 감지된 이벤트에 대응하는 시뮬레이션을 진행하고, 상기 진행된 시뮬레이션의 결과로 인한 입출력 신호 값을 상기 소프트 코어 시뮬레이터 모듈로 제공하는 단계를 더 포함할 수 있다.

이때, 상기 소프트 코어 시뮬레이터 모듈로 제공하는 단계는 상기 진행된 시뮬레이션의 결과로 인한 입출력 신호 값을, 상기 소프트 코어 시뮬레이터 모듈과 상기 하드 코어 에뮬레이터 모듈 각각의 입출력 신호의 값을 서로 인식할 수 있는 형태로 변환하여 제공하는 어댑터 모듈을 통해, 상기 소프트 코어 시뮬레이터 모듈로 제공할 수 있으며, 상기 가상 클럭을 발생시키는 단계는 상기 발생된 가상 클럭을 기반으로 상기 시뮬레이션 진행 요청 이벤트의 발생 주기를 측정하고, 상기 측정된 발생 주기의 시간상의 거리를 상기 소프트 코어 시뮬레이터 모듈의 시간상의 거리와 대응하도록 확장시킬 수 있고, 상기 발생시키는 가상 클럭의 기준 단위 클럭을, 복수 개의 소프트 코어 시뮬레이터 모듈과 하드 코어 에뮬레이터 모듈 중에서 가장 짧은 단위 클럭을 기준으로 하여 설정할 수 있다.

또한, 상기 가상 클럭을 발생시키는 단계는 상기 가상 클럭의 기준 단위 클럭을 복수 개의 소프트 코어 시뮬레이터 모듈과 하드 코어 에뮬레이터 모듈 중에서 가장 짧은 단위 클럭을 기준으로 설정하여 출력하는 단계, 및 상기 하드 코어 에뮬레이터 모듈의 클럭의 상승 엣지 또는 하강 엣지에, 상기 가상 클럭의 발생 시점을 동기화하는 단계를 포함할 수 있다.

본 발명은 혼합회로 시뮬레이션 시스템 및 방법에 관한 것으로, 보다 상세하게는 소프트웨어 기반의 시뮬레이터와 실제 하드웨어를 통합 시뮬레이션 하기 위하여, 소프트웨어 기반의 시뮬레이터의 동작 속도에 비해 상대적으로 아주 빠른 실제 하드웨어의 동작 속도를 소프트웨어 기반의 시뮬레이터의 동작 속도에 맞추어 느리게 제어할 수 있는 효과가 있다.

본 발명은 종래에 현재 설계할 회로가 이미 실제 물리적으로 동작하는 칩 혹은 시스템과의 연계 동작을 하는지에 대한 정확한 검증이 힘들어, 칩이 생산된 후 응용 시스템에 실 장착하여 동작 검증을 수행했을 때 발생하는 갖가지 버그들을 다시 한번 더 수정해야 하는 불편함을 해소할 수 있는 효과가 있다.

본 발명은 모델 수준으로 개발한 설계될 IP와 기존에 존재하는 반도체 칩 레벨 시스템과의 연동 시뮬레이션이 가능하도록, 소프트웨어 기반의 시뮬레이터와 실제 하드웨어를 통합 시뮬레이션 할 수 있는 환경을 제공할 수 있는 효과가 있다.

본 발명은 현재 설계할 회로가 이미 실제 물리적으로 동작하는 칩 혹은 시스템과의 연계 동작이 가능한지 쉽게 검증할 수 있는 효과가 있다.

본 발명은 SoC(System on Chip) 설계 및 검증에 대한 효율을 향상시킬 수 있다.

도 1은 본 발명의 배경이 되는 기술의 구조를 개략적으로 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 혼합회로 시뮬레이션 시스템의 일부 구성을 개략적으로 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 혼합회로 시뮬레이션 시스템의 전체 구성을 개략적으로 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 가상 클럭 생성기 모듈의 회로 구성을 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 가상 클럭 생성기 모듈의 시간 확장 개념을 도식화한 도면이다.
도 6은 본 발명의 일 실시예에 따른 혼합회로 시뮬레이션 방법에 대한 동작 흐름도이다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략하기로 한다. 또한 본 발명의 실시예들을 설명함에 있어 구체적인 수치는 실시예에 불과하다.

본 발명은 혼합회로 시뮬레이션 시스템 및 방법에 관한 것으로, 보다 상세하게는 소프트웨어 기반의 시뮬레이터와 실제 하드웨어를 통합 시뮬레이션 하기 위하여, 소프트웨어 기반의 시뮬레이터의 동작 속도에 비해 상대적으로 아주 빠른 실제 하드웨어의 동작 속도를 소프트웨어 기반의 시뮬레이터의 동작 속도에 맞추어 느리게 제어하는 기술에 관한 것이다.

본 발명의 혼합회로 시뮬레이션 시스템 및 방법은 새로이 설계된 회로의 시뮬레이션 과정에서 기존에 존재하는 회로 모델(IP)을 재사용함으로써, 기존의 회로 모델과 새로이 설계된 회로 모델을 연동한 통합 시뮬레이션 환경을 제공할 수 있는 효과가 있다.

도 1은 본 발명의 배경이 되는 기술의 구조를 개략적으로 나타낸 도면이다.

우선, 도 1을 참조하여 본 발명의 배경이 되는 기술의 구조를 간단히 설명하면, 시스템 온 칩(System on Chip) 설계 및 검증을 위해서는 기 개발된 IP core를 재사용하는 것이 필수적이며, IP core는 형태에 따라 hard core(IP 설계의 물리적 형태로서 시뮬레이션 수행 시 내부 동작은 알 수 없고, 수정이 쉽지 않지만 기능이 검증된 모델)와 soft core(Verilog, VHDL, Verilog-A, C/C++, Matlab/Simulink와 같은 언어 모델로 주어지며, 목표 회로와 모의 수준에 맞게 선택되어 그대로 혹은 수정 후 재사용 가능)로 구분될 수 있다.

그리고, 혼합 신호 회로 설계 시 새로 설계한 회로(Design Block)가 기 개발된 IP core(Reusable Block)와 결합되어 잘 동작하는지 확인하기 위하여 시뮬레이션을 수행하게 되며, 이때, IP core의 특성에 따라 각 특성에 맞는 시뮬레이터가 동작함으로써 시뮬레이션이 수행된다. 예를 들어 Verilog Model은 Verilog 시뮬레이터를 이용하고, Netlist는 아날로그 회로 시뮬레이터인 SPICE를 이용하는 등 soft core의 경우 각 특성에 맞는 전용 시뮬레이터가 동작함으로써 시뮬레이션이 수행되고, hard core의 경우 펑션 제너레이터(function generator)의 기능을 수행하는 FPGA 등을 이용함으로써 시뮬레이션이 수행된다.

한편, 상이한 조직에서 상이한 목적으로 개발된 개별 시뮬레이션(simulation)들을 하나의 커다란 시뮬레이션으로 결합시켜주는 처리를 분산 처리라 하며, 이러한 처리를 하는 소프트웨어를 미들웨어(middleware) 또는 분산 미들웨어라고도 한다

RTI(Run Time Infrastructure)는 분산 미들웨어 중 하나로서, 분산 시뮬레이션 환경에서 모의 개체에 대한 재사용성과 체계간 상호 운용성을 촉진시키기 위해서 제안된 표준 기술 구조인 HLA(High Level Architecture) 표준의 소프트웨어이다. 이때, HLA는 미국방성에서 모델과 시뮬레이션에 공통의 구조와 인터페이스를 제공하기 위해 개발된 통합 구조를 말한다.

HLA 인터페이스 표준 구현물인 RTI는 시뮬레이션에 참여하는 시뮬레이터 간 정보 교환을 위해서 시뮬레이션 연동 모델인 FOM(Federation Object Model)을 사용하며, 각각의 시뮬레이터는 참여하는 시뮬레이션 내에서 동일한 FOM을 소유해야만 하는 특징을 지닌다.

HLA/RTI를 기반으로 통합 시뮬레이션을 수행하는 연구가 종래에 다수 존재하였지만, 기존에 존재하는 연구들은 소프트웨어를 기반으로 하는 이기종 시뮬레이터 간에 통합 시뮬레이션을 지원하는 방법에 관한 연구가 대다수였으며, 본 발명과 같이 소프트웨어 기반의 시뮬레이터와 실제 하드웨어를 통합하여 시뮬레이션을 지원하는 기술은 존재하지 않았다.

따라서, 본 발명은 HLA/RTI를 기반으로 소프트웨어 기반의 시뮬레이터와 실제 하드웨어를 통합하여 시뮬레이션 가능하도록 하는 환경을 제공함으로써, SoC(System on Chip) 설계 및 검증에 대한 효율을 향상시키는 기술을 제공하려는 것을 목적으로 한다.

도 2는 본 발명의 일 실시예에 따른 혼합회로 시뮬레이션 시스템의 일부 구성을 개략적으로 나타낸 도면이다.

도 2를 참조하여, 본 발명의 일 실시예에 따른 혼합회로 시뮬레이션 시스템(200)의 전체 구성 및 개념에 대해 간단히 설명하자면, 통상적으로 soft core는 Virtual Analog/Digital Signal로 시뮬레이션 하기 위해서 각 언어 모델에 해당하는 전용 시뮬레이터가 이용된다. 이때, Virtual Analog/Digital Signal로 시뮬레이션이 가능한 언어 모델에는 Verilog, VHDL, Verilog-A, C/C++, Matlab/Simulink 등이 있으며, Verilog는 Verilog 시뮬레이터, VHDL는 VHDL 시뮬레이터를 이용하는 등 각 언어 모델을 시뮬레이션 하기 위해서는 전용 시뮬레이터가 이용된다. 따라서, 본 발명에서는 soft core를 시뮬레이션 하는 시뮬레이터 모듈을 소프트 코어 시뮬레이터 모듈(10)이라 한다.

한편, 본 발명에서의 hard core는 Virtual Digital Signal 또는 Real Signal로 시뮬레이션 하는 2가지 방법으로 구분할 수 있으며, hard core를 Virtual Digital Signal로 시뮬레이션 하기 위해서는 SPICE 시뮬레이터가 이용될 수 있으며, hard core를 Real Signal로 시뮬레이션 하기 위해서는 일련의 시뮬레이터의 역할을 하는 FPGA 등이 이용될 수 있다. 이 때, hard core와 어댑터 모듈(30) 간에 하드 코어 에뮬레이터 모듈(20)이 위치하여 소프트 코어와의 연계 시뮬레이션이 가능하도록 지원할 수 있다.

이 때, Real Signal은 반도체 칩의 형태로 이미 구현되어 있는 메모리나 아날로그 회로 등의 hard core(기존에 존재하는 회로 모델(IP))를 구동시키는 신호를 말하며, 이러한 칩 형태의 기존 회로 모델을 구동시켜주는 역할을 하는 것이 FPGA 등 일 수 있다. 즉, FPGA는 이미 설계된 하드웨어를 반도체로 생산하기 직전 최종적으로 하드웨어의 동작 및 성능을 검증하기 위해 제작하는 중간 개발물 형태의 집적 회로(IC)로서, 본 발명에서 FPGA는 Real Signal을 수신하여 칩 형태의 기존 회로 모델(IP)을 구동시키고, 상기 칩 형태의 기존 회로 모델을 구동시킴으로써 발생한 신호를 외부(어댑터 모듈)로 전달해 주는 역할을 수행한다. 따라서, 본 발명에서는 hard core를 시뮬레이션 하는 모듈 또는 Real Signal를 생성하는 실제 칩과 FPGA로 이루어진 시뮬레이터 모듈을 하드 코어 에뮬레이터 모듈(20)이라 한다.

HLA/RTI(High Level Architecture/Run Time Infrastructure)(50)는 미들웨어를 의미하는 것으로서, 소프트 코어 시뮬레이터 모듈(10)과 하드 코어 에뮬레이터 모듈(20) 간에 통합 시뮬레이션이 가능하도록 통합 시뮬레이션 환경을 제공한다. 본 발명의 혼합회로 시뮬레이션 시스템 및 방법은 HLA/RTI(50)를 기반으로 하고, 어댑터 모듈(30) 및 가상 클럭 생성기 모듈 등을 이용함으로써, 이기종 소프트웨어 기반 시뮬레이터 간의 통합 시뮬레이션뿐만 아니라 소프트웨어 기반 시뮬레이터와 실제 하드웨어를 통합 시뮬레이션 할 수 있는 기술을 제공한다.

이하에서는 소프트웨어 기반의 시뮬레이터의 동작 속도에 비해 상대적으로 아주 빠른 실제 하드웨어의 동작 속도를 소프트웨어 기반의 시뮬레이터의 동작 속도에 맞추어 느리게 제어하는 본 발명의 기술에 대해 보다 자세히 설명하기로 한다.

도 3은 본 발명의 일 실시예에 따른 혼합회로 시뮬레이션 시스템의 전체 구성을 개략적으로 나타낸 도면이다.

도 3을 참조하면, 본 발명의 일 실시예에 따른 혼합회로 시뮬레이션 시스템(200)은 크게 소프트 코어 시뮬레이터 모듈(10), 하드 코어 에뮬레이터 모듈(20), 어댑터 모듈(30), 미들웨어 모듈(50)을 포함할 수 있다.

그리고 하드 코어 에뮬레이터 모듈(20)은 하드웨어적으로 클럭 제어 블록(Clock Control Block)(21)과 프로빙 및 트리거링 블록(Probing and Triggering Block)(22)을 포함할 수 있으며, 소프트웨어적으로 소프트웨어 에뮬레이터(Software Emulator)(23)를 포함할 수 있다.

이때, 소프트웨어 에뮬레이터(23)는 하드웨어와 소프트웨어를 연결해주는 프락시(Proxy)로서, 인터페이스 모듈을 의미하는 것일 수 있다. 즉, 하드 코어 에뮬레이터 모듈(20) 내에는 시뮬레이션 인터페이스 모듈이 포함될 수 있으며, 상기 시뮬레이션 인터페이스 모듈은 하드 코어 에뮬레이터 모듈(20) 뿐만 아니라 소프트 코어 시뮬레이터 모듈(10) 내에도 포함될 수 있다. 이하에서 하드 코어 에뮬레이터 모듈(20) 내에 포함된 인터페이스 모듈은 하드웨어 시뮬레이터 인터페이스 모듈이라 할 수 있고, 소프트 코어 시뮬레이터 모듈(20) 내에 포함된 인터페이스 모듈은 소프트 코어 시뮬레이터 인터페이스 모듈이라 할 수 있다. 인터페이스 모듈은 사용자가 외부에서 시뮬레이터나 soft core 모델의 데이터에 접근하거나 혹은 데이터의 수정이 가능하도록 하는 프로그램을 구현하기 위한 인터페이스를 의미한다.

또한, 하드 코어 에뮬레이터 모듈(20)의 클럭 제어 블록(21) 내에는 가상 클럭 생성기 모듈이 더 포함될 수 있으며, 가상 클럭 생성기 모듈은 시스템 클럭 모니터 모듈(24)과 클럭 확장기 모듈(25)을 포함할 수 있다. 이에 대한 설명은 이후에 더 자세히 하기로 한다

소프트 코어 시뮬레이터 모듈(10)은 전자 회로에 대한 시뮬레이션 모델을 이용하여 상기 전자 회로의 동작을 시뮬레이션 하는 소프트 코어 시뮬레이터 모듈을 말한다. 즉, 소프트 코어 시뮬레이터 모듈(10)은 전자 회로의 동작을 시뮬레이션 하는 소프트웨어 기반의 시뮬레이터로서, IP core 중 soft core를 시뮬레이션 하는 시뮬레이터가 포함되며, 더 자세하게는 Verilog(IEEE P1364 표준) 언어 모델을 이용하는 Verilog 시뮬레이터(디지털 회로 시뮬레이터), VHDL(IEEE P1076 표준) 언어 모델을 이용하는 VHDL 시뮬레이터(디지털 회로 시뮬레이터), Verilog-AMS 언어 모델을 이용하는 Verilog-AMS 시뮬레이터 (혼합신호 회로 시뮬레이터), 아날로그 회로 시뮬레이터인 SPICE 등이 포함될 수 있다.

하드 코어 에뮬레이터 모듈(20)은 시간 경과에 따라 오퍼레이션을 실제로 진행하는 하드 코어 에뮬레이터 모듈로서, IP core 중 hard core를 시뮬레이션 하기 위한 모듈, 또는 Real Signal를 생성하는 실제 칩과 FPGA로 이루어진 시뮬레이터 모듈을 의미한다. 또한, 하드 코어 에뮬레이터 모듈(20)은 IP 설계의 물리적 형태로서 시뮬레이션 수행 시 내부 동작은 알 수 없고, 수정이 쉽지 않지만 기능이 검증된 모델일 수 있다.

또한, 하드 코어 에뮬레이터 모듈(20)은 호스트 컴퓨터에서 하드웨어의 시그널을 받거나 주며, 하드웨어의 클럭(clock)을 제어하는 프로그램일 수 있으며, 또한, 하드웨어와 소프트웨어를 연결해 주는, 즉 Proxy(bridge) 역할을 해주는 도구일 수 있다.

즉, 하드 코어 에뮬레이터 모듈(20)은 하드 코어가 담긴 FPGA 클럭(즉, 실제 하드웨어의 클럭)을 제어하고, 내부에서 생성된 신호를 외부로 프로브(probe)하는 역할을 하며, 하드웨어와 소프트웨어를 연결해 주는 프락시(Proxy) 역할을 한다.

하드 코어 에뮬레이터 모듈(20)은 클럭 제어 블록(21), 프로빙 및 트리거링 블록(22), 소프트웨어 에뮬레이터(23)를 포함할 수 있으며, 클럭 제어 블록(21)은 하드웨어의 클럭(Clock)를 제어함으로써, 하드웨어의 시간 진행을 관리하는 역할을 하고, 상기 프로빙 및 트리거링 블록(22)은 모의 코어와 다른 외부의 소프트 코어가 연결 되었을 때, 외부로부터 들어오는 데이터를 실제 신호로 바꿔주거나 실제 신호를 외부로 전달해 주는 역할을 한다.

예를 들어, 소프트 코어 시뮬레이터 모듈(10)의 시뮬레이션 결과로 인한 입출력 신호의 변화가 어댑터 모듈(30)을 통해 하드 코어 에뮬레이터 모듈(20)로 전달된 경우, 프로빙 및 트리거링 블록(22)은 어댑터 모듈(30)로부터 수신한 소프트 코어 시뮬레이터 모듈(10)의 입출력 신호 값(즉, 외부로부터 들어오는 데이터)을 실제 신호로 바꿔 주는 역할을 한다. 또한 프로빙 및 트리거링 블록(22)은 반대로 하드 코어 에뮬레이터 모듈(20)에 의한 에뮬레이션의 입출력 신호의 변화 값을 외부로 전달하는 역할을 한다. 즉, 프로빙 및 트리거링 블록(22)은 하드 코어 에뮬레이터 모듈(20)에 의한 실제 신호를 소프트 코어 시뮬레이터 모듈(10)로 전달하는 역할을 한다.

하드 코어 에뮬레이터 모듈(20)의 클럭 제어 블록(21) 내에는 가상 클럭 생성기 모듈이 더 포함될 수 있으며, 가상 클럭 생성기 모듈은 상기 소프트 코어 시뮬레이터 모듈(10)과 상기 하드 코어 에뮬레이터 모듈(20)이 상호 연동되는 이벤트 기반의 시뮬레이션을 실행하기 위하여, 상기 하드 코어 에뮬레이터 모듈(20)의 진행 시간이 상기 소프트 코어 시뮬레이터 모듈(10)의 시뮬레이션 상의 시간에 맞추어 제어되도록, 상기 하드 코어 에뮬레이터 모듈(20)의 클럭 속도보다 빠른 가상 클럭을 발생시킨다.

그리고, 가상 클럭 생성기 모듈은 하드 코어 에뮬레이터 모듈(20)의 클럭 속도보다 빠른 가상 클럭을 발생시킬 때, 상기 발생시키는 가상 클럭의 기준 단위 클럭을, 복수 개의 소프트 코어 시뮬레이터 모듈과 하드 코어 에뮬레이터 모듈 중에서 가장 짧은 단위 클럭을 기준으로 하여 설정할 수 있다.

또한, 가상 클럭 생성기 모듈은 상기 가상 클럭의 기준 단위 클럭을 복수 개의 소프트 코어 시뮬레이터 모듈과 하드 코어 에뮬레이터 모듈 중에서 가장 짧은 단위 클럭을 기준으로 설정하여 출력하는 시스템 클럭 모니터 모듈(24)과, 상기 하드 코어 에뮬레이터 모듈(20)에서 발생되는 클럭의 상승 엣지(Rise-edge) 또는 하강 엣지(Fall-edge)에, 상기 가상 클럭의 발생 시점을 동기화하는 클럭 확장기 모듈(25)을 포함할 수 있다. 이에 대한 설명은 이후 도 4를 참조하여 보다 자세히 설명하기로 한다.

또한, 가상 클럭 생성기 모듈은 상기 발생된 가상 클럭을 기반으로 시뮬레이션 진행 요청 이벤트의 발생 주기를 측정하고, 상기 측정된 발생 주기의 시간상의 거리를 상기 소프트 코어 시뮬레이터 모듈(10)의 시간상의 거리와 대응하도록 확장시킬 수 있다. 이는 이후에 도 5를 참조하여 더 자세히 설명하기로 한다.

미들웨어 모듈(50)은 소프트 코어 시뮬레이터 모듈(10)과 하드 코어 에뮬레이터 모듈(20) 간에 통합 시뮬레이션이 가능하도록 통합 시뮬레이션 환경을 제공하는 미들웨어로서, HLA/RTI(High Level Architecture/Run Time Infrastructure)일 수 있다. 본 발명은 HLA/RTI를 기반으로 하고, 어댑터 모듈(30)과 가상 클럭 발생기 모듈 등을 이용함으로써, 이기종 소프트웨어 기반 시뮬레이터 간의 통합 시뮬레이션뿐만 아니라 소프트웨어 기반 시뮬레이터와 실제 하드웨어를 통합 시뮬레이션 하는 것이 가능하다.

또한, 미들웨어 모듈(50)은 상기 하드 코어 에뮬레이터 모듈(20)의 클럭(즉, 하드 코어 에뮬레이터 모듈에서 발생되는 클럭)의 상승 엣지(Rise-edge) 또는 하강 엣지(Fall-edge) 마다 발생하는 시뮬레이션 진행 요청 이벤트를 감지하고, 상기 이벤트가 감지될 때 상기 하드 코어 에뮬레이터 모듈의 시뮬레이션 진행을 정지시킬 수 있다.

하드 코어 에뮬레이터 모듈(20) 내에 포함된 하드웨어 시뮬레이터 인터페이스 모듈은 가상 클럭 생성기 모듈에서 발생된 가상 클럭 상에서, 감지된 이벤트에 대응하는 시뮬레이션을 진행하고, 상기 진행된 시뮬레이션의 결과로 인한 입출력 신호 값을 상기 소프트 코어 시뮬레이터 모듈(10)로 제공한다. 이때, 하드웨어 시뮬레이터 인터페이스 모듈은 하드웨어와 소프트웨어 간에 프락시(Proxy) 역할을 수행하는 하드 코어 에뮬레이터 모듈(20) 내에 포함된 소프트웨어 에뮬레이터(23)와 상응한다.

하드웨어 시뮬레이터 인터페이스 모듈은 상기 진행된 시뮬레이션의 결과로 인한 입출력 신호 값을, 상기 소프트 코어 시뮬레이터 모듈(10)과 상기 하드 코어 에뮬레이터 모듈(20) 각각의 입출력 신호의 값을 서로 인식할 수 있는 형태로 변환하여 제공하는 어댑터 모듈(30)을 통해, 상기 소프트 코어 시뮬레이터 모듈(10)로 제공할 수 있다.

어댑터 모듈(30)은 소프트 코어 시뮬레이터 모듈(10)과 하드 코어 에뮬레이터 모듈(20) 각각이 통합 시뮬레이션 환경을 제공하는 미들웨어 모듈(50)과 상호 연동 가능하도록, 이벤트 기반의 시뮬레이션을 진행하고, 소프트 코어 시뮬레이터 모듈(10)과 하드 코어 에뮬레이터 모듈(20) 각각의 입출력 신호의 값을 서로 인식할 수 있는 형태로 변환하여 제공한다.

어댑터 모듈(30)은 다양한 soft core 시뮬레이터와 hard core가 탑재된 FPGA가 HLA/RTI에 참여하여 연동 될 수 있도록 도울 수 있으며, soft core 시뮬레이터와 FPGA 간 시간 동기화 및 데이터 변환을 도울 수 있다.

또한, 어댑터 모듈(30)은 소프트 코어 시뮬레이터 모듈(10) 및 하드 코어 에뮬레이터 모듈(20)의 HLA 서비스 이용을 위한 인터페이스를 제공할 수 있다.

한편, 다양한 soft core 모의를 위한 시뮬레이터들 중 일부는 외부 표준 인터페이스가 존재한다. 즉, Verilog 및 Verilog AMS 계열 시뮬레이터는 외부 IEEE 표준 인터페이스인 Verilog PLI (Verilog Programming language Interface)를 지원하며, VHDL 및 VHDL AMS 계열 시뮬레이터는 VHDL PLI (Verilog Programming language Interface)와 같은 표준 인터페이스를 지원한다. 본 발명에서 소프트웨어 시뮬레이터 인터페이스 모듈은 소프트 코어 시뮬레이터 모듈(10)이 다른 소프트 코어 시뮬레이터 모듈 또는 하드 코어 에뮬레이터 모듈(20) 간에 데이터 전송을 가능하도록 하는 범용의 인터페이스를 제공한다.

어댑터 모듈(30)은 다양한 soft core 모의를 위한 시뮬레이터들이 지원하는 각기 다른 외부 표준 인터페이스를 통합적으로 지원 가능하도록 하는 라이브러리를 지원할 수 있다. 다시 말해, 어댑터 모듈(30)은 소프트 코어 시뮬레이터 모듈(10) 및 하드 코어 에뮬레이터 모듈(20)의 타입에 대응하는 라이브러리(즉, VHDL, Verilog-AMS, FPGA 등 모든 soft core 타입 및 hard core 타입에 대응하는 라이브러리)를 지원하기 때문에, 어댑터 모듈(30)은 소프트 코어 시뮬레이터 모듈(10)과 하드 코어 에뮬레이터 모듈(20) 간의 상호작용을 가능하게 한다. 다만, 일부 외부 인터페이스를 지원하지 않는 시뮬레이터는 어댑터 모듈(30)이 라이브러리를 이용할 수 있도록 하는 외부 시뮬레이터 인터페이스를 제공하도록 일부 수정이 요구될 수 있다.

이에 따라, 본 발명은 통합 시뮬레이션 수행 시, 어댑터 모듈(30)이 소프트 코어 시뮬레이터 모듈(10) 또는 하드 코어 에뮬레이터 모듈(20)에 플러그인 됨으로써, 소프트 코어 시뮬레이터 모듈(10) 또는 하드 코어 에뮬레이터 모듈(20)가 HLA 서비스를 이용할 수 있게 된다.

한편, 본 발명에서의 통합 시뮬레이션이라 함은 소프트 코어 시뮬레이터와 다른 소프트 코어 시뮬레이터를 함께 시뮬레이션 하는 것뿐만 아니라 소프트 코어 시뮬레이터와 실제 하드웨어(FPGA)를 함께 시뮬레이션 하는 것을 의미한다.

소프트웨어 시뮬레이터 인터페이스 모듈은 소프트 코어 시뮬레이터 모듈(10) 내에 포함된 인터페이스 모듈로서, 소프트 코어 시뮬레이터 모듈(10)의 시뮬레이션 결과로 인한 상기 소프트 코어 시뮬레이터 모듈(10)의 입출력 신호의 변화를 다른 소프트 코어 시뮬레이터 모듈 및 하드 코어 에뮬레이터 모듈(20)과 공유할 수 있도록 어댑터 모듈(30)로 제공한다. 소프트웨어 시뮬레이터 인터페이스 모듈은 소프트 코어 시뮬레이터의 일부로 구성될 수 있으며, 이는 외부 시뮬레이터 인터페이스와 그 의미가 상응한다.

그리고 하드웨어 시뮬레이터 인터페이스 모듈은 하드 코어 에뮬레이터 모듈(20)의 시뮬레이션 결과로 인한 상기 하드 코어 에뮬레이터 모듈(20)의 입출력 신호의 변화를 다른 소프트 코어 시뮬레이터 모듈과 공유할 수 있도록 어댑터 모듈(30)로 제공한다.

또한, 어댑터 모듈(30)은 소프트 코어 시뮬레이터 모듈(10) 또는 하드 코어 에뮬레이터 모듈(20)에서 발생한 신호(Signal)의 변화를 감지하고, 감지된 신호를 SE변환함수(이때, SE변환함수는 DE Convert와 AE Convert 함수를 포함할 수 있음)를 이용함으로써, 신호를 이벤트로 변환(Signal to Event)하고, 변환된 이벤트를 다른 시뮬레이터로 전달할 수 있다. 또한 어댑터 모듈(30)은 다른 소프트 코어 시뮬레이터 등 외부에서 받은 이벤트를 ES변환함수(이때, ES변환함수는 ED Convert와 EA Convert 함수를 포함할 수 있음)를 이용함으로써, 소프트 코어 시뮬레이터 모듈(10)에서 사용할 수 있는 신호로 전환(Event to Signal)할 수 있다. 이때 SE(Signal to Event) 및 ES(Event to Signal)의 규칙(rule)은 사용자가 지정할 수 있으며, 어댑터 모듈(30)은 소프트 코어 시뮬레이터 모듈(10) 및 하드 코어 에뮬레이터 모듈(20)의 이벤트를 검출할 수 있다.

또한, 어댑터 모듈(30)은 소프트웨어 기반의 시뮬레이터와 실제 하드웨어를 함께 통합 시뮬레이션 할 수 있는 하는 환경을 제공하기 위하여, 이벤트 기반의 통합 시뮬레이션을 진행하는 도중에 소프트 코어 시뮬레이터 모듈(10)과 하드 코어 에뮬레이터 모듈(20) 각각에서 감지된 이벤트를 서로에게 반영할 수 있도록 하드 코어 에뮬레이터 모듈(20)의 진행 시간을 소프트 코어 시뮬레이터 모듈(10)상의 시간과 동기화할 수 있다.

더 자세하게는, 본 발명에서 통합 시뮬레이션을 가능하게 하기 위해서는 상대적으로 동작 속도가 빠른 물리적 하드웨어 장치(즉, 하드 코어 에뮬레이터)에서의 시간 흐름을 상대적으로 동작 속도가 느린 모델 수준의 시뮬레이터(즉, 소프트 코어 시뮬레이터)의 동작 시간에 맞춰 느리게 제어하는 것이 필요하며, 이를 위해 하드 코어 에뮬레이터 모듈의 클럭 속도보다 빠른 가상 클럭을 발생시키는 가상 클럭 생성기 모듈이 이용된다.

이하에서는 도 4 및 도 5를 참조하여 가상 클럭 생성기 모듈에 대해 보다 자세히 설명하기로 한다.

도 4는 본 발명의 일 실시예에 따른 가상 클럭 생성기 모듈의 회로 구성을 나타낸 도면이다.

우선, 가상 클럭 생성기 모듈은 앞서 말한 바와 같이, 소프트 코어 시뮬레이터 모듈(10)과 하드 코어 에뮬레이터 모듈(20)이 상호 연동되는 이벤트 기반의 시뮬레이션을 실행하기 위하여, 상기 하드 코어 에뮬레이터 모듈(20)의 진행 시간이 상기 소프트 코어 시뮬레이터 모듈(10)의 시뮬레이션 상의 시간에 맞추어 제어되도록, 하드 코어 에뮬레이터 모듈(20)의 클럭 속도보다 빠른 가상 클럭을 발생시킨다.

도 4를 참조하여 더 자세히 살펴보면, 가상 클럭 생성기 모듈은 시스템 클럭 모니터 모듈(24)과 클럭 확장기 모듈(25)을 포함할 수 있다. 그리고, 가상 클럭 생성기 모듈은 하드 코어 에뮬레이터 모듈(20)의 클럭 제어 블록(21) 내에 포함될 수 있다.

가상 클럭 생성기 모듈은 하드 코어 에뮬레이터 모듈(20)의 클럭(즉, 실제 물리적으로 동작하는 칩에 의한 클럭)을 입력 받으면(S410), 시스템 클럭 모니터 모듈(24)을 통해 가상 클럭을 출력(S420)하며, 이때, 출력되는 가상 클럭의 기준 단위는 복수 개의 소프트 코어 시뮬레이터 모듈(10)과 하드 코어 에뮬레이터 모듈(20) 중에서 가장 짧은 단위 클럭을 기준으로 설정될 수 있다. 즉, 시스템 클럭 모니터 모듈(24)은 상기 가장 짧은 단위 클럭을 기준으로 하는 가상 클럭을 출력(S420)할 수 있다.

또는, 본 발명의 다른 예에서는 가상 클럭 생성기 모듈이 단계S420에서 가상 클럭을 출력할 때, 하드 코어 에뮬레이터 모듈(20)의 클럭 속도보다 훨씬 빠른 무한대 개념의 클럭 속도로 생성해 낼 수 있다.

본 발명은 가상 클럭 생성기 모듈을 통해, 하드 코어 에뮬레이터 모듈(20)의 클럭 속도 보다 훨씬 빠른 속도의 클럭을 생성해 냄으로써, 하드 코어 에뮬레이터 모듈(20)의 클럭을 정밀하게 모니터링하는 것이 가능하고, 이를 통해 통합 시뮬레이션 진행 시 이벤트가 감지 되었을 때, 보다 정확하게 하드 코어 에뮬레이터 모듈(20)의 클럭, 혹은 하드 코어 에뮬레이터 모듈(20)의 시뮬레이션 진행을 정확하게 정지시키는 것이 가능하다.

한편, 가상 클럭 생성기 모듈은 하드 코어 에뮬레이터 모듈(20)에서 발생되는 클럭의 상승 엣지 또는 하강 엣지를 모니터링하며, 확장된 가상 클럭을 생성하기 위하여 플립플롭(Flip-Flop)을 이용할 수도 있다.

가상 클럭 생성기 모듈의 클럭 확장기 모듈(25)은 시스템 클럭 모니터 모듈(24)로부터 출력된 가상 클럭을 수신하고, 상기 수신한 가상 클럭의 발생 시점을 하드 코어 에뮬레이터 모듈(20)에서 발생되는 클럭의 상승 엣지 또는 하강 엣지에 동기화함으로써, 동기화가 맞춰진 확장된 가상 클럭을 출력(S430)한다.

본 발명은 가상 클럭 생성기 모듈로부터 발생(혹은 생성)되는 가상 클럭을 통해, 시스템을 동작시키는 클럭(즉, 하드 코어 에뮬레이터 모듈의 클럭)을 정밀하게 모니터링하고, 하드 코어 에뮬레이터 모듈(20)의 진행 시간을 소프트 코어 시뮬레이터 모듈(10)의 시뮬레이션 상의 시간에 맞추어 느리게 제어하는 것이 가능하므로, 이를 통해 소프트 코어 시뮬레이터 모듈(10)과 하드 코어 에뮬레이터 모듈(20) 간에 통합 시뮬레이션을 가능하도록 제공할 수 있다.

이하에서는 본 발명의 이해를 더 돕고자, 혼합 시뮬레이션을 위해 하드 코어 에뮬레이터 모듈에 의한 클럭의 진행 시간을 가상적으로 확장시킨 개념에 대해 설명하기로 한다. 이때, 도 5는 도 4의 내용을 기반으로 하여 설명하기로 한다.

도 5는 본 발명의 일 실시예에 따른 가상 클럭 생성기 모듈의 시간 확장 개념을 도식화한 도면이다.

도 5를 참조하면, 우선 가상 클럭 생성기 모듈은 하드 코어 에뮬레이터 모듈의 클럭 속도 보다 훨씬 빠른 가상 클럭을 기반으로 시뮬레이션 진행 요청 이벤트의 발생 주기를 측정하며, 상기 측정된 이벤트 주기의 시간상의 거리를 소프트 코어 시뮬레이터 모듈(10)의 시간상의 거리와 대응되도록, 상기 하드 코어 에뮬레이터 모듈에 의한 클럭의 진행 시간을 가상적으로 확장시킬 수 있다.

도 5(a)는 도 4의 단계S410에서 가상 클럭 생성기 모듈로 입력되는 하드 코어 에뮬레이터 모듈에 의한 클럭(즉, 시스템을 동작시키는 클럭)의 예를 나타내며, 도 5(b)는 도 4의 단계S420에서 시스템 클럭 모니터 모듈(24)를 통해 출력된 가상 클럭의 예를 나타낸다. 이때, 도 5(b)에서의 가상 클럭은 하드 코어 에뮬레이터 모듈(20)의 클럭 속도 보다 훨씬 빠른 무한대 개념의 클럭 속도를 발생시키는 것이 이상적이며, 일 실시예로는 16 bit의 속도로 발생시킬 수 있다.

그리고 도 5(c)는 도 4의 단계S430에서 출력되는 확장된 가상 클럭의 예로서, 더 자세하게 도 5(c)는, 도 5(b)의 가상 클럭의 시간 상의 거리를 소프트 코어 시뮬레이터 모듈(10)의 시간 상의 거리와 대응되게 하기 위하여, 도 5(b)의 가상 클럭의 시간 상의 거리를 소프트 코어 시뮬레이터 모듈(10)의 시간 상의 거리에 맞추어 확장시킨 확장된 가상 클럭의 예를 나타낸다. 이때, 확장된 가상 클럭은 하드 코어 에뮬레이터 모듈(20)에 의한 클럭의 상승 엣지 또는 하강 엣지에 도 5(b)와 같은 가상 클럭의 발생 시점을 동기화시킨 클럭을 의미한다.

본 발명은 도 5(c)와 같이 확장된 가상 클럭을 통해, 소프트 코어 시뮬레이터 모듈(10)과 하드 코어 에뮬레이터 모듈(20)의 시간 흐름을 동기화하는 것이 가능하므로, 소프트 코어 시뮬레이터 모듈(10)과 하드 코어 에뮬레이터 모듈(20)을 동시에 통합적으로 시뮬레이션 하는 것이 가능하다.

한편, 이하에서는 상기에 자세히 설명된 내용을 기반으로 본 발명의 동작 흐름도를 간단히 설명하기로 한다.

도 6은 본 발명의 일 실시예에 따른 혼합회로 시뮬레이션 방법에 대한 동작 흐름도이다.

도 6을 참조하면, 본 발명의 일 실시예에 따른 혼합회로 시뮬레이션 방법은 우선, 혼합회로 시뮬레이션 시스템에서, 전자 회로에 대한 시뮬레이션 모델을 이용하여 상기 전자 회로의 동작을 시뮬레이션 하는 소프트 코어 시뮬레이터 모듈(10)을 동작(S610)시킨다.

이때, 소프트 코어 시뮬레이터 모듈(10)은 전자 회로의 동작을 시뮬레이션 하는 소프트웨어 기반의 시뮬레이터로서, IP core 중 soft core를 시뮬레이션 하는 시뮬레이터가 포함되며, 더 자세하게는 Verilog(IEEE P1364 표준) 언어 모델을 이용하는 Verilog 시뮬레이터(디지털 회로 시뮬레이터), VHDL(IEEE P1076 표준) 언어 모델을 이용하는 VHDL 시뮬레이터(디지털 회로 시뮬레이터), Verilog-AMS 언어 모델을 이용하는 Verilog-AMS 시뮬레이터 (혼합신호 회로 시뮬레이터), 아날로그 회로 시뮬레이터인 SPICE 등이 포함될 수 있다.

다음으로, 혼합회로 시뮬레이션 시스템은 시간 경과에 따라 오퍼레이션을 실제로 진행하는 하드 코어 에뮬레이터 모듈(20)을 동작(S620)시킨다.

이때, 하드 코어 에뮬레이터 모듈(20)은 IP core 중 hard core를 시뮬레이션 하기 위한 모듈, 또는 Real Signal를 생성하는 실제 칩과 FPGA로 이루어진 시뮬레이터 모듈을 의미한다. 또한, 하드 코어 에뮬레이터 모듈(20)은 IP 설계의 물리적 형태로서 시뮬레이션 수행 시 내부 동작은 알 수 없고, 수정이 쉽지 않지만 기능이 검증된 모델일 수 있다.

다음으로, 혼합회로 시뮬레이션 시스템에서, 가상 클럭 생성기 모듈은 상기 소프트 코어 시뮬레이터 모듈(10)과 상기 하드 코어 에뮬레이터 모듈(20)이 상호 연동되는 이벤트 기반의 시뮬레이션을 실행하기 위하여, 상기 하드 코어 에뮬레이터 모듈(20)의 진행 시간이 상기 소프트 코어 시뮬레이터 모듈(10)의 시뮬레이션 상의 시간에 맞추어 제어되도록, 상기 하드 코어 에뮬레이터 모듈(20)의 클럭 속도보다 빠른 가상 클럭을 발생(S630)시킨다.

이때, 가상 클럭 생성기 모듈은 하드 코어 에뮬레이터 모듈의 클럭 속도보다 빠른 가상 클럭을 발생시킬 때, 상기 발생시키는 가상 클럭의 기준 단위 클럭을, 복수 개의 소프트 코어 시뮬레이터 모듈과 하드 코어 에뮬레이터 모듈 중에서 가장 짧은 단위 클럭을 기준으로 하여 설정할 수 있다.

또한, 이때 가상 클럭 생성기 모듈은 상기 가상 클럭의 기준 단위 클럭을 복수 개의 소프트 코어 시뮬레이터 모듈과 하드 코어 에뮬레이터 모듈 중에서 가장 짧은 단위 클럭을 기준으로 설정하여 출력하는 시스템 클럭 모니터 모듈(24)과, 상기 하드 코어 에뮬레이터 모듈에서 발생되는 클럭의 상승 엣지(Rise-edge) 또는 하강 엣지(Fall-edge)에, 상기 가상 클럭의 발생 시점을 동기화하는 클럭 확장기 모듈(25)을 포함할 수 있다. 이에 대한 설명은 상기 도 4를 참조하여 보다 자세히 설명했으므로, 이를 참조하기로 한다.

또한, 이때 가상 클럭 생성기 모듈은 상기 발생된 가상 클럭을 기반으로 시뮬레이션 진행 요청 이벤트의 발생 주기를 측정하고, 상기 측정된 발생 주기의 시간상의 거리를 상기 소프트 코어 시뮬레이터 모듈(10)의 시간상의 거리와 대응하도록 확장시킬 수 있다. 이에 대한 설명은 상기 도 5를 참조하여 보다 자세히 설명했으므로, 이를 참조하기로 한다.

다음으로, 미들웨어 모듈(50)은 상기 하드 코어 에뮬레이터 모듈(20)의 클럭의 상승 엣지 또는 하강 엣지 마다 발생하는 시뮬레이션 진행 요청 이벤트를 감지하고, 상기 이벤트가 감지될 때 상기 하드 코어 에뮬레이터 모듈의 시뮬레이션 진행을 정지(S640)시킬 수 있다.

이때, 미들웨어 모듈(50)은 소프트 코어 시뮬레이터 모듈(10)과 하드 코어 에뮬레이터 모듈(20) 간에 통합 시뮬레이션이 가능하도록 통합 시뮬레이션 환경을 제공하는 미들웨어로서, HLA/RTI(High Level Architecture/Run Time Infrastructure)일 수 있으며, 본 발명은 HLA/RTI를 기반으로 하고, 어댑터 모듈(30)과 가상 클럭 발생기 모듈 등을 이용함으로써, 이기종 소프트웨어 기반 시뮬레이터 간의 통합 시뮬레이션뿐만 아니라 소프트웨어 기반 시뮬레이터와 실제 하드웨어를 통합 시뮬레이션 하는 것이 가능하다.

다음으로, 하드웨어 시뮬레이터 인터페이스 모듈은 단계S630에서 발생된 가상 클럭 상에서, 감지된 이벤트에 대응하는 시뮬레이션을 진행하고, 상기 진행된 시뮬레이션의 결과로 인한 입출력 신호 값을 소프트 코어 시뮬레이터 모듈(10)로 제공(S650)한다.

이때 하드웨어 시뮬레이터 인터페이스 모듈은 상기 진행된 시뮬레이션의 결과로 인한 입출력 신호 값을, 상기 소프트 코어 시뮬레이터 모듈(10)과 상기 하드 코어 에뮬레이터 모듈(20) 각각의 입출력 신호의 값을 서로 인식할 수 있는 형태로 변환하여 제공하는 어댑터 모듈(30)을 통해, 상기 소프트 코어 시뮬레이터 모듈(10)로 제공할 수 있다.

그리고, 상기 어댑터 모듈(30)은 소프트 코어 시뮬레이터 모듈(10)과 하드 코어 에뮬레이터 모듈(20) 각각이 통합 시뮬레이션 환경을 제공하는 미들웨어 모듈(50)과 상호 연동 가능하도록, 이벤트 기반의 시뮬레이션을 진행하고, 소프트 코어 시뮬레이터 모듈(10)과 하드 코어 에뮬레이터 모듈(20) 각각의 입출력 신호의 값을 서로 인식할 수 있는 형태로 변환하여 제공할 수 있다. 이 외에도 어댑터 모듈(30)은 다양한 soft core 시뮬레이터와 hard core가 탑재된 FPGA가 HLA/RTI에 참여하여 연동 될 수 있도록 도울 수 있으며, soft core 시뮬레이터와 FPGA 간 시간 동기화 및 데이터 변환을 도울 수 있다. 이에 대한 설명은 상기에 자세히 기술한 내용을 참조하기로 한다.

본 발명은 상기와 같은 방법을 통해, 소프트웨어 기반의 시뮬레이터의 동작 속도에 비해 상대적으로 아주 빠른 실제 하드웨어의 동작 속도를 소프트웨어 기반의 시뮬레이터의 동작 속도에 맞추어 느리게 제어함으로써, 소프트웨어 기반의 시뮬레이터와 실제 하드웨어를 통합적으로 시뮬레이션하는 것이 가능하다.

본 발명의 일 실시 예에 따른 혼합회로 시뮬레이션 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.

이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.

따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.

200: 혼합회로 시뮬레이션 시스템
10: 소프트 코어 시뮬레이터 모듈 20: 하드 코어 에뮬레이터 모듈
30: 어댑터 모듈 50: 미들웨어 모듈
21: 클럭 제어 블록 22: 프로빙 및 트리거링 블록
23: 소프트웨어 에뮬레이터

Claims (14)

1. 전자 회로에 대한 시뮬레이션 모델을 이용하여 상기 전자 회로의 동작을 시뮬레이션 하는 소프트 코어 시뮬레이터 모듈;
   시간 경과에 따라 오퍼레이션을 실제로 진행하는 하드 코어 에뮬레이터 모듈; 및
   상기 소프트 코어 시뮬레이터 모듈과 상기 하드 코어 에뮬레이터 모듈이 상호 연동되는 이벤트 기반의 시뮬레이션을 실행하기 위하여, 상기 하드 코어 에뮬레이터 모듈의 진행 시간이 상기 소프트 코어 시뮬레이터 모듈의 시뮬레이션 상의 시간에 맞추어 제어되도록, 상기 하드 코어 에뮬레이터 모듈의 클럭 속도보다 빠른 가상 클럭을 발생시키는 가상 클럭 생성기 모듈;
   을 포함하는 혼합회로 시뮬레이션 시스템.
2. 제1항에 있어서,
   상기 하드 코어 에뮬레이터 모듈의 클럭의 상승 엣지 또는 하강 엣지 마다 발생하는 시뮬레이션 진행 요청 이벤트를 감지하고, 상기 이벤트가 감지될 때 상기 하드 코어 에뮬레이터 모듈의 시뮬레이션 진행을 정지시키는 미들웨어 모듈;
   을 더 포함하는 혼합회로 시뮬레이션 시스템.
3. 제1항에 있어서,
   상기 가상 클럭 생성기 모듈에서 발생된 가상 클럭 상에서, 감지된 이벤트에 대응하는 시뮬레이션을 진행하고, 상기 진행된 시뮬레이션의 결과로 인한 입출력 신호 값을 상기 소프트 코어 시뮬레이터 모듈로 제공하는 하드웨어 시뮬레이터 인터페이스 모듈;
   을 더 포함하는 혼합회로 시뮬레이션 시스템.
4. 제3항에 있어서,
   상기 하드웨어 시뮬레이터 인터페이스 모듈은
   상기 진행된 시뮬레이션의 결과로 인한 입출력 신호 값을, 상기 소프트 코어 시뮬레이터 모듈과 상기 하드 코어 에뮬레이터 모듈 각각의 입출력 신호의 값을 서로 인식할 수 있는 형태로 변환하여 제공하는 어댑터 모듈을 통해, 상기 소프트 코어 시뮬레이터 모듈로 제공하는 것
   을 특징으로 하는 혼합회로 시뮬레이션 시스템.
5. 제1항에 있어서,
   상기 가상 클럭 생성기 모듈은
   상기 발생된 가상 클럭을 기반으로 시뮬레이션 진행 요청 이벤트의 발생 주기를 측정하고, 상기 측정된 발생 주기의 시간상의 거리를 상기 소프트 코어 시뮬레이터 모듈의 시간상의 거리와 대응하도록 확장시키는 것
   을 특징으로 하는 혼합회로 시뮬레이션 시스템.
6. 제1항에 있어서,
   상기 가상 클럭 생성기 모듈은
   상기 발생시키는 가상 클럭의 기준 단위 클럭을, 복수 개의 소프트 코어 시뮬레이터 모듈과 하드 코어 에뮬레이터 모듈 중에서 가장 짧은 단위 클럭을 기준으로 하여 설정하는 것
   을 특징으로 하는 혼합회로 시뮬레이션 시스템.
7. 제1항에 있어서,
   상기 가상 클럭 생성기 모듈은
   상기 가상 클럭의 기준 단위 클럭을 복수 개의 소프트 코어 시뮬레이터 모듈과 하드 코어 에뮬레이터 모듈 중에서 가장 짧은 단위 클럭을 기준으로 설정하여 출력하는 시스템 클럭 모니터 모듈; 및
   상기 하드 코어 에뮬레이터 모듈의 클럭의 상승 엣지 또는 하강 엣지에, 상기 가상 클럭의 발생 시점을 동기화하는 클럭 확장기 모듈;
   을 포함하는 혼합회로 시뮬레이션 시스템.
8. 소프트 코어 시뮬레이터 모듈에 의하여, 전자 회로에 대한 시뮬레이션 모델을 이용하여 상기 전자 회로의 동작을 시뮬레이션하는 단계;
   하드 코어 에뮬레이터 모듈에 의하여, 시간 경과에 따라 오퍼레이션을 실제로 진행하는 단계; 및
   상기 소프트 코어 시뮬레이터 모듈과 상기 하드 코어 에뮬레이터 모듈이 상호 연동되는 이벤트 기반의 시뮬레이션을 실행하기 위하여, 상기 하드 코어 에뮬레이터 모듈의 진행 시간이 상기 소프트 코어 시뮬레이터 모듈의 시뮬레이션 상의 시간에 맞추어 제어되도록, 가상 클럭 생성기 모듈에 의하여 상기 하드 코어 에뮬레이터 모듈의 클럭 속도보다 빠른 가상 클럭을 발생시키는 단계;
   를 포함하는 혼합회로 시뮬레이션 방법.
9. 제8항에 있어서,
   상기 소프트 코어 시뮬레이터 모듈에 의하여 상기 전자 회로의 동작을 시뮬레이션하는 단계가 상기 가상 클럭에 기반하여 실행되거나 상기 하드 코어 에뮬레이터 모듈에 의하여 오퍼레이션을 실제로 진행하는 단계가 상기 가상 클럭에 기반하여 실행된 결과에 기초하여, 미들웨어 모듈에 의하여 상기 하드 코어 에뮬레이터 모듈의 클럭의 상승 엣지 또는 하강 엣지 마다 발생하는 시뮬레이션 진행 요청 이벤트를 감지하고, 상기 이벤트가 감지될 때 상기 하드 코어 에뮬레이터 모듈의 시뮬레이션 진행을 정지시키는 단계;
   를 더 포함하는 혼합회로 시뮬레이션 방법.
10. 제8항에 있어서,
    상기 가상 클럭을 발생시키는 단계에서 발생된 가상 클럭 상에서, 하드웨어 시뮬레이터 인터페이스 모듈에 의하여, 감지된 이벤트에 대응하는 시뮬레이션을 진행하고, 상기 진행된 시뮬레이션의 결과로 인한 입출력 신호 값을 상기 소프트 코어 시뮬레이터 모듈로 제공하는 단계;
    를 더 포함하는 혼합회로 시뮬레이션 방법.
11. 제10항에 있어서,
    상기 소프트 코어 시뮬레이터 모듈로 제공하는 단계는
    상기 진행된 시뮬레이션의 결과로 인한 입출력 신호 값을, 상기 소프트 코어 시뮬레이터 모듈과 상기 하드 코어 에뮬레이터 모듈 각각의 입출력 신호의 값을 서로 인식할 수 있는 형태로 변환하여 제공하는 어댑터 모듈을 통해, 상기 소프트 코어 시뮬레이터 모듈로 제공하는 것
    을 특징으로 하는 혼합회로 시뮬레이션 방법.
12. 제8항에 있어서,
    상기 가상 클럭을 발생시키는 단계는
    상기 발생된 가상 클럭을 기반으로 시뮬레이션 진행 요청 이벤트의 발생 주기를 측정하고, 상기 측정된 발생 주기의 시간상의 거리를 상기 소프트 코어 시뮬레이터 모듈의 시간상의 거리와 대응하도록 확장시키는 것
    을 특징으로 하는 혼합회로 시뮬레이션 방법.
13. 제8항에 있어서,
    상기 가상 클럭을 발생시키는 단계는
    상기 발생시키는 가상 클럭의 기준 단위 클럭을, 복수 개의 소프트 코어 시뮬레이터 모듈과 하드 코어 에뮬레이터 모듈 중에서 가장 짧은 단위 클럭을 기준으로 하여 설정하는 것
    을 특징으로 하는 혼합회로 시뮬레이션 방법.
14. 제8항에 있어서,
    상기 가상 클럭을 발생시키는 단계는
    상기 가상 클럭 생성기 모듈에 의하여 상기 가상 클럭의 기준 단위 클럭을 복수 개의 소프트 코어 시뮬레이터 모듈과 하드 코어 에뮬레이터 모듈 중에서 가장 짧은 단위 클럭을 기준으로 설정하여 출력하는 단계; 및
    상기 가상 클럭 생성기 모듈에 의하여 상기 하드 코어 에뮬레이터 모듈의 클럭의 상승 엣지 또는 하강 엣지에, 상기 가상 클럭의 발생 시점을 동기화하는 단계;
    를 포함하는 혼합회로 시뮬레이션 방법.

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