KR101682223B1

KR101682223B1 - 표시기판, 이의 제조방법 및 이를 갖는 표시장치

Info

Publication number: KR101682223B1
Application number: KR1020140184578A
Authority: KR
Inventors: 김윤장; 문성재; 고광범; 김동규
Original assignee: 삼성디스플레이 주식회사
Priority date: 2014-12-19
Filing date: 2014-12-19
Publication date: 2016-12-05
Also published as: KR20150013405A

Abstract

개구율이 향상된 표시기판, 이의 제조방법 및 이를 갖는 표시장치에서, 표시기판은 게이트 및 데이터 배선들, 화소전극, 스토리지 배선, 듀얼 및 연결 트랜지스터들, 전압하강 전극, 및 제1 및 제2 콘택전극들을 포함한다. 게이트 배선은 제1 및 제2 게이트 라인들을 포함하고, 데이터 배선은 게이트 배선과 교차되며, 화소전극은 제1 및 제2 화소부들을 포함하고, 스토리지 배선은 제1 및 제2 화소부들과 중첩된다. 듀얼 트랜지스터는 제1 게이트 라인 및 데이터 배선과 전기적으로 연결되고 제1 및 제2 드레인 전극들을 갖고, 연결 트랜지스터는 제2 게이트 라인과 전기적으로 연결되며, 전압하강 전극은 스토리지 배선의 상부에 배치되어 연결 드레인 전극과 연결된다. 제1 콘택전극은 제1 화소부와 전기적으로 연결되고 제1 드레인 전극 및 연결 소스 전극과 연결되며, 제2 콘택전극은 제2 화소부와 전기적으로 연결되고 제2 드레인 전극과 연결된다. 이로써, 콘택전극의 개수가 감소되어 개구율이 향상될 수 있다.

Description

표시기판, 이의 제조방법 및 이를 갖는 표시장치{DISPLAY SUBSTRATE, METHOD FOR MANUFACTURING THE DISPLAY SUBSTRATE AND DISPLAY DEVICE HAVING THE DISPLAY SUBSTRATE}

본 발명은 표시기판, 이의 제조방법 및 이를 갖는 표시장치에 관한 것으로, 보다 상세하게는 시야각을 향상시킬 수 있는 표시기판, 이의 제조방법 및 이를 갖는 표시장치에 관한 것이다.

일반적으로, 액정 표시장치는 단위화소 내에 형성된 화소전극을 갖는 제1 기판, 제1 기판과 대향하고 전면에 형성된 공통전극을 갖는 제2 기판, 및 상기 제1 및 제2 기판에 개재된 액정층을 포함한다. 상기 화소전극과 상기 공통전극 사이에 형성된 전기장은 상기 액정층의 액정들의 배열을 변경시켜 상기 액정층의 광투과율을 변경시키고, 그 결과 상기 액정 표시장치는 외부로 영상을 표시할 수 있다.

*상기 화소전극은 영상의 시야각을 향상시키기 위해 서로 이격된 서로 다른 레벨의 전압들이 인가되는 제1 및 제2 화소부들을 포함할 수 있다. 즉, 상기 제1 화소부는 제1 화소전압이 인가되고, 상기 제2 화소부는 상기 제1 화소전압보다 낮은 레벨의 제2 화소전압이 인가될 수 있다.

한편, 하나의 데이터 배선을 통해 전송되는 데이터 전압을 이용하여 상기 제1 및 제2 화소전압들을 형성하기 위해, 상기 제1 기판은 상기 단위화소 내에 다수의 박막 트랜지스터들을 구비할 수 있다. 즉, 상기 제1 기판은 상기 제1 화소부와 전기적으로 연결된 제1 박막 트랜지스터, 상기 제2 화소부와 전기적으로 연결된 제2 박막 트랜지스터, 및 상기 데이터 전압을 승압 또는 감압하여 상기 제1 및 제2 화소부들 내에 각각 상기 제1 및 제2 화소전압들을 형성시키는 제3 박막 트랜지스터를 포함할 수 있다.

일반적으로, 상기 제1 박막 트랜지스터의 드레인 전극은 상기 제1 화소부와 중첩되어 제1 콘택홀을 통해 상기 제1 화소부와 전기적으로 접촉하는 제1 콘택전극과 전기적으로 연결되고, 상기 제2 박막 트랜지스터의 드레인 전극은 상기 제2 화소부와 중첩되어 제2 콘택홀을 통해 상기 제2 화소부와 전기적으로 접촉하는 제2 콘택전극과 전기적으로 연결되며, 상기 제3 박막 트랜지스터의 소스 전극은 상기 제1 화소부와 중첩되어 제3 콘택홀을 통해 상기 제1 화소부와 전기적으로 접촉하는 제3 콘택전극과 전기적으로 연결된다.

그러나, 상기 제1, 제2 및 제3 콘택전극들이 상기 제1 및 제2 화소부들과 중첩됨에 따라, 상기 액정 표시장치의 개구율이 감소될 수 있고, 그 결과 영상의 표시품질이 저하될 수 있다.

따라서, 본 발명에서 해결하고자 하는 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 시야각을 향상시키는 동시에 개구율도 향상시킬 수 있는 표시기판을 제공하는 것이다.

본 발명의 다른 목적은 상기 표시기판을 제조하기 위한 제조방법을 제공하는 것이다.

본 발명의 또 다른 목적은 상기 표시기판을 구비하는 표시장치를 제공하는 것이다.

상기한 본 발명의 일 실시예에 의한 표시기판은 게이트 배선, 데이터 배선, 화소전극, 스토리지 배선, 듀얼 트랜지스터, 연결 트랜지스터, 전압하강 전극, 제1 콘택전극 및 제2 콘택전극을 포함한다.

상기 제1 게이트 배선은 제1 방향으로 형성되며, 서로 이웃하는 제1 및 제2 게이트 라인들을 포함한다. 상기 데이터 배선은 상기 제1 방향과 교차되는 제2 방향으로 형성된다. 상기 화소전극은 서로 이격된 제1 및 제2 화소부들을 포함한다. 상기 스토리지 배선은 상기 제1 및 제2 화소부들과 중첩된다. 상기 듀얼 트랜지스터는 상기 제1 게이트 라인 및 상기 데이터 배선과 전기적으로 연결되고, 제1 및 제2 드레인 전극들을 갖는다. 상기 연결 트랜지스터는 상기 제2 게이트 라인과 전기적으로 연결된다. 상기 전압하강 전극은 상기 스토리지 배선의 상부에 배치되고, 상기 연결 트랜지스터의 연결 드레인 전극과 연결된다. 상기 제1 콘택전극은 상기 제1 화소부와 중첩되어 상기 제1 화소부와 전기적으로 연결되고, 상기 듀얼 트랜지스터의 제1 드레인 전극 및 상기 연결 트랜지스터의 연결 소스 전극과 연결된다. 상기 제2 콘택전극은 상기 제2 화소부와 중첩되어 상기 제2 화소부와 전기적으로 연결되고, 상기 듀얼 트랜지스터의 제2 드레인 전극과 연결된다.

상기 게이트 배선, 상기 스토리지 배선, 상기 듀얼 트랜지스터의 게이트 전극 및 상기 연결 트랜지스터의 연결 게이트 전극은 동일한 게이트 금속층으로부터 패터닝되어 형성된 게이트 패턴들일 수 있다.

상기 데이터 배선, 상기 듀얼 트랜지스터의 소스 전극과 드레인 전극, 상기 연결 트랜지스터의 연결 소스 전극과 연결 드레인 전극, 상기 전압하강 전극, 상기 제1 콘택전극 및 상기 제2 콘택전극은 동일한 데이터 금속층으로부터 패터닝되어 형성된 데이터 패턴들일 수 있다.

상기 표시기판은 상기 게이트 패턴들 및 상기 데이터 패턴들 사이에 형성된 제1 절연막과, 상기 데이터 패턴들 및 상기 화소전극 사이에 형성된 제2 절연막을 더 포함할 수 있다. 상기 제2 절연막은 상기 제1 화소부를 상기 제1 콘택전극과 전기적으로 접촉시키는 제1 콘택홀과, 상기 제2 화소부를 상기 제2 콘택전극과 전기적으로 접촉시키는 제2 콘택홀을 포함할 수 있다.

상기 표시기판은 상기 전압하강 전극의 상부에 배치되고, 상기 제2 화소부와 전기적으로 연결된 전압상승 전극을 더 포함할 수 있다. 상기 화소전극 및 상기 전압상승 전극은 동일한 투명 금속층으로부터 패터닝되어 형성된 투명 금속패턴들일 수 있다.

상기 제2 화소부는 상기 제1 화소부의 일부를 감싸는 형상을 가질 수 있다. 상기 제1 및 제2 화소부들은 단위화소의 중심을 상기 제1 방향을 따라 지나는 중심선을 기준으로 실질적으로 대칭형상을 가질 수 있다.

이와 다르게, 상기 제2 화소부는 상기 제1 화소부로부터 상기 제2 방향으로 이격되어 형성될 수 있다. 상기 제1 및 제2 화소부들은 단위화소의 중심을 상기 제2 방향을 따라 지나는 중심선을 기준으로 실질적으로 대칭형상을 가질 수 있다. 상기 제1 및 제2 게이트 라인들은 상기 제1 화소부와 중첩될 수 있다.

상기 스토리지 배선은 상기 제1 및 제2 게이트 라인들 사이에 배치되어 상기 제1 화소부와 중첩되는 제1 스토리지 라인과, 상기 제1 게이트 라인의 상측에 배치되어 상기 제2 화소부와 중첩되는 제2 스토리지 라인을 포함할 수 있다. 상기 스토리지 배선은 상기 제1 게이트 라인의 하측에 배치되어 상기 제1 화소부와 중첩되고, 상기 전압하강 전극과 중첩되어 다운전압 커패시터를 형성하는 제3 스토리지 라인을 더 포함할 수 있다.

상기한 본 발명의 일 실시예에 의한 표시기판의 제조방법으로, 우선, 제1 방향을 따라 연장된 서로 이웃하는 제1 및 제2 게이트 라인을 갖는 게이트 배선, 상기 게이트 배선과 이격된 스토리지 배선, 상기 제1 게이트 라인과 연결된 듀얼 트랜지스터의 게이트 전극 및 상기 제2 게이트 라인과 연결된 연결 트랜지스터의 연결 게이트 전극을 형성한다. 이어서, 상기 듀얼 트랜지스터의 액티브 패턴 및 상기 연결 트랜지스터의 연결 액티브 패턴을 형성한다. 이어서, 상기 제1 방향과 교차되는 제2 방향을 따라 연장된 데이터 배선, 상기 스토리지 배선의 상부에 배치된 전압하강 전극, 상기 데이터 배선과 연결된 상기 듀얼 트랜지스터의 소스 전극, 상기 듀얼 트랜지스터의 제1 및 제2 드레인 전극들, 상기 제1 드레인 전극과 연결된 제1 콘택전극, 상기 제2 드레인 전극과 연결된 제2 콘택전극, 상기 제1 콘택전극과 연결된 상기 연결 트랜지스터의 연결 소스 전극, 및 상기 전압하강 전극과 연결된 상기 연결 트랜지스터의 연결 드레인 전극을 형성한다. 이어서, 상기 제1 콘택전극과 중첩되어 상기 제1 콘택전극과 전기적으로 연결되는 제1 화소부, 및 상기 제1 화소부와 이격되고 상기 제2 콘택전극과 중첩되어 상기 제2 콘택전극과 전기적으로 연결되는 제2 화소부를 포함하고, 상기 스토리지 배선과 중첩되는 화소전극을 형성한다.

상기 표시기판의 제조방법으로, 제1 및 제2 절연막들을 더 형성할 수 있다. 상기 제1 절연막은 상기 게이트 배선, 상기 스토리지 배선, 상기 게이트 전극 및 상기 연결 게이트 전극을 덮는다. 상기 제2 절연막은 상기 데이터 배선, 상기 전압하강 전극, 상기 소스 전극, 상기 제1 및 제2 드레인 전극들, 상기 제1 콘택전극, 상기 제2 콘택전극, 상기 연결 소스 전극, 및 상기 연결 드레인 전극을 덮는다.

상기 제2 절연막을 형성하는 단계는 상기 제2 절연막의 일부를 제거하여, 상기 제1 화소부를 상기 제1 콘택전극과 접촉시키기 위한 제1 콘택홀 및 상기 제2 화소부를 상기 제2 콘택전극과 접촉시키기 위한 제2 콘택홀을 형성하는 단계를 포함할 수 있다.

상기 화소전극을 형성하는 단계는 상기 전압하강 전극의 상부에 배치되고, 상기 제2 화소부와 전기적으로 연결된 전압상승 전극을 형성하는 단계를 포함할 수 있다.

상기한 본 발명의 일 실시예에 의한 표시장치는 제1 기판, 상기 제1 기판과 대향하는 제2 기판, 및 상기 제1 및 제2 기판들 사이에 개재된 액정층을 포함한다.

상기 제1 기판은 게이트 배선, 데이터 배선, 화소전극, 스토리지 배선, 듀얼 트랜지스터, 연결 트랜지스터, 전압하강 전극, 제1 콘택전극 및 제2 콘택전극을 포함한다. 상기 제1 게이트 배선은 제1 방향으로 형성되며, 서로 이웃하는 제1 및 제2 게이트 라인들을 포함한다. 상기 데이터 배선은 상기 제1 방향과 교차되는 제2 방향으로 형성된다. 상기 화소전극은 서로 이격된 제1 및 제2 화소부들을 포함한다. 상기 스토리지 배선은 상기 제1 및 제2 화소부들과 중첩된다. 상기 듀얼 트랜지스터는 상기 제1 게이트 라인 및 상기 데이터 배선과 전기적으로 연결되고, 제1 및 제2 드레인 전극들을 갖는다. 상기 연결 트랜지스터는 상기 제2 게이트 라인과 전기적으로 연결된다. 상기 전압하강 전극은 상기 스토리지 배선의 상부에 배치되고, 상기 연결 트랜지스터의 연결 드레인 전극과 연결된다. 상기 제1 콘택전극은 상기 제1 화소부와 중첩되어 상기 제1 화소부와 전기적으로 연결되고, 상기 듀얼 트랜지스터의 제1 드레인 전극 및 상기 연결 트랜지스터의 연결 소스 전극과 연결된다. 상기 제2 콘택전극은 상기 제2 화소부와 중첩되어 상기 제2 화소부와 전기적으로 연결되고, 상기 듀얼 트랜지스터의 제2 드레인 전극과 연결된다.

상기 제2 기판은 상기 제1 및 제2 화소부들을 각각 분할하여 복수의 도메인들을 형성하기 위한 도메인 분할홈을 갖는 공통전극을 포함할 수 있다.

본 발명에 따르면, 듀얼 트랜지스터의 제1 드레인 전극과 연결 트랜지스터의 연결 소스 전극이 동일한 제1 콘택전극과 전기적으로 연결됨에 따라, 연결 트랜지스터의 연결 드레인 전극이 전기적으로 연결되었던 종래의 콘택전극이 생략되어, 표시장치의 개구율이 보다 증가될 수 있다.

도 1은 본 발명의 제1 실시예에 따른 표시장치 중 단위화소를 도시한 평면도이다.
도 2는 도 1의 I-I'선을 따라 절단한 단면도이다.
도 3은 도 1에서 전기적인 연결관계를 설명하기 위한 회로도이다.
도 4는 도 3의 제1 및 제2 화소부들에서의 전압의 변화를 나타낸 그래프이다.
도 5는 본 발명의 제2 실시예에 의한 표시장치 중 제1 기판을 개념적으로 도시한 평면도이다.
도 6은 도 5의 제1 기판 중 단위화소를 확대해서 도시한 평면도이다.
도 7은 도 6의 단위화소 중 일부를 확대해서 도시한 평면도이다.
도 8은 도 7의 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다.

이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

또한, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

<실시예 1>

도 1은 본 발명의 제1 실시예에 따른 표시장치 중 단위화소를 도시한 평면도이고, 도 2는 도 1의 I-I'선을 따라 절단한 단면도이며, 도 3은 도 1에서 전기적인 연결관계를 설명하기 위한 회로도이다.

도 1 및 도 2를 참조하면, 본 실시예에 의한 표시장치는 제1 기판(100), 상기 제1 기판(100)에 대향하는 제2 기판(200), 및 상기 제1 및 제2 기판들(100, 200) 사이에 개재된 액정층(300)을 포함한다.

우선, 상기 제1 기판(100)은 제1 투명기판(110), 게이트 배선들(GL), 스토리지 배선들(SL), 제1 절연막(120), 데이터 배선들(DL), 제2 절연막(130), 화소전극들(140), 듀얼 트랜지스터들(DTFT), 연결 트랜지스터들(CTFT), 전압하강 전극들(150), 전압상승 전극들(160), 제1 콘택전극들(10) 및 제2 콘택전극들(20)을 포함할 수 있다.

상기 제1 투명기판(110)은 플레이트 형상을 갖고, 투명한 물질, 일례로 유리, 석영 및 합성수지로 이루어진다.

상기 게이트 배선들(GL)은 상기 제1 투명기판(110) 상에 형성되며, 제1 방향(DI1)을 따라 연장된다. 이때, 상기 게이트 배선(GL)들은 서로 이웃하는 제1 및 제2 게이트 라인들(GL1, GL2)을 포함한다. 즉, 상기 제1 게이트 라인(GL1) 및 상기 제2 게이트 라인(GL2)은 서로 평행하게 이웃한 위치에 형성된다.

상기 스토리지 배선들(SL)은 상기 게이트 배선들(GL)과 동일하게 상기 제1 기판(110) 상에 형성된다. 상기 스토리지 배선(SL)들 각각은 상기 제1 게이트 라인(GL1) 및 상기 제2 게이트 라인(GL2) 사이에 형성된다.

상기 제1 절연막(120)은 상기 게이트 배선들(GL) 및 상기 스토리지 배선들(SL)을 덮도록 상기 제1 투명기판(110) 상에 형성된다. 상기 제1 절연막(120)은 일례로, 산화실리콘(SiOx) 및 질화 실리콘(SiNx) 등을 포함할 수 있다.

상기 데이터 배선들(DL)은 상기 제1 절연막(120) 상에 형성되며, 상기 제1 방향(DI1)과 교차되는 제2 방향(DI2)을 따라 연장된다. 이때, 상기 제1 및 제2 방향들(DI1, DI2)은 서로 직교할 수 있다.

상기 제1 및 제2 콘택전극들(20)은 상기 제1 절연막(120) 상에 형성되며, 단위화소들 내에 각각 형성된다. 상기 제1 및 제2 콘택전극들(10, 20)은 예를 들어, 평면상에서 보았을 때 정사각형 형상을 가질 수 있다.

상기 제2 절연막(130)은 상기 데이터 배선들(DL), 상기 제1 콘택전극들(10) 및 상기 제2 콘택전극들(20)을 덮도록 상기 제1 절연막(120) 상에 형성된다. 상기 제2 절연막(130)에는 상기 제1 콘택전극들(10) 각각의 상부에 제1 콘택홀(132)이 형성되고, 상기 제2 콘택전극들(20) 각각의 상부에 제2 콘택홀(134)이 형성된다. 여기서, 상기 제1 및 제2 콘택홀들(132, 134)은 예를 들어, 평면상에서 보았을 때 정사각형 형상을 가질 수 있다. 상기 제1 및 제2 콘택홀들(132, 134) 각각의 면적은 상기 제1 및 제2 콘택전극들(10, 20) 각각의 면적보다 작다.

상기 제2 절연막(130)은 유기 절연막 또는 무기 절연막일 수 있다. 예를 들어, 상기 제2 절연막(130)이 상기 유기 절연막일 경우, 상기 제1 및 제2 콘택홀들(132, 134) 각각은 약 12㎛ X 12㎛의 사이즈를 갖고, 상기 제1 및 제2 콘택전극들(10, 20) 각각은 약 38㎛ X 38㎛의 사이즈를 가질 수 있다. 반면, 상기 제2 절연막(130)이 상기 무기 절연막일 경우, 상기 제1 및 제2 콘택홀들(132, 134) 각각은 약 6㎛ X 6㎛의 사이즈를 갖고, 상기 제1 및 제2 콘택전극들(10, 20) 각각은 약 18㎛ X 18㎛의 사이즈를 가질 수 있다.

상기 화소전극들(140)은 상기 제2 절연막(130) 상에 상기 단위화소들 내에 각각 형성된다. 상기 화소전극들(140)은 투명한 도전성 물질, 일례로 산화주석인듐(Indium Tin Oxide, ITO), 산화아연인듐(Indium Zinc Oxide, IZO) 및 아몰퍼스 산화주석인듐(amorphous Indium Tin Oxide, a-ITO) 등으로 이루어진다.

상기 화소전극들(140) 각각은 서로 이격된 제1 화소부(142) 및 제2 화소부(144)를 포함한다. 상기 제1 화소부(142)는 일례로, 상기 단위화소의 중앙부위에 형성되고, 상기 단위화소의 중심을 제1 방향으로 지나는 가상의 중앙선을 기준으로 대칭형상을 가질 수 있다. 상기 제2 화소부(144)는 상기 제1 화소부(142)를 감싸도록 상기 제1 화소부(142)의 외곽에 형성되고, 일례로 상기 중앙선을 기준으로 대칭형상을 가질 수 있다.

상기 제1 화소부(142)는 상기 제1 콘택홀(132)을 통해 상기 제1 콘택전극(10)과 전기적으로 접촉된다. 상기 제2 화소부(144)는 상기 제2 콘택홀(134)을 통해 상기 제2 콘택전극(20)과 전기적으로 접촉된다. 여기서, 상기 제1 및 제2 콘택전극들(10, 20)은 상기 중앙선을 기준으로 상측에 형성될 수 있다. 이와 다르게, 상기 제1 콘택전극(10)은 상기 중앙선을 기준으로 하측에 형성될 수도 있다.

상기 제1 및 제2 화소부들(142, 144)은 상기 스토리지 배선(SL)과 중첩되도록 상기 제2 절연막(130) 상에 형성된다. 상기 스토리지 배선(SL)은 상기 제1 및 제2 화소부들(142, 144) 각각의 단부와 중첩될 수 있다.

이어서, 상기 제2 기판(200)은 제2 투명기판(210), 컬러필터들(220), 차광부(230), 평탄화막(240) 및 공통전극(250)을 포함할 수 있다.

상기 제2 투명기판(210)은 상기 제1 기판(100)과 마주보도록 배치된다. 상기 제2 투명기판(210)은 플레이트 형상을 갖고, 예를 들어 유리, 석영 또는 합성수지 등으로 이루어질 수 있다.

상기 컬러필터들(220)은 상기 화소전극들(140)과 대응되도록 상기 제2 투명기판(210) 상에 형성된다. 상기 컬러필터들(220)은 적색 컬러필터, 녹색 컬러필터, 및 녹색 컬러필터를 포함할 수 있다.

상기 차광부(230)는 상기 컬러필터들(220) 사이에 배치되어 광을 차단한다. 예를 들어, 상기 차광부(230)는 상기 게이트 배선들(GL), 상기 데이터 배선들(DL), 상기 박막 트랜지스터들(TFT)을 커버할 수 있다.

상기 평탄화막(240)은 상기 컬러필터들(220) 및 상기 차광막(230) 상에 형성되어, 표면을 평탄화시킬 수 있다.

상기 공통전극(250)은 상기 평탄화막(240) 상에 형성된다. 상기 공통전극(250)은 상기 화소전극(140)과 동일하게 투명한 도전성 물질로 이루어진다. 상기 공통전극(250)은 상기 제1 및 제2 화소부들(142, 144) 각각을 복수의 도메인들로 분할시키는 도메인 분할홈(252)을 포함한다. 일례로, 상기 도메인 분할홈(252)은 상기 제1 및 제2 화소부들(142, 144)과 대응되게 실질적으로 V-자 형상을 가질 수 있다.

이하, 상기 제1 기판(100) 중 상기 듀얼 트랜지스터들(DTFT), 상기 연결 트랜지스터들(CTFT), 상기 전압하강 전극들(150) 및 상기 전압상승 전극들(160)에 대하여 자세하게 설명하고자 한다.

상기 듀얼 트랜지스터들(DTFT) 각각은 게이트 전극(GE), 액티브 패턴(AP), 소스 전극(SE), 제1 드레인 전극(DE1) 및 제2 드레인 전극(DE2)을 포함한다.

상기 게이트 전극(GE)은 상기 제1 게이트 라인(GL1)의 일부분일 수 있다. 상기 액티브 패턴(AP)은 상기 게이트 전극(GE)과 중첩되도록 상기 제1 절연막(120) 상에 형성된다. 상기 액티브 패턴(AP)은 상기 제1 방향(DI1)을 따라 연장될 수 있다. 상기 소스 전극(SE)은 상기 데이터 배선(DL)으로부터 분기되어 상기 액티브 패턴(AP)의 일부와 중첩된다. 상기 소스 전극(SE)은 2개의 U-자가 연결된 형상을 가질 수 있다.

상기 제1 드레인 전극(DE1) 및 상기 제2 드레인 전극(DE2)은 서로 이격되도록 상기 제1 절연막(120) 상에 형성되고, 상기 소스 전극(SE)으로부터 이격되어 형성되며, 상기 액티브 패턴(AP)의 일부와 중첩된다.

상기 제1 드레인 전극(DE1)은 상기 소스 전극(SE)의 2개의 U-자 형상들 중 어느 하나 사이에 형성되고, 상기 제2 방향(DI2)으로 길게 연장되어 상기 제1 콘택전극(10)과 전기적으로 연결된다. 그로 인해, 상기 제1 드레인 전극(DE1)은 상기 제1 화소부(142)와 전기적으로 연결된다.

상기 제2 드레인 전극(DE2)은 상기 소스 전극(SE)의 2개의 U-자 형상들 중 다른 하나 사이에 형성되고, 상기 제2 방향(DI2)으로 길게 연장되어 상기 제2 콘택전극(20)과 전기적으로 연결된다.

이어서, 상기 연결 트랜지스터들(CTFT) 각각은 연결 게이트 전극(CG), 연결 액티브 패턴(CA), 연결 소스 전극(CS) 및 연결 드레인 전극(CD)을 포함한다.

상기 연결 게이트 전극(CG)은 상기 제2 게이트 라인(GL2)의 일부분일 수 있다. 상기 연결 액티브 패턴(CA)은 상기 연결 게이트 전극(CG)과 중첩되도록 상기 제1 절연막(120) 상에 형성된다. 상기 연결 액티브 패턴(CA)은 상기 제1 방향(DI1)을 따라 연장될 수 있다.

상기 연결 소스 전극(CS)은 상기 제1 절연막(120) 상에 형성되면서 상기 연결 액티브 패턴(CA)의 일부와 중첩되고, 상기 제1 화소부(142) 측으로 길게 연장되어 상기 제1 콘택전극(10)과 전기적으로 연결된다. 그 결과, 상기 연결 소스 전극(CS)은 상기 제1 화소부(142)와 전기적으로 연결된다.

상기 연결 드레인 전극(CD)은 상기 제1 절연막(120) 상에 형성되면서 상기 연결 액티브 패턴(CA)의 일부와 중첩되며, 성가 연결 소스 전극(CS)과 이격되어 배치된다.

상기 전압하강 전극들(150)은 상기 스토리지 배선(SL)과 중첩되도록 상기 제1 절연막(120) 상에 형성된다. 상기 전압하강 전극들(150) 각각은 상기 연결 드레인 전극(CD)과 전기적으로 연결된다.

상기 전압상승 전극들(160)은 상기 제2 절연막(130) 상에 형성되고, 상기 제2 화소부(144)로부터 돌출되어, 상기 전압하강 전극들(150)과 중첩된다. 상기 전압상승 전극들(160)은 상기 화소전극(140)과 동일하게 투명한 도전성 물질로 이루어질 수 있다.

여기서, 상기 스토리지 배선(SL) 및 상기 전압하강 전극(150)에 의해 다운전압 커패시터(C_down)가 정의되고, 상기 전압하강 전극(150) 및 상기 전압상승 전극(160)에 의해 업전압 커패시터(C_up)가 정의된다.

이하, 도 3을 참조하여 도 1의 단위화소의 전기적인 연결관계를 간단하게 설명하겠다.

상기 게이트 배선(GL)은 상기 제1 방향(DI1)을 따라 형성되고, 서로 이웃하는 상기 제1 및 제2 게이트 라인들(GL1, GL2)을 포함한다. 상기 데이터 배선(DL)은 상기 제2 방향(DI2)을 따라 형성된다.

상기 듀얼 트랜지스터(DTFT)의 게이트 전극은 상기 제1 게이트 라인(GL1)과 전기적으로 연결된다. 상기 듀얼 트랜지스터(DTFT)의 소스 전극은 상기 데이터 배선(DL)과 전기적으로 연결된다.

상기 듀얼 트랜지스터(DTFT)의 제1 드레인 전극(DE1)은 로우 액정 커패시터(L_clc)의 제1 전극, 로우 스토리지 커패시터(L_cst)의 제1 전극, 및 상기 연결 트랜지스터(CTFT)의 연결 소스 전극과 전기적으로 연결된다.

상기 듀얼 트랜지스터(DTFT)의 제2 드레인 전극(DE2)은 하이 액정 커패시터(H_clc)의 제1 전극, 하이 스토리지 커패시터(H_cst)의 제1 전극, 및 상기 업전압 커패시터(C_up)의 제1 전극과 전기적으로 연결된다.

상기 연결 트랜지스터(CTFT)의 연결 게이트 전극은 상기 제2 게이트 라인(GL2)과 전기적으로 연결되고, 상기 연결 트랜지스터(CTFT)의 연결 드레인 전극은 상기 업전압 커패시터(C_up)의 제2 전극 및 상기 다운전압 커패시터(C_down)의 제1 전극과 전기적으로 연결된다.

여기서, 상기 로우 액정 커패시터(L_clc)의 제1 전극 및 상기 로우 스토리지 커패시터(L_cst)의 제1 전극은 상기 제1 화소부(142)이고, 상기 로우 액정 커패시터(L_clc)의 제2 전극은 상기 공통전극(250)이며, 상기 로우 스토리지 커패시터(L_cst)의 제2 전극은 상기 스토리지 배선(SL)이다.

또한, 상기 하이 액정 커패시터(H_clc)의 제1 전극 및 상기 하이 스토리지 커패시터(H_cst)의 제1 전극은 상기 제2 화소부(144)이고, 상기 하이 액정 커패시터(H_clc)의 제2 전극은 상기 공통전극(50)이며, 상기 하이 스토리지 커패시터(H_cst)의 제2 전극은 상기 스토리지 배선(SL)이다.

또한, 상기 업전압 커패시터(C_up)의 제1 전극은 상기 전압상승 전극(160)이고, 상기 업전압 커패시터(C_up)의 제2 전극 및 상기 다운전압 커패시터(C_down)의 제1 전극은 상기 전압하강 전극(150)이며, 상기 다운전압 커패시터(C_down)의 제2 전극은 상기 스토리지 배선(SL)이다.

한편, 상기 공통전극(50)에는 공통전압(Vcom)이 인가되고, 상기 스토리지 배선(SL)에는 스토리지 기준전압(Vst)이 인가된다.

도 4는 도 3의 제1 및 제2 화소부들에서의 전압의 변화를 나타낸 그래프이다. 여기서, 상기 제1 화소부(142)에 충전되는 전압을 제1 화소전압(V1)이라 하고, 상기 제2 화소부(144)에 충전되는 전압을 제2 화소전압(V2)이라 하며, 상기 제1 게이트 라인(GL1)에 인가되는 신호를 제1 게이트 신호(GS1)이라 하고, 상기 제2 게이트 라인(GL2)에 인가되는 신호를 제2 게이트 신호(GS2)이라고 정의한다.

도 4를 참조하면, 상기 제1 게이트 신호(GS1)가 상기 제1 게이트 라인(GL1)에 인가되면, 상기 제1 화소전압(V1) 및 상기 제2 화소전압(V2)은 상기 데이터 배선(DL)을 통해 인가되는 데이터 전압과 동일해지도록 서서히 증가한다.

이어서, 상기 제2 게이트 신호(GS2)가 상기 제2 게이트 라인(GL2)에 인가되면, 상기 제1 화소전압(V1)은 상기 데이터 전압보다 낮게 감소하고, 상기 제2 화소전압(V2)은 상기 데이터 전압보다 높게 증가할 수 있다. 그 결과, 상기 제2 화소전압(V2)은 상기 제1 화소전압(V1)보다 높은 레벨의 전압을 가질 수 있다.

한편, 본 실시예에서, 상기 제1 기판(100)은 상기 업전압 커패시터(C_up)를 형성하는 상기 전압상승 전극(160)을 포함하고 있는 것으로 설명하였으나, 이와 다르게 상기 전압상승 전극(160)은 생략될 수 있다. 즉, 도 3에서의 상기 업전압 커패시터(C_up)는 생략될 수 있다.

상기 업전압 커패시터(C_up)는 생략될 경우, 상기 제1 및 제2 게이트 신호들(GS1, GS2)이 상기 제1 및 제2 게이트 라인들(GL1, GL2)에 연속적으로 인가된 후에, 상기 제1 화소전압(V1)은 상기 데이터 전압보다 낮게 하강하고, 상기 제2 화소전압(V2)은 상기 데이터 전압을 유지할 수 있다. 그 결과, 상기 제2 화소전압(V2)은 상기 제1 화소전압(V1)보다 높은 레벨의 전압을 가질 수 있다.

이하, 도 1 및 도 2를 통해 설명한 상기 제1 기판의 제조방법에 대하여 설명하고자 한다.

도 1 및 도 2를 다시 참조하여 상기 제1 기판(100)의 제조방법을 설명하면, 우선, 상기 제1 투명기판(110) 상에 게이트 금속층을 형성하고, 상기 게이트 금속층을 패터닝하여, 상기 게이트 배선들(GL), 상기 스토리지 배선들(SL), 상기 듀얼 트랜지스터들(DTFT)의 게이트 전극들(GE), 및 상기 연결 트랜지스터들(CTFT)의 연결 게이트 전극들(CG)을 형성한다.

이어서, 상기 게이트 금속층으로부터 형성된 게이트 패턴들을 덮도록 상기 제1 투명기판(110) 상에 상기 제1 절연막(120)을 형성한다.

이어서, 상기 제1 절연막(120) 상에 액티브층을 형성하고, 상기 액티브층을 패터닝하여, 상기 듀얼 트랜지스터들(DTFT)의 액티브 패턴들(AP) 및 상기 연결 트랜지스터들(CTFT)의 연결 액티브 패턴들(CA)을 형성한다.

이어서, 상기 액티브 패턴들(AP) 및 상기 연결 액티브 패턴들(CA)을 덮도록 상기 제1 절연막(120) 상에 데이터 금속층을 형성하고, 상기 데이터 금속층을 패터닝하여, 상기 데이터 배선들(DL), 상기 듀얼 트랜지스터들(DTFT)의 소스 전극들(SE)과 제1 및 제2 드레인 전극들(DE1, DE2), 상기 연결 트랜지스터들(CTFT)의 연결 소스 전극들(CS)과 연결 드레인 전극들(CD), 상기 전압하강 전극들(150), 상기 제1 콘택전극들(10) 및 상기 제2 콘택전극들(20)을 형성한다.

본 실시예에서, 상기 액티브층을 패터닝한 후에 상기 데이터 금속층을 형성하고, 이어서 상기 데이터 금속층을 패터닝하는 것을 설명하였으나, 이와 다르게 상기 액티브층 및 상기 데이트 금속층을 연이어서 형성한 후, 상기 액티브층 및 상기 데이터 금속층을 동일 마스크를 이용하여 패터닝할 수도 있다.

이어서, 상기 데이터 금속층으로부터 형성된 데이터 패턴들을 덮도록 상기 제1 절연막(120) 상에 상기 제2 절연막(130)을 형성하고, 상기 제2 절연막(130)의 일부를 제거하여 상기 제1 및 제2 콘택홀들(132, 134)을 형성한다.

이어서, 상기 제2 절연막(130) 상에 투명 금속층을 형성하고, 상기 투명 금소층을 패터닝하여 투명 금속패턴들을 형성한다. 여기서, 상기 투명 금속패턴들은 상기 화소전극들(140) 및 상기 전압상승 전극들(160)을 포함한다. 상기 화소전극들(140) 각각은 상기 제1 콘택홀(132)을 통해 상기 제1 콘택전극(10)과 전기적으로 연결되는 상기 제1 화소부(142), 및 상기 제2 콘택홀(134)을 통해 상기 제2 콘택전극(20)과 전기적으로 연결되는 상기 제2 화소부(144)를 포함한다. 한편, 본 실시예에서, 상기 전압상승 전극들(160)은 형성되지 않을 수도 있다.

<실시예 2>

도 5는 본 발명의 제2 실시예에 의한 표시장치 중 제1 기판을 개념적으로 도시한 평면도이다.

도 5를 참조하면, 본 실시예에 의한 표시장치는 제1 기판(100), 상기 제1 기판(100)과 대향하는 제2 기판(200), 및 상기 제1 및 제2 기판들(100, 200) 사이에 개재된 액정층(300)을 포함한다.

상기 제1 기판(100)은 제1 방향(DI1)을 따라 형성된 게이트 배선들(GL), 상기 제1 방향(DI1)과 교차하는 제2 방향(DI2)을 따라 형성된 데이터 배선들(DL), 및 상기 게이트 및 데이터 배선들(GL, DL)에 의해 제어되는 화소전극들(140)을 포함한다. 여기서, 상기 화소전극들(140)은 매트릭스 형태로 배치된 단위화소들 내에 각각 배치된다. 상기 화소전극들(140)의 개수는 예를 들어, 4096 X 2160 개 또는 3840 X 2160 개일 수 있다.

상기 게이트 배선들(GL) 각각은 서로 이웃하게 배치되어 제1 및 제2 게이트 신호들을 각각 전송하는 제1 및 제2 게이트 라인들(GL1, GL2)을 포함할 수 있다. 상기 제1 게이트 라인(GL1)은 서로 이웃하게 배치된 제1 상측 라인(GL1-a) 및 제1 하측 라인(GL1-b)을 포함할 수 있고, 상기 제2 게이트 라인(GL2)은 서로 이웃하게 배치된 제2 상측 라인(GL2-a) 및 제2 하측 라인(GL2-b)을 포함할 수 있다. 즉, 상기 제1 상측 라인(GL1-a), 상기 제1 하측 라인(GL1-b), 상기 제2 상측 라인(GL2-a) 및 상기 제2 하측 라인(GL2-b)은 상기 화소전극들(140)의 4개의 행들과 대응되게 상기 제2 방향을 따라 병렬로 배치된다.

상기 데이터 배선들(DL)은 상기 화소전극들(140)의 각 열의 양측에 형성될 수 있다. 예를 들어, 첫 번째 데이터 배선은 제1 열의 화소전극들의 좌측에 배치되어, 상기 제1 열의 화소전극들 중 홀수 번째 전극들에 데이터 전압들을 제공하고, 두 번째 데이터 배선은 상기 제1 열의 화소전극들의 우측에 배치되어, 상기 제1 열의 화소전극들 중 짝수 번째 전극들에 데이터 전압들을 제공한다. 또한, 세 번째 데이터 배선은 제2 열의 화소전극들의 좌측에 배치되어, 상기 제2 열의 화소전극들 중 짝수 번째 전극들에 데이터 전압들을 제공하고, 네 번째 데이터 배선은 상기 제2 열의 화소전극들의 우측에 배치되어, 상기 제2 열의 화소전극들 중 홀수 번째 전극들에 데이터 전압들을 제공한다.

상기 데이터 배선들(DL)로 인가되는 데이터 전압들이 상기 제1 방향(DI1)을 따라 서로 다른 극성을 번갈아가며 갖고, 각 프레임마다 극성이 반전될 경우, 상기 화소전극들(140)은 각 프레임마다 도트 반전을 이룰 수 있다.

*상기 제2 게이트 라인(GL2)은 상기 제1 상측 라인(GL1-a)과 이웃하게 배치된 상측 전압하강 라인(GL2-c), 및 상기 제1 하측 라인(GL1-b)과 이웃하게 배치된 하측 전압하강 라인(GL2-d)을 포함할 수 있다. 즉, 상기 상측 전압하강 라인(GL2-c)은 상기 제1 상측 라인(GL1-a)과 이웃하게 배치되어 제1 행의 화소전극들로 상기 제2 게이트 신호를 전송하고, 상기 하측 전압하강 라인(GL2-d)은 상기 제1 하측 라인(GL1-b)과 이웃하게 배치되어 제2 행의 화소전극들로 상기 제2 게이트 신호를 전송할 수 있다.

도 6은 도 5의 제1 기판 중 단위화소를 확대해서 도시한 평면도이고, 도 7은 도 6의 단위화소 중 일부를 확대해서 도시한 평면도이며, 도 8은 도 7의 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다.

도 6, 도 7 및 도 8을 참조하면, 상기 제1 기판(100)은 상기 게이트 배선들(GL), 상기 데이터 배선들(DL) 및 상기 화소전극들(140)을 포함하고, 제1 투명기판(110), 스토리지 배선들(SL), 제1 절연막(120), 제2 절연막(130), 듀얼 트랜지스터들(DTFT), 연결 트랜지스터들(CTFT), 전압하강 전극들(150), 제1 콘택전극들(10) 및 제2 콘택전극들(20)을 더 포함할 수 있다.

상기 게이트 배선들(GL)은 상기 제1 투명기판(110) 상에 형성되며, 제1 방향(DI1)을 따라 연장된다. 예를 들어, 상기 제1 상측 라인(GL1-a) 및 상기 상측 전압하강 라인(GL2-c)이 상기 제1 투명기판(110) 상에 형성되며, 제1 방향(DI1)을 따라 연장된다.

상기 스토리지 배선들(SL)은 상기 게이트 배선들(GL)과 동일하게 상기 제1 기판(110) 상에 형성되고, 상기 화소전극들(140)과 각각 중첩된다. 상기 스토리지 배선들(SL) 각각은 상기 제1 방향(DI1)을 따라 연장된 제1, 제2 및 제3 스토리지 라인들(ST1, ST2, ST3)을 포함할 수 있다.

예를 들어, 상기 제1 스토리지 라인(ST1)은 상기 제1 상측 라인(GL1-a) 및 상기 상측 전압하강 라인(GL2-c) 사이에 배치되고, 상기 제2 스토리지 라인(ST2)은 상기 제1 상측 라인(GL1-a)의 상측에 배치되며, 상기 제3 스토리지 라인(ST3)은 상기 상측 전압하강 라인(GL2-c)의 하측에 배치될 수 있다.

*상기 제1 절연막(120)은 상기 게이트 배선들(GL) 및 상기 스토리지 배선들(SL)을 덮도록 상기 제1 투명기판(110) 상에 형성된다. 상기 제1 절연막(120)은 일례로, 산화실리콘(SiOx) 및 질화 실리콘(SiNx) 등을 포함할 수 있다.

상기 제1 및 제2 콘택전극들(10, 20)은 상기 제1 절연막(120) 상에 형성되며, 단위화소들 내에 각각 형성된다. 상기 제1 및 제2 콘택전극들(10, 20)은 예를 들어, 평면상에서 보았을 때 정사각형 형상을 가질 수 있다.

상기 화소전극들(140)은 상기 제2 절연막(130) 상에 상기 단위화소들 내에 각각 형성되고, 투명한 도전성 물질로 이루어진다. 상기 화소전극들(140) 각각은 서로 이격된 제1 화소부(142) 및 제2 화소부(144)를 포함한다.

예를 들어, 상기 제2 화소부(144)는 상기 제1 화소부(142)의 상측에 배치될 수 있다. 상기 제1 및 제2 화소부들(142, 144)은 상기 단위화소의 중심을 상기 제2 방향(DI2)을 따라 지나는 중앙선을 기준으로 대칭형상을 가질 수 있다. 예를 들어, 상기 제1 및 제2 화소부들(142, 144)은 실질적으로 V-자 형상을 가질 수 있다. 상기 제1 화소부(142)의 면적은 상기 제2 화소부(144)의 면적보다 클 수 있다.

상기 제1 화소부(142)는 상기 제1 콘택홀(132)을 통해 상기 제1 콘택전극(10)과 전기적으로 접촉된다. 상기 제2 화소부(144)는 상기 제2 콘택홀(134)을 통해 상기 제2 콘택전극(20)과 전기적으로 접촉된다.

상기 제1 및 제2 화소부들(142, 144)은 상기 스토리지 배선(SL)과 중첩되도록 상기 제2 절연막(130) 상에 형성된다. 즉, 상기 제1 스토리지 라인(ST1)은 상기 제1 화소부(142)와 중첩되고, 상기 제2 스토리지 라인(ST2)은 상기 제2 화소부(144)와 중첩되며, 상기 제3 스토리지 라인(ST3)은 상기 제1 화소부(142)와 중첩될 수 있다. 한편, 상기 제1 스토리지 라인(ST1)은 상기 제1 콘택전극(10)과 대응되는 위치에 형성된 제1 스토리지부(ST1-a)를 포함하고, 상기 제2 스토리지 라인(ST2)은 상기 제2 콘택전극(20)과 대응되는 위치에 형성된 제2 스토리지부(ST2-a)를 포함할 수 있다.

이어서, 상기 제2 기판(미도시)은 제2 투명기판, 컬러필터들, 차광부, 평탄화막 및 공통전극을 포함할 수 있다.

상기 제2 투명기판은 상기 제1 기판(100)과 마주보도록 배치된다. 상기 컬러필터들은 상기 화소전극들(140)과 대응되도록 상기 제2 투명기판 상에 형성된다. 상기 차광부는 상기 컬러필터들 사이에 배치되어 광을 차단한다. 상기 평탄화막은 상기 컬러필터들 및 상기 차광막 상에 형성되어, 표면을 평탄화시킬 수 있다. 상기 공통전극은 상기 평탄화막 상에 형성되고, 투명한 도전성 물질로 이루어진다. 상기 공통전극은 상기 제1 및 제2 화소부들(142, 144) 각각을 복수의 도메인들로 분할시키는 도메인 분할홈을 포함한다. 일례로, 상기 도메인 분할홈은 상기 제1 및 제2 화소부들(142, 144)과 대응되게 실질적으로 V-자 형상을 가질 수 있다.

이하, 상기 제1 기판(100) 중 상기 듀얼 트랜지스터들(DTFT), 상기 연결 트랜지스터들(CTFT) 및 상기 전압하강 전극들(150)에 대하여 자세하게 설명하고자 한다.

상기 게이트 전극(GE)은 상기 제1 상측 라인(GL1-a)으로부터 돌출되어 형성될 수 있다. 상기 액티브 패턴(AP)은 상기 게이트 전극(GE)과 중첩되도록 상기 제1 절연막(120) 상에 형성된다. 상기 소스 전극(SE)은 상기 데이터 배선(DL)으로부터 분기되어 상기 액티브 패턴(AP)의 일부와 중첩된다. 상기 소스 전극(SE)은 하측으로 개구된 U-자 형상을 갖는 하측 개구전극, 및 상기 하측 개구전극과 연결되고 상측으로 개구된 U-자 형상을 갖는 상측 개구전극을 포함할 수 있다.

상기 제1 드레인 전극(DE1)은 상기 하측 개구전극 사이에 형성되고, 상기 제2 방향(DI2)을 따라 하측으로 길게 연장되어 상기 제1 콘택전극(10)과 전기적으로 연결된다. 상기 제2 드레인 전극(DE2)은 상기 상측 개구전극 사이에 형성되고, 상기 제2 방향(DI2)을 따라 상측으로 길게 연장되어 상기 제2 콘택전극(20)과 전기적으로 연결된다.

상기 연결 게이트 전극(CG)은 상기 상측 전압하강 라인(GL2-c)으로부터 돌출되어 형성될 수 있다. 상기 연결 액티브 패턴(CA)은 상기 연결 게이트 전극(CG)과 중첩되도록 상기 제1 절연막(120) 상에 형성된다. 상기 연결 소스 전극(CS)은 상기 제1 절연막(120) 상에 형성되면서 상기 연결 액티브 패턴(CA)의 일부와 중첩되고, 상기 제1 스토리지 라인(ST1) 측으로 길게 연장되어 상기 제1 콘택전극(10)과 전기적으로 연결된다. 상기 연결 드레인 전극(CD)은 상기 제1 절연막(120) 상에 형성되면서 상기 연결 액티브 패턴(CA)의 일부와 중첩되며, 성가 연결 소스 전극(CS)과 이격되어 배치된다. 상기 연결 드레인 전극(CD)은 상기 제3 스토리지 라인(ST3) 측으로 길게 연장된다.

상기 전압하강 전극들(150)은 상기 스토리지 배선(SL) 중 상기 제3 스토리지 라인(ST3)과 중첩되도록 상기 제1 절연막(120) 상에 형성된다. 상기 전압하강 전극들(150) 각각은 상기 연결 드레인 전극(CD)과 전기적으로 연결된다. 한편, 상기 제3 스토리지 라인(ST3)은 상기 전압하강 전극(150)과 대응되는 위치에 형성된 제3 스토리지부(ST3-a)를 포함할 수 있다. 여기서, 상기 스토리지 배선(SL) 및 상기 전압하강 전극(150)에 의해 다운전압 커패시터(C_down)가 정의된다.

본 실시예에서, 도 6에 도시된 단위화소의 전기적인 연결관계는 업전압 커패시터를 포함하지 않는 것을 제외하면, 도 3에 의해 설명된 상기 제1 실시예에서의 표시장치의 단위화소의 전기적인 연결관계와 실질적으로 동일하므로, 도 6에 도시된 단위화소의 전기적인 연결관계에 대한 자세한 설명은 생략하기로 한다.

또한, 도 6의 제1 및 제2 화소부들(142, 144)에서의 전압의 변화는 업전압 커패시터에 의한 효과를 제외하면, 도 4에 의해 설명된 상기 제1 실시예에서의 표시장치의 제1 및 제2 화소전압들의 변화와 실질적으로 동일하므로, 도 6의 제1 및 제2 화소부들(142, 144)에서의 전압의 변화에 대한 자세한 설명은 생략하기로 한다.

이하, 도 6, 도 7 및 도 8을 통해 설명한 상기 제1 기판의 제조방법에 대하여 설명하고자 한다.

도 6, 도 7 및 도 8을 다시 참조하여 상기 제1 기판(100)의 제조방법을 설명하면, 우선, 상기 제1 투명기판(110) 상에 게이트 금속층을 형성하고, 상기 게이트 금속층을 패터닝하여, 상기 게이트 배선들(GL), 상기 스토리지 배선들(SL), 상기 듀얼 트랜지스터들(DTFT)의 게이트 전극들(GE), 및 상기 연결 트랜지스터들(CTFT)의 연결 게이트 전극들(CG)을 형성한다. 여기서, 상기 게이트 배선들(GL) 각각은 상기 제1 및 제2 게이트 라인들(GL1, GL2)을 포함하고, 상기 스토리지 배선들(SL) 각각은 상기 제1, 제2 및 제3 스토리지 라인들(ST1, ST2, ST3)을 포함한다.

이어서, 상기 제2 절연막(130) 상에 투명 금속층을 형성하고, 상기 투명 금소층을 패터닝하여 상기 화소전극들(140)을 형성한다. 상기 화소전극들(140) 각각은 상기 제1 콘택홀(132)을 통해 상기 제1 콘택전극(10)과 전기적으로 연결되는 상기 제1 화소부(142), 및 상기 제2 콘택홀(134)을 통해 상기 제2 콘택전극(20)과 전기적으로 연결되고 상기 제1 화소부(142)의 상측에 배치된 상기 제2 화소부(144)를 포함한다.

본 발명에 따르면, 상기 듀얼 트랜지스터의 제1 드레인 전극과 상기 연결 트랜지스터의 연결 소스 전극이 동일한 상기 제1 콘택전극과 전기적으로 연결됨에 따라, 상기 연결 트랜지스터의 연결 드레인 전극이 전기적으로 연결되었던 종래의 콘택전극이 생략될 수 있다. 결국, 상기 제1 화소부와 중첩되어 개구율을 감소시켰던 상기 종래의 콘택전극이 생략됨에 따라, 상기 표시장치의 개구율이 보다 증가될 수 있다.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100 : 제1 기판 110 : 제1 투명기판
GL : 게이트 배선 GL1 : 제1 게이트 라인
GL2 : 제2 게이트 라인 SL : 스토리지 배선
120 : 제1 절연막 DL : 데이터 배선
130 : 제2 절연막 132 : 제1 콘택홀
134 : 제2 콘택홀 140 : 화소전극
142 : 제1 화소부 144 : 제2 화소부
DTFT : 듀얼 트랜지스터 DE1 : 제1 드레인 전극
DE2 : 제2 드레인 전극 CTFT : 연결 트랜지스터
150 : 전압하강 전극 160 : 전압상승 전극
10 : 콘택전극 20 : 제2 콘택전극
200 : 제2 기판 250 : 공통전극
252 : 도메인 분할홈 300 : 액정층

Claims

제1 방향으로 형성되며, 서로 이웃하는 제1 및 제2 게이트 라인들을 갖는 게이트 배선;
상기 제1 방향과 교차되는 제2 방향으로 형성된 데이터 배선;
서로 이격된 제1 및 제2 화소부들을 갖는 화소전극;
상기 제1 및 제2 화소부들과 중첩되는 스토리지 배선;
상기 제1 게이트 라인 및 상기 데이터 배선과 전기적으로 연결되고, 제1 및 제2 드레인 전극들을 갖는 듀얼 트랜지스터;
상기 제2 게이트 라인과 전기적으로 연결된 연결 트랜지스터;
상기 스토리지 배선의 상부에 배치되고, 상기 연결 트랜지스터의 연결 드레인 전극과 연결되어 상기 제1 화소부에 인가되는 전압을 하강시키는 전압하강 전극;
상기 제1 화소부와 접촉하여 상기 제1 화소부와 전기적으로 연결되고, 상기 듀얼 트랜지스터의 제1 드레인 전극 및 상기 연결 트랜지스터의 연결 소스 전극과 직접 연결된 제1 콘택전극; 및
상기 제2 화소부와 접촉하여 상기 제2 화소부와 전기적으로 연결되고, 상기 듀얼 트랜지스터의 제2 드레인 전극과 연결된 제2 콘택전극을 포함하는 표시기판.
제1항에 있어서, 상기 게이트 배선, 상기 스토리지 배선, 상기 듀얼 트랜지스터의 게이트 전극 및 상기 연결 트랜지스터의 연결 게이트 전극은 동일한 게이트 금속층으로부터 패터닝되어 형성된 게이트 패턴들인 것을 특징으로 하는 표시기판.
제2항에 있어서, 상기 데이터 배선, 상기 듀얼 트랜지스터의 소스 전극과 드레인 전극, 상기 연결 트랜지스터의 연결 소스 전극과 연결 드레인 전극, 상기 전압하강 전극, 상기 제1 콘택전극 및 상기 제2 콘택전극은 동일한 데이터 금속층으로부터 패터닝되어 형성된 데이터 패턴들인 것을 특징으로 하는 표시기판.
제3항에 있어서, 상기 게이트 패턴들 및 상기 데이터 패턴들 사이에 형성된 제1 절연막; 및
상기 데이터 패턴들 및 상기 화소전극 사이에 형성된 제2 절연막을 더 포함하는 것을 특징으로 하는 표시기판.
제4항에 있어서, 상기 제2 절연막은
상기 제1 화소부를 상기 제1 콘택전극과 전기적으로 접촉시키는 제1 콘택홀; 및
상기 제2 화소부를 상기 제2 콘택전극과 전기적으로 접촉시키는 제2 콘택홀을 포함하는 것을 특징으로 하는 표시기판.
제1항에 있어서, 상기 전압하강 전극의 상부에 배치되고, 상기 제2 화소부와 전기적으로 연결된 전압상승 전극을 더 포함하는 것을 특징으로 하는 표시기판.
제6항에 있어서, 상기 화소전극 및 상기 전압상승 전극은 동일한 투명 금속층으로부터 패터닝되어 형성된 투명 금속패턴들인 것을 특징으로 하는 표시기판.
제1항에 있어서, 상기 제2 화소부는 상기 제1 화소부의 일부를 감싸는 형상을 갖는 것을 특징으로 하는 표시기판.
제8항에 있어서, 상기 제1 및 제2 화소부들은 단위화소의 중심을 상기 제1 방향을 따라 지나는 중심선을 기준으로 실질적으로 대칭형상을 갖는 것을 특징으로 하는 표시기판.
제1항에 있어서, 상기 제2 화소부는 상기 제1 화소부로부터 상기 제2 방향으로 이격되어 형성된 것을 특징으로 하는 표시기판.
제10항에 있어서, 상기 제1 및 제2 화소부들은 단위화소의 중심을 상기 제2 방향을 따라 지나는 중심선을 기준으로 실질적으로 대칭형상을 갖는 것을 특징으로 하는 표시기판.
제10항에 있어서, 상기 제1 및 제2 게이트 라인들은 상기 제1 화소부와 중첩되는 것을 특징으로 하는 표시기판.
제12항에 있어서, 상기 스토리지 배선은
상기 제1 및 제2 게이트 라인들 사이에 배치되어 상기 제1 화소부와 중첩되는 제1 스토리지 라인; 및
상기 제1 게이트 라인의 상측에 배치되어 상기 제2 화소부와 중첩되는 제2 스토리지 라인을 포함하는 것을 특징으로 하는 표시기판.
제13항에 있어서, 상기 스토리지 배선은
상기 제1 게이트 라인의 하측에 배치되어 상기 제1 화소부와 중첩되고, 상기 전압하강 전극과 중첩되어 다운전압 커패시터를 형성하는 제3 스토리지 라인을 더 포함하는 것을 특징으로 하는 표시기판.
제1 방향을 따라 연장된 서로 이웃하는 제1 및 제2 게이트 라인들을 갖는 게이트 배선, 상기 게이트 배선과 이격된 스토리지 배선, 상기 제1 게이트 라인과 연결된 듀얼 트랜지스터의 게이트 전극 및 상기 제2 게이트 라인과 연결된 연결 트랜지스터의 연결 게이트 전극을 형성하는 단계;
상기 듀얼 트랜지스터의 액티브 패턴 및 상기 연결 트랜지스터의 연결 액티브 패턴을 형성하는 단계;
상기 제1 방향과 교차되는 제2 방향을 따라 연장된 데이터 배선, 상기 스토리지 배선의 상부에 배치된 전압하강 전극, 상기 데이터 배선과 연결된 상기 듀얼 트랜지스터의 소스 전극, 상기 듀얼 트랜지스터의 제1 및 제2 드레인 전극들, 상기 제1 드레인 전극과 연결된 제1 콘택전극, 상기 제2 드레인 전극과 연결된 제2 콘택전극, 상기 제1 콘택전극과 연결된 상기 연결 트랜지스터의 연결 소스 전극, 및 상기 전압하강 전극과 연결된 상기 연결 트랜지스터의 연결 드레인 전극을 형성하는 단계; 및
상기 제1 콘택전극과 접촉하여 상기 제1 콘택전극과 전기적으로 연결되며, 상기 전압하강 전극에 의해 인가되는 전압이 하강되는 제1 화소부, 및 상기 제1 화소부와 이격되고 상기 제2 콘택전극과 접촉하여 상기 제2 콘택전극과 전기적으로 연결되는 제2 화소부를 포함하고, 상기 스토리지 배선과 중첩되는 화소전극을 형성하는 단계를 포함하며,
상기 제1 콘택전극은, 상기 듀얼 트랜지스터의 제1 드레인 전극 및 상기 연결 트랜지스터의 연결 소스 전극과 직접 연결되는 표시기판의 제조방법.
제15항에 있어서, 상기 게이트 배선, 상기 스토리지 배선, 상기 게이트 전극 및 상기 연결 게이트 전극을 덮는 제1 절연막을 형성하는 단계; 및
상기 데이터 배선, 상기 전압하강 전극, 상기 소스 전극, 상기 제1 및 제2 드레인 전극들, 상기 제1 콘택전극, 상기 제2 콘택전극, 상기 연결 소스 전극, 및 상기 연결 드레인 전극을 덮는 제2 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시기판의 제조방법.
제16항에 있어서, 상기 제2 절연막을 형성하는 단계는
상기 제2 절연막의 일부를 제거하여, 상기 제1 화소부를 상기 제1 콘택전극과 접촉시키기 위한 제1 콘택홀 및 상기 제2 화소부를 상기 제2 콘택전극과 접촉시키기 위한 제2 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 표시기판의 제조방법.
제15항에 있어서, 상기 화소전극을 형성하는 단계는
상기 전압하강 전극의 상부에 배치되고, 상기 제2 화소부와 전기적으로 연결된 전압상승 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 표시기판의 제조방법.
제1 기판;
상기 제1 기판과 대향하는 제2 기판; 및
상기 제1 및 제2 기판들 사이에 개재된 액정층을 포함하고,
상기 제1 기판은
제1 방향으로 형성되며, 서로 이웃하는 제1 및 제2 게이트 라인들을 갖는 게이트 배선,
상기 제1 방향과 교차되는 제2 방향으로 형성된 데이터 배선,
서로 이격된 제1 및 제2 화소부들을 갖는 화소전극,
상기 제1 및 제2 화소부들과 중첩되는 스토리지 배선,
상기 제1 게이트 라인 및 상기 데이터 배선과 전기적으로 연결되고, 제1 및 제2 드레인 전극들을 갖는 듀얼 트랜지스터,
상기 제2 게이트 라인과 전기적으로 연결된 연결 트랜지스터,
상기 스토리지 배선의 상부에 배치되고, 상기 연결 트랜지스터의 연결 드레인 전극과 연결되어 상기 제1 화소부에 인가되는 전압을 하강시키는 전압하강 전극,
상기 제1 화소부와 접촉하여 상기 제1 화소부와 전기적으로 연결되고, 상기 듀얼 트랜지스터의 제1 드레인 전극 및 상기 연결 트랜지스터의 연결 소스 전극과 직접 연결된 제1 콘택전극, 및
상기 제2 화소부와 접촉하여 상기 제2 화소부와 전기적으로 연결되고, 상기 듀얼 트랜지스터의 제2 드레인 전극과 연결된 제2 콘택전극을 포함하는 것을 특징으로 하는 표시장치.
제19항에 있어서, 상기 제2 기판은
상기 제1 및 제2 화소부들을 각각 분할하여 복수의 도메인들을 형성하기 위한 도메인 분할홈을 갖는 공통전극을 포함하는 것을 특징으로 하는 표시장치.
제1항에 있어서, 상기 듀얼 트랜지스터의 제1 드레인 전극, 상기 연결 트랜지스터의 연결 소스 전극 및 상기 제1 콘택전극은 단일 패턴으로 형성된 것을 특징으로 하는 표시 기판.
제21항에 있어서, 상기 단일 패턴은, 상기 제1 방향으로 연장되는 부분과 상기 제2 방향으로 연장되는 부분을 포함하는 것을 특징으로 하는 표시 기판.
제21항에 있어서, 상기 제2 방향을 따른 상기 단일 패턴의 길이는, 상기 제1 화소부의 길이보다 큰 것을 특징으로 하는 표시 기판.
제1항에 있어서, 상기 듀얼 트랜지스터의 제1 드레인 전극으로부터 상기 제1 콘택전극까지의 길이는, 상기 듀얼트랜지스터의 제2 드레인 전극으로부터 상기 제2 콘택전극까지의 길이보다 큰 것을 특징으로 하는 표시 기판.
제19항에 있어서, 상기 듀얼 트랜지스터의 제1 드레인 전극, 상기 연결 트랜지스터의 연결 소스 전극 및 상기 제1 콘택전극은 단일 패턴으로 형성된 것을 특징으로 하는 표시 장치.
제25항에 있어서, 상기 단일 패턴은, 상기 제1 방향으로 연장되는 부분과 상기 제2 방향으로 연장되는 부분을 포함하는 것을 특징으로 하는 표시 장치.
제25항에 있어서, 상기 제2 방향을 따른 상기 단일 패턴의 길이는, 상기 제1 화소부의 길이보다 큰 것을 특징으로 하는 표시 장치.
제19항에 있어서, 상기 듀얼 트랜지스터의 제1 드레인 전극으로부터 상기 제1 콘택전극까지의 길이는, 상기 듀얼트랜지스터의 제2 드레인 전극으로부터 상기 제2 콘택전극까지의 길이보다 큰 것을 특징으로 하는 표시 장치.