KR101679619B1 - 일체식 구조적 요소를 갖는 다층 전자 구조체의 제조방법 - Google Patents

일체식 구조적 요소를 갖는 다층 전자 구조체의 제조방법 Download PDF

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Abstract

본 발명은, 비아층으로 분리된 X-Y 평면에서 연장되는 적어도 한 쌍의 인접 피쳐층을 구비하는 다층 전자 지지 구조체에 관한 것으로, 상기 비아층은 상기 2개의 인접 피쳐층들 사이에 개제된 유전체와, X-Y 평면에 수직한 Z 방향에서 상기 쌍의 인접 피쳐층들 사이에서의 유전체를 통과하는 적어도 하나의 구조적 요소를 구비하고, 상기 적어도 하나의 구조적 요소는 X-Y 평면에서 짧은 치수의 적어도 3배 긴 X-Y 평면에서의 긴 치수를 갖는 것을 특징으로 하고, 상기 적어도 하나의 구조적 요소는 유전체 내에 완전히 캡슐화되어 주위로부터 전기적으로 절연된다.

Description

일체식 구조적 요소를 갖는 다층 전자 구조체의 제조방법{MULTILAYER ELECTRONIC STRUCTURE WITH INTEGRAL CONSTRUCTION ELEMENTS}
본 발명은 일반적으로 얇고 보다 강성이고 견고한 다층 전자 지지 구조체 및 그 제조 방법(공정)에 관한 것이다.
플립 칩 볼 그리드 어레이(FCBGA) 및 플립 칩 스케일 패키지(FCCSP)의 포맷에서의 개선된 IC 기판은, 일면 또는 양면에 작은 개수, 전형적으로는 2개 이상의 구리층을 갖는 전형적으로 유리/폴리머 유전체 합성물인 '코어' 구조체를 일반적으로 채용한다. 구리층은 구멍을 통한 도금(PTHs)을 사용하여 전기적으로 상호접속된다.
유리/폴리머 유전체 합성물은, 충전된 구리 마이크로 비아에 의해 상호접속된 구리 금속층과 연속하여 교대되는, 전형적으로는 폴리머 필름 또는 프레프레그(prepreg)인 유전체층으로 구성된 다층 스택의 빌드업의 기초로서 기능한다.
최종 FCBGA 또는 FCCSP 기판 유닛은 높은 정도의 편평도를 나타낼 필요가 있고, 때때로 "제1 레벨 조립"로서 공지되어 있는 액티브(IC) 및 패시브 구성요소의 부착과 같은 후속 공정 단계를 지지하기 위해 자유롭게 뒤틀릴 필요가 있다.
제조 연속 처리 중 그리고 서비스 중 뒤틀림 또는 층간박리로 인한 응력의 밸런스를 위해, 다층 스택은 베이스의 양측면에 빌드업되는 것이 바람직하다. 제1 레벨 조립체 이후, IC, 패시브 구성요소 및 이들을 지지하는 기판을 포함하는 전체 유닛을 'IC 패키지'로서 공지된다.
IC 패키지에는 일반적으로 인쇄 회로 기판(PCB)을 포함하는 전자 서브시스템의 다음 레벨로의 부착이 요구되고 있다. IC 패키지를 PCB에 부착시키는 데 사용되는 일련의 공정은 때때로 "제2 레벨 조립"로서 언급된다.
많은 현대의 전자 시스템, 특히 스마트폰, 태블릿 등과 같은 휴대용 기기에는 부가 기능, 개선된 전기적 성능, 낮은 방열성 및 보다 슬림한 IC 패키지가 요구되고 있다. 결국, 제1 및 제2 레벨 조립 공정은, IC 기판이 패키지 온 패키지(Package on Package)의 약어인 'PoP'로서 때때로 언급된, 일련의 스택 다이 또는 평평한 다른 IC 패키지와 같은 3D 패키지 체계로 유지시킬 수 있기 때문에, 보다 복잡해진다.
따라서, FCBGA 또는 FCCSP에서의 개선된 IC 기판은, 전형적으로 제1 및 제2 레벨 조립 공정 중 다양한 상승 온도 및 혹한 공정 조건에 노출되기 때문에, 자체 제조 중 또는 후속 공정 중, 우수한 평탄성을 가지는 것이 요구된다.
상술한 바의 결과, IC 기판의 뒤틀림은, 특히 다이 스택 및 3D PoP 체계를 채용할 때, 제1 및 제2 조립 공정 중 양품률(yield)을 현저하게 감소시킬 수 있다. 뒤틀린 FCBGA 및 FCCSP 기판 또는 IC 패키지는, 시스템 손상을 야기하는, IC를 기판에 상호접속시키는 플립 칩 범프에서의 크랙, IC 패키지를 PCB(또는 다른 PoP 구성에서의 IC 패키지)에 상호접속시키는 BGA 볼에서의 크랙 또는 다이 크래킹을 야기할 수 있다.
보다 얇은 IC 기판에 대한 요구는, 많은 장치 상관성에 대해 보다 높은 접촉점으로 낮은 인덕턴스 및 낮은 열 임피던스를 달성하고 현대 휴대 장치에 대한 낮은 폼 펙터 공간율을 만족시키기 위한 필요성에 대한 요구로 인해, 증가되고 있다. 결국, 마이크로전자 산업은, 중앙 '코어' 섹션을 포함하는 것은 아니지만 빌드업 층없이 제조되고 FCBGA 또는 FCCSP형 포맷을 갖는 '코어리스' IC 기판으로 언급된 것의 채용이 고려되었다. 이러한 형태의 코어리스 기판은 현저하게 감소된 두께, IC로부터의 및 IC로의 짧은 비아로 인해 개선된 시스템 인덕턴스 및 개선된 열 임피던스를 갖는다. 그러나, 코어리스 기판도 코어 섹션의 부재에 의해 통상적으로 제공되는 지지부의 결여 및 기계적 강성의 태생적인 결여로 인해 뒤틀리기 쉽다. 이러한 문제는 제1 및 제2 레벨 조립체를 조립할 때, 특히 다이 및/또는 패키지를 스택하는 데 채용된 열 공정의 결과 상승된 처리 온도에 노출되는 동안 불거질 수 있다.
최근, 피쳐(feature)가 유전체 필름으로 구조체를 빌드업하는 다양한 코어리스 기판 기술이 제안되었다. 대부분의 코어리스 기판 기술에는 구조체에서의 코어의 결여를 보상하기 위해 그리고 허용가능한 수준의 평탄도를 유지하기 위해 기판의 IC측면에 외부 금속 프레임 보강재가 요구된다. 그러나, 이러한 외부 보강재는 기판의 상부면에서의 귀한 실제 공간을 점유하고, 이러한 점유 공간은 기판 표면에 스택된 부가의 IC 패키지를 결합하는 데 요구될 수 있는 장착 패시브 구성요소 장착 및/또는 패드와 같은 다른 목적으로 이용할 수 없다는 점을 알 수 있다.
이러한 문제를 해결하기 위한 하나의 접근법은, 후르비츠(Hurwitz) 등에게 허여된 미국 특허 제7,682,972호, 제7,669,320호 및 제7,635,641호에 설명된 바와 같이, 아미테크(AMITECH)에 의해 개발된 코어리스 IC 기판의 사용이다. 아미테크 기술은, 모든 기판의 평탄도 및 뒤틀림 저항을 강화하는 유리 섬유/폴리머 합성 재료(프레프레그)를 채용할 수 있는 코어리스 기판의 제조를 허용하여 상술한 바와 같은 외부 금속 프레임 보강재에 대한 필요성을 제거한다.
그럼에도 불구하고, 미국 특허 제7,682,972호, 제7,669,320호 및 제7,635,641호에 설명된 아미테크 코어리스 구조도 극복하기 어려워, 더 낮은 열 임피던스를 갖는 얇은 기판과 같은 엄격한 요구를 충족시키고 추가의 도전에 대한 자세를 취하기 위한 요구가 증가되고 있다.
본 발명의 제1 태양은 비아층으로 분리된 X-Y 평면에서 연장되는 적어도 한 쌍의 인접 피쳐층을 구비하는 다층 전자 지지 구조체에 관한 것으로, 상기 비아층은 상기 2개의 인접 피쳐층들 사이에 개제된 유전체와, X-Y 평면에 수직한 Z 방향에서 상기 쌍의 인접 피쳐층들 사이에서의 유전체를 통과하는 적어도 하나의 구조적 요소를 구비하고, 상기 적어도 하나의 구조적 요소의 X-Y 평면에서의 긴 치수는 상기 적어도 하나의 구조적 요소의 X-Y 평면에서의 짧은 치수보다 적어도 3배 길고, 상기 적어도 하나의 구조적 요소는 유전체 내에 완전히 캡슐화되어 주위로부터 전기적으로 절연된다.
몇몇 실시예에서, 상기 적어도 하나의 구조적 요소는 전기적으로 기능하지 않는다.
몇몇 실시예에서, 상기 다층 전자 지지 구조체는 주위 영역, 피쳐 및 도전성 비아의 중앙 전기적인 기능의 영역을 포함하고, 상기 구조적 요소는 상기 주위 영역에 위치된다.
몇몇 실시예에서, 상기 도전성 비아 및 피쳐의 중앙의 전기적인 기능의 영역은 플립 칩 기술에 의해 칩을 결합하기 위한 것이다.
몇몇 실시예에서, 상기 기술은 플립 칩 BGA(FCBGA), 플립 칩 칩 스케일 패키지(FCCSP), 플립 칩 핀 그리드 어레이(FCPGA) 및 플립 칩 랜드 그리드 어레이(FCLGA)를 포함하는 그룹으로부터 선택된다.
몇몇 실시예에서, 다층 전자 지지 구조체는 적어도 25 mm x 25 mm 그리고 60 mm x 60 mm 이하의 평면 치수를 갖는다.
몇몇 실시예에서, 상기 중앙의 전기적인 기능의 영역은 적어도 10 mm x 10 mm 그리고 25 mm x 25 mm 이하의 치수를 갖는다.
몇몇 실시예에서, 상기 적어도 하나의 구조적 요소는 잔류 응력 완화 및 평탄성에 조력하기 위한 것이다.
몇몇 실시예에서, 상기 적어도 하나의 구조적 요소는 지지 구조체의 에지를 따라 위치된다.
몇몇 실시예에서, 상기 적어도 하나의 구조적 요소는 중앙의 전기적인 기능의 영역의 모든 측면을 따라 주위 영역에 위치된다.
몇몇 실시예에서, 다층 전자 지지 구조체는 칩을 지지하기 위한 기능을 하고, 상기 칩 주위에 반경방향으로 배치된 복수의 구조적 요소를 구비한다.
몇몇 실시예에서, 상기 적어도 하나의 구조적 요소는 지지 구조체의 코너에 위치설정하기 위한 코너각을 포함한다.
몇몇 실시예에서, 상기 적어도 하나의 구조적 요소는 단일층 내에 배치된다.
몇몇 실시예에서, 상기 적어도 하나의 구조적 요소는 복수층에 걸쳐진다.
몇몇 실시예에서, 상기 적어도 하나의 구조적 요소는 사각형상, 직사각형상, T형상, 역T형상, I형상, J형상 및 L형상 프로파일로 구성되는 그룹으로부터 선택된 프로파일을 갖는다.
몇몇 실시예에서, 상기 적어도 하나의 구조적 요소는 상기 피쳐층 내의 패드와 상기 패드 상의 비원통형 비아를 포함한다.
몇몇 실시예에서, 상기 패드는 티탄, 탄탈늄, 텅스텐 및 크롬을 갖는 그룹으로부터 선택된 금속을 구비한 부착층을 포함한다.
몇몇 실시예에서, 상기 구조적 요소는 길이를 따라 주름형 또는 톱니형이다.
몇몇 실시예에서, 상기 유전체는 폴리머를 포함한다.
몇몇 실시예에서, 상기 폴리머는 폴리이미드, 에폭시, 비스메일이미드, 트리아진 및 이들의 혼합물 중 적어도 하나를 포함한다.
몇몇 실시예에서, 상기 유전체는 무기 함유물을 더 포함한다.
몇몇 실시예에서, 상기 무기 함유물은 유리 섬유를 포함한다.
몇몇 실시예에서, 상기 무기 함유물은 세라믹 입자를 포함한다.
본 발명의 제2 태양은 다층 전자 지지 구조체를 보강하기 위한 공정에 관한 것으로, 상기 다층 전자 지지 구조체 내에 적어도 하나의 구조적 요소를 합체하는 단계를 포함한다.
몇몇 실시예에서, 상기 적어도 하나의 구조적 요소는 비전기적인 기능의 장형 금속 함유물을 포함한다.
몇몇 실시예에서, 언더라잉 유전체층 위에 시드층을 침착하는 단계와, 상기 시드층 상에 적어도 하나의 구조적 요소의 제1층을 패턴 또는 패널 도금하는 단계를 포함한다.
몇몇 실시예에서, 상기 시드층 상에 적어도 하나의 비전기적인 기능의 장형 금속 함유물의 제1층 상에 부가층을 빌드업하는 단계를 더 포함한다.
몇몇 실시예에서, 상기 공정은,
(a)　비아 포스트층에서의 비아 포스트의 단부를 노출시키도록 처리된 언더라잉 비아 포스트층을 갖는 기판을 습득하는 단계와,
(b) 상기 기판을 시드층으로 커버하는 단계와,
(c) 상기 시드층 위로 포토레지스트의 제1층을 도포하는 단계와,
(d) 상기 적어도 하나의 구조적 요소의 제1 부분을 포함하는 피쳐의 패턴을 형성하도록 상기 포토레지스트를 노출시켜 현상하는 단계와,
(e) 상기 적어도 하나의 구조적 요소의 제1 부분을 포함하는 피쳐층을 제조하기 위해 피쳐의 패턴으로 금속을 침착시키는 단계와,
(f) 상기 포토레지스트의 제1층을 박피하는 단계와,
(g) 포토레지스트의 제2층을 도포하는 단계와,
(h) 상기 적어도 하나의 구조적 요소의 제2 부분을 포함하는 비아 포스트의 패턴을 노출시켜 현상하는 단계와,
(i) 상기 적어도 하나의 구조적 요소의 제2 부분을 포함하는 금속층을 비아 포스트의 네거티브 패턴으로 침착시키는 단계와,
(j) 상기 포토레지스트의 제2층을 박피하여 상기 적어도 하나의 비전기적인 기능의 장형 금속 함유물이 직립하여 남겨지는 단계와,
(k) 상기 적어도 하나의 구조적 요소를 절연시키기 위해 상기 시드층을 제거하는 단계와,
(l) 상기 적어도 하나의 비전기적인 기능의 장형 금속 함유물 위로 유전체를 라미네이트하는 단계를 더 포함한다.
몇몇 실시예에서, 상기 방법은 (m) 비아 포스트의 단부를 노출시키기 위해 다층 전자 지지 구조체를 얇게하는 단계를 더 포함한다.
몇몇 실시예에서, 상기 방법은 (n) 상기 얇아진 표면 위로 금속 시드층을 침착시키는 단계를 더 포함한다.
몇몇 실시예에서, 상기 적어도 하나의 구조적 요소는 부가의 피쳐층을 포함하고, 단계(c) 내지 (f)와 (l)가 반복된다.
몇몇 실시예에서, 상기 적어도 하나의 구조적 요소는 단계(g) 내지 (k)를 반복함으로써 제조된 부가의 비아 포스트층을 포함한다.
몇몇 실시예에서, 상기 적어도 하나의 비아 포스트층은 적어도 하나의 구조적 요소의 일부를 포함하고, 상기 공정은,
(i) 구리가 노출된 언더라잉 피쳐층을 갖는 기판을 습득하는 단계와,
(ii) 상기 기판을 시드층으로 커버하는 단계와,
(iii) 상기 시드층 위로 금속층을 침착시키는 단계와,
(iv) 상기 금속층 위로 포토레지스트층을 도포하는 단계와,
(v) 상기 적어도 하나의 구조적 요소를 갖는 비아 포스트를 갖는 포지티브 패턴을 노출시켜 현상하는 단계와,
(vi) 상기 노출된 금속층을 에칭하는 단계와,
(vii) 상기 포토레지스트를 박피하여, 적어도 하나의 구조적 요소를 갖는 비아 포스트가 직립하여 남겨지는 단계와,
(viii) 상기 비아 포스트 및 적어도 하나의 구조적 요소 위로 유전체층을 라미네이트하는 단계를 포함한다.
몇몇 실시예에서, 상기 공정은 (ix) 상기 금속을 노출시키도록 얇게하는 단계를 더 포함한다.
몇몇 실시예에서, 상기 공정은 (x) 상기 얇아진 표면 위로 금속 시드층을 침착시키는 단계를 더 포함한다.
본 발명을 보다 잘 이해하기 위해 그리고 어떻게 효과적으로 진행되는 지를 도시하기 위해, 첨부도면에 순수 예시를 목적으로 도면부호를 도시한다.
이제, 상세하게 도면을 참고하여, 도시된 상세한 점은 본 발명의 양호한 실시예의 예시적 설명을 목적으로 하는 일예이며, 본 발명의 원리 및 개념의 설명이 가장 유용하게 신속하게 이해될 수 있도록 제공되는 것이다. 이와 관련하여, 본 발명의 기본적 이해를 위해 필요한 것 이상으로 상세하게 본 발명의 구조적 상세함을 도시하지 않았으며, 발명의 설명은 이 기술 분야의 숙련자에게는 본 발명의 몇몇 형태가 실제로 어떻게 구현될 수 있는지 알 수 있게 작성된 도면을 참조하여 이루어진다.
도 1은 종래 기술의 다층 전자 지지 구조체의 단면도이다.
도 2는 구조적 요소를 갖는 전자 지지 구조체의 일 실시예의 평면도이다.
도 3은 구조적 요소를 갖는 전자 지지 구조체의 다른 실시예의 평면도이다.
도 4는 구조적 요소를 갖는 전자 지지 구조체의 또 다른 실시예의 평면도이다.
도 5는 구조적 요소를 갖는 전자 지지 구조체의 다른 실시예의 평면도이다.
도 6은 톱니형 구조적 요소의 개략도이다.
도 7은 구조적 요소를 제조하기 위한 하나의 방법의 플로우챠트이다.
도 8은 구조적 요소를 제조하기 위한 변형 방법의 플로우챠트이다.
도 9는 유전체로 둘러싸인 L형 지지 요소를 통한 단면의 개략도면이다.
도 10은 유전체로 둘러싸인 T형 지지 요소를 통한 단면의 개략도면이다.
도 11은 유전체로 둘러싸인 I형 지지 요소를 통한 단면의 개략도면이다.
도 1은 종래 기술의 다층 전자 지지 구조체의 간단화된 단면도이다. 도 1을 참조하면, 종래 기술의 다층 지지 구조체(100)는 개별층들을 절연시키는 유전체(110, 112, 114, 116)의 층에 의해 분리된 구성요소 또는 피쳐(108)의 기능층(102, 104, 106)을 포함한다. 유전체층을 통한 비아(118)는 인접한 기능 또는 피쳐층 사이의 전기 접속부를 제공한다. 따라서, 피쳐층(102, 104, 106)은 일반적으로 X-Y 평면에서 층 내에 놓여진 피쳐(108)와, 유전체층(110, 112, 114, 116)을 가로질러 전류를 도전시키는 비아(118)를 포함한다. 비아(118)는 최소의 인덕턴스를 갖도록 설계되며, 그들 사이에 최소의 커패시턴스를 갖도록 충분하게 분리된다.
비아가 드릴 앤 필 기술(drill & fill technology)로 제조될 때, 비아는 일반적으로 사실상 원형의 단면을 갖는다. 그러나, 미국 특허 제7,682,972호, 제7,669,320호 및 제7,635,641호에 설명된 바와 같이, 예로써, 도 1의 구조체는 포토-레지스트에서 패턴으로 전기도금(패턴 도금)되거나 또는 패널 도금된 뒤 선택적으로 에칭되어, 직립 상태의 비아 포스트를 남기긴 뒤 유전체 프레-프레그(pre-preg)를 라미네이팅함으로써 제조될 수 있다.
'드릴드 앤 필드 비아(drilled and filled via)' 접근법을 사용하여, 단면 제어 및 형상면에서의 어려움으로 인해 비원형 비아를 제조하는 것을 금지한다. 또한, 레이저 드릴링의 한계로 인해 최소 비아 크기는 약 50 - 60 미크론이다. 이러한 어려움은 특히, 폴리머/유리 유전체에서 트렌치를 생성하기 위한 "라우팅(routing)" 모드에서 슬롯을 밀링하기 위한 비싼 레이저 드릴링 기계의 사용으로 인한 고비용, 레이저 드릴링 공정으로 인해 비아 테이퍼링 형상 및 측벽이 거칠함, 구리 비아 필 전기도금 공정으로 인한 딤플링 및/또는 돔 형상과 관련된다.
놀랍게도, 도금 및 포토-레지스트 기술의 융통성을 사용하여, 넓은 범위의 비아 형상 및 크기가 비용면에서 효과적으로 제조될 수 있다는 점을 발견하였다. 또한, 상이한 비아 형상 및 크기가 동일한 층에서 제조될 수 있다. 이러한 아미테크에 의해 개발되어 소유하고 있는 비아 포스트 접근법은, x-y 평면에서 연장되는 구조체가 전형적으로 전통적인 비아 포스트 중에서 비아층 내에 제조되게 한다. 이러한 점은, 구리 패턴 도금 접근법이 사용될 때, 매끄럽고, 직선이고 테이퍼없는 트렌치가 포토-레지스트 재료에 생성될 수 있고, 이후 시드층 상의 트렌치로 구리를 패턴 도금함으로써 이들 트렌치로 구리가 후속하여 침착될 때 특히 용이하다. 드릴드 앤 필드 비아 접근법에 반해, 비아 포스트 기술은 딤플없고 돔이 없는 구리 구조체를 습득하기 위해 포토레지스트층의 트렌치가 충전되게 한다. 구리의 침착 이후, 포토레지스트는 박피되고, 금속 시드층이 제거된 뒤, 영구적인 폴리머-유리 유전체가 그 위와 주위에 도포된다. 이와 같이 생성된 구리 구조체는, 후르비츠 등에게 허여된 미국 특허 제7,682,972호, 제7,669,320호 및 제7,635,641호에 기재된 것과 같은 공정 흐름을 사용할 수 있다.
상호접속부는 칩이 신뢰하게 접속할 수 있도록 충분한 단단하고 강성인 것이 요구된다는 점을 알 수 있다. 뒤틀림 및 굽힘은 약한 또는 파손된 접속부를 생성할 수 있다.
강성을 보장하기 위한 한 가지 방식은 기판 또는 코어 상에 상호접속 구조체를 침착시키는 것이다. 불행히도, 이러한 점은 상호접속 구조체의 두께를 증가시킨다.
강성이고 단단하면서 보다 얇은 상호접속부에 대한 노력이 있었다.
다양한 칩 장착 기술로는 소위, 플립 칩 볼 그리드 어레이(FCBGA), 플립 칩 칩 스케일 패키지(FCCSP), 플립 칩 핀 그리드 어레이(FCPGA) 및 플립 칩 랜드 그리드 어레이(FCLGA)가 있다.
일반적으로, 플립 칩 기술을 위한 기판 또는 인터포져는 칩의 크기보다 1.2배 이하이다. 플립 칩 볼 그리드 어레이 장착 및 FCBGA 및 플립 칩 칩 스케일 패키지(FCCSP)는 특히 조립 중에 뒤틀림에 대해 민감하다.
놀랍게도, 보강재를 전기도금함으로써 얇으면서 강성인 상호접속 구조체를 제조할 수 있다는 것을 발견하였다. 이러한 보강재는 하나 이상의 비아 평면에 걸쳐있는 구조적 요소로서, X-Y 방향에서 연장되지만 전기적 기능은 하지 않는다.
플립 칩은 일반적으로 5 mm x 5 mm와 25 mm x 25 mm 사이의 크기이다.
FCBGA 기판은 일반적으로 10 mm x 10 mm와 60 mm x 60 mm 범위이고, 사각형이거나 또는 직사각형일 수 있다. FCCSP 기판 크기는 10 mm x 10 mm와 25 mm x 25 mm의 범위이다.
기판 또는 인터포져를 강하게 하기 위해, 구조적 요소가 다층 지지 구조체 내의 상이한 위치에 배치될 수 있지만, 전형적으로는 칩이 위치된 중앙의 전기적 기능의 영역 주위의 주변 영역에 위치된다. 구조적 요소는 상술한 바와 같이 다양한 단면 또는 프로파일을 가질 수 있다.
도 2에서는, 다층 전자 지지 구조체(200)의 평면도가 도시된다. 다층 전자 지지 구조체(200)는 전형적으로 FCBGAs를 위한 10 mm x 10 mm와 60 mm x 60 mm 사이의 평면 치수를 갖고, 사각형 또는 직사각형일 수 있다.
FCCSP 기판 크기는 일반적으로 10 mm x 10 mm 내지 25 x 25 mm의 범위이다.
다층 전자 지지 구조체의 에지를 향해 칩으로부터 이동할 때, 전기 도전성에 필요하지 않고 강성을 목적으로 사용될 수 있는 영역이 있다.
다층 전자 지지 구조체(200)는 예로써, 칩을 인쇄 회로 기판에 접속시키는 것과 같은 적용을 위한 상호접속부로서 기능한다. 도 2에 도시된 바와 같이 전형적으로, 다층 전자 지지 구조체(200)는 예로써 비기능적 주위(204)가 주위에 있는 도전성 비아 및 피쳐의 중앙의 기능 영역(202)을 갖는다. 도전성 비아 및 피쳐의 중앙의 기능 영역(202)은 10 mm x 10 mm와 25 mm x 25 mm 사이의 치수를 가질 수 있다.
하나 이상의 구조적 에지(206) 및 하나 이상의 구조적 코너(208)와 같은 하나 이상의 구조적 요소는 중앙의 기능 영역(202)의 도전성 비아 및 피쳐와 함께 제조될 수 있으며, 비아 포스트의 적어도 한층에 걸쳐질 수 있다. 전형적으로, 이하 설명한 바와 같이, 구조적 요소는 피쳐층 및 비아층에 걸쳐진다. 이들은 부가층을 더 걸칠 수 있다.
구조적 에지(206) 및 구조적 코너(208)는 잔류 응력을 완화시키는 데 조력할 수 있어 기판(200)의 뒤틀림을 방지하고 평탄도를 보장하는 데 조력할 수 있다.
도 3에서, 제2 실시예에서, 다층 전자 지지 구조체(300)는 중앙의 기능 영역(302)의 주위에 반경방향으로 배치된 복수의 구조적 요소(310, 312, 314, 316)를 포함할 수 있고, 다층 전자 지지 구조체(300)의 코너(A, B, C, D)를 향해 주위 구조체(304)를 가로질러 중앙의 기능 영역(302)의 코너로부터 걸쳐진다. 따라서, 대각 스트럿(310)은 기판(300)의 코너(B)를 중앙의 기능 영역(302)의 코너(F)에 연결시킬 수 있다. 대각 스트럿(312)은 기판(300)의 코너(C)를 중앙의 기능 영역(302)의 코너(G)에 연결시킬 수 있다. 대각 스트럿(314)은 기판(300)의 코너(A)를 중앙의 기능 영역(302)의 코너(E)에 연결시킬 수 있다. 대각 스트럿(316)은 기판(300)의 코너(D)를 중앙의 기능 영역(302)의 코너(H)에 연결시킬 수 있다.
도 4에서, 제3 실시예에서, 다층 전자 지지 구조체(400)는 중앙의 기능 영역(402) 주위에 반경방향으로, 대부분 가장 인접한 긴 에지에 수직하게 배치된 복수의 구조적 요소(418)를 포함할 수 있지만, 코너에서는 대각 구조적 요소(420)가 제공될 수 있다.
도 5에서, 제4 실시예에서, 다층 전자 지지 구조체(500)는 기판(500)의 에지 근처의 외부 열을 따르는 복수의 구조적 스트립(506)과, 구조적 코너(508)와, 스트립(506)의 외부 열에 대해 엇갈리게 배치된 제2 구조적 스트립(522)의 제2 내부 열을 포함한다. 제2 열의 구조적 스트립(524)은 타이(526)에 의해 외부 열의 코너(508) 및 스트립에 결합될 수 있다. 실제, 외부 스트립(506), 코너(508), 내부 구조적 스트립(522, 524), 타이(526)이 패턴 도금에 의해 또는 에칭이 후속하는 패널 도금에 의해 함께 침착될 수 있기 때문에, 제조될 수 있는 보강 형상 및 크기는 무한히 변화할 수 있다. 또한, 주위의 유전체(504) 내에서 함께 침착되거나 절연된 상태로 남겨진 타이 피스로 함께 묶일 수 있는 하나 이상의 스트립 층으로 에지를 보강하는 것에 부가하여, 에지는 톱니형 구조적 스트립(528)에 의해 또는 주름형 구조적 스트립에 의해 보강될 수 있다.
도 6에 도시된 바와 같이, 바형 스트립에 부가형 위치될 수 있는 구조적 요소는 장형의 톱니형 요소(628) 또는 주름형 요소(도시 생략)일 수 있다.
따라서, 다층 전자 지지 구조체는, 유전체 다층 전자 지지 구조체 내의 전형적으로 비전기적인 기능의 장형 금속 함유물인 적어도 하나의 구조적 요소를 합체함으로써 뒤틀림을 방지하도록 그리고 평탄화에 도움이 되도록 강성일 수 있다.
지금까지, x-y 평면 내의 구조적 요소에 대해 설명하였다. 구조적 요소는 두께를 갖고 단일 비아 포스트층에 걸치거나 또는 한 개 이상의 층에 걸칠 수 있다는 점을 알 수 있다.
중앙의 기능 영역에서 발견된 전기적 기능 요소가 구조적 요소와 함께 침착될 수 있기 때문에, 몇몇 실시예에서 비전기적인 기능의 장형 금속 함유물인 구조적 요소는 피쳐층 내에 제1 부분 또는 패드로서 제조될 수 있고, 비아 포스트층의 제2 부분은 피쳐층에서의 제1 부분 또는 패드의 상부배치된다.
도 7에 도시된 바와 같이, 적어도 하나의 구조적 요소는 피쳐층의 제1 부분과 그 위에 침착된 비아 포스트층의 제2 부분으로 구성된 적어도 한 쌍의 부분으로 제조될 수 있고, 비아 포스트의 단부는 노출하도록 처리된 언더라잉 비아 포스트층을 갖는 기판을 습득하는 단계 - 단계 (a)로 구성된 2 스테이지 공정으로 제조될 수 있다. 전형적으로, 비아 포스트의 단부를 노출시키기 위한 처리는 화학적 연마, 기계적 그라인딩 및 연마, 또는 화학-기계적 연마(CMP)를 포함한다. 구리 비아의 노출된 단부를 갖는 기판은 전형적으로 구리인 시드층으로 코팅된다 - 단계(b). 포토레지스트의 제1 얇은층은 시드층 위로 도포되고 - 단계(c), 포토레지스트의 제1 얇은층은 적어도 하나의 구조적 요소의 제1 부분을 포함하는 피쳐를 형성할 수 있는 네거티브 패턴을 형성하도록 노출되어 현상된다 - 단계(d). 전형적으로 구리인 금속이 피쳐의 네거티브 패턴으로 침착되고 특히, 적어도 하나의 구조적 요소의 제1 부분을 형성한다 - 단계(e). 포토레지스트의 제1 얇은층은 박피되어 - 단계(f), 적어도 하나의 구조적 요소의 제1 부분을 포함하는 피쳐의 층이 직립하여 남겨진다. 포토레지스트의 제2 두꺼운층이 도포되고 - 단계(g), 적어도 하나의 구조적 요소의 제2 부분을 포함하는 비아 포스트를 형성할 수 있는 제2 네거티브 패턴이 노출되어 현상된다 - 단계(h). 적어도 하나의 구조적 요소의 제1 부분의 적어도 일부 위로 적어도 하나의 구조적 요소의 제2 부분을 포함하는 비아 포스트층을 제조하도록, 전형적으로 구리인 금속층은 제2 네거티브 패턴으로 현상된 트렌치에 침착된다 - 단계(i). 포토레지스트의 제2층이 박피되어 - 단계(j), 피쳐, 비아 포스트 및 적어도 하나의 구조적 요소는 직립하여 남겨진다. 노출된 시드층이 제거되어 - 단계(k) 적어도 하나의 구조적 요소를 절연시킨다. 노출된 시드층의 제거는 예로써, 수산화 암모늄 또는 염화 구리의 짧고 제어된 습윤 에칭에 상기 구조체를 노출시킴으로써 달성될 수 있다. 이후, 유전체는 적어도 하나의 구조적 요소 및 비아 포스트, 피쳐 위로 라미네이트된다 - 단계(l).
비아 포스트가 X-Y 평면에서 언더라잉 피쳐층 또는 패드와 동일한 치수를 갖는 경우, 비전기적 기능의 장형 금속 함유물은 간단한 직사각형 보강재의 프로파일을 가질 수 있다. 언더라잉 피쳐층 또는 패드가 비아 포스트를 지나 연장되는 경우, 비전기적 기능의 장형 금속 함유물은 L 빔 또는 J 빔의 프로파일을 가질 수 있다. 시드층이 그 위에 침착되고 제2 피쳐층이 상부에 놓이는 경우, 비전기적 기능의 장형 금속 함유물이 T 또는 I형 프로파일을 가질 수 있다.
이러한 방식으로, 피쳐층의 제1 부분과 비아층에서의 제2부분을 구비하는 구조적 요소가 제조될 수 있다. 피쳐층의 제1 부분은 사각형 또는 직사각형 단면을 갖는 구조적 요소를 생성하는 비아층의 제2 부분으로 완전히 커버될 수 있다. 피쳐층의 제1 부분이 X-Y 평면에서 비아층의 제2 부분보다 더 연장되는 경우, 구조적 요소는 L 또는 J빔 또는 역T에 유사한 조립 단면을 갖는다. 거꾸로 사용되는 경우에는, 물론 역T 단면이 T와 유사하다. X-Y 평면에서 연장되고 사각형, 직사각형, J, L 또는 T단면을 갖는 일정 폭의 선형 구조적 요소는 사각형, 직사각형, J, L 또는 T빔과 같이 작용하여 간단한 빔 이론에 따라 변형에 저항한다.
피쳐층에 부가의 시드층 및 부가 부분을 침착함으로써, 사각형 또는 직사각형 구조적 요소는 T 구조적 요소로 변환될 수 있고, 역 T 구조적 요소는 I 구조적 요소로 변환될 수 있다.
부가 비아 및 피쳐층을 침착함으로써, 다층 전자 지지 구조체의 많은 층에 걸쳐진 보다 복잡한 단면을 갖는 구조적 요소가 제조될 수 있다. 따라서, 부가층의 추가적인 빌드업을 허용하기 위해, 유전체는 금속을 노출시키도록 얇아질 수 있다 - 단계(m). 얇게하는 것은 기계적 그라인딩 또는 연마, 화학적 연마 또는 화학 기계적 연마(CMP)를 사용하여 달성될 수 있다. 또한, 얇게하는 것은 구조체를 평탄화한다. 이후, 구리와 같은 금속 시드층은, 부가층이 빌드업되도록, 얇아진 표면 위로 침착될 수 있다 - 단계(n). 시드층은 전형적으로 0.5 미크론 내지 1.5 미크론이다. 부착에 조력하도록, 전형적으로 0.04 내지 0.1 미크론의 두께인 티탄, 탄탈늄, 크롬, 텅스텐 또는 이들의 혼합물의 부착층이 우선 침착될 수 있다. 시드층은 예로써, 스퍼터링 또는 무전해 도금을 사용하여 침착될 수 있다.
구조적 요소가 부가의 피쳐층을 포함할 때, 단계(c) 내지 (f) 및 (l)을 반복함으로써 제조될 수 있다. 구조적 요소가 부가의 비아 포스트층을 포함할 때, 단계(g) 내지 (k) 등을 반복함으로써 제조될 수 있다.
유전체는 일반적으로, 폴리이미드, 에폭시, 비스메일이미드, 트리아진 및 이들의 혼합물과 같은 폴리머 매트릭스를 갖는 합성 재료를 포함하고, 세라믹 또는 유리를 더 포함할 수 있다. 전형적으로, 유전체는 세라믹 필러를 갖는 폴리머 수지 프레-프레그에서의 직물 유리 섬유 번들로 구성된 프레프레그로서 제공된다.
도 8에서, 변경된 제조 루트에서, 구조적 요소의 일부를 갖는 비아 포스트층은, 기판을 습득하는 단계 - 단계(i)와, 전형적으로 구리이고 전형적으로 스퍼터링 또는 무전해 도금에 의해 침착된 시드층으로 기판을 커버하는 단계 - 단계(ii)에 의해 제조될 수 있다. 금속층은 시드층 위로 침착되다 - 단계(iii). 이러한 금속층은 전형적으로는 구리이고, 전기도금에 의해 침착될 수 있다. 포토레지스트층이 금속층 위로 놓여지고 - 단계(iv), 구조적 요소의 일부를 갖는 비아 포스트를 갖는 포지티브 패턴은 노출되어 현상된다 - 단계(v). 노출된 금속층은 에칭된다 - 단계(vi). 구리의 에칭은 예로써, 수산화 암모늄 또는 염화 구리와 같은 구리 에칭액을 사용하여 수행될 수 있다. 포토레지스트가 박피되어 - 단계(vii), 비아층의 구조적 요소가 직립하여 남겨지고, 유전체는 적어도 하나의 구조적 요소 및 비아층 위로 라미네이트된다. - 단계(viii).
추가 빌드업을 허용하기 위해, 유전체는 금속을 노출시키도록 예로써, 화학적 또는 기계적 연마 또는 그라인딩 또는 화학 기계적 연마를 사용하여 얇아질 수 있다 - 단계(ix). 얇게하는 것은 층을 평탄화한다.
이후, 구리와 같은 금속 시드층이 얇아진 표면 위로 침착될 수 있다 - 단계(x).
몇몇 실시예에서, 상기 방법은 그 위에 부가층을 도금함으로써, 적어도 하나의 구조적 요소의 부가 부분을 층대층으로 빌드업하는 단계를 더 포함한다.
도 9에서, L형 프로파일(단면; 900)을 갖는 구조적 요소가 도시된다. L형 구조적 요소(900)는, (피쳐층에서의) 넓은 제1 부분(902)과 넓은 제1 부분(902) 상에 침착될 수 있는 (비아층에서의) 좁은 제2 부분(904)으로 구성된다. 제1 부분(902)은 일반적으로 언더라잉 시드층(908) 위로 침착된다. L형 구조적 요소(900)는 프레-프레그로써 적용된 전형적으로는 유리 섬유 강화 폴리머인 유전체(906)에 의해 둘러싸여져 절연된다. J형 구조적 요소가 동일한 방식으로 제조될 수 있다.
도 10에서, T형 구조적 요소(1000)가 도시된다. 제2층(1002)이 유전체 주위(1006) 위에서 제1층(1004)을 지나 연장되기 때문에, 시드층(1008) 및 그 아래의 부착층은 제2층(1002)이 침착되기 전 스퍼터링 또는 무전해 도금에 의해 침착된다. 시드층(1008)은 유전체(1006) 상에 제2층(1002)의 전기도금을 용이하게 한다. 물론, 제1층(1004)도 일반적으로 시드층(1012) 위로 제조된 언더라잉 패드(1010) 위로 침착될 수 있다.
도 11에서, I형 구조적 요소(1100)는 2개 또는 3개의 스테이지에서 3개의 금속층(1102, 1104, 1108)을 패터닝하고, 그 주위에 유전체(1106)를 라미네이팅함으로써 제조될 수 있다. I형 구조적 요소(1100)의 제1 및 제3층(1102, 1108)은 전형적으로 유전체(1106)에의 부착을 허용하도록 시드층(1110, 1114) 위로 침착된 피쳐층일 수 있다. I형 구조적 요소(1100)의 수직 부분인 제2층(1104)은 전형적으로 비아 포스트층에 제조되고, 넓은 제1(피쳐)층(1002)에 침착되기 때문에, 시드층이 밑에 있을 필요가 없다.
도 9, 도 10 및 도 11에 도시된 구조적 요소는 단지 예시를 위해 제공된 것이다. 다른 구조적 요소가 상이한 형상을 가질 수 있고, 다층 상호접속 구조체의 3개의 층 이상에 걸쳐질 수 있다.
다양한 체계의 구조 및 배치가 예시로 제공되었지만, 다른 실시예는 추가의 구조적 금속 함유물을 포함할 수 있고, 상이하게 배치될 수 있다.
이 기술 분야의 숙련자는 상기 특별히 도시하고 설명한 것으로 본 발명이 제한되는 것은 아니라는 점을 알아야 한다. 본 발명의 범위는 첨부된 청구범위로 한정되며, 상술한 다양한 특징의 조합 및 서브 조합과 수정 및 변경예도 포함할 수 있다는 점은 이 기술 분야의 숙련자가 상기 설명을 읽을 때 알 수 있다.
청구범위에서, 단어 "포함하다"와, "포함하다", "포함하는" 등과 같은 변형예는 나열된 구성요소가 포함되지만 다른 구성요소를 배재하는 것은 아니라는 점을 나타낸다.

Claims (9)

  1. 비아층으로 분리된 X-Y 평면에서 연장되는 적어도 한 쌍의 인접 피쳐층을 구비하는 다층 전자 지지 구조체로서, 상기 비아층은 상기 한 쌍의 인접 피쳐층들 사이에 개제된 유전체와, 평탄성에 조력하기 위해 X-Y 평면에 수직한 Z 방향에서 상기 쌍의 인접 피쳐층들 사이에서의 유전체를 통과하는 적어도 하나의 구조적 요소를 구비하고; 상기 적어도 하나의 구조적 요소는 피쳐층의 제1부분과 그 위에 침착된 비아 포스트 층의 제2부분으로 구성된 적어도 한 쌍의 부분으로 형성되고; 상기 적어도 하나의 구조적 요소는 상기 적어도 하나의 구조적 요소의 X-Y 평면에서의 긴 치수가 상기 적어도 하나의 구조적 요소의 X-Y 평면에서의 짧은 치수보다 적어도 3배 길고; 상기 적어도 하나의 구조적 요소는 전기적으로 기능하지 않는 금속이고, 유전체 내에 완전히 둘러싸여져 주위로부터 전기적으로 절연되며, 상이한 비아 형상 및 크기가 동일한 층에서 형성되는 상기 다층 전자 지지 구조체를 제조하는 공정에 있어서,
    (a)　비아 포스트층에서의 비아 포스트의 단부를 노출시키도록 처리된 언더라잉 비아 포스트층을 갖는 기판을 습득하는 단계와,
    (b) 상기 기판을 시드층으로 커버하는 단계와,
    (c) 상기 시드층 위로 포토레지스트의 제1층을 도포하는 단계와,
    (d) 상기 적어도 하나의 구조적 요소의 제1 부분을 포함하는 피쳐의 패턴을 형성하도록 상기 포토레지스트를 노출시켜 현상하는 단계와,
    (e) 상기 적어도 하나의 구조적 요소의 제1 부분을 포함하는 피쳐층을 제조하기 위해 피쳐의 패턴으로 금속을 침착시키는 단계와,
    (f) 상기 포토레지스트의 제1층을 박피하는 단계와,
    (g) 포토레지스트의 제2층을 도포하는 단계와,
    (h) 상기 포토레지스트의 제2층을 노출시켜 현상하여 상기 적어도 하나의 구조적 요소의 제2 부분을 포함하는 비아 포스트를 형성할 수 있는 패턴을 형성하는 단계와,
    (i) 상기 적어도 하나의 구조적 요소의 제2 부분을 포함하는 금속층을 비아 포스트의 패턴으로 침착시키는 단계와,
    (j) 상기 포토레지스트의 제2층을 박피하여 적어도 하나의 구조적 요소가 합체된 적어도 하나의 비전기적인 기능의 장형 금속 함유물이 직립하여 남겨지는 단계와,
    (k) 상기 적어도 하나의 비전기적인 기능의 장형 금속 함유물을 절연시키기 위해 상기 적어도 하나의 비전기적인 기능의 장형 금속 함유물 사이에 노출된 시드층을 제거하는 단계와,
    (l) 상기 적어도 하나의 비전기적인 기능의 장형 금속 함유물, 상기 비아 포스트 및 상기 피쳐 위로 유전체를 라미네이트하는 단계로 구성되는, 공정.
  2. 제1항에 있어서, (m) 상기 적어도 하나의 비전기적인 기능의 장형 금속 함유물, 상기 비아 포스트 및 상기 피쳐의 단부를 노출시키기 위해 상기 유전체의 층을 얇게하는 단계를 더 포함하는, 공정.
  3. 제2항에 있어서, (n) 상기 얇아진 유전체의 표면 위로 금속 시드층을 침착시키는 단계를 더 포함하는, 공정.
  4. 제3항에 있어서, 상기 적어도 하나의 구조적 요소가 부가의 피쳐층을 포함하는 경우, 단계(n) 이후에 단계(c) 내지 (f)와 (l)이 순차적으로 반복되는, 공정.
  5. 제3항에 있어서, 상기 적어도 하나의 구조적 요소가 부가의 비아 포스트층을 포함할 때, 단계(n) 이후에 단계(g) 내지 (k)가 순차적으로 반복되는, 공정.
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