KR101674255B1 - Auto-Delay Offset Cancellation System for Time Difference Repeating Amplifier and Method thereof - Google Patents

Abstract

시간차 반복 구조를 이용한 시간 증폭회로의 자동 오프셋 제거 시스템 및 그 방법이 개시된다. 시간차 반복 구조를 이용한 시간 증폭회로의 자동 오프셋 제거 시스템에 있어서, 짝수 개의 버퍼로 구성된 버퍼 체인(Buffer chain); 상기 버퍼 체인의 양측 노드에 각각 배치되어 입력신호의 제어가 가능한 제1, 제2 반복 컨트롤러를 포함하고, SET이 0인 경우 상기 버퍼 체인의 신호 경로가 차단되며, 상기 제1, 제2 반복 컨트롤러의 노드는 0으로 초기화되고, SET이 1인 경우 0으로 초기화 되어 있는 X와 Y 노드로 인해 신호를 입력할 수 있다. A system and method for automatic offset removal of a time amplification circuit using a time-delay repeating structure are disclosed. An automatic offset removal system for a time amplification circuit using a time difference repetition structure, the system comprising: a buffer chain comprising an even number of buffers; And a first and a second repetitive controllers respectively disposed at both nodes of the buffer chain and capable of controlling an input signal. When SET is 0, the signal path of the buffer chain is blocked, The node is initialized to 0, and when SET is 1, the signal can be input due to the X and Y nodes initialized to 0.

Description

시간차 반복 구조를 이용한 시간 증폭회로의 자동 오프셋 제거 시스템 및 그 방법{Auto-Delay Offset Cancellation System for Time Difference Repeating Amplifier and Method thereof}[0001] The present invention relates to an automatic offset cancellation system for a time amplification circuit,

본 발명은 시간차 반복 구조를 이용한 시간 증폭회로의 자동 오프셋 제거 시스템 및 그 방법에 관한 것이다. 더욱 상세하게는, 소자 부정합에 영향을 받지 않는 시간차 반복 구조를 이용한 시간 증폭회로의 자동 오프셋 제거 시스템 및 그 방법에 관한 것이다. The present invention relates to a system and method for automatic offset removal of a time amplification circuit using a time difference repetition structure. More particularly, the present invention relates to a system and method for automatic offset removal of a time amplification circuit using a time difference repetitive structure that is not affected by device mismatch.

일반적으로 시간-디지털 변환기(Time-to-Digital Converter; TDC)는 저전압 환경에서의 데이터 변환 기술로 두 신호(클럭)의 에지(edge) 간격을 디지털로 변환하는 회로이다. 그리고, 기본적인 시간-디지털 변환기는 버퍼 체인과 다수의 플립-플롭(또는 래치)로 이루어져 있다.
In general, a time-to-digital converter (TDC) is a circuit that converts the edge interval of two signals (clock) into digital by a data conversion technique in a low voltage environment. And, the basic time-to-digital converter consists of a buffer chain and a number of flip-flops (or latches).

도 1은 일반적인 시간-디지털 변환기의 구조를 나타내는 도면이다. 1 is a diagram showing a structure of a general time-to-digital converter.

도 1을 참조하면, 기본적인 시간-디지털 변환기(TDC)는 버퍼의 최소 지연에 따라 해상도의 제약을 받는다. 이 이상의 해상도를 얻기 위해서 다양한 방안이 연구되고 있는데, 그 중 하나가 시간 증폭기(Time Amplifier; TA)를 사용한 다중 단계 시간-디지털 변환기(Multi-step TDC) 이다. 최근, 시간 증폭기의 설계 이슈 중 가장 고려되고 있는 것이 선형성(linearity)인데, 최근 발표된 시간 증폭기 메커니즘들은 이득 증가에 따른 선형성 저하가 크기 때문에 높은 이득 설계가 어렵다. 때문에, 보다 높은 이득을 얻으면서 선형성을 유지시킬 수 있는 메커니즘이 필요하다. Referring to FIG. 1, the basic time-to-digital converter (TDC) is subject to resolution in accordance with the minimum delay of the buffer. A variety of methods have been studied to obtain higher resolutions, one of which is a multi-step TDC using a Time Amplifier (TA). Recently, the most important design issue of the time amplifier is linearity. Recently, the timing amplifier mechanisms have difficulty in designing a high gain because of the large linearity degradation due to gain increase. Therefore, there is a need for a mechanism capable of maintaining linearity while achieving higher gain.

본 발명이 이루고자 하는 기술적 과제는 시간을 반복시키는 구조를 이용하여, 소자 부정합으로 인한 시간 증폭기의 오프셋(Offset) 문제를 현저히 경감시킬 수 있는 시간차 반복 구조를 이용한 시간 증폭회로의 자동 오프셋 제거 시스템 및 그 방법을 제공하는데 있다. SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and it is an object of the present invention to provide an automatic offset elimination system for a time amplification circuit using a time difference repetitive structure that can significantly reduce the offset problem of a time amplifier due to device mismatch, Method.

또한, 본 발명이 이루고자 하는 기술적 과제는 펄스 트레인 시간 증폭기(TA) 방식의 선형성 및 이상성을 보다 향상시키고, 시간 증폭기가 사용되는 시간-디지털 변환기이 주요 이슈인 INL과 DNL 성능에 기여할 수 있는 시간차 반복 구조를 이용한 시간 증폭회로의 자동 오프셋 제거 시스템 및 그 방법을 제공하는데 있다. It is another object of the present invention to provide a time delay repeating structure capable of improving the linearity and the ideality of a pulse train time amplifier (TA) scheme and contributing to INL and DNL performance, which are main issues of a time- And an automatic offset cancellation system using the time amplification circuit.

일 측면을 따르면, 본 발명에서 제안하는 시간차 반복 구조를 이용한 시간 증폭회로의 자동 오프셋 제거 시스템에 있어서, 짝수 개의 버퍼로 구성된 버퍼 체인(Buffer chain); 상기 버퍼 체인의 양측 노드에 각각 배치되어 입력신호의 제어가 가능한 제1, 제2 반복 컨트롤러를 포함하고, SET이 0인 경우 상기 버퍼 체인의 신호 경로가 차단되며, 상기 제1, 제2 반복 컨트롤러의 노드는 0으로 초기화되고, SET이 1인 경우 0으로 초기화 되어 있는 X와 Y 노드로 인해 신호를 입력할 수 있다. According to an aspect of the present invention, there is provided an automatic offset removal system for a time amplification circuit using a time difference repetition structure proposed in the present invention, comprising: a buffer chain composed of an even number of buffers; And a first and a second repetitive controllers respectively disposed at both nodes of the buffer chain and capable of controlling an input signal. When SET is 0, the signal path of the buffer chain is blocked, The node is initialized to 0, and when SET is 1, the signal can be input due to the X and Y nodes initialized to 0.

다른 측면을 따르면, 상기 버퍼 체인과 각각 연결되어 오프셋(Offset)이 생기는 펄스 지점을 필터링하는 제1, 제2 타임 윈도우(time window) 블록을 더 포함하고, 최종 출력은 상기 제1, 제2 타임 윈도우 블록 중 적어도 하나를 통과할 수 있다. According to another aspect, the apparatus further comprises first and second time window blocks, each of which is connected to the buffer chain to filter a pulse point at which an offset occurs, Or at least one of the window blocks.

또 다른 측면을 따르면, 입력된 상승 에지로 순간 충전된 상기 X와 Y 노드에 의해 해당 블록은 신호 입력 모드에서 신호 순환 모드로 변하게 되고, 두 개의 상기 입력신호의 상승 에지(rising edge)가 반복되어 들어올 수 있다. According to another aspect, the X and Y nodes instantaneously charged with the input rising edge change the corresponding block from the signal input mode to the signal circulation mode, and the rising edges of the two input signals are repeated You can come in.

또 다른 측면을 따르면, 두 개의 상기 입력신호는 노드 지점만 다르나, 통과하는 버퍼의 경로는 공유할 수 있다. According to another aspect, the two input signals differ only in node location, but the path of the passing buffer may be shared.

또 다른 측면을 따르면, 시간차 반복 구조를 이용한 시간 증폭회로의 자동 오프셋 제거 방법에 있어서, 짝수 개의 버퍼로 구성된 버퍼 체인(Buffer chain)의 양측 노드에 제1, 제2 반복 컨트롤러 각각 배치하여 회로를 구성하고 입력신호를 제어하는 단계; SET이 1인 경우, 0으로 초기화 되어 있는 X와 Y 노드로 인해 신호 입력 모드가 되어 두 개의 상기 입력신호를 입력하는 단계; 입력된 상승 에지로 순간 충전된 상기 X와 Y 노드에 의해 신호 순환 모드로 변경되어, 두 개의 상기 입력신호의 상승 에지(rising edge)가 반복되어 들어오는 단계; 및 상기 버퍼 체인과 각각 연결되어 오프셋(Offset)이 생기는 펄스 지점에 제1, 제2 타임 윈도우(time window) 블록을 배치하여 필터링된 두 개의 최종 출력을 얻는 단계를 포함한다. According to another aspect of the present invention, there is provided a method of removing an automatic offset of a time amplification circuit using a time difference repetition structure, comprising the steps of: arranging first and second repetition controllers on both sides of a buffer chain composed of an even number of buffers, And controlling an input signal; If SET is 1, inputting two input signals by the signal input mode due to X and Y nodes initialized to 0; A signal circulation mode is changed to the signal circulation mode by the X and Y nodes which are instantaneously charged with the input rising edge, and the rising edges of the two input signals are repeatedly inputted; And arranging first and second time window blocks at pulse points that are respectively connected to the buffer chain and offset to produce two filtered final outputs.

본 발명의 실시예들에 따르면 시간을 반복시키는 구조를 이용하여, 소자 부정합으로 인한 시간 증폭기의 오프셋(Offset) 문제를 현저히 경감시킬 수 있는 시간차 반복 구조를 이용한 시간 증폭회로의 자동 오프셋 제거 시스템 및 그 방법을 제공할 수 있다. According to embodiments of the present invention, there is provided an automatic offset elimination system for a time amplification circuit using a time difference repetitive structure which can significantly reduce the offset problem of a time amplifier due to device mismatching by using a structure that repeats time and Method can be provided.

또한, 본 발명의 실시예들에 따르면 펄스 트레인 시간 증폭기(TA) 방식의 선형성 및 이상성을 보다 향상시키고, 시간 증폭기가 사용되는 시간-디지털 변환기이 주요 이슈인 INL과 DNL 성능에 기여할 수 있는 시간차 반복 구조를 이용한 시간 증폭회로의 자동 오프셋 제거 시스템 및 그 방법을 제공할 수 있다.  In addition, according to embodiments of the present invention, it is possible to further improve the linearity and the ideality of the pulse train time amplifier (TA) scheme and to provide a time-delay repetition structure capable of contributing to INL and DNL performance, The automatic offset cancellation system of the time amplification circuit and the method thereof can be provided.

도 1은 일반적인 시간-디지털 변환기의 구조를 나타내는 도면이다.
도 2는 일반적인 시간 증폭기의 원리를 나타내는 도면이다.
도 3은 종래의 펄스-열 시간 증폭기(Pulse-train TA)의 소자 부정합(mismatch) 문제를 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 시간차 반복 구조를 이용한 시간 증폭회로의 자동 오프셋 제거 시스템을 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 회로의 동작 과정을 나타내는 도면이다.
도 6은 본 발명의 일 실시예에 따른 회로의 동작 과정에 따른 시뮬레이션 결과를 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 시간차 반복 구조를 이용한 시간 증폭회로의 자동 오프셋 제거 방법을 나타내는 순서도이다. 1 is a diagram showing a structure of a general time-to-digital converter.
2 is a diagram showing a principle of a general time amplifier.
3 is a diagram showing a device mismatch problem of a conventional pulse-train time amplifier (pulse-train TA).
4 is a diagram illustrating an automatic offset removal system of a time amplification circuit using a time difference repetition structure according to an embodiment of the present invention.
5 is a diagram illustrating an operation process of a circuit according to an embodiment of the present invention.
FIG. 6 is a diagram illustrating a simulation result according to an operation procedure of a circuit according to an embodiment of the present invention.
7 is a flowchart illustrating a method of removing an automatic offset of a time amplification circuit using a time difference repetition structure according to an embodiment of the present invention.

이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 일반적인 시간 증폭기의 원리를 나타내는 도면이다. 2 is a diagram showing a principle of a general time amplifier.

시간 증폭기(Time Amplifier; TA)의 원리는 크게 래치(Latch) 기반 시간 증폭기와 시간 반복형 시간 증폭기 두 가지로 구분될 수 있다. The principle of a time amplifier (TA) can be roughly divided into a latch-based time amplifier and a time-repetitive time amplifier.

도 2의 (a)는 일반적인 래치 기반 시간 증폭기를 나타내는 도면이다. Figure 2 (a) shows a typical latch-based time amplifier.

도 2의 (a)를 참조하면, 래치 기반의 시간 증폭기로, 래치 기반에 의해 증폭이 될 수 있다. 여기서, 래치는 입력 시간에 따라 출력의 크기뿐만 아니라 지연까지도 변하는 선형 시간 변화(Linear Time Variant; LTV) 시스템의 특성을 가질 수 있다. 그 예로, 노드 A와 노드 B가 서로의 방전경로를 제어하기 때문에, 먼저 들어오는 클럭(Clock)이 상대방 클럭의 지연 값을 키워주는 효과를 가져올 수 있다. 그러나, 이러한 방식은 각 입력 시간에 대해서 정확한 선형성을 가져올 수 없다. 또한, 이러한 cross-coupled 구조는 입력시간 범위의 제약이 크다. 따라서, 래치 기반 구조는 시간 증폭기로서 좋은 접근 방식이라고 볼 수 없다. Referring to FIG. 2 (a), it is a latch-based time amplifier, which can be amplified by a latch base. Here, the latch may have a characteristic of a linear time variant (LTV) system that varies not only the size of the output but also the delay depending on the input time. For example, since the node A and the node B control the discharge path of each other, the incoming clock (Clock) can increase the delay value of the counter clock. However, this scheme can not provide accurate linearity for each input time. In addition, such a cross-coupled structure is limited by the input time range. Thus, the latch-based architecture is not a good approach as a time amplifier.

도 2의 (b)는 일반적인 시간 반복형 시간 증폭기를 나타내는 도면이다. 2 (b) is a diagram showing a typical time-repeatable time amplifier.

도 2의 (b)를 참조하면, 시간 반복형 시간 증폭기로, 시간 반복 및 누적 방식의 증폭이 될 수 있다. 여기서, 시간은 전압의 크기와 달리, 저장하고 누적시키는 방식만으로도 증폭 효과를 가져올 수 있다. 그 예로, 도 2의 (b)를 참조하면, 펄스-열 시간 증폭기(Pulse-train TA)라고 부르는 이 구조는, 시간 차를 이용하여 생성된 펄스를 버퍼 지연과 OR 로직을 이용하여 반복시킬 수 있다. 반복되는 펄스는 버퍼의 enable 신호로 활용되며, 도시된 바와 같이 디지털로 변환될 수 있다. 이러한 방식은 시간을 단순히 반복시키는 구조이므로 보다 높은 선형성을 가지며, 입력 시간 범위 역시 크다. 따라서, 본 발명은 이러한 펄스-열 시간 증폭기(Pulse-train TA)의 방식을 사용하되, 시간 오프셋 문제를 해결할 수 있도록 하고 있다.
Referring to FIG. 2 (b), it is a time-repetitive time amplifier, which can be time-repeated and cumulative amplification. Here, unlike the magnitude of the voltage, the time can be amplified only by the method of storing and accumulating. For example, referring to FIG. 2 (b), this structure, referred to as a pulse-train time amplifier (TA), allows pulses generated using a time difference to be repeated using buffered delay and OR logic have. The repeated pulse is utilized as an enable signal of the buffer and can be converted to digital as shown. This scheme has a structure that allows simple repetition of time, so it has a higher linearity and a large input time range. Therefore, the present invention makes use of the pulse-train time amplifier (PA) method, but can solve the time offset problem.

도 3은 종래의 펄스-열 시간 증폭기(Pulse-train TA)의 소자 부정합(mismatch) 문제를 나타내는 도면이다. 3 is a diagram showing a device mismatch problem of a conventional pulse-train time amplifier (pulse-train TA).

도 3을 참조하면, 종래의 펄스-열 시간 증폭기(Pulse-train TA)는 출력의 소자 부정합에 대해 취약한 성능을 가지고 있다. 도 3의 (a)를 참조하면, 상승 에지와 하강 에지에 따른 트랜지스터의 신호 전달 경로가 서로 다르다. 따라서, 트랜지스터 간의 부정합으로 인해 반복되는 펄스 두께가 서로 다를 수 있다. Referring to FIG. 3, a conventional pulse-train time amplifier (PA) has poor performance against device mismatch at the output. Referring to FIG. 3 (a), the signal transmission paths of the transistors differ depending on the rising edge and the falling edge. Thus, repeated pulse thicknesses may be different due to mismatch between the transistors.

뿐만 아니라, 도 3의 (b)를 참조하면, OR 게이트의 각 트랜지스터 간의 문턱 전압 사이에도 부정합이 존재할 수 있으며, 이 역시 이득 오차를 야기할 수 있다. 정리하자면, 정확한 시간의 반복 혹은 복사를 위해서는 트랜지스터 레벨의 신호 경로가 정확히 일치해야 한다.
In addition, referring to FIG. 3 (b), mismatches may also exist between the threshold voltages of the respective transistors of the OR gate, which may also cause a gain error. To summarize, the exact signal level of the transistor level must be exactly the same for accurate time repetition or copying.

도 4는 본 발명의 일 실시예에 따른 시간차 반복 구조를 이용한 시간 증폭회로의 자동 오프셋 제거 시스템을 나타내는 도면이다. 4 is a diagram illustrating an automatic offset removal system of a time amplification circuit using a time difference repetition structure according to an embodiment of the present invention.

도 4를 참조하면, 시간차 반복 구조를 이용한 시간 증폭회로의 자동 오프셋 제거 시스템은 버퍼 체인(Buffer chain)(410), 제1, 제2 반복 컨트롤러(420, 421), 그리고 제1, 제2 타임 윈도우(time window) 블록(430, 431)을 포함할 수 있다. Referring to FIG. 4, the automatic offset removal system of the time amplification circuit using the time difference repetition structure includes a buffer chain 410, first and second repetition controllers 420 and 421, And may include time window blocks 430 and 431.

버퍼 체인(Buffer chain)(410)은 짝수 개의 버퍼로 구성될 수 있다. The buffer chain 410 may comprise an even number of buffers.

제1, 제2 반복 컨트롤러(420, 421)는 버퍼 체인의 양측 노드에 각각 배치되어 입력신호의 제어가 가능하다. 다시 말하면, 짝수 개의 버퍼로 구성된 버퍼 체인(Buffer chain) (410)에서 서로 가장 먼 위치의 노드에 INA와 INB의 입력신호의 신호 입력 제어가 가능한 제1 제2 반복 컨트롤러(420, 421)를 각각 추가할 수 있다. The first and second repetition controllers 420 and 421 are respectively disposed at both nodes of the buffer chain to control the input signal. In other words, the first and second repetition controllers 420 and 421, which are capable of controlling the input signals of the INA and INB input signals, are connected to the nodes farthest from each other in the buffer chain 410 composed of an even number of buffers Can be added.

이때, 제1, 제2 반복 컨트롤러(420, 421)의 SET이 0인 경우에는, 버퍼 체인(Buffer chain)(410)의 신호 경로는 차단되며, 버퍼 체인(410)의 X와 Y 노드(버퍼 체인의 신호 경로에 형성된 적어도 하나 이상의 노드)는 0으로 초기화될 수 있다. 반면, SET이 1이 되는 경우에는, 0으로 초기화 되어있는 X와 Y 노드(버퍼 체인의 신호 경로에 형성된 적어도 하나 이상의 노드)로 인해 신호 INA와 INB를 입력할 수 있다. At this time, when the SET of the first and second repetition controllers 420 and 421 is 0, the signal path of the buffer chain 410 is blocked and the X and Y nodes of the buffer chain 410 At least one node formed in the signal path of the chain) may be initialized to zero. On the other hand, when the SET becomes 1, the signals INA and INB can be input due to the X and Y nodes (at least one node formed in the signal path of the buffer chain) initialized to zero.

이후, 입력된 상승 에지로 순간 충전된 X와 Y 노드에 의해 해당 블록은 신호 입력 모드에서 신호 순환 모드로 변하게 되고, 마치 진동(Oscillate)되는 듯이 두 개의 입력신호의 상승 에지(rising edge)가 반복되어 들어올 수 있다. Thereafter, the X and Y nodes instantaneously charged with the input rising edge cause the corresponding block to change from the signal input mode to the signal circulation mode, and the rising edge of the two input signals repeats as if it were oscillated .

여기서, 두 개의 입력신호 INA와 INB는 노드 지점만 다를 뿐 통과하는 버퍼의 경로는 공유할 수 있다. 때문에, 소자 부정합이 생기더라도 같은 경로를 사용하기 때문에 1 바퀴 주회하는 동안 이 영향을 상쇄시킬 수 있다. 뿐만 아니라, 시간 반복(time repetition)을 위하여 상승 에지의 차이를 펄스로 나타낼 필요가 없다. Here, the two input signals INA and INB are different only in the node point, but can share the path of the passing buffer. Therefore, even if a device mismatch occurs, the same route is used, so this effect can be canceled during one round of circling. In addition, there is no need to indicate the difference of the rising edge as a pulse for time repetition.

제1, 제2 타임 윈도우(time window) 블록(430, 431)은 버퍼 체인(410)과 각각 연결되어 오프셋(Offset)이 생기는 펄스 지점을 필터링할 수 있다. 즉, 오프셋이 생기는 펄스 지점을 필터링하기 위해 타임 윈도우(time window) 블럭(430, 431)을 추가할 수 있으며, 이를 통과한 두 개의 최종 출력 Out A와 Out B를 얻을 수 있다.
The first and second time window blocks 430 and 431 may be respectively coupled to the buffer chain 410 to filter a pulse point at which an offset occurs. That is, a time window block 430, 431 can be added to filter the pulse point at which the offset occurs, and the two final outputs Out A and Out B passing through it can be obtained.

도 5는 본 발명의 일 실시예에 회로의 동작 과정을 나타내는 도면이다. 5 is a diagram illustrating an operation process of a circuit according to an embodiment of the present invention.

도 6은 본 발명의 일 실시예에 따른 회로의 동작 과정에 따른 시뮬레이션 결과를 나타내는 도면이다. FIG. 6 is a diagram illustrating a simulation result according to an operation procedure of a circuit according to an embodiment of the present invention.

도 5를 참조하면, 오프셋(Offset)의 상쇄를 검증하기 위해 인위적인 딜레이 부정합(delay mismatch)을 0에서 100ps까지 인가하며 검증해 볼 수 있다. Referring to FIG. 5, an artificial delay mismatch can be verified with 0 to 100 ps in order to verify the offset offset.

그 결과, 도 6에 도시된 바와 같이, 기존의 펄스-열 시스템에서는 계속 증가되나, 시간차 반복 구조를 이용한 시간 증폭회로의 자동 오프셋 제거 시스템은 모든 오프셋(Offset)에 대해 안정된 결과값을 가지는 것을 확인할 수 있다.
As a result, as shown in FIG. 6, in the conventional pulse-train system, the automatic offset cancellation system of the time amplification circuit using the time difference repetition structure is confirmed to have a stable result with respect to all the offsets .

도 7은 본 발명의 일 실시예에 따른 시간차 반복 구조를 이용한 시간 증폭회로의 자동 오프셋 제거 방법을 나타내는 순서도이다. 7 is a flowchart illustrating a method of removing an automatic offset of a time amplification circuit using a time difference repetition structure according to an embodiment of the present invention.

도 7을 참조하면, 시간차 반복 구조를 이용한 시간 증폭회로의 자동 오프셋 제거 시스템을 이용하여, 시간차 반복 구조를 이용한 시간 증폭회로의 자동 오프셋 제거 방법을 설명할 수 있다. Referring to FIG. 7, a method of eliminating an automatic offset of a time amplification circuit using a time difference repetitive structure can be described using an automatic offset elimination system of a time amplification circuit using a time difference repetition structure.

단계(710)에서, 짝수 개의 버퍼로 구성된 버퍼 체인(Buffer chain)의 양측 노드에 제1, 제2 반복 컨트롤러 각각 배치하여 회로를 구성하고 입력신호를 제어할 수 있다. 다시 말하면, 짝수 개의 버퍼로 구성된 버퍼 체인(Buffer chain)에서 서로 가장 먼 위치의 노드에 INA와 INB의 입력신호의 신호 입력 제어가 가능한 제1 제2 반복 컨트롤러를 각각 추가할 수 있다.In step 710, the first and second repeating controllers are disposed on both sides of a buffer chain composed of an even number of buffers to constitute a circuit and control an input signal. In other words, it is possible to add a first second repetitive controller capable of controlling signal input of INA and INB input signals to nodes located farthest from each other in a buffer chain composed of an even number of buffers.

단계(720)에서, SET이 1인 경우, 0으로 초기화 되어 있는 X와 Y 노드로 인해 신호 입력 모드가 되어 두 개의 상기 입력신호를 입력할 수 있다. 다시 말하면, SET이 0인 경우에는, 버퍼 체인(Buffer chain) 신호 경로는 차단되며, 각 컨트롤 노드는 0으로 초기화 될 수 있다. 반면, SET이 1이 되는 경우에는, 0으로 초기화 되어있는 X와 Y 노드로 인해 신호 INA와 INB를 입력할 수 있다. In step 720, when the SET is 1, the signal input mode becomes possible due to the X and Y nodes initialized to 0, and the two input signals can be input. In other words, if SET is zero, the buffer chain signal path is blocked and each control node can be initialized to zero. On the other hand, when the SET becomes 1, the signals INA and INB can be input due to the X and Y nodes initialized to zero.

단계(730)에서, 입력된 상승 에지로 순간 충전된 상기 X와 Y 노드에 의해 신호 순환 모드로 변경되어, 두 개의 상기 입력신호의 상승 에지(rising edge)가 반복되어 들어올 수 있다. 이때, 두 개의 상기 입력신호는 노드 지점만 다르나, 통과하는 버퍼의 경로는 공유할 수 있다. 따라서, 소자 부정합이 생기더라도 같은 경로를 사용하기 때문에 1 바퀴 주회하는 동안 이 영향을 상쇄시킬 수 있다. 뿐만 아니라, 시간 반복(time repetition)을 위하여 상승 에지의 차이를 펄스로 나타낼 필요가 없다. In step 730, the signal circulation mode is changed to the signal circulation mode by the X and Y nodes, which are momentarily charged with the input rising edge, so that the rising edges of the two input signals can be repeatedly input. At this time, although the two input signals differ only at the node point, the path of the passing buffer can be shared. Therefore, even if a device mismatch occurs, since the same path is used, this influence can be canceled during one round of circling. In addition, there is no need to indicate the difference of the rising edge as a pulse for time repetition.

단계(740)에서, 버퍼 체인과 각각 연결되어 오프셋(Offset)이 생기는 펄스 지점에 제1, 제2 타임 윈도우(time window) 블록을 배치하여 필터링된 두 개의 최종 출력을 얻을 수 있다. 즉, 오프셋이 생기는 펄스 지점을 필터링하기 위해 타임 윈도우(time window) 블럭을 추가할 수 있으며, 이를 통과한 두 개의 최종 출력 Out A와 Out B를 얻을 수 있다.
At step 740, first and second time window blocks are placed at the pulse points that are respectively connected to the buffer chains and offset to obtain two filtered final outputs. That is, a time window block can be added to filter out the pulse points at which offsets are generated, and two final outputs Out A and Out B can be obtained.

이와 같이, 자동 시간 오프셋 제거(auto-time offset cancellation) 시스템 및 방법은 소자 부정합으로 인한 시간 증폭기의 오프셋(Offset) 문제를 현저히 경감시킬 수 있다. 이는, 기존의 아날로그 증폭기에서의 오프셋 전압 이슈의 해결방안과 상등되는 효력이라 볼 수 있다. 즉, 종래의 펄스 트레인 시간 증폭기(TA) 방식의 선형성 및 이상성을 보다 향상시킬 수 있으며, 최종적으로는 시간 증폭기가 사용되는 시간-디지털 변환기(Time-to-Digital Converter; TDC)의 주요 이슈인 INL과 DNL 성능에 기여할 수 있다. Thus, an auto-time offset cancellation system and method can significantly alleviate the offset problem of the time amplifier due to device mismatch. This is equivalent to a solution to offset voltage issues in conventional analog amplifiers. That is, it is possible to further improve the linearity and the ideality of the conventional pulse train time amplifier (TA) scheme, and ultimately to improve the efficiency of the INL (Time-to-Digital Converter) And DNL performance.

또한, 본 발명에 따른 속도 성능은 펄스 트레인 시간 증폭기(TA)와 마찬가지로 입력 시간 범위와의 트레이드-오프(trade off) 관계를 가지며, 그 외의 제약을 받지 않을 수 있다. 입력 시간 범위는 속도 성능과 더불어, 버퍼 수 증가에 따른 소비전력과의 트레이드-오프를 가질 수 있다. (이 역시 펄스-트레인 방식과 동일하다.)
In addition, the speed performance according to the present invention has a trade-off relationship with the input time range as in the case of the pulse train time amplifier (TA), and may not be restricted otherwise. The input time range can have trade-offs with power consumption as the number of buffers increases, along with speed performance. (This is also the same as the pulse-train method.)

이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 컨트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 컨트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.The apparatus described above may be implemented as a hardware component, a software component, and / or a combination of hardware components and software components. For example, the apparatus and components described in the embodiments may be implemented within a computer system, such as, for example, a processor, controller, arithmetic logic unit (ALU), digital signal processor, microcomputer, field programmable array (FPA) A programmable logic unit (PLU), a microprocessor, or any other device capable of executing and responding to instructions. The processing device may execute an operating system (OS) and one or more software applications running on the operating system. The processing device may also access, store, manipulate, process, and generate data in response to execution of the software. For ease of understanding, the processing apparatus may be described as being used singly, but those skilled in the art will recognize that the processing apparatus may have a plurality of processing elements and / As shown in FIG. For example, the processing apparatus may comprise a plurality of processors or one processor and one controller. Other processing configurations are also possible, such as a parallel processor.

소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.The software may include a computer program, code, instructions, or a combination of one or more of the foregoing, and may be configured to configure the processing device to operate as desired or to process it collectively or collectively Device can be commanded. The software and / or data may be in the form of any type of machine, component, physical device, virtual equipment, computer storage media, or device , Or may be permanently or temporarily embodied in a transmitted signal wave. The software may be distributed over a networked computer system and stored or executed in a distributed manner. The software and data may be stored on one or more computer readable recording media.

실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.The method according to an embodiment may be implemented in the form of a program command that can be executed through various computer means and recorded in a computer-readable medium. The computer-readable medium may include program instructions, data files, data structures, and the like, alone or in combination. The program instructions to be recorded on the medium may be those specially designed and configured for the embodiments or may be available to those skilled in the art of computer software. Examples of computer-readable media include magnetic media such as hard disks, floppy disks and magnetic tape; optical media such as CD-ROMs and DVDs; magnetic media such as floppy disks; Magneto-optical media, and hardware devices specifically configured to store and execute program instructions such as ROM, RAM, flash memory, and the like. Examples of program instructions include machine language code such as those produced by a compiler, as well as high-level language code that can be executed by a computer using an interpreter or the like. The hardware devices described above may be configured to operate as one or more software modules to perform the operations of the embodiments, and vice versa.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. For example, it is to be understood that the techniques described may be performed in a different order than the described methods, and / or that components of the described systems, structures, devices, circuits, Lt; / RTI > or equivalents, even if it is replaced or replaced.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다. Therefore, other implementations, other embodiments, and equivalents to the claims are also within the scope of the following claims.

Claims (5)

시간차 반복 구조를 이용한 시간 증폭회로의 자동 오프셋 제거 시스템에 있어서,
짝수 개의 버퍼로 구성된 버퍼 체인(Buffer chain); 및
상기 버퍼 체인의 양측 노드에 각각 배치되어 입력신호의 제어가 가능한 제1, 제2 반복 컨트롤러
를 포함하고,
상기 제1, 제2 반복 컨트롤러의 SET이 0인 경우 상기 버퍼 체인의 신호 경로가 차단되며 상기 버퍼 체인의 신호 경로에 형성된 적어도 하나 이상의 노드는 0으로 초기화되고, SET이 1인 경우 0으로 초기화 되어 있는 상기 버퍼 체인의 신호 경로에 형성된 적어도 하나 이상의 노드로 인해 신호를 입력할 수 있는 것
을 특징으로 하는 시간차 반복 구조를 이용한 시간 증폭회로의 자동 오프셋 제거 시스템. An automatic offset removal system for a time amplification circuit using a time-delay repeating structure,
Buffer chain consisting of even number of buffers; And
The first and second repeating controllers, which are disposed on both sides of the buffer chain and are capable of controlling an input signal,
Lt; / RTI >
If the SET of the first and second iterative controllers is 0, the signal path of the buffer chain is blocked and at least one or more nodes formed in the signal path of the buffer chain are initialized to 0. If SET is 1, Capable of inputting a signal due to at least one or more nodes formed in the signal path of the buffer chain
Wherein the time offset circuit is a time offset circuit. 제1항에 있어서,
상기 버퍼 체인과 각각 연결되어 오프셋(Offset)이 생기는 펄스 지점을 필터링하는 제1, 제2 타임 윈도우(time window) 블록
을 더 포함하고,
최종 출력은 상기 제1, 제2 타임 윈도우 블록 중 적어도 하나를 통과하는 것
을 특징으로 하는 시간차 반복 구조를 이용한 시간 증폭회로의 자동 오프셋 제거 시스템. The method according to claim 1,
First and second time window blocks, each of which is connected to the buffer chain to filter a pulse point at which an offset occurs,
Further comprising:
Wherein the final output passes through at least one of the first and second time window blocks
Wherein the time offset circuit is a time offset circuit. 제1항에 있어서,
입력된 상승 에지로 순간 충전된 상기 버퍼 체인의 신호 경로에 형성된 적어도 하나 이상의 노드에 의해 해당 블록은 신호 입력 모드에서 신호 순환 모드로 변하게 되고, 두 개의 상기 입력신호의 상승 에지(rising edge)가 반복되어 들어오는 것
을 특징으로 하는 시간차 반복 구조를 이용한 시간 증폭회로의 자동 오프셋 제거 시스템. The method according to claim 1,
The at least one node formed in the signal path of the buffer chain instantaneously charged with the input rising edge changes the corresponding block from the signal input mode to the signal circulation mode and the rising edges of the two input signals repeat What comes in
Wherein the time offset circuit is a time offset circuit. 제3항에 있어서,
두 개의 상기 입력신호는 노드 지점만 다르나, 통과하는 버퍼의 경로는 공유하는 것
을 특징으로 하는 시간차 반복 구조를 이용한 시간 증폭회로의 자동 오프셋 제거 시스템. The method of claim 3,
The two input signals differ only at the node point, but the path of the passing buffer is shared
Wherein the time offset circuit is a time offset circuit. 시간차 반복 구조를 이용한 시간 증폭회로의 자동 오프셋 제거 방법에 있어서,
짝수 개의 버퍼로 구성된 버퍼 체인(Buffer chain)의 양측 노드에 제1, 제2 반복 컨트롤러 각각 배치하여 회로를 구성하고 입력신호를 제어하는 단계;
상기 제1, 제2 반복 컨트롤러의 SET이 1인 경우, 0으로 초기화 되어 있는 상기 버퍼 체인의 신호 경로에 형성된 적어도 하나 이상의 노드로 인해 신호 입력 모드가 되어 두 개의 상기 입력신호를 입력하는 단계;
입력된 상승 에지로 순간 충전된 상기 버퍼 체인의 신호 경로에 형성된 적어도 하나 이상의 노드에 의해 신호 순환 모드로 변경되어, 두 개의 상기 입력신호의 상승 에지(rising edge)가 반복되어 들어오는 단계; 및
상기 버퍼 체인과 각각 연결되어 오프셋(Offset)이 생기는 펄스 지점에 제1, 제2 타임 윈도우(time window) 블록을 배치하여 필터링된 두 개의 최종 출력을 얻는 단계
를 포함하는 시간차 반복 구조를 이용한 시간 증폭회로의 자동 오프셋 제거 방법. A method for automatic offset removal of a time amplification circuit using a time-
Arranging first and second repeating controllers on both sides of a buffer chain composed of an even number of buffers to constitute a circuit and controlling an input signal;
When the SET of the first and second iterative controllers is 1, inputting the two input signals by a signal input mode due to at least one node formed in the signal path of the buffer chain initialized to 0;
Changing into a signal circulation mode by at least one or more nodes formed in a signal path of the buffer chain instantaneously charged with an input rising edge to repeatedly enter a rising edge of two input signals; And
Obtaining first filtered two final outputs by arranging first and second time window blocks at pulse points that are respectively connected to the buffer chains and offset from each other;
Wherein the time offsetting circuit includes:

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