KR101671896B1 - Thin film transistor array panel and method for manufacturing the same - Google Patents

Thin film transistor array panel and method for manufacturing the same Download PDF

Info

Publication number
KR101671896B1
KR101671896B1 KR1020140088418A KR20140088418A KR101671896B1 KR 101671896 B1 KR101671896 B1 KR 101671896B1 KR 1020140088418 A KR1020140088418 A KR 1020140088418A KR 20140088418 A KR20140088418 A KR 20140088418A KR 101671896 B1 KR101671896 B1 KR 101671896B1
Authority
KR
South Korea
Prior art keywords
thin film
film transistor
layer
connection hole
source
Prior art date
Application number
KR1020140088418A
Other languages
Korean (ko)
Other versions
KR20150097363A (en
Inventor
메이린 왕
페이밍 추
Original Assignee
에버디스플레이 옵트로닉스 (상하이) 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from CN201410053576.4A external-priority patent/CN103839915B/en
Application filed by 에버디스플레이 옵트로닉스 (상하이) 리미티드 filed Critical 에버디스플레이 옵트로닉스 (상하이) 리미티드
Publication of KR20150097363A publication Critical patent/KR20150097363A/en
Application granted granted Critical
Publication of KR101671896B1 publication Critical patent/KR101671896B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/805—Electrodes
    • H10K50/81—Anodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Optics & Photonics (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것으로, 디스플레이 설비 기술분야에 속한다. 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조과정에서, 리소그래피 패턴화된 금속막을 이용하여 VDD선 및 VSS선을 형성하고 밑판 상에 금속막을 커버하는 제1절연층이 성장하므로, VDD선과 VSS선이 모두 제1차 리소그래피에서 완성되도록 하고, 모든 절연층의 아래에 매입되도록 하여 VDD선과 VSS선이 공기에 직접 노출되거나 또는 프릿(frit) 접착제와 직접 접촉하는 것을 효과적으로 방지하여, 제품의 합격률과 성능의 신뢰성을 대폭 향상시키는 동시에 더욱 넓은 전원선을 배치시키기 위한 공간을 제공할 수 있으므로, 해상도가 더욱 높은 디스플레이 설비에 적용되며, 또한 본 발명에 따른 박막 트랜지스터 어레이 기판은 구조가 간단하고 제조방법도 상대적으로 간편하여 응용범위가 넓다.TECHNICAL FIELD The present invention relates to a thin film transistor array substrate and a manufacturing method thereof, and is within the field of display equipment technology. In the thin film transistor array substrate and the manufacturing process thereof according to the present invention, the VDD line and the VSS line are formed using the lithography-patterned metal film, and the first insulating layer covering the metal film is grown on the bottom plate. Are completed in the first lithography and embedded under all insulating layers to effectively prevent the VDD and VSS lines from being directly exposed to air or in direct contact with the frit adhesive, The thin film transistor array substrate according to the present invention has a simple structure and a relatively simple manufacturing method since the thin film transistor array substrate according to the present invention can be applied to a display device having a higher resolution since a space for arranging a wider power supply line can be provided, Its application range is simple.

Description

박막 트랜지스터 어레이 기판 및 그 제조방법{THIN FILM TRANSISTOR ARRAY PANEL AND METHOD FOR MANUFACTURING THE SAME}TECHNICAL FIELD [0001] The present invention relates to a thin film transistor array substrate and a method of manufacturing the thin film transistor array substrate.

본 발명은 디스플레이 설비 기술분야에 관한 것으로, 특히 발광 다이오드 디스플레이 기술분야에 관한 것이며, 구체적으로 박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.More particularly, the present invention relates to a thin film transistor array substrate and a method of manufacturing the same.

기존의 박막 트랜지스터(TFT) 어레이 기판의 구조에 있어서, 도1에 도시된 바와 같이, COG(Chip On Glass) 측에 근접하는 회로에서 VDD선(11), VSS선(13)(VSS out)과 VSS선(14)(VSS in)은 모두 케이블이 위치하는 금속층에 배선되어 있고 프릿(frit)(유리재질) 접착제(12) 아래 및 주변에는 유기막이 존재하지 않아야 되므로 VDD선(11), VSS선(13)과 VSS선(14)이 프릿(frit) 접착제(12)와 직접 접촉하거나 또는 직접 공기에 노출되어 후속 가공의 영향을 쉽게 받아 제품의 신뢰성에 영향을 미친다.In the structure of a conventional thin film transistor (TFT) array substrate, as shown in Fig. 1, the VDD line 11, the VSS line 13 (VSS out) and the Since the VSS line 14 (VSS in) is wired to the metal layer where the cable is located and no organic film exists under and around the frit (glass material) adhesive 12, the VDD line 11, (13) and the VSS line (14) are in direct contact with the frit adhesive (12) or exposed directly to the air, thereby influencing the reliability of the product by being easily influenced by subsequent processing.

동시에, VDD선은 OLED부품의 전원으로서 해상도 향상에 따라 화소 사이즈가 작아지며 공정 요구에 따르면 VDD 전원선의 폭이 크면 클수록 좋으나 기존의 TFT 기판에는 VDD선을 배치할 충분한 공간이 없다.At the same time, the VDD line is a power source for OLED components. As the resolution increases, the pixel size becomes smaller. According to the process demands, the larger the width of the VDD power supply line, the better. However, there is not enough space in the conventional TFT substrate to place the VDD line.

본 발명의 목적은 상기와 같은 기존기술의 결함을 극복하고, 1회의 리소그래피 공정을 증가함으로써 VDD선과 VSS선을 모두 제1차 리소그래피에서 완성하여 모든 절연층의 아래에 매입하며, VDD선과 VSS선이 공기에 직접 노출되거나 또는 프릿(frit) 접착제와 직접 접촉하는 것을 방지하여 제품의 합격률과 성능의 신뢰성을 향상시키는 동시에 더욱 넓은 전원선을 배치하기 위한 공간을 제공할 수 있으므로, 해상도가 더욱 높은 디스플레이 설비에 적용되고 구조가 간단하고 제조방법이 상대적으로 간편한 박막 트랜지스터 어레이 기판 및 그 제조방법을 제공하는 것이다.SUMMARY OF THE INVENTION It is an object of the present invention to overcome the above-described deficiencies of the prior art and to increase the number of lithography processes, thereby completing both the VDD line and the VSS line in the first lithography and burying them under all the insulating layers, It is possible to prevent the direct exposure to the air or the direct contact with the frit adhesive, thereby improving the product acceptance rate and the reliability of performance, and at the same time providing a space for arranging a wider power line, A thin film transistor array substrate having a simple structure and a relatively simple manufacturing method, and a manufacturing method thereof.

상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판은 하기와 같은 구조를 가지고 있다.In order to achieve the above object, the thin film transistor substrate according to the present invention has the following structure.

상기 박막 트랜지스터 기판은 밑판, 금속막, 제1절연층, 반도체층, 제2절연층, 제1금속층, 제3절연층과 제2금속층을 포함한다.The thin film transistor substrate includes a base plate, a metal film, a first insulating layer, a semiconductor layer, a second insulating layer, a first metal layer, a third insulating layer, and a second metal layer.

그 중, 금속막은 상기 밑판 위에 형성되고, 하전극으로서 VDD선 및 VSS선을 패턴화하여 형성한다. 제1절연층은 상기 밑판 위에 형성되고 상기 금속막을 커버한다. 반도체층은 상기 제1절연층 위에 형성되고, 패턴화하여 형성된 제1박막 트랜지스터의 소스와 제2박막 트랜지스터의 소스를 구비한다. 제2절연층은 상기 제1절연층과 상기 반도체층 위에 형성된다. 제1금속층은 게이트 금속 및 상전극으로서 패턴화하여 형성된 제1박막 트랜지스터의 게이트 및 제2박막 트랜지스터의 게이트와 드레인을 구비한다. 제3절연층은 상기 제1금속층 위에 형성되고, 상기 제3절연층 상에 제1연결홀, 제2연결홀, 제3연결홀과 제4연결홀이 개설되어 있으며, 상기 제1연결홀은 상기 반도체층 상의 제1박막 트랜지스터의 소스를 노출하고, 상기 제2연결홀은 상기 제1박막 트랜지스터의 소스와 제2박막 트랜지스터의 게이트를 노출하며, 상기 제3연결홀은 상기 VDD선 및 제2박막 트랜지스터의 드레인을 노출하고, 상기 제4연결홀은 상기 반도체층 상의 제2박막 트랜지스터의 소스를 노출한다. 제2금속층은 상기 제3절연층 위에 형성되고, 패턴화하여 형성된 케이블을 구비하며, 상기 케이블은 상기 제1연결홀을 통하여 상기 제1박막 트랜지스터의 소스와 연결되고, 상기 케이블은 상기 제2연결홀을 통하여 상기 제1박막 트랜지스터의 소스와 제2박막 트랜지스터의 게이트와 전기적으로 연결되며, 상기 케이블은 상기 제3연결홀을 통하여 상기 VDD선 및 제2박막 트랜지스터의 드레인과 전기적으로 연결되고, 상기 케이블은 상기 제4연결홀을 통하여 상기 제2박막 트랜지스터의 소스와 연결된다.Among them, a metal film is formed on the bottom plate, and VDD line and VSS line are formed by patterning as a lower electrode. A first insulating layer is formed on the bottom plate and covers the metal film. A semiconductor layer is formed on the first insulating layer and includes a source of the first thin film transistor formed by patterning and a source of the second thin film transistor. A second insulating layer is formed on the first insulating layer and the semiconductor layer. The first metal layer has a gate of a first thin film transistor formed by patterning as a gate metal and an upper electrode, and a gate and a drain of the second thin film transistor. A third insulating layer is formed on the first metal layer, and a first connecting hole, a second connecting hole, a third connecting hole, and a fourth connecting hole are formed on the third insulating layer, Wherein the second connection hole exposes the source of the first thin film transistor and the gate of the second thin film transistor, and the third connection hole exposes the source of the first thin film transistor on the semiconductor layer, Exposes the drain of the thin film transistor, and the fourth connection hole exposes the source of the second thin film transistor on the semiconductor layer. The second metal layer is formed on the third insulating layer and has a patterned cable. The cable is connected to the source of the first thin film transistor through the first connection hole, and the cable is connected to the second connection The source of the first thin film transistor and the gate of the second thin film transistor are electrically connected to each other through the hole and the cable is electrically connected to the VDD line and the drain of the second thin film transistor through the third connection hole, And the cable is connected to the source of the second thin film transistor through the fourth connection hole.

상기 박막 트랜지스터 기판은 상기 제2금속층 위에 형성되는 평탄화층을 더 포함하고, 상기 평탄화층의 상기 제4연결홀과 대응되는 위치에 제2박막 트랜지스터의 소스를 연결하는 케이블을 노출하기 위한 구멍이 설치되어 있다.The thin film transistor substrate further includes a planarization layer formed on the second metal layer. A hole for exposing a cable connecting a source of the second thin film transistor is formed at a position corresponding to the fourth connection hole of the planarization layer .

상기 박막 트랜지스터 기판은 OLED 양극으로서 상기 평탄화층 위에 형성되는 제3금속층을 더 포함하고, 상기 케이블을 통하여 상기 제2박막 트랜지스터의 소스와 연결된다.The thin film transistor substrate further includes a third metal layer formed on the planarization layer as an OLED anode, and is connected to the source of the second thin film transistor through the cable.

상기 박막 트랜지스터 기판에 있어서, 상기 제1박막 트랜지스터는 스위칭 박막 트랜지스터이고, 상기 제2박막 트랜지스터는 구동 박막 트랜지스터이다.In the thin film transistor substrate, the first thin film transistor is a switching thin film transistor, and the second thin film transistor is a driving thin film transistor.

상기 박막 트랜지스터 기판에 있어서, 상기 반도체층은 폴리실리콘층이다.In the thin film transistor substrate, the semiconductor layer is a polysilicon layer.

본 발명은 또한 박막 트랜지스터 어레이 기판의 제조방법을 제공하였는데 상기 방법은 (1)밑판 상에 한층의 금속막이 성장하여 하전극, 패턴화된 VDD선 및 VSS선을 형성하는 단계, (2)상기 밑판과 상기 금속막 위에 제1절연층이 성장시키는 단계, (3)상기 제1절연층 상에 반도체층을 성장시키고, 상기 반도체층을 패턴화하여 제1박막 트랜지스터의 소스와 제2박막 트랜지스터의 소스를 형성하는 단계, (4)상기 제1절연층과 상기 반도체층 상에 제2절연층을 성장시키는 단계, (5)상기 제2절연층 상에 제1금속층을 성장시켜 게이트 금속 및 상전극으로 하고, 상기 제1금속층을 패턴화하여 제1박막 트랜지스터의 게이트 및 제2박막 트랜지스터의 게이트와 드레인을 형성하는 단계, (6)상기 제1금속층 상에 제3절연층을 성장시키고, 상기 제3절연층 상에 제1연결홀, 제2연결홀, 제3연결홀 및 제4연결홀을 개설하고, 상기 제1연결홀은 상기 반도체층 상의 제1박막 트랜지스터의 소스를 노출하고 상기 제2연결홀은 상기 제1박막 트랜지스터의 소스와 제2박막 트랜지스터의 게이트를 노출하며 상기 제3연결홀은 상기 VDD선 및 제2박막 트랜지스터의 드레인을 노출하고 상기 제4연결홀은 상기 반도체층 상의 제2박막 트랜지스터의 소스를 노출하는 단계, (7)상기 제3절연층 상에 제2금속층을 성장시키고, 상기 제2금속층을 패턴화하여 케이블을 형성하고, 상기 케이블은 상기 제1연결홀을 통하여 상기 제1박막 트랜지스터의 소스와 연결되고, 상기 케이블은 상기 제2연결홀을 통하여 상기 제1박막 트랜지스터의 소스와 제2박막 트랜지스터의 게이트와 전기적으로 연결되며, 상기 케이블은 상기 제3연결홀을 통하여 상기 VDD선 및 제2박막 트랜지스터의 드레인과 전기적으로 연결되고, 상기 케이블은 상기 제4연결홀을 통하여 상기 제2박막 트랜지스터의 소스와 연결되며 상기 케이블을 이용하여 상기 축적 커패시터에 데이터 전압을 입력하는 단계;를 포함한다.The present invention also provides a method of manufacturing a thin film transistor array substrate, comprising the steps of: (1) forming a lower electrode, a patterned VDD line, and a VSS line by growing a metal film on a bottom plate; (2) And growing a first insulating layer on the metal film, (3) growing a semiconductor layer on the first insulating layer, patterning the semiconductor layer to form a source of the first thin film transistor and a source of the second thin film transistor (4) growing a second insulating layer on the first insulating layer and the semiconductor layer, (5) growing a first metal layer on the second insulating layer to form a gate electrode and an upper electrode Forming a gate and a drain of a gate of the first thin film transistor and a drain of the second thin film transistor by patterning the first metal layer, (6) growing a third insulating layer on the first metal layer, A first connection hole on the insulating layer, A third connection hole, and a fourth connection hole, the first connection hole exposing a source of the first thin film transistor on the semiconductor layer, and the second connection hole is connected to the source of the first thin film transistor and the second connection hole, (7) exposing a gate of a thin film transistor, the third connection hole exposing a drain of the VDD line and a second thin film transistor, and the fourth connection hole exposing a source of a second thin film transistor on the semiconductor layer, Growing a second metal layer on the third insulating layer and patterning the second metal layer to form a cable, the cable being connected to the source of the first thin film transistor through the first connection hole, Is electrically connected to the source of the first thin film transistor and the gate of the second thin film transistor through the second connection hole, and the cable is electrically connected to the VDD line and the second thin film transistor through the third connection hole, It is connected to the drain of the transistor and electrically, the cable is connected to the source of the second thin film transistor through the fourth connection hole step of using the cable input the data voltage in the storage capacitor; includes.

상기 박막 트랜지스터 어레이 기판의 제조방법은, (8)상기 제2금속층 상에 유기막을 성장시켜 평탄화층으로 하고, 상기 평탄화층의 상기 제4연결홀과 대응되는 위치에 구멍을 개설하여 제2박막 트랜지스터의 소스를 연결하는 케이블을 노출하는 단계를 더 포함한다.The method of manufacturing the thin film transistor array substrate according to any one of the preceding claims, further comprising the steps of: (8) growing an organic film on the second metal layer to form a planarization layer; forming a hole in the planarization layer at a position corresponding to the fourth connection hole, Lt; RTI ID = 0.0 > a < / RTI >

상기 박막 트랜지스터 어레이 기판의 제조방법에 있어서, 상기 단계(8)은 구체적으로 (81)상기 제2금속층 상에 유기막을 성장시켜 평탄화층으로 하는 단계, (82)현상방법을 이용하여 상기 제4연결홀과 대응되는 위치에 있는 일부 평탄화층을 제거하여 제2박막 트랜지스터의 소스를 연결하는 케이블을 노출하는 구멍을 형성하는 단계를 포함한다.In the method of manufacturing the thin film transistor array substrate, the step (8) may include: (81) growing an organic film on the second metal layer to form a planarization layer; (82) And removing a portion of the planarization layer at a location corresponding to the hole to form a hole exposing a cable connecting the source of the second thin film transistor.

상기 박막 트랜지스터 어레이 기판의 제조방법은, (9)상기 평탄화층 상에 제3금속층을 성장시켜 OLED 양극으로 하고, 상기 제3금속층은 상기 케이블을 통하여 상기 제2박막 트랜지스터의 소스와 연결되는 단계를 더 포함한다.(9) growing a third metal layer on the planarization layer to form an OLED anode, and connecting the third metal layer to the source of the second thin film transistor through the cable, .

상기 박막 트랜지스터 어레이 기판의 제조방법에 있어서, 상기 단계(3)은 구체적으로 (31)상기 제1절연층 상에 비정질 실리콘층을 성장시키는 단계, (32)엑시머 레이저 결정화 또는 열 어닐링 방법에 의해 상기 비정질 실리콘층으로 하여금 폴리실리콘층을 형성하도록 하는 단계, (33)상기 폴리실리콘층을 패턴화하여 제1박막 트랜지스터의 소스와 제2박막 트랜지스터의 소스를 형성하는 단계를 포함한다.(31) growing an amorphous silicon layer on the first insulating layer; (32) growing the amorphous silicon layer on the first insulating layer by an excimer laser crystallization or thermal annealing method; Forming an amorphous silicon layer to form a polysilicon layer; and (33) patterning the polysilicon layer to form a source of the first thin film transistor and a source of the second thin film transistor.

본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조방법은 리소그래피 패턴화된 금속막을 이용하여 VDD선 및 VSS선을 형성하고 금속막 상에 제1절연층이 성장하므로, VDD선과 VSS선이 모두 제1차 리소그래피에서 완성되도록 하고 모든 절연층의 아래에 매입하도록 하여 VDD선과 VSS선이 공기 중에 직접 노출되거나 또는프릿(frit) 접착제와 직접 접촉하는 것을 방지하여, 제품의 합격률과 성능의 신뢰성을 대폭 향상시키는 동시에 더욱 넓은 전원선을 배치하기 위한 공간을 제공할 수 있으므로, 해상도가 더욱 높은 디스플레이 설비에 적용되고 본 발명에 따른 박막 트랜지스터 어레이 기판은 구조가 간단하고 제조방법도 상대적으로 간편하여 응용범위가 넓다.The thin film transistor array substrate and the manufacturing method thereof according to the present invention form a VDD line and a VSS line by using a lithographic patterned metal film and grow a first insulating layer on the metal film, Lithography and embedded under all insulating layers to prevent the VDD and VSS lines from being directly exposed to the air or coming into direct contact with the frit adhesive thereby greatly improving the product acceptance rate and reliability of the performance A thin film transistor array substrate according to the present invention has a simple structure and a relatively simple manufacturing method and thus has a wide application range.

도1은 기존기술에 따른 박막 트랜지스터 어레이 기판의 구조 예시도이고,
도2는 본 발명에 따른 박막 트랜지스터 어레이 기판의 구조 예시도이고,
도3a는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조과정에서 형성된 VDD선의 예시도이고,
도3b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조과정에서 형성된 폴리실리콘층의 예시도이고,
도3c는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조과정에서 형성된 게이트 금속의 예시도이고,
도3d는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조과정에서 형성된 접촉 연결홀의 예시도이고,
도3e는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조과정에서 형성된 케이블 금속의 예시도이고,
도3f는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조과정에서 형성된 양극 접촉 구멍의 예시도이고,
도3g는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조과정에서 형성된 OLED 양극의 예시도이고,
도4는 본 발명에 따른 박막 트랜지스터 어레이 기판의 VDD선과 구동 TFT드레인의 연결방식의 예시도이고,
도5는 본 발명에 따른 박막 트랜지스터 어레이 기판과 FPC 연성 인쇄회로판의 연결방식의 예시도이고,
도6은 본 발명에 따른 박막 트랜지스터 어레이 기판의 VSS선과 음극의 연결방식의 예시도이다.1 is a view illustrating a structure of a thin film transistor array substrate according to the prior art,
FIG. 2 is a view illustrating a structure of a thin film transistor array substrate according to the present invention,
3A is an exemplary view of a VDD line formed in the process of manufacturing a thin film transistor array substrate according to the present invention,
FIG. 3B is a view illustrating a polysilicon layer formed in the process of manufacturing the thin film transistor array substrate according to the present invention,
3C is an exemplary view of a gate metal formed in the process of fabricating a thin film transistor array substrate according to the present invention,
FIG. 3D is an exemplary view of a contact connection hole formed in a manufacturing process of a thin film transistor array substrate according to the present invention,
FIG. 3E is an exemplary view of a cable metal formed in the manufacturing process of the thin film transistor array substrate according to the present invention,
FIG. 3F is an exemplary view of a cathode contact hole formed in the process of manufacturing the thin film transistor array substrate according to the present invention,
FIG. 3G is an illustration of an OLED anode formed in the process of manufacturing a thin film transistor array substrate according to the present invention,
4 is a view illustrating an example of a method of connecting a VDD line and a driving TFT drain of a thin film transistor array substrate according to the present invention,
5 is a view illustrating an example of a connection method of a thin film transistor array substrate and an FPC flexible printed circuit board according to the present invention,
6 is an exemplary view illustrating a connection method of a VSS line and a cathode of a thin film transistor array substrate according to the present invention.

본 발명의 기술내용을 더욱 잘 이해하기 위하여 하기 실시예를 통하여 구체적으로 설명하도록 한다.For better understanding of the technical contents of the present invention, the following examples will be described in detail.

일 실시예에서, 도2, 도3 a 내지 3e, 도4 내지 도6에 도시된 바와 같이, 본 발명에 따른 박막 트랜지스터 기판은 밑판, 금속막(31), 제1절연층(32), 반도체층(33), 제2절연층(34), 제1금속층(35)、제3절연층(36)과 제2금속층(37)을 포함한다.2, 3A to 3E, and 4 to 6, the thin film transistor substrate according to the present invention includes a bottom plate, a metal film 31, a first insulating layer 32, Layer 33, a second insulating layer 34, a first metal layer 35, a third insulating layer 36, and a second metal layer 37.

금속막(31)은 상기 밑판 위에 형성되고, 본 실시예에서 금속막(31)은 축적 커패시터(Cs)인 하전극, 패턴화하여 형성된 VDD선 및 VSS선을 포함한다.A metal film 31 is formed on the bottom plate. In this embodiment, the metal film 31 includes a lower electrode which is a storage capacitor Cs, a VDD line formed by patterning, and a VSS line.

제1절연층(32)은 상기 밑판 위에 형성되고 상기 금속막(31)을 커버한다.The first insulating layer 32 is formed on the bottom plate and covers the metal film 31.

반도체층(33)은 상기 제1절연층(32) 위에 형성되고, 패턴화하여 형성된 제1박막 트랜지스터(T1)의 소스와 제2박막 트랜지스터(T2)의 소스를 구비하며, 그 중 상기 제1박막 트랜지스터(T1)는 스위칭 박막 트랜지스터이고， 상기 제2박막 트랜지스터(T2)는 구동 박막 트랜지스터이다.The semiconductor layer 33 is formed on the first insulating layer 32 and includes a source of the first thin film transistor T1 formed by patterning and a source of the second thin film transistor T2, The thin film transistor T1 is a switching thin film transistor and the second thin film transistor T2 is a driving thin film transistor.

제2절연층(34)은 상기 제1절연층(32)과 상기 반도체층(33) 위에 형성된다.A second insulating layer 34 is formed on the first insulating layer 32 and the semiconductor layer 33.

제1금속층(35)은 게이트 금속(35) 및 축적 커패시터(Cs)의 상전극으로서, 패턴화하여 형성된 제1박막 트랜지스터(T1)의 게이트 및 제2박막 트랜지스터(T2)의 게이트와 드레인을 구비한다.The first metal layer 35 is the upper electrode of the gate metal 35 and the storage capacitor Cs and has the gate of the first thin film transistor T1 formed by patterning and the gate and the drain of the second thin film transistor T2 do.

제3절연층(36)은 상기 제1금속층(35) 위에 형성되고, 상기 제3절연층(36) 상에는 제1연결홀(V1), 제2연결홀(V2), 제3연결홀(V3)과 제4연결홀(V4)이 개설되어 있으며, 상기 제1연결홀(V1)은 상기 반도체층(33) 상의 제1박막 트랜지스터(T1)의 소스를 노출하고， 상기 제2연결홀(V2)은 상기 제1박막 트랜지스터(T1)의 소스와 제2박막 트랜지스터(T2)의 게이트를 노출하며, 상기 제3연결홀(V3)은 상기 VDD선(31) 및 제2박막 트랜지스터(T2)의 드레인을 노출하고, 상기 제4연결홀(V4)은 상기 반도체층(33) 상의 제2박막 트랜지스터(T2)의 소스를 노출한다. 제2금속층(37)은 상기 제3절연층(36) 위에 형성되고, 패턴화하여 형성된 케이블(37)을 구비하며, 상기 케이블(37)은 상기 제1연결홀(V1)을 통하여 상기 제1박막 트랜지스터(T1)의 소스와 연결되고, 상기 케이블(37)은 상기 제2연결홀(V2)을 통하여 상기 제1박막 트랜지스터(T1)의 소스와 제2박막 트랜지스터(T2)의 게이트와 전기적으로 연결되며, 상기 케이블(37)은 상기 제3연결홀(V3)을 통하여 상기 VDD선(31) 및 제2박막 트랜지스터(T2)의 드레인과 전기적으로 연결되고, 상기 케이블(37)은 상기 제4연결홀(V4)을 통하여 상기 제2박막 트랜지스터(T2)의 소스와 연결된다.The third insulating layer 36 is formed on the first metal layer 35. The third insulating layer 36 has a first connection hole V1, a second connection hole V2, a third connection hole V3 The first connection hole V1 exposes the source of the first thin film transistor T1 on the semiconductor layer 33 and the second connection hole V2 And the third connection hole V3 is connected to the source of the first thin film transistor T1 and the gate of the second thin film transistor T2, Drain and the fourth connection hole V4 exposes the source of the second thin film transistor T2 on the semiconductor layer 33. [ The second metal layer 37 is formed on the third insulating layer 36 and includes a patterned cable 37. The cable 37 is electrically connected to the first connection hole V1 through the first connection hole V1, Is connected to the source of the thin film transistor T1 and the cable 37 is electrically connected to the source of the first thin film transistor T1 and the gate of the second thin film transistor T2 through the second connection hole V2 And the cable 37 is electrically connected to the VDD line 31 and the drain of the second thin film transistor T2 through the third connection hole V3 and the cable 37 is electrically connected to the fourth And is connected to the source of the second thin film transistor T2 through the connection hole V4.

상기 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법은 (1)밑판 상에서 한층의 금속막(31)을 성장시켜 축적 커패시터(Cs) 하전극, 패턴화된 VDD선 및 VSS선을 형성하는 단계, (2)상기 밑판과 상기 금속막(31) 위에 제1절연층(32)을 성장시키는 단계, (3)상기 제1절연층(32) 상에 반도체층(33)을 성장시키고, 상기 반도체층(33)을 패턴화하여 제1박막 트랜지스터(T1)의 소스와 제2박막 트랜지스터(T2)의 소스를 형성하는 단계, (4)상기 제1절연층(32)과 상기 반도체층(33) 상에 제2절연층(34)을 성장시키는 단계, (5)상기 제2절연층(34) 상에 제1금속층(35)을 성장시켜 게이트 금속(35) 및 축적 커패시터(Cs) 상전극으로 하고, 상기 제1금속층(35)을 패턴화하여 제1박막 트랜지스터(T1)의 게이트 및 제2박막 트랜지스터(T2)의 게이트와 드레인을 형성하는 단계, (6)상기 제1금속층(35) 상에 제3절연층(36)을 성장시키고, 상기 제3절연층(36) 상에 제1연결홀(V1), 제2연결홀(V2), 제3연결홀(V3) 및 제4연결홀(V4)을 개설하며 상기 제1연결홀(V1)은 상기 반도체층(33) 상의 제1박막 트랜지스터(T1)의 소스를 노출하고， 상기 제2연결홀(V2)은 상기 제1박막 트랜지스터(T1)의 소스와 제2박막 트랜지스터(T2)의 게이트를 노출하며, 상기 제3연결홀(V3)은 상기 VDD선(31) 및 제2박막 트랜지스터(T2)의 드레인을 노출하고, 상기 제4연결홀(V4)은 상기 반도체층(33) 상의 제2박막 트랜지스터(T2)의 소스를 노출하는 단계, (7)상기 제3절연층(36) 상에 제2금속층(37)을 성장시키고, 상기 제2금속층(37)을 패턴화하여 케이(37)블을 형성하고, 상기 케이블(37)은 상기 제1연결홀(V1)을 통하여 상기 제1박막 트랜지스터(T1)의 소스와 연결되고, 상기 케이블(37)은 상기 제2연결홀(V2)을 통하여 상기 제1박막 트랜지스터(T1)의 소스와 제2박막 트랜지스터(T2)의 게이트와 전기적으로 연결되며, 상기 케이블(37)은 상기 제3연결홀(V3)을 통하여 상기 VDD선(31) 및 제2박막 트랜지스터(T2)의 드레인과 전기적으로 연결되고, 상기 케이블(37)은 상기 제4연결홀(V4)을 통하여 상기 제2박막 트랜지스터(T2)의 소스와 연결되며, 상기 케이블(37)을 이용하여 상기 축적 커패시터(Cs)에 데이터 전압을 입력하는 단계를 포함한다.(1) forming a lower electrode of the storage capacitor Cs, a patterned VDD line, and a VSS line by growing a metal film 31 in a layer on the lower plate; 2) growing a first insulating layer 32 on the base plate and the metal layer 31, 3) growing a semiconductor layer 33 on the first insulating layer 32, 33 to form the source of the first thin film transistor T1 and the source of the second thin film transistor T2; (4) forming the source of the first thin film transistor T1 and the source of the second thin film transistor T2 on the first insulating layer 32 and the semiconductor layer 33 (5) growing a first metal layer (35) on the second insulating layer (34) to form an electrode on the gate metal (35) and the storage capacitor (Cs) Patterning the first metal layer 35 to form the gate of the first thin film transistor T1 and the gate and drain of the second thin film transistor T2; (6) A third connection hole V2 and a third connection hole V3 are formed on the third insulation layer 36 and a third insulation layer 36 is formed on the third insulation layer 36. [ The first connection hole V1 exposes the source of the first thin film transistor T1 on the semiconductor layer 33 and the second connection hole V2 exposes the source of the first thin film transistor T1 on the semiconductor layer 33, The source of the thin film transistor T1 and the gate of the second thin film transistor T2 are exposed and the third connection hole V3 exposes the drain of the VDD line 31 and the drain of the second thin film transistor T2, The fourth connection hole V4 exposes a source of the second thin film transistor T2 on the semiconductor layer 33. (7) A second metal layer 37 is formed on the third insulating layer 36 And the second metal layer 37 is patterned to form a K 37 bump. The cable 37 is connected to the source of the first thin film transistor T 1 through the first connection hole V 1 And the cable (37) is connected to the second connection hole (V2) The source of the first thin film transistor T1 and the gate of the second thin film transistor T2 are electrically connected to each other and the cable 37 is electrically connected to the VDD line 31 through the third connection hole V3. The cable 37 is electrically connected to the drain of the second thin film transistor T2 and the cable 37 is connected to the source of the second thin film transistor T2 through the fourth connection hole V4, And inputting the data voltage to the storage capacitor Cs using the data voltage.

바람직한 실시예에서, 도3f와 도3g에 도시된 바와 같이, 상기 박막 트랜지스터 기판은 상기 제2금속층(37) 위에 형성되는 평탄화층(38) 및 평탄화층(38) 위에 형성되는 제3금속층(39)을 더 포함하고, 상기 평탄화층(38)의 상기 제4연결홀(V4)과 대응되는 위치에 제2박막 트랜지스터(T2)의 소스를 연결하는 케이블(37)을 노출하기 위한 구멍이 설치되어 있다. 제3금속층(39)은 OLED 양극으로서 상기 케이블(37)을 통하여 상기 제2박막 트랜지스터(T2)의 소스와 연결된다.3F and 3G, the thin film transistor substrate includes a planarization layer 38 formed on the second metal layer 37 and a third metal layer 39 formed on the planarization layer 38, And a hole for exposing a cable 37 connecting a source of the second thin film transistor T2 to a position corresponding to the fourth connection hole V4 of the planarization layer 38 is provided have. The third metal layer 39 is connected to the source of the second thin film transistor T2 through the cable 37 as an OLED anode.

상기 바람직한 실시예에 따른 박막 트랜지스터 기판의 제조방법은, (8)상기 제2금속층(37) 상에 유기막(38)을 성장시켜 평탄화층(38)으로 하고, 상기 평탄화층(38)의 상기 제4연결홀(V4)과 대응되는 위치에 구멍을 개설하여 제2박막 트랜지스터(T2)의 소스를 연결하는 케이블(37)을 노출하는 단계, (9)상기 평탄화층(38) 상에 제3금속층(39)을 성장시켜 OLED 양극으로 하고, 상기 제3금속층(39)은 상기 케이블(37)을 통하여 제2박막 트랜지스터(T2)의 소스와 연결되는 단계를 더 포함한다.The method for fabricating a thin film transistor substrate according to the preferred embodiment may include the steps of (8) growing an organic film 38 on the second metal layer 37 to form a planarization layer 38, Exposing a cable 37 connecting a source of the second thin film transistor T2 by opening a hole at a position corresponding to the fourth connection hole V4; (9) The metal layer 39 is grown to be an OLED anode and the third metal layer 39 is connected to the source of the second thin film transistor T2 through the cable 37. [

그 중, 상기 단계(8)은 구체적으로 (81)상기 제2금속층(37) 상에 유기막(38)을 성장시켜 평탄화층(38)으로 하는 단계, (82)현상방법을 이용하여 상기 제4연결홀(V4)과 대응되는 위치에 있는 일부 평탄화층(38)을 제거하여 제2박막 트랜지스터(T2)의 소스를 연결하는 케이블(37)을 노출하는 구멍을 형성하는 단계를 포함한다.Specifically, step (8) includes: (81) growing an organic film 38 on the second metal layer 37 to form a planarization layer 38; (82) Forming a hole exposing a cable 37 connecting the source of the second thin film transistor T2 by removing a part of the planarization layer 38 at a position corresponding to the fourth connection hole V4.

더욱 바람직한 실시예에서, 상기 반도체층(33)은 p-Si 폴리실리콘층이다. In a more preferred embodiment, the semiconductor layer 33 is a p-Si polysilicon layer.

상기 더욱 바람직한 실시예에 따른 박막 트랜지스터 기판의 제조방법에 있어서, 상기 단계(3)은 구체적으로 (31)상기 제1절연층(32) 상에 비정질 실리콘층을 성장시키는 단계, (32)엑시머 레이저 결정화 또는 열 어닐링 방법을 통하여 상기 비정질 실리콘층으로 하여금 폴리실리콘층(33)을 형성하도록 하는 단계, (33)상기 폴리실리콘층(33)을 패턴화하여 제1박막 트랜지스터(T1)의 소스와 제2박막 트랜지스터(T2)의 소스를 형성하는 단계를 포함한다.(31) growing an amorphous silicon layer on the first insulating layer (32), (32) growing an amorphous silicon layer on the first insulating layer (32), (32) (33) patterning the polysilicon layer (33) to form a source of the first thin film transistor (T1) and a source of the first thin film transistor 2 < / RTI > thin film transistor T2.

본 발명에 따른 박막 트랜지스터 어레이 기판의 실제 제조과정에서, 먼저 한층의 금속막을 성장시켜 VDD선(31)과 축적 커패시터의 하전극을 형선한다. 패턴화하여 형성된 VDD선(31)에 절연층(32)과 비정질 실리콘층(33)을 차례대로 성장시키고, ELA(엑시머 레이저 결정화) 또는 열 어닐링 방법을 이용하여 p-Si를 형성하고, 마지막으로 반도체 패턴(33)을 형성하며, 패턴화된 p-Si(33)에 절연층(34)(미도시)과 게이트 금속(35)을 차례대로 성장시키고, 게이트 금속층(35)을 에칭하여 구동T1의 게이트와 게이트 라인, T2의 게이트와 축적 커패시터(Cs)의 상전극을 형성하며, 그 중, T1은 스위칭 TFT이고, T2는 구동 TFT이며, Cs는 T2 파이프의 게이트와 드레인 이전의 축적 커패시터이다. 이어서, 패턴화된 게이트 금속(35) 상에 절연층(36)을 성장시키고, 모든 절연층(32, 34, 36)을 에칭하여 서로 다른 작용의 접촉홀(V1, V2, V3, V4)을 형성한다. 그 중, 접촉홀(V1)의 목적은 P-Si을 노출하고 케이블과 연결시켜 구동전압을 입력하는 것이고, 접촉홀(V2)의 목적은 T1의 소스와 T2의 게이트를 노출하고 케이블 금속으로 이와 전기적으로 연결하는 것이며, 접촉홀(V3)의 목적은 VDD선과 T2파이프의 드레인을 노출하고 후속 가공에서 케이블을 사용하여 VDD선과 T2파이프의 드레인을 전기적으로 연결하는 것이고, 접촉홀(V4)의 목적은 P-SI를 노출하고 T2파이프의 소스와 OLED 부품의 양극을 서로 연결시켜 OLED의 발광을 구동하는 것이다. 접촉홀의 에칭을 완성한 후, 금속층(37)을 성장시키고 케이블 패턴을 형성하는데, 그 중 케이블(37)은 접촉홀(V1)을 통하여 T1의 소스와 서로 연결되고, 데이터 전압을 Cs에 입력 및 저장하며, V2, V3, V4의 상측에 모두 금속층(37)을 커버한다. 금속층(37)의 상측에 한층의 유기막을 스핀 코팅하여 평탄화층(38)으로 하고, 다음 V4 상측의 OC층을 현상 방식으로 제거하는데 이는 금속층(37)을 노출하고 T2의 소스와 OLED의 양극을 연결하는데 목적이 있다. 마지막으로, 평탄화층(38)의 상측에 한층의 금속(39)을 성장시켜 OLED 디스플레이의 양극으로 한다.In the actual manufacturing process of the thin film transistor array substrate according to the present invention, first, a metal film is grown to compose the VDD line 31 and the lower electrode of the storage capacitor. An insulating layer 32 and an amorphous silicon layer 33 are successively grown on the VDD line 31 formed by patterning and p-Si is formed by ELA (excimer laser crystallization) or thermal annealing method. Finally, A semiconductor pattern 33 is formed and an insulating layer 34 (not shown) and a gate metal 35 are sequentially grown on the patterned p-Si 33. The gate metal layer 35 is etched, The gate and the gate line of T2 and the upper electrode of the storage capacitor Cs, wherein T1 is the switching TFT, T2 is the driving TFT, and Cs is the accumulation capacitor before the gate and drain of the T2 pipe . The insulating layer 36 is then grown on the patterned gate metal 35 and all of the insulating layers 32, 34 and 36 are etched to form contact holes V1, V2, V3, . The purpose of the contact hole V1 is to expose P-Si and connect it with a cable to input a driving voltage. The purpose of the contact hole V2 is to expose the source of T1 and the gate of T2, And the purpose of the contact hole V3 is to electrically connect the VDD line and the drain of the T2 pipe by exposing the VDD line and the drain of the T2 pipe and using a cable in the subsequent process, Exposes the P-SI and connects the source of the T2 pipe and the anode of the OLED component to each other to drive the emission of the OLED. After completing the etching of the contact holes, the metal layer 37 is grown and a cable pattern is formed, of which the cable 37 is connected to the source of T1 through the contact hole V1 and the data voltage is input to and stored in Cs And covers the metal layer 37 on the upper sides of V2, V3, and V4. One layer of the organic layer is spin-coated on the metal layer 37 to form the planarization layer 38. The OC layer on the upper side of the next V4 is removed by the developing method. This exposes the metal layer 37 and exposes the source of T2 and the anode of the OLED The purpose is to connect. Finally, a layer of metal 39 is grown on top of the planarization layer 38 to serve as the anode of the OLED display.

본 발명에 따른 박막 트랜지스터 어레이 기판의 VDD선과 구동 TFT 드레인의 연결방식, FPC 연성 인쇄회로판의 연결방식 및 VSS선과 음극의 연결방식을 각각 도4, 도5, 도6에 도시된 바와 같다. 그 중, 부호39는 화소전극이고, 부호40은 화소 분계층이며, 부호41은 음극이다.4, 5, and 6, the connection method of the VDD line and the driving TFT drain of the thin film transistor array substrate, the connection method of the FPC flexible printed circuit board, and the connection method of the VSS line and the cathode are shown in FIGS. Among them, reference numeral 39 denotes a pixel electrode, reference numeral 40 denotes a pixel division layer, and reference numeral 41 denotes a cathode.

본 발명에 따른 방법을 사용하여 박막 트랜지스터 어레이 기판을 생산할 경우, 한층의 리소그래피 회수만 증가시키고 또한 VDD선과 VSS선의 상면에 한층의 보호막을 형성하여 후속 가공에서 영향을 받는 것을 방지한다. 동시에, VDD선을 P-Si막층 아래에 배치함으로써 VDD선이 프릿(frit) 접착제와 직접 접촉되는 것을 효과적으로 방지할 수 있다.When a thin film transistor array substrate is produced using the method according to the present invention, only one layer of the lithography is increased, and a protective film is formed on the upper surface of the VDD line and the VSS line to prevent the subsequent processing from being affected. At the same time, by placing the VDD line below the P-Si film layer, it is possible to effectively prevent the VDD line from being in direct contact with the frit adhesive.

본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조방법을 사용할 경우, 리소그래피 패턴화 금속막을 이용하여 VDD선 및 VSS선을 형성하고 금속막 상에 제1절연층을 성장하므로, VDD선과 VSS선이 모두 제1차 리소그래피에서 완성되도록 하고, 모든 절연층의 아래에 매입되도록 하여 VDD선과 VSS선이 공기에 직접 노출되거나 또는 프릿(frit) 접착제와 직접 접촉하는 것을 방지하여, 제품의 합격률과 성능의 신뢰성을 대폭 향상시키는 동시에 더욱 넓은 전원선을 배치시키기 위한 공간을 제공할 수 있으므로, 해상도가 더욱 높은 디스플레이 설비에 적용되고, 또한 본 발명에 따른 박막 트랜지스터 어레이 기판은 구조가 간단하고 제조방법도 상대적으로 간편하여 응용범위가 넓다.In the case of using the thin film transistor array substrate and the manufacturing method thereof according to the present invention, the VDD line and the VSS line are formed using the lithography patterned metal film, and the first insulating layer is grown on the metal film. It is completed in primary lithography and embedded under all insulating layers so that the VDD and VSS lines are prevented from being directly exposed to air or coming into direct contact with the frit adhesive, The thin film transistor array substrate according to the present invention has a simple structure and a relatively simple manufacturing method and can be applied to a display device having a higher resolution, The range is wide.

본 명세서에서 특정된 실시예를 참조하여 본 발명을 설명하였다. 그러나, 본 발명의 사상과 범위 내에서 다양한 수정과 변형을 할 수 있는 것은 명백하다. 따라서, 명세서와 도면은 설명을 위한 것일 뿐이지 본 발명을 한정하기 위한 것은 아니다.The invention has been described with reference to specific embodiments thereof. It will, however, be evident that various modifications and changes may be made thereto without departing from the spirit and scope of the invention. The specification and drawings are, accordingly, to be regarded in an illustrative rather than a restrictive sense.

31: 금속막
32: 제1절연층
33: 반도체층
34: 제2절연층
35: 제1금속층
36: 제3절연층
37: 제2금속층
38: 평탄화층
39: 제3금속층
40: 화소 분계층
41: 음극31: metal film
32: first insulating layer
33: semiconductor layer
34: second insulating layer
35: First metal layer
36: Third insulating layer
37: second metal layer
38: planarization layer
39: third metal layer
40:
41: cathode

Claims (10)

밑판,
상기 밑판 위에 형성되고, 하전극, 패턴화하여 형성된 VDD선 및 VSS선을 구비하는 금속막,
상기 밑판 위에 형성되고 상기 금속막을 커버하는 제1절연층,
상기 제1절연층 위에 형성되고, 패턴화하여 형성된 제1박막 트랜지스터의 소스와 제2박막 트랜지스터의 소스를 구비하는 반도체층,
상기 제1절연층과 상기 반도체층 위에 형성된 제2절연층,
상전극, 패턴화하여 형성된 제1박막 트랜지스터의 게이트 및 제2박막 트랜지스터의 게이트와 드레인을 구비하는 제1금속층,
상기 제1금속층 위에 형성되고, 위에 제1연결홀, 제2연결홀, 제3연결홀과 제4연결홀이 개설되어 있으며, 상기 제1연결홀은 상기 반도체층 상의 제1박막 트랜지스터의 소스를 노출하고, 상기 제2연결홀은 상기 제1박막 트랜지스터의 소스와 제2박막 트랜지스터의 게이트를 노출하며, 상기 제3연결홀은 상기 VDD선 및 제2박막 트랜지스터의 드레인을 노출하고, 상기 제4연결홀은 상기 반도체층 상의 제2박막 트랜지스터의 소스를 노출하는 제3절연층,
상기 제3절연층 위에 형성되고, 패턴화하여 형성된 케이블을 구비하며, 상기 제1연결홀은 상기 반도체층 상의 제1박막 트랜지스터의 소스를 노출하고, 상기 제2연결홀은 상기 제1박막 트랜지스터의 소스와 제2박막 트랜지스터의 게이트를 노출하며, 상기 제3연결홀은 상기 VDD선 및 제2박막 트랜지스터의 드레인을 노출하고, 상기 제4연결홀은 상기 반도체층 상의 제2박막 트랜지스터의 소스를 노출하며, 상기 케이블은 상기 제1연결홀을 통하여 상기 제1박막 트랜지스터의 소스와 연결되고, 상기 케이블은 상기 제2연결홀을 통하여 상기 제1박막 트랜지스터의 소스와 제2박막 트랜지스터의 게이트와 전기적으로 연결되며, 상기 케이블은 상기 제3연결홀을 통하여 상기 VDD선 및 제2박막 트랜지스터의 드레인과 전기적으로 연결되고, 상기 케이블은 상기 제4연결홀을 통하여 상기 제2박막 트랜지스터의 소스와 연결되는 제2금속층을 포함하고,
상기 제3연결홀에서, 상기 제2금속층은 상기 제1절연층 및 상기 반도체층의 측벽과 모두 접촉하는 제1 측면과, 상기 제1 절연층, 상기 제2 절연층 및 상기 제3절연층의 측벽과 모두 접촉하는 제2 측면을 따라 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.Base plate,
A metal film formed on the bottom plate and including a lower electrode, a patterned VDD line and a VSS line,
A first insulating layer formed on the bottom plate and covering the metal film,
A semiconductor layer formed on the first insulating layer and including a source of the first thin film transistor formed by patterning and a source of the second thin film transistor,
A second insulating layer formed on the first insulating layer and the semiconductor layer,
A first metal layer having a gate and a drain of a first thin film transistor formed by patterning, and a second metal layer including a gate and a drain of the second thin film transistor,
A first connection hole, a second connection hole, a third connection hole, and a fourth connection hole are formed on the first metal layer, and the first connection hole is formed on the source of the first thin film transistor on the semiconductor layer And the second connection hole exposes the source of the first thin film transistor and the gate of the second thin film transistor, the third connection hole exposes the drain of the VDD line and the second thin film transistor, The connection hole includes a third insulating layer that exposes a source of the second thin film transistor on the semiconductor layer,
The first connection hole exposes a source of the first thin film transistor on the semiconductor layer, and the second connection hole is formed in the first thin film transistor And the third connection hole exposes the VDD line and the drain of the second thin film transistor, and the fourth connection hole exposes the source of the second thin film transistor on the semiconductor layer Wherein the cable is connected to the source of the first thin film transistor through the first connection hole and the cable is electrically connected to the source of the first thin film transistor and the gate of the second thin film transistor through the second connection hole And the cable is electrically connected to the VDD line and the drain of the second thin film transistor through the third connection hole, And a second metal layer connected to the source of the second thin film transistor through holes,
In the third connection hole, the second metal layer is in contact with both the first insulating layer and the sidewall of the semiconductor layer, and a second side of the first insulating layer, the second insulating layer, And the second side is in contact with the side wall. 제1항에 있어서,
상기 제2금속층 위에 형성되는 평탄화층을 더 포함하고, 상기 평탄화층의 상기 제4연결홀과 대응되는 위치에 구멍을 설치하여 제2박막 트랜지스터의 소스를 연결하는 케이블을 노출하도록 하는 것을 특징으로 하는 박막 트랜지스터 기판.The method according to claim 1,
And a planarization layer formed on the second metal layer, wherein a hole is provided at a position corresponding to the fourth connection hole of the planarization layer to expose a cable connecting the source of the second thin film transistor Thin film transistor substrate. 제2항에 있어서,
OLED양극으로서 상기 평탄화층 위에 형성되어 상기 케이블을 통하여 상기 제2박막 트랜지스터의 소스와 연결되는 제3금속층을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.3. The method of claim 2,
And a third metal layer formed on the planarization layer as an OLED anode and connected to a source of the second thin film transistor through the cable. 제1항에 있어서,
상기 제1박막 트랜지스터는 스위칭 박막 트랜지스터이고, 상기 제2박막 트랜지스터는 구동 박막 트랜지스터인 것을 특징으로 하는 박막 트랜지스터 기판.The method according to claim 1,
Wherein the first thin film transistor is a switching thin film transistor and the second thin film transistor is a driving thin film transistor. 제1항에 있어서,
상기 반도체층은 폴리실리콘층인 것을 특징으로 하는 박막 트랜지스터 기판.The method according to claim 1,
Wherein the semiconductor layer is a polysilicon layer. (1)밑판 상에 한층의 금속막을 성장시켜 하전극, 패턴화된 VDD선 및 VSS선을 형성하는 단계,
(2)상기 밑판과 상기 금속막 위에 제1절연층을 성장시키는 단계,
(3)상기 제1절연층 상에 반도체층을 성장시키고, 상기 반도체층을 패턴화하여 제1박막 트랜지스터의 소스와 제2박막 트랜지스터의 소스를 형성하는 단계,
(4)상기 제1절연층과 상기 반도체층 상에 제2절연층을 성장시키는 단계,
(5)상기 제2절연층 상에 제1금속층을 성장시켜 게이트 금속 및 상전극으로 하고, 상기 제1금속층을 패턴화하여 제1박막 트랜지스터의 게이트 및 제2박막 트랜지스터의 게이트와 드레인을 형성하는 단계,
(6)상기 제1금속층 상에 제3절연층을 성장시키고, 상기 제3절연층 상에 제1연결홀, 제2연결홀, 제3연결홀 및 제4연결홀을 개설하는데 상기 제1연결홀은 상기 반도체층 상의 제1박막 트랜지스터의 소스를 노출하고, 상기 제2연결홀은 상기 제1박막 트랜지스터의 소스와 제2박막 트랜지스터의 게이트를 노출하며, 상기 제3연결홀은 상기 VDD선 및 제2박막 트랜지스터의 드레인을 노출하고, 상기 제4연결홀은 상기 반도체층 상의 제2박막 트랜지스터의 소스를 노출하는 단계, 및
(7)상기 제3절연층 상에 제2금속층을 성장시키고, 상기 제2금속층을 패턴화하여 케이블을 형성하는데 상기 제1연결홀은 상기 반도체층 상의 제1박막 트랜지스터의 소스를 노출하고, 상기 제2연결홀은 상기 제1박막 트랜지스터의 소스와 제2박막 트랜지스터의 게이트를 노출하며, 상기 제3연결홀은 상기 VDD선 및 제2박막 트랜지스터의 드레인을 노출하고, 상기 제4연결홀은 상기 반도체층 상의 제2박막 트랜지스터의 소스를 노출하며, 상기 케이블은 상기 제1연결홀을 통하여 상기 제1박막 트랜지스터의 소스와 연결되고, 상기 케이블은 상기 제2연결홀을 통하여 상기 제1박막 트랜지스터의 소스와 제2박막 트랜지스터의 게이트와 전기적으로 연결되며, 상기 케이블은 상기 제3연결홀을 통하여 상기 VDD선 및 제2박막 트랜지스터의 드레인과 전기적으로 연결되고, 상기 케이블은 상기 제4연결홀을 통하여 상기 제2박막 트랜지스터의 소스와 연결되며 상기 케이블을 이용하여 축적 커패시터에 데이터 전압을 입력하는 단계를 포함하고,
상기 제3연결홀에서, 상기 제2금속층은 상기 제1절연층 및 상기 반도체층의 측벽과 모두 접촉하는 제1 측면과, 상기 제1 절연층, 상기 제2 절연층 및 상기 제3절연층의 측벽과 모두 접촉하는 제2 측면을 따라 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.(1) forming a lower electrode, a patterned VDD line and a VSS line by growing one layer of a metal film on the bottom plate,
(2) growing a first insulating layer on the base plate and the metal film,
(3) growing a semiconductor layer on the first insulating layer, patterning the semiconductor layer to form a source of the first thin film transistor and a source of the second thin film transistor,
(4) growing a second insulating layer on the first insulating layer and the semiconductor layer,
(5) A method of manufacturing a semiconductor device, comprising the steps of: growing a first metal layer on the second insulating layer to form a gate metal and an upper electrode; patterning the first metal layer to form gates and drains of the first thin film transistor and the second thin film transistor; step,
(6) growing a third insulating layer on the first metal layer, forming a first connection hole, a second connection hole, a third connection hole, and a fourth connection hole on the third insulation layer, Hole exposes a source of the first thin film transistor on the semiconductor layer and the second connection hole exposes a source of the first thin film transistor and a gate of the second thin film transistor, Exposing a drain of a second thin film transistor, said fourth connection hole exposing a source of a second thin film transistor on said semiconductor layer, and
(7) growing a second metal layer on the third insulating layer, patterning the second metal layer to form a cable, the first connection hole exposing a source of the first thin film transistor on the semiconductor layer, The second connection hole exposes the source of the first thin film transistor and the gate of the second thin film transistor, the third connection hole exposes the drain of the VDD line and the second thin film transistor, Wherein the source of the second thin film transistor on the semiconductor layer is exposed and the cable is connected to the source of the first thin film transistor through the first connection hole and the cable is connected to the source of the first thin film transistor through the second connection hole. Source and the gate of the second thin film transistor, and the cable is electrically connected to the VDD line and the drain of the second thin film transistor through the third connection hole Wherein the cable is connected to the source of the second thin film transistor through the fourth connection hole and the data voltage is input to the storage capacitor using the cable,
In the third connection hole, the second metal layer is in contact with both the first insulating layer and the sidewall of the semiconductor layer, and a second side of the first insulating layer, the second insulating layer, Wherein the first and second side surfaces are formed along a second side that is in contact with the sidewall. 제6항에 있어서,
(8)상기 제2금속층 상에 유기막을 성장시켜 평탄화층으로 하고, 상기 평탄화층의 상기 제4연결홀과 대응되는 위치에 구멍을 개설하여 제2박막 트랜지스터의 소스를 연결하는 케이블을 노출하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.The method according to claim 6,
(8) exposing a cable connecting a source of the second thin film transistor by forming an organic film on the second metal layer to form a planarization layer and forming a hole at a position corresponding to the fourth connection hole of the planarization layer, Further comprising the steps of: 제7항에 있어서,
상기 단계(8)은 구체적으로,
(81)상기 제2금속층 상에 유기막을 성장시켜 평탄화층으로 하는 단계, 및
(82)현상방법을 이용하여 상기 제4연결홀과 대응되는 위치에 있는 일부 평탄화층을 제거하여 제2박막 트랜지스터의 소스를 연결하는 케이블을 노출시키는 구멍을 형성시키는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.8. The method of claim 7,
Step (8) is, specifically,
(81) growing an organic film on the second metal layer to form a planarization layer, and
Forming a hole for exposing a cable connecting the source of the second thin film transistor by removing a part of the planarization layer at a position corresponding to the fourth connection hole using the developing method (82) A method of manufacturing a thin film transistor array substrate. 제7항 또는 제8항에 있어서,
(9)상기 평탄화층 상에 제3금속층을 성장시켜 OLED 양극으로 하고, 상기 제3금속층은 상기 케이블을 통하여 제2박막 트랜지스터의 소스와 연결되는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.9. The method according to claim 7 or 8,
(9) growing a third metal layer on the planarization layer to form an OLED anode, and connecting the third metal layer to the source of the second thin film transistor through the cable. ≪ / RTI > 제6항에 있어서,
상기 단계(3)은 구체적으로,
(31)상기 제1절연층 상에 비정질 실리콘층을 성장시키는 단계,
(32)엑시머 레이저 결정화 또는 열 어닐링 방법을 통하여 상기 비정질 실리콘층으로 하여금 폴리실리콘층을 형성하도록 하는 단계, 및
(33)상기 폴리실리콘층을 패턴화하여 제1박막 트랜지스터의 소스와 제2박막 트랜지스터의 소스를 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.The method according to claim 6,
Step (3) is, specifically,
(31) growing an amorphous silicon layer on the first insulating layer,
(32) causing the amorphous silicon layer to form a polysilicon layer through an excimer laser crystallization or thermal annealing method, and
(33) patterning the polysilicon layer to form a source of the first thin film transistor and a source of the second thin film transistor.
KR1020140088418A 2014-02-17 2014-07-14 Thin film transistor array panel and method for manufacturing the same KR101671896B1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201410053576.4 2014-02-17
CN201410053576.4A CN103839915B (en) 2014-02-17 A kind of thin-film transistor array base-plate and manufacture method thereof

Publications (2)

Publication Number Publication Date
KR20150097363A KR20150097363A (en) 2015-08-26
KR101671896B1 true KR101671896B1 (en) 2016-11-03

Family

ID=50803269

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140088418A KR101671896B1 (en) 2014-02-17 2014-07-14 Thin film transistor array panel and method for manufacturing the same

Country Status (2)

Country Link
JP (1) JP6098017B2 (en)
KR (1) KR101671896B1 (en)

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2770763B2 (en) * 1995-01-31 1998-07-02 日本電気株式会社 Active matrix liquid crystal display
JP4896314B2 (en) * 2000-08-04 2012-03-14 株式会社半導体エネルギー研究所 Display device
JP4339000B2 (en) * 2002-03-26 2009-10-07 株式会社半導体エネルギー研究所 Semiconductor device and manufacturing method thereof
TWI255432B (en) * 2002-06-03 2006-05-21 Lg Philips Lcd Co Ltd Active matrix organic electroluminescent display device and fabricating method thereof
KR20060019099A (en) * 2004-08-26 2006-03-03 삼성전자주식회사 Organic light emitting display and fabricating method therefor
US7652291B2 (en) * 2005-05-28 2010-01-26 Samsung Mobile Display Co., Ltd. Flat panel display
KR101316791B1 (en) * 2007-01-05 2013-10-11 삼성디스플레이 주식회사 Gate driving circuit and liquid crystal display having the same, manufacturing method for thin film transistor array panel
JP2010055070A (en) * 2008-07-30 2010-03-11 Sumitomo Chemical Co Ltd Display device and display device manufacturing method
JP5169688B2 (en) * 2008-09-26 2013-03-27 カシオ計算機株式会社 LIGHT EMITTING DEVICE AND LIGHT EMITTING DEVICE MANUFACTURING METHOD
JP2009105068A (en) * 2009-02-09 2009-05-14 Seiko Epson Corp Electro-optical device, method for manufacturing electro-optical device and electronic equipment
WO2011007479A1 (en) * 2009-07-16 2011-01-20 シャープ株式会社 Active matrix substrate and active matrix display device
KR101733196B1 (en) * 2010-09-03 2017-05-25 삼성디스플레이 주식회사 Thin film transistor and method for manufacturing the same and display divce using the same
KR101852632B1 (en) * 2010-12-28 2018-06-05 엘지디스플레이 주식회사 Thin film transistor array substrate and method for fabricating the same
KR101521676B1 (en) * 2011-09-20 2015-05-19 엘지디스플레이 주식회사 Organic light emitting diode display and method for manufacturing the same

Also Published As

Publication number Publication date
CN103839915A (en) 2014-06-04
JP2015154072A (en) 2015-08-24
JP6098017B2 (en) 2017-03-22
KR20150097363A (en) 2015-08-26

Similar Documents

Publication Publication Date Title
US6617203B2 (en) Flat panel display device and method of manufacturing the same
CN102280452B (en) Thin film transistor substrate, method of fabricating the same and flat display having the same
US9548324B2 (en) Array substrate and method for fabricating the same
JP6521534B2 (en) Thin film transistor, method of manufacturing the same, array substrate and display device
WO2014190712A1 (en) Array substrate and manufacturing method thereof, display device
JP2006146205A (en) Flat panel display and its method of fabrication
KR101922937B1 (en) Thin film transistor array substrate and method for fabricating the same
JP2016110054A (en) Organic light emitting diode display device
KR20140056565A (en) Organic light emitting diode display, thin film transitor array panel and method for manufacturing the same
WO2017202188A1 (en) Display substrate manufacturing method, display substrate and display device.
CN107579040B (en) Mask, array substrate and manufacturing method thereof
JP2007052390A (en) Manufacturing method of amoled panel
US20140206139A1 (en) Methods for fabricating a thin film transistor and an array substrate
KR102224457B1 (en) Display device and method of fabricating the same
US8461593B2 (en) Display apparatus and method of manufacturing the same
WO2022111087A1 (en) Display substrate and manufacturing method therefor, and display device
US10950716B2 (en) Metal oxide TFT, manufacturing method thereof, and display device
US9589999B2 (en) LTPS TFT pixel unit and manufacture method thereof
KR102080482B1 (en) Oxide Thin Film Transistor Array Board And Method Manufacturing Of The Same
KR101671896B1 (en) Thin film transistor array panel and method for manufacturing the same
CN102460548B (en) Current-driven pixel circuit and correlation technique
CN107078027B (en) Patterning layer stacks for electronic devices
JP2007096242A (en) Amoled panel manufacturing method
CN110600493A (en) Display panel and manufacturing method thereof
TWI594440B (en) Thin film transistor, method of manufacturing the thin film transistor and aaray substrate

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
FPAY Annual fee payment

Payment date: 20190925

Year of fee payment: 4