KR101660403B1 - Ｃｄｓ 회로 - Google Patents

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KR101660403B1 KR1020150002482A KR20150002482A KR101660403B1 KR 101660403 B1 KR101660403 B1 KR 101660403B1 KR 1020150002482 A KR1020150002482 A KR 1020150002482A KR 20150002482 A KR20150002482 A KR 20150002482A KR 101660403 B1 KR101660403 B1 KR 101660403B1
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울산과학기술원
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Abstract

ＣＤＳ 회로가 제공되며, 제 1 전원(VDD)에 제1단이 연결된 제 1 스위치, 제1단이 제 1 스위치의 제2단과 연결되는 제 1 저항, 제 1 전원이 인가되며, 마이너스 입력단이 제 1 저항의 제2단 및 제 2 저항의 제1단과 연결되고, 플러스 입력단이 제 2 전원(VCM)에 연결되는 OP 앰프, 제1단이 제 1 저항의 제2단 및 OP 앰프의 마이너스 입력단 사이에 연결되고, 제2단이 OP 앰프의 출력단에 연결되는 제 2 저항을 포함한다.

Description

ＣＤＳ 회로{CORRELATION DOUBLE SAMPLING CIRCUIT}
본 발명은 ＣＤＳ 회로에 관한 것으로, 보다 상세하게는 커패시터를 저항으로 변경하고 스위치를 이용하여 차동 전압을 출력함으로써, 속도 증가 및 노이즈 캔슬링이 가능한 ＣＤＳ 회로에 관한 것이다.
최근 고해상도 저노이즈 화상에 대한 요구가 커짐에 따라 대다수의 회사에서는 고해상도의 CIS(CMOS Image Sensor)를 개발하는 과정에서 노이즈에 따른 화질 열화를 제거하는 기술이 요구되고 있으며, 이에 따라 CDS(Correlation Double Sampling)회로를 이용하는 방법이 연구되고 있다.
이때, CDS 회로는, 커패시터와 스위치를 OP 앰프에 병렬로 연결하는 방법으로 구성되고 있다. 이와 관련하여, 선행기술인 한국공개특허 제2008-0019376호(2008.03.04 공개)에는, 커패시터와 스위치를 OP 앰프의 + 입력단에 병렬로 연결하고, 복수의 신호에 포함된 복수의 주기 및 샘플링 신호를 이용하여 신호차에 따른 CDS 값을 출력하는 방법 및 회로가 개시된다.
다만, 커패시터를 이용하는 경우, 커패시터를 충전하는 시간이 요구되기 때문에, 빠른 속도를 기대할 수 없고, OP 앰프의 출력에는 노이즈가 발생할 수 있는데 노이즈 성분을 제거하지 않는 경우 출력값의 정확도가 낮아지며, 커패시터를 이용하는 경우 선형적인 출력값을 기대할 수 없다.
한국공개특허 제2008-0019376호(2008.03.04 공개)에는 "멀티 샘플링 평균을 이용한 CDS 방법과 그 장치"가 개시되어 있다.
본 발명의 일 실시예는, 저항 타입을 이용하므로 커패시터를 충전시키는 시간이 요구되지 않으며, OP 앰프에서 발생하는 노이즈를 상쇄시킬 수 있도록 스위치의 턴 온 및 턴 오프에 기반한 차동 출력값을 이용하고, 저항값에 따라 선형적인 출력을 낼 수 있으므로, 저항을 이용하는 다양한 구조에서 저항값을 조절함으로써 출력값을 조절할 수 있는 CDS 회로를 제공할 수 있다. 다만, 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제로 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.
상술한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본 발명의 일 실시예는, 제 1 전원(VDD)에 제1단이 연결된 제 1 스위치, 제1단이 제 1 스위치의 제2단과 연결되는 제 1 저항, 제 1 전원이 인가되며, 마이너스 입력단이 제 1 저항의 제2단 및 제 2 저항의 제1단과 연결되고, 플러스 입력단이 제 2 전원(VCM)에 연결되는 OP 앰프, 제1단이 제 1 저항의 제2단 및 OP 앰프의 마이너스 입력단 사이에 연결되고, 제2단이 OP 앰프의 출력단에 연결되는 제 2 저항을 포함한다.
전술한 본 발명의 과제 해결 수단 중 어느 하나에 의하면, 전류 방향에 따른 저항에서의 전압 강하를 이용하므로 빠른 속도로 회로를 동작시킬 수 있으며, 스위치 온 오프에 따른 차동 전압 출력값을 이용하므로 노이즈 캔슬링(Noise Cancelling)이 가능하고, 저항을 이용하는 다양한 장비에 적용할 수 있다.
도 1은 본 발명의 일 실시예에 따른 CDS 회로를 설명하기 위한 회로도이다.
도 2는 도 1의 CDS 회로의 제 1 스위치가 턴 온된 경우의 동작을 설명하기 위한 회로도이다.
도 3은 도 1의 CDS 회로의 제 1 스위치가 턴 오프된 경우의 동작을 설명하기 위한 회로도이다.
도 4는 도 1의 CDS 회로의 제 1 스위치가 턴 온 및 턴 오프된 경우의 동작을 설명하기 위한 회로도이다.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미하며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하 첨부된 도면을 참고하여 본 발명을 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 CDS 회로를 설명하기 위한 회로도이다. 도 1을 참조하면, CDS(Correlated Double Sampling) 회로(1)는, 제 1 전원(VDD, 100), 제 1 스위치(SW_A, 210), 제 2 스위치(SW_B, 220), 제 1 저항(R0, 310), 제 2 저항(R1, 320), OP 앰프(400), 제 2 전원(VCM, 500)을 포함할 수 있다.
CDS는 예를 들어, 이미지 센서의 단위 화소로부터 출력되는 신호에서 쉽게 관찰가능한 고정패턴잡음(Fixed Pattern Noise) 등을 제거하여 원하는 신호 성분만을 검출하기 위해 광범위하게 사용될 수 있다. 이때, CDS 방식은 일정한 전압 레벨을 유지하는 리셋 신호와 단위 화소에서 감지한 광신호에 해당하는 감지 신호 사이의 차이를 이용하여 각 단위 화소에서 근본적으로 가지고 있는 FPN과 단위 화소들 간의 특성 차이로 인한 노이즈를 상당 부분 줄일 수 있다. 이와 같은, CDS 방식이 주로 적용되는 CIS(CMOS Image Sensor)는 CCD(Charge Coupled Device)에 비해 저 전압 동작이 가능하고 소비 전력이 작으며 또한 표준 CMOS(Complementary Metal Oxide Transistor) 공정을 사용하여 집적도에 유리하므로 현재 많은 분야에서 응용되고 있으며, 향후에도 많은 분야에서 CCD를 대체할 수 있다.
본 발명의 일 실시예에 따른 CDS 회로(1)는, 커패시터를 저항 타입으로 변경함으로써, 저항값에 비례하는 차동 전압 출력(Differential Volatage Ouptut)을 얻을 수 있는 구조이다. 이때, 커패시터 타입의 CDS는 커패시터에 전압을 충전하는 동안의 시간(RC 지연)으로 인하여 빠른 속도로 작동하지 못하지만, 본 발명의 일 실시예에 따른 CDS 회로(1)는, 커패시터를 저항으로 변경시킴으로써 전류 방향에 따른 저항에서의 전압 강하를 이용하므로, 커패시터를 이용한 CDS보다 빠른 속도로 동작할 수 있다.
또한, 본 발명의 일 실시예에 따른 CDS 회로(1)는, OP 앰프(400)의 출력단에서 발생할 수 있는 노이즈로 오차가 발생하지 않도록, 즉 OP 앰프(400)의 출력단에 노이즈가 발생할지라도 정확한 값을 얻을 수 있도록, 제 1 스위치(210) 및 제 2 스위치(220)의 턴 온 또는 턴 오프를 이용하여, 차동(Differential) 값을 출력하도록 함으로써, 기존의 CDS 회로와 마찬가지로 노이즈 캔슬링(Noise Cancelling)이 가능하도록 구성되었다.
마지막으로, 본 발명의 일 실시예에 따른 CDS 회로(1)는, 제 1 저항(210) 및 제 2 저항(220)의 값에 따라 선형적으로 차동 상관 전압이 출력되는데, 이를 이용하여 저항을 이용하는 다양한 구조에서 저항값을 조정(Calibration)할 수 있다.
상술한 특징을 가지는 본 발명의 일 실시예에 따른 CDS 회로(1)의 구조를 이하에서 설명하기로 한다.
본 발명의 일 실시예에 따른 CDS 회로(1)의 제 1 전원(100)은, VDD로 표시될 수 있고, CDS 회로(1)에 인가되는 양전압 중 가장 높은 전압일 수 있다. 여기서, 제 1 전원(100)은 제 1 스위치(210) 및 OP 앰프(400)로 인가될 수 있다.
제 1 스위치(210)는, 제 1 전원(VDD, 100)에 제1단이 연결되고, 제2단이 제 2 스위치(220)의 제2단 및 제 1 저항(310)의 제1단과 연결될 수 있다. 그리고, 제 1 스위치(210)는 제 1 전원(100)으로부터 VDD 전압을 인가받음과 동시에, 외부 제어 클럭(Control Clock)을 수신할 수 있다. 그리고, 제 1 스위치(210)는 외부 제어 클럭이 하이 레벨(High Level)인 경우 턴 온(Turn On)되어, 상대적으로 전압이 높은 제 1 전원(100)으로부터 전압이 낮은 제 2 전원(500) 측으로 전류가 흐르게 할 수 있다.
제 2 스위치(220)는, 접지(GND)에 제1단이 연결되고, 제2단이 제 1 스위치(210)의 제2단 및 제 1 저항(310)의 제1단과 연결될 수 있다. 그리고, 제 2 스위치(220)는, 접지(GND)와 연결됨과 동시에, 외부 제어 클럭을 수신할 수 있다. 그리고, 제 2 스위치(220)는, 외부 제어 클럭이 로우 레벨(Low Level)인 경우, 턴 온(Turn On)되어, 상대적으로 전압이 높은 제 2 전원(500)으로부터 전압이 낮은 접지(GND) 측으로 전류가 흐르게 할 수 있다.
제 1 저항(310)은, 제1단이 제 1 스위치(210)의 제2단과 연결되고, 동시에 제 2 스위치(220)의 제2단과 연결될 수 있다. 여기서, 제 1 저항(310)은, 제 1 스위치(210)가 턴 온 상태이고, 제 2 스위치(220)가 턴 오프 상태일 때, 제 1 저항(310)의 제1단에는 제 1 전원(100)의 VDD 전압이 걸리게 되고, 제2단에는 제 2 전원(500)인 VCM 전압이 걸리게 된다. 이를 통하여, 제 1 저항(310)은 제1단으로부터 제2단의 방향으로 전류가 흐르게 된다. 반대로, 제 1 저항(310)은, 제 1 스위치(210)가 턴 오프 상태이고, 제 2 스위치(220)가 턴 온 상태일 때, 제 1 저항(310)의 제1단에는 접지(GND)의 O[V]가 걸리게 되고, 제2단에는 제 2 전원(500)인 VCM 전압이 걸리게 된다. 이를 통하여, 제 1 저항(310)은 제2단으로부터 제1단의 방향으로 전류가 흐르게 된다.
제 2 저항(320)은, 제1단이 제 1 저항(310)의 제2단 및 OP 앰프(400)의 마이너스 입력단 사이에 연결되고, 제2단이 OP 앰프(400)의 출력단에 연결될 수 있다. 여기서, 제 2 저항(320)은, 제 1 스위치(210)가 턴 온 상태이고, 제 2 스위치(220)가 턴 오프 상태일 때, 제 2 저항(320)의 제1단에는 제 2 전원(500)인 VCM 전압이 걸리게 되고, 제 1 저항(310)의 제1단으로부터 제2단 방향으로 전류가 흐르게 되므로, 제 2 저항(320)도 제1단으로부터 제2단 방향으로 전류가 흐르게 된다. 반대로, 제 2 저항(320)은, 제 1 스위치(210)가 턴 오프 상태이고, 제 2 스위치(220)가 턴 온 상태일 때, 제1단에는 제 2 전원(500)인 VCM 전압이 걸리게 되고, 제 1 저항(310)의 제2단으로부터 제1단 방향으로 전류가 흐르게 되므로, 제 2 저항(320)도 제2단으로부터 제1단 방향으로 전류가 흐르게 된다.
OP 앰프(400)는, 제 1 전원(100)이 인가되며, 마이너스 입력단이 제 1 저항(310)의 제2단 및 제 2 저항(320)의 제1단과 연결되고, 플러스 입력단이 제 2 전원(500, VCM)에 연결될 수 있다. 그리고, OP 앰프(400)는, 제 1 스위치(210) 및 제 2 스위치(220)의 턴 온 또는 턴 오프의 동작에 따라 다른 출력을 낼 수 있다. 즉, 제 1 스위치(210)가 턴 온(Turn On)되는 경우, CDS 회로(1)의 출력단(600, Vout)에는 제 2 전원(500)보다 높은 전압이 출력될 수 있다. 그리고, 제 2 스위치(220)가 턴 온되는 경우, CDS 회로(1)의 출력단(600)에는 제 2 전원(500)보다 높은 전압이 출력될 수 있다.
따라서, 제 1 스위치(210)가 턴 온되는 경우의 CDS 회로(1)의 출력값과, 제 2 스위치(220)가 턴 온되는 경우의 CDS 회로(1)의 출력값의 차이에 기반하여 노이즈 캔슬링(Noise Canceling)될 수 있다. 다시 말하면, 예를 들어, 제 1 스위치(210)에 따른 출력값만 분석하거나 또는 제 2 스위치(220)에 따른 출력값만을 분석하는 경우, OP 앰프(400)에서 노이즈가 발생한다고 하는 경우를 가정하면, 노이즈가 얼마나 발생하는지를 예측할 수 없기 때문에, 정확한 값을 측정하기 어렵다. 하지만, 본 발명의 일 실시예에 따른 제 1 스위치(210) 및 제 2 스위치(220)에 따른 출력값의 차이(Differential)를 이용하는 경우, OP 앰프(400)에서 노이즈가 발생한다고 할지라도, 그 차이는 일정하게 되므로 정확한 값을 측정할 수 있으며 노이즈 캔슬링이 가능하게 되는 것이다.
제 2 전원(500)은, 제 1 전원(100)보다 낮은 전압을 인가하는데, 제 2 전원은, 제 1 전원(100)과 접지의 평균 전원일 수 있다. 예를 들어, VCM=VDD/2일 수 있다.
상술한 구성을 가지는 CDS 회로(1)의 동작을 도 2 내지 도 4를 참조로 하여 설명하기로 한다.
도 2는 도 1의 CDS 회로의 제 1 스위치가 턴 온된 경우의 동작을 설명하기 위한 회로도이고, 도 3은 도 1의 CDS 회로의 제 1 스위치가 턴 오프된 경우의 동작을 설명하기 위한 회로도이고, 도 4는 도 1의 CDS 회로의 제 1 스위치가 턴 온 및 턴 오프된 경우의 동작을 설명하기 위한 회로도이다.
도 2를 참조하면, 제 1 스위치(210) 및 제 2 스위치(220)로 외부 제어 클럭이 인가되게 되는데, 이때 외부 제어 클럭이 하이 레벨(High Level)인 경우, 제 1 스위치(210)는 턴 온되고, 제 2 스위치(220)는 턴 오프되게 된다. 이러한 경우, 제 1 저항(310)의 제1단에는 VDD 전압이 걸리게 되고, 제2단에는 VCM이 걸리게 된다. 따라서, 제 1 저항(310)을 통하여 I=(VDD-VCM)/RO 만큼의 전류가 제1단으로부터 제2단 방향으로 흐르게 되고, 결과적으로 출력단의 전압은 아래 수학식 1과 같다.
Figure 112015001732340-pat00001
여기서, VDD-VCM은 VCM과 동일하므로, 수학식 1과 같이 정리될 수 있다. 즉, 외부 제어 클럭이 하이 레벨일 때, 출력단(600)의 전압은 공통 모드 전압(VCM)보다 낮은 전압이 걸리게 된다.
도 3을 참조하면, 제 1 스위치(210) 및 제 2 스위치(220)로 외부 제어 클럭이 인가되게 되는데, 이때 외부 제어 클럭이 로우 레벨(Low Level)인 경우, 제 1 스위치(210)는 턴 오프되고, 제 2 스위치(220)는 턴 온되게 된다. 이러한 경우, 제 1 저항(310)의 제1단에는 GND 전압이 걸리게 되고, 제2단에는 VCM이 걸리게 된다. 따라서, 제 1 저항(310)을 통하여 I=(VCM-0)/RO 만큼의 전류가 제2단으로부터 제1단 방향으로 흐르게 되고, 결과적으로 출력단의 전압은 아래 수학식 2와 같다.
Figure 112015001732340-pat00002
이에 따라, 외부 제어 클럭이 로우 레벨일 때, 출력단(600)의 전압은 공통 모드 전압(VCM)보다 높은 전압이 걸리게 된다.
즉, 도 2 및 도 3의 동작을 종합한 도 4를 참조하면, 외부 제어 클럭이 하이 레벨인 경우, B와 같은 출력을 가질 수 있으며, 외부 제어 클럭이 로우 레벨인 경우 A와 같은 출력을 가질 수 있다. 즉, 외부 제어 클럭에 의한 스위칭으로 제 1 저항(310)에 비례한 크기의 공통 모드 전압(Common Mode Voltage)를 중심으로 한 차동 전압 출력(Differential Voltage Output)을 낼 수 있다. 이러한 구조는 저항값을 차동 전압값으로 변환하는데 사용되며, 이렇게 얻어진 전압값을 ADC(Analog Digitial Converter)를 이용하여 디지털 값으로 변환하여 RDC(Resistance to Digital ConverteR)를 만들거나 다양한 저항형 센서에 이용할 수 있다. 그리고, 본 발명의 일 실시예에 따른 CDS 회로(1)는 저항형으로 이루어지기 때문에, 커패시터 타입보다 속도가 빠르고, 저항 모델에도 적용이 용이하다.
본 발명의 일 실시예에 따른 CDS 회로는, 커패시터를 저항 타입으로 변경함으로써, 저항값에 비례하는 차동 전압 출력(Differential Volatage Ouptut)을 얻을 수 있는 구조이므로, 커패시터 타입의 CDS는 커패시터에 전압을 충전하는 동안의 시간(RC 지연)으로 인하여 빠른 속도로 작동하지 못하지만, 본 발명의 일 실시예에 따른 CDS 회로(1)는, 커패시터를 저항으로 변경시킴으로써 전류 방향에 따른 저항에서의 전압 강하를 이용하므로, 커패시터를 이용한 CDS보다 빠른 속도로 동작할 수 있다. 또한, 본 발명의 일 실시예에 따른 CDS 회로(1)는, OP 앰프의 출력단에서 발생할 수 있는 노이즈로 오차가 발생하지 않도록, 즉 OP 앰프의 출력단에 노이즈가 발생할지라도 정확한 값을 얻을 수 있도록, 제 1 스위치 및 제 2 스위치의 턴 온 또는 턴 오프를 이용하여, 차동(Differential) 값을 출력하도록 함으로써, 기존의 CDS 회로와 마찬가지로 노이즈 캔슬링(Noise Cancelling)이 가능하도록 구성되었다. 마지막으로, 본 발명의 일 실시예에 따른 CDS 회로(1)는, 제 1 저항 및 제 2 저항의 값에 따라 선형적으로 차동 상관 전압이 출력되는데, 이를 이용하여 저항을 이용하는 다양한 구조에서 저항값을 조정(Calibration)할 수 있다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (9)

  1. CDS(Correlated Double Sampling) 회로로서,
    제 1 전원(VDD)에 제1단이 연결된 제 1 스위치;
    제1단이 상기 제 1 스위치의 제2단과 연결되는 제 1 저항;
    상기 제 1 전원이 인가되며, 마이너스 입력단이 상기 제 1 저항의 제2단 및 제 2 저항의 제1단과 연결되고, 플러스 입력단이 제 2 전원(VCM)에 연결되는 OP 앰프;
    제1단이 상기 제 1 저항의 제2단 및 상기 OP 앰프의 마이너스 입력단 사이에 연결되고, 제2단이 상기 OP 앰프의 출력단에 연결되는 제 2 저항;
    을 포함하며,
    제1단이 접지(GND)에 연결되고, 제2단이 상기 제 1 스위치의 제2단 및 제 1 저항의 제1단 간에 연결되는 제 2 스위치를 더 포함하고,
    상기 제 1 스위치가 턴 온되는 경우의 상기 CDS 회로의 출력값과, 상기 제 2 스위치가 턴 온되는 경우의 상기 CDS 회로의 출력값의 차이에 기반하여, 노이즈 캔슬링(Noise Cancelling)된 상기 제 1 저항 및 상기 제 2 저항의 값이 추출되며,
    상기 제 1 스위치 및 상기 제 2 스위치 중 일방이 턴 온되면 타방이 턴 오프되는 CDS(Correlated Double Sampling) 회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 스위치가 턴 온(Turn On)되는 경우, 상기 CDS 회로의 출력단(Vout)에는 상기 제 2 전원보다 낮은 전압이 출력되는 것인, CDS 회로.
  4. 제 1 항에 있어서,
    상기 제 2 스위치가 턴 온되는 경우, 상기 CDS 회로의 출력단에는 상기 제 2 전원보다 높은 전압이 출력되는 것인, CDS 회로.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 제 1 스위치에 외부 제어 클럭이 인가되고,
    상기 외부 제어 신호의 제어 클럭이 하이 레벨인 경우 상기 제 1 스위치는 턴 온되고, 상기 외부 제어 신호의 제어 클럭이 로우 레벨인 경우 상기 제 1 스위치는 턴 오프되는 것인, CDS 회로.
  7. 제 1 항에 있어서,
    상기 제 2 스위치에 외부 제어 클럭이 인가되고,
    상기 외부 제어 신호의 제어 클럭이 하이 레벨인 경우 상기 제 2 스위치는 턴 오프되고, 상기 외부 제어 신호의 제어 클럭이 로우 레벨인 경우 상기 제 2 스위치는 턴 온되는 것인, CDS 회로.
  8. 제 1 항에 있어서,
    상기 제 1 전원과 접지의 평균 전원은 제 2 전원인 것인, CDS 회로.
  9. 제 1 항에 있어서,
    상기 CDS 회로의 출력단에는, 상기 제 1 스위치 및 제 2 스위치의 턴 온 또는 턴 오프의 동작에 기반하여 차동 전압 출력(Differential Voltage Ouptut)이 출력되는 것인, CDS 회로.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4287441A (en) 1979-03-30 1981-09-01 The United States Of America As Represented By The Secretary Of The Army Correlated double sampling CCD video preprocessor-amplifier
US5329312A (en) 1992-08-17 1994-07-12 Eastman Kodak Company DC level control circuitry for CCD images
JP2009141401A (ja) 2007-12-03 2009-06-25 Fujifilm Corp 固体撮像装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080019376A (ko) 2006-08-28 2008-03-04 삼성전자주식회사 멀티 샘플링 평균을 이용한 ｃｄｓ방법과 그 장치
KR101452406B1 (ko) * 2008-01-30 2014-10-21 삼성전자주식회사 기생 캐패시턴스의 영향을 줄일 수 있는 ｃｄｓ 회로 및이를 포함하는 이미지 센서

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4287441A (en) 1979-03-30 1981-09-01 The United States Of America As Represented By The Secretary Of The Army Correlated double sampling CCD video preprocessor-amplifier
US5329312A (en) 1992-08-17 1994-07-12 Eastman Kodak Company DC level control circuitry for CCD images
JP2009141401A (ja) 2007-12-03 2009-06-25 Fujifilm Corp 固体撮像装置

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