KR101659651B1 - 스위칭 가능한 캐패시턴스를 위한 시스템 및 방법 - Google Patents

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Abstract

일 실시예에 따르면, 스위칭 가능한 캐패시턴스 회로는, 제 1 반도체 스위칭 회로와, 제 1 반도체 스위칭 회로에 접속되는 제 1 단자를 갖는 캐패시턴스 회로를 각각 갖는 복수의 캐패시턴스-스위치 셀을 포함한다. 복수의 캐패시턴스-스위치 셀의 제 1 스위치-캐패시턴스 셀의 제 1 반도체 스위칭 회로의 저항은 복수의 캐패시턴스-스위치 셀의 제 2 캐패시턴스-스위치 셀의 제 1 반도체 스위칭 회로의 저항의 제 1 허용 오차 내이고, 제 1 캐패시턴스-스위치 셀의 캐패시턴스 회로의 캐패시턴스는 제 2 캐패시턴스-스위치 셀의 캐패시턴스 회로의 캐패시턴스의 제 2 허용 오차 내이다.

Description

스위칭 가능한 캐패시턴스를 위한 시스템 및 방법{SYSTEM AND METHOD FOR A SWITCHABLE CAPACITANCE}
본 발명은 일반적으로 전자 기기에 관한 것으로, 특히 스위칭 가능한 캐패시턴스를 위한 시스템 및 방법에 관한 것이다.
캐패시터 및 인덕터와 같은 튜닝 가능한 수동 소자(tunable passive element)는 안테나와 파워 서플라이(power supply)의 조정 가능한 매칭 네트워크의 구현 및, 고주파 필터의 튜닝 조정을 제공하기 위해 다양한 RF(radio frequency) 회로에서 이용되고 있다. 그러한 튜닝 가능한 수동 소자는, 휴대 가능한 디바이스에 대한 높은 요구 및 생산으로 인해, 셀룰러 전화, 스마트 폰 및 휴대 가능한 컴퓨터와 같은 제품에서 발견되고 있다. 이러한 제품들 내의 RF 회로에 대해 튜닝을 제공함으로써, 이들 제품들에 대한 다양한 RF 조건에서의 높은 성능의 RF 송신 및 수신을 제공하고 있다. 프로그래밍 가능한 튜닝은 또한 상이한 RF 대역에 걸쳐 동작하도록 구성되는 RF 디바이스 및/또는 상이한 표준을 이용하여 동작하도록 구성되는 RF 디바이스에도 도움이 되고 있다.
튜닝 가능한 캐패시터는 여러 가지 방법으로 구현될 수도 있다. 예컨대, 전압 제어형 캐패시터(voltage-controlled capacitor)는 가변 캐패시턴스를 제공하는데 이용될 수도 있다. 이러한 가변 캐패시턴스는 인가된 역바이어스 전압에 반비례하는 캐패시턴스를 갖는 역바이어스 다이오드 접합을 이용하여 구현될 수도 있다. 튜닝 가능한 캐패시턴스를 구현하는 다른 방법은, 제어 가능한 스위치를 통해 다양한 소자를 접속 또는 해제하는 스위칭 가능한 캐패시터의 어레이를 이용하는 것에 의한 것이 있다. 스위칭 가능한 캐패시터의 설계에서의 하나의 도전은 제어 가능한 스위치의 저항에 의해 저하되는 고품질 팩터(high quality factor)(Q)를 유지하는 것이다.
일 실시예에 따르면, 스위칭 가능한 캐패시턴스 회로는 제 1 반도체 스위칭 회로를 각각 갖는 복수의 캐패시턴스 스위치 셀을 포함하고, 캐패시턴스 회로는 제 1 반도체 스위칭 회로에 접속되는 제 1 단자를 갖는다. 복수의 캐패시턴스 스위치 셀의 제 1 스위치 캐패시턴스 셀의 제 1 반도체 스위칭 회로의 저항은 복수의 캐패시턴스 스위치 셀의 제 2 캐패시턴스 스위치 셀의 제 1 반도체 스위칭 회로의 저항의 제 1 허용 오차 내이고, 제 1 캐패시턴스 스위치 셀의 캐패시턴스 회로의 캐패시턴스는 제 2 캐패시턴스 스위치 셀의 캐패시턴스 회로의 캐패스턴스의 제 2 허용 오차 내이다.
본 발명 및 그 장점을 더 완벽히 이해하기 위해서, 이하에서 첨부된 도면을 참조하여 상세히 설명한다.
도 1a~도 1c는 종래의 디지털 튜닝 가능한 캐패시턴스의 개략도 및 대응 성능 그래프를 나타낸다.
도 2a~도 2c는 종래의 디지털 튜닝 가능한 캐패시턴스의 개략도 및 대응 성능 그래프를 나타낸다.
도 3은 디지털 튜닝 가능한 캐패시턴스의 다른 실시예의 개략도를 나타낸다.
도 4a~도 4b는 바이패스 스위치(bypass switch)를 갖는 디지털 튜닝 가능한 캐패시턴스의 개략도 및 대응 단면도를 나타낸다.
도 5는 바이패스 스위치를 갖는 디지털 튜닝 가능한 캐패시턴스의 다른 실시예를 나타낸다.
도 6은 일 실시예의 집적 회로의 블록도를 나타낸다.
도 7a~도 7e는 실시예의 매칭 회로 및 그 스미스 차트(Smith Chart)를 나타낸다.
도 8은 실시예의 방법에 대한 블록도를 나타낸다.
일반적으로 서로 다른 도면에서의 대응하는 참조번호 또는 부호는 별도의 표시가 없으면 대응하는 부분을 나타내는 것이다. 도면에서는, 바람직한 실시예의 관련 관점을 명확히 나타내도록 도시되며, 반드시 일정한 비율로 도시되어 있지 않다. 소정의 실시예를 더 명확히 나타내기 위해서, 동일한 구성, 재료 또는 처리 스텝에 대한 차이를 나타내는 문자는 도면 번호에 따른다.
현재 바람직한 실시예를 결정 및 이용하여, 이하에서 상세히 설명한다. 그러나, 본 발명은 다양한 특정 콘텐츠에 포함될 수 있는 많은 응용 가능한 독창적인 개념을 제공하는 것임을 인정해야 한다. 여기서 설명하는 특정 실시예들은 단지 본 발명을 사용 및 이용하는 특정 방법을 설명하며, 본 발명의 범위를 제한하지 않는다.
본 발명은 안테나, 매칭 네트워크, 필터에 대한 튜닝을 제공하는 RF 회로에 이용되는 스위칭 가능한 캐패시턴스에 대한 특정 컨텐츠, 시스템 및 방법에 대한 바람직한 실시예에서 설명된다. 본 발명은 또한 프로그램 가능한 캐패시턴스를 이용하는 다른 회로를 포함하는, 넓은 출력 주파수 범위가 가능한 디지털 튜닝 가능한 오실레이터, 및 가변 주파수 동작을 가능하게 하는 충전-펌프와 같은 다른 시스템 및 응용에도 적용될 수 있다.
도 1은 제각기 일련의 스위치(120, 122, 124, 126, 128)에 각각 접속되는 이진 가중치 캐패시턴스(binary weighted capacitance)(104, 106, 108, 110, 112)를 포함하는 종래의 디지털 튜닝 가능한 캐패시터 회로(100)를 나타낸다. 캐패시턴스(104, 106, 108, 110, 112)의 값은 각각 8㎊, 4㎊, 2㎊, 1㎊, 0.5㎊이다. 캐패시턴스(104, 106, 108, 110, 112)의 각각은 출력 패드(102)에 접속될 뿐만 아니라, ESD(electrostatic discharge) 보호 트랜지스터(113)에도 접속된다. 출력 패드(102)에서 보이는 캐패시턴스의 양(amount)은 디지털 신호 D4, D3, D2, D1, D0을 이용하여 제어 가능하다. 예컨대, 신호 D3이 논리 하이(logic high)인 경우에, 일련의 스위치(122)가 턴 오프되어, 패드(102)에서의 용량성 부하(capacitive load)는 약 4㎊이다. 마찬가지로, 모든 신호 D3, D2, D1, D0이 논리 하이(logic high)인 경우, 출력 패드(102)에서의 부하는 약 15.5㎊이다.
디지털 튜닝 가능한 캐패시터를 이용하는 많은 시스템에서는 디지털 튜닝 가능한 캐패시터를 통과하는데 높은 전압이 필요하게 될 수 있다. 이러한 일례로서는 셀룰러 전화의 안테나 인터페이스가 있다. 예컨대, 셀룰러 전화의 송신기는 약 33dBm의 전력이 50Ω으로 출력되고, 이는 약 20V의 전압에 대응한다. 그러나, 안테나 인터페이스에서는, 50Ω을 초과하는 임피던스가 있을 수가 있고, 따라서 50V~60V 범위의 과도 전압을 생성할 수 있다. 많은 반도체 프로세스에서의 디바이스는 단지 10V 범위 내의 내전압(withstand voltage)이 가능하기 때문에, 디바이스의 고장 및 파괴를 방지하는데 디바이스 스태킹(device stacking)이 이용된다. 도시한 바와 같이, 캐패시턴스(104, 106, 108, 110, 112)의 각각은 일련의 캐패시터 조합을 이용하여 구현된다. 마찬가지로, 일련의 스위치(120, 122, 124, 126, 128)의 각각도, 그 게이트가 직렬로 접속되는 저항기(118)를 각각 갖는 직렬 접속된 트랜지스터(116)를 이용하여 구현된다. 저항기(118)는 캐패시터-스위치 조합의 RF 임피던스에 영향을 주지 않도록 충분히 높은 게이트 임피던스를 유지한다.
캐패시터의 장점 중 중요한 하나의 수치는 Q 팩터(Q factor)이며, 이하와 같이 정의된다.
Figure 112014045374765-pat00001
여기서, Z는 캐패시터 소자의 복소 임피던스(complex impedance)이고, Im(Z)는 임피던스의 허수 성분이고, Re(Z)는 임피던스의 실수 성분이다. 스위치와 직렬로 접속된 캐패시터의 경우에는, 이하의 근사치가 만들어질 수 있다.
Figure 112014045374765-pat00002
여기서, C는 캐패시턴스의 값이고, Ron은 스위치의 저항이고, ω는 각주파수이다. 따라서, 캐패시터의 Q는 이하와 같이 표현될 수 있다.
Figure 112014045374765-pat00003
상기와 같이 명백하듯이, C 또는 Ron의 감소에 따라 Q 팩터가 향상된다. 따라서, 더 많은 디바이스가 직렬 접속될수록, Q 팩터가 더 낮아진다.
도 1b는 5비트 스위칭 이진 가중치 캐패시터 어레이의 Q 팩터와 유효 캐패시턴스의 도표(130)를 나타낸다. 도시한 바와 같이, Q 팩터는 출력 캐패시턴스 CEFF보다 많이 변화된다. 예를 들면, 포인트(132)에서의 Q 팩터는 약 12㎊의 캐패시턴스에 대응하는 반면, 약 12.5㎊의 캐패시턴스에 대응하는 포인트(134)에서의 Q 팩터는 약 19이다. 이러한 Q 팩터의 변화는 각 브랜치(branch)에서의 C와 Ron간의 비율의 변화에 의한 것이다. 각 브랜치에서의 C와 Ron간의 비율을 이퀄라이징하는 것에 의해 Q 팩터를 더욱 일정하게 하면, 다른 장애가 생기게 된다. 예를 들면, 매우 넓고 낮은 저항의 스위치는 보다 높은 캐패시터에 필요로 하고, 매우 작고 및/또는 길고, 좁은 트랜지스터는 보다 작은 트랜지스터에 필요로 한다. 이러한 스위치 크기의 차이점은 전반적으로 더 많은 다이 영역(die area)을 사용하게 되어, 전류 분포의 관점에서 문제를 야기하게 될 수 있다. 높은 저항의 다수의 직렬 트랜지스터를 갖는 스위치는 턴-온이 너무 어렵고, 턴-온 시간은 상이한 캐패시터 크기와 스위치 저항의 브랜치들 사이에서 매우 많이 변화될 수 있다.
도 1c는 캐패시턴스(152)와 직렬 접속된 8㎊의 스위치를 통해 인가되는 60VAC의 영향을 나타낸다. 참조부호(150)은 스위치(154)가 온인 경우를 나타내고, 참조부호(158)은 스위치(154)가 오프인 경우를 나타낸다. 도시한 바와 같이, 스위치(154)가 온일 때, 스위치(154)를 통과하여 0V의 AC 전압이 인가되고, 캐패시터(152)에는 총 60VAC가 나타난다. 스위치(154)가 오프일 때에는, 캐패시턴스(152)에는 약 0.1V가 나타나고, 용량성 결합을 통해 스위치(154)에는 약 59.9V가 나타난다. 스위치(154)가 인가 전압에 DC가 충분히 결합되지 않더라도, 스위치(154)는, 캐패시턴스(152)를 통해 접속되는 전압으로 인해, 총 인가 전압의 스윙의 거의 전부에 대한 내성이 여전히 필요하게 된다.
도 2는 본 발명의 실시예에 따른, 출력 패드(102)에 접속되는 동일 가중치(equally weighted) 캐패시턴스-스위치 셀을 포함하는 디지털 튜닝 가능한 캐패시터 회로(200)를 나타낸다. 각 회로(204)는 스위치 회로(220)와 직렬로 접속되는 캐패시턴스(224)를 포함한다. 도시한 예에서는, 캐패스턴스(224)가 캐패시터의 직렬 조합에 의해 형성되고 약 0.5㎊이다. 일례에서는, 캐패시턴스(224)는 5개의 2.5㎊ 캐패시터가 직렬로 접속되는 것에 의해 형성되어, 0.5㎊의 등가 캐패시턴스가 형성된다. 이와 달리, 특정 시스템 또는 그 사양에 따라 더 많거나 더 적은 캐패시터가 직렬로 접속될 수도 있다. 소정의 실시예에서는, 1개의 캐패시턴스를 이용할 수도 있다. 스위치(220)는 그 게이트에 직렬로 접속되는 저항기(210)를 갖는 일련의 트랜지스터(212) 조합에 의해 형성된다. 전술한 바와 같이, 이러한 일련의 저항기는 캐패시터-스위치 조합(204)의 RF 임피던스에 영향을 주지 않도록 게이트 임피던스를 충분히 높게 유지하고 있다.
트랜지스터(212)는 예컨대 CMOS 스위칭 트랜지스터를 이용하여 구현될 수도 있다. 도시한 바와 같이 NMOS 트랜지스터가 이용되지만, PMOS 트랜지스터 또는 병렬의 PMOS 트랜지스터와 NMOS 트랜지스터를 포함하는 CMOS 트랜지스터가 이용될 수도 있다. 다른 실시예에서는, 이에 제한되지 않지만 바이폴라 트랜지스터 또는 JFET를 포함하는 다른 트랜지스터 타입이 이용되고 있다. 캐패시턴스(224) 내의 캐패시터는 MIM(metal-insulator-metal) 캐패시터를 이용하여 구현될 수도 있다. 캐패시턴스(224)의 각각은 직렬로 접속된 복수의 캐패시터를 포함할 수 있다. 다른 실시예에서는, 예컨대 단일 캐패시터가 최대로 인가된 AC 전압 스윙에 견딜 수 있는 실시예에서는 1개의 캐패시터가 이용될 수도 있다.
일 실시예에 있어서, 각 캐패시터-스위치 조합(204)은 온도계 코딩 활성화 방법(thermometer coded activation method)을 이용하여 각 제어 라인 S1, S2, S3, S4, Sn을 통해 활성화 또는 비활성화될 수 있다. 예를 들면, 2.5㎊의 캐패시턴스가 필요한 경우, 4개의 스위치가 활성화된다. 한편, 0.5㎊만 필요하면, 단지 1개의 스위치만 활성화된다.
캐패시턴스-스위치 조합(204)은 동일한 매칭 셀을 이용하여 구성되어 있다. 즉, 직렬 구성요소의 수 및 특정 구성요소의 기하학적 구조가 동일하게 선택된다. 동일한 기하학적 구조 및 값을 이용하는 것에 의해, Q 팩터는 인가된 디지털 선택 캐패시턴스를 통해 더 일정하게 유지할 수 있다. 게다가, 각 캐패시터 스위치 조합(204)의 스위칭 시간도 대략 동일하게 한다. 몇몇 다른 실시예에서는, 예컨대 출력 캐패시턴스값을 캘리브레이션 및/또는 미세 튜닝하기 위해서, 상이한 값 및 기하학적 구조를 이용하여 몇몇의 셀이 구현될 수도 있다. 몇몇 실시예에서는, 스위치(220)의 저항이 각각의 제 1 허용 오차 내이고, 캐패시터(224)의 캐패시턴스가 각각의 제 2 허용 오차 내이다. 몇몇의 경우에서는, 제 1 및 제 2 허용 오차는 10% 또는 5% 미만일 수도 있다. 이와 달리, 제 1 및 제 2 허용 오차는 1% 미만 및/또는 스위치(220)의 저항이 실질적으로 각각 동일하고 캐패시터(224)의 캐패시턴스가 실질적으로 각각 동일하도록 할 수도 있다.
도 2b는 각각 0.4㎊의 캐패시턴스-스위치 셀을 40개 가지는 실시예에서, 800㎒에서 측정된 출력 캐패시턴스값 대 Q 팩터의 도표를 나타낸다. 도시한 바와 같이, Q 팩터는 대략 25 또는 그 이상이고, Q 팩터와 캐패시턴스의 곡선은 매끄럽고 실질적으로 일정하다. 약 3㎊보다 큰 캐패시턴스에서는, Q 팩터가 캐패시턴스에 대해 비교적 편평하다. 더 낮은 캐패시턴스에서는, Q 팩터는, 캐패시턴스값이 더 작고, 및 스위치의 기생 캐패시턴스가 캐패시던스를 지배하기 시작하기 때문에, 더 높다.
도 2c는 동일한 0.5㎊의 캐패시터(224)와 직렬로 접속된 예시적인 스위치(220)를 통해 인가되는 60VAC의 영향을 나타낸다. 캐패시턴스-스위치 조합(250)은 스위치(220)가 온인 경우를 나타내고, 캐패시턴스-스위치 조합(252)은 스위치(220)가 오프인 경우를 나타낸다. 도시한 바와 같이, 스위치(220)가 온일 때에는, 스위치(220)를 통해 0V의 AC 전압이 인가되고, 캐패시터(220)에는 총 60VAC가 나타난다. 그러나, 스위치(220)가 오프일 때는, 캐패시터(224)에는 약 5.5V가 나타나고, 스위치(220)에는 용량성 결합을 통해 약 54.5V가 나타난다. 본 예에서는 기생 캐패시턴스 Coff는 약 50fF이다. 스위치(220)에서의 54.5V는 캐패시턴스(224)가 캐패시턴스(152)(8㎊)보다 낮은 캐패시턴스(0.5㎊)를 가지기 때문에 스위치(154)에서의 59.9V(도 1c)보다 작아서, 스위치(220)가 오프일 때에 인가되는 전압의 용량성 결합을 적게 발생시킨다. 몇몇 실시예에 있어서, 더 낮은 직렬 캐패시턴스를 이용하는 것에 의해, 결합 인가 전압에 견디는데 더 적은 트랜지스터가 직렬로 결합되어야 한다.
도 3은 본 발명의 다른 실시예에 따른 예시적 디지털 튜닝 가능한 캐패시터 회로(300)를 나타낸다. 도시한 바와 같이, 각 캐패시턴스-스위치 셀(302)은 스위칭 회로(308, 310) 사이에 결합된 캐패시턴스(306)를 가진다. 스위치(308, 310) 사이에 캐패시턴스(306)를 접속함으로써, 캐패시턴스 회로(306) 내의 캐패시터에 대해 스위치(310)를 통해 ESD 보호가 제공될 수 있다. ESD 펄스가 패드(102 및/또는 103)에 인가되는 경우, 트랜지스터 내의 기생 NPN형 트랜지스터가 높은 전압으로 인해 활성화된다. 일례로서는, 양의 ESD 전압이 패드(102, 103)를 경유하여 인가되면, 트랜지스터(212) 내에서의 애벌런치 항복(avalaunche breakdown)은 ESD 전류를 기판으로 션트(shunt)시킨다. 한편, 음의 ESD 전압이 인가되면, 소스/드레인 영역 및 웰 및/또는 기판에 의해 형성되는 다이오드 접합이 순방향 바이어스로 된다. 몇몇 실시예에서는, 트랜지스터(212)에 의해 제공되는 ESD 보호는 캐패시터(306)를 보호하는데 충분하며, 더 이상의 ESD 보호 회로가 불필요하다.
도 4a는 본 발명의 다른 실시예에 따른 예시적인 디지털 튜닝 가능한 캐패시터 회로(320)를 나타낸다. 도 3과 마찬가지로, 각 캐패시턴스-스위치 셀(322)은 스위칭 회로(308, 310) 사이에 결합되는 캐패시턴스(306)를 포함한다. 또한, 캐패시턴스-스위치 셀(322)은 캐패시턴스(306)와 병렬로 접속되고, 바이패스 모드에서 디지털 튜닝 가능한 캐패시터 회로(320)를 작동시키는데 이용되는 바이패스 스위치(325)를 포함한다. 몇몇 실시예에서는, 바이패스 모드는 필요 튜닝 범위를 줄이는데 이용될 수 있다. 예컨대, 극심한 매칭 영향을 가지지 않는 매우 높은 캐패시턴스(예컨대 2㎓에서 15㎊)를 인가하는 대신에, 캐패시턴스를 바이패싱하는 것에 의해 동일한 효과를 가진다. 이와 같이, 튜닝 범위는, 예컨대 약 0.5㎊과 약 5㎊ 사이에서 캐패시턴스값을 더 작게 줄이는데 이용될 수 있다. 이런 이유로, 디지털 튜닝 가능한 캐패시턴스 회로(320)는 일반적으로 더 작은 캐패시턴스값에 의해 향상된 Q 팩터를 가진다. 또한, 스위칭 트랜지스터가 예컨대 매우 높은 트랜지스터 폭 및 낮은 Ron을 갖게 하는데 재이용될 수 있다. 디지털 튜닝 가능한 캐패시터 회로(320)는 대역 선택 회로에 적용될 수도 있다. 몇몇 실시예에 있어서, 캐패시턴스를 바이패싱하는 것은, 디지털 튜닝 가능한 캐패시터 회로(320)를 이용하는 시스템이 더 낮은 주파수에서 동작할 때에 높은 주파수 LC 공진을 회피하는데 이용될 수 있다.
도 4b는 예시적인 디지털 튜닝 가능한 캐패시터 회로를 구현하는데 이용될 수 있는 집적 회로의 단면도(350)를 나타낸다. MIM 캐패시터는 금속화층(352, 354), 스위칭 트랜지스터(356, 358)를 통해 패스에 접속되는 하부 플레이트(bottom plate), 스위칭 트랜지스터(362, 364)를 통해 패드(103)에 접속되는 상부 플레이트(top plate)를 이용하여 구현된다. 다른 실시예에서는, 접속된 MIM 캡 외의 다른 캐패시터 구조가 이용될 수도 있다. 예컨대, 하나 이상의 층 또는 폴리실리콘의 플레이트 또는 다른 층을 갖는 캐패시터가 이용될 수도 있다. 바이패스 스위칭 트랜지스터(360)는 MIM 캡 아래에 배치될 수도 있다. 몇몇 실시예에 있어서, 바이패스 스위칭 트랜지스터(360)의 기생 캐패시턴스 Coff는, 트랜지스터가 턴 오프될 때에, MIM 캡의 캐패시턴스를 보충하는데 이용되어, 기생 캐패시턴스값을 공급하는데 필요한 다이 영역을 줄일 수 있다. 각 스위칭 트랜지스터(356, 358, 360, 362, 364)는 p형 기판(370) 내의 p형 웰에 배치된 n+ 소스/드레인 영역을 갖는 NMOS 트랜지스터로 나타내어져 있다. 구성요소들간의 접속은 도시의 간략화를 위해서 간단한 와이어로 접속되는 것으로 도시되어 있다. 그러나, 통상 기술분야에서 알려진 바와 같이 비아(via), 다양한 금속 및 폴리실리콘층을 이용하여 상호 연결이 구현될 수도 있음을 이해할 것이다. 다른 실시예에서는, MIM 캐패시터 및 스위칭 트랜지스터는 상이하게 구현될 수도 있고, 상이한 프로세스로 구현될 수도 있다. 예컨대, 본 발명의 실시예에서는, SOI(silicon-on-insulator) 프로세스, n형 기판을 갖는 프로세스, 또는 다른 프로세스 타입으로 구현될 수도 있다.
도 5는 블록(382, 384) 내에서 개별적으로 바이패스되는 직렬 캐패시터(390)를 포함하는 예시적인 디지털 튜닝 가능한 캐패시터 회로(380)를 나타낸다. 캐패시터(390, 392)를 선택적으로 바이패싱함으로써, 스위치-캐패시턴스 블록(381)의 캐패시턴스가 개별적으로 더 조정될 수 있다. 이와 같이, 더욱 고분해능의 캐패시턴스 튜닝을 얻으면서 높은 Q 팩터를 유지할 수 있다. 몇몇 실시예에서는, 디지털 튜닝 가능한 캐패시터 회로(380)의 캐패시턴스 대 입력어 관계(capacitance vs.input word relationship)를 캘리브레이션하는데 블록(382, 384)을 이용할 수도 있다. 이러한 캘리브레이션은, 예컨대 기하학적 부조화로 인한 에러를 조정하거나, 프로세스 결함을 보정하는데 이용될 수도 있다.
도 6은 스위칭 가능한 캐패시터 회로(402), 디지털 디코더(404), 스위치 트랜지스터용의 온 칩 전압 레귤레이터(430) 및 충전 펌프(432), 디지털 인터페이스(406)를 포함하는 예시적인 집적 회로(400)의 블록도를 나타낸다. 일 실시예에 있어서, 스위칭 가능한 캐패시터 회로(402)는 전술한 디지털 튜닝 가능한 캐패시턴스에 대한 실시예에 따라 구현되고, 예컨대, 핀(420, 422)을 통해 외부 RF 회로에 접속될 수 있다. 디지털 인터페이스(406)는 클럭 핀(424) 및 데이터 핀(426)을 갖는 직렬 인터페이스로서 기능하도록 나타내어져 있다. 직렬 인터페이스는, 예컨대 SPI 인터페이스, I2C 인터페이스, MIPI/REFE 또는 당해 분야에서 공지된 다른 직렬 인터페이스를 이용하여 구현될 수도 있다. 본 발명의 다른 실시예에서는, 병렬 인터페이스를 이용하여 디지털 인터페이스(406)가 구현될 수도 있다.
디코더(404)는, 디지털 인터페이스(406)의 출력에 접속되고, 디지털 인터페이스(406)로부터의 캐패시턴스값의 요구된 세트를, 스위칭 가능한 캐패시터 회로(402) 내의 캐패시터-스위치 브랜치를 선택하는데 이용될 수 있는 온도계 코딩 제어 신호로 변환한다. 몇몇 실시예에서는, 디코더(404)는 캘리브레이션값을 고려함과 아울러 다양한 바이패스 모드를 활성화 및 비활성화하는 제어 신호를 공급할 수도 있다. 실시예에 있어서, 집적 회로(400)는 여러가지의 상이한 패키지로 패키징될 수도 있다. RF 회로에 대해 검출하는 실시예에서는, 고주파수 동작에 적당한 패키지가 이용될 수 있다. 몇몇 실시예에 있어서, 집적 회로(400)는 배선 인덕턴스 및 다른 기생을 줄이기 위해서 회로 보드에 직접 범프 본딩(bump-bonded)될 수 있다.
도 7은 본 발명의 실시예에 따른 안테나 매칭 시스템(500)을 나타낸다. 당해 시스템(500)은 매칭 네트워크(510)을 통해 안테나(508)에 접속되는, 적어도 하나의 예시적인 스위칭 가능한 캐패시터 회로를 포함하는 RF 송신기/수신기(502)를 포함한다. 실시예에 있어서, 매칭 네트워크(510)는 안테나(508)의 유도 임피던스를 더 작은 유도 및/또는 실제 임피던스, 예컨대 50Ω으로 변화시킨다. RF 송신기/수신기(502)는 셀룰러 전화의 RF 프론트 엔드, Wi-Fi 송수신기 또는 다른 RF 프론트 엔드일 수도 있다. 몇몇 실시예에서는, 매칭 네트워크(510)는, RF 시스템의 동작 중에 RF 송신기/수신기(502)를 안테나(508)에 적응적으로 매칭하기 위해서 송신 데이터 프레임 및/또는 수신 데이터 프레임 사이에서 조절된다.
도 7b는 안테나와 같이, 유도 임피던스를 매칭시키는 원리를 나타내는 스미스 차트(520)를 나타낸다. 도시한 바와 같이, 영역(522)은 특정 안테나에서 보여지는 임피던스의 인덕턴스 범위를 나타내고, 영역(522) 내의 포인트(523)는 특정 동작 주파수에서 안테나의 유도 임피던스를 나타낸다. 궤적(524)은 직렬 캐패시턴스의 값으로서의 임피던스의 장소(locus)를 나타낸다. 특정 캐패시턴스에서, 궤적(524)은 실제 또는 매칭 임피던스를 나타내는 스미스 차트(520)의 중심에 도달한다. 스미스 차트(520)의 중심은 50Ω, 또는 시스템 또는 그 사양에 따라 다른 특성 임피던스를 나타낼 수도 있다.
도 7c 및 도 7d는 인덕터(538)로서 나타내어진 유도 안테나를 매칭시키는데 이용될 수 있는 매칭 네트워크의 예를 나타낸다. 도 7c에서는, 예시적 디지털 튜닝 가능한 캐패시턴스(532, 534, 536)를 포함하는 PI 네트워크(530)가 도시되어 있다. 몇몇 실시예에 있어서, 캐패시턴스(532, 534, 536)의 각각은 전술한 튜닝 가능한 캐패시터에 대한 실시예를 이용하여 구현된다. 이와 달리, 고정 캐패시턴스를 이용하여 하나 이상의 캐패시턴스(532, 534, 536)를 구현할 수도 있다. 도 7d는 예시적인 디지털 튜닝 가능한 캐패시터(542, 546) 및 인덕터(544)를 포함하는 PI 네트워크(540)를 나타낸다. 몇몇 실시예에 있어서, 캐패시터(542) 또는 캐패시터(546)는, 특정 실시예 및 그 사양에 따라 고정 캐패시턴스를 이용하여 구현될 수도 있다.
이와 달리, 당해 분야에서 공지된 다른 매칭 네트워크 및 토포로지(topology)에 대해 예시적 디지털 튜닝된 캐패시턴스 회로를 적용할 수도 있다. 도 7e는 복수의 매칭 토폴로지 및 이에 관련되고 매칭 가능한 임피던스를 나타내는 색칠된 관련 스미스 차트를 나타낸다. 용량성 소자(550)는 네트워크 a, b, d, f, g, i로 나타내어지고, 예시적인 디지털 튜닝된 캐패시턴스 회로를 이용하여 구현될 수도 있다. 도 7a~도 7e의 실시예는 단지, 예시적인 디지털 튜닝 가능한 캐패시턴스가 이용될 수 있는 약간의 전형적인 응용예이다. 예컨대 이에 제한되지 않지만 다른 매칭 네트워크, 튜닝 가능한 필터 등을 포함하는 시스템에서 예시적 디지털 어드레싱 가능한 캐패시턴스가 이용될 수도 있다.
도 8은 예시적 디지털 어드레싱 가능한 캐패시턴스의 동작 방법(600)을 나타낸다. 스텝 602에서, 디지털 인터페이스에서 디지털 세팅이 수신된다. 이 디지털 세팅은 예컨대 직렬 인터페이스, 병렬 인터페이스 또는 다른 디지털 인터페이스로부터 수신될 수도 있다. 디지털 세팅은 특정 캐패시턴스에 대응하는 코드를 이용하여 어드레싱될 수도 있고, 또는 캐패시턴스의 차이에 대응하는 코드를 이용하여 어드레싱될 수도 있다. 수신된 디지털 세팅은 캐패시턴스의 증가 및/또는 캐패시턴스의 감소에 대한 커맨드를 포함할 수 있다. 몇몇 실시예에 있어서, 수신된 디지털 세팅은 구성 데이터(configuration data)와 같이 다른 정보를 디지털 워드 또는 프레임, 테스트 데이터, 또는 바이패스 모드에서의 디지털 어드레싱 가능한 캐패시턴스를 요구하는 코멘트와 같은 다른 시스템 커맨드를 포함할 수도 있다.
스텝 604에서, 수신된 디지털 세팅이 디코딩된다. 몇몇 실시예에 있어서, 당해 분야에서 공지된 디지털 디코더가 이용될 수 있다. 예컨대, 입력 디지털 워드에 근거한 온도계 코드를 생성하도록 구성된 디지털 회로가 이용될 수도 있다. 이것은, 예컨대 룩업 테이블, 커스텀 디지털 로직(custom digital logic) 또는 메모리에 저장된 값을 이용하여 구현될 수도 있다. 스텝 606에서, 캐패시턴스-스위치 셀 내의 스위칭 트랜지스터를 활성화 및/또는 디코딩된 디지털 세팅에 근거하여 활성화한다.
일 실시예에 따르면, 스위칭 가능한 캐패시턴스 회로는, 제 1 반도체 스위칭 회로와, 제 1 반도체 스위칭 회로에 접속되는 제 1 단자를 갖는 캐패시턴스 회로를 각각 갖는 복수의 캐패시턴스-스위치 셀을 포함한다. 복수의 캐패시턴스-스위치 셀의 제 1 스위치 캐패시턴스 셀의 제 1 반도체 스위칭 회로의 저항은 복수의 캐패시턴스-스위치 셀의 제 2 캐패시턴스-스위치 셀의 제 1 반도체 스위칭 회로의 저항의 제 1 허용 오차 내이고, 제 1 캐패시턴스-스위치 셀의 캐패시턴스 회로의 캐패시턴스는 제 2 캐패시턴스-스위치 셀의 캐패시턴스 회로의 캐패시턴스의 제 2 허용 오차 내이다. 몇몇 실시예에 있어서, 반도체 스위칭 회로는 직렬 접속된 복수의 반도체 스위치를 포함하고, 캐패시턴스 회로는 직렬 접속된 복수의 캐패시터를 포함하고 있다. 직렬 접속된 복수의 반도체 스위치는 트랜지스터, 및 상기 트랜지스터의 게이트에 직렬 접속되는 저항기를 포함하고 있다.
몇몇 예시적인 스위칭 가능한 캐패시턴스 회로에서는 제 1 허용 오차 및 제 2 허용 오차가 1%보다 작고, 몇몇 실시예에서, 복수의 캐패시턴스-스위치 셀의 제 1 스위치-캐패시턴스 셀의 제 1 반도체 스위칭 회로의 저항은 복수의 캐패시턴스-스위치 셀의 제 2 캐패시턴스-스위치 셀의 제 1 반도체 스위칭 회로의 저항과 실질적으로 동일하고, 제 1 캐패시턴스-스위치 셀의 캐패시턴스 회로의 캐패시턴스는 제 2 캐패시턴스-스위치 셀의 캐패시턴스 회로의 캐패시턴스와 실질적으로 동일하다.
일 실시예에 있어서, 직렬 접속된 복수의 반도체 스위치는 반도체 스위치들 중 하나의 최대 동작 전압에 의해 나뉘어지는 스위칭 가능한 캐패시턴스 회로의 최대 기대 동작 전압 이상이고, 직렬 접속된 복수의 캐패시터는 직렬 접속된 캐패시터들 중 하나의 최대 동작 전압에 의해 나뉘어지는 스위칭 가능한 캐패시턴스 회로의 최대 기대 동작 전압 이상이다. 몇몇 경우에는, 최대 기대 동작 전압은 50V보다 클 수 있다.
일 실시예에 있어서, 복수의 캐패시턴스-스위치 셀의 각각은 캐패시턴스 회로의 제 2 단자에 접속되는 제 2 반도체 스위칭 회로를 더 포함한다. 스위칭 가능한 캐패시턴스 회로는 캐패시턴스 회로의 제 1 단자에 접속되는 제 1 종단과, 캐패시턴스 회로의 제 2 단자에 접속되는 제 2 종단을 갖는 제 3 반도체 스위칭 회로를 더 포함하고 있다. 캐패시턴스 회로는 MIM(metal-insulator-metal) 캐패시터를 포함할 수도 있고, 제 1 반도체 스위칭 회로는 MIM 캐패시터 아래에 배치될 수도 있다.
다른 실시예에 따르면, 스위칭 가능한 캐패시턴스 회로의 동작 방법은 스위칭 가능한 캐패시턴스 회로의 부하 캐패시턴스를 증가시키는 단계와, 스위칭 가능한 캐패시턴스 회로의 부하 캐패시턴스를 감소시키는 단계를 포함하고 있다. 부하 캐패시턴스를 증가시키는 단계는 복수의 캐패시턴스-스위치 셀의 적어도 하나를 스위칭-온하는 단계를 포함한다. 복수의 캐패시턴스-스위치 셀의 각각은 제 1 반도체 스위칭 회로, 및 제 1 반도체 스위칭 회로에 접속되는 제 1 단자를 갖는 캐패시턴스 회로를 포함하고 있다. 복수의 캐패시턴스-스위치 셀의 제 1 캐패시턴스-스위치 셀의 상기 제 1 반도체 스위칭 회로의 저항은 복수의 캐패시턴스-스위치 셀의 제 2 캐패시턴스-스위치 셀의 제 1 반도체 스위칭 회로의 저항의 제 1 허용 오차 내이고, 제 1 캐패시턴스-스위치 셀의 캐패시턴스 회로의 캐패시턴스는 제 2 캐패시턴스-스위치 셀의 캐패시턴스 회로의 캐패시턴스의 제 2 허용 오차 내이다. 일 실시예에 있어서, 스위칭-온하는 단계는 복수의 캐패시턴스-스위치 셀의 적어도 하나의 캐패시턴스-스위치 셀의 제 1 반도체 스위칭 회로를 활성화하는 단계를 포함한다. 한편, 스위칭 가능한 캐패시턴스 회로의 부하 캐패시턴스를 감소시키는 단계는 복수의 캐패시턴스-스위치 셀의 적어도 하나를 스위칭-오프하는 단계를 포함하고, 스위칭-오프하는 단계는 복수의 캐패시턴스-스위치 셀의 적어도 하나의 캐패시턴스-스위치 셀의 제 1 반도체 스위칭 회로를 비활성화하는 단계를 포함한다.
몇몇 실시예의 방법에 있어서, 제 1 허용 오차 및 제 2 허용 오차는 1%보다 적고, 몇몇 실시예에서는, 복수의 캐패시턴스-스위치 셀의 제 1 스위치-캐패시턴스 셀의 제 1 반도체 스위칭 회로의 저항은 복수의 캐패시턴스-스위치 셀의 제 2 캐패시턴스-스위치 셀의 제 1 반도체 스위칭 회로의 저항과 실질적으로 동일하고, 제 1 캐패시턴스-스위치 셀의 캐패시턴스 회로의 캐패시턴스는 제 2 캐패시턴스-스위치 셀의 캐패시턴스 회로의 캐패시턴스와 실질적으로 동일하다.
몇몇 실시예에 있어서, 복수의 캐패시턴스-스위치 셀의 적어도 하나의 캐패시턴스-스위치 셀의 제 1 반도체 스위칭 회로를 활성화하는 단계는 직렬로 접속된 복수의 반도체 스위치를 활성화하는 단계를 더 포함하고 있다. 몇몇 경우에는, 복수의 캐패시턴스-스위치 셀의 각각은 캐패시턴스 회로의 제 2 단자에 접속되는 제 2 반도체 스위칭 회로를 더 포함하고, 스위칭-온하는 단계는 복수의 캐패시턴스-스위치 셀의 적어도 하나의 캐패시턴스-스위치 셀의 제 2 반도체 스위칭 회로를 활성화하는 단계를 더 포함한다.
복수의 캐패시턴스-스위치 셀의 각각은 캐패시턴스 회로의 상기 제 1 단자에 접속되는 제 1 종단과, 캐패시턴스 회로의 제 2 단자에 접속되는 제 2 종단을 갖는 바이패스 스위치를 더 포함하고, 상기 방법은, 복수의 캐패시턴스-스위치 셀의 적어도 하나의 캐패시턴스-스위치 셀에 대해 제 1 반도체 스위칭 회로, 제 2 반도체 스위칭 회로, 및 바이패스 스위치를 활성화하는 단계를 더 포함한다.
일 실시예에 있어서, 당해 방법은, RF(radio-frequency) 신호를 스위칭 가능한 캐패시턴스 회로에 제공하는 단계 및/또는, 스위칭 가능한 캐패시턴스 회로를 안테나에 접속하는 단계와, 스위칭 가능한 캐패시턴스 회로의 부하 캐패시턴스를 증가 및 감소시키는 것에 의해 안테나를 튜닝하는 단계를 더 포함한다. 다른 실시예에서는, 상기 방법은, 커맨드를 디지털 인터페이스로부터 수신하는 단계와, 커맨드를 디코딩하는 단계를 더 포함하고, 부하 캐패시턴스를 증가 및 감소시키는 것은 디코딩된 커맨드에 따라, 복수의 캐패시턴스-스위치 셀의 제 1 반도체 스위칭 회로를 선택적으로 활성화하는 것을 더 포함할 수 있다.
다른 실시예에 따르면, 튜닝 가능한 RF(radio-frequency) 회로는 반도체 기판과, 반도체 기판 상에 배치되는 복수의 캐패시턴스-스위치 셀을 포함한다. 캐패시턴스-스위치 셀의 각각은, 캐패시턴스 회로와, 캐패시턴스 회로의 제 1 종단과 RF 회로의 제 1 출력 단자 사이에 접속되는 제 1 반도체 스위칭 회로와, 캐패시턴스 회로의 제 2 종단과 RF 회로의 제 2 출력 단자 사이에 접속되는 제 2 반도체 스위칭 회로를 포함한다. 복수의 캐패시턴스-스위치 셀의 제 1 캐패시턴스-스위치 셀의 제 1 반도체 스위칭 회로의 저항은 복수의 캐패시턴스-스위치 셀의 제 2 캐패시턴스-스위치 셀의 제 1 반도체 스위칭 회로의 저항의 제 1 허용 오차 내이고, 제 1 캐패시턴스-스위치 셀의 캐패시턴스 회로의 캐패시턴스는 제 2 캐패시턴스-스위치 셀의 캐패시턴스의 제 2 허용 오차 내이다.
몇몇 예시적인 RF 회로에 있어서, 제 1 허용 오차 및 제 2 허용 오차는 1%보다 작고, 몇몇 실시예에서는, 복수의 캐패시턴스-스위치 셀의 제 1 스위치-캐패시턴스 셀의 제 1 반도체 스위칭 회로의 저항은 복수의 캐패시턴스-스위치 셀의 제 2 캐패시턴스-스위치 셀의 제 1 반도체 스위칭 회로의 저항과 실질적으로 동일하고, 제 1 캐패시턴스-스위치 셀의 캐패시턴스 회로의 캐패시턴스는 제 2 캐패시턴스-스위치 셀의 캐패시턴스 회로의 캐패시턴스와 실질적으로 동일하다.
일 실시예에 있어서, 제 1 반도체 스위칭 회로는 직렬로 접속되는 복수의 제 1 트랜지스터를 포함하고, 제 2 반도체 스위칭 회로는 직렬로 접속되는 복수의 제 2 트랜지스터를 포함한다. 복수의 제 1 트랜지스터 및 복수의 제 2 트랜지스터의 각각은 예컨대 MOS 트랜지스터와, MOS 트랜지스터의 게이트에 직렬로 접속되는 저항기를 포함할 수 있다. 몇몇 실시예에 있어서, RF 회로는, RF 회로의 제 1 출력 단자에 접속되는 제 1 출력 패드와, RF 회로의 제 2 출력 단자에 접속되는 제 2 출력 패드를 더 포함한다.
일 실시예에 있어서, 캐패시턴스-스위치 셀의 각각은 캐패시턴스 회로의 제 1 종단과 제 2 종단 사이에 접속되는 제 3 반도체 스위칭 회로를 포함할 수 있다. 캐패시턴스 회로는 MIM(metal-insulator-metal) 캐패시터를 포함하고, 제 3 반도체 스위칭 회로는 MIM 캐패시터 아래에 배치될 수 있다.
본 발명의 실시예의 장점은, 넓은 범위의 선택 가능한 캐패시턴스값에 대해 비교적 일정하게 유지하는 높은 Q 팩터를 유지하는 디지털 튜닝 가능한 캐패시턴스를 제공하는 능력을 포함하고 있다. 다양한 캐패시턴스에 대해 비교적 일정하게 유지하는 Q 팩터를 제공함으로써, RF 회로에 대한 동적 매칭을 제공하는데 이용하는 알고리즘을 간소화할 수 있다. 예컨대, 안테나와 RF 프론트 엔드의 매칭시에, 비교적 일정하게 Q 팩터가 유지되는 경우에 캐패시턴스를 증가시키는 것은 다음 캐패시턴스 스텝에서의 동작을 예측 가능하게 하고, 이에 의해 캐패시턴스 선택에 이용되는 알고리즘 및 시스템의 설계를 간략화한다. 이와 같이, 디지털 어드레싱 가능한 캐패시턴스를 다양한 상이한 시스템에서 예측 가능한 방식으로 이용할 수 있다. 예컨대, 단일 회로는 매칭 알고리즘의 철저한 재설계의 필요없이, 다양한 방식의 안테나에 적용될 수 있다.
본 디지털 튜닝 가능한 캐패시턴스 회로의 추가 장점은 캐패시턴스 세팅을 통해 왜곡 동작을 비교적 일정하게 할 수 있다. 이와 같이, RF 시스템의 조화 및 상호 변조 왜곡 동작은 다양한 캐패시턴스 세팅을 통해 예측 가능하게 동작한다. 이러한 예측 가능한 동작은 더 간단하고, 더 효과적인 테스팅 및 평가를 가능하게 할 뿐만 아니라, 시스템 설계를 간략하게 한다.
본 발명의 다른 장점은, 어떠한 추가적인 스위칭 트랜지스터에 의해 영향을 받는 ESD 보호를 위한 ESD 보호 회로 없이, 디지털 제어 가능한 캐패시턴스를 구현하는 능력을 포함하는 것이다. 이와 같이, ESD 디바이스의 존재에 의한 추가 캐패시턴스의 부가없이 낮은 캐패시턴스를 실현할 수 있다.
본 발명의 또 다른 장점은, 높은 전압 조건 하에서 동작하는 디지털 튜닝 가능한 캐패시턴스를 효율적으로 구현하는 능력을 포함하는 것이다. 실시예에서는 비교적 작은 캐패시턴스의 브랜치를 갖고 있어, 스위칭 트랜지스터가, 스위칭 트랜지스터에 의해 전압의 크기가 줄게 되는 경우에 스위칭 트랜지스터로의 접속을 줄인다. 이와 같이, 적은 직렬 디바이스가 직렬로 접속될 필요가 있어, 고장 및 디바이스 파괴를 방지한다. 실시예에서, 적은 직렬 스위칭 트랜지스터 디바이스를 이용함으로써, 다이 사이즈를 더 작게 하고, 직렬 저항을 더 낮게 하고, Q 팩터를 더 높게 한다.
본 발명의 또 다른 장점은 실시예에서, 스위칭 트랜지스터로의 용량성 결합을 줄이는 스위칭 트랜지스터의 전압 스트레스를 줄이는 것을 포함하고 있다.
본 발명은 예시적 실시예를 참조하여 설명하였지만, 본 설명은 한정된 의미로 이해되는 것으로 의도한 것은 아니다. 본 발명의 예시적 실시예의 다양한 변형 및 조합뿐만 아니라, 다른 실시예는 통상의 기술자가 본 명세서를 참조하여 가능함이 명백할 것이다.

Claims (24)

  1. 스위칭 가능한 캐패시턴스 회로에 있어서,
    공통 단자에 접속되는 복수의 캐패시턴스-스위치 셀(a plurality of capacitance-switch cells)을 포함하되,
    상기 캐패시턴스-스위치 셀의 각각은,
    제 1 반도체 스위칭 회로와,
    상기 제 1 반도체 스위칭 회로에 접속되는 제 1 단자를 갖는 캐패시턴스 회로를 포함하며,
    상기 복수의 캐패시턴스-스위치 셀 중 제 1 캐패시턴스-스위치 셀의 제 1 반도체 스위칭 회로의 저항(a resistance)은 상기 복수의 캐패시턴스-스위치 셀 중 제 2 캐패시턴스-스위치 셀의 제 1 반도체 스위칭 회로의 저항(a resistance)과 실질적으로 동일하고, 상기 제 1 캐패시턴스-스위치 셀의 캐패시턴스 회로의 캐패시턴스는 상기 제 2 캐패시턴스-스위치 셀의 캐패시턴스 회로의 캐패시턴스와 실질적으로 동일하며,
    상기 복수의 캐패시턴스-스위치 셀의 각각은 동일한 기하학적 구조를 갖는 정합 셀이고, 상기 복수의 캐패시턴스-스위치 셀을 하나씩 스위칭 인 또는 스위칭 아웃시킴으로써 부하 캐패시턴스가 증가되거나 감소될 때 상기 스위칭 가능한 캐패시턴스 회로의 Q 팩터는 실질적으로 일정한(monotonic)
    스위칭 가능한 캐패시턴스 회로.
  2. 제 1 항에 있어서,
    상기 제 1 반도체 스위칭 회로는 직렬 접속된 복수의 반도체 스위치를 포함하고,
    상기 캐패시턴스 회로는 직렬 접속된 복수의 캐패시터를 포함하는
    스위칭 가능한 캐패시턴스 회로.
  3. 제 2 항에 있어서,
    상기 직렬 접속된 복수의 반도체 스위치의 각각은 트랜지스터, 및 상기 트랜지스터의 게이트에 직렬 접속되는 저항기(a resistor)를 포함하는
    스위칭 가능한 캐패시턴스 회로.
  4. 제 2 항에 있어서,
    직렬 접속된 반도체 스위치의 수는 상기 스위칭 가능한 캐패시턴스 회로의 최대 기대 동작 전압을 상기 반도체 스위치들 중 하나의 최대 동작 전압으로 나눈 수 이상이고,
    상기 직렬 접속된 캐패시터의 수는 상기 스위칭 가능한 캐패시턴스 회로의 최대 기대 동작 전압을 상기 직렬 접속된 캐패시터들 중 하나의 최대 동작 전압으로 나눈 수 이상인
    스위칭 가능한 캐패시턴스 회로.
  5. 제 4 항에 있어서,
    상기 최대 기대 동작 전압은 50V보다 큰
    스위칭 가능한 캐패시턴스 회로.
  6. 제 1 항에 있어서,
    상기 복수의 캐패시턴스-스위치 셀의 각각은 상기 캐패시턴스 회로의 제 2 단자에 접속되는 제 2 반도체 스위칭 회로를 더 포함하는
    스위칭 가능한 캐패시턴스 회로.
  7. 제 6 항에 있어서,
    상기 캐패시턴스 회로의 상기 제 1 단자에 접속되는 제 1 종단과, 상기 캐패시턴스 회로의 상기 제 2 단자에 접속되는 제 2 종단을 갖는 제 3 반도체 스위칭 회로를 더 포함하는
    스위칭 가능한 캐패시턴스 회로.
  8. 제 7 항에 있어서,
    상기 캐패시턴스 회로는 MIM(metal-insulator-metal) 캐패시터를 포함하고,
    상기 제 1 반도체 스위칭 회로는 상기 MIM 캐패시터 아래에 배치되는
    스위칭 가능한 캐패시턴스 회로.
  9. 삭제
  10. 스위칭 가능한 캐패시턴스 회로의 동작 방법에 있어서,
    공통 단자에 접속되는 복수의 캐패시턴스-스위치 셀 중 적어도 하나를 스위칭-온하는 단계를 포함하는 상기 스위칭 가능한 캐패시턴스 회로의 부하 캐패시턴스를 증가시키는 단계와,
    상기 복수의 캐패시턴스-스위치 셀 중 적어도 하나의 캐패시턴스-스위치 셀을 스위칭-오프하는 단계를 포함하는 상기 스위칭 가능한 캐패시턴스 회로의 부하 캐패시턴스를 감소시키는 단계
    를 포함하되,
    상기 복수의 캐패시턴스-스위치 셀 각각은 제 1 반도체 스위칭 회로, 및 상기 제 1 반도체 스위칭 회로에 접속되는 제 1 단자를 갖는 캐패시턴스 회로를 포함하고,
    상기 복수의 캐패시턴스-스위치 셀 중 제 1 캐패시턴스-스위치 셀의 상기 제 1 반도체 스위칭 회로의 저항(a resistance)은 상기 복수의 캐패시턴스-스위치 셀 중 제 2 캐패시턴스-스위치 셀의 상기 제 1 반도체 스위칭 회로의 저항(a resistance)과 실질적으로 동일하며, 상기 제 1 캐패시턴스-스위치 셀의 상기 캐패시턴스 회로의 캐패시턴스는 상기 제 2 캐패시턴스-스위치 셀의 상기 캐패시턴스 회로의 캐패시턴스와 실질적으로 동일하고,
    상기 복수의 캐패시턴스-스위치 셀의 각각은 동일한 기하학적 구조를 갖는 정합셀이며,
    상기 스위칭-온하는 단계는 상기 복수의 캐패시턴스-스위치 셀 중 적어도 하나의 캐패시턴스-스위치 셀의 상기 제 1 반도체 스위칭 회로를 활성화하는 단계를 포함하고,
    상기 스위칭-오프하는 단계는 상기 복수의 캐패시턴스-스위치 셀 중 적어도 하나의 캐패시턴스-스위치 셀의 상기 제 1 반도체 스위칭 회로를 비활성화하는 단계를 포함하며,
    상기 부하 캐패시턴스가 증가되거나 감소될 때 상기 스위칭 가능한 캐패시턴스 회로의 Q 팩터는 실질적으로 일정한
    스위칭 가능한 캐패시턴스 회로의 동작 방법.
  11. 제 10 항에 있어서,
    상기 복수의 캐패시턴스-스위치 셀 중 적어도 하나의 캐패시턴스-스위치 셀의 상기 제 1 반도체 스위칭 회로를 활성화하는 단계는 직렬로 접속된 복수의 반도체 스위치를 활성화하는 단계를 더 포함하는
    스위칭 가능한 캐패시턴스 회로의 동작 방법.
  12. 제 10 항에 있어서,
    상기 복수의 캐패시턴스-스위치 셀의 각각은 상기 캐패시턴스 회로의 제 2 단자에 접속되는 제 2 반도체 스위칭 회로를 더 포함하고,
    상기 스위칭-온하는 단계는 상기 복수의 캐패시턴스-스위치 셀 중 적어도 하나의 캐패시턴스-스위치 셀의 상기 제 2 반도체 스위칭 회로를 활성화하는 단계를 더 포함하는
    스위칭 가능한 캐패시턴스 회로의 동작 방법.
  13. 제 12 항에 있어서,
    상기 복수의 캐패시턴스-스위치 셀의 각각은 상기 캐패시턴스 회로의 상기 제 1 단자에 접속되는 제 1 종단과, 상기 캐패시턴스 회로의 상기 제 2 단자에 접속되는 제 2 종단을 포함하는 바이패스 스위치(bypass switch)를 더 포함하고,
    상기 스위칭 가능한 캐패시턴스 회로의 동작 방법은,
    상기 스위칭 가능한 캐패시턴스 회로를 바이패싱하는 단계를 더 포함하며,
    상기 바이패싱하는 단계는 상기 복수의 캐패시턴스-스위치 셀 중 적어도 하나의 캐패시턴스-스위치 셀에 대해 상기 제 1 반도체 스위칭 회로, 상기 제 2 반도체 스위칭 회로, 및 상기 바이패스 스위치를 활성화하는 단계를 포함하는
    스위칭 가능한 캐패시턴스 회로의 동작 방법.
  14. 제 10 항에 있어서,
    RF(radio-frequency) 신호를 상기 스위칭 가능한 캐패시턴스 회로에 인가하는 단계를 더 포함하는
    스위칭 가능한 캐패시턴스 회로의 동작 방법.
  15. 제 10 항에 있어서,
    상기 스위칭 가능한 캐패시턴스 회로를 안테나에 접속시키는 단계와,
    상기 스위칭 가능한 캐패시턴스 회로의 부하 캐패시턴스를 증가 및 감소시키는 것에 의해 상기 안테나를 튜닝하는 단계를 더 포함하는
    스위칭 가능한 캐패시턴스 회로의 동작 방법.
  16. 제 10 항에 있어서,
    커맨드를 디지털 인터페이스로부터 수신하는 단계와,
    상기 커맨드를 디코딩하는 단계를 더 포함하며,
    상기 부하 캐패시턴스를 증가 및 감소시키는 것은 상기 디코딩된 커맨드에 따라, 상기 복수의 캐패시턴스-스위치 셀의 상기 제 1 반도체 스위칭 회로를 선택적으로 활성화하는 것을 더 포함하는
    스위칭 가능한 캐패시턴스 회로의 동작 방법.
  17. 삭제
  18. 튜닝 가능한 RF(radio-frequency) 회로에 있어서,
    반도체 기판과,
    공통 단자에 접속되고 상기 반도체 기판 상에 배치되는 복수의 캐패시턴스-스위치 셀을 포함하되,
    상기 캐패시턴스-스위치 셀의 각각은,
    제 1 종단과 제 2 종단을 포함하는 캐패시턴스 회로와,
    상기 캐패시턴스 회로의 제 1 종단과 상기 RF 회로의 제 1 출력 단자 사이에 접속되는 제 1 반도체 스위칭 회로와,
    상기 캐패시턴스 회로의 제 2 종단과 상기 RF 회로의 제 2 출력 단자 사이에 접속되는 제 2 반도체 스위칭 회로를 포함하며,
    상기 복수의 캐패시턴스-스위치 셀 중 제 1 캐패시턴스-스위치 셀의 상기 제 1 반도체 스위칭 회로의 저항(a resistance)은 상기 복수의 캐패시턴스-스위치 셀의 제 2 캐패시턴스-스위치 셀의 상기 제 1 반도체 스위칭 회로의 저항(a resistance)과 실질적으로 동일하고, 상기 제 1 캐패시턴스-스위치 셀의 상기 캐패시턴스 회로의 캐패시턴스는 상기 제 2 캐패시턴스-스위치 셀의 캐패시턴스와 실질적으로 동일하며, 상기 복수의 캐패시턴스-스위치 셀의 각각은 동일한 기하학적 구조를 갖는 정합 셀이고, 상기 복수의 캐패시턴스-스위치 셀 중 하나의 캐패시턴스-스위치 셀을 스위칭 인 또는 스위칭 아웃시킴으로써 부하 캐패시턴스가 증가되거나 감소될 때 상기 공통 단자에서의 캐패시턴스의 Q 팩터는 실질적으로 일정한
    튜닝 가능한 RF 회로.
  19. 제 18 항에 있어서,
    상기 제 1 반도체 스위칭 회로는 직렬로 접속되는 복수의 제 1 트랜지스터를 포함하고,
    상기 제 2 반도체 스위칭 회로는 직렬로 접속되는 복수의 제 2 트랜지스터를 포함하는
    튜닝 가능한 RF 회로.
  20. 제 19 항에 있어서,
    상기 복수의 제 1 트랜지스터 및 상기 복수의 제 2 트랜지스터의 각각은 MOS 트랜지스터와, 상기 MOS 트랜지스터의 게이트에 직렬로 접속되는 저항기(a resistor)를 포함하는
    튜닝 가능한 RF 회로.
  21. 제 18 항에 있어서,
    상기 RF 회로의 상기 제 1 출력 단자에 접속되는 제 1 출력 패드와,
    상기 RF 회로의 상기 제 2 출력 단자에 접속되는 제 2 출력 패드를 더 포함하는
    튜닝 가능한 RF 회로.
  22. 제 18 항에 있어서,
    캐패시턴스-스위치 셀의 각각은 상기 캐패시턴스 회로의 상기 제 1 종단과 상기 제 2 종단 사이에 접속되는 제 3 반도체 스위칭 회로를 포함하는
    튜닝 가능한 RF 회로.
  23. 제 22 항에 있어서,
    상기 캐패시턴스 회로는 MIM(metal-insulator-metal) 캐패시터를 포함하고,
    상기 제 3 반도체 스위칭 회로는 상기 MIM 캐패시터 아래에 배치되는
    튜닝 가능한 RF 회로.
  24. 삭제
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