KR101654518B1 - 칩 적층형 반도체 패키지 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 칩 적층형 패키지의 워피지 현상을 최소화하기 위하여 몰딩 컴파운드 수지층을 다층 구조로 적용시킨 새로운 구조의 칩 적층형 반도체 패키지 및 이의 제조 방법에 관한 것이다.
즉, 본 발명은 인터포저 위에 상부칩이 적층 부착된 상태에서 몰딩 컴파운드 수지를 인터포저 위에 몰딩할 때, 서로 다른 열팽창계수 및 휨 성질을 갖는 몰딩 컴파운드 수지를 다층으로 몰딩함으로써, 기존의 지지플레이트 사용없이도 워피지 현상을 방지할 수 있도록 한 칩 적층형 반도체 패키지 및 이의 제조 방법을 제공하고자 한 것이다.

Description

칩 적층형 반도체 패키지 및 이의 제조 방법{STACKED CHIP PACKAGE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 칩 적층형 반도체 패키지 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 칩 적층형 패키지의 워피지 현상을 최소화하기 위하여 몰딩 컴파운드 수지층을 다층 구조로 적용시킨 새로운 구조의 칩 적층형 반도체 패키지 및 이의 제조 방법에 관한 것이다.
반도체 집적회로의 패키징 기술중 3차원 적층 패키지는 기본적으로 복수개의 칩을 적층시킨 패키지로서, 이를 통상 적층 칩 패키지(Stack Chip Package)라 한다.
상기 적층 칩 패키지의 기술은 단순화된 공정으로 패키지의 제조 단가를 낮출 수 있고,, 또한 대량 생산 등의 잇점이 있는 반면, 적층되는 칩의 수 및 크기 증가에 따른 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있고, 반도체 패키지의 크기가 증가되는 단점이 있다.
이러한 단점을 해소하고자, 스택 패키지의 한 예로 관통 실리콘 비아(TSV, Through Silicon Via)를 이용하여 각 칩들을 물리적 및 전기적으로 적층시킨 3차원 실장형 반도체 패키지가 제조되고 있다.
여기서, 종래의 3차원 실장형 반도체 패키지에 대한 일례를 첨부한 도 5a 내지 도 5i를 참조로 살펴보면 다음과 같다.
먼저, 웨이퍼에 다수의 TSV를 형성시킨 인터포저(20)가 구비된다(도 5a 참조).
상기 인터포저(20)는 관통 실리콘 비아(22)를 매개로 상부칩(30)과 기판(10) 간의 전기적 신호 전달 역할을 하는 동시에 상부칩(30)과 기판(10) 간의 실질적인 접촉을 회피하여 상부칩(30)과 기판(10) 간의 서로 다른 열팽창계수에 따른 워피지 현상 발생시 상부칩(30)이 기판으로부터 이탈되는 것을 완충시키는 역할을 한다.
이를 위해, 상기 인터포저(20)는 웨이퍼 크기의 실리콘을 사용하여 제작되며, 상부칩(30)과 기판(10) 간의 도전 경로가 되는 다수의 관통 실리콘 비아(22)가 형성된 구조로 구비된다.
이때, 상기 관통 실리콘 비아(22)는 레이저 가공을 이용하여 인터포저(20)에 비아홀을 관통 형성한 후, 비아홀내에 도전성 충진재를 충진시킨 것이다.
한편, 상기 인터포저(20)의 관통 실리콘 비아(22)는 파인피치를 이루는 상부칩(30)의 도전성 범프(32)와 정확하게 상하로 일대일 매칭되지 않으므로, 인터포저(20)의 상면에 재배선층(26)이 형성된다.
보다 상세하게는, 상기 재배선층(26)을 구성하는 도전성의 재배선라인(26-1)은 통상의 도금 공정 등을 이용하여 형성될 수 있으며, 인터포저(20)의 관통 실리콘 비아(22)로부터 원하는 위치 즉, 상부칩(30)의 도전성 범프(32)가 있는 위치까지 연장 형성될 수 있고, 재배선라인(26-1)은 도전성 범프(32)가 부착되는 면을 제외하고 절연을 위한 패시베이션층(26-2)으로 도포된다.
다음으로, 상기 인터포저(20)에 전기적으로 적층 부착되도록 도전성 범프(32)를 갖는 상부칩(30)이 구비된다(도 5b 참조).
즉, 웨이퍼 상태의 상부칩(30)의 본딩패드에 도전성 범프(32: 예를 들어, 구리필러)를 범핑 공정에 의하여 미리 융착시킨 후, 개개 단위로 소잉시킨 상부칩(30)이 구비된다.
이어서, 상기 인터포저(20)에 상부칩(30)이 전기적 신호 교환 가능하게 부착된다(도 5c 참조).
보다 상세하게는, 웨이퍼 상태에서 소잉된 복수개의 상부칩(30)을 인터포저(20)에 전기적 접속 가능하게 부착하되, 각 상부칩(30)의 도전성 범프(32)를 재배선층(26)의 패시베이션층(26-2)을 통해 노출된 재배선라인(26-1)에 통상의 리플로우 공정을 이용하여 융착시킨다.
이에, 상기 인터포저(20)의 관통 실리콘 비아(22)와 상기 상부칩(30)의 도전성 범프(32)가 재배선라인(26-1)에 의하여 도전 가능하게 연결되는 상태가 되고, 결국 상부칩(30)이 인터포저(20)에 대하여 전기적으로 연결되며 적층되는 상태가 된다.
이때, 상기 상부칩(30)과 인터포저(20) 사이에는 도전성 범프(32)에 의한 갭이 형성되는 바, 이 갭에는 절연 재질의 언더필재료(34)가 충진되며, 이 언더필 재료(34)는 각 도전성 범프(32)를 강건하게 잡아주는 동시에 각 도전성 범프(32)를 절연시키는 역할을 하게 된다.
다음으로, 상기 인터포저(20)의 상면에 걸쳐 몰딩 컴파운드 수지(40)가 오버 몰딩된다(도 5d 참조).
상기 몰딩 컴파운드 수지(40)는 웨이퍼 상태의 인터포저(20) 전체 상면에 걸쳐 오버 몰딩되어, 상부칩(30) 및 언더필 재료(34)의 측부 등을 감싸는 상태가 되고, 상부칩(30)을 외부로부터 보호하는 역할을 한다.
선택적으로, 도 5e에서 보듯이 상기 몰딩 컴파운드 수지(40)의 상면을 그라인딩하여, 상부칩(30)의 상면을 외부로 노출시킬 수 있고, 상기 상부칩(30)의 상면이 노출됨에 따라 상부칩의 열방출 효과를 크게 얻을 수 있다.
이어서, 웨이퍼 상태의 인터포저(20)에 대한 백그라인딩 공정을 진행하여 관통 실리콘 비아(22)의 하단부를 외부로 노출시킨다(도 5f 참조).
이때, 상기 인터포저(20)에 대한 백그라인딩 중 발생되는 열, 그리고 진동 등에 의하여 인터포저(20)가 한쪽으로 휘는 워피지(warpage) 현상이 발생하거나, 발생된 워피지 현상으로 인하여 상부칩(30)의 도전성 범프(32)가 인터포저(20)로부터 탈락될 우려가 있으므로, 상부칩(30)들의 상면에 걸쳐 워피지 현상을 잡아줄 수 있는 지지플레이트(50, 소위 웨이퍼 서포트 시스템(Wafer Surpport System)이라 칭함)가 부착 지지된다.
이어서, 위와 같은 백그라인딩 공정에 의하여 인터포저(20)의 관통 실리콘 비아(22)의 하단부가 외부로 노출되는 상태가 되는 바, 관통 실리콘 비아(22)의 하단부에 솔더볼과 같은 도전성 입출력수단(24)을 융착시킨다(도 5g 참조).
연이어, 웨이퍼 상태인 인터포저(20)의 소잉라인을 따라 소잉공정을 진행하여, 인터포저(20)와 상부칩(30)이 적층된 채 개개 단위로 분리된다(도 5h 참조).
바람직하게는, 상기 지지플레이트(50)를 떼어낸 후, 인터포저(20)의 소잉라인 및 그 위의 몰딩 컴파운드 수지(40)의 소잉라인을 따라 소잉공정을 진행함으로써, 인터포저(20)와 복수의 상부칩(30)이 적층된 모듈이 개개 단위로 분리된다.
최종적으로, 상기 인터포저(20)와 복수의 상부칩(30)이 적층된 모듈을 기판(10)에 전기적 신호 교환 가능하게 부착시킨다(도 5i 참조).
보다 상세하게는, 인터포저(20)의 관통 실리콘 비아(22)에 부착된 도전성 입출력수단(24)을 기판(10)의 상면에 노출된 전도성패턴에 융착시킨 다음, 기판(10)과 인터포저(20) 사이에 도전성 입출력수단(24)을 절연시키는 동시에 잡아줄 수 있는 언더필 재료를 충진함으로써, 여러개의 칩이 인터포저를 매개로 기판위에 적층 구성된 3차원 실장형 반도체 패키지가 완성된다.
그러나, 상부칩 및 인터포져(interposer), 그리고 기판은 서로 다른 열팽창계수를 갖기 때문에, 기판 위에 인터포저의 도전성 입출력수단를 부착하는 일종의 열 발생 공정인 리플로우 공정이 진행될 때, 또한 웨이퍼 상태의 인터포저의 백면을 그라인딩하는 공정이 진행될 때, 기판과 인터포저 등의 에지부가 한쪽으로 휘어지는 워피지(휘어짐: warpage) 현상이 발생하고 있다.
이러한 워피지 현상이 발생하면, 상부칩의 도전성 범프가 인터포저로부터 탈락되거나, 인터포저의 관통 실리콘 비아에 부착된 도전성 입출력수단이 기판으로부터 탈락되는 등의 문제점이 야기된다.
또한, 워피지 현상을 방지하기 위한 지지플레이트를 사용함에도 불구하고, 상부칩 및 인터포져(interposer), 그리고 기판 간에 워피지 현상이 발생하므로, 고가의 지지플레이트를 사용하는 공정이 결국 불필요하게 소요됨에 따라, 제조 공정수 증가 및 제조 비용 증가를 초래하는 문제점이 있다.
본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 인터포저 위에 상부칩이 적층 부착된 상태에서 몰딩 컴파운드 수지를 인터포저 위에 몰딩할 때, 서로 다른 열팽창계수 및 휨 성질을 갖는 몰딩 컴파운드 수지를 다층으로 몰딩함으로써, 기존의 지지플레이트 사용없이도 워피지 현상을 방지할 수 있도록 한 칩 적층형 반도체 패키지 및 이의 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 칩 적층형 반도체 패키지는: 인터포저 위에 복수의 상부칩이 도전 가능하게 적층된 모듈을 기판에 전기적 신호 교환 가능하게 부착시킨 구조로서, 상기 인터포저의 상면에 걸쳐 상부칩을 감싸는 몰드층을 형성하되, 서로 다른 열팽창계수 및 휨 성질을 갖는 몰딩 컴파운드 수지를 차례로 몰딩시킨 멀티레이어 몰드층을 형성하여서 된 것을 특징으로 한다.
바람직하게는, 상기 멀티레이어 몰드층은: 열팽창계수가 제2몰드층에 비하여 크고, 휨 성질이 제2몰드층에 비하여 잘 휘어지는 몰딩수지를 이용하여 인터포저 및 상부칩의 표면에 몰딩된 제1몰드층과; 열팽창계수가 제1몰드층에 비하여 작고, 휨 성질이 제1몰드층에 비하여 덜 휘어지는 몰딩수지를 이용하여 제1몰드층 위에 몰딩되는 제2몰드층; 으로 구성된 것을 특징으로 한다.
더욱 바람직하게는, 상기 멀티레이어 몰드층은: 열팽창계수가 제2몰드층에 비하여 크고 휨 성질이 제2몰드층에 비하여 잘 휘어지는 몰딩수지를 이용하여 인터포저 및 상부칩의 표면에 몰딩된 제1몰드층과; 열팽창계수가 제1몰드층에 비하여 작고 휨 성질이 제1몰드층에 비하여 덜 휘어지는 몰딩수지를 이용하여 제1몰드층 위에 몰딩되는 제2몰드층과; 열팽창계수가 제2몰드층에 비하여 작고 휨 성질이 제2몰드층에 비하여 덜 휘어지는 몰딩수지를 이용하여 제2몰드층 위에 몰딩되는 제3몰드층; 으로 구성된 것을 특징으로 한다.
바람직하게는, 상기 상부칩의 상면은 인터포저의 백그라인딩 후에 이루어지는 멀티레이어 몰드층의 그라인딩에 의하여 외부로 노출되는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 칩 적층형 반도체 패키지 제조 방법은: 인터포저 위에 복수의 상부칩을 도전 가능하게 적층하는 단계와; 상기 인터포저의 상면에 걸쳐 상부칩을 감싸는 몰드층을 형성하되, 서로 다른 열팽창계수 및 휨 성질을 갖는 몰딩 컴파운드 수지를 차례로 몰딩시켜 이루어지는 멀티레이어 몰드층 형성 단계와; 인터포저의 관통 실리콘 비아의 하단부가 노출되도록 인터포저의 백면을 그라인딩하는 단계와; 상기 상부칩이 적층된 상태이면서 멀티레이어 몰드층이 몰딩된 인터포저를 기판 상에 전기적 신호 교환 가능하게 부착하는 단계; 를 포함하는 것을 특징으로 한다.
본 발명의 제1구현예에 따른 상기 멀티레이어 몰드층 형성 단계는: 인터포저 및 상부칩의 상면에 걸쳐, 열팽창계수가 제2몰드층에 비하여 크고 휨 성질이 제2몰드층에 비하여 잘 휘어지는 몰딩수지를 몰딩시켜 제1몰드층을 형성하는 단계와; 상기 제1몰드층의 표면에 걸쳐, 열팽창계수가 제1몰드층에 비하여 작고 휨 성질이 제1몰드층에 비하여 덜 휘어지는 몰딩수지를 몰딩시켜 제2몰드층을 형성하는 단계; 로 이루어지는 것을 특징으로 한다.
본 발명의 제2구현예에 따른 상기 멀티레이어 몰드층 형성 단계는: 인터포저 및 상부칩의 상면에 걸쳐, 열팽창계수가 제2몰드층에 비하여 크고 휨 성질이 제2몰드층에 비하여 잘 휘어지는 몰딩수지를 몰딩시켜 제1몰드층을 형성하는 단계와; 상기 제1몰드층의 표면에 걸쳐, 열팽창계수가 제1몰드층에 비하여 작고 휨 성질이 제1몰드층에 비하여 덜 휘어지는 몰딩수지를 몰딩시켜 제2몰드층을 형성하는 단계와; 상기 제2몰드층의 표면에 걸쳐, 열팽창계수가 제2몰드층에 비하여 작고 휨 성질이 제2몰드층에 비하여 덜 휘어지는 몰딩수지를 몰딩시켜 제3몰드층을 형성하는 단계; 로 이루어지는 것을 특징으로 한다.
바람직하게는, 상기 인터포저의 백면을 그라인딩하는 단계 후, 상부칩의 상면이 외부로 노출되도록 상부칩의 상면에 몰딩된 멀티레이어 몰드층을 그라인딩하는 단계가 더 진행되는 것을 특징으로 한다.
본 발명의 제3구현예에 따른 상기 멀티레이어 몰드층 형성 단계는: 인터포저 및 상부칩의 상면에 걸쳐, 열팽창계수가 제2몰드층에 비하여 크고 휨 성질이 제2몰드층에 비하여 잘 휘어지는 몰딩수지를 몰딩시켜 제1몰드층을 형성하는 단계와; 상기 상부칩의 상면에 몰딩된 제1몰드층을 그라인딩하여 상부칩의 상면을 노출시키는 단계와; 상기 인터포저 위의 제1몰드층 표면과 상부칩의 표면에 걸쳐, 열팽창계수가 제1몰드층에 비하여 작고 휨 성질이 제1몰드층에 비하여 덜 휘어지는 몰딩수지를 몰딩시켜 제2몰드층을 형성하는 단계; 로 이루어지는 것을 특징으로 한다.
본 발명의 제4구현예에 따른 상기 멀티레이어 몰드층 형성 단계는: 인터포저 및 상부칩의 상면에 걸쳐, 열팽창계수가 제2몰드층에 비하여 크고 휨 성질이 제2몰드층에 비하여 잘 휘어지는 몰딩수지를 몰딩시켜 제1몰드층을 형성하는 단계와; 상기 상부칩의 상면에 몰딩된 제1몰드층을 그라인딩하여 상부칩의 상면을 노출시키는 단계와; 상기 인터포저 위의 제1몰드층 표면과 상부칩의 표면에 걸쳐, 열팽창계수가 제1몰드층에 비하여 작고 휨 성질이 제1몰드층에 비하여 덜 휘어지는 몰딩수지를 몰딩시켜 제2몰드층을 형성하는 단계와; 상기 제2몰드층의 표면에 걸쳐, 열팽창계수가 제2몰드층에 비하여 작고 휨 성질이 제2몰드층에 비하여 덜 휘어지는 몰딩수지를 몰딩시켜 제3몰드층을 형성하는 단계; 로 이루어지는 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
첫째, 인터포저 및 상부칩의 표면에 서로 다른 열팽창계수 및 휨 성질을 갖는 몰딩 컴파운드 수지를 이용하여 멀티레이어 몰드층을 형성함으로써, 기판 위에 인터포저의 도전성 입출력수단를 부착하는 일종의 열 발생 공정인 리플로우 공정, 그리고 인터포저의 백면을 그라인딩하는 공정 등이 진행될 때, 멀티레이어 몰드층이 워피지 현상을 잡아주는 효과를 제공한다.
둘째, 기존에 워피지 현상을 방지하기 위한 지지플레이트를 별도로 사용하지 않고도, 멀티레이어 몰드층에서 워피지 현상을 잡아주게 되므로, 고가의 지지플레이트를 사용하는 공정을 생략할 수 있고, 그에 따라 제조 공정수 감소 및 제조 비용 감소를 도모할 수 있다.
도 1a 내지 도 1e는 본 발명의 제1실시예에 따른 칩 적층형 반도체 패키지 제조 공정을 도시한 단면도,
도 2a 내지 도 2f는 본 발명의 제2실시예에 따른 칩 적층형 반도체 패키지 제조 공정을 도시한 단면도,
도 3 및 도 4는 각각 본 발명의 제3 및 제4실시예에 따른 칩 적층형 반도체 패키지를 도시한 단면도,
도 5a 내지 도 5i는 종래의 칩 적층형 반도체 패키지 제조 공정을 도시한 단면도.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
제1실시예
첨부한 도 1a 내지 도 1e는 본 발명의 제1실시예에 따른 칩 적층형 반도체 패키지 제조 공정을 도시한 단면도이다.
먼저, 웨이퍼 상태의 인터포저(20) 위에 복수의 상부칩(30)을 도전 가능하게 부착한다.
상기 인터포저(20)는 웨이퍼 크기의 실리콘을 사용하여 제작되며, 상부칩(30)과 기판(10) 간의 도전 경로가 되는 다수의 관통 실리콘 비아(22)가 형성된 구조로 구비된다.
이때, 상기 인터포저(20)는 웨이퍼 백그라인딩을 실시하기 전 상태이므로, 관통 실리콘 비아(22)는 인터포저(20)의 상면에서 일정 깊이로 유지되어 그 하단부는 외부로 노출되지 않는 상태가 된다.
또한, 상기 인터포저(20)의 관통 실리콘 비아(22)는 파인피치를 이루는 상부칩(30)의 도전성 범프(32)와 정확하게 상하로 일대일 매칭되지 않으므로, 인터포저(20)의 상면에 재배선층(26)이 형성된다.
상기 상부칩(30)은 인터포저(20)에 전기적으로 적층 부착되도록 본딩패드에 도전성 범프(32)를 갖는 구조로 구비된다.
즉, 상기 상부칩(30)은 본딩패드에 도전성 범프(32: 예를 들어, 구리필러)를 범핑 공정에 의하여 미리 융착시킨 구조로 구비된다.
따라서, 복수개의 상부칩(30)을 인터포저(20)에 전기적 접속 가능하게 부착하되, 각 상부칩(30)의 도전성 범프(32)를 재배선층(26)의 패시베이션층(26-2)을 통해 노출된 재배선라인(26-1)에 통상의 리플로우 공정을 이용하여 융착시킨다.
이에, 상기 인터포저(20)의 관통 실리콘 비아(22)와 상기 상부칩(30)의 도전성 범프(32)가 재배선라인(26-1)에 의하여 도전 가능하게 연결되는 상태가 되고, 결국 상부칩(30)이 인터포저(20)에 대하여 전기적으로 연결되며 적층되는 상태가 된다.
또한, 상기 상부칩(30)과 인터포저(20) 사이에는 각 도전성 범프(32)를 강건하게 잡아주는 동시에 각 도전성 범프(32)를 절연시키는 언더필재료(34)가 충진된다.
다음으로, 상기 인터포저(20) 및 상부칩(30)의 상면에 걸쳐 본 발명의 제1실시예에 따른 멀티레이어 몰드층(60)을 형성하는 단계가 진행된다.
즉, 상기와 같이 인터포저(20) 위에 복수의 상부칩(30)을 도전 가능하게 적층한 후, 인터포저(20) 및 상부칩(30)의 표면에 걸쳐 오버 몰딩을 실시하되, 서로 다른 열팽창계수 및 휨 성질을 갖는 몰딩 컴파운드 수지를 차례로 오버 몰딩시킴으로써, 인터포저(20) 및 상부칩(30)의 표면에 멀티레이어 몰드층(60)이 형성된다.
본 발명의 제1실시예에 따른 멀티레이어 몰드층(60)은 인터포저(20) 및 상부칩(30)의 표면에 걸쳐 1차로 오버 몰딩되는 제1몰드층(61)과, 제1몰드층(61)의 표면에 걸쳐 2차로 오버 몰딩되는 제2몰드층(62)으로 구성된다(도 1a 참조).
이때, 상기 제1몰드층(61)은 열팽창계수가 제2몰드층(62)에 비하여 크고, 휨 성질(경화후 휘어지는 정도)이 제2몰드층(62)에 비하여 잘 휘어지는 몰딩수지를 이용하여 인터포저(20) 및 상부칩(30)의 표면에 오버 몰딩된다.
또한, 상기 제2몰드층(62)은 열팽창계수가 제1몰드층(61)에 비하여 작고, 휨 성질(경화후 휘어지는 정도)이 제1몰드층(61)에 비하여 덜 휘어지는 몰딩수지를 이용하여 제1몰드층(61)의 표면에 오버 몰딩된다.
이어서, 웨이퍼 상태의 인터포저(20)에 대한 백그라인딩 공정을 진행하여 관통 실리콘 비아(22)의 하단부를 외부로 노출시킨다(도 1b 참조).
이때, 상기 인터포저(20)에 대한 백그라인딩 중 발생되는 열, 그리고 진동 등에 의하여 인터포저(20)가 한쪽으로 휘는 워피지(warpage) 현상이 발생하거나, 발생된 워피지 현상으로 인하여 상부칩(30)의 도전성 범프(32)가 인터포저(20)로부터 탈락될 우려가 있지만, 제1몰드층(61)에서 1차로 워피지 현상을 잡아주는 역할을 하고, 제2몰드층(62)에서 2차로 워피지 현상을 잡아주는 역할을 하게 된다.
보다 상세하게는, 상기 인터포저(20)에 대한 백그라인딩 중 발생되는 열, 그리고 진동 등에 의하여 인터포저(20)가 휘어지는 워피지 현상을 제1몰드층(61)에서 완충시키고, 인터포저(20)의 워피지 영향에 의하여 제1몰드층(61)이 휘어지려는 현상을 제2몰드층(62) 즉, 열팽창계수가 제1몰드층(61)에 비하여 작고, 휨 성질(경화후 휘어지는 정도)이 제1몰드층(61)에 비하여 덜 휘어지는 제2몰드층(62)에서 잡아주게 된다.
따라서, 기존에 워피지 현상을 방지하기 위한 지지플레이트(WSS)를 별도로 사용하지 않고도, 제1몰드층(61)과 제2몰드층(62)을 포함하는 본 발명의 제2실시예에 따른 멀티레이어 몰드층(60)에서 워피지 현상을 잡아주게 되므로, 고가의 지지플레이트를 사용하는 공정을 생략할 수 있고, 그에 따라 제조 공정수 감소 및 제조 비용 감소를 도모할 수 있다.
선택적으로, 첨부한 도 1c에서 보듯이 상기 인터포저(20)의 백면을 그라인딩하여 관통 실리콘 비아(22)의 하단부를 외부로 노출시킨 후, 상부칩(30)의 상면에 몰딩된 멀티레이어 몰드층(60)을 그라인딩하는 단계를 더 진행하여, 상부칩(30)의 상면이 외부로 노출되도록 함으로써, 상부칩(30)의 전기적 작동시 발생하는 열을 외부로 방출시키는 효과를 크게 얻어 낼 수 있다.
물론, 상기 상부칩(30)의 측면 및 인터포저(20)의 상면에는 멀티레이어 몰드층(60)이 그대로 유지된다.
이어서, 상기 인터포저(20)의 관통 실리콘 비아(22)의 하단부에 솔더볼과 같은 도전성 입출력수단(24)을 융착시키는 단계와, 상호 적층된 인터포저(20)와 상부칩(30)이 개개 모듈 단위로 분리되도록 웨이퍼 상태인 인터포저(20)의 소잉라인을 따라 소잉공정을 진행하는 단계가 순차 진행된다(도 1d 참조).
최종적으로, 상기 인터포저(20)의 관통 실리콘 비아(22)에 부착된 도전성 입출력수단(24)을 기판(10)의 상면에 노출된 전도성패턴에 융착시킨 다음, 기판(10)과 인터포저(20) 사이에 도전성 입출력수단(24)을 절연시키는 동시에 잡아줄 수 있는 언더필 재료를 충진함으로써, 여러개의 상부칩이 인터포저를 매개로 기판과 도전 가능하게 연결된 구조의 3차원 실장형 반도체 패키지가 완성된다(도 1e 참조).
제2실시예
첨부한 도 2a 내지 도 2f는 본 발명의 제2실시예에 따른 칩 적층형 반도체 패키지 제조 공정을 도시한 단면도이다.
먼저, 상기한 제1실시예와 동일하게 웨이퍼 상태의 인터포저(20) 위에 복수의 상부칩(30)을 도전 가능하게 부착하는 단계가 진행된다.
이에, 상기 인터포저(20)의 관통 실리콘 비아(22)와 상기 상부칩(30)의 도전성 범프(32)가 재배선라인(26-1)에 의하여 도전 가능하게 연결되는 상태가 되고, 결국 상부칩(30)이 인터포저(20)에 대하여 전기적으로 연결되며 적층되는 상태가 된다.
물론, 상기 상부칩(30)과 인터포저(20) 사이에는 각 도전성 범프(32)를 강건하게 잡아주는 동시에 각 도전성 범프(32)를 절연시키는 언더필재료(34)가 충진된다.
다음으로, 상기 인터포저(20) 및 상부칩(30)의 상면에 걸쳐 본 발명의 제2실시예에 따른 멀티레이어 몰드층(60)을 형성하는 단계가 진행된다.
즉, 서로 다른 열팽창계수 및 휨 성질을 갖는 제1몰드층(61) 및 제2몰드층(62)을 포함하는 멀티레이어 몰드층(60)이 인터포저(20) 및 상부칩(30)의 표면에 형성된다.
본 발명의 본 발명의 제2실시예에 따른 멀티레이어 몰드층(60)을 형성하기 위하여, 먼저 인터포저(20) 및 상부칩(30)의 상면에 걸쳐 열팽창계수가 제2몰드층(62)에 비하여 크고 휨 성질이 제2몰드층(62)에 비하여 잘 휘어지는 몰딩수지로 채택된 제1몰드층(61)이 몰딩된다(도 2a 참조).
이어서, 상기 상부칩(30)의 상면에 몰딩된 제1몰드층(61)을 그라인딩하여 상부칩(30)의 상면을 노출시키는 단계가 진행된다(도 2b 참조).
이렇게 제1몰드층(61)을 그라인딩하여 상부칩(30)의 상면을 노출시키는 이유는 기존의 지지플레이트(WWS)를 대신할 수 있는 제2몰드층(62)을 상부칩(30)의 상면에 형성하기 위함에 있다.
이때, 상기 상부칩(30)의 측면 및 인터포저(20)의 상면에는 제1몰드층(61)이그대로 몰딩된 채 유지된다.
다음으로, 상기 인터포저(20) 위의 제1몰드층(61) 표면과 상부칩(30)의 표면에 걸쳐, 열팽창계수가 제1몰드층(61)에 비하여 작고 휨 성질이 제1몰드층(61)에 비하여 덜 휘어지는 몰딩수지로 채택된 제2몰드층(62)이 몰딩된다(도 2c 참조).
이어서, 웨이퍼 상태의 인터포저(20)에 대한 백그라인딩 공정을 진행하여 관통 실리콘 비아(22)의 하단부를 외부로 노출시킨다(도 2d 참조).
이때, 상기 인터포저(20)에 대한 백그라인딩 중 발생되는 열, 그리고 진동 등에 의하여 인터포저(20)가 한쪽으로 휘는 워피지(warpage) 현상이 발생하거나, 발생된 워피지 현상으로 인하여 상부칩(30)의 도전성 범프(32)가 인터포저(20)로부터 탈락될 우려가 있지만, 인터포저(20) 위의 제1몰드층(61)에서 1차로 워피지 현상을 잡아주는 역할을 하고, 제1몰드층(61) 및 상부칩(30) 위의 제2몰드층(62)에서 2차로 워피지 현상을 잡아주는 역할을 하게 된다.
보다 상세하게는, 상기 인터포저(20)에 대한 백그라인딩 중 발생되는 열, 그리고 진동 등에 의하여 인터포저(20)가 휘어지는 워피지 현상을 제1몰드층(61)에서 완충시키고, 인터포저(20)의 워피지 영향에 의하여 상부칩(30)이 탈락되려는 현상을 제2몰드층(61) 즉, 열팽창계수가 제1몰드층(61)에 비하여 작고, 휨 성질(경화후 휘어지는 정도)이 제1몰드층(61)에 비하여 덜 휘어지는 제2몰드층(62)에서 잡아주게 된다.
따라서, 기존에 워피지 현상을 방지하기 위한 지지플레이트(WSS)를 별도로 사용하지 않고도, 제1몰드층(61)과 제2몰드층(62)을 포함하는 본 발명의 제2실시예에 따른 멀티레이어 몰드층(60)에서 워피지 현상을 잡아주게 되므로, 고가의 지지플레이트를 사용하는 공정을 생략할 수 있고, 그에 따라 제조 공정수 감소 및 제조 비용 감소를 도모할 수 있다.
이어서, 상기 인터포저(20)의 관통 실리콘 비아(22)의 하단부에 솔더볼과 같은 도전성 입출력수단(24)을 융착시키는 단계와, 상호 적층된 인터포저(20)와 상부칩(30)이 개개 모듈 단위로 분리되도록 웨이퍼 상태인 인터포저(20)의 소잉라인을 따라 소잉공정을 진행하는 단계가 순차 진행된다(도 2e 참조).
최종적으로, 상기 인터포저(20)의 관통 실리콘 비아(22)에 부착된 도전성 입출력수단(24)을 기판(10)의 상면에 노출된 전도성패턴에 융착시킨 다음, 기판(10)과 인터포저(20) 사이에 도전성 입출력수단(24)을 절연시키는 동시에 잡아줄 수 있는 언더필 재료를 충진함으로써, 여러개의 상부칩이 인터포저를 매개로 기판과 도전 가능하게 연결된 구조의 3차원 실장형 반도체 패키지가 완성된다(도 2f 참조).
제3실시예
첨부한 도 3은 본 발명의 제3실시예에 따른 칩 적층형 반도체 패키지를 도시한 단면도이다.
본 발명의 제3실시예는 상기한 제1실시예와 동일하게 구성되고, 단지 제2몰드층(62)의 표면에 제3몰드층(63)이 더 형성된 점에 특징이 있다.
즉, 본 발명의 제3실시예에 따른 멀티레이어 몰드층(60)은 제1실시예와 같이 열팽창계수가 제2몰드층(62)에 비하여 크고 휨 성질이 제2몰드층(62)에 비하여 잘 휘어지는 몰딩수지를 이용하여 인터포저(20) 및 상부칩(30)의 표면에 몰딩된 제1몰드층(61) 및 열팽창계수가 제1몰드층(61)에 비하여 작고 휨 성질이 제1몰드층(61)에 비하여 덜 휘어지는 몰딩수지를 이용하여 제1몰드층(61) 위에 몰딩되는 제2몰드층(62)을 포함하고, 열팽창계수가 제2몰드층(62)에 비하여 작고 휨 성질이 제2몰드층(62)에 비하여 덜 휘어지는 몰딩수지를 이용하여 제2몰드층(62) 위에 몰딩되는 제3몰드층(63)을 더 포함하는 점에 특징이 있다.
따라서, 상기 인터포저(20)에 대한 백그라인딩 중 발생되는 열, 그리고 진동 등에 의하여 인터포저(20)가 휘어지는 워피지 현상을 제1몰드층(61)에서 완충시키고, 인터포저(20)의 워피지 영향에 의하여 제1몰드층(61)이 휘어지려는 현상을 제2몰드층(62)에서 잡아주게 되며, 더욱이 제2몰드층(62)에 비하여 열팽창계수가 작고 휘어지려는 성질 또한 덜 휘어지는 특성을 갖는 제3몰드층(63)이 제2몰드층(62)을 보조하여 인터포저(20)의 워피지 현상 및 제1몰드층(61)이 휘어지려는 현상을 차단하는 역할을 하게 된다.
제4실시예
첨부한 도 4는 본 발명의 제4실시예에 따른 칩 적층형 반도체 패키지를 도시한 단면도이다.
본 발명의 제4실시예는 상기한 제2실시예와 동일하게 구성되고, 단지 제2몰드층(62)의 표면에 제3몰드층(63)이 더 형성된 점에 특징이 있다.
본 발명의 제4실시예에 따른 멀티레이어 몰드층(60)은 인터포저(20) 및 상부칩(30)의 상면에 걸쳐 열팽창계수가 제2몰드층(62)에 비하여 크고 휨 성질이 제2몰드층(62)에 비하여 잘 휘어지는 몰딩수지를 채택하여 제1몰드층을 형성하는 단계와, 상기 상부칩(30)의 상면에 몰딩된 제1몰드층(61)을 그라인딩하여 상부칩(30)의 상면을 노출시키는 단계와, 상기 인터포저(20) 위의 제1몰드층(61) 표면과 상부칩(30)의 표면에 걸쳐 열팽창계수가 제1몰드층(61)에 비하여 작고 휨 성질이 제1몰드층(61)에 비하여 덜 휘어지는 몰딩수지를 채택하여 제2몰드층(62)을 형성하는 단계 후, 상기 제2몰드층(62)의 표면에 걸쳐 열팽창계수가 제2몰드층(62)에 비하여 작고 휨 성질이 제2몰드층(62)에 비하여 덜 휘어지는 몰딩수지를 채택하여 제3몰드층을 형성하는 단계를 더 진행하여 구성된다.
따라서, 상기 인터포저(20)에 대한 백그라인딩 중 발생되는 열, 그리고 진동 등에 의하여 인터포저(20)가 휘어지는 워피지 현상을 제1몰드층(61)에서 완충시키고, 인터포저(20)의 워피지 영향에 의하여 상부칩(30)이 탈락되려는 현상을 제2몰드층(62)에서 잡아주게 되며, 더욱이 제2몰드층(62)에 비하여 열팽창계수가 작고 휘어지려는 성질 또한 덜 휘어지는 특성을 갖는 제3몰드층(63)이 제2몰드층(62)을 잡아주는 상태가 되므로 인터포저(20)의 워피지 영향에 의하여 상부칩(30)이 탈락되려는 현상을 보다 용이하게 방지할 수 있다.
10 : 기판
20 : 인터포저
22 : 관통 실리콘 비아
24 : 도전성 입출력수단
26 : 재배선층
26-1 : 재배선라인
26-2 : 패시베이션층
30 : 상부칩
32 : 도전성 범프
34 : 언더필재료
40 : 몰딩 컴파운드 수지
50 : 지지플레이트
60 : 멀티레이어 몰드층
61 : 제1몰드층
62 : 제2몰드층
63 : 제3몰드층

Claims (10)

  1. 삭제
  2. 인터포저 위에 복수의 상부칩이 도전 가능하게 적층된 모듈을 기판에 전기적 신호 교환 가능하게 부착시킨 칩 적층형 반도체 패키지에 있어서,
    상기 인터포저의 상면에 걸쳐 상부칩을 감싸는 몰드층을 형성하되, 서로 다른 열팽창계수 및 휨 성질을 갖는 몰딩 컴파운드 수지를 차례로 몰딩시킨 멀티레이어 몰드층을 형성하되,
    상기 멀티레이어 몰드층은:
    열팽창계수가 제2몰드층에 비하여 크고, 휨 성질이 제2몰드층에 비하여 잘 휘어지는 몰딩수지를 이용하여 인터포저 및 상부칩의 표면에 몰딩된 제1몰드층과;
    상기 상부칩의 상면에 몰딩된 제1몰드층을 그라인딩하여 상부칩의 상면을 노출시킨 다음, 열팽창계수가 제1몰드층에 비하여 작고 휨 성질이 제1몰드층에 비하여 덜 휘어지는 몰딩수지를 이용하여 상기 인터포저 위의 제1몰드층 표면과 상부칩의 표면에 걸쳐 몰딩되는 제2몰드층;
    으로 구성된 것을 특징으로 하는 칩 적층형 반도체 패키지.
  3. 인터포저 위에 복수의 상부칩이 도전 가능하게 적층된 모듈을 기판에 전기적 신호 교환 가능하게 부착시킨 칩 적층형 반도체 패키지에 있어서,
    상기 인터포저의 상면에 걸쳐 상부칩을 감싸는 몰드층을 형성하되, 서로 다른 열팽창계수 및 휨 성질을 갖는 몰딩 컴파운드 수지를 차례로 몰딩시킨 멀티레이어 몰드층을 형성하되,
    상기 멀티레이어 몰드층은:
    열팽창계수가 제2몰드층에 비하여 크고, 휨 성질이 제2몰드층에 비하여 잘 휘어지는 몰딩수지를 이용하여 인터포저 및 상부칩의 표면에 몰딩된 제1몰드층과;
    상기 상부칩의 상면에 몰딩된 제1몰드층을 그라인딩하여 상부칩의 상면을 노출시킨 다음, 열팽창계수가 제1몰드층에 비하여 작고 휨 성질이 제1몰드층에 비하여 덜 휘어지는 몰딩수지를 이용하여 상기 인터포저 위의 제1몰드층 표면과 상부칩의 표면에 걸쳐 몰딩되는 제2몰드층과;
    열팽창계수가 제2몰드층에 비하여 작고 휨 성질이 제2몰드층에 비하여 덜 휘어지는 몰딩수지를 이용하여 제2몰드층 위에 몰딩되는 제3몰드층;
    으로 구성된 것을 특징으로 하는 칩 적층형 반도체 패키지.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 인터포저 위에 복수의 상부칩을 도전 가능하게 적층하는 단계와;
    상기 인터포저의 상면에 걸쳐 상부칩을 감싸는 몰드층을 형성하되, 서로 다른 열팽창계수 및 휨 성질을 갖는 몰딩 컴파운드 수지를 차례로 몰딩시켜 이루어지는 멀티레이어 몰드층 형성 단계와;
    인터포저의 관통 실리콘 비아의 하단부가 노출되도록 인터포저의 백면을 그라인딩하는 단계와;
    상기 상부칩이 적층된 상태이면서 멀티레이어 몰드층이 몰딩된 인터포저를 기판 상에 전기적 신호 교환 가능하게 부착하는 단계;
    를 포함하되,
    상기 멀티레이어 몰드층 형성 단계는:
    인터포저 및 상부칩의 상면에 걸쳐, 열팽창계수가 제2몰드층에 비하여 크고 휨 성질이 제2몰드층에 비하여 잘 휘어지는 몰딩수지를 몰딩시켜 제1몰드층을 형성하는 단계와;
    상기 상부칩의 상면에 몰딩된 제1몰드층을 그라인딩하여 상부칩의 상면을 노출시키는 단계와;
    상기 인터포저 위의 제1몰드층 표면과 상부칩의 표면에 걸쳐, 열팽창계수가 제1몰드층에 비하여 작고 휨 성질이 제1몰드층에 비하여 덜 휘어지는 몰딩수지를 몰딩시켜 제2몰드층을 형성하는 단계;
    로 이루어지는 것을 특징으로 하는 칩 적층형 반도체 패키지 제조 방법.
  10. 인터포저 위에 복수의 상부칩을 도전 가능하게 적층하는 단계와;
    상기 인터포저의 상면에 걸쳐 상부칩을 감싸는 몰드층을 형성하되, 서로 다른 열팽창계수 및 휨 성질을 갖는 몰딩 컴파운드 수지를 차례로 몰딩시켜 이루어지는 멀티레이어 몰드층 형성 단계와;
    인터포저의 관통 실리콘 비아의 하단부가 노출되도록 인터포저의 백면을 그라인딩하는 단계와;
    상기 상부칩이 적층된 상태이면서 멀티레이어 몰드층이 몰딩된 인터포저를 기판 상에 전기적 신호 교환 가능하게 부착하는 단계;
    를 포함하되,
    상기 멀티레이어 몰드층 형성 단계는:
    인터포저 및 상부칩의 상면에 걸쳐, 열팽창계수가 제2몰드층에 비하여 크고 휨 성질이 제2몰드층에 비하여 잘 휘어지는 몰딩수지를 몰딩시켜 제1몰드층을 형성하는 단계와;
    상기 상부칩의 상면에 몰딩된 제1몰드층을 그라인딩하여 상부칩의 상면을 노출시키는 단계와;
    상기 인터포저 위의 제1몰드층 표면과 상부칩의 표면에 걸쳐, 열팽창계수가 제1몰드층에 비하여 작고 휨 성질이 제1몰드층에 비하여 덜 휘어지는 몰딩수지를 몰딩시켜 제2몰드층을 형성하는 단계;
    상기 제2몰드층의 표면에 걸쳐, 열팽창계수가 제2몰드층에 비하여 작고 휨 성질이 제2몰드층에 비하여 덜 휘어지는 몰딩수지를 몰딩시켜 제3몰드층을 형성하는 단계;
    로 이루어지는 것을 특징으로 하는 칩 적층형 반도체 패키지 제조 방법.
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