KR101652704B1 - Electronic parts having inductor - Google Patents

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김철호
서병준
인치훈
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Abstract

Disclosed is an electronic part which includes four inductors with a wiring shape; and a wall which surrounds gaps between the four inductors and the circumference of the four inductors. The wiring shape of each of the four inductors is an octagon where the four edges of a rectangle are cut. According to the electronic part, an inductor is manufactured with a semiconductor chip. the size of the inductor can be reduced. Also, the test of a semiconductor device can be optimized by manufacturing inductors on a substrate.

Description

인덕터를 포함하는 전자 부품{ELECTRONIC PARTS HAVING INDUCTOR}ELECTRONIC PARTS HAVING INDUCTOR < RTI ID = 0.0 >

본 발명은 인덕터를 포함하는 전자 부품에 관한 것으로, 더욱 상세하게는 멤즈(MEMS) 소자를 이용한 반도체의 테스트를 위한 보드의 크기를 최소화할 수 있는 칩형 전자 부품에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electronic component including an inductor, and more particularly, to a chip-type electronic component capable of minimizing the size of a board for testing a semiconductor using a MEMS element.

도 1은 일반적인 반도체 장치(1000)와 테스터(Tester, 3000), 그리고 테스트용 보드(2000)의 구성도를 나타낸다.FIG. 1 shows a configuration diagram of a general semiconductor device 1000, a tester 3000, and a test board 2000.

도 1로부터 알 수 있는 바와 같이, 반도체 장치(1000)를 테스트하기 위해서는 반도체 장치(1000)측의 입력 단자 및 출력 단자 사이에 인덕터 및 커패시터를 포함하는 회로를 이용한 테스트용 보드(2000)가 삽입되고, 테스트용 보드(2000)의 인덕터로부터 테스터(3000)가 전기 신호를 검출하여 해당 반도체 장치(1000)의 양품 여부를 판단하게 된다.1, in order to test the semiconductor device 1000, a test board 2000 using a circuit including an inductor and a capacitor is inserted between an input terminal and an output terminal on the semiconductor device 1000 side , The tester 3000 detects an electric signal from the inductor of the test board 2000 to determine whether the semiconductor device 1000 is good or not.

그런데, 반도체 장치(1000) 내부에 동시에 동일한 테스트해야 할 디바이스가 많이 포함되어 있을 경우, 테스트용 보드(2000)에 포함되는 인덕터 및 커패시터의 개수가 너무 많아져서, 테스트용 보드(2000)의 크기가 커지는 문제점이 발생하게 된다.However, if a large number of devices to be tested are included in the semiconductor device 1000 at the same time, the number of inductors and capacitors included in the test board 2000 becomes too large, A problem of enlargement occurs.

국내공개특허공보 제10-2007-0098570호(2007년 10월 5일 공개) : 반도체 장치의 제조방법 및 반도체 장치.Korean Patent Laid-Open Publication No. 10-2007-0098570 (published on October 5, 2007): Method of manufacturing semiconductor device and semiconductor device.

본 발명은 전술한 바와 같은 기술적 과제를 해결하는 데 목적이 있는 발명으로서, 인덕터를 반도체 칩으로 제작하여 그 크기를 감소시킨 인덕터를 포함하는 전자 부품을 제공하는 것에 그 목적이 있다.An object of the present invention is to provide an electronic device including an inductor in which an inductor is made of a semiconductor chip and whose size is reduced.

아울러, 본 발명은 다수의 인덕터를 하나의 기판상에 제작하는 것에 의해 반도체 장치의 테스트에 최적화한 인덕터를 포함하는 전자 부품을 제공하는 것에도 그 목적이 있다.It is another object of the present invention to provide an electronic component including an inductor optimized for testing a semiconductor device by fabricating a plurality of inductors on a single substrate.

본 발명의 바람직한 일실시예에 따른 전자 부품은, 평면도상에서 볼 때 제 1 단자로부터 제 2 단자로 권선 형태로 형성된 인덕터; 및 상기 인덕터를 둘러싸는 벽;을 포함하되, 상기 권선 형태는, 사각형의 네 모서리가 절단되어, 팔각형 형상인 것을 특징으로 한다. 아울러, 상기 권선 형태는, 사각형의 절단된 형상의 구간 폭이, 절단되지 않은 형상의 구간 폭보다 더 넓은 것이 바람직하다.An electronic device according to a preferred embodiment of the present invention includes: an inductor formed in a winding form from a first terminal to a second terminal in a plan view; And a wall surrounding the inductor, wherein the winding shape is an octagonal shape in which four corners of the square are cut off. In addition, it is preferable that the winding shape is such that the section width of the cut shape of the quadrangle is wider than the section width of the uncut shape.

또한, 상기 제 1 단자는 상기 권선 형태의 내부에 위치하고, 상기 제 2 단자는 상기 권선 형태의 외부에 위치하는 것을 특징으로 한다. 구체적으로, 외부 회로와 연결시, 상기 제 1 단자는, 상기 인덕터로부터 출력되는 신호를 위한 출력 단자가 되고, 상기 제 2 단자는, 상기 인덕터로 입력되는 신호를 위한 입력 단자가 되는 것이 바람직하다. 아울러, 상기 제 2 단자는, 상기 벽이 끊긴 사이 공간에 형성된 것을 특징으로 한다. 바람직하게는, 외부 회로와 연결시, 상기 벽은, 접지 단자와 연결될 수 있다. Further, the first terminal is located inside the winding shape, and the second terminal is located outside the winding shape. Specifically, when connected to an external circuit, the first terminal is an output terminal for a signal output from the inductor, and the second terminal is an input terminal for a signal input to the inductor. In addition, the second terminal is formed in a space between the walls. Preferably, upon connection with an external circuit, the wall may be connected to a ground terminal.

아울러, 상기 인덕터 및 상기 벽은, 표면이 도전성 재질인 것이 바람직하다. 구체적으로, 상기 인덕터 및 상기 벽은, 기판상에 Ti 및 Cu를 포함하는 제 1 메탈층 위에, 도금에 의해 도금층이 형성된 것을 특징으로 한다.
In addition, it is preferable that the surface of the inductor and the wall is made of a conductive material. Specifically, the inductor and the wall are characterized in that a plating layer is formed on the first metal layer including Ti and Cu on the substrate by plating.

본 발명의 바람직한 다른 실시예에 따른 전자 부품은, 권선 형태로 형성된 4개의 인덕터; 및 상기 4개의 인덕터의 사이 및 상기 4개의 인덕터의 둘레를 둘러싸는 벽;을 포함한다. 상기 4개의 인덕터 각각의 권선 형태는, 사각형의 네 모서리가 절단되어, 팔각형 형상인 것을 특징으로 한다. 아울러, 상기 권선 형태는, 사각형의 절단된 형상의 구간 폭이, 절단되지 않은 형상의 구간 폭보다 더 넓은 것이 바람직하다.According to another preferred embodiment of the present invention, there is provided an electronic component comprising: four inductors formed in a winding shape; And a wall surrounding the four inductors and around the four inductors. Each of the four inductors is characterized in that the winding shape of each of the four inductors is an octagonal shape in which four corners of the square are cut off. In addition, it is preferable that the winding shape is such that the section width of the cut shape of the quadrangle is wider than the section width of the uncut shape.

아울러, 상기 4개의 인덕터 각각은, 제 1 단자 및 제 2 단자를 포함하되, 상기 제 1 단자는 상기 권선 형태의 내부에 위치하고, 상기 제 2 단자는 상기 권선 형태의 외부에 위치하는 것을 특징으로 한다. 또한, 외부 회로와 연결시, 상기 제 1 단자는, 상기 인덕터로부터 출력되는 신호를 위한 출력 단자가 되고, 상기 제 2 단자는, 상기 인덕터로 입력되는 신호를 위한 입력 단자가 되는 것이 바람직하다. 구체적으로, 상기 제 2 단자는, 상기 벽이 끊긴 사이 공간에 형성될 수 있다. 바람직하게는 상기 벽이 끊긴 사이 공간은, 상기 4개의 인덕터가 서로 이웃하지 않는, 상기 4개의 인덕터의 둘레에 형성되는 것을 특징으로 한다. In addition, each of the four inductors includes a first terminal and a second terminal, wherein the first terminal is located inside the winding shape, and the second terminal is located outside the winding shape . In addition, when connected to an external circuit, the first terminal is an output terminal for a signal output from the inductor, and the second terminal is preferably an input terminal for a signal input to the inductor. Specifically, the second terminal may be formed in a space between the walls. Preferably, the wall interrupted space is formed around the four inductors in which the four inductors are not adjacent to each other.

또한, 외부 회로와 연결시, 상기 벽은, 접지 단자와 연결될 수 있다. 아울러, 상기 4개의 인덕터 및 상기 벽은, 표면이 도전성 재질인 것을 특징으로 한다. 구체적으로, 상기 4개의 인덕터 및 상기 벽은, 기판상에 Ti 및 Cu를 포함하는 제 1 메탈층 위에, 도금에 의해 도금층이 형성된 것이 바람직하다.In addition, when connected to an external circuit, the wall may be connected to a ground terminal. In addition, the four inductors and the wall are characterized in that their surfaces are made of a conductive material. Specifically, it is preferable that the four inductors and the wall have a plating layer formed by plating on the first metal layer containing Ti and Cu on the substrate.

본 발명의 인덕터를 포함하는 전자 부품에 따르면, 인덕터를 반도체 칩으로 제작하여 그 크기를 감소시킬 수 있을 뿐만 아니라, 다수의 인덕터를 하나의 기판상에 제작하는 것에 의해 반도체 장치의 테스트에 최적화할 수 있다.According to the electronic component including the inductor of the present invention, not only the size of the inductor can be reduced by fabricating it as a semiconductor chip, but also by fabricating a plurality of inductors on one substrate, have.

도 1은 일반적인 반도체 장치와 테스터, 그리고 테스트용 보드의 구성도.
도 2는 본 발명의 바람직한 제 1 실시예에 따른 인덕터를 포함하는 전자 부품의 평면도.
도 3은 본 발명의 바람직한 제 1 실시예에 따른 인덕터를 포함하는 전자 부품의 패키지 내부 예시도.
도 4는 본 발명의 바람직한 제 1 실시예에 따른 인덕터를 포함하는 전자 부품의 단면도.
도 5는 본 발명의 바람직한 제 2 실시예에 따른 인덕터를 포함하는 전자 부품의 평면도.
도 6은 본 발명의 바람직한 제 2 실시예에 따른 인덕터를 포함하는 전자 부품과 커패시터의 MCP를 위한 평면도.1 is a schematic view of a general semiconductor device, a tester, and a test board.
2 is a plan view of an electronic component including an inductor according to a first preferred embodiment of the present invention.
3 is an illustration of an inside of a package of an electronic part including an inductor according to a first preferred embodiment of the present invention.
4 is a cross-sectional view of an electronic part including an inductor according to a first preferred embodiment of the present invention.
5 is a plan view of an electronic part including an inductor according to a second preferred embodiment of the present invention.
6 is a plan view for an MCP of an electronic component and a capacitor including an inductor according to a second preferred embodiment of the present invention.

이하, 첨부된 도면을 참조하면서 본 발명의 실시예들에 따른 인덕터를 포함하는 전자 부품에 대해 상세히 설명하기로 한다.Hereinafter, an electronic component including an inductor according to embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 하기의 실시예들은 본 발명을 구체화하기 위한 것일 뿐 본 발명의 권리 범위를 제한하거나 한정하는 것이 아님은 물론이다. 본 발명의 상세한 설명 및 실시예들로부터 본 발명이 속하는 기술 분야의 전문가가 용이하게 유추할 수 있는 것은 본 발명의 권리 범위에 속하는 것으로 해석된다.
It should be understood that the following embodiments of the present invention are only for embodying the present invention and do not limit or limit the scope of the present invention. It will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the present invention as defined by the following claims.

도 2는 본 발명의 바람직한 제 1 실시예에 따른 인덕터(110)를 포함하는 전자 부품(100)의 평면도이다. 2 is a plan view of an electronic component 100 including an inductor 110 according to a first preferred embodiment of the present invention.

도 2로부터 알 수 있는 바와 같이 본 발명의 바람직한 제 1 실시예에 따른 인덕터(110)를 포함하는 전자 부품(100)은, 평면도상에서 볼 때 제 1 단자(111)로부터 제 2 단자(112)로 권선(113) 형태로 형성된 인덕터(110) 및 인덕터(110)를 둘러싸는 벽(Wall, 120)을 포함한다. 권선(113) 형태는, 내부의 제 1 단자(111)로부터 외부의 제 2 단자(112)로 권취되는 형상인 것을 특징으로 한다.
2, the electronic component 100 including the inductor 110 according to the first preferred embodiment of the present invention includes a first terminal 111 to a second terminal 112 An inductor 110 formed in the form of a winding 113 and a wall 120 surrounding the inductor 110. The shape of the winding 113 is a shape that is wound from an internal first terminal 111 to an external second terminal 112.

구체적으로, 인덕터(110)의 권선(113) 형태는, 사각형의 네 모서리가 절단되어, 팔각형 형상인 것을 특징으로 한다. 즉, 사각형의 네 모서리가 절단되어 빗면을 이루게 된다. 아울러, 권선(113) 형태는, 사각형의 절단된 형상의 구간 폭(w1)이 절단되지 않은 형상의 구간 폭(w2)보다 더 넓은 것을 특징으로 한다. 사각형의 절개된 형상의 구간 폭은 절단되지 않은 형상의 구간 폭보다 5% 내지 10% 그 폭이 넓은 것이 바람직하다.Concretely, the shape of the winding 113 of the inductor 110 is characterized in that the quadrangular four corners are cut off and have an octagonal shape. That is, the four corners of the rectangle are cut to form a beveled surface. In addition, the form of the winding 113 is characterized in that the section width w1 of the cut shape of the quadrangle is wider than the section width w2 of the uncut form. It is preferable that the section width of the cut shape of the quadrangle is 5% to 10% larger than the section width of the uncut shape.

사각형의 네 모서리를 절단하여 팔각형 형상으로 설계하는 것에 의해 사각형 형상의 인덕터(110)의 모서리에서 많이 발생되는 와전류의 영향을 감소시킬 수 있다. 아울러, 사각형의 절단된 형상의 구간 폭(w1)을 절단되지 않은 형상의 구간 폭(w2)보다 넓게 설계하는 것에 의해, 꺾여진 짧은 절단된 구간에서 밀도가 높아지는 전류 밀도를 감소시킬 수 있을 것이다.
It is possible to reduce the influence of eddy currents which are generated at the corners of the inductor 110 of the rectangular shape by designing the octagonal shape by cutting four corners of the quadrangle. In addition, by designing the section width w1 of the cut shape of the quadrangle to be wider than the section width w2 of the uncut shape, it is possible to reduce the current density that increases the density in the shortened section.

아울러, 제 1 단자(111)는 권선(113) 형태의 내부에 위치하고, 제 2 단자(112)는 권선(113) 형태의 외부에 위치하는 것이 바람직하다. 아울러, 외부 회로와 연결시, 제 1 단자(111)는, 인덕터(110)로부터 출력되는 신호를 위한 출력 단자가 되고, 제 2 단자(112)는, 인덕터(110)로 입력되는 신호를 위한 입력 단자가 되는 것을 특징으로 한다.In addition, it is preferable that the first terminal 111 is located inside the shape of the winding 113 and the second terminal 112 is located outside the shape of the winding 113. The first terminal 111 is an output terminal for a signal output from the inductor 110 and the second terminal 112 is an input terminal for a signal input to the inductor 110. In addition, Terminal.

도 1에서 보면, 제 2 단자(112)는 반도체 장치(1000)측과 연결된 노드와 접속하고, 제 1 단자(111)는 테스터(3000)와 연결된 노드에 접속하게 된다.
1, the second terminal 112 is connected to a node connected to the semiconductor device 1000 side, and the first terminal 111 is connected to a node connected to the tester 3000.

도 3은 본 발명의 바람직한 제 1 실시예에 따른 인덕터(110)를 포함하는 전자 부품(100)의 패키지 내부 예시도이다. 3 is an internal view of an electronic component 100 including an inductor 110 according to a first preferred embodiment of the present invention.

도 3으로부터 알 수 있는 바와 같이, 패키지 시, 제 1 단자(111)는 패드로부터 긴 길이의 와이어를 이용하여 와이어 본딩되고, 제 2 단자(112)는 패드로부터 보다 짧은 길이의 와이어를 이용하여 와이어 본딩되게 된다. 와이어의 길이가 길어지면 주파수 특성이 열화되는 경향이 있다. 그런데, 일반적으로 테스트용 보드(2000)의 경우 테스터(3000)로 출력되는 신호의 주파수 특성에 비해 반도체 장치(1000)측으로부터 입력되는 신호의 주파수 특성이 좋을 필요가 있다. 이러한 반도체 장치(1000)측으로부터 입력되는 신호의 주파수 특성을 우수하게, 즉 인덕터(110)의 반사(Reflection) 특성을 최소화하기 위해 제 2 단자(112)가 입력 단자로 사용되는 것이 바람직하다. 아울러 본 발명의 제 2 단자(112)는, 벽(120)이 끊긴 사이 공간에 형성되어 보다 패드와 연결되는 와이어의 길이를 최소화를 도모하였다.
3, the first terminal 111 is wire-bonded using a long length of wire from the pad and the second terminal 112 is wire-bonded using a wire of a shorter length from the pad, Bonding. If the length of the wire becomes longer, the frequency characteristic tends to deteriorate. Generally, in the case of the test board 2000, the frequency characteristics of the signal input from the semiconductor device 1000 side need to be better than the frequency characteristics of the signal output to the tester 3000. It is preferable that the second terminal 112 is used as an input terminal in order to improve the frequency characteristic of the signal input from the semiconductor device 1000 side, that is, to minimize the reflection characteristic of the inductor 110. In addition, the second terminal 112 of the present invention is formed in a space between the walls 120 to minimize the length of the wire connected to the pad.

또한, 외부 회로와 연결시, 벽(120)은 접지 단자와 연결되는 것을 특징으로 한다. 이렇게 벽(120)을 접지 단자와 연결하는 것에 의해 인덕터(110)와 인덕터(110) 사이에서 발생할 수 있는 상호 인덕턴스를 최소화하여 보다 나은 인덕터(110) 특성을 얻을 수 있다.
In addition, when connected to an external circuit, the wall 120 is connected to a ground terminal. Thus, by connecting the wall 120 to the ground terminal, the mutual inductance that may occur between the inductor 110 and the inductor 110 can be minimized to obtain better inductor 110 characteristics.

도 4는 본 발명의 바람직한 제 1 실시예에 따른 인덕터(110)를 포함하는 전자 부품(100)의 단면도이다.4 is a cross-sectional view of an electronic component 100 including an inductor 110 according to a first preferred embodiment of the present invention.

도 4로부터 알 수 있는 바와 같이 본 발명의 바람직한 제 1 실시예에 따른 인덕터(110)를 포함하는 전자 부품(100)의 인덕터(110) 및 벽(120)은, 기판(Sub)상에 Ti 및 Cu를 포함하는 제 1 메탈층(M1) 위에 도금에 의해 도금층(P1)이 형성된 것을 특징으로 한다.4, the inductor 110 and the wall 120 of the electronic component 100 including the inductor 110 according to the first preferred embodiment of the present invention are formed on the substrate Sub, The plating layer P1 is formed on the first metal layer M1 including Cu by plating.

이때 제 1 메탈층(M1)은 도금을 위한 시드(Seed)로 작용하며, Ti 및 Cu의 스퍼터링에 의해 형성될 수 있다. 또한, 도금층(P1)은 도금에 의해 도전성 재질이며, 제 1 메탈층(M1) 위에 Cu, Ni 및 Au가 순차적으로 형성되는 것이 바람직하다. At this time, the first metal layer M 1 serves as a seed for plating, and may be formed by sputtering Ti and Cu. It is preferable that the plating layer P1 is made of a conductive material by plating, and Cu, Ni and Au are sequentially formed on the first metal layer M1.

아울러, 기판(Sub)은 반도체 기판으로, 유전상수가 작은 재질의 기판을 사용하는 것이 바람직하다.
In addition, it is preferable that the substrate Sub is a semiconductor substrate and a substrate having a small dielectric constant is used.

도 5는 본 발명의 바람직한 제 2 실시예에 따른 인덕터(210a, 210b, 210c, 210d)를 포함하는 전자 부품(200)의 평면도이다. 5 is a plan view of an electronic component 200 including inductors 210a, 210b, 210c, and 210d according to a second preferred embodiment of the present invention.

도 5는 본 발명의 바람직한 제 2 실시예에 따른 인덕터(210a, 210b, 210c, 210d)를 포함하는 전자 부품(200)에 대해 별도 언급이 없는 경우, 본 발명의 바람직한 제 2 실시예에 따른 인덕터(210a, 210b, 210c, 210d)를 포함하는 전자 부품(200) 또한 제 1 실시예에 따른 인덕터(110)를 포함하는 전자 부품(100)과 동일한 특징을 포함하다.5, there is no description of the electronic component 200 including the inductors 210a, 210b, 210c, and 210d according to the second preferred embodiment of the present invention. In the second preferred embodiment of the present invention, The electronic component 200 including the inductors 210a, 210b, 210c, and 210d also includes the same features as the electronic component 100 including the inductor 110 according to the first embodiment.

도 5로부터 알 수 있는 바와 같이 본 발명의 바람직한 제 2 실시예에 따른 인덕터(210a, 210b, 210c, 210d)를 포함하는 전자 부품(200)은, 권선(213a, 213b, 213c, 213d) 형태로 형성된 4개의 인덕터(210a, 210b, 210c, 210d), 4개의 인덕터(210a, 210b, 210c, 210d)의 사이 및 4개의 인덕터(210a, 210b, 210c, 210d)의 둘레를 둘러싸는 벽(220)을 포함한다. 권선(213a, 213b, 213c, 213d) 형태는, 내부의 제 1 단자(211a, 211b, 211c, 211d)로부터 외부의 제 2 단자(212a, 212b, 212c, 212d)로 권취되는 형상인 것을 특징으로 한다.
5, the electronic component 200 including the inductors 210a, 210b, 210c and 210d according to the second preferred embodiment of the present invention is formed in the form of the windings 213a, 213b, 213c and 213d A wall 220 surrounding the four inductors 210a, 210b, 210c and 210d formed, the four inductors 210a, 210b, 210c and 210d and the four inductors 210a, 210b, 210c and 210d, . The shape of the windings 213a, 213b, 213c, and 213d is a shape that is wound from the first terminals 211a, 211b, 211c, and 211d inside the second terminals 212a, 212b, 212c, do.

구체적으로, 4개의 인덕터(210a, 210b, 210c, 210d) 각각의 권선(213a, 213b, 213c, 213d) 형태는, 사각형의 네 모서리가 절단된 팔각형 형상인 것을 특징으로 한다. 아울러, 권선(213a, 213b, 213c, 213d) 형태는, 사각형의 절단된 형상의 구간 폭(w1)이 절단되지 않은 형상의 구간 폭(w2)보다 더 넓은 것을 특징으로 한다. 사각형의 절단된 형상의 구간 폭(w1)은 절단되지 않은 형상의 구간 폭(w2)보다 5% 내지 10% 그 폭이 넓은 것이 바람직하다.Concretely, the form of each of the windings 213a, 213b, 213c, and 213d of each of the four inductors 210a, 210b, 210c, and 210d is an octagonal shape in which quadrilateral four corners are cut. The shape of the windings 213a, 213b, 213c, and 213d is characterized in that the sectional width w1 of the cut shape of the quadrangle is wider than the sectional width w2 of the uncut shape. It is preferable that the section width w1 of the cut shape of the quadrangle is 5% to 10% larger than the section width w2 of the uncut shape.

사각형의 네 모서리가 절단하여, 즉 빗면을 이루도록 하여 팔각형 형상으로 설계하는 것에 의해 사각형 형상의 인덕터(210a, 210b, 210c, 210d)의 모서리에서 많이 발생되는 와전류의 영향을 감소시킬 수 있다. 아울러, 사각형의 절단된 형상의 구간 폭(w1)을 절단되지 않은 형상의 구간 폭(w2)보다 넓게 설계하는 것에 의해, 꺾여진 짧은 절단된 구간에서 밀도가 높아지는 전류 밀도를 감소시킬 수 있을 것이다.
It is possible to reduce the influence of the eddy currents generated at the edges of the rectangular inductors 210a, 210b, 210c and 210d by designing the four corners of the rectangle so as to form an oblique plane. In addition, by designing the section width w1 of the cut shape of the quadrangle to be wider than the section width w2 of the uncut shape, it is possible to reduce the current density that increases the density in the shortened section.

아울러, 4개의 인덕터(210a, 210b, 210c, 210d) 각각은, 제 1 단자(211a, 211b, 211c, 211d) 및 제 2 단자(212a, 212b, 212c, 212d)를 포함한다. 제 1 단자(211a, 211b, 211c, 211d)는 권선(213a, 213b, 213c, 213d) 형태의 내부에 위치하고, 제 2 단자(212a, 212b, 212c, 212d)는 권선(213a, 213b, 213c, 213d) 형태의 외부에 위치하는 것이 바람직하다. 아울러, 외부 회로와 연결시, 제 1 단자(211a, 211b, 211c, 211d)는, 인덕터(210a, 210b, 210c, 210d)로부터 출력되는 신호를 위한 출력 단자가 되고, 제 2 단자(212a, 212b, 212c, 212d)는, 인덕터(210a, 210b, 210c, 210d)로 입력되는 신호를 위한 입력 단자가 되는 것을 특징으로 한다.In addition, each of the four inductors 210a, 210b, 210c, and 210d includes first terminals 211a, 211b, 211c, and 211d and second terminals 212a, 212b, 212c, and 212d. The first terminals 211a, 211b, 211c and 211d are located in the form of windings 213a, 213b, 213c and 213d and the second terminals 212a, 212b, 212c and 212d are arranged inside the windings 213a, 213b, 213d, respectively. The first terminals 211a, 211b, 211c and 211d serve as output terminals for signals output from the inductors 210a, 210b, 210c and 210d, and the second terminals 212a and 212b 212c, and 212d are input terminals for signals input to the inductors 210a, 210b, 210c, and 210d.

도 1에서 보면, 제 2 단자(212a, 212b, 212c, 212d)는 반도체 장치(1000)측과 연결된 노드와 접속하고, 제 1 단자(211a, 211b, 211c, 211d)는 테스트용 보드(2000)와 연결된 노드에 접속하게 된다. 이러한 제 1 단자(211a, 211b, 211c, 211d) 및 제 2 단자(212a, 212b, 212c, 212d)의 접속의 특성에 관해서는 도 3에서 본 발명의 바람직한 제 1 실시예에 따른 인덕터(110)를 포함하는 전자 부품(100)의 패키지에서 설명한 바와 동일하다.1, the second terminals 212a, 212b, 212c and 212d are connected to nodes connected to the semiconductor device 1000, and the first terminals 211a, 211b, 211c and 211d are connected to a test board 2000, Lt; / RTI > The characteristics of the connection of the first terminals 211a, 211b, 211c and 211d and the second terminals 212a, 212b, 212c and 212d are shown in FIG. 3 in the inductor 110 according to the first preferred embodiment of the present invention. And the package of the electronic component 100 including the package.

아울러 본 발명의 제 2 단자(212a, 212b, 212c, 212d)는, 벽(220)이 끊긴 사이 공간에 형성되어 보다 패드와 연결되는 와이어의 길이를 최소화를 도모하였다. 구체적으로 벽(220)이 끊긴 사이 공간은, 4개의 인덕터(210a, 210b, 210c, 210d)가 서로 이웃하지 않는 4개의 인덕터(210a, 210b, 210c, 210d)의 둘레에 형성되는 것을 특징으로 한다.In addition, the second terminals 212a, 212b, 212c, and 212d of the present invention are formed in a space between the walls 220 to minimize the length of the wires connected to the pads. Specifically, the space between the walls 220 is characterized in that four inductors 210a, 210b, 210c, and 210d are formed around four inductors 210a, 210b, 210c, and 210d that are not adjacent to each other .

또한, 외부 회로와 연결시, 벽(220)은, 접지 단자와 연결되는 것을 특징으로 한다. 이렇게 벽(220)을 접지 단자와 연결하는 것에 의해 인덕터(210a, 210b, 210c, 210d)와 인덕터(210a, 210b, 210c, 210d) 사이에서 발생할 수 있는 상호 인덕턴스를 최소화하여 보다 나은 인덕터(210a, 210b, 210c, 210d) 특성을 얻을 수 있다.
Further, when connected to the external circuit, the wall 220 is connected to the ground terminal. By connecting the wall 220 to the ground terminal, the mutual inductance that may occur between the inductors 210a, 210b, 210c, 210d and the inductors 210a, 210b, 210c, 210d is minimized, 210b, 210c, and 210d can be obtained.

본 발명의 바람직한 제 2 실시예에 따른 인덕터(210a, 210b, 210c, 210d)를 포함하는 전자 부품(200)의 단면도도, 본 발명의 바람직한 제 1 실시예에 따른 인덕터(110)를 포함하는 전자 부품(100)의 단면도와 유사하다.Sectional view of an electronic component 200 including inductors 210a, 210b, 210c, and 210d according to a second preferred embodiment of the present invention is also a sectional view of an electronic device 200 including an inductor 110 according to a first preferred embodiment of the present invention. Is similar to the cross-sectional view of component 100.

즉, 본 발명의 바람직한 제 2 실시예에 따른 인덕터(210a, 210b, 210c, 210d)를 포함하는 전자 부품(200)은, 기판(Sub)상에 Ti 및 Cu를 포함하는 제 1 메탈층(M1) 위에 도금에 의해 도금층(P1)이 형성된 것을 특징으로 한다.That is, the electronic component 200 including the inductors 210a, 210b, 210c, and 210d according to the second preferred embodiment of the present invention includes a first metal layer M1 including Ti and Cu, The plating layer P1 is formed by plating.

이때 제 1 메탈층(M1)은 도금을 위한 시드(Seed)로 작용하며, Ti 및 Cu의 스퍼터링에 의해 형성될 수 있다. 또한, 도금층(P1)은 도금에 의해 도전성 재질이며, 제 1 메탈층(M1) 위에 Cu, Ni 및 Au가 순차적으로 형성되는 것이 바람직하다. At this time, the first metal layer M 1 serves as a seed for plating, and may be formed by sputtering Ti and Cu. It is preferable that the plating layer P1 is made of a conductive material by plating, and Cu, Ni and Au are sequentially formed on the first metal layer M1.

아울러, 기판(Sub)은 반도체 기판으로, 유전상수가 작은 재질의 기판을 사용하는 것이 바람직하다.
In addition, it is preferable that the substrate Sub is a semiconductor substrate and a substrate having a small dielectric constant is used.

도 6은 본 발명의 바람직한 제 2 실시예에 따른 인덕터(210a, 210b, 210c, 210d)를 포함하는 전자 부품(200)과 커패시터의 MCP를 위한 평면도이다. 6 is a plan view of an electronic component 200 including the inductors 210a, 210b, 210c, and 210d according to the second embodiment of the present invention and the MCP of the capacitor.

본 발명의 바람직한 제 2 실시예에 따른 인덕터(210a, 210b, 210c, 210d)를 포함하는 전자 부품(200)과 커패시터(Ca, Cb)를 하나의 칩 부품화하기 위하여, 도 1의 회로에 표시된 커패시터(Ca, Cb)가 기판(Sub)상에 탑재되어 MCP(Multi Chip Package)로 된다.In order to make the electronic components 200 including the inductors 210a, 210b, 210c and 210d according to the second preferred embodiment of the present invention and the capacitors Ca and Cb into one chip component, The capacitors Ca and Cb are mounted on the substrate Sub to become an MCP (Multi Chip Package).

이러한 MCP화에 의해, 도 1의 테스트용 보드(2000)에 탑재되는 부품은 보다 적은 면적에 효율적으로 형성될 수 있어, 더욱 작은 테스트용 보드(2000)의 구현이 가능함을 알 수 있다.It can be seen from FIG. 1 that components mounted on the test board 2000 can be efficiently formed with a smaller area by the MCP formation, and a smaller test board 2000 can be realized.

아울러, 본 발명의 인덕터(110, 210a, 210b, 210c, 210d)를 포함하는 전자 부품(100, 200)은 멤즈(MEMS) 공정을 이용하여 제조되는 것이 바람직하다.
In addition, the electronic components 100 and 200 including the inductors 110, 210a, 210b, 210c, and 210d of the present invention are preferably manufactured using a MEMS process.

상술한 바와 같이, 본 발명의 인덕터(110, 210a, 210b, 210c, 210d)를 포함하는 전자 부품(100, 200)에 따르면, 인덕터(110, 210a, 210b, 210c, 210d)를 반도체 칩으로 제작하여 그 크기를 감소시킬 수 있을 뿐만 아니라, 다수의 인덕터(110, 210a, 210b, 210c, 210d)를 하나의 기판(Sub)상에 제작하는 것에 의해 반도체 장치(1000)의 테스트에 최적화할 수 있음을 알 수 있다.According to the electronic components 100 and 200 including the inductors 110, 210a, 210b, 210c, and 210d of the present invention, the inductors 110, 210a, 210b, 210c, And can be optimized for testing of the semiconductor device 1000 by fabricating a plurality of inductors 110, 210a, 210b, 210c, and 210d on one substrate Sub. .

3000 : 테스터 1000 : 반도체 장치
2000 : 테스트용 보드 100, 200 : 전자 부품
110, 210a, 210b, 210c, 210d : 인덕터
111, 211a, 211b, 211c, 211d : 제 1 단자
112, 212a, 212b, 212c, 212d : 제 2 단자
113, 213a, 213b, 213c, 213d : 권선
120, 220 : 벽 Sub : 기판
M1 : 제 1 메탈층 P1 : 도금층3000: Tester 1000: Semiconductor device
2000: Test board 100, 200: Electronic parts
110, 210a, 210b, 210c, 210d:
111, 211a, 211b, 211c, and 211d:
112, 212a, 212b, 212c, 212d:
113, 213a, 213b, 213c, 213d: windings
120, 220: wall Sub: substrate
M1: first metal layer P1: plating layer

Claims (19)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 반도체 장치와 테스터 사이를 연결하여 동작할 수 있는 전자 부품에 있어서,
권선 형태로 형성된 4개의 인덕터; 및
상기 4개의 인덕터의 사이 및 상기 4개의 인덕터의 둘레를 둘러싸는 벽;을 포함하되,
상기 4개의 인덕터 각각은, 제 1 단자 및 제 2 단자를 포함하되,
상기 제 1 단자는 상기 권선 형태의 내부에 위치하고, 상기 제 2 단자는 상기 권선 형태의 외부에 위치하고,
외부 회로와 연결시 상기 제 1 단자는 상기 인덕터로부터 출력되는 신호를 위한 출력 단자가 되고, 상기 제 2 단자는 상기 인덕터로 입력되는 신호를 위한 입력 단자가 되고,
상기 제 1 단자는 상기 테스터로 입력될 신호를 출력하고, 상기 제 2 단자는 상기 반도체 장치의 출력 신호가 입력되고,
상기 제 2 단자는, 상기 벽이 끊긴 사이 공간에 형성되고,
상기 벽이 끊긴 사이 공간은, 상기 4개의 인덕터가 서로 이웃하지 않는 상기 4개의 인덕터의 둘레에 형성되고,
상기 4개의 인덕터 및 상기 벽은, 표면이 동일한 도전성 재질이되,
상기 4개의 인덕터 및 상기 벽은, 기판상에 Ti 및 Cu를 포함하는 제 1 메탈층 위에 도금에 의해 도금층이 형성되고,
상기 전자 부품은, 멤즈 공정을 이용하여 제조된 것을 특징으로 하는 전자 부품.An electronic component capable of operating by connecting between a semiconductor device and a tester,
Four inductors formed in a winding form; And
And a wall surrounding the four inductors and the periphery of the four inductors,
Each of the four inductors includes a first terminal and a second terminal,
Wherein the first terminal is located inside the winding form, the second terminal is located outside the winding form,
The first terminal is an output terminal for a signal output from the inductor, the second terminal is an input terminal for a signal input to the inductor,
Wherein the first terminal outputs a signal to be inputted to the tester, the second terminal receives an output signal of the semiconductor device,
The second terminal is formed in a space between the walls,
The wall interrupted space is formed around the four inductors in which the four inductors are not adjacent to each other,
Wherein the four inductors and the wall have the same conductive material,
The four inductors and the wall are formed by plating a plating layer on a first metal layer containing Ti and Cu on a substrate,
Wherein the electronic component is manufactured using a MEMS process. 제10항에 있어서,
상기 4개의 인덕터 각각의 권선 형태는,
사각형의 네 모서리가 절단되어, 팔각형 형상인 것을 특징으로 하는 전자 부품.11. The method of claim 10,
The winding form of each of the four inductors may be,
Wherein the four corners of the quadrangle are cut off to form an octagonal shape. 제11항에 있어서,
상기 권선 형태는,
사각형의 절단된 형상의 구간 폭이, 절단되지 않은 형상의 구간 폭보다 더 넓은 것을 특징으로 하는 전자 부품. 12. The method of claim 11,
In the winding configuration,
Wherein the section width of the cut shape of the quadrangle is wider than the section width of the non-cut shape. 삭제delete 삭제delete 삭제delete 삭제delete 제10항에 있어서,
외부 회로와 연결시, 상기 벽은,
접지 단자와 연결되는 것을 특징으로 하는 전자 부품.11. The method of claim 10,
Upon connection with an external circuit,
And the ground terminal is connected to the ground terminal. 삭제delete 삭제delete
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004107444A1 (en) * 2003-05-29 2004-12-09 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
KR20070098570A (en) 2006-03-31 2007-10-05 가부시끼가이샤 르네사스 테크놀로지 Manufacturing method of semiconductor device and semiconductor device
JP2011015292A (en) * 2009-07-03 2011-01-20 Tdk Corp Layered common-mode filter
KR20140026421A (en) * 2011-03-21 2014-03-05 자일링크스 인코포레이티드 Symmetrical center tap inductor structure
KR20140026775A (en) * 2012-08-23 2014-03-06 한국과학기술원 Inductor

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001044035A (en) * 1999-07-30 2001-02-16 Murata Mfg Co Ltd Laminated inductor
KR100995532B1 (en) * 2008-11-14 2010-11-22 한국과학기술원 A fabric type inductor of multi-layer structure

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004107444A1 (en) * 2003-05-29 2004-12-09 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
KR20070098570A (en) 2006-03-31 2007-10-05 가부시끼가이샤 르네사스 테크놀로지 Manufacturing method of semiconductor device and semiconductor device
JP2011015292A (en) * 2009-07-03 2011-01-20 Tdk Corp Layered common-mode filter
KR20140026421A (en) * 2011-03-21 2014-03-05 자일링크스 인코포레이티드 Symmetrical center tap inductor structure
KR20140026775A (en) * 2012-08-23 2014-03-06 한국과학기술원 Inductor

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