KR101650633B1 - Detecting write disturb in multi-port memories - Google Patents

Abstract

회로는 메모리 셀, 제1 회로, 및 제2 회로를 포함한다. 메모리 셀은 제1 제어 라인과 제2 제어 라인을 갖는다. 제1 제어 라인은 제1 제어 신호를 운송한다. 제2 제어 라인은 제2 제어 신호를 운송한다. 제1 회로는 제1 제어 라인, 제2 제어 라인, 및 노드와 결합된다. 제2 회로는 노드에 결합되고, 제1 클록 신호와 제2 클록 신호를 수신하도록 구성된다. 제1 회로와 제2 회로는, 제1 제어 신호, 제2 제어 신호, 제1 클록 신호 및 제2 클록 신호에 기초하여, 노드 상에서 노드 신호를 생성하도록 구성된다. 노드 신호의 논리값은 메모리 셀의 기록 방해(write disturb) 상태를 나타낸다.The circuit includes a memory cell, a first circuit, and a second circuit. The memory cell has a first control line and a second control line. The first control line carries a first control signal. The second control line carries a second control signal. The first circuit is coupled to the first control line, the second control line, and the node. The second circuit is coupled to the node and is configured to receive the first clock signal and the second clock signal. The first circuit and the second circuit are configured to generate a node signal on the node based on the first control signal, the second control signal, the first clock signal, and the second clock signal. The logical value of the node signal indicates the write disturb state of the memory cell.

Description

멀티 포트 메모리들에서의 기록 방해 검출{DETECTING WRITE DISTURB IN MULTI-PORT MEMORIES}[0001] DETECTING WRITE DISTURB IN MULTI-PORT MEMORIES [0002]

본 발명은 멀티 포트 메모리들에서의 기록 방해 검출에 관한 것이다.The present invention relates to recording disturbance detection in multiport memories.

멀티 포트 메모리 셀은 각 포트 상에서의 판독 또는 기록 동작이 서로 비동기적으로 어드레싱하게 해주는 독립적인 데이터 채널들을 제공한다. 설명을 하자면, 포트(P_A)와 같은 하나의 포트는 기록 액세싱되는 반면에, 포트(P_B)와 같은 다른 포트는 더미 판독 액세싱된다. 더미 판독이란 메모리 셀이 판독 액세싱되지는 않지만 다양한 신호들이 메모리 셀로 하여금 판독 유사 상태에 있게 하고 판독을 위한 데이터가 신뢰적이지 않는 상황을 일컫는다.The multiport memory cells provide independent data channels that allow read or write operations on each port to address each other asynchronously. To illustrate, one port, such as port P_A, is accessed for write access, while another port, such as port P_B, is dummy read accessed. Dummy read refers to a situation where a memory cell is not read accessed but various signals cause the memory cell to be in a read similar state and the data for reading is not reliable.

일반적으로, 포트(P_B)로부터의 더미 판독은 기록될 메모리 셀의 저장 노드 상의 부하를 증가시키며, 이에 따라 포트(P_A)로부터의 기록 시간을 연장시킨다. 달리 말하면, 포트(P_A)로부터의 기록 동작은 포트(P_B)로부터의 더미 판독에 의해 기록 방해받는다. 다양한 접근법들에서, 기록 방해 상태는 포트(P_A)와 포트(P_B)의 정합 어드레스를 이용하는 회로에 기초하여 검출된다.In general, a dummy read from port P_B increases the load on the storage node of the memory cell to be written, thereby extending the write time from port P_A. In other words, the write operation from the port P_A is interrupted by the dummy read from the port P_B. In various approaches, the write disturb condition is detected based on a circuit that uses the matched address of port P_A and port P_B.

몇몇의 실시예들에서, 회로는 메모리 셀, 제1 회로, 및 제2 회로를 포함한다. 메모리 셀은 제1 제어 라인과 제2 제어 라인을 갖는다. 제1 제어 라인은 제1 제어 신호를 운송한다. 제2 제어 라인은 제2 제어 신호를 운송한다. 제1 회로는 제1 제어 라인, 제2 제어 라인, 및 노드와 결합된다. 제2 회로는 노드에 결합되고, 제1 클록 신호와 제2 클록 신호를 수신하도록 구성된다. 제1 제어 신호의 펄스 폭은 제1 클록 신호의 펄스 폭에 대응한다. 제2 제어 신호의 펄스 폭은 제2 클록 신호의 펄스 폭에 대응한다. 제1 회로와 제2 회로는, 제1 제어 신호, 제2 제어 신호, 제1 클록 신호 및 제2 클록 신호에 기초하여, 노드 상에서 노드 신호를 생성하도록 구성된다. 노드 신호의 논리값은 메모리 셀의 기록 방해 상태를 나타낸다.In some embodiments, the circuit includes a memory cell, a first circuit, and a second circuit. The memory cell has a first control line and a second control line. The first control line carries a first control signal. The second control line carries a second control signal. The first circuit is coupled to the first control line, the second control line, and the node. The second circuit is coupled to the node and is configured to receive the first clock signal and the second clock signal. The pulse width of the first control signal corresponds to the pulse width of the first clock signal. The pulse width of the second control signal corresponds to the pulse width of the second clock signal. The first circuit and the second circuit are configured to generate a node signal on the node based on the first control signal, the second control signal, the first clock signal, and the second clock signal. The logical value of the node signal indicates the write disturbance state of the memory cell.

몇몇의 실시예들에서, 회로는 메모리 셀, 제1 N형 트랜지스터, 제2 N형 트랜지스터, 제1 P형 트랜지스터, 및 제2 P형 트랜지스터를 포함한다. 제1 N형 트랜지스터의 게이트는 제1 제어 신호를 수신하도록 구성된다. 제1 N형 트랜지스터의 드레인은 노드에 결합된다. 제1 N형 트랜지스터의 소스는 제2 N형 트랜지스터의 드레인에 결합된다. 제2 N형 트랜지스터의 게이트는 제2 제어 신호를 수신하도록 구성된다. 제2 N형 트랜지스터의 소스는 로우 논리값의 전압을 수신하도록 구성된다. 제1 P형 트랜지스터의 게이트는 제1 클록 신호를 수신하도록 구성된다. 제1 P형 트랜지스터의 소스는 하이 논리값의 전압을 수신하도록 구성된다. 제1 P형 트랜지스터의 드레인은 노드와 결합된다. 제2 P형 트랜지스터의 게이트는 제2 클록 신호를 수신하도록 구성된다. 제2 P형 트랜지스터의 소스는 하이 논리값의 전압을 수신하도록 구성된다. 제2 P형 트랜지스터의 드레인은 노드와 결합된다. 제1 제어 신호의 펄스 폭은 제1 클록 신호의 펄스 폭에 대응한다. 제2 제어 신호의 펄스 폭은 제2 클록 신호의 펄스 폭에 대응한다. 노드 상의 신호의 논리값은 메모리 셀의 기록 방해 상태를 나타낸다.In some embodiments, the circuit includes a memory cell, a first N-type transistor, a second N-type transistor, a first P-type transistor, and a second P-type transistor. The gate of the first N-type transistor is configured to receive the first control signal. The drain of the first N-type transistor is coupled to the node. A source of the first N-type transistor is coupled to a drain of the second N-type transistor. And the gate of the second N-type transistor is configured to receive the second control signal. The source of the second N-type transistor is configured to receive a voltage of low logic value. The gate of the first P-type transistor is configured to receive a first clock signal. The source of the first P-type transistor is configured to receive a voltage of a high logic value. The drain of the first P-type transistor is coupled to the node. And the gate of the second P-type transistor is configured to receive the second clock signal. The source of the second P-type transistor is configured to receive a voltage of a high logic value. The drain of the second P-type transistor is coupled to the node. The pulse width of the first control signal corresponds to the pulse width of the first clock signal. The pulse width of the second control signal corresponds to the pulse width of the second clock signal. The logical value of the signal on the node indicates the write disturbance state of the memory cell.

몇몇의 실시예들에서, 회로는 복수의 행들의 메모리 셀들, 복수의 제1 회로들, 및 제2 회로를 포함한다. 복수의 제1 회로들의 각각의 제1 회로는 복수의 행들의 각각의 행에 대응하고, 노드와 결합되며, 제1 제어 신호와 제2 제어 신호를 수신하도록 구성된다. 제2 회로는 노드와 결합되고, 제1 클록 신호와 제2 클록 신호를 수신하도록 구성된다. 제1 클록 신호의 펄스 폭은 복수의 행들의 일 행의 제1 제어 신호의 펄스 폭에 대응한다. 제2 클록 신호의 펄스 폭은 복수의 행들의 일 행의 제2 제어 신호의 펄스 폭에 대응한다. 노드는 복수의 행들의 일 행의 메모리 셀의 방해 상태를 나타내는 논리값을 갖도록 구성된다.In some embodiments, the circuit includes a plurality of rows of memory cells, a plurality of first circuits, and a second circuit. The first circuit of each of the plurality of first circuits corresponds to each row of the plurality of rows, is coupled to the node, and is configured to receive the first control signal and the second control signal. The second circuit is coupled to the node and is configured to receive the first clock signal and the second clock signal. The pulse width of the first clock signal corresponds to the pulse width of the first control signal in one row of the plurality of rows. The pulse width of the second clock signal corresponds to the pulse width of the second control signal in one row of the plurality of rows. The node is configured to have a logical value indicating a disturbance state of a memory cell of a row of a plurality of rows.

몇몇의 실시예들의 방법에서, 제1 제어 라인은 제1 제어 신호를 운송한다. 제1 제어 라인은 메모리 어레이의 행의 메모리 셀들과 결합된다. 제2 제어 라인은 제2 제어 신호를 운송한다. 제2 제어 라인은 메모리 셀들과 결합된다. 제1 제어 신호와 제2 제어 신호가 동일한 시구간에서 활성화된 것에 응답하여, 방해 검출 신호는 메모리 셀들의 메모리 셀의 기록 방해 상태를 나타내는 제1 논리값을 갖도록 생성된다.In some embodiments, the first control line carries a first control signal. The first control line is coupled to the memory cells of a row of the memory array. The second control line carries a second control signal. The second control line is coupled to the memory cells. In response to the first control signal and the second control signal being activated in the same time period, the disturbance detection signal is generated to have a first logic value indicative of a write disturbance state of a memory cell of the memory cells.

몇몇의 실시예들은 다음의 특징들 및/또는 장점들 중 하나 또는 이 조합을 갖는다. 몇몇의 실시예들에서, 기록 방해 검출 회로는 대응 메모리 셀들의 워드 라인들에 기초하여 기록 방해 상태를 검출하는데 이용된다. 워드 라인들은 워드 라인 드라이버들의 출력부들이다. 다른 접근법들과 비교하여, 기록 방해 검출 회로는 다른 접근법들에서 이용되는 기록 방해 검출 회로보다 공간을 덜 사용한다. 뿐만 아니라, 본 발명개시의 다양한 실시예들에서 워드 라인들을 생성하기 위해 이용되는 클록 신호들을 위한 셋업 시간이 또한 다른 접근법들에서보다 적다.Some embodiments have one or a combination of the following features and / or advantages. In some embodiments, the write disturbance detection circuit is used to detect a write disturb condition based on the word lines of the corresponding memory cells. The word lines are the outputs of the word line drivers. Compared with other approaches, the write disturb detection circuit uses less space than the write disturb detection circuit used in other approaches. In addition, the setup time for the clock signals used to generate the word lines in various embodiments of the present disclosure is also less than in other approaches.

본 발명개시의 하나 이상의 실시예들의 상세 내용은 첨부한 도면 및 아래 설명에 기재된다. 기타 특징들 및 이점들은 상세한 설명, 도면 및 특허청구범위로부터 명백해질 것이다.
도 1은 몇몇의 실시예들에 따른, 메모리 셀의 도면이다.
도 2는 몇몇의 실시예들에 따른, 도 1에서의 메모리 셀들의 행(row)의 도면이다.
도 3은 몇몇의 실시예들에 따른, 도 2에서의 메모리 셀의 기록 방해 상태를 검출하기 위해 이용되는 회로의 도면이다.
도 4는 몇몇의 실시예들에 따른, 도 3에서의 회로의 동작들을 나타내는 파형들의 그래프이다.
다양한 도면들에서 동일한 참조 심볼들은 동일한 엘리먼트들을 가리킨다.The details of one or more embodiments of the present disclosure are set forth in the accompanying drawings and the description below. Other features and advantages will be apparent from the description, drawings and claims.
Figure 1 is a diagram of a memory cell, in accordance with some embodiments.
Figure 2 is a diagram of rows of memory cells in Figure 1, in accordance with some embodiments.
Figure 3 is a diagram of a circuit used to detect a write disturb condition of a memory cell in Figure 2, in accordance with some embodiments.
Figure 4 is a graph of waveforms representing the operation of the circuit of Figure 3, in accordance with some embodiments.
The same reference symbols in the various figures refer to the same elements.

도면들에서 도시된 실시예들 또는 예시들을 특정어를 이용하여 아래에서 개시한다. 그럼에도 불구하고, 실시예들 및 예시들은 제한적인 것으로 의도된 것은 아니라는 점을 이해할 것이다. 개시된 실시예들에서의 임의의 변형들 및 수정들, 및 본 명세서에서 개시된 원리들의 임의의 추가적인 응용들은 관련기술분야에서의 당업자에게 통상적으로 떠오르는 바처럼 구상되어질 것이다.The embodiments or examples shown in the drawings are described below using specific words. Nevertheless, it will be understood that the embodiments and examples are not intended to be limiting. Any modifications and variations in the disclosed embodiments, and any additional applications of the principles disclosed herein, will occur to those skilled in the art, as would normally occur to those skilled in the art.

메모리 셀Memory cell

도 1은 몇몇의 실시예들에 따른, 메모리 셀(100)의 도면이다. 본 발명개시의 다양한 실시예들에서, 메모리 셀(100)의 판독-기록 포트들의 기록 방해 상태는 도 3에서의 회로(310)에 의해 검출된다.Figure 1 is a diagram of a memory cell 100, in accordance with some embodiments. In various embodiments of the present disclosure, the write disturb state of the read-write ports of memory cell 100 is detected by circuit 310 in FIG.

저장 영역(STRG)은 메모리 셀(100)에 대한 데이터를 저장하기 위한 두 개의 저장 노드들(ND, NDB)을 포함한다. 노드(ND)는 인버터(INV1)의 출력부이고, 노드(NDB)는 인버터(INV2)의 출력부이다. 인버터들(INV1, INV2)은 교차 결합된다. 노드(ND)는 트랜지스터들 또는 패스 게이트들(PG_A, PG_B)과 연관되어 있고, 노드(NDB)는 패스 게이트들(PGB_A, PGB_B)과 연관되어 있다. 메모리 셀(100)의 동작에 의해, 노드(ND)와 노드(NDB)의 논리값은 서로 반대가 된다.The storage area STRG includes two storage nodes ND and NDB for storing data for the memory cell 100. [ The node ND is the output portion of the inverter INV1 and the node NDB is the output portion of the inverter INV2. The inverters INV1 and INV2 are cross-coupled. The node ND is associated with transistors or pass gates PG_A and PG_B and the node NDB is associated with pass gates PGB_A and PGB_B. By the operation of the memory cell 100, the logical values of the node ND and the node NDB are opposite to each other.

워드 라인(WL_A)과 패스 게이트들(PG_A, PGB_A)의 쌍은 설명을 위해 포트(P_A)(라벨표시 없음)라고 칭해지는 제1 판독-기록 포트를 형성한다. 워드 라인(WL_B)과 패스 게이트들(PG_B, PGB_B)의 쌍은 설명을 위해 포트(P_B)(라벨표시 없음)라고 칭해지는 제2 판독-기록 포트를 형성한다. 예를 들어, 메모리 셀(100)이 제1 포트(P_A)를 이용하여 기록 액세싱될 때, 메모리 셀(100)에 기록될 데이터는 대응하는 패스 게이트들(PG_A, PGB_A)의 드레인에서의 비트 라인들(BL_A, BLB_A)에 인가된다. 그런 후, 워드 라인(WL_A)이 하이(high) 논리값으로 활성화되어 패스 게이트들(PG_A, PGB_A)을 턴 온시킨다. 그 결과로서, 비트 라인(BL_A) 상의 데이터는 패스 게이트(PG_A)를 거쳐서 노드(ND)로 전송되고, 비트 라인(BLB_A) 상의 데이터는 패스 게이트(PGB_A)를 거쳐서 노드(NDB)로 전송된다. 다른 예를 들면, 메모리 셀(100)이 제1 포트(P_A)를 이용하여 판독 액세싱될 때, 비트 라인들(BL_A, BLB_A)은 하이 논리값으로 충전된다. 그런 후, 워드 라인(WL_A)이 하이 논리값으로 활성화되어 패스 게이트들(PG_A, PGB_A)을 턴 온시킨다. 그 결과로서, 노드(ND) 상의 데이터는 비트 라인(BL_A)으로 전송되고, 노드(NDB) 상의 데이터는 비트 라인(BLB_A)으로 전송된다. 그런 후, 비트 라인들(BL_A, BLB_A) 상의 데이터가 처리되어 대응 노드들(ND, NDB) 상의 데이터가 밝혀진다. 포트(P_B)의 동작들은 포트(P_A)의 동작들과 유사하다.The pair of word line WL_A and pass gates PG_A and PGB_A form a first read-write port, referred to as port P_A (without labeling), for clarity. The pair of word lines WL_B and pass gates PG_B and PGB_B form a second read-write port, referred to as port P_B (without labeling) for the sake of illustration. For example, when the memory cell 100 is write-accessed using the first port P_A, the data to be written to the memory cell 100 is the bit at the drain of the corresponding pass gates PG_A and PGB_A To the lines BL_A and BLB_A. Then, the word line WL_A is activated to a high logic value to turn on the pass gates PG_A and PGB_A. As a result, the data on the bit line BL_A is transferred to the node ND via the pass gate PG_A, and the data on the bit line BLB_A is transferred to the node NDB via the pass gate PGB_A. As another example, when the memory cell 100 is read-accessed using the first port P_A, the bit lines BL_A and BLB_A are charged to the high logic value. Then, the word line WL_A is activated to a high logic value to turn on the pass gates PG_A and PGB_A. As a result, data on the node ND is transferred to the bit line BL_A, and data on the node NDB is transferred to the bit line BLB_A. Then, the data on bit lines BL_A and BLB_A are processed to reveal data on corresponding nodes ND and NDB. The operations of the port P_B are similar to those of the port P_A.

몇몇의 실시예들에서, 워드 라인들(WL_A, WL_B)은 각각 메모리 어레이의 행에 있는 메모리 셀들(100)에 각각 결합된다. 뿐만 아니라, 비트 라인들(BL_A, BLB_A)은 각각 메모리 어레이의 열에 있는 메모리 셀들(100)에 결합된다. 마찬가지로, 비트 라인들(BL_B, BLB_B)은 각각 비트 라인들(BL_A, BLB_A)의 동일한 열에 있는 메모리 셀들(100)에 결합된다. 워드 라인들(WL_A, WL_B)은 대응하는 패스 게이트들(PG_A, PGB_A, PG_B, PGB_B)의 동작들을 제어하기 때문에 워드 라인들(WL_A, WL_B)을 각각 제어 라인이라고도 부른다. 비트 라인들(BL_A, BLB_A, BL_B, BLB_B) 각각은 메모리 셀(100)에 대한 데이터를 운송하기 때문에 비트 라인들(BL_A, BLB_A, BL_B, BLB_B)을 각각 데이터 라인이라고도 부른다.In some embodiments, word lines WL_A and WL_B are each coupled to memory cells 100 in a row of a memory array, respectively. In addition, the bit lines BL_A and BLB_A are each coupled to the memory cells 100 in the column of the memory array. Likewise, bit lines BL_B and BLB_B are coupled to memory cells 100 in the same column of bit lines BL_A and BLB_A, respectively. The word lines WL_A and WL_B are also referred to as control lines, respectively, because the word lines WL_A and WL_B control the operations of the corresponding pass gates PG_A, PGB_A, PG_B and PGB_B. The bit lines BL_A, BLB_A, BL_B, and BLB_B are also referred to as data lines, because each of the bit lines BL_A, BLB_A, BL_B, and BLB_B carries data for the memory cell 100.

설명을 위해 두 개의 포트들을 갖는 메모리 셀(100)을 도시한다. 두 개보다 많은 포트들을 갖는 메모리 셀(100)이 본 발명개시의 구상 범위 내에 있다.Lt; RTI ID = 0.0 > 100 < / RTI > A memory cell 100 having more than two ports is within the scope of the present disclosure.

메모리 행, 방해 설명Memory Row, Interrupt description

도 2는 몇몇의 실시예들에 따른, 도 1에서의 복수의 셀들(100)의 행(200)의 도면이다. 행(200)은 메모리 어레이(미도시됨)의 행이다. 설명을 위해, 두 개의 메모리 셀들(100i, 100j)이 도시된다. 메모리 셀들(100i, 100j)은 또한 각각 메모리 어레이의 열(미도시됨)에 있다.FIG. 2 is a diagram of a row 200 of a plurality of cells 100 in FIG. 1, in accordance with some embodiments. Row 200 is a row of memory arrays (not shown). For purposes of illustration, two memory cells 100i and 100j are shown. The memory cells 100i and 100j are also each in a row (not shown) of the memory array.

워드 라인(WL_A)은 셀들(100i, 100j)의 포트(P_A)와 연관되어 있다. 워드 라인(WL_B)은 셀들(100i, 100j)의 포트(P_B)와 연관되어 있다. 설명을 위해, 셀(100i)의 포트들(P_A, P_B)을 각각 포트(P_Ai)(미도시됨)와 포트(P_Bi)(미도시됨)라고 부르며, 셀(100j)의 포트들(P_A, P_B)을 각각 포트(P_Aj)(미도시됨)와 포트(P_Bj)(미도시됨)라고 부른다.The word line WL_A is associated with the port P_A of the cells 100i and 100j. The word line WL_B is associated with the port P_B of the cells 100i and 100j. The ports P_A and P_B of the cell 100i are referred to as a port P_Ai and a port P_Bi respectively P_B are referred to as a port P_Aj (not shown) and a port P_Bj (not shown), respectively.

추가적인 설명을 위해, 셀(100i)을 참조하면, 워드 라인(WL_A)은 하이 논리값으로 활성화되어 기록 액세싱될 포트(P_Ai)를 위한 패스 게이트들(PG_Ai, PGB_Ai)을 턴 온시킨다. 추가적으로, 셀(100j)을 참조하면, 워드 라인(WL_B)은 하이 논리값으로 활성화되어 판독 또는 기록 액세싱될 포트(P_Bj)를 위한 패스 게이트들(PG_Bj, PGB_Bj)을 턴 온시킨다. 워드 라인(WL_B)은 활성화되기 때문에, 셀(100i)의 패스 게이트들(PG_Bi, PGB_Bi)이 또한 턴 온되고, 셀(100i)의 포트(P_Bi)는 더미 판독 상태에 있게 된다. 포트(P_Bi)가 더미 판독 상태에 있기 때문에, 포트(P_Bi)는 포트(P_Ai)에 대한 기록 방해를 야기시킨다.For further explanation, referring to cell 100i, word line WL_A is activated to a high logic value to turn on pass gates PG_Ai and PGB_Ai for port P_Ai to be write accessed. Additionally, referring to cell 100j, word line WL_B is activated to a high logic value to turn on pass gates PG_Bj, PGB_Bj for port P_Bj to be read or write accessed. Since the word line WL_B is activated, the pass gates PG_Bi and PGB_Bi of the cell 100i are also turned on and the port P_Bi of the cell 100i is in the dummy read state. Because the port P_Bi is in the dummy read state, the port P_Bi causes a write disturbance to the port P_Ai.

실질적으로, 포트(P_Ai)가 기록 액세싱되고 포트(P_Bi)가 더미 판독될 때, 포트(P_Ai)는 포트(P_Bi)의 더미 판독에 의해 기록 방해받는다. 마찬가지로, 다양한 상태들에서, 포트(P_Bi)가 기록 액세싱되고 포트(P_Ai)가 더미 판독될 때, 포트(P_Bi)는 포트(P_Ai)의 더미 판독에 의해 기록 방해받는다. 메모리 셀(100j)을 참조하면, 다양한 상태들에서, 포트(P_Aj) 또는 포트(P_Bj)는 각각 포트(P_Ai) 또는 포트(P_Bi)와 유사한 방식으로 기록 방해받는다.Substantially, when the port P_Ai is write-accessed and the port P_Bi is dummy read, the port P_Ai is interrupted by the dummy read of the port P_Bi. Similarly, in various states, when the port P_Bi is write-accessed and the port P_Ai is dummy read, the port P_Bi is interrupted by the dummy read of the port P_Ai. Referring to memory cell 100j, in various states, port P_Aj or port P_Bj is interrupted in a manner similar to port P_Ai or port P_Bi, respectively.

본 발명개시의 다양한 실시예들에서, 기록 방해 상태는 셀들(100i, 100j)이 동일한 행(200)에 있을 때와 같이 두 개의 셀들(100)이 동일한 행에 있을 때에 발생할 수 있다. 뿐만 아니라, 다양한 실시예들에서, 포트들(P_Ai, P_Bi, P_Aj, 또는 P_Bj)의 방해 상태를 검출하기 위한 메커니즘들이 제공된다.In various embodiments of the present disclosure, the write interrupted state may occur when two cells 100 are in the same row, such as when the cells 100i, 100j are in the same row 200. [ In addition, in various embodiments, mechanisms are provided for detecting the disturbance state of the ports P_Ai, P_Bi, P_Aj, or P_Bj.

방해 검출 회로Disturbance detection circuit

도 3은 몇몇의 실시예들에 따른, 회로(300)의 도면이다. 설명을 위해, 회로(300)는 셀(100i)의 포트(P_Ai) 또는 포트(P_Bi)의 기록 방해 상태를 검출하기 위한 방해 검출 회로(310)를 포함한다. 설명을 위해 셀(100i)이 이용되지만, 회로(310)는 예컨대 셀(100j)을 비롯하여, 행(200)의 다른 셀들에 적용가능하다. 도 4를 참조하여 회로(300)의 전반적인 동작들을 설명한다.3 is a diagram of circuit 300, in accordance with some embodiments. For illustrative purposes, the circuit 300 includes a disturbance detection circuit 310 for detecting the write disturbance state of the port P_Ai or the port P_Bi of the cell 100i. Although cell 100i is used for illustration, circuit 310 is applicable to other cells in row 200, including cell 100j, for example. The overall operation of circuit 300 will be described with reference to FIG.

워드 라인 드라이버 또는 드라이버(DRV_A)는 워드 라인(WL_A) 상에서 도 4에서의 신호(S.WL_A)를 제공한다. 몇몇의 실시예들에서, 워드 라인 드라이버(DRV_A)는 신호(S.WL_A)에 하이(high) 논리값을 제공하여 워드 라인(WL_A)을 활성화시키고, 신호(S.WL_A)에 로우(low) 논리값을 제공하여 워드 라인(WL_A)을 비활성화시킨다. 몇몇의 실시예들에서, 워드 라인 드라이버(DRV_A)는 클록 신호(CKP_A)에 기초하여 신호(S.WL_A)를 생성한다. 예를 들어, 워드 라인 드라이버(DRV_A)는 클록 신호(CKP_A)의 상승 에지(rising edge)에 기초하여 신호(S.WL_A)의 상승 에지를 생성하고, 클록 신호(CKP_A)의 하강 에지(falling edge)에 기초하여 신호(S.WL_A)의 하강 에지를 생성한다. 실질적으로, 신호(S.WL_A)의 펄스 폭은 클록 신호(CKP_A)의 펄스 폭에 대응한다. 클록 신호(CKP_A)에 기초하여 신호(S.WL_A)를 생성하는 다양한 방법들이 본 발명개시의 구상 범위 내에 있다.The word line driver or driver DRV_A provides the signal S.WL_A in FIG. 4 on word line WL_A. In some embodiments, the word line driver DRV_A provides a high logic value to the signal S.WL_A to activate the word line WL_A and low to the signal S.WL_A, And provides a logic value to inactivate the word line WL_A. In some embodiments, the word line driver DRV_A generates the signal S.WL_A based on the clock signal CKP_A. For example, the word line driver DRV_A generates the rising edge of the signal S.WL_A based on the rising edge of the clock signal CKP_A and the rising edge of the falling edge of the clock signal CKP_A To generate a falling edge of the signal S. WL_A. Substantially, the pulse width of the signal S.WL_A corresponds to the pulse width of the clock signal CKP_A. Various methods of generating the signal S.WL_A based on the clock signal CKP_A are within the scope of the teachings of the present disclosure.

워드 라인(WL_B)과 관련된 워드 라인 드라이버(DRV_B)는 워드 라인(WL_A)과 관련된 워드 라인 드라이버(DRV_A)와 유사한 아키텍쳐와 기능들을 갖는다. 예를 들어, 워드 라인 드라이버(DRV_B)는, 워드 라인 드라이버(DRV_A)가 신호(S.WL_A)를 생성하는 것과 유사한 방식으로, 워드 라인(WL_B) 상에서 도 4에서의 신호(S.WL_B)를 생성한다. 다른 예를 들면, 몇몇의 실시예들에서, 워드 라인 드라이버(DRV_B)는 도 4에서의 신호(S.WL_B)에 하이 논리값을 제공하여 워드 라인(WL_B)을 활성화시키고, 신호(S.WL_B)에 로우 논리값을 제공하여 워드 라인(WL_B)을 비활성화시킨다. 뿐만 아니라, 워드 라인 드라이버(DRV_B)는 클록 신호(CKP_B)의 상승 에지에 기초하여 신호(S.WL_B)의 상승 에지를 생성하고, 클록 신호(CKP_B)의 하강 에지에 기초하여 신호(S.WL_B)의 하강 에지를 생성한다. 실질적으로, 신호(S.WL_B)의 펄스 폭은 클록 신호(CKP_B)의 펄스 폭에 대응한다.The word line driver DRV_B associated with the word line WL_B has an architecture and functions similar to the word line driver DRV_A associated with the word line WL_A. For example, the word line driver DRV_B receives the signal S.WL_B in FIG. 4 on the word line WL_B in a manner similar to that in which the word line driver DRV_A generates the signal S.WL_A . In another example, in some embodiments, the word line driver DRV_B activates the word line WL_B by providing a high logic value to the signal S.WL_B in FIG. 4, and the signal S.WL_B ) To deactivate the word line WL_B. In addition, the word line driver DRV_B generates the rising edge of the signal S.WL_B based on the rising edge of the clock signal CKP_B and generates the rising edge of the signal S.WL_B based on the falling edge of the clock signal CKP_B ≪ / RTI > Substantially, the pulse width of the signal S.WL_B corresponds to the pulse width of the clock signal CKP_B.

회로들(320, 330)은 메모리 셀(100i)의 기록 방해 상태를 나타내는 도 4에서의 신호(S.DD)를 노드(DD) 상에서 생성하기 위해 함께 동작한다. 몇몇의 실시예들에서, 예컨대, 포트(P_Bi)의 더미 판독으로 인한 기록 방해가 포트(P_Ai)에 대해서 발생할 때 신호(S.DD)는 논리적으로 로우이다.The circuits 320 and 330 operate together to generate the signal SD on FIG. 4 on the node DD indicating the write disturbance state of the memory cell 100i. In some embodiments, the signal SD is logically low when, for example, a write disturb due to a dummy read of port P_Bi occurs for port P_Ai.

회로(320)를 참조하면, NMOS 트랜지스터(N10_A)의 게이트는 드라이버(DRV_A)의 출력부와 기록 워드 라인(WL_A)에 결합된다. 트랜지스터(N10_A)의 드레인은 노드(DD)에 결합된다. 트랜지스터(N10_A)의 소스는 NMOS 트랜지스터(N10_B)의 드레인에 결합된다. 트랜지스터(N10_B)의 게이트는 드라이버(DRV_B)의 출력부와 기록 워드 라인(WL_B)에 결합된다. 트랜지스터(N10_B)의 소스는, 몇몇의 실시예들에서 접지인, 기준 공급 전압(VSS)을 수신한다.Referring to circuit 320, the gate of NMOS transistor N10_A is coupled to the output of driver DRV_A and the write word line WL_A. The drain of the transistor N10_A is coupled to the node DD. The source of the transistor N10_A is coupled to the drain of the NMOS transistor N10_B. The gate of the transistor N10_B is coupled to the output of the driver DRV_B and the write word line WL_B. The source of transistor N10_B receives a reference supply voltage VSS, which in some embodiments is grounded.

트랜지스터들(N10_A, N10_B)은 워드 라인들(WL_A, WL_B)이 동시에 활성화되어 있다는 것을 나타내도록 함께 기능을 한다. 예를 들어, 신호(S.WL_A)가 하이 논리값으로 활성화될 때, 트랜지스터(N10_A)의 게이트는 논리적으로 하이가 되고, 트랜지스터(N10_A)는 턴 온된다. 마찬가지로, 신호(S.WL_B)가 하이 논리값으로 활성화될 때, 트랜지스터(N10_B)의 게이트는 논리적으로 하이가 되고, 트랜지스터(N10_B)는 턴 온된다. 몇몇의 실시예들에서, 워드 라인들(WL_A, WL_B) 중 적어도 하나가 비활성화되면, 노드(DD)는 논리적으로 하이이다. 워드 라인들(WL_A, WL_B) 모두가 활성화되면, 트랜지스터들(N10_A, N10_B)은 턴 온되고, 트랜지스터(N10_A)의 드레인에서의 노드(DD)를 트랜지스터(N10_B)의 소스에서의 로우 논리값으로 이끈다.The transistors N10_A and N10_B function together to indicate that the word lines WL_A and WL_B are active at the same time. For example, when the signal S.WL_A is activated to a high logic value, the gate of the transistor N10_A is logically high and the transistor N10_A is turned on. Similarly, when the signal S.WL_B is activated to a high logic value, the gate of the transistor N10_B becomes logically high and the transistor N10_B is turned on. In some embodiments, if at least one of the word lines WL_A and WL_B is inactive, the node DD is logically high. When all of the word lines WL_A and WL_B are activated, the transistors N10_A and N10_B are turned on and the node DD at the drain of the transistor N10_A is set to a low logic value at the source of the transistor N10_B Leads.

회로(330)를 참조하면, PMOS 트랜지스터(P10_A)의 소스는 공급 전압(VDD)을 수신한다. 트랜지스터(P10_A)의 드레인은 노드(DD)에 결합된다. 트랜지스터(P10_A)의 게이트에서의 클록 신호(CKP_A)는 트랜지스터(P10_A)를 턴 온시키거나 또는 턴 오프시킨다. 예를 들어, 클록 신호(CKP_A)가 논리적 하이이면, 트랜지스터(P10_A)는 턴 오프된다. 하지만, 클록 신호(CKP_A)가 논리적으로 로우이면, 트랜지스터(P10_B)는 턴 온된다.Referring to circuit 330, the source of the PMOS transistor P10_A receives the supply voltage VDD. The drain of the transistor P10_A is coupled to the node DD. The clock signal CKP_A at the gate of the transistor P10_A turns on or off the transistor P10_A. For example, if the clock signal CKP_A is a logical high, the transistor P10_A is turned off. However, when the clock signal CKP_A is logically low, the transistor P10_B is turned on.

PMOS 트랜지스터(P10_B)의 소스는 또한 공급 전압(VDD)을 수신한다. 트랜지스터(P10_B)의 드레인은 또한 노드(DD)와 결합된다. PMOS 트랜지스터(P10_B)의 게이트에서의 클록 신호(CKP_B)는, 클록 신호(CKP_A)가 트랜지스터(P10_A)를 턴 온시키거나 또는 턴 오프시키는 것과 유사한 방식으로 트랜지스터(P10_B)를 턴 온시키거나 또는 턴 오프시킨다.The source of the PMOS transistor P10_B also receives the supply voltage VDD. The drain of transistor P10_B is also coupled to node DD. The clock signal CKP_B at the gate of the PMOS transistor P10_B is turned on or off in a manner similar to the case in which the clock signal CKP_A turns on or turns off the transistor P10_A, Off.

트랜지스터(P10_A 또는 P10_B)는 노드(DD)를 충전하도록 기능을 한다. 예를 들어, 트랜지스터들(P10_A, P10_B) 중 적어도 하나가 턴 온되면, 노드(DD)는 그 후에 턴 온된 트랜지스터의 소스에서의 하이 논리값으로 충전되거나 또는 이러한 값으로 이끌려진다. 트랜지스터들(P10_A, P10_B)이 턴 오프되면, 노드(DD)는 플루오팅(floating)되고, 트랜지스터들(N10_A, N10_B)에 의해 전기적으로 영향을 받는다.The transistor P10_A or P10_B functions to charge the node DD. For example, when at least one of the transistors P10_A and P10_B is turned on, the node DD is charged to or taken to a high logic value at the source of the transistor that is then turned on. When the transistors P10_A and P10_B are turned off, the node DD is floated and electrically affected by the transistors N10_A and N10_B.

인버터(INV)는 노드(DD) 상에서의 신호(S.DD)를 변환시켜서 노드(DDB) 상에서 신호(S.DDB)(미도시됨)를 제공하는데, 이 신호(S.DDB)는 또한, 몇몇의 실시예들에서, 워드 라인(WL_A, WL_B)의 상황에 기초하여 기록 방해 상태를 나타내는데 이용된다. 예를 들어, 몇몇의 실시예들에서, 신호(S.DDB)의 포지티브 펄스는 신호(S.DD)의 네거티브 펄스에 대응하며, 신호(S.DDB)의 포지티브 펄스의 폭은 기록 방해 상태의 시구간을 나타낸다.The inverter INV converts the signal SD on the node DD and provides the signal SDDB on the node DDB which is not shown, In some embodiments, it is used to indicate a write interrupted state based on the status of the word lines WL_A, WL_B. For example, in some embodiments, the positive pulse of the signal S.DDB corresponds to the negative pulse of the signal SDD, and the width of the positive pulse of the signal SDDB corresponds to the negative Represents the time zone.

몇몇의 실시예들에서, 메모리 어레이(미도시됨)는 도 2에서의 복수의 행들(200)과 같은, 메모리 셀들의 복수의 행들을 포함한다. 뿐만 아니라, 메모리 셀들의 각각의 행은 드라이버들(DRV_A, DRV_B), 워드 라인들(WL_A, WL_B) 및 회로(320)를 포함하는 대응하는 회로 그룹을 포함한다. 드라이버들(DRV_A, DRV_B), 워드 라인들(WL_A, WL_B) 및 회로(320)를 포함하는 각각의 회로 그룹은, 메모리 셀들의 대응하는 행에 있는, 메모리 셀(100i)과 같은, 메모리 셀의 방해 상태를 나타내기 위해, 도 4에서 나타난 바와 같은 신호(S.DD)를 노드(DD) 상에서 생성하도록 기능을 한다.In some embodiments, a memory array (not shown) includes a plurality of rows of memory cells, such as the plurality of rows 200 in FIG. In addition, each row of memory cells includes a corresponding circuit group that includes drivers DRV_A, DRV_B, word lines WL_A, WL_B, and circuit 320. Each circuit group comprising the drivers DRV_A and DRV_B, the word lines WL_A and WL_B and the circuit 320 is connected to a corresponding one of the memory cells 100i in the corresponding row of memory cells, Function to generate a signal SD on node DD as shown in Figure 4 to indicate the disturbance state.

파형들Waveforms

도 4는 몇몇의 실시예들에 따른, 도 3에서의 회로(300)의 동작들을 나타내는 파형들(400)의 그래프이다. 도 4에서, 워드 라인(WL_A)의 신호(S.WL_A)의 펄스 폭은 신호(CKP_A)의 펄스 폭에 대응한다. 몇몇의 실시예들에서, 신호(CKP_A)의 상승 에지는 신호(S.WL_A)의 상승 에지를 야기시키고, 신호(CKP_A)의 하강 에지는 신호(S.WL_A)의 하강 에지를 야기시킨다. 마찬가지로, 워드 라인(WL_B)의 신호(S.WL_B)의 펄스 폭은 신호(CKP_B)의 펄스 폭에 대응한다.FIG. 4 is a graph of waveforms 400 that illustrate the operation of circuit 300 in FIG. 3, in accordance with some embodiments. 4, the pulse width of the signal S.WL_A of the word line WL_A corresponds to the pulse width of the signal CKP_A. In some embodiments, the rising edge of signal CKP_A causes the rising edge of signal WL_A, and the falling edge of signal CKP_A causes the falling edge of signal WL_A. Similarly, the pulse width of the signal S.WL_B of the word line WL_B corresponds to the pulse width of the signal CKP_B.

뿐만 아니라, 노드(DD)의 신호(S.DD)의 펄스 폭이 생성되고 이것은 신호들(S.WL_A, S.WL_B) 모두가 논리적으로 하이에 있고 방해 상태가 도 2에서의 셀(100i)의 포트(P_Ai) 또는 포트(P_Bi) 중 어느 하나에 대해 존재하는 시구간(T)에 대응한다. 달리 설명하면, 워드 라인들(WL_A, WL_B) 모두가 활성화될 때 신호(S.DD)는 네거티브 펄스를 가지면서 생성된다. 실질적으로, 신호(S.DD)는 시구간(T) 동안에 논리적으로 로우에 있다. 그 결과로서, 신호(S.DDB)는 시구간(T) 동안에 논리적으로 하이에 있지만, 단순화를 위해, 신호(S.DDB)는 도 4에서 도시되지 않는다.In addition, the pulse width of the signal SD of the node DD is generated, which indicates that all of the signals S.WL_A and S.WL_B are logically high and the disturbed state is the cell 100i in FIG. Corresponds to the time interval T existing for either the port P_Ai or the port P_Bi of the first port P_Ai. In other words, when all of the word lines WL_A and WL_B are activated, the signal SD is generated with a negative pulse. Substantially, the signal S.DD is logically low during the time period T. As a result, the signal S.DDB is logically high during the time period T, but for simplicity, the signal SDDB is not shown in FIG.

설명을 위해, 포트(P_Ai)는 셀(100i)에 기록하기 위해 기록 액세싱되고, 포트(P_Bi)는 셀(100j)의 포트(P_Bj)에 의한 판독 또는 기록 액세스로 인해 더미 판독된다. 그 결과로서, 포트(P_Ai)는 시구간(T) 동안 포트(P_Bi)의 더미 판독에 의해 기록 방해받는다.Port P_Ai is accessed for write to cell 100i and port P_Bi is dummy read due to read or write access by port P_Bj of cell 100j. As a result, the port P_Ai is interrupted by the dummy read of the port P_Bi during the time period T. [

시간(t410)에서, 신호(CKP_A)는 활성화되고, 그 결과 신호(S.WL_A)의 상승 에지가 초래되고 도 3에서의 트랜지스터(N10_A)가 턴 온된다.At time t410, the signal CKP_A is activated, resulting in the rising edge of the signal S.WL_A and the transistor N10_A in FIG. 3 is turned on.

시간(t420)에서, 신호(CKP_B)는 활성화되고, 그 결과 신호(S.WL_B)의 상승 에지가 초래되고 도 3에서의 트랜지스터(N10_B)가 턴 온된다.At time t420, the signal CKP_B is activated, resulting in the rising edge of the signal S. WL_B and the transistor N10_B in Fig. 3 is turned on.

트랜지스터들(N10_A, N10_B) 모두가 턴 온되기 때문에, 신호(S.DD)는 로우 논리값으로 이끌려진다. 실질적으로, 신호(S.DD)는, 화살표(450)에 의해 나타난 바와 같이, 신호(S.WL_B)의 상승 에지에 의해 로우 논리값으로 이끌려진다.Since both of the transistors N10_A and N10_B are turned on, the signal SD is drawn to a low logic value. Substantially, the signal S.DD is drawn to a low logic value by the rising edge of the signal S. WL_B, as indicated by arrow 450.

시간(t430)에서, 신호(CKP_A)는 로우 논리값으로 비활성화되고, 그 결과 신호(S.WL_A)의 하강 에지가 초래되고 트랜지스터(N10_A)는 턴 오프된다. 트랜지스터(N10_A)는 턴 오프되기 때문에, 노드(DD)는 트랜지스터(N10_A)로부터 전기적으로 연결해제된다. 신호(CKP_A)는 논리적으로 로우에 있기 때문에, 트랜지스터(P10_A)는 턴 온되고, 신호(S.DD)를 트랜지스터(P10_A)의 소스에서의 VDD의 하이 논리값으로 이끈다. 실질적으로, 신호(S.DD)는, 화살표(460)에 의해 나타난 바와 같이, 신호(S.WL_A)의 하강 에지에 의해 하이 논리값으로 이끌려진다.At time t430, signal CKP_A is deactivated to a low logic value, resulting in a falling edge of signal WL_A and transistor N10_A is turned off. Since the transistor N10_A is turned off, the node DD is electrically disconnected from the transistor N10_A. Since the signal CKP_A is logically low, the transistor P10_A is turned on and drives the signal SDD to the high logic value of VDD at the source of the transistor P10_A. Substantially, the signal S.DD is drawn to a high logic value by the falling edge of the signal S.WL_A, as indicated by arrow 460.

시간(t440)에서, 신호(CKP_B)는 로우 논리값으로 비활성화되고, 그 결과 신호(S.WL_B)의 하강 에지가 초래되고 트랜지스터(N10_B)는 턴 오프된다. 하지만, 트랜지스터(N10_A)는 턴 오프되기 때문에, 턴 오프되는 트랜지스터(N10_B)는 노드(DD)에 대해 어떠한 전기적 영향도 미치지 못한다. 신호(CKP_B)는 논리적으로 로우에 있기 때문에, 트랜지스터(P10_B)는 턴 온되고, 신호(S.DD)를 트랜지스터(P10_B)의 소스에서의 VDD의 하이 논리값으로 이끈다. 그 결과로서, 트랜지스터들(P10_A, P10_B) 모두는 신호(S.DD)를 공급 전압(VDD)의 하이 논리값으로 이끈다.At time t440, signal CKP_B is deactivated to a low logic value, resulting in a falling edge of signal WL_B and transistor N10_B is turned off. However, since the transistor N10_A is turned off, the transistor N10_B turned off does not have any electrical influence on the node DD. Since signal CKP_B is logically low, transistor P10_B is turned on and drives signal SD to the high logic value of VDD at the source of transistor P10_B. As a result, all of the transistors P10_A and P10_B lead the signal SD to a high logic value of the supply voltage VDD.

본 발명개시의 다양한 실시예들은 다른 접근법들에 비해 유리하다. 예를 들어, 트랜지스터들(N10_A, N10_B, P10_A, P10_B)과 인버터(DDB)를 갖는 본 발명개시의 회로(310)가 이용되어, 기록 방해 상태가 언제 존재하는지를 신호(S.DD, S.DDB)가 나타내도록 한다. 회로(310)는 동일한 기록 방해 상태를 검출하는 다른 접근법에서의 다른 회로들에서 이용되는 공간보다 적은 공간을 이용한다. 뿐만 아니라, 몇몇의 실시예들에서, 클록 신호(CKP_A)에 대응하는 메모리 셀들의 행 어드레스는 클록 신호(CKP_A)의 상승 에지 이전에 유효하다. 클록 신호(CKP_A)의 상승 에지에 대해 행 어드레스가 유효한 때를 클록 신호(CKP_A)의 셋업 시간이라고 부른다. 본 발명개시의 다양한 실시예들에서, 클록 신호(CKP_A)의 셋업 시간은 다른 접근법들에서의 셋업 시간보다 작다.The various embodiments of the present disclosure are advantageous over other approaches. For example, a circuit 310 of the present disclosure having transistors N10_A, N10_B, P10_A, P10_B and an inverter DDB may be used to determine when a record disturb condition is present (S.DD, S.DDB ). Circuit 310 utilizes less space than is used in other circuits in other approaches to detecting the same record disturb condition. In addition, in some embodiments, the row address of the memory cells corresponding to the clock signal CKP_A is valid before the rising edge of the clock signal CKP_A. The time when the row address is valid for the rising edge of the clock signal CKP_A is called the setup time of the clock signal CKP_A. In various embodiments of the present disclosure, the setup time of the clock signal (CKP_A) is less than the setup time in the other approaches.

복수의 실시예들을 설명해왔다. 그럼에도 불구하고, 다양한 수정이 본 발명개시의 사상 및 범위로부터 벗어남 없이 이루어질 수 있다는 것을 이해할 것이다. 예를 들어, 특정 도펀트 유형으로서 도시된 다양한 트랜지스터들(예컨대, N형 또는 P형 금속 산화물 반도체(NMOS 또는 PMOS))은 예시를 위한 것이다. 본 발명개시의 실시예들은 특정 유형으로 제한되지 않는다. 특정 트랜지스터에 대한 상이한 도펀트 유형들을 선택하는 것은 다양한 실시예들의 범위 내에 있다. 위 설명에서 이용된 다양한 신호들의 로우 또는 하이 논리값도 예시를 위한 것이다. 다양한 실시예들은 신호가 활성화되고 및/또는 비활성화될 때 특정 논리값으로 제한되지 않는다. 상이한 논리값들을 선택하는 것은 다양한 실시예들의 범위 내에 있다. 다양한 실시예들에서, 트랜지스터는 스위치로서 기능을 한다. 트랜지스터 대신에 이용되는 스위칭 회로는 다양한 실시예들의 범위 내에 있다. 다양한 실시예들에서, 트랜지스터의 소스는 드레인으로서 구성될 수 있고, 드레인은 소스로서 구성될 수 있다.A plurality of embodiments have been described. Nevertheless, it will be understood that various modifications may be made without departing from the spirit and scope of the disclosure. For example, various transistors (e.g., N-type or P-type metal oxide semiconductor (NMOS or PMOS)) shown as a particular dopant type are for illustration purposes. Embodiments of the present disclosure are not limited to any particular type. It is within the scope of various embodiments to select different dopant types for a particular transistor. The low or high logic values of the various signals used in the above description are also examples. The various embodiments are not limited to specific logic values when the signal is activated and / or deactivated. It is within the scope of various embodiments to select different logic values. In various embodiments, the transistor functions as a switch. The switching circuit used in place of the transistor is within the scope of various embodiments. In various embodiments, the source of the transistor may be configured as a drain, and the drain may be configured as a source.

위 설명들은 예시적인 단계들을 포함하지만, 이러한 단계들은 반드시 도시된 순서로 수행되어야 하는 것은 아니다. 개시된 실시예들의 범위와 사상에 따라, 단계들은 적절하게 추가되고, 대체되고, 순서가 변경되거나, 및/또는 삭제될 수 있다.While the above description includes exemplary steps, these steps need not necessarily be performed in the order shown. In accordance with the scope and spirit of the disclosed embodiments, the steps may be suitably added, substituted, reordered, and / or deleted.

Claims (20)

회로에 있어서,
제1 제어 라인과 제2 제어 라인을 갖는 메모리 셀로서, 상기 제1 제어 라인은 제1 제어 신호를 운송하고, 상기 제2 제어 라인은 제2 제어 신호를 운송하는 것인, 상기 메모리 셀;
상기 제1 제어 라인, 상기 제2 제어 라인, 및 노드와 결합된 제1 회로; 및
상기 노드에 결합되고, 제1 클록 신호와 제2 클록 신호를 수신하도록 구성된 제2 회로
를 포함하고,
상기 제1 제어 신호의 펄스 폭은 상기 제1 클록 신호의 펄스 폭에 대응하고,
상기 제2 제어 신호의 펄스 폭은 상기 제2 클록 신호의 펄스 폭에 대응하고,
상기 제1 회로와 상기 제2 회로는, 상기 제1 제어 신호, 상기 제2 제어 신호, 상기 제1 클록 신호 및 상기 제2 클록 신호에 기초하여, 상기 노드 상에서 노드 신호를 생성하도록 구성되며,
상기 노드 신호의 논리값은 상기 메모리 셀의 기록 방해(write disturb) 상태를 나타내는 것인, 회로.In the circuit,
A memory cell having a first control line and a second control line, the first control line carrying a first control signal and the second control line carrying a second control signal;
A first circuit coupled to the first control line, the second control line, and the node; And
A second circuit coupled to the node and configured to receive a first clock signal and a second clock signal;
Lt; / RTI >
The pulse width of the first control signal corresponds to the pulse width of the first clock signal,
The pulse width of the second control signal corresponds to the pulse width of the second clock signal,
Wherein the first circuit and the second circuit are configured to generate a node signal on the node based on the first control signal, the second control signal, the first clock signal, and the second clock signal,
Wherein a logic value of the node signal indicates a write disturb state of the memory cell. 제1항에 있어서,
상기 제1 회로는 제1 N형 트랜지스터와 제2 N형 트랜지스터를 포함하고,
상기 제1 N형 트랜지스터의 게이트는 상기 제1 제어 신호를 수신하도록 구성되고,
상기 제1 N형 트랜지스터의 드레인은 상기 노드와 결합되고,
상기 제1 N형 트랜지스터의 소스는 상기 제2 N형 트랜지스터의 드레인과 결합되고,
상기 제2 N형 트랜지스터의 게이트는 상기 제2 제어 신호를 수신하도록 구성되며,
상기 제2 N형 트랜지스터의 소스는 공급 전압을 수신하도록 구성된 것인, 회로.The method according to claim 1,
Wherein the first circuit includes a first N-type transistor and a second N-type transistor,
A gate of the first N-type transistor is configured to receive the first control signal,
A drain of the first N-type transistor is coupled to the node,
A source of the first N-type transistor is coupled to a drain of the second N-type transistor,
A gate of the second N-type transistor is configured to receive the second control signal,
And the source of the second N-type transistor is configured to receive a supply voltage. 제1항에 있어서, 상기 메모리 셀은,
상기 제1 제어 라인을 제1 워드 라인으로서 갖는 제1 판독-기록 포트; 및
상기 제2 제어 라인을 제2 워드 라인으로서 갖는 제2 판독-기록 포트를 포함한 것인, 회로.The memory cell of claim 1,
A first read-write port having the first control line as a first word line; And
And a second read-write port having the second control line as a second word line. 제1항에 있어서,
상기 제2 회로는 제1 P형 트랜지스터와 제2 P형 트랜지스터를 포함하고,
상기 제1 P형 트랜지스터의 소스는 공급 전압을 수신하도록 구성되고,
상기 제1 P형 트랜지스터의 게이트는 상기 제1 클록 신호를 수신하도록 구성되고,
상기 제1 P형 트랜지스터의 드레인은 상기 노드와 결합되고,
상기 제2 P형 트랜지스터의 소스는 상기 공급 전압을 수신하도록 구성되고,
상기 제2 P형 트랜지스터의 게이트는 상기 제2 클록 신호를 수신하도록 구성되며,
상기 제2 P형 트랜지스터의 드레인은 상기 노드와 결합된 것인, 회로.The method according to claim 1,
The second circuit includes a first P-type transistor and a second P-type transistor,
Wherein the source of the first P-type transistor is configured to receive a supply voltage,
A gate of the first P-type transistor is configured to receive the first clock signal,
A drain of the first P-type transistor is coupled to the node,
A source of the second P-type transistor is configured to receive the supply voltage,
A gate of the second P-type transistor is configured to receive the second clock signal,
And the drain of the second P-type transistor is coupled to the node. 제1항에 있어서,
상기 노드와 결합된 입력부를 갖는 인버터
를 더 포함하는 회로.The method according to claim 1,
An inverter having an input coupled to the node
≪ / RTI > 제1항에 있어서,
상기 제1 제어 라인과 상기 제2 제어 라인은 각각 메모리 어레이의 행의 메모리 셀들과 결합된 것인, 회로.The method according to claim 1,
Wherein the first control line and the second control line are each coupled to memory cells in a row of a memory array. 회로에 있어서,
메모리 셀;
제1 N형 트랜지스터;
제2 N형 트랜지스터;
제1 P형 트랜지스터; 및
제2 P형 트랜지스터
를 포함하고,
상기 제1 N형 트랜지스터의 게이트는 제1 제어 신호를 수신하도록 구성되고,
상기 제1 N형 트랜지스터의 드레인은 노드에 결합되고,
상기 제1 N형 트랜지스터의 소스는 상기 제2 N형 트랜지스터의 드레인에 결합되고,
상기 제2 N형 트랜지스터의 게이트는 제2 제어 신호를 수신하도록 구성되고,
상기 제2 N형 트랜지스터의 소스는 로우(low) 논리값의 전압을 수신하도록 구성되고,
상기 제1 P형 트랜지스터의 게이트는 제1 클록 신호를 수신하도록 구성되고,
상기 제1 P형 트랜지스터의 소스는 하이(high) 논리값의 전압을 수신하도록 구성되고,
상기 제1 P형 트랜지스터의 드레인은 상기 노드와 결합되고,
상기 제2 P형 트랜지스터의 게이트는 제2 클록 신호를 수신하도록 구성되고,
상기 제2 P형 트랜지스터의 소스는 상기 하이 논리값의 전압을 수신하도록 구성되고,
상기 제2 P형 트랜지스터의 드레인은 상기 노드와 결합되고,
상기 제1 제어 신호의 펄스 폭은 상기 제1 클록 신호의 펄스 폭에 대응하고,
상기 제2 제어 신호의 펄스 폭은 상기 제2 클록 신호의 펄스 폭에 대응하며,
상기 노드 상의 신호의 논리값은 상기 메모리 셀의 기록 방해 상태를 나타낸 것인, 회로.In the circuit,
A memory cell;
A first N-type transistor;
A second N-type transistor;
A first P-type transistor; And
The second P-
Lt; / RTI >
A gate of the first N-type transistor is configured to receive a first control signal,
A drain of the first N-type transistor is coupled to a node,
A source of the first N-type transistor is coupled to a drain of the second N-type transistor,
A gate of the second N-type transistor is configured to receive a second control signal,
A source of the second N-type transistor is configured to receive a voltage of a low logic value,
A gate of the first P-type transistor is configured to receive a first clock signal,
Wherein the source of the first P-type transistor is configured to receive a voltage of a high logic value,
A drain of the first P-type transistor is coupled to the node,
A gate of the second P-type transistor is configured to receive a second clock signal,
The source of the second P-type transistor is configured to receive the voltage of the high logic value,
A drain of the second P-type transistor is coupled to the node,
The pulse width of the first control signal corresponds to the pulse width of the first clock signal,
The pulse width of the second control signal corresponds to the pulse width of the second clock signal,
Wherein a logic value of a signal on the node indicates a write disturbance state of the memory cell. 회로에 있어서,
복수의 행들의 메모리 셀들;
복수의 제1 회로들; 및
제2 회로
를 포함하고,
상기 복수의 제1 회로들의 각각의 제1 회로는, 상기 복수의 행들의 각각의 행에 대응하고, 노드와 결합되며, 제1 제어 신호와 제2 제어 신호를 수신하도록 구성되고,
상기 제2 회로는, 상기 노드와 결합되고, 제1 클록 신호와 제2 클록 신호를 수신하도록 구성되고,
상기 제1 클록 신호의 펄스 폭은 상기 복수의 행들의 제1 행의 상기 제1 제어 신호의 펄스 폭에 대응하고,
상기 제2 클록 신호의 펄스 폭은 상기 복수의 행들의 상기 제1 행의 상기 제2 제어 신호의 펄스 폭에 대응하며,
상기 노드는 상기 복수의 행들의 메모리 셀들의 일 행의 메모리 셀의 방해(disturb) 상태를 나타내는 논리값을 갖도록 구성된 것인, 회로.In the circuit,
A plurality of rows of memory cells;
A plurality of first circuits; And
The second circuit
Lt; / RTI >
Wherein the first circuit of each of the plurality of first circuits corresponds to a respective row of the plurality of rows and is coupled to a node and is configured to receive a first control signal and a second control signal,
Wherein the second circuit is coupled to the node and is configured to receive a first clock signal and a second clock signal,
The pulse width of the first clock signal corresponds to the pulse width of the first control signal in the first row of the plurality of rows,
The pulse width of the second clock signal corresponds to the pulse width of the second control signal in the first row of the plurality of rows,
Wherein the node is configured to have a logic value indicating a disturb state of a row of memory cells of the plurality of rows. 방법에 있어서,
제1 제어 라인이 제1 제어 신호를 운송하는 단계로서, 상기 제1 제어 라인은 메모리 어레이의 행의 메모리 셀들과 결합된 것인, 상기 제1 제어 신호를 운송하는 단계;
제2 제어 라인이 제2 제어 신호를 운송하는 단계로서, 상기 제2 제어 라인은 상기 메모리 어레이의 상기 행의 메모리 셀들과 결합된 것인, 상기 제2 제어 신호를 운송하는 단계; 및
상기 제1 제어 신호와 상기 제2 제어 신호가 동일한 시구간에서 활성화된 것에 응답하여, 상기 메모리 셀들의 메모리 셀의 기록 방해 상태를 나타내는 제1 논리값을 갖는 방해 검출 신호를 생성하는 단계
를 포함하는 방법.In the method,
The first control line carrying a first control signal, the first control line being associated with memory cells of a row of the memory array;
The second control line carrying a second control signal, the second control line being coupled to the memory cells of the row of the memory array; And
Generating a disturbance detection signal having a first logic value indicating a write disturbance state of a memory cell of the memory cells in response to the first control signal and the second control signal being activated in the same time period
≪ / RTI > 제9항에 있어서,
제1 클록 신호에 기초하여 상기 제1 제어 신호의 펄스 폭을 생성하는 단계; 및
제2 클록 신호에 기초하여 상기 제2 제어 신호의 펄스 폭을 생성하는 단계
를 더 포함하는 방법.10. The method of claim 9,
Generating a pulse width of the first control signal based on a first clock signal; And
Generating a pulse width of the second control signal based on a second clock signal
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