KR101630743B1 - 세라믹 전자부품 - Google Patents

세라믹 전자부품 Download PDF

Info

Publication number
KR101630743B1
KR101630743B1 KR1020140144402A KR20140144402A KR101630743B1 KR 101630743 B1 KR101630743 B1 KR 101630743B1 KR 1020140144402 A KR1020140144402 A KR 1020140144402A KR 20140144402 A KR20140144402 A KR 20140144402A KR 101630743 B1 KR101630743 B1 KR 101630743B1
Authority
KR
South Korea
Prior art keywords
resin
electrode layer
face
electronic component
ceramic electronic
Prior art date
Application number
KR1020140144402A
Other languages
English (en)
Other versions
KR20150048063A (ko
Inventor
세이지 카츠타
Original Assignee
가부시키가이샤 무라타 세이사쿠쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2014154882A external-priority patent/JP2015109411A/ja
Application filed by 가부시키가이샤 무라타 세이사쿠쇼 filed Critical 가부시키가이샤 무라타 세이사쿠쇼
Publication of KR20150048063A publication Critical patent/KR20150048063A/ko
Application granted granted Critical
Publication of KR101630743B1 publication Critical patent/KR101630743B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/018Dielectrics
    • H01G4/06Solid dielectrics
    • H01G4/08Inorganic dielectrics
    • H01G4/12Ceramic dielectrics
    • H01G4/1209Ceramic dielectrics characterised by the ceramic dielectric material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/005Electrodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/228Terminals
    • H01G4/232Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/30Stacked capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)

Abstract

크랙이 생기기 어렵고, 가령 크랙이 생긴 경우에도 쇼트하기 어려운 세라믹 전자부품을 제공한다.
제1의 단면(10e)과, 제1의 소성 전극층(13a)의 제2의 주면(10b)상에 위치하는 부분의 가장자리끝 사이의 길이방향을 따른 거리를 A로 한다. 제1의 단면(10e)과 유효 영역(a1) 사이의 길이방향을 따른 거리를 B로 한다. 제1의 단면(10e)과, 제1의 수지 함유 전극층(13b)의 제2의 주면(10b)상에 위치하는 부분의 가장자리끝 사이의 길이방향을 따른 거리를 C로 한다. 이때, 세라믹 전자부품(1)은 A<B<C, 및 A/B≤0.86을 충족한다.

Description

세라믹 전자부품{CERAMIC ELECTRONIC COMPONENT}
본 발명은 세라믹 전자부품에 관한 것이다.
종래, 다양한 전자장치에 적층 세라믹 콘덴서 등의 적층 세라믹 전자부품이 사용되고 있다. 적층 세라믹 콘덴서는 통상 세라믹 소체와, 세라믹 소체 내에 배치되어 있고, 세라믹부를 통해 대향하고 있는 제1 및 제2의 전극을 가진다.
최근, 적층 세라믹 전자부품은 종래에 비해 보다 가혹한 환경하에서 사용되게 되어 오고 있다. 예를 들면, 휴대전화 및 휴대 음악 플레이어 등의 모바일 기기에 사용되는 적층 세라믹 전자부품에 대해서는, 낙하시의 충격에 견디는 것이 요구되고 있다. 구체적으로는, 적층 세라믹 전자부품이 낙하에 의한 충격을 받아도, 실장 기판으로부터 탈락하지 않도록 하는 동시에, 적층 세라믹 전자부품에 크랙이 생기지 않게 할 필요가 있다.
또한 ECU(전자 제어 유닛) 등의 차재(車載) 기기에 사용되는 적층 세라믹 전자부품에 대해서는, 내열성이 요구되고 있다. 구체적으로는, 실장 기판의 열 수축이나 열 팽창에 의해 발생하는 휨 응력 또는 외부전극에 가해지는 인장 응력을 적층 세라믹 전자부품이 받아도, 상기 적층 세라믹 전자부품에 크랙이 생기지 않도록 할 필요가 있다. 또한 상기 휨 응력 또는 인장 응력이 세라믹 소체의 강도를 상회하면 상기 세라믹 소체에 크랙이 생긴다.
예를 들면 특허문헌 1에는, 금속 분말을 함유하는 수지로 이루어지는 수지 함유 전극층을 가지는 외부전극을 포함하는 적층 세라믹 전자부품이 기재되어 있다. 특허문헌 1에 기재된 적층 세라믹 전자부품에서는, 수지 함유 전극층에 의해 세라믹 소체에 가해지는 외부 응력이 완화된다. 이 때문에 세라믹 소체에 크랙이 생기기 어렵다.
일본국 공개특허공보 2001-76957호
그러나 특허문헌 1과 같은 수지 함유 전극층을 형성한 경우에도, 기판으로부터 받는 응력을 수지 함유 전극층으로 완화시키기 전 단계에서 콘덴서 본체측에 크랙이 생겨 버릴 경우가 있다. 또한 가령 수지 함유 전극층에 있어서 기판으로부터 받는 응력이 충분히 흡수되지 않을 경우에는, 하지 전극층의 단연(端緣)으로부터 콘덴서 본체측에 크랙이 생길 경우도 있다. 크랙이 내부전극의 유효층에 달해 버리면 쇼트 불량을 일으킬 경우가 있다.
본 발명의 주된 목적은 크랙이 생기기 어렵고, 가령 크랙이 생긴 경우에도 쇼트하기 어려운 세라믹 전자부품을 제공하는 것에 있다.
본 발명에 따른 세라믹 전자부품은 세라믹 소체와, 제1 및 제2의 내부전극과, 외부전극을 포함한다.
세라믹 소체는 제1 및 제2의 주면, 제1 및 제2의 측면, 및 제1 및 제2의 단면(端面)을 가진다. 제1 및 제2의 주면은 길이방향 및 폭방향을 따라 연장된다. 제1 및 제2의 측면은 길이방향 및 두께방향을 따라 연장된다. 제1 및 제2의 단면은 폭방향 및 두께방향을 따라 연장된다.
세라믹 소체는 유효 영역과, 상기 유효 영역과는 다른 영역을 가지고 있다. 유효 영역은 제1 및 제2의 내부전극이 두께방향으로 대향하고 있는 영역이다. 유효 영역과는 다른 상기의 영역은, 상기 유효 영역보다도 제1의 단면측에 위치하고, 제1 및 제2의 내부전극의 한쪽이 마련된 영역이다.
제1 및 제2의 내부전극은 세라믹 소체 내에 배치되어 있다. 제1 및 제2의 내부전극은 두께방향에 있어서 서로 대향하고 있다.
외부전극은 제1 또는 제2의 내부전극에 전기적으로 접속되어 있다. 외부전극은 제1의 단면으로부터 제2의 주면에 이르도록 마련되어 있다.
외부전극은 소성 전극층과, 수지 함유 전극층을 가지고 있다. 소성 전극층은 세라믹 소체 위에 형성되어 있다. 수지 함유 전극층은 도전재 및 수지를 포함하고, 소성 전극층을 덮는다.
제1의 단면과, 소성 전극층의 제2의 주면상에 위치하는 부분의 가장자리끝의 사이의 길이방향을 따른 거리를 A로 한다. 제1의 단면과 유효 영역 사이의 길이방향을 따른 거리를 B로 한다. 제1의 단면과, 수지 함유 전극층의 제2의 주면상에 위치하는 부분의 가장자리끝 사이의 길이방향을 따른 거리를 C로 한다. 이때, 본 발명에 따른 세라믹 전자부품은 A<B<C, 및 A/B≤0.86을 충족한다.
상기의 A/B는 0.33 이상인 것이 바람직하다.
본 발명에 의하면, 크랙이 생기기 어렵고, 가령 크랙이 생긴 경우에도 쇼트하기 어려운 세라믹 전자부품을 제공할 수 있다.
도 1은 제1의 실시형태에 따른 세라믹 전자부품의 약도적 사시도이다.
도 2는 도 1에 있어서의 II-II선으로 잘라낸 부분의 약도적 단면도이다.
도 3은 제2의 실시형태에 따른 세라믹 전자부품의 약도적 단면도이다.
도 4는 제3의 실시형태에 따른 세라믹 전자부품의 약도적 단면도이다.
이하, 본 발명을 실시한 바람직한 형태의 일례에 대하여 설명한다. 단, 하기의 실시형태는 단순한 예시이다. 본 발명은 하기의 실시형태에 하등 한정되지 않는다.
또한 실시형태 등에 있어서 참조하는 각 도면에 있어서, 실질적으로 동일한 기능을 가지는 부재는 동일한 부호로 참조하는 것으로 한다. 또한 실시형태 등에 있어서 참조하는 도면은 모식적으로 기재된 것이다. 도면에 묘화된 물체의 치수의 비율 등은 현실의 물체의 치수의 비율 등과는 다른 경우가 있다. 도면 상호간에 있어서도 물체의 치수 비율 등이 다른 경우가 있다. 구체적인 물체의 치수 비율 등은 이하의 설명을 참작하여 판단되어야 한다.
이하, 세라믹 전자부품(1)의 구성에 대하여 설명한다.
(제1의 실시형태)
(세라믹 소체)
도 1은 본 발명에 따른 세라믹 전자부품의 약도적 사시도이다. 도 2는 도 1에 있어서의 II-II선으로 잘라낸 부분의 약도적 단면도이다.
도 1 및 도 2에 나타내는 세라믹 전자부품(1)은 세라믹 콘덴서여도 되고, 압전 부품, 서미스터 또는 인덕터 등이어도 된다.
세라믹 전자부품(1)은 직방체상의 세라믹 소체(10)를 포함한다. 이 세라믹 소체(10)는 제1 및 제2의 주면(10a,10b)과, 제1 및 제2의 측면(10c,10d)(도 1을 참조)과, 제1 및 제2의 단면(10e,10f)(도 2를 참조)을 가진다. 제1 및 제2의 주면(10a,10b)은 길이방향(L) 및 폭방향(W)을 따라 연장되어 있다. 제1 및 제2의 측면(10c,10d)은 두께방향(T) 및 길이방향(L)을 따라 연장되어 있다. 제1 및 제2의 단면(10e,10f)은 두께방향(T) 및 폭방향(W)을 따라 연장되어 있다. 길이방향(L), 폭방향(W) 및 두께방향(T)은 각각 직교하고 있다.
또한 본 발명에 있어서, "직방체상"에는 모퉁이부나 능선부가 둥그스름하게 된 직방체가 포함되는 것으로 한다. 즉, "직방체상"의 부재란, 제1 및 제2의 주면, 제1 및 제2의 측면 및 제1 및 제2의 단면을 가지는 부재 전반을 의미한다. 또한 주면, 측면, 단면의 일부 또는 전부에 요철 등이 형성되어 있어도 된다.
세라믹 소체(10)의 치수는 특별히 한정되지 않는다. 예를 들면 세라믹 소체(10)의 두께 치수는 0.2mm~3.0mm인 것이 바람직하고, 길이 치수는 0.4mm~5.7mm인 것이 바람직하며, 폭 치수는 0.2mm~5.0mm인 것이 바람직하다.
세라믹 소체(10)는 세라믹 전자부품(1)의 기능에 따른 적당한 세라믹스로 이루어진다. 구체적으로는, 세라믹 전자부품(1)이 콘덴서일 경우는 세라믹 소체(10)를 유전체 세라믹스에 의해 형성할 수 있다. 유전체 세라믹스의 구체예로서는, 예를 들면 BaTiO3, CaTiO3, SrTiO3, CaZrO3 등을 들 수 있다. 세라믹 소체(10)에는, 세라믹 전자부품(1)에 요구되는 특성에 따라, 예를 들면 Mn 화합물, Mg 화합물, Si 화합물, Fe 화합물, Cr 화합물, Co 화합물, Ni 화합물, 희토류 화합물 등의 부성분이 적절히 첨가되어 있어도 된다.
세라믹 전자부품(1)이 압전부품일 경우는 세라믹 소체를 압전 세라믹스에 의해 형성할 수 있다. 압전 세라믹스의 구체예로서는 예를 들면 PZT(티탄산지르콘산납)계 세라믹스 등을 들 수 있다.
세라믹 전자부품(1)이 예를 들면 서미스터일 경우는 세라믹 소체를 반도체 세라믹스에 의해 형성할 수 있다. 반도체 세라믹스의 구체예로서는 예를 들면 스피넬계 세라믹 등을 들 수 있다.
세라믹 전자부품(1)이 예를 들면 인덕터일 경우는 세라믹 소체를 자성체 세라믹스에 의해 형성할 수 있다. 자성체 세라믹스의 구체예로서는 예를 들면 페라이트 세라믹 등을 들 수 있다.
(내부전극)
도 2에 나타내는 바와 같이, 세라믹 소체(10)의 내부에는 복수의 제1의 내부전극(11)과 복수의 제2의 내부전극(12)이 마련된다.
제1의 내부전극(11)은 직사각형상이다. 제1의 내부전극(11)은 제1 및 제2의 주면(10a,10b)(도 2을 참조)과 평행하게 마련되어 있다. 즉, 제1의 내부전극(11)은 길이방향(L) 및 폭방향(W)을 따라 마련되어 있다. 제1의 내부전극(11)은 제1의 단면(10e)에 노출되어 있고, 제1 및 제2의 주면(10a,10b), 제1 및 제2의 측면(10c,10d) 및 제2의 단면(10f)에는 노출되어 있지 않다.
제2의 내부전극(12)은 직사각형상이다. 제2의 내부전극(12)은 제1 및 제2의 주면(10a,10b)(도 2를 참조)과 평행하게 마련되어 있다. 즉, 제2의 내부전극(12)은 길이방향(L) 및 폭방향(W)을 따라 마련되어 있다. 그러므로, 제2의 내부전극(12)과 제1의 내부전극(11)은 서로 평행하다. 제2의 내부전극(12)은 제2의 단면(10f)에 노출되어 있고, 제1 및 제2의 주면(10a,10b), 제1 및 제2의 측면(10c,10d) 및 제1의 단면(10e)에는 노출되어 있지 않다.
제1 및 제2의 내부전극(11,12)은 두께방향(T)을 따라 교대로 마련되어 있다. 두께방향(T)에 있어서 서로 이웃하는 제1의 내부전극(11)과 제2의 내부전극(12)은 세라믹부(10g)를 통해 대향하고 있다. 제1의 내부전극(11)과 제2의 내부전극(12)이 두께방향으로 대향하고 있는 영역은, 전자부품으로서의 용량 발생의 기능을 나타내는 부분이다. 따라서, 제1의 내부전극(11)과 제2의 내부전극(12)이 두께방향으로 대향하고 있는 영역을 유효 영역이라 칭한다. 도 2에 나타내는 바와 같이, 유효 영역(a1)은 길이방향(L)의 중앙부에 위치하고 있다. 길이방향(L)에 있어서 유효 영역(a1)보다도 제1의 단면(10e)측의 부분에 있어서는, 제1의 내부전극(11)과 제2의 내부전극(12)이 두께방향(T)으로 대향하고 있지 않다. 유효 영역(a1)보다도 제1의 단면(10e)측의 부분은 전자부품으로서의 용량 발생의 기능을 나타내지 않는 무효 영역(a2)을 구성하고 있다. 마찬가지로, 유효 영역(a1)보다도 제2의 단면(10f)측의 부분에 있어서도, 제1의 내부전극(11)과 제2의 내부전극(12)이 두께방향(T)으로 대향하고 있지 않다. 유효 영역(a1)보다도 제2의 단면(10f)측의 부분은, 전자부품으로서의 용량 발생의 기능을 나타내지 않는 무효 영역(a3)을 구성하고 있다.
또한 두께방향(T)을 따라 보았을 때에, 유효 영역(a1)의 양측에 형성되어 있는 제1 및 제2의 내부전극(11,12)이 형성되어 있지 않은 부분을 외층 영역(b2,b3)으로 한다. 이때의 유효 영역(a1)의 두께방향(T)을 따른 부분을 내층 영역(b1)으로 한다.
세라믹부(10g)의 두께는 0.4㎛~100㎛정도로 할 수 있고, 1.5㎛~80㎛인 것이 바람직하다. 또한 세라믹 전자부품(1)이 콘덴서일 경우에는, 세라믹 전자부품(1)의 용량을 증대시키는 관점에서는 세라믹부(10g)가 얇은 편이 바람직하다.
제1 및 제2의 내부전극(11,12)은 적당한 도전 재료에 의해 구성할 수 있다. 제1 및 제2의 내부전극(11,12)은, 예를 들면 Ni, Cu, Ag, Pd 및 Au로 이루어지는 군으로부터 선택된 금속, 또는 Ni, Cu, Ag, Pd 및 Au로 이루어지는 군으로부터 선택된 1종 이상의 금속을 포함하는 합금(예를 들면, Ag-Pd 합금 등)에 의해 구성할 수 있다.
제1 및 제2의 내부전극(11,12)의 두께는 예를 들면 0.2㎛~2.0㎛정도인 것이 바람직하다.
(외부전극)
도 1 및 도 2에 나타내는 바와 같이, 세라믹 전자부품(1)은 제1 및 제2의 외부전극(13,14)을 포함하고 있다. 제1의 외부전극(13)은 제1의 단면(10e)에 있어서 제1의 내부전극(11)에 전기적으로 접속되어 있다. 한편, 제2의 외부전극(14)은 제2의 단면(10f)에 있어서 제2의 내부전극(12)에 전기적으로 접속되어 있다.
제1의 외부전극(13)은, 제1의 단면(10e)으로부터, 제1 및 제2의 주면(10a,10b) 및 제1 및 제2의 측면(10c,10d)에 이르도록 형성되어 있다. 한편, 제2의 외부전극(14)은, 제2의 단면(10f)으로부터, 제1 및 제2의 주면(10a,10b) 및 제1 및 제2의 측면(10c,10d)에 이르도록 형성되어 있다.
제1 및 제2의 외부전극(13,14)은 적당한 도전 재료에 의해 구성할 수 있다. 또한 제1 및 제2의 외부전극(13,14)은 복수의 도전막으로 구성되어 있어도 된다.
상세하게는, 제1의 외부전극(13)은 제1의 소성 전극층(13a)을 포함한다. 제2의 외부전극(14)은 제2의 소성 전극층(14a)을 포함한다.
제1의 소성 전극층(13a)은, 세라믹 소체(10)의 단면(10e)을 덮으면서, 양주면(10a,10b) 및 양측면(10c,10d)의 일부에까지 달하도록 마련되어 있다. 제2의 소성 전극층(14a)은, 세라믹 소체(10)의 단면(10f)을 덮으면서, 양주면(10a,10b) 및 양측면(10c,10d)의 일부에까지 달하도록 마련되어 있다.
제1의 소성 전극층(13a) 위에는 제1의 수지 함유 전극층(13b)이 마련되어 있다. 제2의 소성 전극층(14a) 위에는 제2의 수지 함유 전극층(14b)이 마련되어 있다. 제1의 수지 함유 전극층(13b) 위에는 제1의 도금막(13c)이 마련되어 있다. 제2의 수지 함유 전극층(14b) 위에는 제2의 도금막(14c)이 마련되어 있다.
제1 및 제2의 소성 전극층(13a,14a)은 예를 들면 도전성 금속 및 유리를 포함하는 도전성 페이스트를 도포하여 베이킹함으로써 형성된다. 또한 제1 및 제2의 소성 전극층(13a,14a)의 상기 도전성 금속으로서는, 예를 들면 Cu, Ni, Ag, Pd, Ag-Pd 합금, Au 등을 사용할 수 있다. 또한 제1 및 제2의 소성 전극층(13a,14a)의 상기 유리로서는, 예를 들면 B, Si, Ba, Mg, Al, Li 등을 포함하는 유리를 사용할 수 있다.
제1 및 제2의 소결 전극층(13a,14a)은 각각 세라믹 소체(10)와 동시 소성된 것이어도 되고, 도전성 페이스트를 도포하여 베이킹한 것이어도 된다.
제1 및 제2의 소성 전극층(13a,14a)을 복수의 층으로 구성해도 된다. 이 경우, 1층째의 전극층의 두께, 상세하게는 1층째의 전극층의 가장 두꺼운 부분의 두께는 10㎛~100㎛인 것이 바람직하다. 또한 제1 및 제2의 수지 함유 전극층(13b,14b) 및 제1 및 제2의 도금층(13c,14c)에 대해서도, 제1 및 제2의 소성 전극층(13a,14a)과 동일하게 복수의 층으로 구성할 수 있다.
제1의 수지 함유 전극층(13b)은 제1의 소성 전극층(13a)을 덮는다. 제2의 수지 함유 전극층(14b)은 제2의 소성 전극층(14a)을 덮는다. 구체적으로는, 제1의 수지 함유 전극층(13b)은, 제1의 소성 전극층(13a)상의 제1의 단면에 배치되고, 제1의 소성 전극층(13a)상의 제1의 주면 및 제1의 측면에도 이르도록 마련되어 있는 것이 바람직하다. 제2의 수지 함유 전극층(14b)은, 제2의 소성 전극층(14a)상의 제2의 단면에 배치되고, 제2의 소성 전극층(14a)상의 제2의 주면 및 제2의 측면에도 이르도록 마련되어 있는 것이 바람직하다.
제1 및 제2의 수지 함유 전극층(13b,14b)의 두께는 예를 들면 10㎛~150㎛정도인 것이 바람직하다.
제1 및 제2의 수지 함유 전극층(13b,14b)은 도전재 및 수지를 포함한다. 이와 같이, 제1 및 제2의 수지 함유 전극층(13b,14b)은 수지를 포함하고 있기 때문에, 예를 들면 도금막이나 도전성 페이스트의 소성물로 이루어지는 도전층보다도 유연성이 풍부하다. 이 때문에, 세라믹 전자부품(1)에 물리적인 충격이나 열사이클에 기인하는 충격이 가해져도, 제1 및 제2의 수지 함유 전극층(13b,14b)이 완충층으로서 기능하여, 세라믹 전자부품(1)에 크랙이 발생하는 것을 억제할 수 있다.
도전재로서는 예를 들면 Ag 또는 금속분의 표면에 Ag 코팅된 것을 사용할 수 있다. 금속분으로서 Cu나 Ni를 사용하는 것이 바람직하다. 도전재로서 Cu에 산화 방지 처리를 실시한 것을 사용할 수도 있다.
도전재의 재료에 Ag를 사용하는 이유로서는, Ag는 낮은 비저항을 가지기 때문에 전극 재료에 적합하다. 또한 귀금속이기 때문에 산화하지 않고 내후성이 높기 때문이다.
도전재의 입자의 형상은 특별히 한정되지 않지만, 구상(球狀) 또는 편평상 등이어도 된다. 또한 구상의 도전재와 편평상의 도전재를 혼합하여 사용하는 것이 바람직하다. 또한 도전재의 평균 입경은 특별히 한정되지 않지만, 예를 들면 1.0㎛~10㎛정도여도 된다.
도전재끼리가 접촉함으로써, 제1 및 제2의 수지 함유 전극층(13b,14b)의 내부에 통전 경로가 형성되어 있다.
제1 및 제2의 수지 함유 전극층(13b,14b)에 사용하는 수지로서는, 예를 들면 에폭시 수지, 페놀 수지, 우레탄 수지, 실리콘 수지 및 폴리이미드 수지 등의 공지의 다양한 열경화성 수지를 사용할 수 있다. 그 중에서도 내열성, 내습성, 밀착성 등이 뛰어난 에폭시 수지는 가장 적절한 수지의 하나이다.
제1 및 제2의 수지 함유 전극층(13b,14b)에는 열경화성 수지와 함께 경화제를 사용하는 것이 바람직하다. 베이스 수지로서 에폭시 수지를 사용할 경우, 에폭시 수지용의 경화제로서는 페놀계, 아민계, 산무수물계, 이미다졸계 등 공지의 다양한 화합물을 사용할 수 있다.
제1의 도금층(13c)은 제1의 수지 함유 전극층(13b)을 덮는다. 제2의 도금층(14c)은 제2의 수지 함유 전극층(14b)을 덮는다.
상술과 같이, 제1 및 제2의 도금층(13c,14c)은 복수층으로 구성할 수 있는데, 하층 도금막과 상기 하층 도금막상에 형성되는 상층 도금막으로 구성하는 것이 바람직하다. 이 경우, 하층 도금막 및 상층 도금막은, 예를 들면 Cu, Ni, Sn, Pb, Au, Ag, Pd, Bi, Zn으로 이루어지는 군으로부터 선택되는 1종의 금속 또는 상기 금속을 포함하는 합금 도금으로 이루어지는 것이 바람직하다. 보다 구체적으로는, 상층 도금막의 재료로서는 솔더에 대한 젖음성이 좋은 Sn이나 Au를 사용하는 것이 바람직하다. 하층 도금막의 재료로서는 솔더에 대한 배리어 성능을 가지는 Ni를 사용하는 것이 바람직하다.
제1 및 제2의 도금층(13c,14c)을 형성하는 각 층(각 도금막)의 두께는 1㎛~15㎛인 것이 바람직하다.
여기서, 제1 및 제2의 수지 함유 전극층(13b,14b)은 저항이 높다. 이 때문에, 외부전극(13,14)의 전기 저항을 낮게 하기 위해, 상기 제1 및 제2의 소성 전극층(13a,14a)의 길이를 제1 및 제2의 수지 함유 전극층(13b,14b)의 길이와 거의 같게 하는 것이 통상이다(상기 특허문헌을 참조).
그러나 본 발명자는, 예의 검토한 결과, 이하와 같이 규정함으로써 크랙의 발생을 억제할 수 있는 것을 발견하였다.
제1의 단면(10e)과, 제1의 소성 전극층(13a)의 제2의 주면(10b)상에 위치하는 부분의 가장자리끝 사이의 길이방향을 따른 거리를 A로 한다. 제1의 단면(10e)과 유효 영역(a1) 사이의 길이방향을 따른 거리를 B로 한다. 제1의 단면(10e)과, 제1의 수지 함유 전극층(13b)의 제2의 주면(10b)상에 위치하는 부분의 가장자리끝 사이의 길이방향을 따른 거리를 C로 한다. 이때, 세라믹 전자부품(1)은 A<B<C, 및 A/B≤0.86을 충족하는 것이다. 이것에 의해, 세라믹 전자부품(1)에 크랙이 생기는 것을 억제할 수 있어, 가령 크랙이 생긴 경우에도 쇼트하기 어렵다.
상세하게는, 상기의 조건으로 함으로써, 제1의 소성 전극층(13a)의 제2의 주면(10b)상에 위치하는 부분의 가장자리끝과 제1의 수지 함유 전극층(13b)의 제2의 주면(10b)상에 위치하는 부분의 가장자리끝 사이에는 일정 거리가 유지되게 되기 때문에, 세라믹 전자부품(1)에 물리적인 충격이나 열사이클에 기인하는 충격이 가해져도, 충분히 제1 및 제2의 수지 함유 전극층(13b,14b)이 완충층으로서 기능하여, 세라믹 전자부품(1)에 크랙이 발생하는 것을 억제할 수 있다.
또한 상기의 조건으로 함으로써, 제1의 수지 함유 전극층(13b)의 제2의 주면(10b)상에 위치하는 부분의 가장자리끝을, 세라믹 소체(10)에 있어서 강도가 높은 영역인 유효 영역(a1)의 길이방향에 있어서 겹칠 수 있기 때문에, 수지 함유층으로 완화시키기 전의 단계, 즉, 수지 함유층의 박리·파단이 생기는 전 단계에서 세라믹 전자부품(1)에 생기는 크랙을 억제할 수 있다.
또한 상기의 조건으로 함으로써, 도 2에 나타내는 바와 같이, 수지 함유 전극층(13b,14b)으로 충분히 응력을 흡수할 수 없고, 가령 제1의 소성 전극층(13a)의 제2의 주면(10b)상에 위치하는 부분의 가장자리끝을 기점으로 하여, 크랙(Cr)이 발생한 경우에도, 제1의 소성 전극층(13a)의 제2의 주면(10b)상에 위치하는 부분의 가장자리끝이 유효 영역(a1)에 겹치지 않고, 무효 영역(a2)에 들어가 있기 때문에, 그 크랙(Cr)의 성장 방향을 무효 영역(a2) 쪽으로 향하게 할 수 있다. 따라서, 크랙(Cr)의 성장 방향이 유효 영역(a1)으로 연장되지 않아, 쇼트가 일어나기 어렵게 할 수 있다.
A/B는 0.25 이상인 것이 바람직하고, 0.3 이상인 것이 보다 바람직하며, 0.33 이상인 것이 더욱 바람직하다. 이때, A의 치수는, 세라믹 전자부품의 사이즈가 2.0mm(L)×1.25mm(W)인 경우에는 115㎛이상인 것이 바람직하고, 세라믹 전자부품의 사이즈가 3.2mm(L)×2.5mm(W)인 경우에는 140㎛이상인 것이 바람직하다. 이 경우, 상기 쇼트를 억제할 수 있을 뿐 아니라 제1 및 제2의 소성 전극층(13a,14a)을 확실하게 형성하기 쉬워진다. 이것은 제1 및 제2의 소성 전극층(13a,14a)의 길이를 일정 길이로 설정함으로써, DIP 공법에 의해 페이스트를 도포할 때에, 제1 및 제2의 소성 전극층(13a,14a)의 단면측의 페이스트를 일정량 이상 유지시킬 수 있기 때문이다. 따라서, 전극 끌어올림시에 페이스트가 정반(定盤)측에 떨어져도, 단면에 소성 전극층이 형성되어 있지 않거나, 혹은 극단적으로 제1 및 제2의 소성 전극층의 두께가 얇은 제1 및 제2의 소성 전극층(13a,14a)의 발생을 억제할 수 있다.
상기 A의 치수는, 기판면에 수직인 방향에 있어서, 세라믹 전자부품의 측면을 폭방향의 1/2 치수가 되는 부분까지 연마하여, 그 연마면에 있어서 광학 현미경에 의해 측정할 수 있다. 구체적으로는, A의 치수는, 기판면측의 한쪽의 외부전극에 있어서, 세라믹 소체의 단면으로부터 소성 전극층의 세라믹 소체의 제2의 주면상에 위치하는 부분의 가장자리끝까지의 길이방향을 따른 거리를 측정함으로써 구할 수 있다.
상기 B의 치수는, 기판면에 수직인 방향에 있어서, 세라믹 전자부품의 측면을 폭방향의 1/2 치수가 되는 부분까지 연마하여, 그 연마면에 있어서 광학 현미경에 의해 측정할 수 있다. 구체적으로는, B의 치수는, 제1의 단면에 있어서, 세라믹 소체의 단면으로부터 내부전극의 유효 영역까지의 길이방향(L)을 따른 거리를 측정함으로써 구할 수 있다. 또한 세라믹 소체의 단면으로부터 내부전극의 유효 영역까지의 길이방향을 따른 거리는, 단면에 있어서의, 세라믹 소체의 단면으로부터 내부전극의 유효 영역까지의 길이방향을 따른 최단 거리로 한다.
상기 C의 치수는, 기판면에 수직인 방향에 있어서, 세라믹 전자부품의 측면을 폭방향의 1/2 치수가 되는 부분까지 연마하고, 그 연마면에 있어서 광학 현미경에 의해 측정할 수 있다. 구체적으로는, C의 치수는, 기판면측의 한쪽의 외부전극에 있어서, 세라믹 소체의 단면으로부터 수지 함유 전극층의 제2의 주면상에 위치하는 부분의 가장자리끝까지의 길이방향을 따른 거리를 측정함으로써 구할 수 있다.
내층 영역과 외층 영역의 치수는, 기판면에 수직인 방향에 있어서, 세라믹 전자부품의 측면을 폭방향의 1/2 치수가 되는 부분까지 연마하여, 그 연마면에 있어서 광학 현미경에 의해 측정할 수 있다. 구체적으로는, 내층 영역과 외층 영역의 치수는, 상기 단면에 있어서, 수지 함유 전극층의 선단으로부터 연직방향의 선상에 위치하는 내층 영역과 외층 영역의 거리를 측정함으로써 구할 수 있다.
제1의 외부전극(13)이 A<B<C, A/B≤0.86을 만족하는 동시에, 제2의 외부전극(14)도 A<B<C, A/B≤0.86을 만족하는 것이 바람직하다. 제2의 외부전극(14)에 있어서도, A/B는 0.25 이상인 것이 바람직하고, 0.3 이상인 것이 보다 바람직하며, 0.33 이상인 것이 더욱 바람직하다.
(세라믹 전자부품(1)의 제조방법)
세라믹 전자부품(1)의 제조방법은 특별히 한정되지 않는다. 세라믹 전자부품(1)은 예를 들면 이하의 요령으로 제조할 수 있다.
우선, 제1 및 제2의 내부전극(11,12)을 가지는 세라믹 소체(10)를 준비한다. 구체적으로는, 세라믹 분말을 포함하는 세라믹 페이스트를, 예를 들면 스크린 인쇄법 등에 의해 시트상으로 도포하여 건조시킴으로써 세라믹 그린시트를 제작한다.
다음으로, 상기 세라믹 그린시트위에, 내부전극 형성용의 도전 페이스트를, 예를 들면 스크린 인쇄법 등에 의해 소정의 패턴으로 도포하고, 내부전극 형성용 도전 패턴이 형성된 세라믹 그린시트와, 내부전극 형성용 도전 패턴이 형성되어 있지 않은 세라믹 그린시트를 준비한다. 또한 세라믹 페이스트나 내부전극 형성용의 도전 페이스트에는 예를 들면 공지의 바인더나 용매가 포함되어 있어도 된다.
내부전극 형성용의 도전 페이스트의 도포 형상을 컨트롤하는 것과, 내부전극이 형성된 세라믹 그린시트의 겹침의 어긋남량을 컨트롤함으로써 치수 B를 설정한다.
계속해서, 내부전극 형성용 도전 패턴이 형성되어 있지 않은 세라믹 그린시트를 소정 매수 적층하고, 그 위에 내부전극 형성용 도전 패턴이 형성된 세라믹 그린시트를 순차 적층하며, 또한 내부전극 형성용 도전 패턴이 형성되어 있지 않은 세라믹 그린시트를 소정 매수 적층함으로써 마더 적층체를 제작한다. 또한 필요에 따라, 정수압 프레스 등의 수단에 의해 마더 적층체를 적층방향으로 프레스해도 된다.
마더 적층체를 소정의 형상 치수로 컷트하여, 소성 전의 세라믹 소체를 복수 제작한다. 이때, 소성 전의 세라믹 소체에 대하여 배럴 연마 등을 실시하여, 능선부나 모퉁이부를 둥그스름하게 해도 된다.
이어서, 소성 전의 세라믹 소체를 소성한다. 이것에 의해, 세라믹 소체(10)가 완성된다. 또한 소성 전의 세라믹 소체의 소성 온도는, 사용한 세라믹스나 도전 재료에 따라 적절히 설정할 수 있다. 소성 전의 세라믹 소체의 소성 온도는, 예를 들면 900℃~1300℃정도로 할 수 있다.
다음으로, 소성 후의 세라믹 소체(10)의 양단면에 도전성 페이스트를 도포하여 베이킹을 행함으로써, 제1 및 제2의 소성 전극층(13a,14a)을 형성한다. 이때, 도포 형상의 컨트롤에 의해 치수 A를 설정한다. 또한 베이킹 온도는 예를 들면 700℃~1000℃인 것이 바람직하다. 또한 제1 및 제2의 소성 전극층(13a,14a)은 소성 전의 세라믹 소체와 동시에 소성해도 된다.
이어서, 제1 및 제2의 소성 전극층(13a,14a)을 덮도록 각각 도전재 및 수지를 포함하는 도전성 수지 페이스트를 도포하고, 150℃~300℃의 온도로 열처리를 행하여, 수지를 열경화시킨다. 이것에 의해, 제1의 소성 전극층(13a)상에 제1의 수지 함유 전극층(13b)이 형성되고, 제2의 소성 전극층(14a)상에 제2의 수지 함유 전극층(14b)이 형성된다. 이때, 도포 형상의 컨트롤에 의해 치수 C를 설정한다. 또한 상기 열처리시의 분위기는 공기 분위기여도 질소 가스 분위기여도 된다. Cu 분말을 사용한 수지 전극을 형성할 경우는, 금속 성분의 산화를 방지하기 위해, 상기 열처리시의 산소 농도는 1000ppm이하로 하는 것이 바람직하다.
계속해서, 제1의 수지 함유 전극층(13b)을 덮도록 제1의 도금층(13c)을 형성하고, 제2의 수지 함유 전극층(14b)을 덮도록 제2의 도금층(14c)을 형성한다. 또한 제1 및 제2의 도금층(13c,14c)은 Ni 도금층과 Sn 도금층의 적층 구조로 형성된다.
이상의 공정에 의해, 세라믹 전자부품(1)을 완성시킬 수 있다.
이하, 본 발명의 바람직한 실시형태의 다른 예에 대하여 설명한다. 단, 이하의 설명에 있어서, 상기 제1의 실시형태와 실질적으로 공통의 기능을 가지는 부재를 공통의 부호로 참조하여, 설명을 생략한다.
(제2의 실시형태)
도 3은 제2의 실시형태에 따른 세라믹 전자부품(1a)의 약도적 단면도이다.
도 3에 나타내는 세라믹 전자부품(1a)의 구성이 도 2의 세라믹 전자부품(1)의 구성과 다른 점은, 제1 및 제2의 더미전극(15,16)이 세라믹 소체(10) 내에 마련되어 있는 점이다.
제1의 더미전극(15)은 제1의 내부전극(11)과 거의 같은 높이이면서 길이방향으로 간격을 두고 마련되어 있다. 제2의 더미전극(16)은 제2의 내부전극(12)과 거의 같은 높이이면서 길이방향으로 간격을 두고 마련되어 있다.
제1의 더미전극(15)은 제2의 단면(10f)에 인출되어 있다. 제2의 더미전극(16)은 제1의 단면(10e)에 인출되어 있다.
이러한 제1 및 제2의 더미전극(15,16)을 가지는 세라믹 전자부품(1a)에 대해서도 A<B<C, 및 A/B≤0.86을 충족한다. 이것에 의해, 세라믹 전자부품(1a)에 크랙이 생기는 것을 억제할 수 있고, 가령 크랙이 생긴 경우에도 쇼트하기 어렵다.
(제3의 실시형태)
도 4는 제3의 실시형태에 따른 세라믹 전자부품(1b)의 약도적 단면도이다.
도 4에 나타내는 세라믹 전자부품(1b)의 구성이 도 2의 세라믹 전자부품(1)의 구성과 다른 점은, 제1의 내부전극(11a)이 제1 및 제2의 단면(10e,10f)에 인출되어 있고, 제2의 내부전극(12a)이 제1 및 제2의 측면(10c,10d)에 인출되어 있는 점이다. 도시는 생략하지만, 제1 및 제2의 측면(10c,10d)에는 각각 제2의 내부전극(12a)에 전기적으로 접속된 외부전극이 마련되어 있다. 이 한쌍의 외부전극과, 제1 및 제2의 외부전극(13,14) 중 한쪽이, 신호 단자 전극을 구성하고 있고, 다른 쪽이 접지용 단자 전극을 구성하고 있다.
본 실시형태에 따른 세라믹 전자부품(1b)에 대해서도, 제1 및 제2의 외부전극(13,14)에 있어서 A<B<C, 및 A/B≤0.86이 충족된다. 이 때문에, 세라믹 전자부품(1b)에 크랙이 생기는 것을 억제할 수 있고, 가령 크랙이 생긴 경우에도 쇼트하기 어렵다.
이하, 본 발명에 대하여, 구체적인 실시예에 근거하여, 더욱 상세하게 설명하는데, 본 발명은 이하의 실시예에 하등 한정되는 것은 아니며, 그 요지를 변경하지 않는 범위에 있어서 적절히 변경하여 실시하는 것이 가능하다.
(실시예 1~5)
상기 실시형태에 따른 제조방법을 사용하여, 상기 실시형태에 따른 세라믹 전자부품(1)으로서, 상기 실시형태에 따른 세라믹 전자부품(1)과 동일한 세라믹 콘덴서를, 각 실시예에 대하여, 하기의 조건으로 20개씩 제작하였다. 또한 치수 A를 변경함으로써(후기의 표 1을 참조), A/B의 비율을 5종(실시예 1~5) 설정하고, 크랙의 발생의 유무 및 쇼트의 유무를 확인하였다.
세라믹 콘덴서의 사이즈: 2.0mm(L)×1.25mm(W)×1.25mm(T)(설계값)
세라믹스: BaTiO3
용량: 1μF
정격 전압: 16V
소성 온도: 1200℃(2시간 킵)
외층 영역의 두께: 5.4㎛
내층 영역의 두께: 180㎛
소성 전극층의 소재: Cu
수지 함유 전극층의 도전재: Ag
수지 함유 전극층의 수지: 에폭시 수지
열경화 온도: 200℃
수지 함유 전극층의 목적의 두께: 50㎛(단면 중앙부의 목적값)
도금층의 구성: Ni와 Sn의 2층
도금층의 목적의 두께: 2.5㎛(Ni)와 3㎛(Sn)(단면 중앙부의 목적값)
(소성 전극층 가장자리끝 기점의 크랙의 확인방법)
JEITA에 규격되어 있는 랜드 기판에 LF 솔더를 사용하여 리플로우 실장하고, 일정 휨량(8mm)으로 배선 기판을 5초간 휘게 한 후, 샘플을 기판으로부터 떼어내고, 샘플의 측면을 폭방향의 중앙까지 연마하여, 그 연마면에 있어서의 소성 전극층 가장자리끝을 기점으로 한 크랙의 유무를 확인하였다.
(수지 함유 전극층 가장자리끝 기점의 크랙의 확인방법)
JEITA에 규격되어 있는 랜드 기판에 LF 솔더를 사용하여 리플로우 실장하고, 일정 휨량(8mm)으로 배선 기판을 5초간 휘게 한 후, 샘플을 기판으로부터 떼어내고, 샘플의 측면을 폭방향의 중앙까지 연마하여, 그 연마면에 있어서의 수지 함유 전극층 가장자리끝을 기점으로 한 크랙의 유무를 확인하였다.
(쇼트 발생의 확인방법)
각 샘플을 LF 솔더를 사용하여 유리 에폭시 기판에 실장하였다. 그 후, 각 샘플에 대하여, 125℃, 상대 습도 95%RH, 1.2기압의 고온고습조 내에서 정격 전압을 인가하여, 72시간의 내습 부하 가속 시험을 행하였다. 절연 저항값(IR값)이 2자리 이상 저하한 것을 쇼트의 발생으로 판단하였다.
(단면에 있어서의 소성 전극층 형성 불량 발생의 확인방법)
소성 전극층의 베이킹 후에 2배의 렌즈로 확대하여 단면의 육안 확인을 행하였다. 이 육안 확인에서는 세라믹 소체의 노출이 보여지는 것을 불량으로서 판별하였다.
(비교예 1~16)
상기 실시형태에 따른 제조방법을 사용하여, 상기 실시형태에 따른 세라믹 전자부품(1)으로서, 상기 실시형태에 따른 세라믹 전자부품(1)과 동일한 세라믹 콘덴서를, 각 비교예에 대하여, 상기 각 실시예와 같은 조건으로 20개씩 제작하였다. 치수 A, C를 변경함으로써(후기의 표 1을 참조), A/B의 비율을 8종(비교예 1~8) 설정하여, 크랙의 발생의 유무 및 쇼트의 유무를 확인하였다.
이상의 실시예 1~5 및 비교예 1~8의 결과를 표 1에 나타낸다.
Figure 112014101624317-pat00001
이상의 결과로부터, A<B<C, 및 A/B≤0.86을 충족하는 세라믹 콘덴서에 의하면, 크랙이 생기는 것을 억제할 수 있고, 가령 크랙이 생긴 경우에도 쇼트를 방지할 수 있는 것을 확인할 수 있었다.
(실시예 6~10)
상기 실시형태에 따른 제조방법을 사용하여, 상기 실시형태에 따른 세라믹 전자부품(1)으로서, 상기 실시형태에 따른 세라믹 전자부품(1)과 동일한 세라믹 콘덴서를, 각 실시예에 대하여, 하기의 조건으로 20개씩 제작하였다. 또한 치수 A를 변경함으로써(후기의 표 2를 참조), A/B의 비율을 5종(실시예 6~10) 설정하여 크랙의 발생의 유무 및 쇼트의 유무를 확인하였다.
세라믹 콘덴서의 사이즈: 3.2mm(L)×2.5mm(W)×2.5mm(T)(설계값)
세라믹스: BaTiO3
용량: 4.7μF
정격 전압: 50V
소성 온도: 1200℃(2시간 킵)
외층 영역의 두께: 7.2㎛
내층 영역의 두께: 130㎛
소성 전극층의 소재: Cu
수지 함유 전극층의 도전재: Ag
수지 함유 전극층의 수지: 에폭시 수지
열경화 온도: 200℃
수지 함유 전극층의 목적의 두께: 50㎛(단면 중앙부의 목적값)
도금층의 구성: Ni와 Sn의 2층
도금층의 목적의 두께: 2.5㎛(Ni)와 3㎛(Sn)(단면 중앙부의 목적값)
이상의 실시예 6~10 및 비교예 9~16의 결과를 표 2에 나타낸다.
Figure 112014101624317-pat00002
이상의 결과로부터, A<B<C, 및 A/B≤0.86을 충족하는 세라믹 콘덴서에 의하면, 크랙이 생기는 것을 억제할 수 있고, 가령 크랙이 생긴 경우에도 쇼트를 방지할 수 있는 것을 확인할 수 있었다.
1, 1a, 1b: 세라믹 전자부품 10: 세라믹 소체
10a: 제1의 주면 10b: 제2의 주면
10c: 제1의 측면 10d: 제2의 측면
10e: 제1의 단면 10f: 제2의 단면
10g: 세라믹부 11, 11a: 제1의 내부전극
12, 12a: 제2의 내부전극 13: 제1의 외부전극
13a: 제1의 소성 전극층 13b: 제1의 수지 함유 전극층
13c: 제1의 도금층 14: 제2의 외부전극
14a: 제2의 소성 전극층 14b: 제2의 수지 함유 전극층
14c: 제2의 도금층 a1: 유효 영역
a2, a3: 무효 영역

Claims (2)

  1. 길이방향 및 폭방향을 따라 연장되는 제1 및 제2의 주면과, 길이방향 및 두께방향을 따라 연장되는 제1 및 제2의 측면과, 폭방향 및 두께방향을 따라 연장되는 제1 및 제2의 단면(端面)을 가지는 세라믹 소체와,
    상기 세라믹 소체 내에 배치되고, 두께방향에 있어서 서로 대향하고 있는 제1 및 제2의 내부전극과,
    상기 제1 또는 제2의 내부전극에 전기적으로 접속되고, 상기 제1의 단면으로부터 상기 제2의 주면에 이르도록 마련된 외부전극을 포함하고,
    상기 세라믹 소체는,
    상기 제1 및 제2의 내부전극이 두께방향으로 대향하고 있는 유효 영역과,
    상기 유효 영역보다도 상기 제1의 단면측에 위치하고, 상기 제1 및 제2의 내부전극의 한쪽이 마련된 영역을 가지며,
    상기 외부전극은,
    상기 세라믹 소체 위에 형성된 소성 전극층과,
    도전재 및 수지를 포함하고, 상기 소성 전극층을 덮는 수지 함유 전극층을 가지며,
    상기 제1의 단면과, 상기 소성 전극층의 상기 제2의 주면상에 위치하는 부분의 가장자리끝 사이의 길이방향을 따른 거리를 A로 하고,
    상기 제1의 단면과 상기 유효 영역 사이의 길이방향을 따른 거리를 B로 하며,
    상기 제1의 단면과, 상기 수지 함유 전극층의 상기 제2의 주면상에 위치하는 부분의 가장자리끝 사이의 길이방향을 따른 거리를 C로 했을 때,
    A<B<C, 및 A/B≤0.86을 충족하는 것을 특징으로 하는 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 A/B는 0.33 이상인 것을 특징으로 하는 세라믹 전자부품.
KR1020140144402A 2013-10-25 2014-10-23 세라믹 전자부품 KR101630743B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2013221785 2013-10-25
JPJP-P-2013-221785 2013-10-25
JPJP-P-2014-154882 2014-07-30
JP2014154882A JP2015109411A (ja) 2013-10-25 2014-07-30 セラミック電子部品

Publications (2)

Publication Number Publication Date
KR20150048063A KR20150048063A (ko) 2015-05-06
KR101630743B1 true KR101630743B1 (ko) 2016-06-15

Family

ID=53091873

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140144402A KR101630743B1 (ko) 2013-10-25 2014-10-23 세라믹 전자부품

Country Status (2)

Country Link
KR (1) KR101630743B1 (ko)
CN (1) CN104576051B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210093164A (ko) * 2020-01-17 2021-07-27 가부시키가이샤 무라타 세이사쿠쇼 적층 세라믹 콘덴서

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7347919B2 (ja) * 2017-12-15 2023-09-20 太陽誘電株式会社 積層セラミックコンデンサ
KR102620524B1 (ko) * 2018-08-06 2024-01-03 삼성전기주식회사 적층형 커패시터
CN113508444B (zh) * 2019-02-28 2023-03-28 株式会社村田制作所 电子部件的制造方法
JP7192996B2 (ja) * 2019-08-06 2022-12-20 株式会社村田製作所 蓄電デバイス
JP7358829B2 (ja) * 2019-08-09 2023-10-11 Tdk株式会社 電子部品
JP7358828B2 (ja) * 2019-08-09 2023-10-11 Tdk株式会社 電子部品
JP2022114628A (ja) * 2021-01-27 2022-08-08 Tdk株式会社 積層コンデンサ

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007067239A (ja) * 2005-08-31 2007-03-15 Rohm Co Ltd チップ型コンデンサ
JP2009200421A (ja) 2008-02-25 2009-09-03 Tdk Corp 電子部品の実装構造

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3376970B2 (ja) 1999-09-08 2003-02-17 株式会社村田製作所 セラミック電子部品
JP4747604B2 (ja) * 2005-02-18 2011-08-17 Tdk株式会社 セラミック電子部品
CN101454852B (zh) * 2006-06-28 2011-03-23 株式会社村田制作所 陶瓷电子部件及其制造方法
CN101611461B (zh) * 2007-02-14 2012-03-21 株式会社村田制作所 叠层陶瓷电容器及其制造方法
JP4933968B2 (ja) * 2007-07-04 2012-05-16 Tdk株式会社 セラミック電子部品

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007067239A (ja) * 2005-08-31 2007-03-15 Rohm Co Ltd チップ型コンデンサ
JP2009200421A (ja) 2008-02-25 2009-09-03 Tdk Corp 電子部品の実装構造

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210093164A (ko) * 2020-01-17 2021-07-27 가부시키가이샤 무라타 세이사쿠쇼 적층 세라믹 콘덴서
KR102543312B1 (ko) 2020-01-17 2023-06-14 가부시키가이샤 무라타 세이사쿠쇼 적층 세라믹 콘덴서

Also Published As

Publication number Publication date
CN104576051A (zh) 2015-04-29
KR20150048063A (ko) 2015-05-06
CN104576051B (zh) 2017-05-24

Similar Documents

Publication Publication Date Title
KR101630743B1 (ko) 세라믹 전자부품
KR101729295B1 (ko) 세라믹 전자부품 및 연속 테이핑 전자부품
US9406443B2 (en) Ceramic electronic component
KR101888551B1 (ko) 적층 세라믹 콘덴서
US10510486B2 (en) Multilayer ceramic electronic component
US11120943B2 (en) Method for manufacturing ceramic electronic component
US9779876B2 (en) Ceramic electronic component and method for producing the same
KR20190049479A (ko) 적층 세라믹 콘덴서
US11062848B2 (en) Multilayer ceramic electronic component
KR101565651B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
KR101927731B1 (ko) 적층 세라믹 콘덴서
JP2018073900A (ja) 積層セラミックコンデンサ
KR20120133716A (ko) 적층 세라믹 커패시터
US10242797B2 (en) Multilayer-ceramic-capacitor mounting structure
KR101719838B1 (ko) 도전성 수지 조성물 및 이를 포함하는 적층 세라믹 전자 부품
US20130107420A1 (en) Ceramic electronic component and manufacturing method thereof
KR20170094487A (ko) 적층 세라믹 콘덴서
JP2019212727A (ja) 積層セラミックコンデンサおよび積層セラミックコンデンサの実装構造
KR102166129B1 (ko) 적층 세라믹 커패시터
JP2021034458A (ja) 積層セラミック電子部品
JP2019040943A (ja) 積層セラミックコンデンサ
JP7040534B2 (ja) 積層セラミックコンデンサ、積層セラミックコンデンサの実装構造体および電子部品連
US11361906B2 (en) Multilayer ceramic electronic component
KR102145311B1 (ko) 세라믹 전자 부품
JP2015060940A (ja) セラミック電子部品

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant