KR101623583B1 - 박막 트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명은 기판 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극 상에 절연막을 형성하는 단계, 상기 절연막 상에 산화물을 포함하는 반도체층을 형성하는 단계, 상기 반도체층과 전기적으로 연결되는 소오스 전극 및 드레인 전극을 형성하는 단계 및 상기 반도체층에 대응되는 상기 소오스 전극 및 드레인 전극에 레이저를 조사하여 상기 반도체층에 오믹층을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법에 관한 것이다.
산화물, 박막트랜지스터
Description
본 발명은 박막 트랜지스터의 제조방법에 관한 것으로, 보다 자세하게는, 반도체층과 소오스 전극 및 드레인 전극 간의 오믹 특성을 향상시킬 수 있는 박막 트랜지스터의 제조방법에 관한 것이다.
일반적으로 박막 트랜지스터는 이동도, 누설전류 등과 같은 기본적인 박막 트랜지스터의 특성뿐만 아니라, 오랜 수명을 유지할 수 있는 내구성 및 전기적 신뢰성이 매우 중요하다. 여기서, 박막 트랜지스터의 반도체층은 주로 비정질 실리콘 또는 다결정 실리콘으로 형성되는데, 비정질 실리콘은 성막 공정이 간단하고 생산 비용이 적게 드는 장점이 있지만 전기적 신뢰성이 확보되지 못하는 문제가 있다. 또한 다결정 실리콘은 높은 공정 온도로 인하여 대면적 응용이 매우 곤란하며, 결정화 방식에 따른 균일도가 확보되지 못하는 문제점이 있다.
한편, 산화물로 반도체층을 형성할 경우, 낮은 온도에서 성막하여도 높은 이 동도를 얻을 수 있으며 산소의 함량에 따라 저항의 변화가 커서 원하는 물성을 얻기가 매우 용이하기 때문에 최근 박막 트랜지스터로의 응용에 있어 큰 관심을 끌고 있다. 특히, 아연 산화물(ZnO), 인듐 아연 산화물(InZnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4) 등을 그 예로 들 수 있다.
산화물 반도체 박막 트랜지스터는 종래 비정질 실리콘 박막 트랜지스터보다 이동도 및 신뢰성 특성이 우수하지만, 산화물 반도체와 소오스 전극 및 드레인 전극 사이의 오믹층 형성이 어려운 문제점이 있다. 따라서, 산화물 반도체층과 소오스 전극 및 드레인 전극 사이의 오믹 특성이 양호하지 않기 때문에 박막 트랜지스터의 output 특성이 저하되는 문제점이 있다.
따라서, 본 발명은 반도체층과 소오스 전극 및 드레인 전극 간의 오믹 특성을 향상시킬 수 있는 박막 트랜지스터의 제조방법을 제공한다.
상기한 목적을 달성하기 위해, 본 발명의 일 실시 예에 따른 박막 트랜지스터의 제조방법은 기판 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극 상에 절연막을 형성하는 단계, 상기 절연막 상에 산화물을 포함하는 반도체층을 형성하는 단계, 상기 반도체층과 전기적으로 연결되는 소오스 전극 및 드레인 전극을 형성하는 단계 및 상기 반도체층에 대응되는 상기 소오스 전극 및 드레인 전극에 레이저를 조사하여 상기 반도체층에 오믹층을 형성하는 단계를 포함할 수 있다.
또한, 본 발명의 일 실시 예에 따른 박막 트랜지스터의 제조방법은 기판 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극 상에 절연막을 형성하는 단계, 상기 절연막 상에 산화물을 포함하는 반도체층을 형성하는 단계, 상기 반도체층 상에 금속층을 형성하는 단계, 상기 반도체층에 대응되는 상기 금속층에 레이저를 조사하여 상기 반도체층에 오믹층을 형성하는 단계 및 상기 금속층을 제거하고, 상기 반도체층에 연결되는 소오스 전극 및 드레인 전극을 형성하는 단계를 포함할 수 있다.
또한, 본 발명의 일 실시 예에 따른 박막 트랜지스터의 제조방법은 기판 상 에 게이트 전극을 형성하는 단계, 상기 게이트 전극 상에 절연막을 형성하는 단계, 상기 절연막 상에 산화물을 포함하는 반도체층을 형성하는 단계, 상기 반도체층에 레이저를 조사하여 오믹층을 형성하는 단계 및 상기 반도체층과 전기적으로 연결되는 소오스 전극 및 드레인 전극을 형성하는 단계를 포함할 수 있다.
본 발명의 박막 트랜지스터의 제조방법은 반도체층과 소오스 전극 및 드레인 전극 간의 오믹 특성을 향상시켜, 박막 트랜지스터의 특성을 향상시킬 수 있는 이점이 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시 예들을 상세하게 설명하면 다음과 같다.
도 1은 본 발명의 일 실시 예에 따른 박막 트랜지스터를 도시한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 박막 트랜지스터는 기판(100), 상기 기판(100) 상에 위치하는 게이트 전극(110), 상기 게이트 전극(110)을 절연시키는 절연막(120), 상기 절연막(120) 상에 위치하며, 오믹층(135)을 포함하는 반도체층(130) 및 상기 반도체층(130)과 전기적으로 연결되는 소오스 전 극(140a) 및 드레인 전극(140b)을 포함할 수 있다.
본 발명의 일 실시 예에 따른 박막 트랜지스터는 게이트 전극이 하부에 위치하는 바텀 게이트형 박막 트랜지스터를 개시하지만, 소오스 전극 및 드레인 전극이 반도체층 상부에 위치한다면 어느 구조를 적용하여도 무방하다.
이하, 도 2a 내지 도 6c를 참조하여, 상기 도 1과 같은 구조를 갖는 박막 트랜지스터의 제조방법을 상세히 설명하도록 한다.
도 2a 내지 도 3b는 본 발명의 제 1 실시 예에 따른 박막 트랜지스터의 제조방법을 공정별로 나타낸 도면이다.
도 2a를 참조하면, 유리, 플라스틱 또는 금속을 포함하는 기판(200) 상에 크롬(Cr), 몰리브덴(Mo), 인듐 틴 옥사이드(Indium Tin Oxide; ITO) 또는 알루미늄(Al)과 같은 금속막을 적층한다. 그런 다음, 포토리소그래피(photolithography) 공정을 이용해서 이를 패터닝하여 게이트 전극(210)을 형성한다.
여기서, 기판(200)과 게이트 전극(210) 사이에는 버퍼층을 더 포함할 수 있다. 버퍼층은 열처리 공정 중 기판(200)으로부터 이온 등의 불순물이 확산되어 후속하여 형성되는 소자들을 오염시키는 것을 방지하기 위한 것으로, 실리콘 산화물, 실리콘 질화물 등과 같은 무기물로 형성할 수 있다.
이어, 게이트 전극(210)이 형성된 기판(200) 상에 절연막(220)을 형성한다. 절연막(220)은 게이트 전극(210)을 전기적으로 절연시키는 게이트 절연막일 수 있으며, 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층으로 형성할 수 있다.
다음, 도 2b를 참조하면, 절연막(220) 상에 반도체층(230)을 형성한다. 여기 서, 반도체층(230)은 아연 산화물(ZnO)을 포함한 아연 주석 산화물(ZnSnO)로 형성할 수 있으며, 그 외, 전기 전도도 등 특성을 향상시키기 위하여 인듐(In) 또는 갈륨(Ga) 등을 도핑함으로써, 인듐 아연 산화물(InZnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4)을 더 포함하도록 형성할 수 있다.
이어, 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 또는 이들의 합금 등을 적층하여 반도체층(230)의 양측에 전기적으로 연결되도록 소오스 전극(240a) 및 드레인 전극(240b)을 형성한다.
다음, 도 2c를 참조하면, 반도체층(230)과 소오스 전극(240a) 및 드레인 전극(240b)이 중첩되는 영역에 레이저를 조사한다. 여기서, 레이저로는 IR 다이오드 레이저를 사용할 수 있다. IR 다이오드 레이저는 반도체 레이저라고도 알려져 있으며, p-n 접합에 따른 다이오드에 과잉 운반자를 대량으로 주입했을 경우 전자와 양공(陽孔)이 에너지 갭을 넘어서 재결합할 때 발광하는 효과를 이용한 레이저이다.
소오스 전극(240a) 및 드레인 전극(240b)에 IR 다이오드 레이저의 조사할 때, IR 다이오드 레이저의 공정 조건으로는 약 800 내지 850nm의 파장대와 4 내지 12V의 파워, 그리고 50 내지 300m/s의 스캔 속도로 수행될 수 있다.
여기서, 소오스 전극(240a) 및 드레인 전극(240a)에 IR 다이오드 레이저가 조사되면, 금속으로 이루어진 소오스 전극(240a) 및 드레인 전극(240a)이 열전달 매개체로 작용하여 반도체층(230)에 레이저의 열을 전달하게 된다.
상기 소오스 전극(240a) 및 드레인 전극(240b)으로부터 열을 전달받은 반도 체층(230)은 소오스 전극(240a) 및 드레인 전극(240b)에 인접하는 계면 영역에서 반도체층(230) 내의 캐리어들의 농도가 증가하여 오믹층(245)이 형성된다.
이러한 오믹층(245)은 반도체층(230)과 소오스 전극(240a) 및 드레인 전극(240b) 간에 오믹 콘택을 이룰 수 있게 되어 박막 트랜지스터의 특성이 향상될 수 있는 이점이 있다.
한편, 도 3a 및 도 3b는 본 발명의 제 1 실시예 중 다른 실시 예를 도시한 도면이다.
도 3a를 참조하면, 전술한 실시예와 동일한 조건으로, 기판(200) 상에 게이트 전극(210)을 형성하고, 게이트 전극(210) 상에 게이트 전극(210)을 절연시키는 절연막(220)을 형성한다. 그리고, 절연막(220) 상에 산화물을 포함하는 반도체층(230)을 형성한다.
그 다음, 상기 반도체층(230) 상에 실리콘 산화막 또는 실리콘 질화막을 적층한 후 패터닝하여 에치 스토퍼(235)를 형성한다. 에치 스토퍼(235)는 추후 소오스 전극 및 드레인 전극을 형성하기 위한 패터닝 공정 시, 반도체층이 손상되는 것을 방지하는 역할을 한다.
이어, 도 3b를 참조하면, 에치 스토퍼(235)가 형성된 기판(200) 상에 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 또는 이들의 합금 등을 적층하여 반도체층(230)의 양측에 전기적으로 연결되도록 소오스 전극(240a) 및 드레인 전극(240b)을 형성한다.
그 다음, 전술한 실시예와 동일하게 IR 다이오드 레이저를 조사하여, 오믹 층(245)을 형성하여 박막 트랜지스터를 제조한다.
상기와 같이, 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 제조방법은 소오스 전극 및 드레인 전극이 열전달 매개체로 작용하여 반도체층에 오믹층을 형성함으로써, 반도체층과 소오스 전극 및 드레인 전극 간의 오믹 콘택을 구현하여 박막 트랜지스터의 전기적 특성을 향상시킬 수 있는 이점이 있다.
한편, 도 4a 내지 도 4d는 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 공정별 단면도이다.
도 4a를 참조하면, 기판(300) 상에 크롬(Cr), 몰리브덴(Mo), 인듐 틴 옥사이드(Indium Tin Oxide; ITO) 또는 알루미늄(Al)과 같은 금속막을 적층한다. 그런 다음, 포토리소그래피(photolithography) 공정을 이용해서 이를 패터닝하여 게이트 전극(310)을 형성한다.
여기서, 기판(300)과 게이트 전극(310) 사이에는 버퍼층을 더 포함할 수 있다. 버퍼층은 열처리 공정 중 기판(300)으로부터 이온 등의 불순물이 확산되어 후속하여 형성되는 소자들을 오염시키는 것을 방지하기 위한 것으로, 실리콘 산화물, 실리콘 질화물 등과 같은 무기물로 형성할 수 있다.
이어, 게이트 전극(310)이 형성된 기판(300) 상에 절연막(320)을 형성한다. 절연막(320)은 게이트 전극(310)을 전기적으로 절연시키는 게이트 절연막일 수 있으며, 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층으로 형성할 수 있다.
다음, 절연막(320) 상에 반도체층(330)을 형성한다. 여기서, 반도체층(330) 은 아연 산화물(ZnO)을 포함한 아연 주석 산화물(ZnSnO)로 형성할 수 있으며, 그 외, 전기 전도도 등 특성을 향상시키기 위하여 인듐(In) 또는 갈륨(Ga) 등을 도핑함으로써, 인듐 아연 산화물(InZnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4)을 더 포함하도록 형성할 수 있다.
다음, 상기 반도체층(330)이 형성된 기판(300) 상에 금속 물질을 증착하고 패터닝하여 금속층(335)을 형성한다. 여기서, 금속층(335)은 상기 반도체층(330)의 추후 소오스 전극 및 드레인 전극이 접촉되는 영역 상에 위치하게끔 패터닝한다. 또한, 금속층(335)은 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 또는 이들의 합금 등으로 형성할 수 있다.
이어, 도 4b를 참조하면, 반도체층(330)과 금속층(335)이 중첩되는 영역에 레이저를 조사하여 오믹층(340)을 형성한다. 여기서, 레이저로는 IR 다이오드 레이저를 사용할 수 있다. IR 다이오드 레이저는 반도체 레이저라고도 알려져 있으며, p-n 접합에 따른 다이오드에 과잉 운반자를 대량으로 주입했을 경우 전자와 양공(陽孔)이 에너지 갭을 넘어서 재결합할 때 발광하는 효과를 이용한 레이저이다.
금속층(335)에 IR 다이오드 레이저의 조사할 때, IR 다이오드 레이저의 공정 조건으로는 약 800 내지 850nm의 파장대와 4 내지 12V의 파워, 그리고 50 내지 300m/s의 스캔 속도로 수행될 수 있다.
여기서, 금속층(335)에 IR 다이오드 레이저가 조사되면, 금속으로 이루어진 금속층(335)이 열전달 매개체로 작용하여 반도체층(330)에 레이저의 열을 전달하게 된다.
따라서, 금속층(335)으로부터 열을 전달받은 반도체층(330)은 금속층(335)에 인접하는 계면 영역에서 반도체층(330) 내의 캐리어들의 농도가 증가하여 오믹층(340)이 형성된다.
이러한 오믹층(340)은 반도체층(330)과 추후 형성될 소오스 전극 및 드레인 전극 간에 오믹 콘택을 이룰 수 있게 되어 박막 트랜지스터의 특성이 향상될 수 있는 이점이 있다.
이어, 도 4c를 참조하면, 상기 레이저가 조사된 금속층(335)을 식각하여 제거한다. 레이저가 조사된 금속층(335)은 레이저의 고열에 의해 들뜨거나 손상될 가능성이 있기 때문에 추후 신뢰성을 위하여 제거한다.
다음, 도 4d를 참조하면, 상기 반도체층(330) 상에 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 또는 이들의 합금 등을 적층하여 반도체층(330)의 양측에 전기적으로 연결되도록 소오스 전극(345a) 및 드레인 전극(345b)을 형성하여 박막 트랜지스터를 완성한다.
본 발명의 제 2 실시 예에 따른 박막 트랜지스터의 제조방법은 금속을 열전달 매개체로 반도체층에 오믹층을 형성함으로써, 박막 트랜지스터의 소오스 전극 및 드레인 전극과, 반도체층 간의 오믹 특성을 향상시킬 수 있는 이점이 있다. 또한, 레이저가 조사된 금속을 제거하고 소오스 전극 및 드레인 전극을 형성함으로써, 박막 트랜지스터의 신뢰성을 향상시킬 수 있는 이점이 있다.
한편, 도 5a 내지 도 6c는 본 발명의 제 3 실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 공정별 단면도이다.
도 5a를 참조하면, 기판(400) 상에 크롬(Cr), 몰리브덴(Mo), 인듐 틴 옥사이드(Indium Tin Oxide; ITO) 또는 알루미늄(Al)과 같은 금속막을 적층한다. 그런 다음, 포토리소그래피(photolithography) 공정을 이용해서 이를 패터닝하여 게이트 전극(410)을 형성한다.
여기서, 기판(400)과 게이트 전극(410) 사이에는 버퍼층을 더 포함할 수 있다. 버퍼층은 열처리 공정 중 기판(400)으로부터 이온 등의 불순물이 확산되어 후속하여 형성되는 소자들을 오염시키는 것을 방지하기 위한 것으로, 실리콘 산화물, 실리콘 질화물 등과 같은 무기물로 형성할 수 있다.
이어, 게이트 전극(410)이 형성된 기판(400) 상에 절연막(420)을 형성한다. 절연막(420)은 게이트 전극(410)을 전기적으로 절연시키는 게이트 절연막일 수 있으며, 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층으로 형성할 수 있다.
다음, 도 5b를 참조하면, 절연막(420) 상에 반도체층(430)을 형성한다. 여기서, 반도체층(430)은 아연 산화물(ZnO)을 포함한 아연 주석 산화물(ZnSnO)로 형성할 수 있으며, 그 외, 전기 전도도 등 특성을 향상시키기 위하여 인듐(In) 또는 갈륨(Ga) 등을 도핑함으로써, 인듐 아연 산화물(InZnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4)을 더 포함하도록 형성할 수 있다.
상기 반도체층(430)을 포함하는 기판(400) 상에 레이저 마스크(440)를 얼라 인하여 배치한다. 레이저 마스크(440)는 레이저가 투과할 수 있도록 개구부와 차단부가 형성된 것으로, 개구부를 통해 레이저가 조사될 영역을 조절할 수 있다. 여기서, 레이저 마스크(440)는 반도체층(430)이 추후 소오스 전극 및 드레인 전극과 접촉할 영역에 레이저가 조사되도록 개구부의 위치를 조절하여 배치한다.
이어, 상기 반도체층(430)에 레이저를 조사하여 반도체층(430)에 오믹층(450)을 형성한다. 여기서, 레이저로는 UV 엑시머 레이저를 사용할 수 있다. UV 엑시머 레이저는 불활성 기체에 전기적 자극을 주어 UV 즉 자외선 영역의 파장을 내는 레이저이다.
반도체층(430)에 UV 엑시머 레이저를 조사할 때, UV 엑시머 레이저의 공정 조건으로는 100 내지 200mJ/㎠의 에너지 밀도로 수초 내지 수분 동안 수행될 수 있다. 여기서, UV 엑시머 레이저의 에너지 밀도가 100mJ 이상이면 반도체층(430)의 캐리어 농도를 증가되어 오믹층이 형성될 수 있는 이점이 있고, 200mJ 이하이면, 반도체층(430)이 손상되는 것을 방지할 수 있는 이점이 있다.
여기서, 반도체층(430)에 UV 엑시머 레이저가 조사되면, 반도체층(430) 내의 캐리어들이 레이저가 조사된 반도체층(430)의 표면에서 농도가 증가하여 오믹층(450)이 형성된다.
이러한 오믹층(450)은 반도체층(430)과 추후 형성되는 소오스 전극 및 드레인 전극 간에 오믹 콘택을 이룰 수 있게 되어 박막 트랜지스터의 특성이 향상될 수 있는 이점이 있다.
다음, 도 5c를 참조하면, 오믹층(450)이 형성된 반도체층(430) 상에 크 롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 또는 이들의 합금 등을 적층하여 반도체층(430)의 양측에 전기적으로 연결되도록 소오스 전극(455a) 및 드레인 전극(455b)을 형성한다.
이때, 소오스 전극(455a) 및 드레인 전극(455b)이 오믹층(450)과 접촉하도록 패터닝하여, 반도체층(430)과 소오스 전극(455a) 및 드레인 전극(455b)이 오믹 콘택을 이룰 수 있도록 박막 트랜지스터를 형성한다.
한편, 도 6a 내지 도 6c는 본 발명의 제 3 실시예 중 다른 실시 예를 도시한 도면이다.
도 6a를 참조하면, 전술한 제 3 실시예와 동일한 조건으로, 기판(400) 상에 게이트 전극(410)을 형성하고, 게이트 전극(410) 상에 게이트 전극(410)을 절연시키는 절연막(420)을 형성한다. 그리고, 절연막(420) 상에 산화물을 포함하는 반도체층(430)을 형성한다.
그 다음, 상기 반도체층(430) 상에 실리콘 산화막 또는 실리콘 질화막을 적층한 후 패터닝하여 에치 스토퍼(435)를 형성한다. 에치 스토퍼(435)는 추후 소오스 전극 및 드레인 전극을 형성하기 위한 패터닝 공정 시, 반도체층이 손상되는 것을 방지하는 역할을 한다.
이어, 도 6b를 참조하면, 전술한 제 2 실시예와 동일하게, 에치 스토퍼(435)가 형성된 기판(400) 상에 레이저 마스크(440)를 얼라인하여 배치한 후, 반도체층(430)에 레이저를 조사하여 오믹층(450)을 형성한다.
다음, 도 6c를 참조하면, 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 또는 이들의 합금 등을 적층하여 반도체층(430)의 양측에 전기적으로 연결되도록 소오스 전극(455a) 및 드레인 전극(455b)을 형성한다. 이때, 소오스 전극(455a) 및 드레인 전극(455b)이 오믹층(450)과 접촉하도록 패터닝하여, 반도체층(430)과 소오스 전극(455a) 및 드레인 전극(455b)이 오믹 콘택을 이룰 수 있도록 박막 트랜지스터를 형성한다.
상기와 같이, 본 발명의 제 3 실시예에 따른 박막 트랜지스터의 제조방법은 전술한 제 1 실시예와는 달리, 반도체층에 직접 UV 엑시머 레이저를 조사하여 오믹층을 형성함으로써, 반도체층과 소오스 전극 및 드레인 전극 간의 오믹 콘택을 구현하여 박막 트랜지스터의 전기적 특성을 향상시킬 수 있는 이점이 있다.
이하, 본 발명의 일 실시예에 따라 제조된 박막 트랜지스터와, 소오스 전극 및 드레인 전극이 단일층으로 이루어진 박막 트랜지스터의 특성을 비교한 실험예를 개시한다. 다만, 하기의 실시예는 본 발명을 예시하는 것일 뿐 본 발명이 하기 실험예에 한정되는 것은 아니다.
<실험예>
기판 상에 몰리브덴(Mo)을 스퍼터 증착하여 10nm의 게이트 전극을 형성하였고, 게이트 절연막으로 실리콘 질화물(SiNx)을 300℃에서 PECVD 증착하여 400nm의 질화막을 형성하였고, IGZO를 500Å의 두께로 적층하여 반도체층을 형성하였다. 그 다음, 몰리브덴(Mo)을 스퍼터 증착하여 2000Å의 두께로 소오스 전극 및 드레인 전극을 형성하였다. 그리고, 소오스 전극 및 드레인 전극 상에 800nm의 파장과 8V의 파워 그리고 100m/s의 스캔 스피드로 IR 다이오드 레이저를 조사함으로써, 박막 트랜지스터를 제조하였다.
<비교예>
전술한 실험예와 동일한 공정 조건 하에, IR 다이오드 레이저를 조사하는 공정 없이 박막 트랜지스터를 제조하였다.
상기 실험예와 비교예에 따라 제조된 박막 트랜지스터의 아웃풋 특성을 측정하여 도 7a 및 도 7b에 나타내었다.
도 7a 및 도 7b를 참조하여 게이트 전압에 따른 소오스-드레인 전류를 측정한 박막 트랜지스터의 아웃풋 특성을 살펴보면, 본 발명의 실험예인 도 7a는 게이트 전압이 상승함에 따라 소오스-드레인 전류가 지속적으로 증가되는 것을 알 수 있지만, 비교예인 도 7b는 소오스-드레인 전류의 증가량이 실험예에 현저하게 미치지 못하는 것을 알 수 있다.
상기와 같이, 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법은 형성함으로써, 반도체층과 소오스 전극 및 드레인 전극 간의 콘택 면적 및 콘택 특성을 향상시켜, 전기적 특성이 우수한 박막 트랜지스터를 제공할 수 있는 이점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시 예에 따른 박막 트랜지스터를 나타낸 도면.
도 2a 내지 도 3b는 본 발명의 제 1 실시 예에 따른 박막 트랜지스터의 제조방법을 나타낸 공정별 단면도.
도 4a 내지 도 4d는 본 발명의 제 2 실시 예에 따른 박막 트랜지스터의 제조방법을 나타낸 공정별 단면도.
도 5a 내지 도 6c는 본 발명의 제 3 실시 예에 따른 박막 트랜지스터의 제조방법을 나타낸 공정별 단면도.
도 7a 및 도 7b는 본 발명의 실험예 및 비교예에 따라 제작된 박막 트랜지스터의 아웃풋 특성을 나타낸 그래프.
Claims (13)
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- 기판 상에 게이트 전극을 형성하는 단계;상기 게이트 전극 상에 절연막을 형성하는 단계;상기 절연막 상에 산화물을 포함하는 반도체층을 형성하는 단계;추후 소오스 전극 및 드레인 전극이 접촉되는 상기 반도체층의 영역에 컨택하도록 패터닝된 금속층을 형성하는 단계;상기 반도체층에 컨택된 상기 금속층에 레이저를 조사하여, 상기 반도체층에 오믹층을 형성하는 단계;상기 레이저가 조사된 상기 금속층을 식각하여 제거하는 단계; 및상기 금속층이 제거된 상기 반도체층의 오믹층에 컨택하는 소오스 전극 및 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법.
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- 제 6항에 있어서,상기 레이저는 IR 다이오드 레이저인 박막 트랜지스터의 제조방법.
- 제 6항에 있어서,상기 금속층은 상기 레이저의 열을 상기 반도체층에 전달하는 열전달 매개체인 박막 트랜지스터의 제조방법.
- 제 6항에 있어서,상기 반도체층은 아연 주석 산화물(ZnSnO), 인듐 아연 산화물(InZnO) 및 인듐 갈륨 아연 산화물(InGaZnO4)로 이루어진 군에서 선택된 어느 하나로 형성하는 박막 트랜지스터의 제조방법.
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