KR101623462B1 - METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE COMPRISING HIGH-k METAL OXIDE FILM - Google Patents

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Abstract

본 발명에 따라서 기판 상에 고유전율 금속 산화막을 형성하는 단계와; 상기 금속 산화막에 대하여 플라즈마 가스를 이용하여 건식 세정하는 단계로서, 상기 건식 세정 단계는 질소, 수소 및 불소를 포함하는 반응가스에 플라즈마 가스를 적용하여 활성화된 불소(F)를 형성하고, 이 활성화된 불소가 상기 금속 산화막을 통해 확산하여 상기 기판과 금속 산화막 사이에 형성되는 계면 산화막과 반응하도록 하는 것인, 상기 건식 세정 단계와; 상기 금속 산화막 상에 게이트 전극막을 형성하는 단계와; 상기 금속 산화막과 게이트 전극막을 식각하여 게이트 영역을 형성하는 단계와; 소스/드레인을 형성하는 단계와; 층간 절연막을 형성하는 단계와; 상기 층간 절연막에 컨택트 홀을 형성하고 통전 물질을 증착하여 컨택트를 형성하는 단계와; 상기 컨택트를 비롯한 층간 절연막 상에 금속막을 형성하고 패터닝하여 금속 배선을 형성하는 단계를 포함하고, 상기 계면 산화막의 두께는 상기 건식 세정 공정을 수행하지 않은 경우의 계면 산화막의 두께보다 작은 것을 특징으로 하는 반도체 소자 제조 방법이 제공된다.Forming a high-k metal oxide film on a substrate according to the present invention; Wherein the dry cleaning step comprises applying a plasma gas to a reactive gas containing nitrogen, hydrogen, and fluorine to form activated fluorine (F), and the activated Wherein fluorine diffuses through the metal oxide film and reacts with the interfacial oxide film formed between the substrate and the metal oxide film; Forming a gate electrode film on the metal oxide film; Etching the metal oxide film and the gate electrode film to form a gate region; Forming a source / drain; Forming an interlayer insulating film; Forming a contact hole in the interlayer insulating film and depositing a conductive material to form a contact; And forming a metal wiring by patterning a metal film on the interlayer insulating film including the contact, wherein the thickness of the interfacial oxidation film is smaller than the thickness of the interfacial oxidation film when the dry cleaning process is not performed A semiconductor device manufacturing method is provided.

Description

고유전율 금속 산화막을 포함하는 반도체 소자 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE COMPRISING HIGH-k METAL OXIDE FILM}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a method of manufacturing a semiconductor device including a high-k metal oxide film,

본 발명은 반도체 소자 제조 방법에 관한 것으로서, 보다 구체적으로는 계면 산화막의 두께를 제어하여 반도체 소자의 특성 열화를 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device capable of preventing deterioration of characteristics of the semiconductor device by controlling the thickness of the interfacial oxide film.

전자 소자의 온/오프 특성이 탁월한 MOSFET(metal oxide semiconductor field effect transistor)을 포함하는 반도체 소자 기술은 1960년대에 이후 실리콘을 기반으로, 소형화 집적화를 거쳐 급속히 발달되어 현재의 모바일 컴퓨팅 및 통신기기의 핵심 기술이며 그 응용분야도 점점 다양해지고 있다.
Semiconductor device technology including metal oxide semiconductor field effect transistor (MOSFET), which has excellent on / off characteristics of electronic devices, has been developed rapidly since the 1960s based on silicon, followed by miniaturization and integration. Technology and its applications are becoming more diverse.

도 1을 참조하여 MOSFET을 포함하는 소자의 제조 방법을 설명하면, 반도체 기판(1)에 게이트 유전막(2), 게이트 전극(3)으로 이루어진 게이트와 소스/드레인으로 구성된 MOSFET 소자부를 형성하고, 층간 절연막(4)을 증착한 후 컨택트 홀( contact hole)(5)을 형성하고 통전 물질(6)을 채우고 금속 배선(7)을 형성하는 과정을 포함한다. MOSFET을 포함하는 소자의 장점은 온/오프 특성이 다른 소자에 비해 민감하고 게이트 전극의 소형화, 게이트 유전막의 박막화 또는 유전율 증가를 통해 공정 설비의 변화를 최소화하여 소형집적화가 가능하다는 점이다.
A method of manufacturing a device including a MOSFET will be described with reference to FIG. 1. A MOSFET element portion composed of a gate made of a gate dielectric film 2 and a gate electrode 3 and a source / drain is formed on a semiconductor substrate 1, Depositing the insulating film 4, forming a contact hole 5, filling the conductive material 6, and forming the metal wiring 7. The advantage of the device including the MOSFET is that it is more sensitive than other devices with on / off characteristics, miniaturization of the gate electrode, thinning of the gate dielectric film,

MOSFET 소자의 소형 집적화는 게이트 길이 감소 및 게이트 유전막 두께의 감소를 통한 커패시턴스(capacitance) 증가를 통해 이루어져 왔다. 그런데, 소형 집적화가 진행됨에 따라 MOSFET 게이트 길이가 10 nm 대가 되고 SiO2 게이트 유전막 두께가 1 nm 대에 이름에 따라, 게이트 유전막의 누설전류가 커져 소자동작에 문제가 발생하게 되었다. 따라서, 두꺼운 게이트 유전막을 사용하기 위해서는 유전 상수가 3.9인 SiO2보다 유전상수가 큰 게이트 유전막, HfO2, ZrO2, Al2O3, HfAlO 등을 사용하는 방법이 개발되고 있다. 예를 들면 Al2O3는 유전상수가 9이므로 Al2O3를 2.3 nm 두께로 증착함으로써, SiO2를 1 nm 두께로 증착한 것과 같은 용량의 커패시턴스를 얻을 수 있고 SiO2 1 nm인 경우에 비하여 누설 전류를 10배 이상 감소시킬 수 있다. 유전상수가 24~40인 HfO2의 경우, 그 유전막 두께를 6~10 nm로 증가시킬 수 있으므로, 누설 전류를 감소시킬 수 있을 뿐만 아니라 소형 집적화가 더욱 진행될 수 있다.
Small integration of MOSFET devices has been achieved through reduction of gate length and increase of capacitance through reduction of gate dielectric film thickness. However, as the miniaturization progresses, the gate length of the MOSFET becomes 10 nm and the leakage current of the gate dielectric film becomes larger according to the name of the SiO 2 gate dielectric film thickness of 1 nm. Therefore, in order to use a thick gate dielectric film, a method of using a gate dielectric film, HfO 2 , ZrO 2 , Al 2 O 3 , HfAlO or the like having a dielectric constant larger than that of SiO 2 having a dielectric constant of 3.9 is being developed. For example, since Al 2 O 3 has a dielectric constant of 9, a capacitance of the same capacity as that obtained by depositing SiO 2 to a thickness of 1 nm can be obtained by depositing Al 2 O 3 to a thickness of 2.3 nm. In the case of SiO 2 1 nm The leakage current can be reduced by 10 times or more. In the case of HfO 2 having a dielectric constant of 24 to 40, the dielectric film thickness can be increased to 6 to 10 nm, so that the leakage current can be reduced and the miniaturization can be further advanced.

한편, 반도체 소자 제조 공정은 적게는 수십, 많게는 수백 개의 공정을 거치게 된다. 그러나, 고유전율을 갖는 산화막은 이러한 증착 공정 및 후속 열공정을 거치면서 고유전율 산화막으로부터 Si 반도체 계면으로의 산소 확산이 일어나 계면에 저유전 상수를 갖는 SiO2를 포함하는 계면 산화막이 형성되어(도 1 참조), 게이트 유전막의 유전율을 감소시켜 커패시턴스를 감소시킨다. 더욱이, 특성이 좋지 않은 계면 산화막이 전기적 트랩(trap)을 형성하여 채널 전하 이동도를 저하시키고 문턱 전압을 변화시키거나 신뢰성(reliability) 특성을 열화시키는 등 소자의 전기적 특성 열화를 초래하는 문제점이 있다.
On the other hand, the semiconductor device fabrication process is performed through several tens of processes, and a few hundreds of processes. However, in the oxide film having a high dielectric constant, oxygen diffuses from the high-permittivity oxide film to the Si semiconductor interface through the deposition process and the subsequent thermal process, so that an interfacial oxide film including SiO 2 having a low dielectric constant is formed at the interface 1), reducing the dielectric constant of the gate dielectric film and reducing the capacitance. Further, there is a problem in that the interfacial oxide film having poor characteristics forms an electrical trap to lower the channel charge mobility, to change the threshold voltage, or to deteriorate the reliability characteristic, thereby deteriorating the electrical characteristics of the device .

또한 대부분의 고유전율 금속 산화막은 금속을 포함하는 유기물을 원료로 증착하므로 증착 후 후속 열공정(PDA, post-deposition annealing)을 통하여 탄소 잔여물을 제거하는 공정이 필수적이다. PDA 열공정 중 산소확산에 의해 형성되는 계면 SiO2 산화막을 조절하려면 금속 산화막 증착 후 PDA 온도를 낮추어야하나 낮은 온도에서는 잔여 유기물 제거 효율이 떨어지는 문제점이 있으며, 금속 산화막의 고유전율 확보를 위해서 증착시 발생한 금속 산화막의 산소결핍(oxygen vacancy)을 보충하기 위하여 산소 주입 조건에서 후속 공정 처리하여야 하기도 하므로, 계면 산화막의 형성을 피하거나 조절하기가 매우 어렵다.In addition, since most of the high-permittivity metal oxide film deposits an organic material including a metal as a raw material, a process of removing carbon residue through post-deposition annealing (PDA) after deposition is indispensable. In order to control the interfacial SiO 2 oxide film formed by oxygen diffusion during the PDA thermal process, the PDA temperature must be lowered after the metal oxide film deposition, but there is a problem that the removal efficiency of the residual organic material is lowered at a low temperature. In order to secure the high dielectric constant of the metal oxide film, In order to compensate for the oxygen vacancy of the metal oxide film, it is difficult to avoid or control the formation of the interfacial oxide film because the oxide film must be further processed in the oxygen implantation condition.

본 발명은 상기한 종래 기술의 문제점을 감안하여 이루어진 것으로서, 그 한 가지 목적은 고유전 산화막의 특성을 개선하고 기판과 고유전 산화막의 계면에 형성되는 저유전율 계면 산화막의 두께를 감소시켜, 반도체 소자의 전기적 특성을 개선하고 제조 공정의 수율을 개선할 수 있는 반도체 소자 제조 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in view of the above problems of the prior art, and it is an object of the present invention to improve the characteristics of a high-dielectric-constant oxide film and reduce a thickness of a low-dielectric-constant oxide film formed at an interface between a substrate and a high- To improve the electrical characteristics of the semiconductor device and to improve the yield of the manufacturing process.

상기 목적을 달성하기 위하여, 본 발명에 따라서 기판 상에 고유전율 금속 산화막을 형성하는 단계와; 상기 금속 산화막에 대하여 플라즈마 가스를 이용하여 건식 세정하는 단계로서, 상기 건식 세정 단계는 질소, 수소 및 불소를 포함하는 반응가스에 플라즈마 가스를 적용하여 활성화된 불소(F)를 형성하고, 이 활성화된 불소가 상기 금속 산화막을 통해 확산하여 상기 기판과 금속 산화막 사이에 형성되는 계면 산화막과 반응하도록 하는 것인, 상기 건식 세정 단계와; 상기 금속 산화막 상에 게이트 전극막을 형성하는 단계와; 상기 금속 산화막과 게이트 전극막을 식각하여 게이트 영역을 형성하는 단계와; 소스/드레인을 형성하는 단계와; 층간 절연막을 형성하는 단계와; 상기 층간 절연막에 컨택트 홀을 형성하고 통전 물질을 증착하여 컨택트를 형성하는 단계와; 상기 컨택트를 비롯한 층간 절연막 상에 금속막을 형성하고 패터닝하여 금속 배선을 형성하는 단계를 포함하고, 상기 계면 산화막의 두께는 상기 건식 세정 공정을 수행하지 않은 경우의 계면 산화막의 두께보다 작은 것을 특징으로 하는 반도체 소자 제조 방법이 제공된다.
According to an aspect of the present invention, there is provided a method for manufacturing a semiconductor device, comprising: forming a high-k metal oxide film on a substrate; Wherein the dry cleaning step comprises applying a plasma gas to a reactive gas containing nitrogen, hydrogen, and fluorine to form activated fluorine (F), and the activated Wherein fluorine diffuses through the metal oxide film and reacts with the interfacial oxide film formed between the substrate and the metal oxide film; Forming a gate electrode film on the metal oxide film; Etching the metal oxide film and the gate electrode film to form a gate region; Forming a source / drain; Forming an interlayer insulating film; Forming a contact hole in the interlayer insulating film and depositing a conductive material to form a contact; And forming a metal wiring by patterning a metal film on the interlayer insulating film including the contact, wherein the thickness of the interfacial oxidation film is smaller than the thickness of the interfacial oxidation film when the dry cleaning process is not performed A semiconductor device manufacturing method is provided.

한 가지 실시예에 있어서, 상기 금속 산화막을 형성한 후 상기 건식 세정 공정을 수행하기 전에, 상기 금속 산화막에 대해 후속 열공정(PDA)을 수행하는 단계를 더 포함할 수 있다.In one embodiment, the method may further include performing a subsequent thermal process (PDA) on the metal oxide layer after the metal oxide layer is formed and before the dry cleaning process is performed.

한 가지 실시예에 있어서, 상기 건식 세정 단계에 있어서, 상기 활성화된 불소가 상기 금속 산화막을 통해 확산하여 상기 계면 산화막과 반응하여, 상기 계면 산화막을 구성하는 물질의 산소가 분해되어 상기 금속 산화막 중으로 확산함으로써, 상기 계면 산화막의 두께를 감소시킬 수 있다.
In one embodiment, in the dry cleaning step, the activated fluorine diffuses through the metal oxide film and reacts with the interfacial oxide film, so that oxygen of the material constituting the interfacial oxidation film is decomposed and diffused into the metal oxide film The thickness of the interfacial oxide film can be reduced.

한 가지 실시예에 있어서, 200℃ 이하의 온도의 어닐링 열처리를 수행하여, 상기 활성화된 불소와 계면 산화막과의 반응의 결과 형성되는 휘발성 부산물을 제거할 수 있다.
In one embodiment, an annealing heat treatment at a temperature of 200 ° C or less may be performed to remove volatile by-products formed as a result of the reaction of the activated fluorine with the interfacial oxide film.

한 가지 실시예에 있어서, 상기 플라즈마 가스로서, He, Ne, Ar 또는 N2를 이용할 수 있다.
In one embodiment, He, Ne, Ar or N 2 may be used as the plasma gas.

한 가지 실시예에 있어서, 상기 반응 가스로서, NF3+NH3, NH3+HF 또는 N2+H2+HF를 이용할 수 있다.
In one embodiment, NF 3 + NH 3 , NH 3 + HF or N 2 + H 2 + HF may be used as the reaction gas.

한 가지 실시예에 있어서, 상기 고유전율 금속산화막으로서 Al2O3, HfO2, ZrO2, HfAlO를 포함하는 군으로부터 선택되는 금속 산화물 또는 금속 질화물 또는 그 조합을 이용할 수 있다.
In one embodiment, the high-permittivity metal oxide film may be a metal oxide or a metal nitride selected from the group including Al 2 O 3 , HfO 2 , ZrO 2 , and HfAlO, or a combination thereof.

한 가지 실시예에 있어서, 상기 게이트 전극막으로서, Al, W, Cu, Pt, TiN, TaN, Ti, Ta, Pt를 포함하는 군으로부터 선택되는 금속 물질 또는, doped Si,WSix, NiSix, CoSix, TiSix를 포함하는 군으로부터 실리콘 금속 화합물을 이용할 수 있다.
In one embodiment, a metal material selected from the group consisting of Al, W, Cu, Pt, TiN, TaN, Ti, Ta, Pt, or doped Si, WSix, NiSix, CoSix, Silicon metal compounds can be used from the group comprising TiSix.

한 가지 실시예에 있어서, 상기 층간 절연막으로서, SiOx, SiNx, SiCOx, SiCOxNy, SiCOxHy 및 이들의 조합으로부터 선택된 화합물을 이용할 수 있다.
In one embodiment, as the interlayer insulating film, a compound selected from SiOx, SiNx, SiCOx, SiCOxNy, SiCOxHy, and combinations thereof may be used.

한 가지 실시예에 있어서, 상기 통전 물질로서, Al, W, Cu, Pt, TiN, TaN, Ti, Ta, Pt를 포함하는 군으로부터 선택되는 금속 물질 또는, doped Si,WSix, NiSix, CoSix, TiSix를 포함하는 군으로부터 실리콘 금속 화합물을 이용할 수 있다.In one embodiment, a metal material selected from the group consisting of Al, W, Cu, Pt, TiN, TaN, Ti, Ta, Pt, or doped Si, WSix, NiSix, CoSix, TiSix A silicon metal compound can be used.

본 발명에 따르면, 고유전율 금속 산화막 형성 후, 플라즈마를 이용한 건식 세정 공정을 수행한다. 이 건식 세정에 의해, 활성화된 불소가 계면 산화막과 반응하여, 그 두께를 감소시킨다. 이에 의해, 커패시턴스를 증가시킬 수 있고, 누설 전류를 감소시킬 수 있다.According to the present invention, after the formation of the high-permittivity metal oxide film, a dry cleaning process using plasma is performed. By this dry cleaning, activated fluorine reacts with the interfacial oxide film to reduce its thickness. Thereby, the capacitance can be increased and the leakage current can be reduced.

도 1은 종래의 MOSFET 구조를 보여주는 도면이다.
도 2는 반도체 기판에 고유전율 금속 산화막 게이트 유전막 증착 후 PDA 공정을 진행한 후의 상태를 보여주는 도면으로서, 계면 산화막이 형성됨을 보여준다.
도 3은 게이트 유전막 증착 및 PDA 후 게이트 전극 증착 전에 건식세정을 진행하여 게이트 유전막과 기판 계면 사이에 형성된 계면 산화막이 제거된 상태를 보여주는 도면이다.
도 4는 본 발명의 일실시예에 따라 고유전율 금속 산화막 게이트 유전막 증착 및 PDA 후 건식 세정 공정을 진행하여 저유전율 계면 산화막을 제거하여 형성된 고유전율 산화막 MOSFET를 포함하는 반도체 소자의 단면도이다.
도 5는 고유전율 금속 산화막인 HfO2 증착 후 후속 열공정인 PDA를 진행한 후의 TEM 사진(왼쪽, 비교예)과, 본 발명의 일실시예에 따라 PDA 및 건식 세정을 진행한 후의 TEM 사진은(오른쪽)으로서, 계면 산화막이 비교예와 비교하여, 현저히 감소하였음을 보여준다.
도 6은 HfO2 MOS 커패시터의 C-V, I-V 결과를 보여주는 도면으로서, PDA 및 건식세정 공정을 추가 적용한 경우, 저유전율의 계면 산화막의 두께가 감소함에 따른 유전율 증가에 의한 커패시턴스 증가, 누설전류 감소를 보여준다.1 is a view showing a conventional MOSFET structure.
FIG. 2 is a view showing a state after the PDA process is performed after depositing a gate dielectric film of a high dielectric constant metal oxide film on a semiconductor substrate, showing that an interfacial oxide film is formed.
FIG. 3 is a view showing a state in which the interfacial oxide film formed between the gate dielectric film and the substrate interface is removed by performing the dry cleaning before the gate dielectric film deposition and the PDA and after the gate electrode deposition.
4 is a cross-sectional view of a semiconductor device including a high-permittivity oxide MOSFET formed by depositing a gate dielectric layer of a high-permittivity metal oxide film and a dry cleaning process after a PDA according to an embodiment of the present invention to remove a low-dielectric-constant oxide layer.
FIG. 5 is a TEM photograph (left, comparative example) after the PDA, which is a subsequent thermal processing after the deposition of HfO 2 , which is a high-permittivity metal oxide film, is proceeded, and a TEM photograph after PDA and dry cleaning according to an embodiment of the present invention, Right), showing that the interfacial oxide film was significantly reduced as compared with the comparative example.
6 shows CV and IV results of the HfO 2 MOS capacitor. When the PDA and the dry cleaning process are additionally applied, the capacitance and the leakage current decrease due to the increase of the dielectric constant as the thickness of the interfacial oxide film with a low dielectric constant is decreased .

이하에서는 첨부 도면을 참조하여, 본 발명을 더욱 구체적으로 설명한다. 이하의 설명에 있어서, 반도체 소자(예컨대, MOSFET) 제조와 관련하여 이미 당업계에서 널리 알려진 기술적 구성에 대한 설명은 생략한다. 이러한 설명을 생략하더라도 당업자라면 이하의 설명을 통해 본 발명의 특징적 구성을 쉽게 이해할 수 있을 것이다.
Hereinafter, the present invention will be described more specifically with reference to the accompanying drawings. In the following description, descriptions of technical constructions well known in the art in connection with the manufacture of semiconductor devices (for example, MOSFETs) are omitted. Even if these explanations are omitted, those skilled in the art will readily understand the characteristic features of the present invention through the following description.

먼저, 도 2를 참조하면, Si 기판(1)에 고유전율 금속 산화막(예컨대, HfO2)(2)을 증착하고 PDA 공정을 진행한 상태를 보여준다. 도시한 바와 같이, PDA 열공정 중 산소가 확산하여, 금속 산화막(2)과 Si 기판 사이에 계면 산화막이 형성된다. 종래기술과 관련하여 설명한 바와 같이, 이러한 계면 산화막은 금속 산화막의 커패시턴스를 감소시키고, 채널 전하 이동도를 저하시키는 등의 문제점을 발생시키므로, 가능한 한 그 두께를 감소시키는 것이 바람직하다(가장 바람직하게는 제거). 이를 위해, 본 발명의 일실시예에서는 건식 공정을 채용하여, 계면 산화막의 두께를 제어한다.
2, a high dielectric constant metal oxide film (for example, HfO 2 ) 2 is deposited on a Si substrate 1 and a PDA process is performed. As shown in the figure, oxygen diffuses during the PDA thermal process, and an interfacial oxide film is formed between the metal oxide film 2 and the Si substrate. As described in connection with the prior art, it is desirable to reduce the thickness of the interfacial oxide film as much as possible, since such an interfacial oxide film causes a problem such as reducing the capacitance of the metal oxide film and lowering the channel charge mobility (most preferably remove). To this end, in one embodiment of the present invention, a dry process is employed to control the thickness of the interfacial oxide film.

구체적으로, 본 발명의 한 가지 실시예에 있어서, Si 기판(1)에 고유전율 유전막인 HfO2(2)를 TEMAHf source를 사용한 ALD(atomic layer deposition)법으로 증착하고 RTP(rapid thermal process) 공정을 이용하여 600℃에서 30초간 PDA를 진행한 후 플라즈마를 이용한 건식 세정을 적용하지 않은 경우(비교예)와 적용한 경우의 단면을 검사하였다. 그 TEM(transmission electron microscopy) 사진을 도 5에 나타내었다. 이때 적용한 건식 세정 조건은, 플라즈마로 활성화된 NF3와 NH3 가스를 사용하여 70W, 1 Torr, NF3 50sccm, NH3 100sccm, He 900sccm 조건에서 30초간 처리한 후 180℃에서 N2 anneal하였다.
Specifically, in one embodiment of the present invention, HfO 2 (2), which is a high dielectric constant dielectric film, is deposited on an Si substrate 1 by an ALD (atomic layer deposition) method using a TEMAHf source, (PDA) was conducted at 600 ° C for 30 seconds, and then the cross section of the case where the plasma cleaning was not applied (Comparative Example) and the case where the PDA was applied was examined. A TEM (transmission electron microscopy) photograph thereof is shown in Fig. The dry cleaning conditions applied were plasma annealing of NF 3 and NH 3 gas at 70 W, 1 Torr, NF 3 50 sccm, NH 3 100 sccm, and He 900 sccm for 30 seconds, followed by N 2 annealing at 180 ° C.

도 5의 TEM 사진에서 볼 수 있듯이 HfO2와 Si 사이의 계면에 산화막층이 형성되었는데, 건식 세정 공정에 의해 계면 산화막이 감소된 것을 확인할 수 있다. 즉 NF3와 NH3 가스를 이용하여 상기 건식 세정 공정을 수행하면, NH4F와 HF를 중간 산화물로 하여 활성화된 불소(F)가 형성되고, 불소가 HfO2를 통해 확산되어 SiO2 계면 산화막과 반응하여 휘발성이 큰 SiFx를 형성한다. 이때 분해된 산소는 HfO2로 확산되어 산소 결핍을 보충하여 줌으로써 계면 산화막은 그 두께가 감소하고 HfO2 막질이 개선된다. 이때 생성된 SiFx는 반응 플라즈마 조건에서 (NH4)2SiF6 같은 부산물을 금속 산화막에 형성할 후 있는데, 이는 200℃ 미만(상기 실시예에서는 180℃)의 온도에서 어닐링 열처리를 수행하면, 상기 부산물은 휘발된다. 한편, 상기 부산물을 휘발시키는 어닐링 열처리를 200℃보다 높은 온도에서 수행하면, 오염이 발생하거나 금속산화막 조성 변화가 발생하거나, 산소확산에 의한 계면 산화막 형성 반응이 일어날 수 있으므로, 200℃ 미만의 온도에서 어닐링 열처리를 수행하는 것이 바람직하다.
As can be seen from the TEM photograph of FIG. 5, an oxide film layer was formed at the interface between HfO 2 and Si, and it was confirmed that the interfacial oxide film was reduced by the dry cleaning process. That is, when using the NF 3 and NH 3 gas: performing the dry cleaning process, the NH 4 F and HF to the intermediate oxide activated fluorine and (F) being formed, the fluorine is diffused through the HfO 2 SiO 2 surface oxide film To form SiF x having high volatility. At this time, the decomposed oxygen diffuses into HfO 2 to supplement oxygen deficiency, so that the thickness of the interfacial oxide film is reduced and the HfO 2 film quality is improved. At this time, the produced SiF x has a by-product such as (NH 4 ) 2 SiF 6 formed in the metal oxide film under the reaction plasma condition. If the annealing heat treatment is performed at a temperature lower than 200 ° C. (180 ° C. in the above embodiment) By-products are volatilized. On the other hand, if the annealing heat treatment for volatilizing the by-product is performed at a temperature higher than 200 ° C, contamination may occur, a metal oxide film composition may be changed, or an interfacial oxide film formation reaction may occur due to oxygen diffusion. Annealing heat treatment is preferably performed.

도 6은 TiN 게이트 전극/HfO2 유전막/p-Si 기판의 MOS 커패시터를 형성하여 HfO2 증착 후 PDA 및 상기의 건식 세정 공정을 적용한 경우에 대하여 MOS 커패시터의 전기적 특성, 즉 커패시턴스-전압(C-V) 및 전류-전압(I-V)을 측정한 결과를 보여준다.
FIG. 6 shows the electrical characteristics of the MOS capacitor, that is, the capacitance-voltage (CV), the capacitance-voltage (CV), and the capacitance-voltage (CV) of the case where the MOS capacitor of the TiN gate electrode / HfO 2 dielectric film / p- Si substrate is formed and the PDA and the dry cleaning process are applied after HfO 2 deposition. And the current-voltage (IV).

도시한 바와 같이, HfO2 증착, PDA 후 건식 세정 공정을 적용한 경우, PDA만 적용한 경우와 비교하여, 커패시턴스가 증가하였으며(도 6의 왼쪽 그림) 누설전류(leakage current)가 감소하였음을 알 수 있다(도 6의 오른쪽 그림). 즉 저유전율 산화막인 계면 산화막의 감소로 인하여 커패시턴스가 증가하였으며 HfO2 및 계면의 누설전류 특성이 개선되었음을 확인할 수 있다. 한편, HfO2 증착 후 PDA를 적용하지 않은 MOS 커패시터의 경우 -2V 이상의 게이트 전압에서 누설전류가 급격히 증가하는 것은 PDA에 의한 HfO2의 막질 개선이 필수 공정임을 보여준다.
As shown in the figure, when the HfO 2 deposition and the dry cleaning process after the PDA are applied, the capacitance is increased (left figure of FIG. 6) and the leakage current is decreased compared with the case where only the PDA is applied (Right figure in Fig. 6). That is, the capacitance is increased due to the decrease of the interfacial oxide film, which is a low permittivity oxide film, and the leakage current characteristics of HfO 2 and interface are improved. On the other hand, in the case of a MOS capacitor without a PDA after HfO 2 deposition, a sharp increase in leakage current at a gate voltage of -2 V or more indicates that improvement of the film quality of HfO 2 by a PDA is an essential process.

한편, 도 3은 게이트 유전막인 금속 산화막에 대해 PDA 공정을 진행 한 후 상기 건식 세정 방법으로 기판 처리한 후의 상태, 즉 계면 산화막이 제거된 상태를 모식적으로 보여주는 도면이고, 도 4는 게이트 패터닝 및 MOSFET의 금속 배선을 위하여, 게이트 전극막(3) 및 층간 절연막(4)을 증착한다. 한편, 게이트 전극막(3)으로는 Al, W, Cu, Pt, TiN, TaN, Ti, Ta, Pt 등과 같은 금속 물질, doped Si 또는 WSix, NiSix, CoSix, TiSix 등과 같은 실리콘 금속 화합물을 이용할 수 있지만, 이들에 제한되는 것은 아니다. 또한, 층간 절연막으로서, SiOx, SiNx, SiCOx, SiCOxNy, SiCOxHy 및 이들의 조합으로부터 선택된 화합물을 이용할 수 있으나, 이들에 제한되는 것은 아니다.
3 is a diagram schematically showing the state after the PDA process is performed on the metal oxide film as the gate dielectric film and the substrate is processed by the dry cleaning method, that is, the state in which the interfacial oxide film is removed. FIG. 4 is a cross- For the metal wiring of the MOSFET, the gate electrode film 3 and the interlayer insulating film 4 are deposited. As the gate electrode film 3, a metal material such as Al, W, Cu, Pt, TiN, TaN, Ti, Ta, Pt or the like, a silicon metal compound such as doped Si or WSix, NiSix, CoSix, TiSix But are not limited thereto. As the interlayer insulating film, a compound selected from SiOx, SiNx, SiCOx, SiCOxNy, SiCOxHy, and combinations thereof may be used, but is not limited thereto.

이어서, 층간 절연막(4)에 대하여 포토리쏘그래픽 공정을 이용하여 컨택트 홀(5)을 형성하고, 통전 물질(6)을 증착하고 에치백하여, 컨택트를 형성한다. 이어서, 상기 컨택트에 대해 금속막을 증착하고 패터닝하여 금속 배선(7)을 형성한다. 한편, 상기 통전 물질로서 Al, W, Cu, Pt, TiN, TaN, Ti, Ta, Pt 등과 같은 금속 물질과 doped Si 및 WSix, NiSix, CoSix, TiSix 등과 같은 실리콘 금속 화합물을 이용할 수 있다.
Subsequently, a contact hole 5 is formed in the interlayer insulating film 4 by using a photolithographic process, a conductive material 6 is deposited and etched back to form a contact. Then, a metal film is deposited on the contact and patterned to form a metal wiring 7. A metal material such as Al, W, Cu, Pt, TiN, TaN, Ti, Ta, Pt and the like and a silicon metal compound such as doped Si and WSi x , NiSi x , CoSi x , TiSi x , have.

이와 같이, 본 발명에 따른 고유전율 산화막을 포함하는 MOSFET 소자 제조 공정시 산화막 증착후 열공정(PDA)을 수행한 다음에, NH3, NF3 가스를 이용한 플라즈마 건식 세정공정을 실시하면, 고유전율 산화막과 반도체 계면 사이에 형성된 저유전율 산화막의 두께를 제어할 수 있다. 따라서 소자 제조시 고유전율 산화막을 포함하는 MOS 구조의 안정성 및 고유전율에 의한 전기적 특성을 개선/확보하여 수율 감소를 막을 수 있으며, 고유전율 게이트 유전막의 특성 보존이 개선되어 소자 동작시 계면 산화막에 의한 전기적 노이즈 현상이 감소되어 제품의 전기적 안정성을 개선할 수 있다. 또한 고유전율 산화막의 PDA 공정 후 본 발명을 적용하게 되므로 PDA 공정의 온도, 시간 증가에 제한이 없게 되어 PDA에 의한 고유전율 산화막의 고유전율 증가 및 결정화 공정을 자유롭게 적용함으로써 소자 제조 공정의 적용범위 확대 등을 기대할 수 있다.
As described above, when a plasma dry cleaning process using NH 3 and NF 3 gas is performed after a thermal process (PDA) is performed after oxide film deposition in a MOSFET device manufacturing process including a high-permittivity oxide film according to the present invention, The thickness of the low dielectric constant oxide film formed between the oxide film and the semiconductor interface can be controlled. Therefore, it is possible to prevent the reduction of the yield by improving / securing the electrical characteristics due to the stability of the MOS structure including the high-permittivity oxide film and the high-permittivity in the manufacture of the device, and the property preservation of the high-permittivity gate dielectric film is improved, The electrical noise phenomenon can be reduced and the electrical stability of the product can be improved. In addition, since the present invention is applied after the PDA process of the high-permittivity oxide film, there is no limitation on the temperature and time increase of the PDA process, and the application of the device manufacturing process can be expanded by freely applying the PDA high- And so on.

이상, 본 발명을 실시예를 참조하여 설명하였지만, 본 발명은 상기 실시예에 제한되는 것은 아니며, 후술하는 특허청구범위 내에서 다양하게 변형 및 수정할 수 있으며, 이들은 본 발명의 범위 내에 속한다.
While the present invention has been described with reference to exemplary embodiments, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the scope of the following claims.

예컨대, 상기 실시예에서, 플라즈마를 이용하여 건식 세정 공정에 있어서, He을 이용하였으나, 본 발명은 이에 제한되지 않는다. 예컨대, He 외에, Ne, Ar 또는 N2를 이용할 수도 있다.
For example, in the above embodiment, He was used in a dry cleaning process using plasma, but the present invention is not limited thereto. For example, in addition to He, Ne, Ar, or N 2 may be used.

상기 실시예에서, Si 기판을 이용하였으나, 본 발명은 이에 제한되지 않는다. 즉, Si 기판 외에도 Ge 기판, ZrOx 등과 같은 금속 산화물 기판을 이용할 수도 있다.
In the above embodiment, the Si substrate is used, but the present invention is not limited thereto. That is, in addition to the Si substrate, a Ge substrate, a metal oxide substrate such as ZrOx, or the like may be used.

상기 실시예에서, 건식 세정 공정에 있어서, 반응 가스로서 NF3 및 NH3를 이용하였지만, 본 발명은 이에 제한되지 않는다. 즉 NF3 및 NH3 외에도, NH3+HF, N2+H2+HF 등과 같이 질소, 수소, 불소를 포함하는 가스를 이용할 수 있다.In the above embodiment, in the dry cleaning process, NF 3 And NH 3 , but the present invention is not limited thereto. That is, NF 3 And in addition to NH 3, it can be used a gas containing nitrogen, hydrogen, fluorine, such as NH 3 + HF, N 2 + H 2 + HF.

1: 기판
2: 게이트 유전막
3: 게이트 전극
4: 층간 절연막
5: 컨택트 홀
6: 통전물질
7: 금속배선1: substrate
2: gate dielectric film
3: gate electrode
4: Interlayer insulating film
5: Contact hole
6: Energizing material
7: Metal wiring

Claims (10)

기판 상에 고유전율 금속 산화막을 형성하는 단계와;
상기 금속 산화막에 대해 후속 열공정(PDA)을 수행하는 단계와;
상기 후속 열공정을 수행한 금속 산화막에 대하여 플라즈마 가스를 이용하여 건식 세정하는 단계로서, 상기 건식 세정 단계는 질소, 수소 및 불소를 포함하는 반응가스에 플라즈마 가스를 적용하여 활성화된 불소(F)를 형성하고, 이 활성화된 불소가 상기 금속 산화막을 통해 확산하여 상기 기판과 금속 산화막 사이에 형성되는 계면 산화막과 반응하도록 하여, 상기 계면 산화막을 구성하는 물질의 산소를 분해하여 상기 금속 산화막 중으로 확산시키는 것인, 상기 건식 세정 단계와;
200℃ 이하의 온도의 어닐링 열처리를 수행하여, 상기 활성화된 불소와 계면 산화막과의 반응의 결과 형성되는 부산물을 제거하는 단계와;
상기 금속 산화막 상에 게이트 전극막을 형성하는 단계와;
상기 금속 산화막과 게이트 전극막을 식각하여 게이트 영역을 형성하는 단계와;
소스/드레인을 형성하는 단계와;
층간 절연막을 형성하는 단계와;
상기 층간 절연막에 컨택트 홀을 형성하고 통전 물질을 증착하여 컨택트를 형성하는 단계와;
상기 컨택트를 비롯한 층간 절연막 상에 금속막을 형성하고 패터닝하여 금속 배선을 형성하는 단계
를 포함하고,
상기 계면 산화막의 두께는 상기 건식 세정 공정을 수행하지 않은 경우의 계면 산화막의 두께보다 작은 것을 특징으로 하는 반도체 소자 제조 방법.Forming a high-permittivity metal oxide film on the substrate;
Performing a subsequent thermal process (PDA) on the metal oxide film;
The dry cleaning step may include a step of applying a plasma gas to a reactive gas containing nitrogen, hydrogen, and fluorine to remove activated fluorine (F) by applying a plasma gas to the metal oxide film subjected to the subsequent thermal process, The activated fluorine diffuses through the metal oxide film and reacts with the interfacial oxide film formed between the substrate and the metal oxide film to decompose oxygen of the substance constituting the interfacial oxidation film and diffuse into the metal oxide film Said dry cleaning step;
Performing an annealing heat treatment at a temperature of 200 DEG C or lower to remove by-products formed as a result of the reaction between the activated fluorine and the interface oxide film;
Forming a gate electrode film on the metal oxide film;
Etching the metal oxide film and the gate electrode film to form a gate region;
Forming a source / drain;
Forming an interlayer insulating film;
Forming a contact hole in the interlayer insulating film and depositing a conductive material to form a contact;
Forming a metal film on the interlayer insulating film including the contact and patterning the metal film to form a metal wiring;
Lt; / RTI >
Wherein the thickness of the interfacial oxide film is smaller than the thickness of the interfacial oxide film when the dry cleaning process is not performed. 삭제delete 삭제delete 삭제delete 청구항 1에 있어서, 상기 플라즈마 가스로서, He, Ne, Ar 또는 N2를 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.The method for manufacturing a semiconductor device according to claim 1, wherein He, Ne, Ar, or N 2 is used as the plasma gas. 청구항 5에 있어서, 상기 반응 가스로서, NF3+NH3, NH3+HF 또는 N2+H2+HF를 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.The semiconductor device manufacturing method according to claim 5, wherein NF 3 + NH 3 , NH 3 + HF or N 2 + H 2 + HF is used as the reaction gas. 청구항 1, 청구항 5 및 청구항 6 중 어느 한 항에 있어서, 상기 고유전율 금속산화막으로서 Al2O3, HfO2, ZrO2, HfAlO를 포함하는 군으로부터 선택되는 금속 산화물 또는 금속 질화물 또는 그 조합을 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.The high-permittivity metal oxide film according to any one of claims 1, 5, and 6, wherein a metal oxide or a metal nitride selected from the group consisting of Al 2 O 3 , HfO 2 , ZrO 2 , HfAlO, Wherein the semiconductor device is a semiconductor device. 청구항 7에 있어서, 상기 게이트 전극막으로서, Al, W, Cu, Pt, TiN, TaN, Ti, Ta, Pt를 포함하는 군으로부터 선택되는 금속 물질 또는, doped Si,WSix, NiSix, CoSix, TiSix를 포함하는 군으로부터 실리콘 금속 화합물을 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.8. The method according to claim 7, wherein the gate electrode film is formed of a metal material selected from the group consisting of Al, W, Cu, Pt, TiN, TaN, Ti, Ta, Pt, or doped Si, WSix, NiSix, CoSix, Wherein a silicon metal compound is used from the group containing silicon. 청구항 8에 있어서, 상기 층간 절연막으로서, SiOx, SiNx, SiCOx, SiCOxNy, SiCOxHy 및 이들의 조합으로부터 선택된 화합물을 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.9. The method for manufacturing a semiconductor device according to claim 8, wherein a compound selected from SiOx, SiNx, SiCOx, SiCOxNy, SiCOxHy, and combinations thereof is used as the interlayer insulating film. 청구항 9에 있어서, 상기 통전 물질로서, Al, W, Cu, Pt, TiN, TaN, Ti, Ta, Pt를 포함하는 군으로부터 선택되는 금속 물질 또는, doped Si,WSix, NiSix, CoSix, TiSix를 포함하는 군으로부터 실리콘 금속 화합물을 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.The method of claim 9, wherein the conductive material includes a metal material selected from the group consisting of Al, W, Cu, Pt, TiN, TaN, Ti, Ta and Pt or doped Si, WSix, NiSix, CoSix and TiSix. Wherein a silicon metal compound is used from the group consisting of silicon nitride and silicon nitride.
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