KR101619682B1 - 후드층을 갖는 에어갭 인터커넥트 및 그 형성 방법 - Google Patents

후드층을 갖는 에어갭 인터커넥트 및 그 형성 방법 Download PDF

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Abstract

후드층을 갖는 에어갭 인터커넥트 구조 및 그러한 에어갭 인터커넥트 구조를 형성하기 위한 방법이 개시된다. 복수의 인터커넥트가 내부에 형성된 유전층을 갖는 기판이 제공된다. 각각의 인터커넥트는 배리어층에 의해 인캡슐레이트된다. 하드마스크가 유전층 상에 형성되고 에어갭이 요구되는 인접하는 인터커넥트 상의 유전층을 노출시키기 위해 패터닝된다. 유전층은 트렌치를 형성하기 위해 에칭되고, 에칭 공정은 배리어층의 적어도 일부를 추가적으로 에칭하여 각각의 인접하는 구리 인터커넥트의 측면의 일부를 노출시킨다. 상부 표면의 노출된 부분 및 측면의 노출된 부분 위에 후드층이 무전해 도금되어 인터커넥트를 다시 실링한다. 갭 실링 유전층을 장치 위에 형성하여, 에어갭을 형성하도록 트렌치를 실링한다.

Description

후드층을 갖는 에어갭 인터커넥트 및 그 형성 방법{AIRGAP INTERCONNECT WITH HOOD LAYER AND METHOD OF FORMING}
본 발명은 일반적으로 반도체 장치의 제조에 관한 것이다. 특히, 본 발명의 실시예는 인터커넥트 신뢰성을 증가시키기 위해 인터커넥트 재료의 확산 및 전자 이동을 방지하는 후드층을 갖는 에어갭 인터커넥트에 관한 것이다.
마이크로프로세서가 점점 더 빠르고 작아짐에 따라, 집적 회로(IC)는 보다 더 복잡해지고 구성 소자들은 보다 더 밀집되어 가고 있다. IC 구성 소자들은 전기 신호가 그를 통해 송신 및/또는 수신되는 도전성 트레이스 및 비아(총체적으로 "인터커넥트"라고 함)에 의해 접속된다. 인터커넥트는 전형적으로 다마신 공정을 통해 형성되어, 도전성 재료가 반도체 기판 내로 에칭된 홀 및 트렌치 내에 피착된다. 주변 재료는 각 인터커넥트를 이웃하는 인터커넥트와 전기적으로 절연시킨다. 그러나, 기판 재료의 유전 특성은 인접하는 인터커넥트 간의 용량성 결합을 가능하게 하여, 칩 전력 요건을 증가시키고 신호 전송과 간섭한다.
장치 치수가 감소함에 따라, 인터커넥트 치수 및 간격도 감소하여, 전자 이동, 용량성 결합 및 RC 지연의 우려가 커짐과 함께 전류 밀도와 저항이 증가하는 결과를 초래한다. 또한, 인터커넥트 재료는 주변의 유전 재료로 확산하여, 유전 절연 능력이 감소하고 인접하는 인터커넥트와 구성 소자 사이에 누화가 생길 수 있다. 확산 및 전자 이동이 인터커넥트를 배리어 층으로 인캡슐레이트함으로써 제어될 수 있지만, 추가적인 배리어 재료가 인터커넥트의 저항 및 치수를 증가시킬 수 있다.
최근의 혁신은 이웃하는 인터커넥트 간에 에어갭을 포함시킴으로써 용량성 결합을 해결한다. 공기는 극히 낮은 유전 상수(실리콘 이산화물이 약 4인데 비해, 약 1)를 가지므로, 고체 유전 재료보다 인접하는 인터커넥트를 보다 효과적으로 절연시킨다.
도 1a는 본 발명의 실시예에 따른, 에어캡 인터커넥트 상의 후드층의 단면도.
도 1b는 본 발명의 실시예에 따른, 에어캡 인터커넥트 상의 등각 라이너층 및 후드층의 단면도.
도 2a 내지 2n은 본 발명의 실시예에 따른, 후드층을 갖는 에어갭 인터커넥트를 형성하는 방법을 도시한 도면.
도 3a는 2개의 인터커넥트 사이의 트렌치의 단면도로, 배리어층이 본 발명의 실시예에 따라, 트렌치에 인접하는 인터커넥트 측벽으로부터 완전히 제거된 것을 도시한 도면.
도 3b는 인터커넥트 상에 형성된 후드층의 단면도로, 후드층이 본 발명의 실시예에 따라, 인접하는 인터커넥트의 전체 면을 덮은 것을 도시한 도면.
도 3c는 본 발명의 실시예에 따라, 인접하는 인터커넥트 사이의 에어갭을 둘러싸도록 추가적인 층이 부가된 도 3b에 도시한 후드층의 단면도.
도 4a는 본 발명의 실시예에 따라, 후드층 위와 에어갭 내에 형성된 등각 라이너층의 단면도.
도 4b는 본 발명의 실시예에 따라, 후드층과 등각 라이너층을 갖는 에어갭 인터커넥트 위에 형성된 추가적인 유전층의 단면도.
도 5는 본 발명의 한 실시예에 따른 컴퓨팅 장치를 도시한 도면.
집적 회로에 사용하기 위한 후드층을 갖는 에어갭 인터커넥트 및 후드층을 갖는 그러한 에어갭 인터커넥트를 형성하기 위한 공정이 설명된다. 본 발명의 실시예들이 본 발명의 철저한 이해를 제공하기 위해 특정한 상세에 대해 설명되었다. 본 기술에 통상의 지식을 가진 자는 본 발명이 이들 특정한 상세없이 실시될 수 있다는 것을 알 것이다. 다른 예에서, 공지된 반도체 공정과 장비가 본 발명을 불필요하게 불명하게 하지 않기 위해서 특별히 상세하게 설명되지 않았다. 부가적으로, 도면에 도시된 다양한 실시예들은 예시적인 표시이고 반드시 크기에 맞게 도시되지 않는다.
후드갭을 갖는 에어갭 인터커넥트 구조 및 후드층을 갖는 그러한 에어갭을 형성하기 위한 방법이 여기에 개시된다. 장치 불량을 초래할 수 있는, 인터커넥트 재료가 인접하는 유전층 및 장치층으로 확산하는 것을 방지하고, 전류 흐름으로 인한 인터커넥트 재료의 전자 이동을 방지하고, 인터커넥트 재료의 산화를 방지하기 위해서 인터커넥트 표면은 하나 이상의 배리어층에 의해 실링되어야 한다. 또한, 유전 재료(k=~4)를 매우 낮은 유전 상수(k=~1)를 갖는 공기로 대체함으로써 인접하는 인터커넥트 사이의 용량성 결합을 감소시키기 위해 에어갭이 사용된다. 에어갭을 형성하기 위해서, 하드마스크를 패터닝하여 인접하는 인터커넥트 사이의 유전 표면을 노출시키고, 유전 재료를 에칭 제거하여 트렌치를 생성한다. 에칭 공정은 또한 배리어층의 일부를 제거하여, 인터커넥트 표면을 노출시킬 수 있다. 에칭 후에 인터커넥트를 다시 실링하기 위해서, 후드층을 인터커넥트의 노출된 표면 상에 선택적으로 피착한다. 후드층은 인터커넥트의 상부 표면의 일부 및 트렌치에 인접하는 인터커넥트의 측면의 일부를 덮고, 확산, 전자 이동, 및 산화를 방지함으로써 장치 신뢰성을 개선시킨다. 에어갭을 형성하도록 트렌치를 실링하기 위해서, 갭 실링 유전층을, 트렌치 위에서 핀치 오프하여, 전체 인터커넥트 구조 위에 블랭킷 피착시킨다.
본 발명의 또 하나의 실시예는 하드마스크/후드층 및 후드층/배리어층의 계면을 실링함으로써 인터커넥트 재료가 주변 유전 재료로 확산하는 것에 대해 추가적인 보호를 제공하는 등각 라이너층을 더 포함한다. 등각 라이너층은 하드마스크, 후드층, 및 트렌츠의 내부를 정하는 다른 표면 위에 비선택적으로 그리고 등각으로 피착된다. 트렌치가 인터커넥트 상의 배리어층의 일부를 노출시키는 실시예에서, 등각 라이너층은 산화를 방지하기 위해 배리어층 표면을 덮는다. 추가적인 등각 라이너층은 에어갭 인터커넥트의 신뢰성을 더욱 개선시킨다.
도 1a 및 1b는 본 발명의 실시예에 따라 기판 상의 에어갭 인터커넥트 구조를 도시한다. 에어갭 인터커넥트는 집적 회로를 형성하기 위해 사용되는 다중 레벨의 소자들을 포함하는 구조의 일부일 수 있다. 에어갭 인터커넥트는 집적 회로의 각기 다른 레벨에 걸쳐 능동 및 수동 소자들을 접속하기 위해 사용된다. 에어갭 인터커넥트 구조를 포함하는 집적 회로는 에어갭 인터커넥트 구조를 포함하는 층 위 또는 아래에 추가적인 층을 더 포함할 것이라는 것을 이해한다. 그러나, 설명의 목적을 위해 에어갭 인터커넥트 구조만 도면에 도시된다.
에어갭 인터커넥트 구조(100)가 도 1a에 도시되어 있는데, 본 발명의 실시예에 따라, 인터커넥트가 겪는 용량성 결합을 감소시키기 위해서 인접하는 인터커넥트(102A) 사이에 에어갭(104)이 배치된다. 한 실시예에서, 인터커넥트 재료가 주변의 유전 재료로 확산하는 것을 방지하고, 인터커넥트 재료의 전자 이동을 방지하고, 인터커넥트 표면의 산화를 방지하기 위해, 인터커넥트(102A)의 상부 표면(116) 및 측면(117)의 일부가 후드층(105)에 의해 덮여져 있다. 어떤 인터커넥트(102)는 집적 회로의 하부층에 접속하는 비아(140) 등의 비아를 갖는다. 인터커넥트(102B)는 인접하는 인터커넥트로부터 충분히 멀리 떨어져 있어, 이러한 인터커넥트는 에어갭에 의한 분리로부터 크게 혜택받지 않을 것이다. 에어갭 인터커넥트 구조(100)는 기판(118)에 의해 지지되고, 인터커넥트(102)가 형성된 유전체(101)를 더 포함한다. 추가적인 금속층이 유전체(101) 위나 아래에 기판(118) 상에 형성될 수 있다.
인터커넥트(102A)는 인터커넥트 재료가 인접하는 재료 및 소자로 확산하는 것을 방지하고, 인터커넥트 재료의 전자 이동을 방지하고, 인터커넥트 표면의 산화를 방지하기 위해서 후드층(105), 배리어층(109), 및 하드마스크(103)에 의해 인캡슐레이트된다. 하드마스크(103)는 유전체(101)의 상부 표면 및 인터커넥트(102A)의 상부 표면(116)의 부분들을 덮는다. 한 실시예에서, 후드층(105)은 하드마스크(103)와 배리어층(109) 사이에 노출된 인터커넥트 표면 상에 형성된다. 한 실시예에서, 후드층(105)은 인터커넥트(102A)의 2개의 표면, 예를 들어, 상부 표면(116) 및 측면(117)의 일부를 덮는다. 또 하나의 실시예에서, 후드층(105)은 2개의 측면(117) 및 상부 표면(116) 등의, 인터커넥트(102A)의 3개의 표면의 일부를 덮는다. 한 실시예에서, 후드층(105)은 후드층(105)이 형성되는 표면을 위한 인터커넥트 재료의 확산 및 전자 이동에 대한 모든 요구된 보호를 제공한다.
한 실시예에서, 후드층(105)은 인터커넥트의 신뢰성을 개선시키기 위해 인터커넥트(102A)의 노출된 표면 상에 선택적으로 형성되었다. 후드층(105)은 무전해 도금될 수 있는 임의의 재료일 수 있다. 후드층(105)은 또한 인터커넥트(102A) 내의 재료의 확산, 전자 이동, 및/또는 산화를 방지할 수 있는 임의의 재료일 수 있다. 본 발명의 한 실시예에서, 후드층(105)은 코발트 또는, 이에 한정되지는 않지만, 코발트 텅스텐 합금, 코발트 텅스텐 인화물, 또는 코발트 붕소 인화물 등의 코발트 합금이다. 후드층(105)은 인터커넥트 재료의 확산 및 전자 이동을 방지하기에 충분하지만, 인터커넥트(102A)의 정전용량을 과도하게 증가시키지 않을 정도로 얇은 균일한 두께로 되어 있다. 후드층은 일반적으로 두께가 20㎚ 미만이고 보다 전형적으로 두께가 5-15㎚이다. 한 실시예에서, 후드층(105)은 두께가 10㎚이다.
조밀하게 이격되어 있어 극히 낮은 k 재료에 의한 분리로부터 혜택을 받는, 인접하는 인터커넥트(102A) 사이에 에어갭(104)이 배치된다. 에어갭(104)은 본 발명의 실시예에 따라, 인접하는 인터커넥트 사이의 용량성 결합을 감소시키기 위해 낮은 유전 상수(k=~1)를 갖는 공기로 채워진다. 또 하나의 실시예에서, 에어갭(104)은 약 1의 유전 상수를 갖는 기체로 채워진다.
한 실시예에서, 에어갭(104)은 도 1a에 도시한 바와 같이, 인터커넥트(102A)의 하부 표면 아래로 연장한다. 또 하나의 실시예에서, 에어갭(104)은 인터커넥트(102A) 사이의 깊이(120)까지 연장한다. 에어갭(104)은 전형적으로 폭이 40 내지 100㎚일 수 있고, 에어갭(104)의 깊이는 50 내지 200㎚의 범위일 수 있다. 에어갭은 160㎚ 미만의 피치를 갖는 인터커넥트들과 함께 사용될 수 있다.
본 발명의 한 실시예에서, 에어갭(104)을 라이닝하는 유전 재료는 없다. 특정한 실시예에서, 배리어층(103) 및 후드층(105)은 도 1a에 도시한 바와 같이, 에어갭으로부터 인터커넥트 사이의 유일한 재료층이다. 또 하나의 특정한 실시예에서, 후드층(105)은 에어갭으로부터 인터커넥트를 분리하는 유일한 재료이다.
한 실시예에서, 갭 실링 유전층(107)이 유전체(101), 하드마스크(103) 및 후드층(105)의 상부 표면들을 덮고, 또한 에어갭(104)의 상부를 정하고 실링한다. 갭 실링 유전층(107)은 전형적으로 2 내지 4의 범위의 유전 상수를 갖는 실리콘 산화물, 탄소 도핑 실리콘 산화물 및 다공성 탄소 도핑 실리콘 산화물 등의 비등각으로(non-conformally) 피착될 수 있는 임의의 유전 재료일 수 있다. 한 실시예에서, 갭 실링 유전층은 다음 레벨의 인터커넥트들 또는 소자들을 형성하기 위해 사용된다.
또 하나의 실시예에서, 추가적인 벌크 층간 유전체(ILD)(108)가 도시된 인터커넥트층과 임의의 상부 및 하부 장치층 사이의 추가적인 절연을 제공하기 위해 갭 실링 유전층(107)을 덮는다. 한 실시예에서, 벌크 ILD(108)는 갭 실링 유전층(107)보다 낮은 유전 상수를 갖는다. 벌크 ILD(108)는 예를 들어, 탄소 도핑 산화물, 다공성 유전체, 불소 도핑 산화물 등을 포함하는 낮은 k 재료 등의, 후속하여 형성된 소자 층들 사이의 누화를 완화시키기에 적합한 임의의 재료로 형성될 수 있다. 부가적으로, 벌크 ILD(108)는 다음 레벨의 인터커넥트들 또는 소자들을 형성하기 위해 사용될 수 있다.
도 1b는 본 발명의 또 하나의 실시예의 단면도로, 등각 라이너층(106)이 인터커넥트 재료의 확산 및 전자 이동에 대한 추가적인 보호를 제공함으로써 인터커넥트 신뢰성을 선택적으로 더 증가시킨다. 한 실시예에서, 등각 라이너층(106)은 후드층/하드마스크 계면(121) 위와 후드층/배리어층 계면(122) 위에 연속적인 실링을 형성한다. 한 실시예에서, 등각 라이너층(106)은 하드마스크(103), 후드층(105), 에어갭(104)에 노출된 배리어층(109)의 임의의 부분, 및 인접하는 인터커넥트(102A) 사이에 노출된 유전체(101)의 임의의 부분의 표면들과 등각이다. 본 발명의 한 실시예에서, 등각 라이너층(106)은 후드층/하드마스크 계면(121) 또는 후드층/배리어층 계면(122) 위에 기밀 실링을 생성하기에 충분한 재료 및 두께로 되어 있다. 한 실시예에서, 등각 라이너층(106)은 하드마스크(103)와 동일한 재료이다. 또 하나의 실시예에서, 등각 라이너층(106)은 하드마스크(103)와 다른 재료이다. 등각 라이너층(106)은 한 실시예에서 SiNC이다. 또 하나의 실시예에서, 등각 라이너층(106)은 SiN 또는 SiC 또는 Al2O3이다. 한 실시예에서, 등각 라이너층(106)은 에어갭(104)에 인접하는 배리어층(109)의 임의의 부분의 산화를 방지하기에 충분한 재료 및 두께로 되어 있다. 등각 라이너층(106)은 두께가 2-12㎚일 수 있다. 한 실시예에서, 등각 라이너층은 두께가 5㎚이다.
도 2a 내지 2n은 후드층을 갖는 에어갭 인터커넥트를 형성하기 위한 방법의 실시예를 도시한다. 에어갭 인터커넥트 구조는 집적 회로를 형성하도록 트랜지스터, 커패시터, 저항, 및 인덕터 등의 다양한 능동 및 수동 소자들을 기능 회로들에 전기적으로 상호 접속하기 위해 멀티레벨 상호접속 구조 또는 마이크로전자기계적 시스템(MEMS)에 사용될 수 있다. 인터커넥트 표면 상에 형성된 후드층이 인터커넥트의 신뢰성을 개선시킨다.
도 2a에 도시한 바와 같이, 에어갭 인터커넥트가 형성될 기판(200)이 제공된다. 반도체 구조는 이에 한정되지는 않지만 단결정 실리콘, 게르마늄, 실리콘 게르마늄, 및/또는 GaAS 및 InP 등의 Ⅲ-Ⅴ족 화합물 반도체 등의 반도체 기판(218)을 포함할 수 있다. 기판(200)은 또한 금속화 및 유전체의 임의의 사전에 형성된 교대층을 포함할 수 있다.
기판(200)은 또한 본 발명의 실시예에 따라, 유전체(201)를 포함한다. 유전체(201)는 복수의 에어갭 인터커넥트용의 기초로서 작용하기에 적합한 임의의 재료일 수 있다. 본 발명의 한 실시예에서, 유전체(201)는 실리콘 이산화물이다. 대안적 실시예들에서, 유전체(201)는 실리케이트, 탄소 도핑 산화물, 불소 도핑 산화물, 다공성 유전 재료 등의 낮은 k 유전 재료를 포함할 수 있다. 인터커넥트는 다마신, 이중 다마신, 또는 삭감 방법 등의 임의의 적합한 공정에 의해 기판(200) 내에 형성될 수 있다.
한 실시예에서, 다마신 공정이 인터커넥트(102)를 형성하기 위해 사용되고, 도 2b 및 2c에 도시한 바와 같이, 복수의 트렌치(250)가 에칭되고 도전성 재료로 채워진다. 먼저, 도 2b에 도시한 바와 같이, 인터커넥트가 형성될 위치에, 복수의 트렌치(250)가 유전체(201)에 에칭된다. 몇 개의 트렌치는 아래의 소자들 또는 층들에 접속할 비아를 가질 수 있다. 유전체 재료에 트렌치를 형성하는 것은, 예를 들어 일련의 마스킹 또는 에칭 공정을 통하는 것 등의 반도체 기술에 공지되어 있다.
다음에, 도 2c에 도시한 바와 같이, 배리어층(209)이 트렌치(250)의 표면 상에 등각으로 피착된다. 배리어층(209)은 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), 또는 원자층 피착(ALD) 등의, 유전체(201) 위에 등각 또는 거의 등각층을 제공하는 임의의 적합한 기술에 의해 형성될 수 있다. 배리어층(209)은 인터커넥트 내의 전자 이동을 방지하고, 인터커넥트의 산화를 방지하고, 전기 도금 공정으로 결정 핵 생성을 위한 표면을 제공하고, 인터커넥트 재료가 주변의 구성 소자로 확산하는 것을 방지하기에 적합한 임의의 재료를 포함한다. 한 실시예에서, 배리어층(209)은 탄탈륨, 탄탈륨 질화물, 티타늄, 티타늄 질화물, 루테늄, 또는 그들의 혼합물을 포함한다. 배리어층(209)은 1-25㎚로, 인터커넥트 재료의 확산을 방지하기에 충분한 두께로 되어 있다. 한 실시예에서, 배리어층(209)은 두께가 2㎚이다.
인터커넥트(202)는 배리어층(109)에 의해 라이닝된 트렌치(250)에 형성된다. 인터커넥트(202)는 전류를 통하게 할 수 있는 임의의 적합한 재료를 포함한다. 한 실시예에서, 인터커넥트(202)는 구리, 알루미늄, 은, 또는 그들의 합금으로 구성된다. 인터커넥트(202)는 전기 도금, CVD, PVD 등의, 본 기술에 공지된 임의의 적합한 공정에 의해 형성될 수 있다. 예를 들어, 다마신 공정에서는 구리가 먼저 전기 도금 또는 무전해 도금을 통해 전체 구조 위에 블랭킷 피착된다. 과잉 구리는 연마 제거되어, 트렌치 내에 인터커넥트를 형성할 구리를 남긴다. 인터커넥트(202)는 도 2c에 도시한 바와 같이, 폭이 20-100㎚이고, 깊이가 30-160㎚일 수 있다. 한 실시예에서, 인터커넥트(202)는 폭이 40㎚이고 깊이가 80㎚이다. 인터커넥트(102)는 16-100㎚ 떨어져 이격될 수 있다. 한 실시예에서, 인터커넥트(202)는 40㎚ 떨어져 이격된다.
다음에 도 2d에 도시된 실시예에 도시한 바와 같이, 하드마스크(203)가 구조 표면 위에 형성된다. 하드마스크(203)는 후속 에칭 공정 동안에 밑에 있는 유전체(201) 및 인터커넥트(202)의 부분들을 보호함으로써 에칭스톱으로서 작용하기에 적합한 임의의 재료를 포함한다. 하드마스크(203)는 밑에 있는 인터커넥트 재료의 확산 및 전자 이동을 방지함으로써 배리어형 층으로서 기능하기에 적합한 임의의 재료를 또한 포함할 수 있다. 본 발명의 한 실시예에서, 하드마스크(203)는 SiNC를 포함한다. 하드마스크(203)는 5-20㎚ 두께로, 에칭 스톱의 역할을 하고, 또한 인터커넥트 재료의 확산을 방지하기에 충분한 두께로 되어 있다. 한 실시예에서, 하드마스크(203)는 8㎚ 두께이다. 하드마스크(203)는 CVD를 통한 블랭킷 피착 등의 임의의 적합한 공정에 의해 형성될 수 있다.
다음에, 공지된 마스킹 및 에칭 기술이, 인터커넥트가 조밀하게 이격되고 매우 낮은 k 유전체에 의한 분리로부터 혜택을 받을 영역 등에, 에어갭이 형성될 유전체(201) 상에 하드마스크(203)를 정하기 위해 사용된다. 도 2e에 도시한 특정한 실시예에서, 리소그래픽 스택 층들(214)이 하드마스크(203) 위에 형성된다. 리소그래픽 스택 층들(214)은 탄소 하드마스크(210), 반사방지층(211), 포토레지스트(212), 또는 본 기술에 공지된 다른 리소그래픽 재료를 포함할 수 있다.
한 실시예에서, 탄소 하드마스크(210)가 하드마스크(203)의 표면 위에 형성된다. 탄소 하드마스크(210)는 에어갭을 에칭하기 위해 사용되는 에칭 공정이 다공성 비정질 탄소 등의 탄소 하드마스크 재료 위의 유전 재료에 선택적인 임의의 재료일 수 있다. 탄소 하드마스크(210)는 밑에 있는 유전체 및 인터커넥트 표면을 노출하지 않고 에칭 공정에 견디기에 충분한 두께를 갖는다. 한 실시예에서, 탄소 하드마스크(210)는 두께가 1000㎚이다. 탄소 하드마스크(210)는 스핀-온 또는 CVD 등의 임의의 적합한 공정에 의해 형성될 수 있다.
반사방지층(211)이 탄소 하드마스크(210)의 표면 위에 형성된다. 반사방지층(211)은 스핀 온 유리 재료 등의, 포토리소그래피 공정에 사용되는 광의 파장을 흡수함으로써 리소그래픽 패턴의 광 산란 및 왜곡을 방지하는 임의의 재료일 수 있다. 한 실시예에서, 반사방지층(211)은 두께가 350㎚이다.
한 실시예에서, 포토레지스트(212)가 반사방지층(211) 위에 형성된다. 포토레지스트(212)는 도 2e에 도시한 실시예에 따라, 에어갭 인터커넥트가 요구되는 개구(230)를 가진 마스크를 정하기 위해 공지된 마스킹, 노출, 및 현상 공정으로 패터닝된다. 개구(230)는, 예를 들어, 개선된 절연의 혜택을 받을 조밀하게 이격된 인터커넥트들 사이에, 에어갭이 요구되는 트렌치를 형성하도록 제거될 유전체(201)의 부분 위에 정렬된다.
다음에, 도 2f에 도시한 바와 같이, 반사방지층(211)이 탄소 하드마스크(210)를 노출하기 위해 포토레지스트(212)와 정렬하여 에칭된다. 반사방지층(211)은 플라즈마 에칭 등의 임의의 적합한 기술에 의해 에칭될 수 있다. 도 2g에서, 탄소 하드마스크(210)가 본 발명의 실시예에 따라, 하드마스크(203)를 노출하기 위해 반사방지층(211)과 정렬하여 에칭된다. 탄소 하드마스크(210)는 산소 기재 화학을 이용하는 건식 플라즈마 에칭에 의해 에칭될 수 있다.
도 2h에 도시한 실시예에서, 반사방지층(211), 하드마스크(203), 및 유전체(201)는 탄소 하드마스크(210)에 의해 정해진 개구(230)와 정렬하여 에칭된다. 유전체(201)의 일부가 인접하는 인터커넥트(202) 사이에 트렌치(215)를 형성하기 위해 제거된다. 트렌치(215)의 깊이는 그 층의 인터커넥트의 피치에 전형적으로 비례하는, 35 내지 200㎚일 수 있다. 한 실시예에서, 트렌치(215)는 도 2h에 도시한 바와 같이, 인터커넥트(202)의 하부 표면 아래로 연장한다. 또 하나의 실시예에서, 트렌치(215)는 도 2h의 점선으로 도시한 바와 같이, 인터커넥트(202) 사이에서 깊이(220)까지 연장한다.
트렌치(215)는 불소 기재 화학 등의 본 기술에 공지된 임의의 적절한 화학을 사용하여 에칭된다. 에칭 공정은 인터커넥트(202)의 측면(217)의 적어도 일부를 노출시키기 위해 배리어층(209)의 적어도 일부를 제거한다. 에칭 화학을 변경함으로써, 에칭되는 배리어층(209)의 양을 제어한다. 한 실시예에서, CxHyFz 등의 에칭-피착 화학(etch-dep chemistry)이 그것이 트렌치(215)를 형성하기 위해 유전체(201)를 에칭함에 따라 배리어층(209) 상에 폴리머의 층을 피착한다. 폴리머층은 에칭 공정의 화학 성분으로부터 배리어층(209)의 부분을 보호한다. 한 실시예에서, 에칭 공정의 스퍼터링 성분은 도 2h에 도시한 바와 같이, 배리어층(209)의 일부를 제거하고 인터커넥트(202)의 상부 모서리를 깎아낼 수 있다.
본 발명의 실시예에 따르면, 다음에 도 2i에 도시한 바와 같이 탄소 하드마스크(210)의 나머지가 제거된다. 한 실시예에서, 탄소 하드마스크(210)는 애싱 공정에 의해 제거된다. 본 발명의 한 실시예에서, 밑에 있는 하드마스크(203)는 제거되지 않는다. 이 구조는, 적용가능한 경우에, 트렌치 측벽 위에 형성된 임의의 폴리머를 포함하는, 에칭 잔여물을 제거하기 위해 세정될 수 있다.
다음에, 도 2j에 도시한 바와 같이, 트렌치(215)를 에칭한 후에 후드층(205)이 인터커넥트 표면을 다시 실링하도록 형성된다. 한 실시예에서, 후드층(205)은 인터커넥트 재료의 확산, 전자 이동 및 산화를 방지하기 위해 인터커넥트(202)의 둘 이상의 표면에 선택적으로 형성된다. 한 실시예에서, 후드층(205)은 인터커넥트(202)의 상부 표면(216) 및 측면(들)(217)의 노출된 부분 상에 선택적으로 형성된다. 한 실시예에서, 후드층(205)은 무전해 도금에 의해 선택적으로 형성되고, 이 구조는 무전해 조(bath)에 놓여진다. 무전해 도금 화학은 하드마스크(203), 배리어층(209), 또는 유전체(201)의 노출된 표면 상은 아니고, 노출된 인터커넥트 표면 상에, 후드 재료의 균일하게 두꺼운 층을 피착하도록 선택된다.
후드층(205)은 무전해 도금될 수 있는 임의의 재료일 수 있다. 후드층(205)은 또한 인터커넥트 재료의 확산 및 전자 이동을 방지할 수 있는 임의의 재료일 수 있다. 후드층(205)용으로 사용되는 재료는 또한 산화에 견디고 밑에 있는 인터커넥트(202)의 산화를 방지하는 임의의 재료일 수 있다. 본 발명의 한 실시예에서, 후드층(205)은 코발트 또는, 이에 한정되지는 않지만, 코발트 텅스텐 합금, 코발트 텅스텐 인화물, 또는 코발트 붕소 인화물 등의 코발트 합금이다. 후드층(205)은 인터커넥트 재료의 확산 및 전자 이동을 방지하기에 충분하지만, 인터커넥트(202)의 저항을 과도하게 증가시키지 않을 정도로 얇은 균일한 두께로 되어 있다. 한 실시예에서, 후드층(205)은 배리어층(209)보다 두껍다. 후드층(205)은 두께가 5-15㎚이다. 한 실시예에서, 후드층(205)은 두께가 10㎚이다.
다음에, 도 2k에 도시한 바와 같이 갭 실링 유전층(207)이 하드마스크(203) 및 후드층(205)의 상부 표면 상에 블랭킷 피착되고, 에어갭(204)을 실링한다. 갭 실링 유전층(207)은 트렌치(215) 위에서 핀치 오프하도록, 구조의 표면 상에 비등각으로 형성될 수 있는 임의의 재료로 구성될 수 있다. 본 발명의 한 실시예에서, 갭 실링 유전층(207)은 실리콘 이산화물을 포함한다. 대안적 실시예들에서, 갭 실링 유전층(207)은 실리콘 질화물, 실리케이트, 탄소 도핑 산화물, 불소 도핑 산화물, 다공성 유전 재료 등을 포함한다. 갭 실링 유전층(207)은 두께가 80 내지 300㎚일 수 있다. 한 실시예에서, 갭 실링 유전층(207)은 두께가 160㎚이다. 갭 실링 유전층(207)은 CVD 등의, 트렌치를 채우지 않고 유전층을 형성하기에 충분한 본 기술에 공지된 임의의 방법에 의해 형성될 수 있다.
도 2l에 도시한 본 발명의 실시예에 따라, 구조의 표면을 평탄화하기 위해 희생 흡광 재료(sacrificial light absorbing material, SLAM)층(213)이 갭 실링 유전층(207) 위에 선택적으로 형성된다. SLAM층(213) 및 갭 실링 유전층(207)의 일부는 도 2m에 도시된 바와 같이 블랭킷 에칭된다. 구조 표면을 평탄화하기에 충분한 본 기술에 공지된 임의의 에칭 공정으로 비선택적 건식 에칭 공정이 사용될 수 있지만, 이에 한정되지 않는다.
도시된 층 위나 아래에 위치된 소자 층들을 전기적으로 절연하기 위해 필요에 따라, 벌크 ILD(208)가 갭 실링 유전체(207) 위에 형성될 수 있다. 벌크 ILD(208)는 인터커넥트(202)와 후속하여 형성되는 소자 층들 사이의 누화를 완화시키기에 적합한 임의의 재료로 형성될 수 있다. 본 발명의 한 실시예에서, 벌크 ILD(208)는 실리콘 이산화물이다. 대안적 실시예에서, 벌크 ILD(208)는 실리콘 이산화물, 실리콘 질화물, 실리케이트, 탄소 도핑 산화물, 불소 도핑 산화물, 다공성 유전 재료 등을 포함한다. 벌크 ILD(208)는 CVD 등의 임의의 적합한 방법에 의해 형성될 수 있다.
도 3a 내지 3c에 도시된 본 발명의 또 하나의 실시예에서, 후드층(305)이 인터커넥트(302)의 전체 측면(317) 상에 형성된다. 도 3a는, 예를 들어, 비아(340)를 가질 수 있는, 기판(318), 유전체(301), 하드마스크(303) 및 인터커넥트(302)를 포함하는, 도 2a 내지 2i에 관해 위에 설명된 공정에 의해, 준비된 구조를 도시한다. 도 3a에 도시한 실시예에서, 트렌치(315)는 측면(317)으로부터 배리어층(309)의 전부 또는 실질적으로 전부를 제거하는 에칭 공정 및 에칭 화학을 사용하여 에칭되었다. 트렌치(315)는, 예를 들어, 에칭된 표면 위에 보호 폴리머층을 형성하지 않는, NF3 등의 불소 기재 에칭에 의해 에칭될 수 있으며, 따라서 배리어층(309)을 완전히 또는 거의 완전히 에칭하여, 인터커넥트(302)의 밑에 있는 측면(317)을 노출시킨다. 한 실시예에서, 에칭 공정의 스퍼터링 성분은 도 3a에 도시한 바와 같이, 트렌치(315)에 인접하는 인터커넥트(302)의 상부 코너를 깎아낼 수 있다.
다음에, 도 3b에 도시한 바와 같이, 상부 표면(316)의 일부 및 측면(317)의 전부 위에 후드층(305)이 선택적으로 피착된다. 한 실시예에서, 후드층(305)은 도 2j에 관해 위에 설명된 바와 같이, 무전해 도금을 사용하여 피착된다. 도 3c에 도시한 실시예에서, 도 2k에 관해 위에 설명된 바와 같이 형성된 갭 실링 유전층(307)에 의해 에어갭(304)이 실링된다. 도 2l 내지 2n에 관해 위에 설명된 바와 같이 갭 실링 유전층(307) 상에 벌크 ILD(308)가 형성될 수 있다.
도 4a 및 4b는 본 발명의 또 하나의 실시예를 도시한 것으로, 도 1b에 관해 위에 설명된 바와 같이, 하드마스크/후드층 계면(421)을 통한 그리고 후드층/배리어층 계면(422)을 통한 인터커넥트 재료의 확산에 대해 보호하기 위해 구조 표면 위와 트렌치(415) 내에 등각 라이너층(406)이 등각으로 피착될 수 있다. 도 4a에서, 등각 라이너층이 예를 들어 도 2a 내지 2j에 관해 위에 설명된 바와 같이 형성되고, 비아(440)를 가질 수 있는, 기판(418), 유전체(401), 하드마스크(403) 및 인터커넥트(402)를 포함하는 구조 위에 피착된다. 등각 라이너층(406)은 ALD 또는 CVD 등의, 구조(400)의 노출된 표면과 등각 또는 거의 등각인 층을 생성하는 임의의 적합한 기술에 의해 형성될 수 있다.
다음에, 도 4b에 도시한 바와 같이, 등각 라이너층(406) 위에 갭 실링층(407) 및 벌크 ILD(408)가 형성될 수 있다. 갭 실링 유전층(407)은 본 발명의 실시예에 따라, 에어갭(404)을 형성하기 위해 등각 라이너층(406)에 의해 정해진 트렌치의 상부를 실링한다. 갭 실링 유전층(407) 및 벌크 ILD(408)를 형성하기 위한 재료 및 공정은 도 1a 및 1b 및 도 2k 내지 2n에 관해 위에 논의된 바와 같다.
도 5는 본 발명의 한 실현에 따른 컴퓨팅 장치(500)를 도시한다. 컴퓨팅 장치(500)는 보드(502)를 하우징한다. 보드(502)는 이에 한정되지는 않지만, 프로세서(504) 및 적어도 하나의 통신 칩(506)을 포함하는, 다수의 구성 소자를 포함할 수 있다. 프로세서(504)는 보드(502)에 물리적이고 전기적으로 결합된다. 어떤 실현에서는 적어도 하나의 통신 칩(506)이 또한 보드(502)에 물리적이고 전기적으로 결합된다. 다른 실현에서, 통신 칩(506)은 프로세서(504)의 일부이다.
그것의 응용에 따라, 컴퓨팅 장치(500)는 보드(502)에 물리적이고 전기적으로 결합되고 또는 결합되지 않을 수 있는 다른 구성 소자를 포함할 수 있다. 이들 다른 구성 소자는 이에 한정되지는 않지만, 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래쉬 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 크립토 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 위성 항법 시스템(GPS) 장치, 컴파스, 가속도계, 자이로스코프, 스피커, 카메라, 및 대량 저장 장치(하드 디스크 드라이브, 컴팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등)를 포함한다.
통신 칩(506)은 컴퓨팅 장치(500)에 그리고 컴퓨팅 장치(500)로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그 파생어는 비고체 매체를 통해 변조된 전자기 복사의 사용을 통해 데이터를 통신할 수 있는 회로, 장치, 시스템, 방법, 기술, 통신 채널 등을 설명하는데 사용될 수 있다. 그 용어는 어떤 실시예에서는 그렇지 않지만, 관련된 장치가 어떠한 전선도 포함하지 않는다는 것을 의미하지 않는다. 통신 칩(506)은 이에 한정되지는 않지만, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, 롱텀 에볼류션(LTE) Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그 파생물 뿐만 아니라, 3G, 4G, 5G 및 그 이상으로 지정된 임의의 다른 무선 프로토콜을 포함하는 임의의 다수의 무선 규격 또는 포로토콜을 실현할 수 있다. 컴퓨팅 장치(500)는 복수의 통신 칩(506)을 포함할 수 있다. 예를 들어, 제1 통신 칩(506)은 Wi-Fi 및 블루투스 등의 근거리 무선 통신에 전용될 수 있고 제2 통신 칩(506)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 기타와 같은 장거리 무선 통신에 전용될 수 있다.
컴퓨팅 장치(500)의 프로세서(504)는 프로세서(504) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 어떤 실현에서, 프로세서의 집적 회로 다이는 본 발명의 실현에 따라 후드층을 갖는 하나 이상의 에어갭 인터커넥트를 포함한다. 용어 "프로세서"는 레지스터 및/또는 메모리로부터의 전자적 데이터를 처리하여 그 전자적 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자적 데이터로 변환하는 임의의 장치 또는 장치의 일부를 말한다.
통신 칩(506)은 또한 통신 칩(506) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 또 하나의 실현에 따르면, 통신 칩의 집적 회로 다이는 본 발명의 실현에 따라 후드층을 갖는 하나 이상의 에어갭 인터커넥트를 포함한다.
다른 실현에서, 컴퓨팅 장치(500) 내에 하우징된 또 하나의 소자는 본 발명의 실현에 따라 후드층을 갖는 하나 이상의 에어갭 인터커넥트를 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 실현에서, 컴퓨팅 장치(500)는 랩탑, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인 휴대용 단말기(PDA), 울트라 모바일 PC, 모바일 폰, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 장치, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 다른 실현에서, 컴퓨팅 장치(500)는 데이터를 처리하는 임의의 다른 전자 장치일 수 있다.

Claims (19)

  1. 반도체 장치로서,
    복수의 인터커넥트 - 각각의 인터커넥트는 상부 표면 및 측면을 가짐 - 가 내부에 형성된 유전층을 갖는 기판;
    인접하는 인터커넥트들 사이에 배치된 에어갭;
    복수의 후드층 - 각각의 후드층은, 상기 인접하는 인터커넥트들 중 대응하는 인터커넥트의 상기 상부 표면 및 상기 측면 각각의 일부분에 접촉함 - ; 및
    상기 대응하는 인터커넥트의 상기 측면의 일부분을 덮는 배리어층 - 상기 배리어층에 의해 덮여지는 상기 대응하는 인터커넥트의 상기 측면의 상기 일부분은 상기 후드층에 의해서는 덮여지지 않음 -
    을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 후드층은 Co 및 Co 합금들로 구성되는 그룹으로부터 선택되는 반도체 장치.
  3. 제1항에 있어서, 상기 후드층은 두께가 5-15㎚인 반도체 장치.
  4. 제1항에 있어서, 상기 인접하는 인터커넥트들은 구리인 반도체 장치.
  5. 제1항에 있어서, 상기 후드층 위에 갭 실링 유전층을 더 포함하고, 상기 갭 실링 유전층은 상기 에어갭을 실링하는 반도체 장치.
  6. 삭제
  7. 제1항에 있어서, 상기 배리어층은 탄탈륨, 탄탈륨 질화물, 티타늄, 티타늄 질화물, 및 루테늄을 포함하는 그룹으로부터 선택되는 반도체 장치.
  8. 제1항에 있어서, 등각 라이너층(conformal liner layer)을 더 포함하고, 상기 등각 라이너층은 상기 후드층의 상기 상부 표면, 상기 후드층과 상기 에어갭 사이의 계면, 및 상기 에어갭과 상기 유전층 사이의 계면과 등각(conform)인 반도체 장치.
  9. 반도체 장치를 형성하기 위한 방법으로서,
    상부 표면 및 측면을 각각 갖는 복수의 인터커넥트가 내부에 형성된 유전층을 갖는 기판을 제공하는 단계;
    상기 유전층 상에 하드마스크를 형성하고 인접하는 인터커넥트들 사이의 상기 유전층 표면을 노출시키기 위해 상기 하드마스크를 패터닝하는 단계;
    트렌치를 형성하기 위해 2개의 상기 인접하는 인터커넥트 사이의 상기 유전층을 에칭하는 단계 - 상기 에칭 공정은, 각각의 인접하는 인터커넥트의 측면의 적어도 일부를 노출시키고, 상기 인접하는 인터커넥트들 중 적어도 하나의 상기 상부 표면의 적어도 일부분 상에 상기 하드마스크의 잔류하는 부분을 남김 -; 및
    상기 상부 표면의 노출된 부분 및 각각의 측면의 노출된 부분 위에 후드층을 무전해 도금하는 단계
    를 포함하는 방법.
  10. 제9항에 있어서, 상기 트렌치는 상기 인접하는 인터커넥트들의 하부 에지 아래의 깊이까지 에칭되는 방법.
  11. 제9항에 있어서, 상기 트렌치는 상기 인접하는 인터커넥트들의 하부 에지 위의 깊이까지 에칭되는 방법.
  12. 제9항에 있어서, 상기 후드층은 Co 및 Co 합금들을 포함하는 그룹으로부터 선택되는 방법.
  13. 제9항에 있어서, 상기 후드층은 두께가 5-15㎚인 방법.
  14. 제9항에 있어서, 상기 인접하는 인터커넥트들은 구리인 방법.
  15. 제9항에 있어서,
    상기 측면 상에 배리어층을 형성하는 단계; 및
    상기 배리어층의 적어도 일부를 에칭하여 상기 측면을 노출시키는 단계를 더 포함하는 방법.
  16. 제15항에 있어서, 상기 배리어층은 탄탈륨, 탄탈륨 질화물, 티타늄, 티타늄 질화물, 및 루테늄으로 구성되는 그룹으로부터 선택되는 방법.
  17. 제9항에 있어서, 상기 트렌치 위에 갭 실링 유전층을 형성하는 단계를 더 포함하고, 상기 갭 실링 유전층은 에어갭을 형성하도록 상기 트렌치를 실링하는 방법.
  18. 제9항에 있어서, 등각 라이너층을 형성하는 단계를 더 포함하고, 상기 등각 라이너 층은 상기 후드층의 상부 표면 및 상기 트렌치의 에지들과 등각인 방법.
  19. 반도체 장치를 형성하기 위한 방법으로서,
    상부 표면 및 측면을 각각 갖고, 상기 측면이 배리어층에 의해 덮여지는 복수의 구리 인터커넥트가 내부에 형성된 유전층을 갖는 기판을 제공하는 단계;
    상기 유전층 상에 하드마스크를 형성하는 단계;
    인접하는 구리 인터커넥트들 사이의 상기 유전층의 표면의 일부를 노출시키기 위해 상기 하드마스크를 패터닝하는 단계;
    트렌치를 형성하기 위해 상기 인접하는 구리 인터커넥트들 사이의 상기 유전층을 에칭하는 단계 - 상기 에칭 공정은 각각의 인접하는 인터커넥트의 상기 측면의 일부를 노출시키도록 상기 배리어층의 적어도 일부를 에칭함 -;
    상기 상부 표면의 노출된 부분 및 각각의 측면의 노출된 부분 위에 코발트 후드층을 무전해 도금하는 단계; 및
    상기 하드마스크, 상기 코발트 후드층 및 상기 트렌치 위에 갭 실링 유전층을 형성하는 단계 - 상기 갭 실링 유전층은 에어갭을 형성하도록 상기 트렌치를 실링함 -
    를 포함하는 방법.
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