KR101617959B1 - 발광 소자 및 그 제조 방법 - Google Patents

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Abstract

발광 소자가 제공된다. 상기 발광 소자는, 기판 상의 제1 도전형의 제1 반도체층, 상기 제1 반도체층 상의 활성층, 상기 활성층 상의 제2 도전형의 제2 반도체층, 상기 제1 반도체층의 콘택 영역(contact region) 내에 확산된 침투 금속, 및 상기 콘택 영역 상의 제1 전극을 포함한다.

Description

발광 소자 및 그 제조 방법{Light emitting device and method of fabricating the same}
본 발명은 발광 소자 및 그 제조 방법에 관련된 것으로, 보다 상세하게는, 콘택 영역(contact region) 내에 확산된 침투 금속을 포함하는 발광 소자 및 그 제조 방법에 관련된 것이다.
발광 다이오드(light-emitting diode; LED)는 p-n 접합 다이오드의 일종으로, 순방향으로 전압이 걸릴 때 단파장광(monochromatic light)이 방출되는 현상인 전기발광효과(electroluminescence)를 이용한 반도체 소자로서, 발광 다이오드로부터 방출되는 빛의 파장은 사용되는 소재의 밴드 갭 에너지(bandgap energy, Eg)에 의해 결정된다.
이러한 발광 다이오드의 광 효율을 증가시키기 위해, 대한민국 특허 공개 공보 10-2013-0120107(출원번호 10-2012-0043115, 출원인 포항공과대학교 산학협력단 외 2인)에는, 고화 물질층을 포함하고 나노 패턴을 갖되, 하부 영역에 비해 상부 영역이 더 낮은 굴절률을 갖는 광 추출 구조체를 이용하여, 광 추출 효율이 향상된 발광 다이오드 및 그 제조 방법이 개시되어 있다.
특히, 최근에는, 질화물계 반도체 물질로 제조된 발광 소자들이 상용화되고 있는 추세이다. 이러한, 질소화물계 반도체 막에 오믹 전극을 형성하기 위한 방법으로, 대한민국 특허 공개 공보 10-2003-0075750(출원번호 10-2002-0015111, 출원인 학교법인 포항공과대학교)에 도시된 것과 같이, 탄탈륨(Ta) 막 및 알루미늄(Al) 막을 포함하는 적층 구조의 금속층을 형성하고, 적층 구조의 금속층이 형성된 결과물을 열처리하는 방법이 널리 이용되고 있다.
대한민국 특허 공개 공보 10-2013-0120107 대한민국 특허 공개 공보 10-2003-0075750
본 발명이 해결하고자 하는 일 기술적 과제는, 고신뢰성의 발광 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 제조 공정이 용이하고 제조 비용이 감소된 발광 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 기술적 과제는 상술된 것에 제한되지 않는다.
상기 기술적 과제를 해결하기 위해, 본 발명은 발광 소자를 제공한다.
일 실시 예에 따르면, 기판 상의 제1 도전형의 제1 반도체층, 상기 제1 반도체층 상의 활성층, 상기 활성층 상의 제2 도전형의 제2 반도체층, 상기 제1 반도체층의 콘택 영역(contact region) 내에 확산된 침투 금속, 및 상기 콘택 영역 상의 제1 전극을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 반도체층은 a-plane GaN을 포함할 수 있다.
일 실시 예에 따르면, 상기 침투 금속은, 상기 콘택 영역의 결함(defect)를 따라서 확산된 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 전극은, 상기 콘택 영역 내에 확산된 상기 침투 금속에 의해, 상기 제1 반도체층과 오믹 접합(ohmic contact)되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 발광 소자는, 상기 제2 반도체층 상의 제2 전극을 더 포함하되, 상기 제2 전극은, 상기 제1 전극과 동일한 물질로 형성되고, 상기 제2 반도체층과 쇼트키 접합(schottky contact)되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 침투 금속은 인듐(In)을 포함할 수 있다.
상기 기술적 과제들을 해결하기 위해, 본 발명은 발광 소자의 제조 방법을 제공한다.
일 실시 예에 따르면, 상기 발광 소자의 제조 방법은, 기판 상에 제1 도전형의 제1 반도체층, 활성층, 및 제2 도전형의 제2 반도체층을 차례로 형성하는 단계, 상기 제2 반도체층 및 상기 활성층을 식각하여, 상기 제1 반도체층의 콘택 영역을 노출시키는 단계, 상기 제1 반도체층의 상기 콘택 영역 상에 침투 금속층을 형성하는 단계, 상기 침투 금속층의 침투 금속을 상기 제1 반도체층의 상기 콘택 영역 내로 확산시키는 단계, 및 상기 콘택 영역 상에 제1 전극을 형성하는 단계를 포함할 수 있다.
일 실시 예에 따르면, 상기 발광 소자의 제조 방법은, 상기 제1 전극을 형성하기 전에, 상기 콘택 영역 상에 잔존된 상기 침투 금속층을 제거하는 단계를 더 포함할 수 있다.
일 실시 예에 따르면, 상기 침투 금속을 상기 콘택 영역 내로 확산시키는 단계는, 상기 침투 금속층에 열처리 공정을 수행하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 발광 소자의 제조 방법은, 상기 제2 반도체층 상에 제2 전극을 형성하는 단계를 더 포함하되, 상기 제2 전극은, 상기 제1 전극을 형성하는 단계와 동일한 공정에서 제공되는 것을 포함할 수 있다.
본 발명의 실시 예에 따르면, 제1 반도체층의 콘택 영역 내에 침투 금속이 확산되고, 상기 콘택 영역 상에 제1 전극이 제공된다. 상기 콘택 영역 내의 상기 침투 금속에 의해, 상기 제1 전극과 상기 제1 반도체층이 오믹 접합될 수 있다.
도 1은 본 발명의 실시 예에 따른 발광 소자의 제조 방법을 설명하기 위한 순서도이다.
도 2 내지 도 5는 본 발명의 실시 예에 따른 발광 소자 및 그 제조 방법을 설명하기 위한 공정 단면도들이다.
도 6은 본 발명의 비교 예에 따른 발광 소자를 설명하기 위한 전압-전류 그래프이다.
도 7은 본 발명의 실시 예에 따른 발광 소자를 설명하기 위한 전압-전류 그래프이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
또한, 본 명세서의 다양한 실시 예 들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.
명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. 또한, 본 명세서에서 "연결"은 복수의 구성 요소를 간접적으로 연결하는 것, 및 직접적으로 연결하는 것을 모두 포함하는 의미로 사용된다.
또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.
도 1은 본 발명의 실시 예에 따른 발광 소자의 제조 방법을 설명하기 위한 순서도이고, 도 2 내지 도 5는 본 발명의 실시 예에 따른 발광 소자 및 그 제조 방법을 설명하기 위한 공정 단면도들이다.
도 1 및 도2 를 참조하면, 기판(100) 상에 제1 도전형의 제1 반도체층(110), 활성층(115), 및 제2 도전형의 제2 반도체층(120)이 차례로 형성될 수 있다(S110).
상기 기판(100)은 반도체 기판(예를 들어, 실리콘 기판, 화합물 반도체 기판), 유리 기판, 또는 금속 기판 중에서 어느 하나일 수 있다. 또는, 상기 기판(100)은 GaN, SiC, Si, ZnO, GaAs, InP, Ge, Ga2O3, ZrB2 또는 GaP 중에서 어느 하나로 형성될 수 있다. 일 실시 예에 따르면, 상기 기판(100)은 유연(flexible)할 수 있다. 일 실시 예에 따르면, 상기 기판(100)은 r-plane 사파이어 기판일 수 있다.
상기 제1 반도체층(110)이 형성되기 전에, 상기 기판(100) 상에 도핑되지 않은 반도체층(105)이 형성될 수 있다. 상기 도핑되지 않은 반도체층(105)은 질화 갈륨층(undoped-GaN, U-GaN)으로 형성될 수 있다. 예를 들어, 상기 도핑되지 않은 반도체층(105)은 액상 성장법(liquid phase epitaxy, LPE), 기상 성장법(vapor phase epitaxy, VPE), 분자빔 성장법(molecular beam epitaxy, MBE), 또는 유기금속 화학기상증착법(metal organic chemical vapor deposition, MOCVD) 중에서 어느 하나의 방법을 이용하여 형성될 수 있다.
도면에 도시되지 않았으나, 상기 기판(100)과 상기 도핑되지 않은 반도체층(105) 사이의 스트레스를 완화하기 위한 버퍼층이 더 배치될 수 있다. 예를 들어, 상기 버퍼층은 AlN으로 형성될 수 있다.
상기 제1 도전형의 제1 반도체층(110)은 상기 제1 도전형의 도펀트가 도핑된 반도체층일 수 있다. 일 실시 예에 따르면, 상기 제1 반도체층(110)은 N형 도펀트로 도핑된 N형 반도체일 수 있다. 예를 들어, 상기 N형 도펀트는, 실리콘(Si), 게르마늄(Ge), 주석(Sn), 또는 텔루륨(Te), 셀레늄(Se) 중에서 적어도 어느 하나를 포함하고, 상기 제1 반도체층(110)은, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, 또는 AlInN 중에서 적어도 어느 하나에 상기 N형 도펀트가 도핑된 것을 포함할 수 있다. 예를 들어, 상기 제1 반도체층(110)은 상기 도핑되지 않은 반도체층(105)을 씨드층(seed layer)으로 사용한 에피택시얼 공정으로 형성될 수 있다. 일 실시 예에 따르면, 상기 제1 반도체층(110)은, r-plane 사파이어 기판에서 성장된 a-plane N형 GaN일 수 있다.
상기 활성층(115)은 다양자웰(multi-quantum well: MQW), 단일 양자웰(single quantum well: SQW), 또는 양자점(Quantum Dot) 등의 구조로 형성될 수 있다. 예를 들어, 상기 활성층(115)은 InGaN 막, 아연(Zn) 또는 실리콘(Si)이 도핑된 InGaN 막 일 수 있다. 상기 활성층(115)은 액상 성장법, 기상 성장법, 분자빔 성장법, 또는 유기금속 화학기상 증착법으로 형성될 수 있다. 일 실시 예에 따르면, 상기 활성층(115)은 a-plane InGaN/GaN 다양자웰일 수 있다.
상기 제2 도전형의 제2 반도체층(120)은, 상기 제2 도전형의 도펀트가 도핑된 반도체층일 수 있다. 일 실시 예에 따르면, 상기 제2 반도체층(120)은 P형 도펀트로 도핑된 P형 반도체일 수 있다. 예를 들어, 상기 P형 도펀트는, 마그네슘(Mg), 아연(Zn), 바륨(Ba), 또는 칼슘(Ca) 중에서 적어도 어느 하나를 포함하고, 상기 제2 반도체층(120)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, 또는 AlInN 중에서 적어도 어느 하나에 상기 P형 도펀트가 도핑된 것을 포함할 수 있다. 상기 제2 반도체층(120)은, 액상 성장법, 기상 성장법, 분자빔 성장법, 또는 유기금속 화학기상 증착법으로 형성될 수 있다. 일 실시 예에 따르면, 상기 제2 반도체층(120)은 a-plane P형 GaN일 수 있다.
상기 제2 반도체층(120)이 형성된 후, 상기 제2 반도체층(120) 및 상기 활성층(115)을 차례로 식각하여, 상기 제1 반도체층(110)의 콘택 영역(CR, contact region)이 노출될 수 있다(S120). 상기 콘택 영역(CR)은 상기 제2 반도체층(120) 및 상기 활성층(115)의 식각에 의해 노출된 상기 제1 반도체층(110)의 일부분을 포함할 수 있다.
도 1 및 도 3을 참조하면, 상기 제1 반도체층(110)의 상기 콘택 영역(CR) 상에 침투 금속층(130)이 형성될 수 있다(S130). 일 실시 예에 따르면, 상기 침투 금소층(130)은, 인듐(In)을 포함할 수 있다. 상기 침투 금속층(130)은, 상기 제1 반도체층(110)의 상기 콘택 영역(CR)과 직접적으로 접촉(directly contact)될 수 있다.
상기 침투 금속층(130)이 형성된 후, 상기 침투 금속층(130)의 침투 금속(132)을 상기 제1 반도체층(110)의 상기 콘택 영역(CR) 내로 확산시킬 수 있다(S140). 상기 침투 금속(132)은 상기 콘택 영역(CR) 내에 존재하는 결함(defect)를 따라서 확산될 수 있다. 일 실시 예에 따르면, 상기 침투 금속(132)은 상기 제1 반도체층(110)의 상기 콘택 영역(CR)의 관통 전위(threading dislocation)을 따라 확산될 수 있다.
일 실시 예에 따르면, 상기 침투 금속(132)을 확산시키는 단계는, 상기 침투 금속층(130)에 열처리 공정을 수행하는 것을 포함할 수 있다. 상기 침투 금속층(130)은 상기 침투 금속층(130)의 녹는점보다 높은 온도에서 열처리될 수 있다. 상기 침투 금속(132)이 상기 콘택 영역(CR)으로 용이하게 확산되도록, 상기 침투 금속층(130)은 상대적으로 녹는점이 낮은 금속으로 형성될 수 있다.
도 1 및 도 4를 참조하면, 상기 제1 반도체층(110)의 상기 콘택 영역(CR) 상에 잔존된 상기 침투 금속층(130)이 제거될 수 있다. 일 실시 예에 따르면, 잔존된 상기 침투 금속층(130)은 반응성 이온 에칭법(RIE)으로 제거될 수 있다.
상기 침투 금속층(130)의 상기 침투 금속(132)이 상기 콘택 영역(CR) 내로 확산되어, 상기 침투 금속층(130)의 모형이 변형될 수 있다. 또한, 상기 침투 금속층(130)이 상대적으로 무른 금속(예를 들어, 인듐)으로 형성되는 경우, 후속되는 공정에서 가해지는 압력에 의해 모형이 변형될 수 있다. 이에 따라, 상기 침투 금속(132)이 상기 콘택 영역(CR)으로 확산된 후, 상기 침투 금속층(130)을 제거하지 않는 경우, 소자의 신뢰성이 저하될 수 있다.
하지만, 상술된 바와 같이, 본 발명의 실시 예에 따르면, 상기 침투 금속(132)이 상기 콘택 영역(CR) 내로 확산된 후, 상기 침투 금속층(130)이 제거될 수 있다. 이에 따라, 신뢰성이 향상된 발광 소자 및 그 제조 방법이 제공될 수 있다.
도 1 및 도 5를 참조하면, 잔존된 상기 침투 금속층(130)이 제거된 후, 상기 침투 금속(132)이 확산된 상기 콘택 영역(CR) 상에 제1 전극(140)이 형성될 수 있다(S150). 상기 제1 전극은, 상기 콘택 영역(CR) 내에 확산된 상기 침투 금속(132)에 의해, 상기 제1 반도체층(110)과 오믹 접합(ohmic contact)될 수 있다. 일 실시 예에 따르면, 상기 제1 반도체층(110)이 a-plane N타입 GaN이고, 상기 침투 금속(132)이 인듐인 경우, 상기 제1 전극(140)은 a-plane N타입 GaN 내에 확산된 인듐에 의해, a-plane N타입 GaN과 오믹 접합될 수 있다.
상기 제2 반도체층(120) 상에 제2 전극(150)이 형성될 수 있다. 상기 제2 전극(150)은 상기 제2 반도체층(120)과 쇼트키 접합(schottky contact)될 수 있다 상기 제2 전극(150)은 상기 제1 전극(140)과 동일한 물질로, 동일한 공정에서 제공될 수 있다..
상기 제1 전극(140)은 제1 하부 금속 패턴(142) 및 상기 제1 하부 금속 패턴(142) 상의 제1 상부 금속 패턴(144)을 포함할 수 있다. 예를 들어, 상기 제1 하부 금속 패턴(142)은 니켈(Ni)을 포함할 수 있고, 상기 제1 상부 금속 패턴(144)은 금(Au)을 포함할 수 있다.
상기 제2 전극(150)은 제2 하부 금속 패턴(152) 및 상기 제2 하부 금속 패턴(152) 상의 제2 상부 금속 패턴(154)을 포함할 수 있다. 일 실시 예에 따르면, 상기 제2 하부 금속 패턴(152)은 상기 제1 하부 금속 패턴(142)과 동일한 물질로 동일한 공정에서 형성되고, 상기 제2 상부 금속 패턴(154)은 상기 제1 상부 금속 패턴(144)과 동일한 물질로 동일한 공정에서 형성될 수 있다.
도 5에 도시된 바와 달리, 상기 제1 전극(140) 및 상기 제2 전극(150)은 단일층으로 형성되거나, 또는 3층 이상으로 형성될 수 있음은 자명하다.
본 발명의 실시 예에 따르면, 상기 제1 반도체층(110)의 상기 콘택 영역(CR) 내에 상기 침투 금속(132)이 확산되고, 상기 콘택 영역(CR) 상에 상기 제1 전극(140)이 배치될 수 있다. 이로 인해, 상기 제1 반도체층(110)과 상기 제1 전극(140)이 오믹 접합될 수 있다. 이에 따라, 상기 제1 전극(140)과 상기 제1 반도체층(110) 사이에 오믹 접합을 형성하기 위해, 상기 제1 전극(140)을 열처리하는 공정 등이 생략되어, 제조 공정이 간소화되고, 제조 비용이 감소된 고신뢰성의 발광 소자 및 그 제조 방법이 제공될 수 있다.
이하, 상술된 본 발명의 실시 예에 따른 발광 소자의 특성 평가 결과가 설명된다.
도 6은 본 발명의 비교 예에 따른 발광 소자를 설명하기 위한 전압-전류 그래프이고, 도 7은 본 발명의 실시 예에 따른 발광 소자를 설명하기 위한 전압-전류 그래프이다.
도 6 및 도 7을 참조하면, 제1 반도체층으로 a-plane N타입 GaN을 준비하였다. 본 발명의 실시 예에 대한 비교 예로 a-plane N타입 GaN 상에 니켈(Ni) 및 금(Au)을 적층하여 전극을 제조하고, 본 발명의 실시 예에 따라 a-plane N타입 GaN 내에 인듐을 확산시킨 후 니켈(Ni) 및 금(Au)를 적층하여 전극을 제조하였다.
도 6에서 알 수 있듯이, 본 발명의 실시 예에 대한 비교 예에 따라 a-plane N타입 GaN 상에 니켈 및 금을 이용하여 형성한 전극은 a-plane N타입 GaN과 쇼트키 접합을 이루지만, 도 7에서 알 수 있듯이, 본 발명의 실시 예에 따라 a-plane N타입 GaN 내이 인듐을 확산시킨 후 니켈 및 금을 이용하여 형성한 전극은 a-plane N타입 GaN과 오믹 접합을 구성하는 것을 알 수 있다. 즉, a-plane N타입 GaN이 인듐과 오믹 접합을 구성하는 것을 확인할 수 있다.
다시 말하면, a-plane N타입 GaN 내에 인듐을 확산시킨 후 전극을 형성하는 것이, 전극과 반도체층 사이에 오믹 접합을 구성할 수 있는 효과적인 방법임을 확인할 수 있다.
이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.
100: 기판
105: 도핑되지 않은 반도체층
110: 제1 반도체층
115: 활성층
120: 제2 반도체층
CR: 콘택 영역
130: 침투 금속층
132: 침투 금속
140: 제1 전극
142: 제1 하부 금속 패턴
144: 제1 상부 금속 패턴
150: 제2 전극
152: 제2 하부 금속 패턴
154: 제2 상부 금속 패턴

Claims (10)

  1. 기판 상의 제1 도전형의 제1 반도체층;
    상기 제1 반도체층 상의 활성층;
    상기 활성층 상의 제2 도전형의 제2 반도체층;
    상기 제1 반도체층의 콘택 영역(contact region) 내에 확산된 침투 금속; 및
    상기 콘택 영역 내에 확산된 침투 금속과 직접 접촉(directly contact)하여 상기 제1 반도체층과 오믹 접합(ohmic contact)하는 제1 전극을 포함하되,
    상기 침투 금속은, 상기 콘택 영역의 함(defect)를 따라서 확산된 것인 발광 소자.
  2. 제1 항에 있어서,
    상기 제1 반도체층은 a-plane GaN을 포함하며
    상기 제1 전극은 니켈(Ni)로 이루어진 하부 금속 패턴과 상기 하부 금속 패턴 상에 형성된 금(Au)으로 이루어진 상부 금속 패턴을 포함하는 발광 소자.
  3. 삭제
  4. 삭제
  5. 제1 항에 있어서,
    상기 제2 반도체층 상의 제2 전극을 포함하되,
    상기 제2 전극은, 상기 제1 전극과 동일한 물질로 형성되고, 상기 제2 반도체층과 쇼트키 접합(schottky contact)되는 것을 포함하는 발광 소자.
  6. 제1 항에 있어서,
    상기 침투 금속은 인듐(In)을 포함하는 발광 소자.
  7. 기판 상에 제1 도전형의 제1 반도체층, 활성층, 및 제2 도전형의 제2 반도체층을 차례로 형성하는 단계;
    상기 제2 반도체층 및 상기 활성층을 식각하여, 상기 제1 반도체층의 콘택영역을 노출시키는 단계;
    상기 제1 반도체층의 상기 콘택 영역 상에 침투 금속층을 형성하는 단계;
    상기 침투 금속층의 침투 금속을 상기 제1 반도체층의 상기 콘택 영역 내로 확산시키는 단계; 및
    상기 콘택 영역 내에 확산된 침투 금속과 직접 접촉하여 상기 제1 반도체층과 오믹 접합하는 제1 전극을 형성하는 단계를 포함하되
    상기 제1 전극을 형성하기 전에, 상기 콘택 영역 상에 잔존된 상기 침투 금속층을 제거하여 상기 잔존된 상기 침투 금속층의 변형을 방지하는 단계를 더 포함하는 발광 소자의 제조 방법.
  8. 삭제
  9. 제7 항에 있어서,
    상기 침투 금속을 상기 콘택 영역 내로 확산시키는 단계는,
    상기 침투 금속층에 열처리 공정을 수행하는 것을 포함하는 발광 소자의 제조 방법.
  10. 제7 항에 있어서,
    상기 제2 반도체층 상에 제2 전극을 형성하는 단계를 더 포함하되,
    상기 제2 전극은, 상기 제1 전극을 형성하는 단계와 동일한 공정에서 제공되는 것을 포함하는 발광 소자의 제조 방법.
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