KR101615771B1 - Display Device - Google Patents

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Abstract

본 발명은, 표시패널; 표시패널에 게이트신호를 공급하는 게이트구동부; 및 표시패널에 데이터신호를 공급하며 제1구간 동안 바이어스 전류의 슬루율(slew rate)이 제어되는 바이어스 전류부를 포함하는 데이터구동부를 포함하는 표시장치를 제공한다.The present invention relates to a display panel, A gate driver for supplying a gate signal to the display panel; And a data driver for supplying a data signal to the display panel and controlling a slew rate of the bias current during the first period.

표시장치, 데이터구동부, 소비전력 Display device, data driver, power consumption

Description

표시장치{Display Device}[0001]

본 발명은 표시장치에 관한 것이다.The present invention relates to a display device.

정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 유기전계발광표시장치(Organic Light Emitting Display: OLED), 액정표시장치(Liquid Crystal Display: LCD) 및 플라즈마표시장치(Plasma Display Panel: PDP) 등과 같은 표시장치의 사용이 증가하고 있다.As the information technology is developed, the market of display devices, which is a connection medium between users and information, is getting larger. Accordingly, the use of display devices such as an organic light emitting display (OLED), a liquid crystal display (LCD), and a plasma display panel (PDP) is increasing.

이와 같은 표시장치는 텔레비전(TV)이나 비디오 등의 가전분야에서 노트북(Note book)과 같은 컴퓨터나 핸드폰과 등과 같은 산업분야 등에서 다양한 용도로 사용되고 있다.Such a display device is used for a variety of purposes in the field of consumer electronics such as television (TV) and video, and in industrial fields such as computers such as notebook computers and mobile phones.

앞서 설명한 표시장치 중 일부 예컨대, 액정표시장치나 유기전계발광표시장치는 매트릭스 형태로 배치된 복수의 서브 픽셀을 구동하는 구동부에 의해 구동된다. 구동부에는 타이밍구동부, 게이트구동부 및 데이터구동부 등이 포함된다.Some of the above-described display devices, for example, a liquid crystal display device and an organic light emitting display device, are driven by a driving unit that drives a plurality of sub-pixels arranged in a matrix form. The driving unit includes a timing driver, a gate driver, and a data driver.

게이트구동부는 타이밍구동부로부터 공급된 게이트 타이밍 제어신호 등에 의해 표시패널에 공급할 게이트신호를 생성한다. 그리고 데이터구동부는 타이밍구동부로부터 공급된 데이터 타이밍 제어신호와 디지털 데이터신호에 의해 표시패널에 공급할 아날로그 데이터신호를 생성한다.The gate driver generates a gate signal to be supplied to the display panel by a gate timing control signal or the like supplied from the timing driver. The data driver generates an analog data signal to be supplied to the display panel by the data timing control signal and the digital data signal supplied from the timing driver.

그런데, 종래 표시장치에 사용되는 데이터 구동부의 경우 표시패널에 표시되는 영상에 영향을 미치지 않는 구간에서도 동일한 바이어스 전류를 흘려주어 불필요한 전류 소모 따른 소비전력 증가를 야기하므로 이의 개선이 요구된다.However, in the case of the data driver used in the conventional display device, the same bias current is caused to flow even in an interval not affecting the image displayed on the display panel, resulting in an increase in power consumption due to unnecessary current consumption.

상술한 배경기술의 문제점을 해결하기 위한 본 발명은, 화상을 미표시하는 구간 동안 불필요한 전류 소모를 방지하여 소비전력을 저감할 수 있는 표시장치를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention for solving the problems of the background art described above is to provide a display device capable of reducing power consumption by preventing unnecessary current consumption during a period in which an image is not displayed.

상술한 과제 해결 수단으로 본 발명은, 표시패널; 표시패널에 게이트신호를 공급하는 게이트구동부; 및 표시패널에 데이터신호를 공급하며 제1구간 동안 바이어스 전류의 슬루율(slew rate)이 제어되는 바이어스 전류부를 포함하는 데이터구동부를 포함하는 표시장치를 제공한다.According to the present invention, there is provided a display panel comprising: a display panel; A gate driver for supplying a gate signal to the display panel; And a data driver for supplying a data signal to the display panel and controlling a slew rate of the bias current during the first period.

바이어스 전류부는, 제1구간 동안 바이어스 전류의 슬루율(slew rate)이 느려질 수 있다.The bias current portion may experience a slow slew rate of the bias current during the first period.

제1구간은, 표시패널에 데이터신호가 미공급되는 수직블랭크구간(Vertical Blank Interval; VBI)일 수 있다.The first section may be a vertical blank interval (VBI) in which a data signal is not supplied to the display panel.

바이어스 전류부는, 외부로부터 공급된 바이어스 전류 제어신호와 데이터 인에이블 신호에 의해 바이어스 전류의 슬루율이 제어될 수 있다.In the bias current section, the slew rate of the bias current can be controlled by the bias current control signal and the data enable signal supplied from the outside.

바이어스 전류 제어신호는, 상호 동일하거나 다른 제1바이어스 전류 제어신호와 제2바이어스 전류 제어신호의 조합으로 구성될 수 있다.The bias current control signal may be composed of a combination of the first bias current control signal and the second bias current control signal which are the same or different from each other.

바이어스 전류의 슬루율은, 제1바이어스 전류 제어신호와 제2바이어스 전류 제어신호가 모두 로직 로우(Low)일 때 가장 느려질 수 있다.The slew rate of the bias current can be slowest when both the first bias current control signal and the second bias current control signal are logic low.

바이어스 전류부는, 제1바이어스 전류 제어신호를 공급받는 제1제어단자와, 제2바이어스 전류 제어신호를 공급받는 제2제어단자와, 데이터 인에이블 신호를 공급받는 제3제어단자를 포함할 수 있다.The bias current section may include a first control terminal supplied with the first bias current control signal, a second control terminal supplied with the second bias current control signal, and a third control terminal supplied with the data enable signal .

표시패널은, 액정표시패널 또는 유기전계발광표시패널일 수 있다.The display panel may be a liquid crystal display panel or an organic electroluminescence display panel.

본 발명은, 화상을 미표시하는 구간 동안 데이터구동부에 포함된 바이어스 전류부의 바이어스 전류의 슬루율을 낮추어 불필요한 전류 소모를 방지하고 소비전력을 저감할 수 있는 표시장치를 제공하는 효과가 있다.The present invention has an effect of providing a display device capable of reducing unnecessary current consumption and reducing power consumption by lowering the slew rate of the bias current of the bias current portion included in the data driver during a period in which the image is not displayed.

이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 표시장치의 블록도 이고, 도 2 및 도 3은 표시패널의 단면 예시도 이며, 도 4는 게이트구동부의 블록도 이고, 도 5는 데이터구동부의 블록도 이다.FIG. 1 is a block diagram of a display device according to an embodiment of the present invention, FIGS. 2 and 3 are cross-sectional views of a display panel, FIG. 4 is a block diagram of a gate driver, to be.

도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 표시장치는, 표시패널(PNL), 타이밍구동부(TCN), 게이트구동부(SDRV) 및 데이터구동부(DDRV)를 포함한다.As shown in FIG. 1, a display device according to an exemplary embodiment of the present invention includes a display panel PNL, a timing driver TCN, a gate driver SDRV, and a data driver DDRV.

타이밍구동부(TCN)는 외부로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭신호(CLK), 데이터신호(DDATA)를 공급받는다. 타이밍구동부(TCN)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭신호(CLK) 등의 타이밍신호를 이용하여 데이터구동부(DDRV)와 게이트구동부(SDRV)의 동작 타이밍을 제어한다. 타이밍구동부(TCN)는 1 수평기간의 데이터 인에이블 신호(DE)를 카운트하여 프레임기간을 판단할 수 있으므로 외부로부터 공급되는 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 타이밍구동부(TCN)에서 생성되는 제어신호들에는 게이트구동부(SDRV)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터구동부(DDRV)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)가 포함될 수 있다. 게이트 타이밍 제어신호(GDC)에는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 시프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등이 포함된다. 게이트 스타트 펄스(GSP)는 첫 번째 게이트신호가 발생하는 게이트 드라이브 IC(Integrated Circuit)에 공급된다. 게이트 시프트 클럭(GSC)은 게이트 드라이브 IC들에 공통으로 입력되는 클럭신호로써 게이트 스타트 펄스(GSP)를 시프트시키기 위한 클럭신호이다. 게이트 출력 인에이블신호(GOE)는 게이트 드라이브 IC들의 출력을 제어한다. 데이터 타이밍 제어신호(DDC)에는 소스 스타트 펄스(Source, Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블신호(Source Output Enable, SOE) 등이 포함된다. 소스 스타트 펄스(SSP)는 데이터구동부(DDRV) 의 데이터 샘플링 시작 시점을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터구동부(DDRV) 내에서 데이터의 샘플링 동작을 제어하는 클럭신호이다. 소스 출력 인에이블신호(SOE)는 데이터구동부(DDRV)의 출력을 제어한다. 한편, 데이터구동부(DDRV)에 공급되는 소스 스타트 펄스(SSP)는 데이터전송 방식에 따라 생략될 수도 있다.The timing driver TCN receives a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, a data enable signal DE, a clock signal CLK and a data signal DDATA from the outside. The timing driver TCN supplies data signals to the data driver DDRV and the data driver DDRV using timing signals such as a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, a data enable signal DE, and a clock signal CLK. And controls the operation timing of the driving unit SDRV. The timing driver TCN can count the data enable signal DE in one horizontal period to determine the frame period so that the externally supplied vertical sync signal Vsync and horizontal sync signal Hsync can be omitted. The control signals generated in the timing driver TCN include a gate timing control signal GDC for controlling the operation timing of the gate driver SDRV and a data timing control signal DDC for controlling the operation timing of the data driver DDRV. ) May be included. The gate timing control signal GDC includes a gate start pulse GSP, a gate shift clock GSC and a gate output enable signal GOE. The gate start pulse GSP is supplied to a gate drive IC (Integrated Circuit) generating the first gate signal. The gate shift clock GSC is a clock signal commonly input to the gate drive ICs, and is a clock signal for shifting the gate start pulse GSP. The gate output enable signal GOE controls the output of the gate drive ICs. The data timing control signal DDC includes source start pulses (Source, Start Pulse, SSP), Source Sampling Clock (SSC), Source Output Enable (SOE), and the like. The source start pulse SSP controls the data sampling start timing of the data driver DDRV. The source sampling clock SSC is a clock signal for controlling the sampling operation of data in the data driver DDRV based on the rising or falling edge. The source output enable signal SOE controls the output of the data driver DDRV. On the other hand, the source start pulse SSP supplied to the data driver DDRV may be omitted depending on the data transfer method.

표시패널(PNL)은 매트릭스형태로 배치된 서브 픽셀들(SP)을 포함한다. 표시패널(PNL)은 도 2와 같이 액정표시패널로 구성되거나 도 3과 같은 유기전계발광표시패널로 구성될 수 있다. 이하, 액정표시패널과 유기전계발광표시패널의 구조에 대해 설명한다.The display panel PNL includes sub-pixels SP arranged in a matrix form. The display panel PNL may be a liquid crystal display panel as shown in FIG. 2 or an organic light emitting display panel as shown in FIG. Hereinafter, the structure of the liquid crystal display panel and the organic electroluminescence display panel will be described.

도 2와 같이 액정표시패널로 구성된 표시패널(PNL)은 다음과 같은 서브 픽셀 구조를 가질 수 있다. 제1기판(110a)의 일면에는 게이트(151)가 위치할 수 있다. 게이트(151)는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다. 게이트(151) 상에는 제1절연막(152)이 위치할 수 있다. 제1절연막(152)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다. 제1절연막(152) 상에는 게이트(151)와 대응하는 영역에 위치하는 액티브층(154a)이 위치할 수 있으며, 액티브층(154a)에는 접촉 저항을 낮춰주는 오믹 콘택층(154b)이 위치할 수 있다. 또한, 제1절연막(152) 상에는 데이터전압이 공급되는 데이터 배선(153)이 위치할 수 있으나 이에 한정되지 않는다. 액티브층(154a) 상에는 소오스(155a) 및 드레 인(155b)이 위치할 수 있다. 소오스(155a) 및 드레인(155b)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다. 소오스(155a) 및 드레인(155b) 상에는 제2절연막(156)이 위치할 수 있다. 제2절연막(156)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다. 제2절연막(156) 상에는 소오스(155a) 또는 드레인(155b)에 연결된 화소 전극(157)이 위치할 수 있다. 화소 전극(157)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등과 같은 투명한 전극으로 형성될 수 있다. 제2절연막(156) 상에는 화소 전극(157)과 마주보는 형태로 공통 전극(미도시)이 위치할 수 있다. 이러한 공통 전극은 제1기판(110a) 또는 제2기판(110b) 상에 위치할 수 있다. 제1기판(110a) 상에 위치하며 소오스(155a) 및 드레인(155b)과 대응하는 제2절연막(156) 상에는 제2기판(110b)과의 셀갭을 유지하기 위한 스페이서(158)가 위치할 수 있다. 제2기판(110b)의 일면에는 블랙매트릭스(BM)가 위치할 수 있다. 블랙매트릭스(BM)는 비표시영역으로써 스페이서(158)가 위치하는 영역과 대응하도록 위치할 수 있다. 블랙매트릭스(BM)는 검은색 안료가 첨가된 감광성 유기물질로 이루어질 수 있으며 검은색 안료로는 카본블랙이나 티타늄 옥사이드 등을 사용할 수 있다. 블랙매트릭스(BM) 사이에는 컬러필터(CFR, CFG, CFB)가 위치할 수 있다. 컬러필터(CFR, CFG, CFB)는 적색(CFR), 녹색(CFG) 및 청색(CFB)뿐만 아니라 다른 색을 가질 수도 있다. 블랙매트릭스(BM) 및 컬러필터(CFR, CFG, CFB) 상에는 오버코팅층(159)이 위치할 수 있다. 한편, 블랙매트릭스(BM) 및 컬러필터(CFR, CFG, CFB)가 형성된 제2기판(110b)은 구조에 따라서 오버코팅층(159)이 생략될 수 있다. 이와 같이 형성된 액정표시패널은 게이트 배선들을 통해 공급되는 게이트신호와, 데이터 배선들을 통해 공급되는 데이터신호에 따라 각 서브 픽셀에 포함된 액정층의 변화에 따른 광의 투과로 화상을 표시할 수 있다.As shown in FIG. 2, the display panel PNL constituted by a liquid crystal display panel may have the following sub-pixel structure. A gate 151 may be positioned on one surface of the first substrate 110a. The gate 151 may be formed of any one selected from the group consisting of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper One or an alloy thereof. The first insulating layer 152 may be located on the gate 151. The first insulating layer 152 may be a silicon oxide layer (SiOx), a silicon nitride layer (SiNx), or a multilayer thereof, but is not limited thereto. The active layer 154a may be located on the first insulating layer 152 in a region corresponding to the gate 151 and the ohmic contact layer 154b may be located in the active layer 154a have. The data line 153 to which the data voltage is supplied may be located on the first insulating layer 152, but the present invention is not limited thereto. A source 155a and a drain 155b may be positioned on the active layer 154a. The source 155a and the drain 155b may be formed of a metal such as Mo, Al, Cr, Au, Ti, Ni, Ne, And may be a single layer or a multilayer composed of any one or an alloy thereof selected from the group consisting of The second insulating film 156 may be located on the source 155a and the drain 155b. The second insulating film 156 may be a silicon oxide film (SiOx), a silicon nitride film (SiNx), or a multilayer thereof, but is not limited thereto. The pixel electrode 157 connected to the source 155a or the drain 155b may be positioned on the second insulating layer 156. [ The pixel electrode 157 may be formed of a transparent electrode such as indium tin oxide (ITO), indium zinc oxide (IZO), or zinc oxide (ZnO). A common electrode (not shown) may be disposed on the second insulating layer 156 to face the pixel electrode 157. The common electrode may be positioned on the first substrate 110a or the second substrate 110b. A spacer 158 may be positioned on the second insulating layer 156 on the first substrate 110a and corresponding to the source 155a and the drain 155b to maintain a cell gap with the second substrate 110b. have. A black matrix BM may be disposed on one surface of the second substrate 110b. The black matrix BM may be positioned so as to correspond to an area where the spacer 158 is located as a non-display area. The black matrix (BM) may be formed of a photosensitive organic material to which black pigment is added, and carbon black, titanium oxide, or the like may be used as the black pigment. Color filters (CFR, CFG, CFB) may be located between the black matrixes BM. The color filters CFR, CFG, and CFB may have different colors as well as red (CFR), green (CFG), and blue (CFB). An overcoat layer 159 may be placed on the black matrix (BM) and the color filters (CFR, CFG, CFB). On the other hand, the overcoat layer 159 may be omitted in the second substrate 110b having the black matrix BM and the color filters CFR, CFG and CFB. The liquid crystal display panel thus formed can display an image through transmission of light according to the change of the liquid crystal layer included in each sub pixel according to a gate signal supplied through the gate lines and a data signal supplied through the data lines.

도 3과 같이 유기전계발광표시패널로 구성된 표시패널(PNL)은 다음과 같은 서브 픽셀 구조를 가질 수 있다. 제1기판(110a) 상에는 버퍼층(111)이 위치한다. 버퍼층(111)은 제1기판(110a)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막 트랜지스터를 보호하기 위해 형성할 수 있다. 버퍼층(111)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등을 사용할 수 있다. 버퍼층(111) 상에는 게이트(112)가 위치한다. 게이트(112)는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중충일 수 있다. 게이트(112) 상에는 제1절연막(113)이 위치한다. 제1절연막(113)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다. 제1절연막(113) 상에는 액티브층(114)이 위치한다. 액티브층(114)은 비정질 실리콘 또는 이를 결정화한 다결정 실리콘을 포함할 수 있다. 여기서 도시하지는 않았지만, 액티브층(114)은 채널 영역, 소오스 영역 및 드레인 영역을 포함할 수 있으며, 소오스 영역 및 드레인 영역에는 P형 또는 N형 불순물이 도핑될 수 있다. 또한, 액티브층(114)은 접촉 저항을 낮추기 위한 오믹 콘택층을 포함할 수도 있다. 액티브층(114) 상에는 소오스(115a) 및 드레인(115b)이 위치한다. 소오스(115a) 및 드레인(115b)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다. 소오스(115a) 및 드레인(115b) 상에는 제2절연막(116)이 위치한다. 제2절연막(116)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다. 제2절연막(116) 상에는 제1전극(119)이 위치한다. 제1전극(119)은 애노드 또는 캐소드로 선택될 수 있다. 애노드로 선택된 제1전극(119)은 투명한 재료 예컨대, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등을 사용할 수 있으나 이에 한정되지 않는다. 제1전극(119) 상에는 제1전극(119)의 일부를 노출하는 개구부를 갖는 뱅크층(120)이 위치한다. 뱅크층(120)은 벤조사이클로부텐(benzocyclobutene,BCB)계 수지, 아크릴계 수지 또는 폴리이미드 수지 등의 유기물을 포함할 수 있으나 이에 한정되지 않는다. 뱅크층(120)의 개구부 내에는 유기 발광층(121)이 위치한다. 유기 발광층(121)은 정공주입층, 정공수송층, 발광층, 전자수송층 및 전자주입층을 포함할 수 있다. 유기 발광층(121) 상에는 제2전극(122)이 위치한다. 제2전극(122)은 캐소드 또는 애노드로 선택될 수 있다. 캐소드로 선택된 제2전극(122)은 알루미늄(Al) 등을 사용할 수 있으나 이에 한정되지 않는다. 제1기판(110a)에 형성된 소자는 제2기판(110b)과 같은 밀봉기판이나 단층 또는 다층의 보호막 등에 의해 밀봉된다. 이와 같이 형성된 유기전계발광표시패널은 게이트라인들들을 통해 공급되는 게이트신호와, 데이터 배선들을 통해 공급되는 데이터 신호에 따라 각 서브 픽셀에 포함된 발광층이 발광을 함으로써 화상을 표시할 수 있다.As shown in FIG. 3, the display panel PNL constituted by the organic light emitting display panel may have the following sub-pixel structure. A buffer layer 111 is disposed on the first substrate 110a. The buffer layer 111 may be formed to protect a thin film transistor formed in a subsequent process from an impurity such as alkali ions or the like, which is emitted from the first substrate 110a. The buffer layer 111 may be made of silicon oxide (SiOx), silicon nitride (SiNx), or the like. On the buffer layer 111, a gate 112 is located. The gate 112 is formed of any one selected from the group consisting of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper Or a single layer or multiple layers of alloys thereof. The first insulating film 113 is located on the gate 112. The first insulating layer 113 may be a silicon oxide layer (SiOx), a silicon nitride layer (SiNx), or a multilayer thereof, but is not limited thereto. An active layer 114 is located on the first insulating film 113. The active layer 114 may comprise amorphous silicon or polycrystalline silicon crystallized therefrom. Although not shown here, the active layer 114 may include a channel region, a source region, and a drain region, and the source region and the drain region may be doped with P-type or N-type impurities. In addition, the active layer 114 may include an ohmic contact layer for lowering the contact resistance. On the active layer 114, the source 115a and the drain 115b are located. The source 115a and the drain 115b are formed of a metal such as molybdenum (Mo), aluminum (Al), chrome (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd) And may be a single layer or a multilayer composed of any one or an alloy thereof selected from the group consisting of A second insulating film 116 is located on the source 115a and the drain 115b. The second insulating film 116 may be a silicon oxide film (SiOx), a silicon nitride film (SiNx), or a multilayer thereof, but is not limited thereto. A first electrode 119 is located on the second insulating layer 116. The first electrode 119 may be selected as an anode or a cathode. The first electrode 119 selected as the anode may be a transparent material such as indium tin oxide (ITO) or indium zinc oxide (IZO), but is not limited thereto. On the first electrode 119, a bank layer 120 having an opening exposing a part of the first electrode 119 is positioned. The bank layer 120 may include organic materials such as benzocyclobutene (BCB) resin, acrylic resin or polyimide resin, but is not limited thereto. The organic light emitting layer 121 is located in the opening of the bank layer 120. The organic light emitting layer 121 may include a hole injecting layer, a hole transporting layer, a light emitting layer, an electron transporting layer, and an electron injecting layer. A second electrode 122 is located on the organic light emitting layer 121. The second electrode 122 may be selected as a cathode or an anode. The second electrode 122 selected as the cathode may be aluminum (Al) or the like, but is not limited thereto. The elements formed on the first substrate 110a are sealed with a sealing substrate such as the second substrate 110b or a single layer or multilayer protective film. In the organic light emitting display panel thus formed, the light emitting layer included in each sub-pixel emits light according to a gate signal supplied through the gate lines and a data signal supplied through the data lines, thereby displaying an image.

게이트구동부(SDRV)는 타이밍구동부(TCN)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 표시패널(PNL)에 포함된 서브 픽셀들(SP)의 트랜지스터들이 동작 가능한 게이트 구동전압의 스윙폭으로 신호의 레벨을 시프트시키면서 게이트신호를 순차적으로 생성한다. 게이트구동부(SDRV)에는 게이트라인들(SL1~SLm)을 통해 생성된 게이트신호를 표시패널(PNL)에 포함된 서브 픽셀들(SP)에 공급한다.The gate driving unit SDRV is responsive to the gate timing control signal GDC supplied from the timing driving unit TCN to turn on the gate driving voltage of the transistors of the subpixels SP included in the display panel PNL And sequentially generates the gate signal while shifting the level of the signal. The gate driver SDRV supplies the gate signal generated through the gate lines SL1 to SLm to the sub-pixels SP included in the display panel PNL.

도 4에 도시된 바와 같이, 스캔구동부(SDRV)는 게이트 드라이브 IC들로 구성된다. 게이트 드라이브 IC들은 각각 쉬프트레지스터(61), 레벨쉬프터(63), 쉬프트레지스터(61)와 레벨쉬프터(63) 사이에 접속된 다수의 논리곱 게이트(이하, "AND 게이트"라 함)(62) 및 게이트 출력 인에이블신호(GOE)를 반전시키기 위한 인버터(64) 등을 포함한다. 쉬프트레지스터(61)는 종속적으로 접속된 다수의 D-플립플롭을 이용하여 게이트 스타트 펄스(GSP)를 게이트 쉬프트 클럭(GSC)에 따라 순차적으로 쉬프트시킨다. AND 게이트들(62)은 각각 쉬프트레지스터(61)의 출력신호와 게이트 출력 인에이블신호(GOE)의 반전신호를 논리곱하여 출력을 발생한다. 인버터(64)는 게이트 출력 인에이블신호(GOE)를 반전시켜 AND 게이트들(62)에 공급한다. 레벨쉬프터(63)는 AND 게이트(62)의 출력전압 스윙폭을 표시패널(PNL)에 포함된 트랜지스터들이 동작 가능한 스캔전압의 스윙폭으로 쉬프트시킨다. 레벨쉬프터(63)로부터 출력되는 스캔신호는 스캔라인들(SL1~SLm)에 순차적으로 공급된다. 한편, 쉬프트레지스터(61)는 표시패널(PNL)에 포함된 트랜지스터들을 제조하는 공 정에서 트랜지스터들과 함께 표시패널(PNL) 상에 형성될 수 있다. 이 경우, 레벨쉬프터(63)는 표시패널(PNL) 상에 형성되지 않고 타이밍구동부(TCN)와 함께 형성되거나, 소스 드라이브 IC들과 함께 인쇄회로기판(Printed Circuit Board) 상에 형성될 수 있다.As shown in FIG. 4, the scan driver SDRV includes gate drive ICs. Each of the gate drive ICs includes a shift register 61, a level shifter 63, a plurality of AND gates 62 connected between the shift register 61 and the level shifter 63, And an inverter 64 for inverting the gate output enable signal GOE. The shift register 61 shifts the gate start pulse GSP sequentially in accordance with the gate shift clock GSC using a plurality of D flip-flops depending thereon. The AND gates 62 logically multiply the output signal of the shift register 61 and the inverted signal of the gate output enable signal GOE to generate an output. The inverter 64 inverts the gate output enable signal GOE and supplies it to the AND gates 62. The level shifter 63 shifts the output voltage swing width of the AND gate 62 to the swing width of the scan voltage at which the transistors included in the display panel PNL are operable. The scan signal output from the level shifter 63 is sequentially supplied to the scan lines SL1 to SLm. On the other hand, the shift register 61 may be formed on the display panel PNL together with the transistors in the process of manufacturing the transistors included in the display panel PNL. In this case, the level shifter 63 may not be formed on the display panel PNL, but may be formed together with the timing driver TCN, or may be formed on a printed circuit board together with the source drive ICs.

데이터구동부(DDRV)는 타이밍구동부(TCN)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍구동부(TCN)로부터 공급되는 디지털 형태의 데이터신호(DDATA)를 샘플링하고 래치하여 병렬 데이터 체계의 데이터로 변환한다. 데이터구동부(DDRV)는 병렬 데이터 체계의 데이터로 변환할 때, 디지털 형태의 데이터신호(DDATA)를 감마 기준전압으로 변환하여 아날로그 형태의 데이터신호(ADATA)로 변환한다. 데이터구동부(DDRV)는 데이터라인들(DL1~DLn)을 통해 변환된 데이터신호(ADATA)를 표시패널(PNL)에 포함된 서브 픽셀들(SP)에 공급한다.The data driver DDRV samples and latches the digital data signal DDATA supplied from the timing driver TCN in response to the data timing control signal DDC supplied from the timing driver TCN, . The data driver DDRV converts the digital data signal DDATA into a gamma reference voltage and converts the digital data signal DDATA into an analog data signal ADATA. The data driver DDRV supplies the data signal ADATA converted through the data lines DL1 to DLn to the subpixels SP included in the display panel PNL.

도 5에 도시된 바와 같이, 데이터구동부(DDRV)는 소스 드라이브 IC들로 구성된다. 소스 드라이브 IC들은 각각 쉬프트 레지스터(51), 데이터 레지스터(52), 제1래치(53), 제2래치(54), 변환부(55), 출력회로(56) 등을 포함한다. 쉬프트레지스터(51)는 타이밍구동부(TCN)로부터 공급된 소스 샘플링 클럭(SSC)을 쉬프트시킨다. 쉬프트레지스터(51)는 이웃하는 다음 단의 소스 드라이브 IC의 쉬프트레지스터에 캐리신호(CAR)를 전달한다. 데이터레지스터(52)는 타이밍구동부(TCN)로부터 공급된 디지털 형태의 데이터신호(DDATA)를 일시 저장하고 이를 제1래치(53)에 공급한다. 제1래치(53)는 쉬프트레지스터(51)로부터 순차적으로 공급되는 클럭에 따라 직렬로 입력되는 디지털 형태의 데이터신호(DDATA)를 샘플링하여 래치한 다음 래치한 데이 터들을 동시에 출력한다. 제2래치(54)는 제1래치(53)로부터 공급되는 데이터들을 래치한 다음 소스 출력 인에이블신호(SOE)에 응답하여 다른 소스 드라이브 IC들의 제2래치와 동기 하여 래치한 데이터들을 동시에 출력한다. 변환부(55)는 제2래치(54)로부터 입력되는 디지털 형태의 데이터신호(DDATA)를 감마 기준전압(GMA1~GMAn)으로 변환하여 아날로그 형태의 데이터신호(ADATA)로 변환한다. 출력회로(56)는 아날로그 형태의 데이터신호(ADATA)를 소스 출력 인에이블신호(SOE)에 응답하여 데이터라인들(DL1~DLn)에 공급한다.As shown in FIG. 5, the data driver DDRV is composed of source drive ICs. Each of the source drive ICs includes a shift register 51, a data register 52, a first latch 53, a second latch 54, a conversion section 55, an output circuit 56, and the like. The shift register 51 shifts the source sampling clock SSC supplied from the timing driver TCN. The shift register 51 transfers the carry signal CAR to the shift register of the next source drive IC in the neighboring stage. The data register 52 temporarily stores the digital data signal DDATA supplied from the timing driver TCN and supplies it to the first latch 53. The first latch 53 samples and latches the digital data signal DDATA serially input according to the clocks sequentially supplied from the shift register 51, and outputs the latched data at the same time. The second latch 54 latches the data supplied from the first latch 53 and simultaneously outputs the latched data in synchronization with the second latch of the other source drive ICs in response to the source output enable signal SOE . The conversion unit 55 converts the digital data signal DDATA input from the second latch 54 into gamma reference voltages GMA1 to GMAn and converts the digital data signal DDATA into analog data signals ADATA. The output circuit 56 supplies the analog data signal ADATA to the data lines DL1 to DLn in response to the source output enable signal SOE.

이하, 본 발명의 일 실시예에 따른 표시장치의 데이터구동부(DDRV)에 대해 더욱 자세히 설명한다.Hereinafter, a data driver (DDRV) of a display device according to an embodiment of the present invention will be described in more detail.

도 6은 데이터구동부의 일부 블록도 이고, 도 7 및 도 8은 수직블랭크구간을 설명하기 위한 도면이며, 도 9는 바이어스 전류의 슬루율 제어에 따른 전류 파형 예시도 이고, 도 10은 바이어스 전류의 슬루율 제어에 따른 전류의 시뮬레이션 파형도 이다.FIG. 6 is a block diagram of a part of the data driver, FIGS. 7 and 8 are views for explaining a vertical blank section, FIG. 9 is an exemplary current waveform according to slew rate control of a bias current, Fig. 8 is a simulation waveform diagram of a current according to slew rate control. Fig.

도 1 내지 도 6에 도시된 바와 같이, 데이터구동부(DDRV)의 출력회로(56)는 변환부(55)로부터 아날로그 형태의 데이터신호(ADATA)를 공급받는 바이어스 전류부(56a)와 바이어스 전류부(56a)로부터 공급된 신호를 중계하는 리피터부(56b)와 리피터부(56b)로부터 공급된 신호를 출력하는 채널증폭부(56c)를 포함한다.1 to 6, the output circuit 56 of the data driver DDRV includes a bias current portion 56a for receiving the analog data signal ADATA from the conversion portion 55, A repeater unit 56b for relaying a signal supplied from the repeater unit 56a and a channel amplifier 56c for outputting a signal supplied from the repeater unit 56b.

바이어스 전류부(56a)는 데이터입력단자(DI), 제1제어단자(C1), 제2제어단자(C2) 및 제3제어단자(C3)를 포함할 수 있다. 데이터입력단자(DI)에는 변환부(55) 로부터 출력된 아날로그 형태의 데이터신호(ADATA)가 공급된다. 제1제어단자(C1)에는 제1바이어스 전류 제어신호(PWRC1)가 공급된다. 제2제어단자(C2)에는 제2바이어스 전류 제어신호(PWRC2)가 공급된다. 제3제어단자(C3)에는 데이터 인에이블 신호(DE)가 공급된다.The bias current portion 56a may include a data input terminal DI, a first control terminal C1, a second control terminal C2 and a third control terminal C3. The data input terminal DI is supplied with the analog data signal ADATA output from the conversion unit 55. [ The first bias current control signal PWRC1 is supplied to the first control terminal C1. And the second bias current control signal PWRC2 is supplied to the second control terminal C2. A data enable signal DE is supplied to the third control terminal C3.

바이어스 전류부(56a)는 제1 및 제2제어단자(C1, C2)에 공급된 바이어스 전류 제어신호들(PWRC1, PWRC2)와 제3제어단자(C3)에 공급된 데이터 인에이블 신호(DE)에 의해 바이어스 전류의 슬루율이 제어될 수 있다. 여기서, 바이어스 전류부(56a)는 제1구간 동안 바이어스 전류의 슬루율(slew rate)이 제어된다. 제1구간은 도 7 및 도 8에 도시된 바와 같이, 표시패널(PNL)에 데이터신호(ADATA)가 미공급되는 수직블랭크구간(Vertical Blank Interval; VBI)이다. 제1구간인 수직블랭크구간(VBI[n])은 데이터 인에이블신호(DE)(또는 영상 프레임 데이터)가 미공급되는 구간으로서 프레임구간들(Frame[n], Frame[n+1])의 사이 구간으로 정의된다.The bias current portion 56a is connected to the bias current control signals PWRC1 and PWRC2 supplied to the first and second control terminals C1 and C2 and the data enable signal DE supplied to the third control terminal C3, The slew rate of the bias current can be controlled. Here, the bias current portion 56a controls the slew rate of the bias current during the first period. The first section is a vertical blank interval (VBI) in which the data signal ADATA is not supplied to the display panel PNL, as shown in FIGS. The vertical blank interval VBI [n] as the first section is a period during which the data enable signal DE (or the image frame data) is not yet supplied and the frame interval [Frame [n], Frame [n + 1] Lt; / RTI >

바이어스 전류부(56a)는 제3제어단자(C3)에 공급된 데이터 인에이블 신호(DE)를 참조하여 표시패널(PNL)에 데이터신호(ADATA)가 미공급 또는 미표시되는 수직블랭크구간(VBI[n])에 해당할 때, 바이어스 전류 제어신호들(PWRC1, PWRC2)에 따라 바이어스 전류의 슬루율이 제어된다.The bias current part 56a is connected to the third control terminal C3 by referring to the data enable signal DE and supplies the data signal ADATA to the display panel PNL in the vertical blanking interval VBI [ n]), the slew rate of the bias current is controlled according to the bias current control signals PWRC1 and PWRC2.

하기 표 1은 바이어스 전류 제어신호들(PWRC1, PWRC2)을 나타낸다.Table 1 below shows the bias current control signals PWRC1 and PWRC2.

제1바이어스 전류 제어신호(PWRC1)The first bias current control signal PWRC1, 제2바이어스 전류 제어신호(PWRC2)The second bias current control signal PWRC2 LL LL HH LL LL HH HH HH

표 1과 같이, 바이어스 전류 제어신호(PWRC1, PWRC2)는 상호 동일하거나 다른 제1바이어스 전류 제어신호(PWRC1)와 제2바이어스 전류 제어신호(PWRC2)의 조합으로 구성될 수 있다. 바이어스 전류부(56a)는 바이어스 전류 제어신호들(PWRC1, PWRC2)의 조합에 따라 제1구간인 수직블랭크구간(VBI[n]) 동안 바이어스 전류의 슬루율이 느려진다.As shown in Table 1, the bias current control signals PWRC1 and PWRC2 may be composed of a combination of the first bias current control signal PWRC1 and the second bias current control signal PWRC2 which are the same or different from each other. The bias current portion 56a slows down the slew rate of the bias current during the first blank interval VBI [n] according to the combination of the bias current control signals PWRC1 and PWRC2.

하기 표 2는 바이어스 전류 제어신호들(PWRC1, PWRC2)의 조합에 따른 소비전류를 나타낸다.Table 2 below shows consumption currents according to combinations of bias current control signals PWRC1 and PWRC2.

제1바이어스 전류 제어신호(PWRC1)The first bias current control signal PWRC1, 제2바이어스 전류 제어신호(PWRC2)The second bias current control signal PWRC2 소비전류Current consumption HH HH 가장 높음Highest LL HH 높음height HH LL 낮음lowness LL LL 가장 낮음Lowest

표 2 및 도 9에 도시된 바와 같이, 바이어스 전류(BC)의 슬루율(SR)은 제1바이어스 전류 제어신호(PWRC1)와 제2바이어스 전류 제어신호(PWRC2)가 모두 로직 로우(Low)(LL)일 때 가장 느려진다. 그리고 소비전류 또한 제1바이어스 전류 제어신호(PWRC1)와 제2바이어스 전류 제어신호(PWRC2)가 모두 로직 로우(Low)(LL)일 때 가장 낮게 나타난다. 이는 도 10의 시뮬레이션 파형도에 도시된 바와 같이 포지티브(Positive) 및 네거티브(Negative)에도 동일하게 나타난다.As shown in Table 2 and FIG. 9, the slew rate SR of the bias current BC is set such that the first bias current control signal PWRC1 and the second bias current control signal PWRC2 are both logic low (Low) LL). And the consumption current is also lowest when both the first bias current control signal PWRC1 and the second bias current control signal PWRC2 are logic low (LL). This is the same for both positive and negative as shown in the simulation waveform diagram of FIG.

데이터구동부(DDRV)의 출력은 수직블랭크구간(VBI[n])에서도 파형을 출력하고 있다. 수직블랭크구간에 출력되는 파형의 경우, 화상에 영향을 미치지 않는다. 따라서, 실시예는 수직블랭크구간(VBI[n])에 바이어스 전류부(56a)의 바이어스 전류(BC)의 슬루율(SR)을 낮추어서 증폭 바이어스 전류를 최소한으로 유지하여 소비전류를 저감하게 된다.The output of the data driver DDRV also outputs a waveform even in the vertical blank interval VBI [n]. In the case of the waveform output in the vertical blank section, the image is not affected. Therefore, in the embodiment, the slew rate SR of the bias current BC of the bias current portion 56a is lowered in the vertical blank section VBI [n], and the amplification bias current is kept to a minimum to reduce the consumption current.

한편, 바이어스 전류 제어신호들(PWRC1, PWRC2)의 경우 외부로부터 공급된 제어신호 또는 데이터구동부(DDRV) 내에 생성된 제어신호를 이용할 수 있으며, 이 제어신호들의 조합에 따라 구동 모드별로 바이어스 전류의 슬루율(SR)을 낮추거나 높일 수 있다. 따라서, 실시예는 바이어스 전류(BC)의 출력 레벨을 낮추지 않고 슬루율(SR)을 조정함으로써 수직블랭크구간(VBI[n]) 이후 영상을 공급할 때 정상 레벨에 도달하기까지의 시간 로스 없이 소비전류를 저감할 수 있게 된다.In the case of the bias current control signals PWRC1 and PWRC2, a control signal supplied from the outside or a control signal generated in the data driver DDRV may be used. Depending on the combination of the control signals, You can lower or raise the SR. Thus, the embodiment can adjust the slew rate SR without lowering the output level of the bias current BC, thereby reducing the consumption current < RTI ID = 0.0 > Can be reduced.

이상 본 발명은 화상을 미표시하는 구간 동안 데이터구동부에 포함된 바이어스 전류부의 바이어스 전류의 슬루율을 낮추어 불필요한 전류 소모를 방지하고 소비전력을 저감할 수 있는 표시장치를 제공하는 효과가 있다.As described above, the present invention provides a display device capable of reducing the slew rate of the bias current of the bias current portion included in the data driver during an interval in which the image is not displayed, thereby preventing unnecessary current consumption and reducing power consumption.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It will be understood that the invention may be practiced. It is therefore to be understood that the embodiments described above are to be considered in all respects only as illustrative and not restrictive. In addition, the scope of the present invention is indicated by the following claims rather than the detailed description. Also, all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included within the scope of the present invention.

도 1은 본 발명의 일 실시예에 따른 표시장치의 블록도.1 is a block diagram of a display device according to an embodiment of the present invention;

도 2 및 도 3은 표시패널의 단면 예시도.Fig. 2 and Fig. 3 are exemplary sectional views of a display panel. Fig.

도 4는 게이트구동부의 블록도.4 is a block diagram of a gate driver;

도 5는 데이터구동부의 블록도.5 is a block diagram of a data driver;

도 6은 데이터구동부의 일부 블록도.6 is a block diagram of a part of the data driver;

도 7 및 도 8은 수직블랭크구간을 설명하기 위한 도면.Figs. 7 and 8 are diagrams for explaining a vertical blank section; Fig.

도 9는 바이어스 전류의 슬루율 제어에 따른 전류 파형 예시도.Fig. 9 is a diagram showing an example of a current waveform according to slew rate control of a bias current. Fig.

도 10은 바이어스 전류의 슬루율 제어에 따른 전류의 시뮬레이션 파형도.10 is a simulation waveform diagram of the current according to the slew rate control of the bias current.

<도면의 주요 부분에 관한 부호의 설명>DESCRIPTION OF THE REFERENCE NUMERALS

PNL: 표시패널 SP: 서브 픽셀들PNL: display panel SP: subpixels

DDRV: 데이터구동부 TCN: 타이밍구동부DDRV: Data driver TCN: Timing driver

SDRV: 게이트구동부 56: 출력회로SDRV: gate driver 56: output circuit

56a: 바이어스 전류부 56b: 리피터부56a: Bias current part 56b: Repeater part

56c: 채널증폭부56c: channel amplification unit

Claims (8)

표시패널;Display panel; 상기 표시패널에 게이트신호를 공급하는 게이트구동부; 및A gate driver for supplying a gate signal to the display panel; And 상기 표시패널에 데이터신호를 공급하며 제1구간 동안 바이어스 전류의 슬루율(slew rate)이 제어되는 바이어스 전류부를 포함하는 데이터구동부를 포함하고,And a data driver for supplying a data signal to the display panel and controlling a slew rate of a bias current during a first period, 상기 제1구간은,In the first section, 상기 표시패널에 상기 데이터신호가 미공급되는 수직블랭크구간(Vertical Blank Interval; VBI)인 표시장치.And a vertical blank interval (VBI) in which the data signal is not supplied to the display panel. 제1항에 있어서,The method according to claim 1, 상기 바이어스 전류부는,The bias current unit includes: 상기 제1구간 동안 상기 바이어스 전류의 슬루율(slew rate)이 느려지는 것을 특징으로 하는 표시장치.And the slew rate of the bias current is reduced during the first period. 삭제delete 제1항에 있어서,The method according to claim 1, 상기 바이어스 전류부는,The bias current unit includes: 외부로부터 공급된 바이어스 전류 제어신호와 데이터 인에이블 신호에 의해 상기 바이어스 전류의 슬루율이 제어되는 것을 특징으로 하는 표시장치.Wherein a slew rate of the bias current is controlled by a bias current control signal and a data enable signal supplied from the outside. 제4항에 있어서,5. The method of claim 4, 상기 바이어스 전류 제어신호는,Wherein the bias current control signal comprises: 상호 동일하거나 다른 제1바이어스 전류 제어신호와 제2바이어스 전류 제어신호의 조합으로 구성되는 것을 특징으로 하는 표시장치.Wherein the first bias current control signal and the second bias current control signal are composed of a combination of a first bias current control signal and a second bias current control signal which are the same or different from each other. 제5항에 있어서,6. The method of claim 5, 상기 바이어스 전류의 슬루율은,The slew rate of the bias current, 상기 제1바이어스 전류 제어신호와 상기 제2바이어스 전류 제어신호가 모두 로직 로우(Low)일 때 가장 느려지는 것을 특징으로 하는 표시장치.And when the first bias current control signal and the second bias current control signal are both logic low, the display device is slowest. 제1항에 있어서,The method according to claim 1, 상기 바이어스 전류부는,The bias current unit includes: 제1바이어스 전류 제어신호를 공급받는 제1제어단자와,A first control terminal receiving a first bias current control signal, 제2바이어스 전류 제어신호를 공급받는 제2제어단자와,A second control terminal receiving a second bias current control signal, 데이터 인에이블 신호를 공급받는 제3제어단자를 포함하는 표시장치.And a third control terminal supplied with a data enable signal. 제1항에 있어서,The method according to claim 1, 상기 표시패널은,In the display panel, 액정표시패널 또는 유기전계발광표시패널인 것을 특징으로 하는 표시장치.Wherein the display panel is a liquid crystal display panel or an organic electroluminescence display panel.
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