KR101614190B1 - 태양전지 및 이의 제조 방법 - Google Patents
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Abstract
태양전지는 제1 도전성 타입을 갖는 반도체 기판; 반도체 기판의 전면(front surface)에 위치하며, 제1 도전성 타입과 반대인 제2 도전성 타입을 갖는 에미터(emitter)부; 에미터부의 전면(front surface)에 위치하며, 복수의 막으로 이루어지는 전면 패시베이션(front passivation)부; 전면 패시베이션부를 통과하여 에미터부와 전기적으로 연결되는 전면 전극(front electrode)부; 반도체 기판의 후면에 위치하며, 복수의 막으로 이루어지는 후면 패시베이션(back passivation)부; 및 후면 패시베이션부를 통과하여 반도체 기판과 전기적으로 연결되는 후면 전극(back electrode)부를 포함하고, 전면 패시베이션부와 후면 패시베이션부는 1㎚ 내지 3㎚의 두께로 형성된 실리콘 산화막(SiOx layer)을 각각 포함하며, 전면 패시베이션부와 후면 패시베이션부 중 어느 하나의 패시베이션부는 알루미늄 산화막(AlOx layer)을 포함하고, 다른 하나의 패시베이션부는 알루미늄 산화막을 포함하지 않는다.
Description
본 발명은 태양전지 및 이의 제조 방법에 관한 것이다.
광전 변환 효과를 이용하여 광 에너지를 전기 에너지로 변환하는 태양광 발전은 무공해 에너지를 얻는 수단으로서 널리 이용되고 있다. 그리고 태양전지의 광전 변환 효율의 향상에 수반하여, 개인 주택에서도 다수의 태양전지 모듈을 이용하는 태양광 발전 시스템이 설치되고 있다.
통상의 태양전지는 기판 및 기판과 p-n 접합을 형성하는 에미터부를 포함하며, 기판의 적어도 한쪽 면을 통해 입사된 빛을 이용하여 전류를 발생시킨다.
이러한 태양전지에 빛이 입사되면 반도체부에서 전자와 정공인 전하가 생성되고, 생성된 전하 중 전자는 n형 반도체부 쪽으로 이동하며, 정동은 p형 반도체부 쪽으로 이동한다.
그리고, n형 반도체부 쪽으로 이동한 전자와 p형 반도체부 쪽으로 이동한 정공은 n형 반도체부와 p형 반도체부에 연결된 서로 다른 전극에 의해 수집된다.
본 발명이 이루고자 하는 기술적 과제는 고효율 태양전지를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 고효율 태양전지의 제조 방법을 제공하는 것이다.
본 발명의 한 측면에 따른 태양전지는, 제1 도전성 타입을 갖는 반도체 기판; 반도체 기판의 전면(front surface)에 위치하며, 제1 도전성 타입과 반대인 제2 도전성 타입을 갖는 에미터(emitter)부; 에미터부의 전면(front surface)에 위치하며, 복수의 막으로 이루어지는 전면 패시베이션(front passivation)부; 전면 패시베이션부를 통과하여 에미터부와 전기적으로 연결되는 전면 전극(front electrode)부; 반도체 기판의 후면에 위치하며, 복수의 막으로 이루어지는 후면 패시베이션(back passivation)부; 및 후면 패시베이션부를 통과하여 반도체 기판과 전기적으로 연결되는 후면 전극(back electrode)부를 포함하고, 전면 패시베이션부와 후면 패시베이션부는 1㎚ 내지 3㎚의 두께로 형성된 실리콘 산화막(SiOx layer)을 각각 포함하며, 전면 패시베이션부와 후면 패시베이션부 중 어느 하나의 패시베이션부는 알루미늄 산화막(AlOx layer)을 포함하고, 다른 하나의 패시베이션부는 알루미늄 산화막을 포함하지 않는다.
한 예로, 반도체 기판의 제1 도전성 타입이 n형일 때, 알루미늄 산화막은 전면 패시베이션부에는 포함되지만, 후면 패시베이션부에는 포함되지 않는다.
이때, 전면 패시베이션부는 알루미늄 산화막의 전면(front surface)에 위치하는 수소화된 실리콘 질화막(SiNx:H layer)을 더 포함할 수 있고, 후면 패시베이션부는 실리콘 산화막의 후면(back surface)에 위치하는 수소화된 실리콘 질화막(SiNx:H layer)을 더 포함할 수 있다.
다른 예로, 반도체 기판의 제1 도전성 타입이 p형일 때, 알루미늄 산화막은 후면 패시베이션부에는 포함되지만, 전면 패시베이션부에는 포함되지 않는다.
이때, 후면 패시베이션부는 알루미늄 산화막의 후면(back surface)에 위치하는 수소화된 실리콘 질화막(SiNx:H layer)을 더 포함할 수 있고, 전면 패시베이션부는 실리콘 산화막의 전면(front surface)에 위치하는 수소화된 실리콘 질화막(SiNx:H layer)을 더 포함할 수 있다.
이러한 구성의 태양전지에 있어서, 반도체 기판의 후면에는 제1 도전성 타입의 불순물이 반도체 기판에 비해 고농도로 도핑된 후면 전계부(back surface field)가 형성될 수 있다.
전면 전극부와 후면 전극부는 제1 방향으로 연장된 복수의 핑거 전극 및 제1 방향과 교차하는 제2 방향으로 연장된 복수의 버스바 전극을 포함하는 그리드 패턴(grid pattern)으로 각각 형성될 수 있다.
이 경우, 후면 전계부는 반도체 기판의 후면에 국부적으로 위치할 수 있고, 그리드 패턴으로 형성된 후면 전극부와 투영면 상에서 서로 중첩할 수 있으며, 후면 전극부와 물리적으로 직접 접촉할 수 있다.
본 발명의 실시예에 따른 태양전지의 제조 방법은, 제1 도전성 타입을 갖는 반도체 기판의 전면(front surface)에는 제1 도전성 타입과 반대인 제2 도전성 타입을 갖는 에미터(emitter)부를 형성하고, 반도체 기판의 후면(back surface)에는 제1 도전성 타입의 불순물이 반도체 기판에 비해 고농도로 도핑된 후면 전계부(back surface field)를 형성하는 단계; 반도체 기판의 전면에는 전면 패시베이션부를 형성하고, 반도체 기판의 후면에는 후면 패시베이션부를 형성하는 단계; 및 반도체 기판의 전면에는 전면 패시베이션부를 통과하여 에미터부에 전기적으로 연결되는 전면 전극부를 형성하고, 반도체 기판의 후면에는 후면 패시베이션부를 통과하여 반도체 기판에 전기적으로 연결되는 후면 전극부를 형성하는 단계를 포함할 수 있다.
이때, 전면 패시베이션부와 후면 패시베이션부를 형성하는 단계는, 반도체 기판의 전면(front surface) 및 후면(back surface)에 알루미늄 산화막(AlOx layer)을 형성하는 단계; 450℃ 내지 700℃의 온도에서 어닐링(annealing)을 실시하여, 알루미늄 산화막과 반도체 기판의 전면 사이 및 알루미늄 산화막과 반도체 기판의 후면 사이에 1㎚ 내지 3㎚의 두께를 갖는 실리콘 산화막(SiOx layer)을 각각 형성하는 단계; 반도체 기판의 전면 및 후면에 각각 형성된 알루미늄 산화막 중 어느 한 면에 형성된 알루미늄 산화막을 제거하는 단계를 포함할 수 있다.
한 예로, 반도체 기판의 제1 도전성 타입이 n형일 때에는 반도체 기판의 후면에 형성된 알루미늄 산화막을 제거할 수 있다.
이 경우, 전면 패시베이션부 및 후면 패시베이션부를 형성하는 단계는 반도체 기판의 전면에 형성된 알루미늄 산화막의 전면(front surface) 및 반도체 기판의 후면에 형성된 실리콘 산화막의 후면(back surface)에 수소화된 실리콘 질화막(SiNx:H layer)을 각각 형성하는 단계를 더 포함할 수 있다.
다른 예로, 반도체 기판의 제1 도전성 타입이 p형일 때에는 반도체 기판의 전면에 형성된 알루미늄 산화막을 제거할 수 있다.
이 경우, 전면 패시베이션부 및 후면 패시베이션부를 형성하는 단계는 반도체 기판의 전면에 형성된 실리콘 산화막의 전면 및 반도체 기판의 후면에 형성된 알루미늄 산화막의 후면(back surface)에 수소화된 실리콘 질화막(SiNx:H layer)을 각각 형성하는 단계를 더 포함할 수 있다.
일반적으로, p형 반도체 기판을 갖는 태양전지에서는 반도체 기판의 전면(front surface)에 위치하는 전면 패시베이션부가 실리콘 산화막을 포함하고, n형 반도체 기판을 갖는 태양전지에서는 반도체 기판의 후면(back surface)에 위치하는 후면 패시베이션부가 실리콘 산화막을 포함한다.
그런데, 종래에는 실리콘 산화막을 형성하기 위해 900℃ 이상의 고온 공정을 이용하므로, 반도체 기판을 노(furnace)에 로딩(loading)하기 전에 이미 자연 산화막이 1㎚ 정도의 두께로 성장되고, 이후 반도체 기판을 노에 로딩하는 순간 수 ㎚ 정도의 열적 산화막이 성장된다.
따라서, 900℃ 이상의 고온 공정을 이용하여 형성한 열적 산화막을 포함하는 패시베이션부는 두께가 3㎚를 초과하게 되고, 이에 따라 패시베이션부의 인터페이스 트랩 밀도(interface trap density)가 증가하여 화학적 패시베이션 특성이 낮아지는 문제점이 있다.
그리고 열적 산화막을 성장시키기 위한 고온 공정이 에미터부를 형성한 후에 추가적으로 진행되기 때문에, 열적 산화막을 구비한 태양전지에서는 얕은 에미터(shallow emitter)를 제조할 수 없으며, 이로 인해 전하의 수집 효율이 낮아지는 단점이 있다.
또한, 열적 산화막을 성장시키기 위한 고온 공정이 진행되면 반도체 기판의 벌크(bulk) 내의 철(Fe)이 활성화되어 결함(defect)으로 작용하므로, 반도체 기판의 벌크 라이프 타임(bulk lifetime)이 감소하는 문제점이 있다.
이러한 문제점을 해결하기 위해, 근래에는 저온에서 열적 산화막을 성장시키는 방법이 연구되고 있는데, 저온에서 성장시킨 열적 산화막은 고온에서 성장시킨 열적 산화막에 비해 패시베이션 특성이 낮아지는 단점이 있다.
하지만, 본 실시예에 따른 태양전지는 고온에서 성장시킨 열적 산화막과 유사한 패시베이션 특성을 갖는 실리콘 산화막을 3㎚ 이하, 바람직하게 1㎚ 내지 3㎚의 두께로 형성하는 것이 가능하므로, 낮은 인터페이스 트랩 밀도에 의한 화학적 패시베이션 특성을 증가시킬 수 있고, 얕은 에미터 형성이 가능하며, 벌크 라이프 타임이 감소하는 것을 억제할 수 있다.
또한, p형 반도체 기판을 포함하는 태양전지에서는 전면 패시베이션부에 포함된 실리콘 산화막의 고정 전하에 의한 전계 효과로 인해 패시베이션 특성이 향상되고, n형 반도체 기판을 포함하는 태양전지에서는 전면 패시베이션부에 포함된 알루미늄 산화막의 고정 전하에 의한 전계 효과로 인해 패시베이션 특성이 향상된다.
따라서, 기판 표면에서 전하의 재결합 속도를 감소시켜 태양전지의 효율을 향상시킬 수 있으며, 장기적인 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 제1 실시예에 따른 태양전지의 주요부 사시도이다.
도 2는 도 1에 도시한 태양전지의 제조 방법을 나타내는 공정도이다.
도 3은 알루미늄 산화막의 열처리 온도에 따른 Vimp 값의 변화를 나타내는 그래프이다.
도 4는 본 발명의 제2 실시예에 따른 태양전지의 주요부 사시도이다.
도 5는 도 4에 도시한 태양전지의 제조 방법을 나타내는 공정도이다.
도 2는 도 1에 도시한 태양전지의 제조 방법을 나타내는 공정도이다.
도 3은 알루미늄 산화막의 열처리 온도에 따른 Vimp 값의 변화를 나타내는 그래프이다.
도 4는 본 발명의 제2 실시예에 따른 태양전지의 주요부 사시도이다.
도 5는 도 4에 도시한 태양전지의 제조 방법을 나타내는 공정도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해될 수 있다.
본 발명을 설명함에 있어서 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지 않을 수 있다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다.
예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "결합되어" 있다고 언급되는 경우는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 결합되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해될 수 있다.
반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 결합되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것으로서, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해될 수 있다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가질 수 있다.
일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석될 수 있으며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않을 수 있다.
아울러, 이하의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 보다 완전하게 설명하기 위해서 제공되는 것으로서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 따른 태양전지 대하여 설명한다.
도 1은 본 발명의 제1 실시예에 따른 태양전지의 주요부 사시도이고, 도 2는 도 1에 도시한 태양전지의 제조 방법을 나타내는 공정도이다.
태양전지는 반도체 기판(110), 기판(110)의 한쪽 면, 예를 들면 전면(front surface)에 위치하는 에미터부(120), 에미터부(120)의 위에 위치하는 전면 패시베이션부(130), 전면 패시베이션부(130)를 통과하여 에미터부(120)에 전기적 및 물리적으로 연결된 전면 전극(front electrode)부(140), 기판(110)의 후면(back surface)에 위치하는 후면 전계(back surface field, BSF)부(150), 기판(110)의 후면에 위치하는 후면 패시베이션부(160) 및 후면 패시베이션부(160)를 통과하여 기판(110), 특히 후면 전계부(150)와 전기적 및 물리적으로 연결되는 후면 전극부(170)를 포함한다.
이러한 구성의 양면 수광형 태양전지에서, 전면 패시베이션부(130)와 후면 패시베이션부(160)는 1㎚ 내지 3㎚의 두께(T1)로 형성된 실리콘 산화막(SiOx layer)을 각각 포함하며, 반도체 기판(110)의 도전성 타입에 따라, 전면 패시베이션부(130)와 후면 패시베이션부(160) 중 어느 하나의 패시베이션부는 알루미늄 산화막(AlOx layer)을 포함하고, 다른 하나의 패시베이션부는 알루미늄 산화막을 포함하지 않는다.
이하, 본 실시예에서는 반도체 기판(110)이 제1 도전성 타입, 예를 들어 n형 도전성 타입의 실리콘 웨이퍼로 이루어진 경우에 대해 설명한다. 이때, 실리콘은 단결정 실리콘, 다결정 실리콘 기판 또는 비정질 실리콘일 수 있다.
기판(110)이 n형의 도전성 타입을 가지므로, 기판(110)은 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물을 함유한다.
이러한 기판(110)은 표면이 텍스처링(texturing)된 텍스처링 표면(texturing surface)을 가질 수 있다. 보다 구체적으로, 기판(110)은 에미터부(120)가 위치하는 전면(front surface)과 전면의 반대쪽에 위치하는 후면(back surface)이 텍스처링 표면으로 각각 형성될 수 있다.
기판(110)의 전면에 위치하는 에미터부(120)는 기판(110)의 도전성 타입과 반대인 제2 도전성 타입, 예를 들어, p형의 도전성 타입을 갖는 불순물부로서, 기판(110)과 p-n 접합을 이룬다.
이러한 p-n 접합으로 인한 내부 전위차(built-in potential difference)에 의해, 기판(110)에 입사된 빛에 의해 생성된 전하인 전자-정공 쌍은 전자와 정공으로 분리되어 전자는 n형 쪽으로 이동하고 정공은 p형 쪽으로 이동한다.
따라서, 기판(110)이 n형이고 에미터부(120)가 p형일 경우, 분리된 전자는 기판(110)쪽으로 이동하고 분리된 정공은 에미터부(120)쪽으로 이동한다.
에미터부(120)가 p형의 도전성 타입을 가질 경우, 에미터부(120)는 붕소(B), 갈륨(Ga), 인듐(In) 등과 같은 3가 원소의 불순물을 기판(110)에 도핑하여 형성할 수 있다.
에미터부(120)의 전면(front surface)에 형성된 전면 패시베이션부(130)와 기판(110)의 후면(back surface)에 형성된 후면 패시베이션부(150)는 각각 복수의 막으로 형성된다.
이에 대해 구체적으로 설명하면, 전면 패시베이션부(130)는 1㎚ 내지 3㎚의 두께(T1)로 형성된 실리콘 산화막(SiOx layer)(131), 실리콘 산화막(131) 위에 위치하는 알루미늄 산화막(AlOx layer)(133) 및 알루미늄 산화막(133) 위에 위치하는 수소화된 실리콘 질화막(SiNx:H layer)(135)을 포함한다.
그리고 후면 패시베이션부(160)는 1㎚ 내지 3㎚의 두께(T1)로 형성된 실리콘 산화막(SiOx layer)(161)과, 실리콘 산화막(161)의 후면에 위치하는 수소화된 실리콘 질화막(165)을 포함한다.
알루미늄 산화막(133)은 음(-)의 고정 전하(negative fixed charge)를 갖는 물질로서, 낮은 인터페이스 트랩 밀도(interface trap density)에 따른 화학적 패시베이션 특성과 음(-)의 고정 전하에 의한 전계 효과 패시베이션 특성이 우수하며, 안정성, 투습률, 내마모성 특성이 매우 우수하다.
따라서, 기판의 표면에서 전하가 재결합되는 속도를 감소시켜 태양전지의 효율을 향상시킬 수 있으며, 장기적인 신뢰성을 향상시킬 수 있다.
그리고 알루미늄 산화막(133)이 전면 전계부로 작용하므로, 전면 전계부를 형성하기 위해 별도의 n형 불순물을 도핑할 필요가 없다.
한편, 반도체 기판(110)의 전면 및 후면에 각각 위치하는 실리콘 산화막(131, 161)은 위에서 설명한 바와 같이 1㎚ 내지 3㎚의 범위 내에서 실질적으로 서로 동일한 두께(T1)로 각각 형성되며, 알루미늄 산화막(133)을 일정한 온도(450℃ 내지 700℃)에서 어닐링할 때 반도체 기판의 표면에 형성된다.
본 발명인의 실험에 의하면, 알루미늄 산화막(133)을 어닐링할 때 반도체 기판의 표면에 형성되는 실리콘 산화막(131, 161)은 900℃ 이상의 고온 공정을 이용하여 형성한 열적 산화막과 유사한 흡광도(absorbance) 및 패시베이션 특성을 갖는 것을 알 수 있었다.
이하, 알루미늄 산화막(133)의 어닐링 온도를 450℃ 내지 700℃로 제한하는 이유에 대해 도 3을 참조하여 설명한다.
도 3은 알루미늄 산화막의 어닐링 온도와 Vimp(implied Voc) 값의 변화를 나타내는 그래프이다.
도 3을 참조하면, 알루미늄 산화막(133)을 증착한 경우(as-dep)에는 Vimp 값이 600mV 이하로 측정되었지만, 375℃에서 20분간 어닐링한 경우(375℃-20min)에는 Vimp 값이 대략 690mV로 측정된 것을 알 수 있다.
그리고 450℃에서 10분간 어닐링한 경우(450℃-10min) 및 650℃에서 5분간 어닐링한 경우(650℃-5min)에는 Vimp 값이 대략 720mV로 측정된 것을 알 수 있고, 526℃에서 5분간 어닐링한 경우(526℃-5min)에는 Vimp 값이 대략 730mV로 측정된 것을 알 수 있으며, 750℃에서 10분간 어닐링한 경우(750℃-10min)에는 Vimp 값이 대략 650mV로 측정된 것을 알 수 있다.
따라서, 도 3을 참조하면, 알루미늄 산화막(133)의 어닐링 온도가 대략 530℃인 경우 가장 높은 Vimp 값을 얻을 수 있고, 어닐링 온도가 530℃ 이상일 경우에는 온도가 높아질수록 Vimp 값이 낮아지며, 어닐링 온도가 530℃ 이하일 경우에는 온도가 낮아질수록 Vimp 값이 낮아지는 것을 알 수 있다.
이에 따라, 우수한 패시베이션 효과를 얻기 위해서는 Vimp 값이 720mV 이상인 온도 구간, 즉 450℃ 내지 700℃에서 알루미늄 산화막(133)을 어닐링하는 것이 바람직하다는 것을 알 수 있다.
알루미늄 산화막(133) 위에 위치하는 수소화된 실리콘 질화막(135)은 양(+)의 고정 전하를 갖는 물질로서, 기판(110)의 전면(front surface)을 통해 입사되는 빛의 반사도를 줄이고 특정한 파장 영역의 선택성을 증가시켜 태양전지의 효율을 높인다.
이때, 기판 전면에서의 빛 반사도를 최소화 하기 위해, 알루미늄 산화막(133)은 1.55 내지 1.7의 굴절률을 가지며 5㎚ 내지 30㎚의 두께로 형성되는 것이 바람직하고, 수소화된 실리콘 질화막(135)은 1.9 내지 2.3의 굴절률을 가지며 50㎚ 내지 100㎚의 두께로 형성되는 것이 바람직하다.
한편, 후면 패시베이션부(160)의 실리콘 산화막(161)이 1㎚ 내지 3㎚의 두께(T1)로 형성되므로, 이 산화막은 터널링(tunneling) 산화막으로 작용한다.
전면 전극부(140)는 기판 전면(front surface)의 에미터부(120) 위에 위치하며, 전면 패시베이션부(130)를 통과하여 에미터부(120)와 전기적 및 물리적으로 연결된다.
전면 전극부(140)는 도 1에 도시한 제1 방향, 즉 X-X' 방향을 따라 길게 연장된 복수의 전면 핑거 전극(141)과, 제1 방향(X-X')에 직교하는 제2 방향(Y-Y')을 따라 길게 연장된 복수의 전면 버스바 전극(143)을 포함한다.
복수의 전면 핑거 전극(141)은 니켈(Ni), 구리(Cu), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나의 도전성 물질로 형성된다.
전면 핑거 전극(141)은 도전성 물질을 포함하는 도전성 페이스트를 인쇄 및 소성하는 스크린 인쇄법으로 형성하거나, 시드층(seed layer)을 이용한 도금 공정을 이용하여 형성할 수 있다.
복수의 전면 버스바 전극(143)은 전면 핑거 전극(141)과 마찬가지로 에미터부(120)와 전기적 및 물리적으로 연결되며, 또한 복수의 전면 핑거 전극(141)과 전기적 및 물리적으로 연결된다.
전면 버스바 전극(143)은 전면 핑거 전극(141)과 동일한 물질로 동일한 방법에 따라 형성될 수 있다.
기판(110)의 후면에는 후면 전계부(150)가 국부적으로(locally) 형성된다. 여기에서, 후면 전계부가 국부적으로 형성된다는 기판 후면의 전체 영역에 형성되지 않고, 기판 후면의 일부 영역, 예를 들면 후면 전극부(170)와 투영면상에서 중첩하는 영역에만 후면 전계부가 형성된 것을 의미한다.
후면 전계부(150)는 기판(110)의 도전성 타입과 동일한 제1 도전성 타입의 불순물이 기판(110)보다 고농도로 도핑된 영역, 예를 들어, n+ 영역이다.
이러한 구성의 후면 전계부(150)는 기판(110)과 후면전계부(150)와의 불순물 농도 차이로 인해 발생하는 전위 장벽에 의해 기판(110) 후면에서 전자와 정공이 재결합하여 소멸되는 것을 방지한다.
후면 전극부(170)는 복수의 후면 핑거 전극(171) 및 복수의 후면 버스바 전극(173)을 포함하며, 후면 패시베이션부(160)를 통과하여 후면 전계부(150)와 전기적 및 물리적으로 연결된다.
복수의 후면 핑거 전극(171)은 제1 방향(X-X')으로 길게 연장되고, 복수의 후면 버스바 전극(173)은 제2 방향(Y-Y')으로 길게 연장된다.
후면 버스바 전극(173)은 전면 버스바 전극(133)과 마주하는 위치에 위치할 수 있으며, 후면 핑거 전극(171)은 전면 핑거 전극(133)의 폭과 서로 동일하거나 다른 폭으로 형성될 수 있다.
후면 핑거 전극(171)과 후면 버스바 전극(173)은 니켈(Ni), 구리(Cu), 은(Ag), 알루미늄(Al), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나의 도전성 금속 물질로 이루어질 수 있다.
후면 전극부(170)는 기판(110) 쪽으로 이동한 전하, 즉 전자를 수집하여 외부로 출력한다.
한편, 후면 전계부(150)와 후면 전극부(170)를 형성할 때, 공정 마진(margin)을 확보하기 위해 후면 전계부(150)의 폭을 후면 전극부(170)의 폭보다 크게 형성하는 것이 바람직하다.
기판(110)의 후면에 후면 전계부(150)가 국부적으로 형성되면, 후면 전계부(150)가 형성되지 않은 부분에서 직렬 저항이 증가할 수 있다. 따라서, 기판 후면에서의 직렬 저항이 증가하는 것을 억제하기 위해, 후면 핑거 전극(171) 간의 간격은 전면 핑거 전극(131) 간의 간격보다 좁게 형성하는 것이 바람직하다.
한 예로, 전면 핑거 전극(131) 간의 간격은 2.5㎜ 이상으로 형성할 수 있고, 후면 핑거 전극(171) 간의 간격은 1.0㎜ 이상 2.5㎜ 미만으로 형성할 수 있다.
이상에서 설명한 바와 같이 기판의 후면에 국부적으로 형성된 후면 전계부(160)는 마스크를 이용한 이온 주입 공정에 따라 형성할 수 있다.
따라서, 이온 주입 공정을 이용하여 후면 전계부(160)를 형성하면, 기판(110)의 가장자리에는 후면 전계부가 형성되지 않으므로, 에지 절연(edge isolation)을 위한 별도의 공정을 실시할 필요가 없다.
그리고 후면 전계부가 형성되지 않은 영역에서의 보호막의 성능이 향상되므로 전하의 재결합률이 감소되어 태양전지의 전류밀도와 개방전압이 상승하고, 이에 따라 태양전지의 효율이 향상된다.
이와 같은 구조를 갖는 본 실시예에 따른 태양전지는 양면 수광형 태양전지로 사용될 수 있으며, 그 동작은 다음과 같다.
태양전지로 조사된 빛이 에미터부(120) 및/또는 기판의 후면을 통해 기판(110)의 내부로 입사되면, 기판(110)으로 입사된 빛 에너지에 의해 전자-정공 쌍이 발생한다.
이때, 기판(110)의 전면(front surface) 및 후면(back surface)이 텍스처링 표면으로 각각 형성된 경우, 기판(110)의 전면 및 후면에서의 빛 반사도가 감소하고, 텍스처링 표면에서 입사와 반사 동작이 행해져 태양전지 내부에 빛이 갇히게 된다. 따라서, 빛의 흡수율이 증가되어 태양전지의 효율이 향상된다.
이에 더하여, 기판의 전면에 위치하는 전면 패시베이션부(130) 및 기판의 후면에 위치하는 후면 패시베이션부(160)에 의해 기판(110)으로 입사되는 빛의 반사 손실이 줄어들어 기판(110)으로 입사되는 빛의 양은 더욱 증가한다.
이들 전자-정공 쌍은 기판(110)과 에미터부(120)의 p-n접합에 의해 서로 분리되며, 전자는 n형의 도전성 타입을 갖는 기판(110) 쪽으로 이동하고, 정공은 p형의 도전성 타입을 갖는 에미터부(120) 쪽으로 이동한다.
이처럼, 기판(110)쪽으로 이동한 전자는 후면 전계부(150)를 통해 후면 전극부(170)로 이동하고, 에미터부(120) 쪽으로 이동한 정공은 전면 전극부(140)로 이동한다.
따라서, 어느 한 태양전지의 전면 버스바 전극(143)와 이웃한 태양전지의 후면 버스바 전극(173)을 인터커넥터 등의 도선으로 연결하면 전류가 흐르게 되고, 이를 외부에서 전력으로 이용하게 된다.
이러한 구성의 태양전지는 광 투과성 전면 기판 및 광 투과성 후면 기판 사이에서 보호막에 의해 밀봉된 상태로 사용된다.
이하, 본 실시예에 따른 양면 수광형 태양전지의 제조 방법에 대해 설명한다.
실리콘 웨이퍼로 이루어진 기판(110)은 실리콘 블록(block)이나 잉곳(ingot)을 블레이드(blade) 또는 멀티 와이어 소우(multi wire saw)로 슬라이스(slice)하여 제조된다.
실리콘 웨이퍼가 준비되면, 5가 원소의 불순물, 예컨대 인(P)을 실리콘 웨이퍼에 도핑하여 n형의 도전성 타입을 갖는 반도체 기판(110)을 제조한다.
한편, 실리콘 블록이나 잉곳을 슬라이스 할 때 실리콘 웨이퍼에는 기계적 손상층(mechanical damage layer)이 형성된다.
따라서 기계적 손상층으로 인한 태양전지의 특성 저하를 방지하기 위해, 상기 기계적 손상층을 제거하기 위한 습식 식각 공정을 실시한다. 이때, 습식 식각 공정에는 알칼리(alkaline) 또는 산(acid) 식각액(etchant)을 사용한다.
기계적 손상층을 제거한 후, 습식 식각 공정 또는 플라즈마를 이용한 건식 식각 공정을 이용하여 기판(110)의 전면(front surface)과 후면(back surface)을 텍스처링 표면으로 형성한다.
습식 식각 공정을 이용하여 텍스처링 표면을 형성할 때, 식각액으로는 KOH를 사용할 수 있다.
텍스처링 표면을 형성한 후, 기판(110)의 전면(front surface) 전체에는 에미터부(120)를 형성하고, 기판(110)의 후면(back surface)에는 후면 전계부(150)를 국부적으로 형성한다.
이와는 달리, 에미터부(120)는 고농도 영역과 저농도 영역을 포함하는 선택적 에미터 구조로 형성될 수도 있다.
에미터부(120) 및 후면 전계부(150)는 불순물 확산법, 이온 주입법 및 레이저 조사 등의 통상의 방법을 이용하여 형성할 수 있으므로, 에미터부(120) 및 후면 전계부(150)의 형성 방법에 대해서는 설명을 생략한다.
이후, 원자층 증착(ALD; Atomic Layer Deposition)법을 사용하여 반도체 기판(110)의 전면 및 후면에 알루미늄 산화막(133, 163)을 증착한다.
원자층 증착법은 반도체 제조 공정 중 화학적으로 달라붙는 단원자층의 현상을 이용한 나노 박막 증착 기술로서, 반도체 기판의 표면에서 분자의 흡착과 치환을 번갈아 진행함으로 원자층 두께의 초미세 층간(layer-by-layer) 증착이 가능하고, 산화물과 금속 박막을 최대한 얇게 쌓을 수 있으며, 가스의 화학 반응으로 형성된 입자들을 반도체 기판의 표면에 증착하는 화학 기상 증착(CVD)보다 낮은 온도(500℃ 이하)에서 막질을 형성할 수 있는 장점이 있다.
알루미늄 산화막은 음(-)의 고정 전하(negative fixed charge)를 갖는 물질로서, 낮은 인터페이스 트랩 밀도(interface trap density)에 따른 화학적 패시베이션 특성과 음(-)의 고정 전하에 의한 전계 효과 패시베이션 특성이 우수하며, 안정성, 투습률, 내마모성 특성이 매우 우수하다.
따라서, 기판의 표면에서 전하가 재결합되는 속도를 감소시켜 태양전지의 효율을 향상시킬 수 있으며, 장기적인 신뢰성을 향상시킬 수 있다.
그리고 알루미늄 산화막(133)이 전면 전계부로 작용하므로, n형 도전성 타입의 반도체 기판(110)을 구비한 태양전지에서 전면 전계부를 형성하기 위해 별도의 n형 불순물을 도핑할 필요가 없다.
반도체 기판(110)의 전면 및 후면에 알루미늄 산화막(133, 163)을 증착한 후에는 100℃ 내지 700℃의 온도, 바람직하게는 450℃ 내지 700℃의 온도에서 알루미늄 산화막(133, 163)을 어닐링 한다.
알루미늄 산화막(133, 163)의 어닐링 온도를 450℃ 내지 700℃로 제한하는 이유는 위에서 도 3을 참조하여 설명하였으므로, 상세한 설명은 생략한다.
알루미늄 산화막(133, 163)을 450℃ 내지 700℃에서 5분 내지 10분간 어닐링하면, 알루미늄 산화막과 반도체 기판(110)의 계면에는 1㎚ 내지 3㎚의 두께(T1)로 실리콘 산화막이 각각 형성된다.
즉, 반도체 기판(110)의 전면(front surface)과 알루미늄 산화막(133)의 계면에는 실리콘 산화막(131)이 형성되고, 반도체 기판(110)의 후면(back surface)과 알루미늄 산화막(163)의 계면에는 실리콘 산화막(161)이 형성된다.
알루미늄 산화막(133, 163)을 450℃ 내지 700℃에서 어닐링하는 것에 의해 형성된 실리콘 산화막(131, 161)은 3㎚ 이하의 두께(T1)로 형성되므로, 화학적 패시베이션 효과에 의한 인터페이스 트랩 밀도를 최소화할 수 있으며, 터널링 산화막으로 작용할 수 있다.
이와 같이, 알루미늄 산화막(133, 163)을 어닐링할 때 형성되는 실리콘 산화막(131, 161)은 900℃ 이상의 고온 공정을 이용하여 형성한 열적 산화막과 동일 내지 유사한 패시베이션 특성을 갖는다.
실리콘 산화막(131, 161)을 형성한 다음, 반도체 기판(110)의 전면 쪽에 위치하는 알루미늄 산화막(133) 위에 수소화된 실리콘 질화막(135)을 형성한다.
수소화된 실리콘 질화막(135)은 PECVD(plasma enhanced CVD) 방법으로 형성할 수 있으며, 반사 방지막으로 작용한다. 또한, 수소화된 실리콘 질화막(135)은 반도체 기판(110)의 후면(back surface)에 형성된 알루미늄 산화막(163)을 제거하기 위한 식각 공정에서 알루미늄 산화막(133)이 제거되는 것을 방지하는 마스크(mask)로 작용한다.
반도체 기판(110)의 후면(back surface)에 위치하는 알루미늄 산화막(163)은 식각액(etchant)을 이용한 습식 식각 공정에 의해 제거할 수 있다.
알루미늄 산화막(163)을 제거하기 위한 식각액으로는 염산(HCl)을 사용할 수 있다.
염산(HCl)은 아래의 반응식에 따라 알루미늄 산화막(163)과 반응하여 알루미늄 산화막(163)을 제거한다.
< 반응식 >
Al2O3 + 6HCl → 2AlCl3 + 3H2O
알루미늄 산화막(133, 163)이 형성된 반도체 기판(110)을 염산(HCl)이 담겨진 배스(bath)에 딥핑(dipping)하면, 반도체 기판(110)의 전면 쪽에 위치한 알루미늄 산화막(133)은 수소화된 실리콘 질화막(135)에 의해 보호되므로, 반도체 기판(110)의 후면 쪽에 위치한 알루미늄 산화막(163)만 상기 반응식에 따라 반응한다.
따라서, 습식 식각 공정 후, 반도체 기판(110)의 전면 쪽에 위치하는 알루미늄 산화막(133)은 잔류하며, 반도체 기판(110)의 후면 쪽에 위치한 알루미늄 산화막(163)은 제거된다.
위에서는 염산을 식각액으로 사용하는 습식 식각 공정을 이용하여 반도체 기판(110)의 후면 쪽에 위치한 알루미늄 산화막(163)을 제거하는 경우에 대해 설명하였지만, 알루미늄 산화막(163)은 표준 세정(Standard Cleaning) 공정에 의해 제거할 수도 있다.
표준 세정 공정은 DI(De-ionized water):HCl:H2O2가 5:1:1의 비율로 혼합된 세정액을 이용하여 70℃ 이하의 온도에서 대략 5 내지 10분간 반도체 기판을 세정하는 것을 말한다.
이후, 반도체 기판(110)의 후면 쪽에 위치하는 실리콘 산화막(161)의 후면에 수소화된 실리콘 질화막(165)을 형성한다.
이러한 공정에 따라, 반도체 기판(110)의 전면에는 1㎚ 내지 3㎚의 두께(T1)로 형성된 실리콘 산화막(131), 실리콘 산화막(131) 위에 위치하는 알루미늄 산화막(133) 및 알루미늄 산화막(133) 위에 위치하는 수소화된 실리콘 질화막(135)을 포함하는 전면 패시베이션부(130)가 형성되고, 반도체 기판(110)의 후면에는 1㎚ 내지 3㎚의 두께(T1)로 형성된 실리콘 산화막(161) 및 실리콘 산화막(161)의 후면에 위치하는 수소화된 실리콘 질화막(165)을 포함하는 후면 패시베이션부(160)가 형성된다.
이어서, 반도체 기판(110)의 전면에는 전면 패시베이션부(130)를 통과하여 에미터부(120)와 전기적 및 물리적으로 연결된 전면 전극부(140)를 형성하고, 반도체 기판(110)의 후면에는 후면 패시베이션부(160)를 통과하여 국부적 후면 전계부(LBSF: Local Back Surface Field)(150)와 전기적 및 물리적으로 연결된 후면 전극부(170)를 형성한다.
이하, 도 4 및 도 5를 참조하여 본 발명의 제2 실시예에 따른 양면 수광형 태양전지를 설명한다.
도 4는 본 발명의 제2 실시예에 따른 태양전지의 주요부 사시도이고, 도 5는 도 4에 도시한 태양전지의 제조 방법을 나타내는 공정도이다.
본 실시예의 태양전지는 전술한 제1 실시예의 태양전지와는 달리, p형의 도전성 타입을 갖는 반도체 기판(210)을 구비하며, 전면 패시베이션부(230)와 후면 패시베이션부(260)의 구성을 제외한 나머지의 구성은 전술한 제1 실시예와 동일하므로, 이에 대해서는 상세한 설명을 생략한다.
전술한 제1 실시예의 태양전지에서 설명한 바와 같이, 본 발명의 태양전지는 반도체 기판(110)의 도전성 타입에 따라, 전면 패시베이션부(130)와 후면 패시베이션부(160) 중 어느 하나의 패시베이션부는 알루미늄 산화막(AlOx layer)을 포함하고, 다른 하나의 패시베이션부는 알루미늄 산화막을 포함하지 않는다.
그런데, n형의 도전성 타입을 갖는 반도체 기판(110)을 구비한 제1 실시예의 태양전지가 반도체 기판(110)의 전면 쪽에만 알루미늄 산화막(133)을 구비하므로, p형의 도전성 타입을 갖는 반도체 기판(210)을 구비한 본 실시예의 태양전지는 반도체 기판(210)의 후면 쪽에만 알루미늄 산화막(263)을 구비한다.
즉, p형의 도전성 타입을 갖는 반도체 기판(210)을 구비한 본 실시예의 태양전지에 있어서, 전면 패시베이션부(230)는 1㎚ 내지 3㎚의 두께(T1)로 형성된 실리콘 산화막(231) 및 실리콘 산화막(231) 위에 위치하는 수소화된 실리콘 질화막(235)을 포함하고, 후면 패시베이션부(260)는 1㎚ 내지 3㎚의 두께(T1)로 형성된 실리콘 산화막(261), 실리콘 산화막(261)의 후면에 위치하는 알루미늄 산화막(263), 및 알루미늄 산화막(263)의 후면에 위치하는 수소화된 실리콘 질화막(265)을 포함하며, 전면 패시베이션부(230)는 알루미늄 산화막을 포함하지 않는다.
이러한 구성의 태양전지는 원자층 증착법을 이용하여 p형 반도체 기판(210)의 전면 및 후면에 형성된 알루미늄 산화막(233, 263)을 어닐링 하여 실리콘 산화막(231, 261)을 형성하는 공정까지는 전술한 제1 실시예의 태양전지 제조 방법과 동일하다.
실리콘 산화막(231, 261)을 형성한 후, 반도체 기판(110)의 후면 쪽에 위치하는 알루미늄 산화막(263)의 후면에 수소화된 실리콘 질화막(235)을 형성한다.
수소화된 실리콘 질화막(235)은 PECVD(plasma enhanced CVD) 방법으로 형성할 수 있으며, 반도체 기판(110)의 전면(front surface)에 형성된 알루미늄 산화막(233)을 제거하기 위한 식각 공정에서 알루미늄 산화막(263)이 제거되는 것을 방지하는 마스크(mask)로 작용한다.
알루미늄 산화막(233)의 제거에는 습식 식각 공정 또는 표준 세정 공정을 사용할 수 있다.
반도체 기판(210)의 전면 쪽에 형성된 알루미늄 산화막(233)을 제거한 다음, 실리콘 산화막(231)의 전면(front surface) 전체에 수소화된 실리콘 질화막(235)을 형성한다. 수소화된 실리콘 질화막(235)은 PECVD 방법을 이용하여 형성할 수 있다.
이러한 공정에 따르면, p형 반도체 기판(210)의 전면에는 1㎚ 내지 3㎚의 두께(T1)로 형성된 실리콘 산화막(231), 및 실리콘 산화막(231) 위에 위치하는 수소화된 실리콘 질화막(235)을 포함하는 전면 패시베이션부(230)가 형성되고, 반도체 기판(210)의 후면에는 1㎚ 내지 3㎚의 두께(T1)로 형성된 실리콘 산화막(261), 실리콘 산화막(261)의 후면에 위치하는 알루미늄 산화막(263), 및 알루미늄 산화막(263) 위에 위치하는 수소화된 실리콘 질화막(265)을 포함하는 후면 패시베이션부(260)가 형성된다.
이후, 통상의 전극 형성 방법을 사용하여, 반도체 기판(210)의 전면에는 전면 패시베이션부(230)를 통과하여 에미터부(220)와 전기적 및 물리적으로 연결된 전면 전극부(240)를 형성하고, 반도체 기판(210)의 후면에는 후면 패시베이션부(260)를 통과하여 국부적 후면 전계부(LBSF: Local Back Surface Field)(250)와 전기적 및 물리적으로 연결된 후면 전극부(270)를 형성한다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110, 210: 반도체 기판 120: 에미터부
130, 230: 전면 패시베이션부 140: 전면 전극부
150: 후면 전계부 160, 260: 후면 패시베이션부
170: 후면 전극부
130, 230: 전면 패시베이션부 140: 전면 전극부
150: 후면 전계부 160, 260: 후면 패시베이션부
170: 후면 전극부
Claims (15)
- 제1 도전성 타입을 갖는 반도체 기판;
상기 반도체 기판의 전면(front surface)에 위치하며, 상기 제1 도전성 타입과 반대인 제2 도전성 타입을 갖는 에미터(emitter)부;
상기 에미터부의 전면(front surface)에 위치하며, 복수의 막으로 이루어지는 전면 패시베이션(front passivation)부;
상기 전면 패시베이션부를 통과하여 상기 에미터부와 전기적으로 연결되는 전면 전극(front electrode)부;
상기 반도체 기판의 후면에 위치하며, 복수의 막으로 이루어지는 후면 패시베이션(back passivation)부; 및
상기 후면 패시베이션부를 통과하여 상기 반도체 기판과 전기적으로 연결되는 후면 전극(back electrode)부
를 포함하고,
상기 전면 패시베이션부와 상기 후면 패시베이션부는 1㎚ 내지 3㎚의 두께로 형성된 실리콘 산화막(SiOx layer)을 각각 포함하고,
상기 전면 패시베이션부와 상기 후면 패시베이션부 중 어느 하나의 패시베이션부는 알루미늄 산화막(AlOx layer)을 포함하며, 다른 하나의 패시베이션부는 알루미늄 산화막을 포함하지 않으며,
상기 전면 패시베이션부의 실리콘 산화막(SiOx layer)과 상기 후면 패시베이션부의 실리콘 산화막(SiOx layer)은 상기 1㎚ 내지 3㎚의 범위 내에서 실질적으로 서로 동일한 두께로 형성되는 태양전지. - 제1항에서,
상기 반도체 기판의 상기 제1 도전성 타입은 n형이며, 상기 알루미늄 산화막은 상기 전면 패시베이션부에 포함되는 태양전지. - 제2항에서,
상기 전면 패시베이션부는 상기 알루미늄 산화막의 전면(front surface)에 위치하는 수소화된 실리콘 질화막(SiNx:H layer)을 더 포함하는 태양전지. - 제3항에서,
상기 후면 패시베이션부는 상기 실리콘 산화막의 후면(back surface)에 위치하는 수소화된 실리콘 질화막(SiNx:H layer)을 더 포함하는 태양전지. - 제1항에서,
상기 반도체 기판의 상기 제1 도전성 타입은 p형이며, 상기 알루미늄 산화막은 상기 후면 패시베이션부에 포함되는 태양전지. - 제5항에서,
상기 후면 패시베이션부는 상기 알루미늄 산화막의 후면(back surface)에 위치하는 수소화된 실리콘 질화막(SiNx:H layer)을 더 포함하는 태양전지. - 제6항에서,
상기 전면 패시베이션부는 상기 실리콘 산화막의 전면(front surface)에 위치하는 수소화된 실리콘 질화막(SiNx:H layer)을 더 포함하는 태양전지. - 제1항 내지 제7항 중 어느 한 항에서,
상기 반도체 기판의 후면에는 상기 제1 도전성 타입의 불순물이 상기 반도체 기판에 비해 고농도로 도핑된 후면 전계부(back surface field)를 더 포함하는 태양전지. - 제8항에서,
상기 전면 전극부와 상기 후면 전극부는 제1 방향으로 연장된 복수의 핑거 전극 및 상기 제1 방향과 교차하는 제2 방향으로 연장된 복수의 버스바 전극을 포함하는 그리드 패턴(grid pattern)으로 각각 형성되는 태양전지. - 제9항에서,
상기 후면 전계부는 상기 반도체 기판의 후면에 국부적으로 위치하고, 상기 그리드 패턴으로 형성된 상기 후면 전극부와 투영면 상에서 서로 중첩하며, 상기 후면 전극부와 물리적으로 직접 접촉하는 태양전지. - 제1 도전성 타입을 갖는 반도체 기판의 전면(front surface)에는 상기 제1 도전성 타입과 반대인 제2 도전성 타입을 갖는 에미터(emitter)부를 형성하고, 상기 반도체 기판의 후면(back surface)에는 상기 제1 도전성 타입의 불순물이 상기 반도체 기판에 비해 고농도로 도핑된 후면 전계부(back surface field)를 형성하는 단계;
상기 반도체 기판의 전면에는 전면 패시베이션부를 형성하고, 상기 반도체 기판의 후면에는 후면 패시베이션부를 형성하는 단계; 및
상기 반도체 기판의 전면에는 상기 전면 패시베이션부를 통과하여 상기 에미터부에 전기적으로 연결되는 전면 전극부를 형성하고, 상기 반도체 기판의 후면에는 상기 후면 패시베이션부를 통과하여 상기 반도체 기판에 전기적으로 연결되는 후면 전극부를 형성하는 단계
를 포함하고,
상기 전면 패시베이션부와 상기 후면 패시베이션부를 형성하는 단계는,
상기 반도체 기판의 전면(front surface) 및 후면(back surface)에 알루미늄 산화막(AlOx layer)을 형성하는 단계;
450℃ 내지 700℃의 온도에서 어닐링(annealing)을 실시하여, 상기 알루미늄 산화막과 반도체 기판의 전면 사이 및 상기 알루미늄 산화막과 상기 반도체 기판의 후면 사이에 1㎚ 내지 3㎚의 두께를 갖는 실리콘 산화막(SiOx layer)을 각각 형성하는 단계;
상기 반도체 기판의 전면 및 후면에 각각 형성된 상기 알루미늄 산화막 중 어느 한 면에 형성된 알루미늄 산화막을 제거하는 단계
를 포함하며,
상기 알루미늄 산화막과 상기 반도체 기판의 전면 사이에 형성되는 상기 실리콘 산화막, 및 상기 알루미늄 산화막과 상기 반도체 기판의 후면 사이에 형성되는 상기 실리콘 산화막은 1㎚ 내지 3㎚의 범위 내에서 실질적으로 서로 동일한 두께(T1)로 각각 형성되는 태양전지의 제조 방법. - 제11항에서,
상기 반도체 기판의 상기 제1 도전성 타입이 n형일 때, 상기 반도체 기판의 후면에 형성된 알루미늄 산화막을 제거하는 태양전지의 제조 방법. - 제12항에서,
상기 전면 패시베이션부 및 상기 후면 패시베이션부를 형성하는 단계는 상기 반도체 기판의 전면에 형성된 상기 알루미늄 산화막의 전면(front surface) 및 상기 반도체 기판의 후면에 형성된 상기 실리콘 산화막의 후면(back surface)에 수소화된 실리콘 질화막(SiNx:H layer)을 각각 형성하는 단계를 더 포함하는 태양전지의 제조 방법. - 제11항에서,
상기 반도체 기판의 상기 제1 도전성 타입이 p형일 때, 상기 반도체 기판의 전면에 형성된 상기 알루미늄 산화막을 제거하는 태양전지의 제조 방법. - 제14항에서,
상기 전면 패시베이션부 및 상기 후면 패시베이션부를 형성하는 단계는 상기 반도체 기판의 전면에 형성된 상기 실리콘 산화막의 전면 및 상기 반도체 기판의 후면에 형성된 상기 알루미늄 산화막의 후면(back surface)에 수소화된 실리콘 질화막(SiNx:H layer)을 각각 형성하는 단계를 더 포함하는 태양전지의 제조 방법.
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