KR101607723B1 - 전자 회로와 통신 기능 검사 방법 - Google Patents
전자 회로와 통신 기능 검사 방법 Download PDFInfo
- Publication number
- KR101607723B1 KR101607723B1 KR1020117011603A KR20117011603A KR101607723B1 KR 101607723 B1 KR101607723 B1 KR 101607723B1 KR 1020117011603 A KR1020117011603 A KR 1020117011603A KR 20117011603 A KR20117011603 A KR 20117011603A KR 101607723 B1 KR101607723 B1 KR 101607723B1
- Authority
- KR
- South Korea
- Prior art keywords
- coil
- circuit
- receiving
- transmitting
- signal
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 16
- 238000007689 inspection Methods 0.000 title claims abstract description 6
- 238000004891 communication Methods 0.000 title claims description 45
- 230000005540 biological transmission Effects 0.000 claims abstract description 85
- 238000012360 testing method Methods 0.000 claims abstract description 85
- 239000000758 substrate Substances 0.000 claims abstract description 52
- 238000010168 coupling process Methods 0.000 claims description 35
- 238000005859 coupling reaction Methods 0.000 claims description 35
- 230000008878 coupling Effects 0.000 claims description 33
- 230000008859 change Effects 0.000 claims description 30
- 230000001939 inductive effect Effects 0.000 claims description 16
- 239000004065 semiconductor Substances 0.000 abstract description 18
- 238000010586 diagram Methods 0.000 description 15
- 230000006870 function Effects 0.000 description 12
- 230000015654 memory Effects 0.000 description 6
- 230000007547 defect Effects 0.000 description 5
- 230000002950 deficient Effects 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 238000010998 test method Methods 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000003708 edge detection Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007849 functional defect Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000009022 nonlinear effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/302—Contactless testing
- G01R31/315—Contactless testing by inductive methods
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/302—Contactless testing
- G01R31/3025—Wireless interface with the DUT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/645—Inductive arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B5/00—Near-field transmission systems, e.g. inductive or capacitive transmission systems
- H04B5/40—Near-field transmission systems, e.g. inductive or capacitive transmission systems characterised by components specially adapted for near-field transmission
- H04B5/48—Transceivers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B5/00—Near-field transmission systems, e.g. inductive or capacitive transmission systems
- H04B5/70—Near-field transmission systems, e.g. inductive or capacitive transmission systems specially adapted for specific purposes
- H04B5/72—Near-field transmission systems, e.g. inductive or capacitive transmission systems specially adapted for specific purposes for local intradevice communication
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
- H01L2225/06531—Non-galvanic coupling, e.g. capacitive coupling
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06596—Structural arrangements for testing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Networks & Wireless Communication (AREA)
- General Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Manufacturing & Machinery (AREA)
- Near-Field Transmission Systems (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
서로 유도 결합되어 서로 간에 통신을 하는 반도체 칩의 테스트를 용이하게 실시할 수 있는 전자 회로 및 이 전자 회로에서 실시되는 검사 방법을 제공한다. 전자 회로는, 제 1 기판; 배선에 의해 형성되고 신호를 송신하는 제 1 송신 코일; 제 1 송신 코일에 신호를 출력하는 제 1 송신 회로; 제 1 수신 코일로서, 제 1 수신 코일이 제 1 송신 코일에 유도 결합되는 위치에서 배선로 형성되고 제 1 송신 코일로부터 신호를 수신하는, 상기 제 1 수신 코일; 제 1 수신 코일로부터 신호를 수신하는 제 1 수신 회로; 및 제 1 송신 회로에 입력된 데이터와 제 1 수신 회로로부터의 출력 데이터를 비교하는 제 1 판정 회로를 포함하고, 제 1 송신 코일, 제 1 송신 회로, 제 1 수신 코일, 제 1 수신 회로 및 제 1 판정 회로는 제 1 기판 상에 장착된다.
Description
본 발명은 반도체 칩과 전자 회로 기판과 같은, 서로 유도 결합되어 서로 통신할 수 있는 복수의 디바이스들의 적층을 포함하는 적층형 반도체 장치에 관한 것이다. 보다 상세하게는, 불량 디바이스가 장치 내에 포함되는 것을 방지하기 위해, 적층하기 전에 디바이스 간에 정상적으로 통신할 수 있는지 여부를 확인하는 통신 기능 검사 방법과 그 방법에 적합한 전자 회로에 관한 것이다.
최근, 복수의 반도체 메모리의 적층을 포함하지만 하나의 반도체 메모리와 동일한 방법으로 외부적으로 제어할 수 있는 대용량의 적층형 반도체 메모리 장치가 개발되고 있다. 예를 들어, 자기 하드 디스크 대신에 불휘발성 메모리를 포함한 솔리드 스테이트 드라이브 (SSD) 는 동일한 형태의 복수의 플래쉬 메모리 칩들의 적층을 포함하고 기억 용량을 증대할 수 있다.
1 GB의 NAND 플래쉬 메모리 64개의 적층과 컨트롤 칩을 포함하는 패키지는 하나의 64 GB의 NAND 플래쉬 메모리와 동일한 방식으로 외부적으로 액세스될 수 있다. 비슷하게, 32개의 DRAM 칩은 하나의 칩으로 32배의 기억용량을 가진 DRAM을 형성하도록 적층될 수 있다. 마이크로프로세서 칩 8개를 적층하여 멀티 코어 프로세서의 수를 8배로 증가시킬 수 있다.
본 발명자들은, 적층형 반도체 장치 내에서 디바이스를 무선으로 상호접속하는 기술로서, 반도체 칩이나 전자 회로 기판 상에, 배선의 코일로 유도 결합을 수반하여 통신을 실시하는 기술을 제안한다 (특허 문헌 1 내지 7 및 비특허 문헌 1 내지 8 참조). 특허 문헌 7은, 동일 종류의 복수의 반도체 칩을 적층하여, 종래의 배선 본딩에 의해 반도체 칩을 전원에 연결하고, 반도체 칩들을 유도 결합하여 이들 간에 데이터 통신을 구축하는 것을 설명한다.
인용문헌 리스트
특허 문헌
특허 문헌 1 : 일본 공개특허공보 제 2005-228981 호
특허 문헌 2 : 일본 공개특허공보 제 2005-348264 호
특허 문헌 3 : 일본 공개특허공보 제 2006-050354 호
특허 문헌 4 : 일본 공개특허공보 제 2006-066454 호
특허 문헌 5 : 일본 공개특허공보 제 2006-105630 호
특허 문헌 6 : 일본 공개특허공보 제 2006-173986 호
특허 문헌 7 : 일본 공개특허공보 제 2006-173415 호
비특허 문헌
비특허 문헌 1 : D.Mizoguchi 등의 "A 1.2 Gb/s/pin Wireless Superconnect based on Inductive Inter-chip Signaling (IIS)," IEEE International Solid-State Circuits Conference (ISSCC'04), Dig. Tech. Papers, pp. 142-143, 517, 2004년 2월.
비특허 문헌 2 : N. Miura 등의, "Analysis and Design of Transceiver Circuit and Inductor Layout for Inductive Inter-chip Wireless Superconnect," Symposium on VLSI Circuits, Dig. Tech. Papers, pp. 246-249, 2004년 6월.
비특허 문헌 3 : N. Miura 등의, "Cross Talk Countermeasures in Inductive Inter-Chip Wireless Superconnect," in Proc. IEEE Custom Integrated Circuits Conference (CICC'04), pp. 99-102, 2004년 10월.
비특허 문헌 4 : N. Miura, D. Mizoguchi, M. Inoue, H. Tsuji, T. Sakurai, 및 T. Kuroda, "A 195 Gb/s 1.2W 3D-Stacked Inductive Inter-Chip Wireless Superconnect with Transmit Power Control Scheme," IEEE International Solid-State Circuits Conference (ISSCC'05), Dig. Tech. Papers, pp. 264-265, 2005년 2월.
비특허 문헌 5 : N. Miura, D. Mizoguchi, M. Inoue, K. Niitsu, Y. Nakagawa, M. Tago, M. Fukaishi, T. Sakurai, 및 T. Kuroda, "A 1Tb/s 3W Inductive-Coupling Transceiver for Inter-Chip Clock and Data Link," IEEE International Solid-State Circuits Conference (ISSCC'06), Dig. Tech. Papers, pp. 424-425, 2006년 2월.
비특허 문헌 6 : N. Miura, H. Ishikuro, T. Sakurai, 및 T. Kuroda, "A 0.14pJ/b Inductive-Coupling Inter-Chip Data Transceiver with Digitally-Controlled Precise Pulse Shaping," IEEE International Solid-State Circuits Conference (ISSCC'07), Dig. Tech. Papers, pp.264-265, 2007년 2월.
비특허 문헌 7 : H. Ishikuro, S. Iwata, 및 T. Kuroda, "An Attachable Wireless Chip Access Interface for Arbitrary Data Rate by Using Pulse-Based Inductive-Coupling through LSI Package," IEEE International Solid-State Circuits Conference (ISSCC'07), Dig. Tech. Papers, pp.360-361, 608, 2007년 2월.
비특허 문헌 8 : N. Miura, Y. Kohama, Y. Sugimori, H. Ishikuro, T. Sakurai, 및 T. Kuroda, "An 11 Gb/s Inductive-Coupling Link with Burst Transmission," IEEE International Solid-State Circuits Conference (ISSCC08), Dig. Tech. Papers, pp.298-299, 2008년 2월.
적층형 반도체 장치 내의 디바이스들의 불량률을 D (0 이상 1 이하) 라고 하면, N 개의 디바이스 적층을 포함한 적층형 반도체 장치의 불량률은 1-(1-D)N이다. 불량률은 디바이스 수인 N으로 지수적으로 증가한다. D=3%이고 N=64인 경우, 장치의 불량률은 86%가 된다.
따라서, 적층 전에 칩을 테스트하여 불량 칩을 제거하는 것이 강하게 요구된다. 즉, 소위 KGD (Known Good Die) 로 지칭되는 과제가 있다.
종래 기술에 따르면, 반도체 칩은, 다이 소팅의 단계 전에 웨이퍼를 탐침하는 테스터를 이용하여 테스트되어, 결함이 있는 반도체 칩을 선별한다. 그러나, 서로 유도 결합되어 서로 간에 통신을 하는 반도체 칩의 무선 통신 기능을 테스트하기 위해서는 서로 유도결합되는 한 쌍의 송수신가 필요하며, 따라서, 종래의 테스트 방법 또는 테스터를 이용하여 이러한 반도체 칩의 무선 통신 기능을 테스트할 수 없었다.
본 발명은 상술한 문제점을 감안하여 고안된 것으로서, 본 발명의 목적은 서로 유도 결합되어 서로 간에 통신을 하는 반도체 칩의 테스트를 용이하게 실시할 수 있는 전자 회로 및 이 전자 회로에서 실시되는 검사 방법을 제공하는 것이다.
문제의 해결
본 발명에 따른 전자 회로는,
제 1 기판;
배선에 의해 형성되고 신호를 송신하는 제 1 송신 코일;
제 1 송신 코일에 신호를 출력하는 제 1 송신 회로;
제 1 수신 코일로서, 제 1 수신 코일이 제 1 송신 코일에 유도 결합되는 위치에서 배선에 의해 형성되고 신호를 상기 제 1 송신 코일로부터 수신하는, 상기 제 1 수신 코일;
신호를 상기 제 1 수신 코일로부터 수신하는 제 1 수신 회로; 및
제 1 송신 회로에 입력된 데이터와 상기 제 1 수신 회로로부터의 출력 데이터를 비교하는 제 1 판정 회로를 포함하고,
제 1 송신 코일, 제 1 송신 회로, 제 1 수신 코일, 제 1 수신 회로 및 제 1 판정 회로는 제 1 기판 상에 장착된다.
전자 회로는,
제 2 기판;
제 2 수신 코일로서, 제 2 수신 코일이 제 1 송신 코일에 유도 결합되는 위치에서 배선에 의해 형성되고 제 1 송신 코일로부터 신호를 수신하는, 상기 제 2 수신 코일; 및
제 2 수신 코일로부터 신호를 수신하는 제 2 수신 회로를 더 포함하고,
제 2 수신 코일 및 제 2 수신 회로는 제 2 기판 상에 장착된다.
대안으로, 전자 회로는,
제 2 기판;
제 2 송신 코일로서, 제 2 송신 코일이 제 1 수신 코일에 유도 결합되는 위치에서 배선에 의해 형성되고 신호를 제 1 수신 코일에 송신하는, 상기 제 2 송신 코일; 및
제 2 송신 코일에 신호를 출력하는 제 2 송신 회로를 더 포함하고,
제 2 송신 코일 및 제 2 송신 회로는 제 2 기판 상에 장착된다.
대안으로, 전자 회로는,
제 2 기판;
제 2 수신 코일로서, 제 2 수신 코일이 제 1 송신 코일에 유도 결합되는 위치에서 배선에 의해 형성되고 신호를 제 1 송신 코일로부터 수신하는, 상기 제 2 수신 코일;
제 2 수신 코일로부터 신호를 수신하는 제 2 수신 회로;
제 2 송신 코일로서, 제 2 송신 코일이 제 1 수신 코일에 유도 결합되는 위치에서 배선에 의해 형성되고 제 1 수신 코일로 신호를 송신하는 제 2 송신 코일; 및
제 2 송신 코일에 신호를 출력하는 제 2 송신 회로를 더 포함하고,
제 2 수신 코일, 제 2 수신 회로, 제 2 송신 코일 및 제 2 송신 회로는 제 2 기판 상에 장착된다.
상술된 전자 회로들 중 임의의 전자 회로에서, 제 1 송신 회로는 제 1 송신 코일에 인가된 전류의 시간 변화율 (δ) 을 임의의 값으로 설정할 수도 있다.
본 발명에 따른 통신 기능 검사 방법은 제 1 송신 코일에 인가된 전류의 시간 변화율 (δ) 을 임의의 값으로 설정할 수 있는 제 1 송신 회로를 구비한 전자 회로에서 실시되는 통신 기능 검사 방법이고, 이 방법에서 제 1 송신 코일 및 제 1 수신 코일은 테스트 동안 서로 유도 결합되고, 테스트 동안 제 1 송신 코일에 인가된 전류의 시간 변화율 (δtest) 은 제 1 기판으로부터 제 2 기판으로의 통신 동안 제 1 송신 코일에 인가된 전류의 시간 변화율 (δ) 의 
배로 설정되고, k11은 제 1 송신 코일과 제 1 수신 코일 사이의 유도 결합의 결합 계수를 나타내고, k12는 제 1 송신 코일과 제 2 수신 코일 사이의 유도 결합의 결합 계수를 나타내고, LR1은 제 1 수신 코일의 인덕턴스를 나타내고, 그리고 LR2는 제 2 수신 코일의 인덕턴스를 나타내고, 제 1 기판과 제 2 기판 사이의 통신 기능은 제 1 송신 회로로부터 송신된 신호와 제 1 수신 회로에 의해 수신된 신호를 비교하는 제 1 판정 회로에 의해 검사된다.
본 발명의 다른 실시형태에 따른 통신 기능 검사 방법에서, 제 1 송신 코일 및 제 1 수신 코일은 테스트 동안 서로 유도 결합되고, 테스트 동안 제 1 송신 코일에 인가된 전류의 시간 변화율 (δtest) 은 제 1 기판으로부터 제 2 기판으로의 통신 동안 제 1 송신 코일에 인가된 전류의 시간 변화율 (δ) 과 동일하게 설정되고, 제 1 기판과 제 2 기판 사이의 통신 기능은 제 1 송신 회로로부터 송신된 신호와 제 1 수신 회로에 의해 수신된 신호를 비교는 제 1 판정 회로에 의해 검사된다.
본 발명의 유익한 효과
(1) 칩을 웨이퍼 상에서 검사하여 불량품 칩을 선별할 수 있으므로, 적층된 장치의 불량률을 감소시킬 수 있다.
(2) 추가적인 테스트용 코일이나 송신기/수신기 없이 송신기/수신기를 테스트할 수 있으므로, 칩의 비용이 감소될 수 있다.
(3) 복수의 송수신 회로를 한번에 테스트할 수 있다.
(4) 여러 가지 조건으로 테스트를 할 수 있다.
(5) 실제의 통신에 맞은 조건으로 테스트를 할 수 있다.
(6) 송신 회로는 테스트를 위한 추가적인 컴포넌트를 필요로 하지 않으므로, 칩의 비용을 감소시킬 수 있다.
도 1은 본 발명의 실시형태 1에 따른 전기 회로의 주요 부분의 구성을 도시하는 블록도이다.
도 2a 및 도 2b는 도 1에 도시된 기판 (10) 상에 제공된 송신 코일 (11) 과 수신 코일 (12) 사이의 위치 관계를 도시한다.
도 3은 도 1에 도시된 송신 코일 (11), 수신 코일 (23), 송신 회로 (13) 및 수신 회로 (21) 의 구체적인 구성을 도시하는 회로도이다.
도 4는 도 3에 도시된 회로의 컴포넌트들의 동작 파형을 도시한다.
도 5는 송신 회로 (13) 의 다른 예시적인 구성을 도시하는 회로도이다.
도 6은 송신 회로 (13) 의 다른 예시적인 구성을 도시하는 회로도이다.
도 7은 도 1에 도시된 송신 코일 (11), 수신 코일 (23), 송신 회로 (13) 및 수신 회로 (21) 의 다른 구체적인 구성을 도시하는 회로도이다.
도 8은 도 7에 도시된 회로의 컴포넌트의 동작 파형을 도시한다.
도 9는 송신 회로 (13) 의 다른 예시적인 구성을 도시하는 회로도이다.
도 10a 및 도 10b는 도 1에 도시된 기판 (10) 상에 제공된 송신 코일 및 수신 코일의 다른 실시예를 도시한다.
도 11은 도 1에 도시된 기판 (10) 상에 제공된 송신 코일 및 수신 코일의 다른 실시예를 도시한다.
도 12는 본 발명의 다른 실시형태의 구성을 도시하는 블록도이다.
도 2a 및 도 2b는 도 1에 도시된 기판 (10) 상에 제공된 송신 코일 (11) 과 수신 코일 (12) 사이의 위치 관계를 도시한다.
도 3은 도 1에 도시된 송신 코일 (11), 수신 코일 (23), 송신 회로 (13) 및 수신 회로 (21) 의 구체적인 구성을 도시하는 회로도이다.
도 4는 도 3에 도시된 회로의 컴포넌트들의 동작 파형을 도시한다.
도 5는 송신 회로 (13) 의 다른 예시적인 구성을 도시하는 회로도이다.
도 6은 송신 회로 (13) 의 다른 예시적인 구성을 도시하는 회로도이다.
도 7은 도 1에 도시된 송신 코일 (11), 수신 코일 (23), 송신 회로 (13) 및 수신 회로 (21) 의 다른 구체적인 구성을 도시하는 회로도이다.
도 8은 도 7에 도시된 회로의 컴포넌트의 동작 파형을 도시한다.
도 9는 송신 회로 (13) 의 다른 예시적인 구성을 도시하는 회로도이다.
도 10a 및 도 10b는 도 1에 도시된 기판 (10) 상에 제공된 송신 코일 및 수신 코일의 다른 실시예를 도시한다.
도 11은 도 1에 도시된 기판 (10) 상에 제공된 송신 코일 및 수신 코일의 다른 실시예를 도시한다.
도 12는 본 발명의 다른 실시형태의 구성을 도시하는 블록도이다.
다음으로, 도면을 참조하여 본 발명의 실시형태를 설명할 것이다.
실시예 1
도 1은 본 발명의 실시형태 1에 따른 전자 회로의 주요 부분들의 구성을 도시하는 블록도이다.
이 실시형태는 기판 (10, 20) 을 포함한다. 송신 코일 (11), 수신 코일 (12), 송신 회로 (13), 수신 회로 (14) 및 판정 회로 (15) 는 기판 (10) 상에 장착된다. 수신 회로 (21), 송신 회로 (22), 수신 코일 (23) 및 송신 코일 (24) 은 기판 (20) 상에 장착된다. 이외에도, 기판 (10) 에는 신호 입력 단자 및 신호 출력 단자 (미도시) 가 제공되고, 기판 (20) 에는 메모리 또는 다른 디바이스로서 기능하는 부분 (미도시) 이 제공된다.
송신 회로 (13) 는 입력 단자에서 송신 데이터 (Txdata) 입력에 따라서 송신 코일 (11) 에 인가되는 전류 (IT) 를 변경한다. 송신 코일 (11) 은 결합 계수 k11로 수신 코일 (12) 에 유도 결합되고, 결합 계수 k12로 수신 코일 (23) 에 유도 결합된다.
송신 코일 (11) 에 흐르는 전류 (IT) 는 수신 코일 (12, 23) 에 전압 신호를 유도한다.
수신 회로 (21) 는, 비교기 기능을 구비하고, 송신 코일 (11) 에 흐르는 전류 (IT) 에 의해 수신 코일 (23) 에 유도된 전압 신호 (VR) 를 소정의 임계값과 비교하여, 송신 데이터와 동일한 수신 데이터 (Rxdata) 를 생성한다.
송신 회로 (22) 는 입력 신호에 따라 송신 코일 (24) 에 인가되는 전류를 변경한다. 송신 코일 (24) 은 수신 코일 (12) 에 유도 결합되고, 송신 코일 (24) 에 흐르는 전류는 수신 코일 (12) 에서 전압 신호를 유도한다.
수신 회로 (14) 는 비교기 기능을 구비하고, 수신 코일 (12) 에 유도된 전압 신호를 소정의 임계값과 비교하여, 수신 데이터 (Rxdata) 와 동일한 신호를 생성한다.
판정 회로 (15) 는 송신 코일 (11) 과 수신 코일 (12) 사이의 유도 결합에 응답하여 수신 회로 (14) 에 의해 생성된 신호와 송신 데이터 (Txdata) 를 비교함으로써, 기판 (10) 상의 송신 회로 (13), 수신 회로 (14), 송신 코일 (11) 및 수신 코일 (12) 이 정상적으로 작동하는지를 판정한다. 이후, 판정 회로 (15) 는 출력 단자로부터의 판정 결과를 나타내는 신호를 출력한다.
상술된 바와 같이 서로 유도 결합되는 기판 (10) 상의 컴포넌트들의 무선 통신 기능이 테스트된다.
도 2는 도 1에 도시된 기판 (10) 상에 제공된 송신 코일 (11) 과 수신 코일 (12) 사이의 위치 관계를 도시하는 도이다.
도 2a에 도시된 바와 같이 송신 코일 (11) 이 수신 코일 (12) 내에 배치되는 경우, 송신 코일 (11) 과 수신 코일 (12) 사이의 유도 결합의 세기를 나타내는 결합 계수 k11은 1에 가까운 값이 된다. 따라서, 수신 회로 (14) 는, 송신 회로 (13) 가 송신 동작을 수행하고 있는 동안은 수신 동작을 수행할 수 없다.
반면, 송신 코일 (11) 과 수신 코일 (12) 이 도 2b에 도시된 바와 같이 서로로부터 이격되어 있다면, 송신 코일 (11) 과 수신 코일 (12) 사이의 유도 결합을 위한 결합 계수 (k11) 는 0에 가깝다. 따라서, 수신 회로 (12) 는, 송신 회로 (13) 가 송신 동작을 수행하는 동안에도 수신 동작을 수행할 수 없다.
도 3은 도 1에 도시된 송신 코일 (11), 수신 코일 (23), 송신 회로 (13) 및 수신 회로 (21) 의 구체적인 구성을 도시하는 회로도이다. 도 4는 도 3에 도시된 회로의 컴포넌트의 동작 파형을 도시한다.
송신 회로 (13) 는 트랜지스터 (111 내지 114) 를 포함한다. 각각의 트랜지스터는 송신 데이터 (Txdata) 에 의해 직접 구동되어 송신 데이터 (Txdata) 와 동일한 파형을 갖는 송신 전류 (IT) 를 송신 코일 (11) 에 인가한다. 송신 전류 (IT) 는 송신 코일 (11) 과 유도 결합되는 수신 코일 (23) 에서 포지티브 또는 네거티브의 펄스 전압 (VR) 을 유도한다.
수신 회로 (21) 는 트랜지스터 (122 내지 127) 를 포함한다. 수신 코일 (23) 은 대략 전원 전압의 절반인 전압 VB로 바이어스된다. 송신 데이터 (Txdata) 가 전압 VB에 관하여 LOW에서 HIGH로 변한다면, 수신 코일 (23) 에서 포지티브 펄스 전압이 발생한다. 송신 데이터 (Txdata) 가 전압 VB에 관하여 HIGH에서 LOW로 변한다면, 수신 코일 (23) 에서 네거티브 펄스 전압이 발생한다.
수신 회로 (21) 는 히스테리시스 비교기로 역할을 하고, 게인 회로와 래치 회로를 포함한다. 게인 회로는 트랜지스터 (122 및 124) 및 트랜지스터 (125 및 127) 로 구성되는 인버터를 포함한다. 수신 코일 (23) 의 대면하는 단자들이 게인 회로의 인버터들의 게이트에 접속되고, 이 게인 회로가 입력 펄스 전압 (VR) 을 증폭한다. 펄스 전압 (VR) 이 일정한 임계값을 초과하면 수신 데이터 (Rxdata) 가 반전된다.
래치 회로는 그 게이트에서 인버터들의 출력들에 접속되는, 교차 접속된 PMOS 트랜지스터 (123 및 126) 에 의해 형성된다. 래치 회로는 수신 데이터 (Rxdata) 를 유지하는 기능을 갖고 펄스 전압 (VR) 으로부터 디지털 데이터를 정확하게 복원할 수 있다.
래치 회로는 내부에 보유된 데이터에 따라서 입력 인버터를 위한 임계값을 변경한다. 도 4의 펄스 전압 (VR) 의 파형을 따라 나타낸 점선은 트랜지스터 (122 및 124) 에 의해 형성된 인버터를 위한 임계값의 변화를 나타낸다. 래치 회로가 처음에 수신 데이터 (Rxdata) 로서 LOW를 유지한다면, 래치 회로는 인버터를 위한 임계값을 +Vth 만큼 높게 설정한다. 포지티브 펄스 입력이 임계값을 초과한다면, 수신 데이터 (Rxdata) 는 HIGH로 반전된다. 이후, 래치 회로는 인버터의 임계값을 -Vth 만큼 낮게 설정하고 임계값을 초과하는 네거티브 펄스 전압이 입력될 때까지 수신 데이터 (Rxdata) 를 유지한다. 이 프로세스를 반복함으로써, 디지털 데이터를 포지티브 및 네거티브 펄스 전압으로부터 정확하게 복원할 수 있다.
수신 코일 (23) 에 의해 생성된 수신 전압 신호 (VR2) 는 다음 식으로 표현된다.
이 식에서, δ는 송신 코일 (11) 에 인가된 전류 (IT) 의 시간 변화율을 나타낸다. 대표적으로, k12=0.2, LT1 = LR2 = 10 nH 이고, σ = 10 mA/100 psec이다. 이러한 조건 하에서, VR2 = 0.2이다.
적층 전에 유도 결합 기반 무선 통신을 테스트하기 위해서, 송신 코일 (11) 과 수신 코일 (12) 사이의 유도 결합이 사용된다. 수신 코일 (12) 에 의해 생성된 수신 전압 신호 (VR1) 는 다음 식으로 표현된다.
이 식에서, δtest는 테스트 동안 송신 코일 (12) 에 인가된 전류 (IT) 의 시간 변화율을 나타낸다.
수신 코일 (12) 이 실제로 기판들 사이에서 무선 통신을 하는 동안 생성된 것과 동일한 수신 신호 (VR1) 을 생성하기 위해서, 즉, VR1 = VR2라는 요건을 만족하기 위해서는, 다음 조건을 만족해야 한다.
예를 들어, 수신 코일 (12, 23) 이 동일한 형상을 갖는 경우 (LR1 = LR2), 테스트 동안 송신 코일 (11) 에 인가된 전류 (IT) 의 시간 변화율이 통신 동안의 시간 변화율의 k12/k11 배라면, 통신 동안 수신 코일 (23) 에서 유도되는 수신 전압 신호 (VR2) 와 동등한 수신 전압 신호 (VR1) 를 수신 코일 (12) 이 생성한다. k12의 대표적인 값은 0.2이다. 도 2a에 도시된 경우에서, k11은 1에 가깝다. 이와 같이, 테스트 동안, 송신 코일 (11) 에 인가된 전류 (IT) 는 통신 동안의 시간 변화율의 약 1/5의 시간 변화율 (δ) 로 변경될 수 있다.
실제로, 설계 마진에는 제조 방법의 변동, 적층된 칩들의 오정렬, 전원 전압이나 온도의 변동 및 회로 노이즈와 같은 유도 결합의 품질을 감소시키는 인자가 통상적으로 제공된다. 비슷한 이유로, 테스트는 조금 엄격한 조건으로 실시하는 것이 일반적이다. 특히, 본 발명에 의해 해결되는 문제점들에 기재된 다수의 칩들의 적층을 포함하는 장치에 있어서, 장치의 불량률을 감소시키기 위해서는 칩의 불량률을 최소화하는 것이 유리하다. 따라서, 테스트는, VR1 < VR2, 즉 다음 조건이 만족해야 하는 조건 하에서 실시될 수도 있다.
실시예 2
도 5는 송신 회로 (13) 의 다른 예시적인 구성을 도시하는 회로도이다. 본 실시형태에서, 테스트 동안 송신 코일 (11) 에 인가된 전류 (IT) 의 시간 변화율은 통신 동안의 시간 변화율보다 더 정확하게 설정된다.
통신 동안, Test 단자에 LOW가 입력되고, 트랜지스터 (M3) 가 턴 온된다. 트랜지스터 (M2) 는 항상 온으로 유지되고, 따라서, 송신 데이터 (Txdata) 가 HIGH가 되어 노드 (N1) 의 상태가 HIGH로 상승할 때, 3개의 트랜지스터 (M1, M2, 및 M3) 가 턴 온되어 전류 (IT) 가 송신 코일 (11) 로 인가된다.
테스트 동안, Test 단자에 HIGH가 입력되고, 트랜지스터 (M3) 가 턴 오프된다. 트랜지스터 (M2) 는 항상 온으로 유지되고, 따라서, 송신 데이터 (Txdata) 가 HIGH가 되어 노드 (N1) 의 상태가 HIGH로 상승할 때, 2개의 트랜지스터 (M1, M2) 가 턴 온되어 전류 (IT) 가 송신 코일 (11) 로 인가된다. 예를 들어, 트랜지스터 (M1, M2, 및 M3) 가 각각 20 ㎛, 2 ㎛ 및 20 ㎛의 채널 폭을 갖는다면, 테스트 동안 전류 (IT) 의 값은 통신 동안의 전류 (IT) 의 값의 약 1/5로 설정될 수 있다.
20 ㎛의 채널 폭을 갖는 트랜지스터가 50 Ω의 온-저항값을 갖는다고 가정하면, 50 Ω의 저항값을 갖는 트랜지스터 (M1) 가 500 Ω의 저항값을 갖는 트랜지스터 (M2) 및 50 Ω의 저항값을 갖는 트랜지스터 (M3) 의 병렬 연결과 직렬로 접속되기 때문에, 통신 동안 트랜지스터의 총 저항값은 약 95 Ω이다. 따라서, 전원 전압이 1V인 경우, 전류 (IT) 는 약 10 mA이다.
테스트 동안, 50 Ω의 저항값을 갖는 트랜지스터 (M1) 가 500 Ω의 저항값을 갖는 트랜지스터 (M2) 와 직렬로 연결되기 때문에, 트랜지스터의 총 저항값은 550 Ω이다. 따라서, 전원 공급이 1V인 경우, 전류 (IT) 는 약 2 mA이다. 테스트 동안 전류 (IT) 는 통신 동안의 전류 (IT) 의 약 1/5이다. 이것은 트랜지스터의 비선형 효과나 코일의 저항을 무시한 근사 계산이지만, 회로 시뮬레이터를 이용함으로써 정확한 비가 용이하게 결정될 수 있다.
전류 (IT) 의 시간 변화율은 또한, LOW에서 HIGH로 변하기 위해 노드 (N1) 의 상태에 대하여 필요한 시간 (대표적으로, 100 psec) 에 의존한다. 통신 동안 그리고 테스트 동안 모두 노드 (N1) 의 상태가 LOW에서 HIGH로 변하는 경우 트랜지스터 (M1) 가 턴 온되기 때문에, 노드 (N1) 의 용량은 통신 동안과 테스트 동안 동일하다. 따라서, LOW에서 HIGH로 변하기 위해 노드 (N1) 의 상태에 대하여 필요한 시간 또한 통신 동안과 테스트 동안 동일하다.
상기 설명으로부터 알 수 있는 바와 같이, 트랜지스터 (M1, M2 및 M3) 의 채널 폭을 적절하게 설정함으로써 테스트 동안 제 1 송신 코일에 인가된 전류 (IT) 의 시간 변화율은 통신 동안의 시간 변화율의 k12/k11배로 설정될 수 있다. 예를 들어, 트랜지스터의 임계 전압이 칩들 마다 변하거나, 전원 전압이 시간에 따라 변하더라도, 전류 (IT) 의 시간 변화율의 비는 보다 덜 영향을 받는다.
실시예 3
도 6은 송신 회로 (13) 의 다른 예시적인 구성을 도시하는 회로도이다. Test 단자에 LOW가 입력되고, 트랜지스터 (M3) 가 턴 온되고, 트랜지스터 (M4) 가 턴 오프된다. 송신 데이터 (Txdata) 가 HIGH가 되어 노드 (N1) 의 상태가 HIGH로 상승하는 경우, 2개의 트랜지스터 (M1 및 M3) 가 턴 온되어 전류 (IT) 가 송신 코일 (11) 에 인가된다.
반면에, 테스트 동안, HIGH가 Test 단자에 입력되고, 트랜지스터 (M4) 가 턴 온 되고, 트랜지스터 (M3) 가 턴 오프된다. 송신 데이터 (Txdata) 가 HIGH가 되어 노드 (N1) 의 상태가 HIGH로 상승하는 경우, 2개의 트랜지스터 (M2 및 M4) 가 턴 온되어 전류 (IT) 가 송신 코일 (11) 에 인가된다.
예를 들어, 트랜지스터 (M1, M2, M3, 및 M4) 가 각각 20 ㎛, 4 ㎛, 20 ㎛, 및 4㎛의 채널 폭을 갖는다면, 테스트 동안 전류 (IT) 의 값은 통신 동안의 전류 (IT) 의 값의 약 1/5이 될 수 있다.
그러나, 이 회로에 있어서, LOW에서 HIGH로 변경하기 위해 노드 (N1) 의 상태에 대하여 필요한 시간은 테스트 동안과 통신 동안에 상이하다. 통신 동안, 트랜지스터 (M4) 가 턴 오프되고, 따라서, 트랜지스터 (M2) 는 턴 온되지 않는다. 트랜지스터가 턴 오프되고 채널을 제공하지 않는다면, 공핍층의 커패시턴스가 게이트와 반도체 기판 사이의 게이트 절연막의 커패시턴스와 직렬로 형성되므로, 게이트 용량은 트랜지스터가 턴 온되는 때보다 더 낮다. 다른 말로, 통신 동안의 트랜지스터 (M2) 의 게이트 용량은 테스트 동안 보다 더 낮다.
반면에, 테스트 동안, 트랜지스터 (M3) 가 턴 오프되므로, 트랜지스터 (M1) 는 턴 온되지 않는다. 따라서, 테스트 동안의 트랜지스터 (M1) 의 게이트 용량은 통신 동안 보다 더 낮다. 따라서, 노드 (N1) 에서의 용량은 통신 동안과 테스트 동안에 다르므로, 전류 (IT) 의 시간 변화율을 정확하게 설정하는 것이 용이하지 않다. 도 5에 도시된 회로가 이 점에 있어서는 도 6에 도시된 회로 보다 유익하다.
실시예 4
도 7은 도 1에 도시된 송신 코일 (11), 수신 코일 (23), 송신 회로 (13) 및 수신 회로 (21) 의 다른 구체적인 구성을 도시하는 회로도이다. 도 8은 도 7에 도시된 회로의 컴포넌트의 동작 파형을 도시한다.
송신 회로 (13) 는, 송신 데이터 (Txdata) 의 변화를 검출하여 펄스를 발생시키고, 송신 코일 (11) 의 일단은 전위를 변경하고 타단은 전원 (VDD 또는 VSS) 에 접속되는 회로 (에지 검출/펄스 발생 회로) 를 포함한다.
수신 회로 (21) 는 히스테리시스 비교기 및 분주 회로를 포함한다. 수신 코일 (23) 은 양단이 히스테리시스 비교기에 접속되고, 분주 회로는 히스테리시스 비교기의 출력 신호의 상승 에지 (LOW로부터 HIGH로 신호가 변화하는 시점) 또는 하강 에지 (HIGH로부터 LOW로 신호가 변화하는 시점) 에 디지털 데이터를 반전시킨다. 수신 회로 (21) 는 분주 회로를 통해 수신 데이터 (Rxdata) 를 출력한다.
예를 들어, 에지 검출/펄스 발생 회로는 2개 입력의 exclusive-OR 게이트를 갖고, 송신 데이터 (Txdata) 는 τ의 시간 지연을 갖는 exclusive-OR 게이트의 2개 입력에 입력되고, 에지 검출/펄스 발생 회로는 τ의 지속기간을 갖는 펄스 신호를 출력한다. 따라서, 출력 스테이지의 NMOS 트랜지스터 (N0) 가 온되고 시간 τ 동안 송신 코일 (11) 에 전류 (IT) 를 인가한 후 턴 오프된다. 이후에도, 전류 (IT) 는 송신 코일 (11) 의 인덕턴스 때문에 잠시 동안은 송신 코일 (11) 로 계속 흐르지만 결국 0으로 감소한다.
출력 스테이지는 NMOS 트랜지스터만으로 형성될 수도 있다. 그러나, 그 경우, NMOS 트랜지스터가 턴 오프된 후, 송신 코일 (11) 의 인덕턴스 및 기생 커패시턴스 때문에 송신 코일 (11) 의 전압 (VR) 또는 전류 (IT) 가 공진하여 송신 및 수신을 방해할 수도 있다. 공진을 방지하기 위해서, PMOS 트랜지스터 (P0) 를 출력 스테이지에 추가하여 인버터 회로를 형성하여, 트랜지스터 (N0) 가 턴 오프 될 때 트랜지스터 (P0) 를 턴 온시킬 수 있다. 트랜지스터 (P0) 의 채널 폭은, 송신 코일 (11) 이 공진되는 것을 방지하기에 충분할 만큼 작게 할 수 있다.
도 8에 도시된 바와 같이, 히스테리시스 비교기는 송신 데이터 (Txdata) 가 변할 때마다 펄스 신호를 출력한다. 펄스 신호는 약 0.5τ의 폭을 갖는다. 송신 데이터 (Txdata) 는 펄스의 상승 에지 또는 하강 에지에서 교대로 인버팅되는 디지털 데이터를 생성함으로써 복원될 수 있다.
실시예 5
도 9는 송신 회로 (13) 의 다른 예시적인 구성을 도시하는 회로도이다.
통신 동안, LOW가 Test 단자에 입력되고, 트랜지스터 (M3) 가 턴 온된다. 트랜지스터 (M2) 가 항상 온을 유지하기 때문에, 송신 데이터 (Txdata) 가 HIGH가 되어 노드 (N1) 의 상태가 HIGH로 상승하는 경우, 3개의 트랜지스터 (M1, M2, 및 M3) 가 턴 온되어 전류 (IT) 가 송신 코일 (11) 에 인가된다.
테스트 동안, HIGH가 Test 단자에 입력되고, 트랜지스터 (M3) 가 턴 오프된다. 트랜지스터 (M2) 가 항상 온을 유지하기 때문에, 송신 데이터 (Txdata) 가 HIGH가 되어 노드 (N1) 의 상태가 HIGH로 상승하는 경우, 2개의 트랜지스터 (M1 및 M2) 가 턴 온되어 전류 (IT) 가 송신 코일 (11) 에 인가된다.
실시예 6
도 10 및 11은 도 1에 도시된 기판 (10) 상에 제공된 송신 코일(들) 및 수신 코일(들) 의 다른 예시적인 구성을 도시한다.
결합 계수 (k11) 는 도 2a에 도시된 경우에는 1에 가깝고 도 2b에 도시된 경우에는 0에 가깝다. 따라서, k12/k11은 1보다 더 크다. 예를 들어, k11은 0.02이고 k12는 0.2인 경우, k12/k11은 10이다. 이것은, 테스트 시에는 송신시보다 10 배 더 많이 크게 전류의 변화를 주어, 회로가 더 큰 면적을 갖고 비용이 상승하는 요인이 된다.
이외에도, 이렇게 높은 전류를 공급할 수 있는 회로가 항상 준비될 수 있는 것은 아니다. 이러한 회로가 준비될 수 없는 경우, 테스트용 코일과 테스트용 송신 또는 수신 회로가 수신 코일 (12) 또는 송신 코일 (11) 근처에 추가적으로 제공된다. 구체적으로, 테스트용 수신 코일 (12') 및 테스트용 수신 회로 (14') 가 도 10a에 도시된 바와 같이 송신 코일 (11) 근처에 제공되거나, 테스트용 송신 코일 (11') 및 테스트용 송신 회로 (13') 가 도 10b에 도시된 바와 같이 수신 코일 (12) 근처에 제공되어, 수신기 및 송신기를 별개로 테스트한다.
송신기 또는 수신기 중 어느 하나가 기판 (10) 상에 제공되는 경우, 테스트를 위해 테스트용 수신기 또는 테스트용 송신기 중 어느 하나가 추가된다. 대안으로, 도 11에 도시된 바와 같이, 테스트용 송신 코일 (11''), 테스트용 송신 회로 (13''), 테스트용 수신 코일 (12'') 및 테스트용 수신 회로 (14'') 가 송신 코일 (11) 과 수신 코일 (12) 사이에 접속되어 수신기 및 송신기를 한번에 테스트할 수도 있다.
실시형태 7
도 12는 본 발명의 다른 실시형태의 구성을 도시하는 블록도이다.
본 실시형태는 한번에 복수의 송수신기들을 테스트하도록 설계된다. 각각 도 1에 도시된 기판 (10) 과 동등한 복수의 자기 결합 송수신기 (1101 내지 110n) 가 기판 (100) 상에 장착되고 서로 직렬로 접속된다. 각각 도 1에 도시된 기판 (20) 과 동등한 복수의 피측정부 (2201 내지 220n) 가 기판 (200) 상에 장착되고, 대응하는 자기 결합 송수신기 (1101 내지 110n) 와 자기 결합된다.
자기 결합 송수신기 (1101 내지 110n) 이외에, 테스트 데이터 생성기 (120) 및 비교기 (130) 가 기판 (110) 상이 장착된다.
자기 결합 송수신기 (1101 내지 110n) 는 동일한 구성을 갖는다. 예로써, 자기 결합 송수신기 (1101) 의 내부 구성을 아래에 설명할 것이다.
자기 결합 송수신기 (1101) 는, 도 1에 도시된 송신 코일 (11), 수신 코일 (12), 송신 회로 (13) 및 수신 회로 (14) 와 각각 동일한 기능을 하는 송신 코일 (1111), 수신 코일 (1121), 송신 회로 (1131) 및 수신 회로 (1141), 및 스위치 회로 (1161) 를 포함한다.
스위치 회로 (1161) 는 테스트 데이터 생성기 (120) 로부터의 신호가 입력되는 테스트 데이터 입력 단자, 테스트 결과가 출력되는 테스트 데이터 출력 단자, 및 정상적인 통신 동작을 위해 사용되는 데이터 입력 단자 및 데이터 출력 단자를 구비하고, 테스트 시에 활성되는 테스트 인에이블 단자에 접속된다.
복수의 자기 결합 송수신기들은, 각각의 자기 결합 송수신기의 테스트 데이터 출력 단자를 다음의 자기 결합 송수신기의 테스트 데이터 출력 단자에 접속함으로써 서로 직렬로 접속된다 (예를 들어, 자기 결합 송수신기 (1101) 의 테스트 데이터 출력 단자는 자기 결합 송수신기 (1102) 의 테스트 데이터 입력 단자에 접속된다). 마지막의 자기 결합 송수신기 (110n) 의 테스트 데이터 출력 단자는 비교기 (130) 의 일 입력부에 접속된다. 비교기 (130) 의 다른 입력부는 테스트 데이터 생성기 (120) 의 출력부에 접속된다. 비교기 (130) 는 2개의 입력부를 비교하여, 그 입력들이 서로 일치하는지 여부를 판정하고 그 판정 결과를 테스트 결과 출력으로서 출력한다.
상술된 바와 같이 구성된 본 실시형태에 따르면, 복수의 자기 결합 송수신기들 (1101 내지 110n) 이 서로 직렬로 접속되고, 자기 결합 송수신기 (1101 내지 110n) 및 피측정부 (2201 내지 220n) 모두의 송/수신 기능이 한번에 테스트될 수 있다. 이 실시형태는 상기 서술한 임의의 실시형태들에 적용될 수 있다.
본 실시형태에 따른 테스트 데이터 생성기 (120) 는 의사 랜덤 데이터 생성기 회로일 수도 있다. 스위치 회로 및 비교기 (130) 는 디지털 CMOS 회로로부터 용이하게 준비될 수 있다. 도 5, 6 및 9에 도시된 송신 회로의 테스트 단자가 테스트 인에이블 단자에 접속된다면, 시간 변화율 (δ) 은 테스트 동안과 통신 동안에 상이할 수 있다.
실시형태 8
도 1에 도시된 바와 같이, 테스트 동안에 제 1 수신 코일이, 서로 유도 결합된 기판들 간에 통신 시에 생성된 것과 동일한 수신 신호 (VR1) 를 생성하기 위해서, 즉, VR1 = VR2라는 요건을 만족시키기 위해서, 식 (3) 으로 표현되는 조건을 만족해야 한다.
다음 조건과 같이, 실제 통신 시 보다 더 용이한 조건으로 테스트가 실시될 수도 있다.
도 2a에 도시된 경우에서, σ 값이 통신 시의 σ 값보다 0.2 배 더 큰 조건 하에서 테스트가 실시된다. 테스트 동안과 통신 동안에 동일한 송신 회로가 사용된다면 이 조건을 만족한다. 본 실시형태는, 다른 회로가 송신 회로에 추가될 필요가 없다는 이점이 있다. 그러나, 본 실시형태에 따르면, 오픈 회로 또는 쇼트 회로 그리고 트랜지스터의 게이트 산화막의 파괴와 같은 기능적인 결함만이 검출될 수 있다.
11, 22 송신 코일
12, 23 수신 코일
13, 21 송신 회로
14, 21 수신 회로
15 판정 회로
12, 23 수신 코일
13, 21 송신 회로
14, 21 수신 회로
15 판정 회로
Claims (7)
- 제 1 기판;
배선에 의해 형성되고 신호를 송신하는 제 1 송신 코일;
상기 제 1 송신 코일에 신호를 출력하는 제 1 송신 회로;
제 1 수신 코일로서, 상기 제 1 수신 코일이 상기 제 1 송신 코일에 유도 결합되는 위치에서 배선에 의해 형성되고 상기 제 1 송신 코일로부터 상기 신호를 수신하는, 상기 제 1 수신 코일;
상기 제 1 수신 코일로부터 상기 신호를 수신하는 제 1 수신 회로; 및
상기 제 1 송신 회로에 입력된 데이터와 상기 제 1 수신 회로로부터 출력되는 데이터를 비교하는 제 1 판정 회로를 포함하고,
상기 제 1 송신 코일, 상기 제 1 송신 회로, 상기 제 1 수신 코일, 상기 제 1 수신 회로 및 상기 제 1 판정 회로는 상기 제 1 기판 상에 장착되는, 전자 회로. - 제 1 항에 있어서,
제 2 기판;
제 2 수신 코일로서, 상기 제 2 수신 코일이 상기 제 1 송신 코일에 유도 결합되는 위치에서 배선에 의해 형성되고 상기 제 1 송신 코일로부터 상기 신호를 수신하는, 상기 제 2 수신 코일; 및
상기 제 2 수신 코일로부터 신호를 수신하는 제 2 수신 회로를 더 포함하고,
상기 제 2 수신 코일 및 상기 제 2 수신 회로는 상기 제 2 기판 상에 장착되는, 전자 회로. - 제 1 항에 있어서,
제 2 기판;
제 2 송신 코일로서, 상기 제 2 송신 코일이 상기 제 1 수신 코일에 유도 결합되는 위치에서 배선에 의해 형성되고 신호를 상기 제 1 수신 코일에 송신하는, 상기 제 2 송신 코일; 및
상기 제 2 송신 코일에 신호를 출력하는 제 2 송신 회로를 더 포함하고,
상기 제 2 송신 코일 및 상기 제 2 송신 회로는 상기 제 2 기판 상에 장착되는, 전자 회로. - 제 1 항에 있어서,
제 2 기판;
제 2 수신 코일로서, 상기 제 2 수신 코일이 상기 제 1 송신 코일에 유도 결합되는 위치에서 배선에 의해 형성되고 상기 제 1 송신 코일로부터 상기 신호를 수신하는, 상기 제 2 수신 코일;
상기 제 2 수신 코일로부터 신호를 수신하는 제 2 수신 회로;
제 2 송신 코일로서, 상기 제 2 송신 코일이 상기 제 1 수신 코일에 유도 결합되는 위치에서 배선에 의해 형성되고 상기 제 1 수신 코일로 신호를 송신하는, 상기 제 2 송신 코일; 및
상기 제 2 송신 코일에 신호를 출력하는 제 2 송신 회로를 더 포함하고,
상기 제 2 수신 코일, 상기 제 2 수신 회로, 상기 제 2 송신 코일 및 상기 제 2 송신 회로는 상기 제 2 기판 상에 장착되는, 전자 회로. - 제 2 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 제 1 송신 회로는 상기 제 1 송신 코일에 인가된 전류의 시간 변화율 (δ) 을 임의의 값으로 설정할 수 있는, 전자 회로. - 제 5 항에 기재된 전자 회로에서 실시되는 통신 기능 검사 방법으로서,
테스트 동안 상기 제 1 송신 코일에 인가된 전류의 시간 변화율 (δtest) 은 상기 제 1 기판으로부터 상기 제 2 기판으로의 통신 동안 상기 제 1 송신 코일에 인가된 전류의 시간 변화율 (δ) 의배로 설정되고, k11은 상기 제 1 송신 코일과 상기 제 1 수신 코일 사이의 유도 결합의 결합 계수를 나타내고, k12는 상기 제 1 송신 코일과 상기 제 2 수신 코일 사이의 유도 결합의 결합 계수를 나타내고, LR1은 상기 제 1 수신 코일의 인덕턴스를 나타내고, 그리고 LR2는 상기 제 2 수신 코일의 인덕턴스를 나타내고, 상기 제 1 기판과 상기 제 2 기판 사이의 통신 기능은 상기 제 1 송신 회로로부터 송신된 신호와 상기 제 1 수신 회로에 의해 수신된 신호를 비교하는 상기 제 1 판정 회로에 의해 검사되는, 통신 기능 검사 방법.
- 제 5 항에 기재된 전자 회로에서 실시되는 통신 기능 검사 방법으로서,
테스트 동안 상기 제 1 송신 코일에 인가된 전류의 시간 변화율 (δtest) 은 상기 제 1 기판으로부터 상기 제 2 기판으로의 통신 동안 상기 제 1 송신 코일에 인가된 전류의 시간 변화율 (δ) 과 동일하게 설정되고, 상기 제 1 기판과 상기 제 2 기판 사이의 통신 기능은 상기 제 1 송신 회로로부터 송신된 신호와 상기 제 1 수신 회로에 의해 수신된 신호를 비교하는 상기 제 1 판정 회로에 의해 검사되는, 통신 기능 검사 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2008-270751 | 2008-10-21 | ||
| JP2008270751A JP5326088B2 (ja) | 2008-10-21 | 2008-10-21 | 電子回路と通信機能検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110074622A KR20110074622A (ko) | 2011-06-30 |
| KR101607723B1 true KR101607723B1 (ko) | 2016-03-30 |
Family
ID=42119233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020117011603A KR101607723B1 (ko) | 2008-10-21 | 2009-09-08 | 전자 회로와 통신 기능 검사 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8611816B2 (ko) |
| JP (1) | JP5326088B2 (ko) |
| KR (1) | KR101607723B1 (ko) |
| WO (1) | WO2010047186A1 (ko) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2645588A1 (de) * | 2012-03-30 | 2013-10-02 | Comprion GmbH | Verfahren und Vorrichtung zur Funktionsüberprüfung einer NFC-Einrichtung |
| KR102048443B1 (ko) | 2012-09-24 | 2020-01-22 | 삼성전자주식회사 | 근거리 무선 송수신 방법 및 장치 |
| US9509375B2 (en) * | 2013-08-01 | 2016-11-29 | SK Hynix Inc. | Wireless transceiver circuit with reduced area |
| JP6445883B2 (ja) | 2015-01-30 | 2018-12-26 | 東芝メモリ株式会社 | 受信回路及び通信システム |
| US10027381B2 (en) * | 2016-07-27 | 2018-07-17 | Micron Technology, Inc. | Method and apparatus for inductive coupling signal transmission |
| JP6897628B2 (ja) | 2018-04-26 | 2021-07-07 | 株式会社デンソー | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004063675A (ja) | 2002-07-26 | 2004-02-26 | Nissan Motor Co Ltd | 電力変換器の配線電極構造及び電力変換器の配線電極の製造方法 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003060048A (ja) * | 2001-08-09 | 2003-02-28 | Oht Inc | 検査システム及び検査方法 |
| JP4036112B2 (ja) * | 2003-02-14 | 2008-01-23 | 富士ゼロックス株式会社 | 故障診断システム |
| JP2005030877A (ja) * | 2003-07-11 | 2005-02-03 | Hitachi Ltd | 無線制御テスト機能を備えた半導体集積回路装置 |
| CN100514946C (zh) * | 2003-08-04 | 2009-07-15 | 爱德万测试株式会社 | 测试方法、通信元件及测试*** |
| JP4131544B2 (ja) | 2004-02-13 | 2008-08-13 | 学校法人慶應義塾 | 電子回路 |
| JP4193060B2 (ja) | 2004-06-04 | 2008-12-10 | 学校法人慶應義塾 | 電子回路 |
| JP4677598B2 (ja) | 2004-08-05 | 2011-04-27 | 学校法人慶應義塾 | 電子回路 |
| JP4124365B2 (ja) | 2004-08-24 | 2008-07-23 | 学校法人慶應義塾 | 電子回路 |
| JP5024740B2 (ja) | 2004-09-30 | 2012-09-12 | 学校法人慶應義塾 | Ｌｓｉチップ試験装置 |
| JP2006173986A (ja) | 2004-12-15 | 2006-06-29 | Keio Gijuku | 電子回路 |
| JP2007049422A (ja) * | 2005-08-10 | 2007-02-22 | Sony Corp | 通信システム、送信装置および方法、並びに、受信装置および方法 |
| JP4784773B2 (ja) * | 2005-09-02 | 2011-10-05 | 日本電気株式会社 | 伝送方法、インターフェース回路、半導体装置、半導体パッケージ、半導体モジュールおよびメモリモジュール |
| US9106296B2 (en) * | 2006-12-19 | 2015-08-11 | Qualcomm Incorporated | Beam space time coding and transmit diversity |
| EP1956523B1 (en) * | 2007-02-02 | 2013-05-29 | Semiconductor Energy Laboratory Co., Ltd. | Wireless identification system, semiconductor device, and communication device |
| US7756480B2 (en) * | 2007-02-16 | 2010-07-13 | Samsung Electronics Co., Ltd. | System and method for transmitter leak-over cancellation |
| JP2008228038A (ja) * | 2007-03-14 | 2008-09-25 | Renesas Technology Corp | 半導体集積回路およびそのテスト方法 |
| JP2009173415A (ja) | 2008-01-25 | 2009-08-06 | Produce:Kk | 微小部品の整列装置および整列方法 |
-
2008
- 2008-10-21 JP JP2008270751A patent/JP5326088B2/ja active Active
-
2009
- 2009-09-08 WO PCT/JP2009/065645 patent/WO2010047186A1/ja active Application Filing
- 2009-09-08 KR KR1020117011603A patent/KR101607723B1/ko active IP Right Grant
- 2009-09-08 US US13/125,270 patent/US8611816B2/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004063675A (ja) | 2002-07-26 | 2004-02-26 | Nissan Motor Co Ltd | 電力変換器の配線電極構造及び電力変換器の配線電極の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US8611816B2 (en) | 2013-12-17 |
| KR20110074622A (ko) | 2011-06-30 |
| JP5326088B2 (ja) | 2013-10-30 |
| WO2010047186A1 (ja) | 2010-04-29 |
| US20110201271A1 (en) | 2011-08-18 |
| JP2010103148A (ja) | 2010-05-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101607723B1 (ko) | 전자 회로와 통신 기능 검사 방법 | |
| CN102778646B (zh) | 3d ic测试设备 | |
| US8531199B2 (en) | Method for testing through-silicon-via and the circuit thereof | |
| US20110080184A1 (en) | Method for testing through-silicon-via and the circuit thereof | |
| US9702931B2 (en) | Test circuit and method for semiconductor device | |
| US20060176676A1 (en) | Electronic circuit | |
| Miura et al. | A 195Gb/s 1.2 W 3D-stacked inductive inter-chip wireless superconnect with transmit power control scheme | |
| US20070232240A1 (en) | Probing system for integrated circuit devices | |
| US20140266291A1 (en) | Method, device and system for automatic detection of defects in tsv vias | |
| US8467256B2 (en) | Electronic circuit | |
| US7904768B2 (en) | Probing system for integrated circuit devices | |
| US8593166B2 (en) | Semiconductor wafer, semiconductor circuit, substrate for testing and test system | |
| US10436836B2 (en) | Unbalanced multiplexer and scan flip-flops applying the same | |
| KR102468687B1 (ko) | 집적회로 칩 및 이를 포함하는 반도체 장치 | |
| US7464314B2 (en) | Method for validating an integrated circuit and related semiconductor product thereof | |
| JPWO2007145086A1 (ja) | 半導体装置、信号伝送装置および信号伝送方法 | |
| US11422181B2 (en) | Semiconductor devices including through electrodes | |
| US20080088333A1 (en) | Semiconductor device and test method thereof | |
| KR20200060852A (ko) | 반도체 장치 및 반도체 장치의 동작 방법 | |
| WO2010119625A1 (ja) | 半導体装置及びそのテスト方法 | |
| US9194912B2 (en) | Circuits for self-reconfiguration or intrinsic functional changes of chips before vs. after stacking | |
| US20220359318A1 (en) | Integrated circuit | |
| Kasuga et al. | A wafer test method of inductive-coupling link | |
| KR101100714B1 (ko) | 번인보드용 인터페이스 장치 | |
| Huang et al. | Loopback test for 3D stacked integrated circuits |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20200227 Year of fee payment: 5 |