KR101607536B1 - 적층 세라믹 콘덴서 및 적층 세라믹 콘덴서의 제조방법 - Google Patents

적층 세라믹 콘덴서 및 적층 세라믹 콘덴서의 제조방법 Download PDF

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Abstract

세라믹 유전체층이 보다 박층화되고, 고전계 강도의 전압이 인가된 경우에도, 뛰어난 내구성과, 양호한 유전특성을 나타내는 적층 세라믹 콘덴서를 제공한다. 복수의 세라믹 유전체층(2)이 적층된 세라믹 적층체(5)와, 세라믹 적층체(5)의 내부에, 세라믹 유전체층(2)을 통하여 서로 대향하도록 배치된 복수의 내부전극(3, 4)과, 세라믹 적층체의 외표면에 내부전극과 도통하도록 배치된 외부전극(6, 7)을 포함하는 적층 세라믹 콘덴서에 있어서, 내부전극이 Ni와 Sn을 함유하고, 내부전극의, 세라믹 유전체층과 대향하는 표면으로부터 20㎚ 깊이 영역에서의, Sn/(Ni+Sn)비가, 몰비로 0.001 이상인 영역의 비율이 75% 이상이면서, 내부전극의 두께 방향의 중앙영역에서의, Sn/(Ni+Sn)비가, 몰비로 0.001 이상인 영역의 비율이 40% 미만이라는 요건을 만족시키도록 한다.

Description

적층 세라믹 콘덴서 및 적층 세라믹 콘덴서의 제조방법{LAMINATED CERAMIC CAPACITOR AND PRODUCTION METHOD FOR LAMINATED CERAMIC CAPACITOR}
본 발명은 적층 세라믹 콘덴서 및 적층 세라믹 콘덴서의 제조방법에 관한 것이다.
최근의 일렉트로닉스 기술의 진전에 따라, 적층 세라믹 콘덴서에는 소형화 및 대용량화가 요구되고 있다. 이러한 요구들을 충족하기 위해서, 적층 세라믹 콘덴서를 구성하는 세라믹 유전체층의 박층화가 진척되고 있다. 그러나, 세라믹 유전체층을 박층화하면, 1층당 가해지는 전계(電界) 강도가 상대적으로 높아진다. 따라서, 전압 인가시에서의 내구성, 신뢰성의 향상이 요구된다.
적층 세라믹 콘덴서로는 예를 들면, 적층되어 있는 복수의 세라믹 유전체층과, 세라믹 유전체층간의 계면을 따라 형성되어 있는 복수의 내부전극을 가지는 적층체와, 적층체의 외표면에 형성되고, 내부전극과 전기적으로 접속되어 있는 복수의 외부전극을 포함한 적층 세라믹 콘덴서가 알려져 있다(특허문헌 1 참조). 그리고, 이 특허문헌 1의 적층 세라믹 콘덴서에 있어서는 내부전극으로서, Ni를 주성분으로서 이용한 것이 개시되어 있다.
일본국 공개특허공보 평11-283867호
그러나, Ni를 주성분으로서 이용한 내부전극을 포함하는 상기 특허문헌 1의 적층 세라믹 콘덴서에 있어서는, 최근의 소형화 및 대용량화의 요구에 응하기 위해서는 고전압 인가시에서의 내구성이 아직 불충분하다는 문제가 있다.
본 발명은 상기 과제를 해결하기 위해서 이루어진 것으로, 세라믹 유전체층이 보다 박층화되고, 고전계 강도의 전압이 인가된 경우에도, 뛰어난 내구성과, 양호한 유전특성을 나타내는 적층 세라믹 콘덴서를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해서, 본 발명의 적층 세라믹 콘덴서는,
복수의 세라믹 유전체층이 적층된 세라믹 적층체와, 상기 세라믹 적층체의 내부에, 상기 세라믹 유전체층을 통하여 서로 대향하도록 배치된 복수의 내부전극과, 상기 세라믹 적층체의 외표면에 상기 내부전극과 도통(導通)하도록 배치된 외부전극을 포함하는 적층 세라믹 콘덴서로서,
상기 내부전극이 Ni와 Sn을 함유하고 있는 동시에,
상기 내부전극의, 상기 세라믹 유전체층과 대향하는 표면으로부터 20㎚ 깊이 영역에서의, Sn과 Ni의 합계량에 대한 Sn의 비인 Sn/(Ni+Sn)비가, 몰비로 0.001 이상인 영역의 비율이 75% 이상이면서,
상기 내부전극의 두께 방향의 중앙영역에서의, Sn과 Ni의 합계량에 대한 Sn의 비인 Sn/(Ni+Sn)비가, 몰비로 0.001 이상인 영역의 비율이 40% 미만인 것을 특징으로 하고 있다.
또, 본 발명의 적층 세라믹 콘덴서의 제조방법은,
복수의 세라믹 유전체층이 적층된 세라믹 적층체와, 상기 세라믹 적층체의 내부에, 상기 세라믹 유전체층을 통하여 서로 대향하도록 배치된 복수의 내부전극과, 상기 세라믹 적층체의 외표면에 상기 내부전극과 도통하도록 배치된 외부전극을 포함하고,
상기 내부전극이 Ni와 Sn을 함유하고 있는 동시에,
상기 내부전극의, 상기 세라믹 유전체층과 대향하는 표면으로부터 20㎚ 깊이 영역에서의, Sn과 Ni의 합계량에 대한 Sn의 비인 Sn/(Ni+Sn)비가, 몰비로 0.001 이상인 영역의 비율이 75% 이상이면서,
상기 내부전극의 두께 방향의 중앙영역에서의, Sn과 Ni의 합계량에 대한 Sn의 비인 Sn/(Ni+Sn)비가, 몰비로 0.001 이상인 영역의 비율이 40% 미만인 적층 세라믹 콘덴서를 제조하기 위한 방법이며,
적층되어, 소성 후에 상기 세라믹 유전체층이 되는 복수의 미소성 세라믹 유전체층과, 도전성 페이스트를 도포함으로써 형성되어, 상기 미소성 세라믹 유전체층간의 복수의 계면을 따라 배치된 복수의 미소성 내부전극 패턴을 가지는 미소성 세라믹 적층체를 형성하는 공정과,
상기 미소성 세라믹 적층체를 소성함으로써, 상기 세라믹 적층체를 얻는 공정을 포함하는 동시에,
상기 도전성 페이스트로서, 상기 미소성 세라믹 유전체층을 구성하는 세라믹 재료분말과 동일 조성 또는 그에 준하는 조성을 가지는 세라믹 재료분말에 Sn성분을 배합한, Sn성분 배합 공재(共材)를 함유하는 도전성 페이스트를 이용하는 것을 특징으로 하고 있다.
한편, 본 발명에 있어서, 도전성 페이스트에 포함되는 Sn성분 배합 공재란, 미소성 세라믹 유전체층을 구성하는 세라믹 재료분말(유전체층용 세라믹 재료분말)과 동일한 세라믹 재료분말, 혹은 유전체층용 세라믹 재료분말과 조성을 동일하게 한 세라믹 재료분말, 또한, 유전체층용 세라믹 재료분말과 유사한 조성을 가지는 세라믹 재료분말 등의 재료에, 예를 들면, SnO2와 같은 Sn화합물을 배합한 재료를 의미하는 넓은 개념이다.
또, 본 발명의 다른 적층 세라믹 콘덴서는,
복수의 세라믹 유전체층이 적층된 세라믹 적층체와, 상기 세라믹 적층체의 내부에, 상기 세라믹 유전체층을 통하여 서로 대향하도록 배치된 복수의 내부전극과, 상기 세라믹 적층체의 외표면에 상기 내부전극과 도통하도록 배치된 외부전극을 포함하는 적층 세라믹 콘덴서이며,
상기 내부전극이 Ni와 Sn을 함유하고 있는 동시에, Sn이 Ni에 고용(固溶)하고 있고,
상기 내부전극의, 상기 세라믹 유전체층과의 계면으로부터 2㎚ 깊이 영역에서의, Sn과 Ni의 합계량에 대한 Sn의 비율이 2원자% 이상이면서,
상기 내부전극의, 상기 세라믹 유전체층과의 계면으로부터 2㎚ 깊이 영역에서의, Sn과 Ni의 합계량에 대한 Sn의 비율이, 상기 내부전극의, 상기 세라믹 유전체층과의 계면으로부터 20㎚ 이상의 깊이 영역에서의 Sn의 비율보다도 1.0원자% 이상 큰 것을 특징으로 하고 있다.
또, 본 발명의 다른 적층 세라믹 콘덴서의 제조방법은,
복수의 세라믹 유전체층이 적층된 세라믹 적층체와, 상기 세라믹 적층체의 내부에, 상기 세라믹 유전체층을 통하여 서로 대향하도록 배치된 복수의 내부전극과, 상기 세라믹 적층체의 외표면에 상기 내부전극과 도통하도록 배치된 외부전극을 포함하고, 상기 내부전극이 Ni와 Sn을 함유하면서, Sn이 Ni에 고용하고 있는 적층 세라믹 콘덴서의 제조방법이며,
적층되어, 소성 후에 상기 세라믹 유전체층이 되는 복수의 미소성 세라믹 유전체층과, 도전성 페이스트를 도포함으로써 형성되어, 상기 미소성 세라믹 유전체층간의 복수의 계면을 따라 배치된 복수의 미소성 내부전극 패턴을 가지는 미소성 세라믹 적층체를 형성하는 공정과,
상기 미소성 세라믹 적층체를 소성함으로써, 상기 세라믹 적층체를 얻는 공정을 포함하고,
상기 도전성 페이스트로서, 상기 미소성 세라믹 유전체층을 구성하는 세라믹 재료분말을 구성하는 적어도 일부의 원소를 함유하는 조성을 가지는 세라믹 재료분말에 Sn성분을 배합한, Sn성분 배합 공재를 함유하는 도전성 페이스트를 이용하는 동시에,
상기 미소성 세라믹 적층체를 소성함으로써, 상기 세라믹 적층체를 구성하는 상기 내부전극의, 상기 세라믹 유전체층과의 계면으로부터 2㎚ 깊이 영역에서의, Sn과 Ni의 합계량에 대한 Sn의 비율이 2원자% 이상이면서, 상기 내부전극의, 상기 세라믹 유전체층과의 계면으로부터 2㎚ 깊이 영역에서의, Sn과 Ni의 합계량에 대한 Sn의 비율이, 상기 내부전극의, 상기 세라믹 유전체층과의 계면으로부터 20㎚ 이상의 깊이 영역에서의 Sn의 비율보다도 1.0원자% 이상 큰 상기 세라믹 적층체가 얻어지도록 구성되어 있는 것을 특징으로 하고 있다.
본 발명의 적층 세라믹 콘덴서는, 내부전극이 Ni와 Sn을 함유하고 있는 동시에, 내부전극의, 세라믹 유전체층과 대향하는 표면으로부터 20㎚ 깊이 영역(계면 근방영역)에서의, Sn/(Ni+Sn)비가 몰비로 0.001 이상인 영역의 비율이 75% 이상이며, 내부전극의 두께 방향의 중앙영역(전극 내부영역)에서, Sn/(Ni+Sn)비가 몰비로 0.001 이상인 영역의 비율이 40% 미만이라는 요건을 만족하도록 하고 있으므로, 고정전용량을 얻는 것이 가능하며, 고온 부하 수명이 뛰어난 신뢰성이 높은 적층 세라믹 콘덴서를 얻을 수 있게 된다.
즉, 본 발명에 있어서는, 내부전극이 Ni-Sn 합금화함으로써 세라믹 유전체층과 내부전극의 계면의 상태가 변화되고, 그것이 고온 부하 수명의 향상에 기여하고 있는 것으로 생각된다. 특히, 내부전극의 세라믹 유전체층과의 계면 근방영역에 Ni-Sn 합금이 많이 존재하는 것이, 고온 부하 수명의 향상에 있어서 중요한 역할을 하고 있다고 추측된다.
한편, 내부전극의 두께 방향의 중앙영역(전극 내부영역)은, 고온 부하 수명의 향상에 특별히 기여하지 않기 때문에, 반드시 Ni-Sn 합금이 많이 존재하고 있을 필요는 없다.
한편, 내부전극의 계면 근방영역에, 전극 내부영역보다도 높은 확률로 Sn이 존재함으로써, 높은 정전용량이 얻어지는 이유는 반드시 명확하지 않지만, 내부전극의 계면 근방영역과 전극 내부영역에서 Sn이 존재하는 비율이 다름으로써(계면 근방영역에 전극 내부영역보다도 높은 확률로 Sn이 존재함으로써), 계면 근방영역과 전극 내부영역에서, 결정(結晶) 격자에서의 격자 상수에 차이가 생기고, 적층 세라믹 콘덴서 내부에서 잔류 응력의 분포 상태가 변화됨에 의한 것이 아닐까라고 추측된다.
또, 본 발명의 적층 세라믹 콘덴서의 제조방법은, 복수의 미소성 세라믹 유전체층과, 도전성 페이스트를 도포함으로써 형성되고, 미소성 세라믹 유전체층간의 복수의 계면을 따라 배치된 복수의 미소성의 내부전극 패턴을 가지는 미소성 세라믹 적층체를 형성하는 공정과, 미소성 세라믹 적층체를 소성함으로써, 세라믹 적층체를 얻는 공정을 포함하는 동시에, 도전성 페이스트로서, 미소성 세라믹 유전체층을 구성하는 세라믹 재료분말과 동일 조성 또는 그에 준하는 조성을 가지는 세라믹 재료분말에 Sn성분을 배합한, Sn성분 배합 공재를 함유하는 도전성 페이스트를 이용하고 있으므로, 내부전극의, 세라믹 유전체층과 대향하는 표면으로부터 20㎚ 깊이 영역(계면 근방영역)에서의, Sn/(Ni+Sn)비가, 몰비로 0.001 이상인 영역의 비율이 75% 이상이며, 내부전극의 두께 방향의 중앙영역(전극 내부영역)에서, Sn/(Ni+Sn)비가, 몰비로 0.001 이상인 영역의 비율이 40% 미만이라는 구성, 즉, 전극 내부영역보다도, 내부전극의 계면 근방영역에 높은 확률로 Sn이 존재한다는 구성을 포함하고, 큰 정전용량을 얻는 것이 가능하며, 고온 부하 수명이 뛰어난 신뢰성이 높은 적층 세라믹 콘덴서를 확실하게 제조할 수 있다.
본 발명의 적층 세라믹 콘덴서의 제조방법에 있어서는, 상술한 바와 같이, 도전성 페이스트로서, 미소성 세라믹 유전체층을 구성하는 세라믹 재료분말과 동일 조성 또는 그에 준하는 조성을 가지는 세라믹 재료분말에 Sn성분을 배합한, Sn성분 배합 공재를 함유하는 도전성 페이스트를 이용하고 있으므로, 소성공정에서, 공재(Sn성분 배합 공재)가 친화성이 높은 세라믹 유전체층측으로 끌리는 동시에, 공재에 배합된 Sn성분도, 세라믹 유전체층측으로 끌린다. 그 결과, 내부전극의 내부(전극 내부영역)보다도, 세라믹 유전체층과의 계면(계면 근방영역)에 있어서 높은 확률로 Sn이 존재한다는 특유의 구성을 포함한 적층 세라믹 콘덴서를 확실하게, 게다가 효율적으로 제조하는 것이 가능하게 된다.
또, 본 발명의 다른 적층 세라믹 콘덴서는, 내부전극이 Ni와 Sn을 함유하고 있는 동시에, Sn이 Ni에 고용하고 있고, 내부전극의, 세라믹 유전체층과의 계면으로부터 2㎚ 깊이 영역에서의, Sn과 Ni의 합계량에 대한 Sn의 비율이 2원자% 이상이면서, 내부전극의, 세라믹 유전체층과의 계면으로부터 2㎚ 깊이 영역에서의, Sn과 Ni의 합계량에 대한 Sn의 비율이, 세라믹 유전체층과의 계면으로부터 20㎚ 이상의 깊이 영역에서의 Sn의 비율보다도 1.0원자% 이상 커지도록 구성되어 있기 때문에, 고정전용량을 얻는 것이 가능하며, 고온 부하 수명이 뛰어난 신뢰성이 높은 적층 세라믹 콘덴서를 제공할 수 있다.
본 발명의 다른 적층 세라믹 콘덴서에 있어서는, 내부전극이 Ni-Sn 합금화하면서, Sn의 비율이 상기 요건을 포함함으로써, 세라믹 유전체층과 내부전극의 계면의 상태가 변화되고, 그로 인해 고온 부하 수명의 향상이 초래된 것으로 생각된다. 특히, 내부전극의 세라믹 유전체층과의 계면으로부터 2㎚ 깊이 영역에 Ni-Sn 합금이 많이 존재하는 것이, 고온 부하 수명의 향상에 있어서 중요한 역할을 가지고 있다고 추측된다.
한편, 내부전극의 세라믹 유전체층과의 계면으로부터 20㎚ 이상의 깊이 영역은, 고온 부하 수명의 향상에 특별히 기여하지 않기 때문에, 반드시 Ni-Sn 합금이 많이 존재하고 있을 필요는 없다.
또, 본 발명의 적층 세라믹 콘덴서의 제조방법에 있어서는, 상술한 바와 같이, 도전성 페이스트로서, 미소성 세라믹 유전체층을 구성하는 세라믹 재료분말을 구성하는 적어도 일부의 원소를 함유하는 조성을 가지는 세라믹 재료분말에 Sn성분을 배합한, Sn성분 배합 공재를 함유하는 도전성 페이스트를 이용하는 동시에, 미소성 세라믹 적층체를 소성함으로써, 세라믹 적층체를 구성하는 내부전극의, 세라믹 유전체층과의 계면으로부터 2㎚ 깊이 영역에서의, Sn과 Ni의 합계량에 대한 Sn의 비율이 2원자% 이상이면서, 내부전극의, 세라믹 유전체층과의 계면으로부터 2㎚ 깊이 영역에서의, Sn과 Ni의 합계량에 대한 Sn의 비율이, 세라믹 유전체층과의 계면으로부터 20㎚ 이상의 깊이 영역에서의 Sn의 비율보다도 1.0원자% 이상 큰 세라믹 적층체가 얻어지도록 하고 있어, 소성공정에서, 공재(Sn성분 배합 공재)가 친화성이 높은 세라믹 유전체층측으로 끌리는 동시에, 공재에 배합된 Sn성분도, 세라믹 유전체층측으로 끌리기 때문에, 내부전극의, 세라믹 유전체층과의 계면으로부터 2㎚ 깊이 영역에서의 Sn의 비율이 2원자% 이상이면서, 계면으로부터 2㎚ 깊이 영역에서의 Sn의 비율이, 상기 계면으로부터 20㎚ 이상의 깊이 영역에서의 Sn의 비율보다도 1.0원자% 이상 큰 세라믹 적층체를 확실하게 얻을 수 있게 되고, 고정전용량을 얻는 것이 가능하며, 고온 부하 수명이 뛰어난 신뢰성이 높은 적층 세라믹 콘덴서를 효율적으로 제조할 수 있다.
도 1은 본 발명의 실시형태에 따른 적층 세라믹 콘덴서의 구성을 나타내는 정면 단면도이다.
도 2는 본 발명의 실시형태에 따른 적층 세라믹 콘덴서를 구성하는 내부전극에 대하여, WDX에 의한 Ni와 Sn의 매핑 분석을 실시한 부분을 나타내는 설명도이다.
도 3은 본 발명의 실시형태에 따른 적층 세라믹 콘덴서를 구성하는 내부전극에 대하여, WDX에 의해 Ni의 매핑 분석을 실시한 결과를 나타내는 도면이다.
도 4는 본 발명의 실시형태에 따른 적층 세라믹 콘덴서를 구성하는 내부전극에 대하여, WDX에 의해 Sn의 매핑 분석을 실시한 결과를 나타내는 도면이다.
도 5는 본 발명의 다른 실시형태에 따른 적층 세라믹 콘덴서를 구성하는 세라믹 유전체층과 내부전극의 계면 근방의 Sn의 STEM-EDX 맵을 나타내는 도면이다.
이하에 본 발명의 실시형태를 나타내고, 본 발명의 특징으로 하는 부분을 더욱 상세하게 설명한다.
[실시형태 1]
<적층 세라믹 콘덴서의 구성>
도 1은 본 발명의 한 실시형태(실시형태 1)에 따른 적층 세라믹 콘덴서의 구성을 나타내는 정면 단면도이다.
이 적층 세라믹 콘덴서(1)는 세라믹 적층체(5)를 포함하고 있다. 세라믹 적층체(5)는 적층된 복수의 세라믹 유전체층(2)과, 그 내부에, 세라믹 유전체층(2)을 통하여 서로 대향하도록 배치된 복수의 내부전극(3, 4)을 포함하고 있다. 한편, 세라믹 유전체층(2)의 내부에 배치된 내부전극(3, 4)은 교대로 세라믹 적층체(5)의 반대측 단면(端面)에 인출되어 있다.
그리고, 세라믹 적층체(5)의 서로 대향하는 단면에는 내부전극(3, 4)과 전기적으로 접속하도록 외부전극(6, 7)이 배치되어 있다.
세라믹 적층체(5)의 외표면 위의 서로 대항하는 단면에는 외부전극(6, 7)이 형성되어 있다. 그리고, 외부전극(6, 7)은 각각, 교대로 반대측 단면에 인출된 내부전극(3, 4)과 접속하고 있다.
한편, 외부전극(6, 7)을 구성하는 도전재료로는 예를 들면 Ag 또는 Cu를 주성분으로 하는 것 등을 이용할 수 있다.
한편, 이 실시형태 1의 적층 세라믹 콘덴서(1)는 2개의 외부전극(6, 7)을 포함하는 2단자형인 것이지만, 본 발명은 다수의 외부전극을 포함하는 다단자형의 구성인 것에도 적용할 수 있다.
이 적층 세라믹 콘덴서(1)에 있어서, 내부전극(3, 4)은 Ni를 주성분으로 하고, Sn을 함유하고 있다.
그리고, 내부전극(3, 4)의, 세라믹 유전체층(2)과 대향하는 표면으로부터 20㎚ 깊이 영역(계면 근방영역)에서의, Sn과 Ni의 합계량에 대한 Sn의 비인 Sn/(Ni+Sn)비가, 몰비로 0.001 이상인 영역의 비율이 75% 이상이 되도록 구성되어 있다.
또, 내부전극(3, 4)의 두께 방향의 중앙영역(전극 내부영역)에서의, Sn과 Ni의 합계량에 대한 Sn의 비인 Sn/(Ni+Sn)비가, 몰비로 0.001 이상인 영역의 비율이 40% 미만이 되도록 구성되어 있다.
이러한 구성으로 함으로써, 고정전용량을 얻는 것이 가능하면서, 고온 부하 수명이 뛰어난 신뢰성이 높은 적층 세라믹 콘덴서(1)를 얻는 것이 가능해진다.
<적층 세라믹 콘덴서의 제조>
다음으로, 상술한 본 발명의 한 실시형태(실시형태 1)에 따른 적층 세라믹 콘덴서(1)의 제조방법에 대해서 설명한다.
(1) 처음에, Ti와 Ba를 포함하는 페로브스카이트형 화합물의 원료로서, BaCO3 분말과, TiO2 분말을 소정량 칭량(秤量)했다. 그리고나서 칭량한 분말을 합쳐서, 볼 밀(ball mill)에 의해 혼합한 후, 소정의 조건으로 열처리를 실시함으로써, 세라믹 유전체층을 구성하는 재료의 주성분이 되는 티탄산 바륨계 페로브스카이트형 화합물 분말을 얻었다.
(2) 다음으로, 부성분인, Dy2O3, MgO, MnO, SiO2의 각 분말을 준비하고, 상술한 주성분 100몰부에 대하여 Dy2O3이 0.75몰부, MgO가 1몰부, MnO가 0.2몰부, SiO2가 1몰부가 되도록 칭량했다. 이들의 분말을 주성분인 티탄산 바륨계 페로브스카이트형 화합물 분말과 배합하고, 볼 밀에 의해 일정 시간 혼합하고, 건조한 후, 건식분쇄하여, 원료분말을 얻었다.
(3) 다음으로, 이 원료분말에 폴리비닐부티랄계 바인더 및 에탄올 등의 유기용제를 첨가하고, 볼 밀에 의해 습식혼합하여, 슬러리를 조제했다. 이 세라믹 슬러리를 닥터 블레이드법에 의해 시트 성형하고, 두께 2.8㎛의 세라믹 그린 시트를 얻었다.
(4) 다음으로, 이하의 방법으로 내부전극 형성용의 도전성 페이스트를 조제했다.
먼저, 내부전극 형성용의 도전성 페이스트에 배합하기 위한 공재(Sn성분 배합 공재)를 조제했다. 이 Sn성분 배합 공재를 조제하는데 있어서는, 표면적이 35㎡/g인 티탄산 바륨(BaTiO3) 분말과 SnO2 분말을 준비하고, 티탄산 바륨(BaTiO3)에 대한 Sn의 양이 표 1에 나타내는 비율이 되도록 조합하고, 볼 밀로 습식혼합한 후, 분쇄를 실시했다. 그리고, 얻어진 슬러리를 증발 건조한 후, 건식분쇄하고, 내부전극 형성용의 도전성 페이스트에 배합하기 위한 Sn성분 배합 공재를 얻었다.
한편, 표 1의 "공재에서의 티탄산 바륨에 대한 Sn의 비율"이란, 공재 중의 BaTiO3의 양(mol량)에 대한 Sn의 양(mol량)의 비율을 나타내는 값이며, 하기의 식:
Sn의 비율={Sn(mol량)/BaTiO3(mol량)}×100
에 의해 구해지는 값이다.
또, 도전성 분말로서, Ni분말과, Ni-Sn 합금분말(Ni:Sn=99:1)을 준비했다.
그리고, 상술한 Sn성분 배합 공재의, Ni분말에 대한 중량비, 혹은 Ni-Sn 합금분말에 대한 중량비가, 표 1에 나타내는 중량비가 되도록, Sn성분 배합 공재, Ni분말, 및 Ni-Sn 합금분말을 칭량했다.
그리고나서, 폴리비닐부티랄계 바인더 및 에탄올 등의 유기용제를 첨가하여, 볼 밀에 의해 습식혼합함으로써, 내부전극 형성용의 도전성 페이스트를 얻었다.
한편, 표 1의 "Ni에 대한 공재의 비율"이란, 내부전극 형성용의 도전성 페이스트에서의, Ni100중량부에 대한 공재의 중량부의 비율을 나타내는 값이며, 하기의 식:
Ni에 대한 공재의 비율={공재(중량부)/Ni중량부}×100
에 의해 구해지는 값이다.
(5) 다음으로, 이 도전성 페이스트를, 상술한 바와 같이 하여 제작한 세라믹 그린 시트 위에 소정의 패턴으로 인쇄하고, 소성 후에 내부전극이 되는 도전성 페이스트층(내부전극 패턴)을 형성했다.
(6) 그리고나서, 세라믹 그린 시트를, 상술한 내부전극 패턴이 인출되어 있는 측이 교대로 반대측이 되도록 복수장 적층하고, 미소성의 세라믹 적층체를 얻었다.
(7) 이 세라믹 적층체를, N2분위기 중에서, 350℃로 가열하고, 바인더를 연소시킨 후, 산소분압 10-10~10-12MPa의 H2-N2-H2O가스로 이루어지는 환원 분위기 중에 있어서, 20℃/min의 승온속도로 승온하고, 1200℃에서 20분 소성함으로써, 소성 완료된 세라믹 적층체를 얻었다.
(8) 다음으로, 얻어진 세라믹 적층체의 양 단면에, Ag을 도전성분으로 하고, B2O3-SiO2-BaO계 유리 프릿(frit)을 함유하는 외부전극 형성용의 도전성 페이스트를 도포하고, N2분위기 중, 600℃의 온도에서 베이킹함으로써, 내부전극과 전기적으로 접속된 외부전극을 형성했다. 이로 인해 도 1에 도시하는 바와 같은 구조를 가지는 적층 세라믹 콘덴서(표 1의 시료번호 1~9의 시료)(1)를 얻었다.
한편, 표 1의 시료번호에 *을 붙인 시료번호 4~9의 시료는 본 발명의 요건을 만족하지 않는 비교예의 시료이며, 표 1의 시료번호에 *을 붙이지 않은 시료번호 1~3의 시료는 본 발명의 요건을 만족하는 실시예의 시료이다.
한편, 이 실시형태 1에 있어서 얻은 적층 세라믹 콘덴서의 외형치수는 폭(W): 1.2㎜, 길이(L): 2.0㎜, 두께(T): 1.1㎜이며, 내부전극간에 개재하는 세라믹 유전체층의 두께가 2.2㎛였다. 또, 내부전극간에 개재하는 유효 세라믹 유전체층의 총수는 300층이며, 1층당의 대향전극의 면적은 1.6×10-6㎡였다.
<특성의 평가>
상술한 바와 같이 하여 제작한 각 적층 세라믹 콘덴서(표 1의 시료번호 1~9의 시료)에 대해서, 이하에 설명하는 방법으로, 정전용량의 측정이나 고온 부하 시험 등을 실시하여 특성을 조사했다.
(1) 정전용량의 측정
먼저, 제작한 표 1의 시료번호 1~9의 시료(적층 세라믹 콘덴서)로부터 각각 10개의 시료를 샘플링했다.
다음으로, 자동 브리지식(bridge-type) 측정기를 이용하여, AC전압 1Vrms, 1kHz의 조건으로 정전용량을 측정했다.
그 결과를 표 1에 함께 나타낸다.
(2) 고온 부하 시험
정전용량을 측정한 시료에 대하여, 또한 165℃, 7.5V의 조건으로 고온 부하 시험을 실시하고, 절연 저항이 10KΩ 이하가 된 시간을 고장으로 판정했다. 이 고장 시간으로부터 MTTF(평균 고장 시간)을 산출했다.
그 결과를 표 1에 함께 나타낸다.
(3) 내부전극 중의 Sn의 존재 및 분포 상태의 확인
또, 적층 세라믹 콘덴서를 제조할 때의, 상기 (7)의 공정에서 얻은 소성 완료된 세라믹 적층체를 이용하여, Sn이 내부전극 중에 존재하며, Ni와 합금화하고 있는 것, 및 내부전극 중의 Sn의 분포 상태를, 이하에 설명하는 방법으로 확인했다.
(3-1) 내부전극 중의 Sn의 확인
(a) 연마
각 시료를 길이(L)방향이 수직방향을 따른 자세로 유지하고, 시료의 주변을 수지로 굳혀서, 시료의 폭(W)과, 두께(T)에 의해 규정되는 WT면을 수지로부터 노출시켰다.
그리고나서, 연마기에 의해, 각 시료의 WT면을 연마하여, 각 시료의 길이(L)방향의 1/2정도의 깊이까지 연마를 실시했다. 그리고, 연마에 의한 내부전극의 전단 처짐(shear drop)을 없애기 위해서, 연마 종료 후에, 이온 밀링에 의해, 연마 표면을 가공했다.
(b) 내부전극의 매핑 분석
그리고나서, 도 2에 도시하는 바와 같이, WT단면의 L방향 1/2정도의 위치에서의, 내부전극이 적층되어 있는 영역 중, 중앙영역, 및, 상하의 외층부(무효부)에 가까운 영역, 즉, 상부영역 및 하부영역의 3개의 영역에 있어서, WDX(파장분산 X선 분광법)에 의해 Ni 및 Sn의 매핑 분석을 했다.
시료번호 1의 시료(본 발명의 요건을 만족하는 실시예의 시료)에 대하여 실실한, Ni의 매핑 분석의 결과를 도 3에 나타내고, Sn의 매핑 분석의 결과를 도 4에 나타낸다.
도 3, 도 4로부터, Sn성분 배합 공재를 배합한 도전성 페이스트를 이용하여 내부전극을 형성한 시료번호 1의 시료(본 발명의 실시형태 1에 따른 적층 세라믹 콘덴서)에 있어서는 내부전극 중에 Sn이 존재하고 있는 것이 확인되었다.
한편, Ni-Sn 합금분말을 도전성분으로 하고, 및 Ni분말을 도전성분으로 하여 Sn성분(SnO2)을 배합한 공재를 함유시킨 도전성 페이스트를 이용한 다른 시료(시료번호 2~8)의 시료, 및, Sn성분(SnO2)을 배합한 공재를 함유시키지 않고 있는 도전성 페이스트를 이용한 시료번호 9의 시료 중 어느 경우도, 매핑 분석의 결과, 내부전극 중에 Sn이 존재하고 있는 것이 확인되고 있다.
(3-2) 내부전극 중의 Sn의 형태의 확인
적층 세라믹 콘덴서를 제조할 때의, 상기 (7)의 공정에서 얻은 소성 완료된 세라믹 적층체를 분쇄하고, 분말상으로 하여, 얻어진 분말을 XRD(X선 회절법)에 의해 분석했다. 그 결과, Ni의 피크 위치가 시프트하고 있고, 이로부터, 내부전극 중의 Sn은 Ni와 Sn의 합금의 형태로 존재하고 있는 것이 확인되었다.
(3-3) 내부전극 중의 Sn의 분포 상태의 확인
적층 세라믹 콘덴서를 제조할 때의, 상기 (7)의 공정에서 얻은 소성 완료된 세라믹 적층체를 밀링에 의해 박편화하여 분석 시료를 제작했다. 그리고나서, 이 분석 시료를 TEM(투과형 전자현미경)으로 관찰하고, 분석 시료 중에서 4개의 내부전극을 무작위로 골랐다.
그리고, 각 내부전극의, 세라믹 유전체층과 대향하는 표면으로부터 20㎚ 깊이 영역(이하, "계면 근방영역"이라고 함)과, 내부전극의 두께 방향에서의 중앙의 영역(이하, "전극 내부영역"이라고 함)의 각각으로부터, 무작위로 5군데를 추출했다.
다음으로, 상술한, 무작위로 고른 4개의 내부전극에 대해서, 그 계면 근방영역과, 전극 내부영역 각각의 5군데에 대해서, EDX(에너지 분산형 X선 분광법)에 의해 Ni와 Sn의 정량(定量) 분석을 실시했다. 각 시료의, 계면 근방영역과 전극 내부영역의 각각에 관한 데이터수는 4(내부전극의 개수: 4개)×5(계면 근방영역과 전극 내부영역 각각의 부분: 5군데)=20이 된다.
분석 결과의 평균값으로부터, Sn과 Ni의 합계량에 대한 Sn의 비: Sn/(Ni+Sn)비(몰비)를 구했다.
그리고, 내부전극의 계면 근방영역에서의, Sn/(Ni+Sn)비가 몰비로 0.001 이상인 영역의 비율과, 전극 내부영역에서의, Sn/(Ni+Sn)비가 몰비로 0.001 이상인 영역의 비율을 구했다.
각 시료에 대한, 내부전극의 계면 근방영역과 전극 내부영역에서의, Sn/(Ni+Sn)비가 몰비로 0.001 이상인 영역의 비율을 표 1에 함께 나타낸다.
Figure 112015012679982-pct00001
표 1에 나타내는 바와 같이, 계면 근방영역에서의, Sn/(Ni+Sn)비가 몰비로 0.001 이상인 영역의 비율이 75% 이상이면서, 전극 내부영역에서의, Sn/(Ni+Sn)비가 몰비로 0.001 이상인 영역의 비율이 40% 미만이라는 본 발명의 요건을 만족하는 시료번호 1~3의 시료의 경우, 얻어지는 정전용량이 크고, 소형, 고정전용량이 실현되는 것, 및, 고온 부하 시험에서의 MTTF(평균 고장 시간)의 값이 크고, 고온하에서의 사용에 대한 내구성이 뛰어난 것이 확인되었다.
한편, 계면 근방영역에서의, Sn/(Ni+Sn)비가 몰비로 0.001 이상인 영역의 비율이 75% 이상이면서, 전극 내부영역에서의, Sn/(Ni+Sn)비가 몰비로 0.001 이상인 영역의 비율이 40% 미만이라는 본 발명의 요건을 만족하지 않는 시료번호 4~9의 시료의 경우, 취득되는 정전용량 혹은 고온 부하 시험에서의 내구성 중 어느 하나에 있어서, 바람직하지 않은 결과로 되는 것이 확인되었다.
한편, Ni-Sn 합금분말을 도전성분으로 하는 한편, Sn성분(SnO2)을 배합한 공재를 함유시키지 않고 있는 도전성 페이스트를 이용한 시료번호 9의 시료의 경우, 고온 부하 시험에서의 내구성에 대해서는 양호한 결과가 얻어졌지만, 본 발명의 요건을 만족하는 시료번호 1~3의 시료의 경우와 비교하여, 얻어지는 정전용량이 작아지는 것이 확인되었다.
상술한 결과로부터, 본 발명에 의하면, 얻어지는 정전용량이 크고, 게다가, 고온 부하 시험에서의 MTTF의 값이 큰 내구성이 뛰어난 적층 세라믹 콘덴서가 얻어지는 것을 알 수 있다.
한편, 본 발명의 적층 세라믹 콘덴서에 있어서, 얻어지는 정전용량이 커지는 것은, 내부전극의, 계면 근방영역에서의 Sn 존재 확률이 전극 내부영역보다도 높아지고, 계면 근방영역에 있어서, 결정 격자에서의 격자 상수에 차이가 생기고, 적층 세라믹 콘덴서 내부의 잔류 응력의 분포 상태에 변화가 생겼기 때문으로 생각된다.
또, 본 발명의 적층 세라믹 콘덴서에 있어서, 고온 부하 시험에서의 내구성이 향상되는 것은 내부전극의 Ni-Sn 합금화에 의해 세라믹 유전체층과 내부전극의 계면의 상태가 변화했기 때문으로 생각된다. 특히 내부전극의, 세라믹 유전체층과의 계면에, Ni-Sn 합금이 존재하는 것이 고온 부하 수명의 향상에 중요한 역할을 하고 있는 것으로 추측된다.
[실시형태 2]
이 실시형태 2에 있어서도, 도 1에 도시하는 바와 같은 구조를 가지는 본 발명의 실시형태 1에 따른 적층 세라믹 콘덴서와 동일한 구성을 포함한 적층 세라믹 콘덴서를 제조했다.
<적층 세라믹 콘덴서의 제조>
다음으로, 본 발명의 실시형태 2에 따른 적층 세라믹 콘덴서(1)의 제조방법에 대해서 설명한다.
(1) 처음에, Ti와 Ba를 포함하는 페로브스카이트형 화합물의 원료로서, BaCO3 분말과, TiO2 분말을 소정량 칭량했다. 그리고나서 칭량한 분말을 합쳐서 볼 밀에 의해 일정 시간 혼합한 후, 소정의 조건으로 열처리를 실시함으로써, 세라믹 유전체층을 구성하는 재료의 주성분이 되는 티탄산 바륨계 페로브스카이트형 화합물 분말을 얻었다.
(2) 다음으로, 부성분인, Dy2O3, MgO, MnO, SiO2의 각 분말을 준비하고, 상술한 주성분 100몰부에 대하여 Dy2O3이 0.75몰부, MgO가 1몰부, MnO가 0.2몰부, SiO2가 1몰부가 되도록 칭량했다. 이들의 분말을 주성분인 티탄산 바륨계 페로브스카이트형 화합물 분말과 배합하여 볼 밀에 의해 일정 시간 혼합하고, 건조한 후, 건식분쇄하여 원료분말을 얻었다.
(3) 다음으로, 이 원료분말에 폴리비닐부티랄계 바인더 및 에탄올 등의 유기용제를 첨가하여, 볼 밀에 의해 습식혼합하여 슬러리를 조제했다. 이 세라믹 슬러리를 닥터 블레이드법에 의해 시트 성형하여 두께 2.8㎛의 세라믹 그린 시트를 얻었다.
(4) 다음으로, 이하의 방법으로 내부전극 형성용의 도전성 페이스트를 조제했다.
먼저, 내부전극 형성용의 도전성 페이스트에 배합하기 위한 공재(Sn성분 배합 공재)를 조제했다. 이 Sn성분 배합 공재를 조제하는데 있어서는, 표면적이 35㎡/g의 티탄산 바륨(BaTiO3) 분말과 SnO2 분말을 준비하고, 티탄산 바륨(BaTiO3)에 대한 Sn의 양이 표 2에 나타내는 비율이 되도록 양자를 조합하여 볼 밀로 습식혼합한 후, 분쇄를 실시했다. 그리고, 얻어진 슬러리를 증발 건조한 후, 건식분쇄하고, 내부전극 형성용의 도전성 페이스트에 배합하기 위한 Sn성분 배합 공재를 얻었다.
한편, 표 2의 "공재에서의 BaTiO3에 대한 Sn의 비율"이란, 공재 중의 BaTiO3의 양(mol량)에 대한 Sn의 양(mol량)의 비율을 나타내는 값이며, 하기의 식:
Sn의 비율={Sn(mol량)/BaTiO3(mol량)}×100
에 의해 구해지는 값이다.
또, 도전성 분말로서, Ni분말을 준비하고, Ni분말과 상술한 Sn성분 배합 공재의 합계량에 대한 Sn성분 배합 공재(단순히 "공재"라고도 함)의 비율이 표 2에 나타내는 비율이 되도록, Sn성분 배합 공재 및 Ni분말을 칭량했다.
그리고나서, 폴리비닐부티랄계 바인더 및 에탄올 등의 유기용제를 첨가하여, 볼 밀에 의해 습식혼합함으로써, 내부전극 형성용의 도전성 페이스트를 얻었다.
한편, 표 2의 "Ni에 대한 공재의 비율"이란, 내부전극 형성용의 도전성 페이스트에서의, Ni 100중량부에 대한 Sn성분 배합 공재의 중량부의 비율을 나타내는 값이며, 하기의 식:
Ni에 대한 공재의 비율={공재(중량부)/Ni중량부}×100
에 의해 구해지는 값이다.
(5) 다음으로, 이 도전성 페이스트를, 상술한 바와 같이 하여 제작한 세라믹 그린 시트 위에 소정의 패턴으로 인쇄하고, 소성 후에 내부전극이 되는 도전성 페이스트층(내부전극 패턴)을 형성했다.
(6) 그리고나서, 세라믹 그린 시트를, 상술한 내부전극 패턴이 인출되어 있는 측이 교대로 반대측이 되도록 복수장 적층하여 미소성의 세라믹 적층체를 얻었다.
(7) 이 세라믹 적층체를, N2분위기 중에서, 350℃로 가열하고, 바인더를 연소시킨 후, 산소분압 10-10~10-12MPa의 H2-N2-H2O가스로 이루어지는 환원 분위기 중에 있어서, 20℃/min의 승온속도로 승온하고, 1200℃에서 20분 소성함으로써, 소성 완료된 세라믹 적층체를 얻었다.
(8) 다음으로, 얻어진 세라믹 적층체의 양 단면에, Ag을 도전성분으로 하고, B2O3-SiO2-BaO계 유리 프릿을 함유하는 외부전극 형성용의 도전성 페이스트를 도포하고, N2분위기 중, 600℃의 온도에서 베이킹함으로써, 내부전극과 전기적으로 접속된 외부전극을 형성했다. 이로 인해 도 1에 도시하는 바와 같은 구조를 가지는 적층 세라믹 콘덴서(표 2의 시료번호 11~19의 시료)를 얻었다. 단, 시료번호 19의 시료는 Ni-Sn 합금분말을 도전성분으로 하는 내부전극 형성용의 도전성 페이스트를 이용하여 내부전극을 형성하고 있다.
Figure 112015012679982-pct00002
한편, 표 2의 시료번호에 *을 붙인 시료번호 14~19의 시료는 본 발명의 요건을 만족하지 않는 비교예의 시료이며, 표 2의 시료번호에 *을 붙이지 않은 시료번호 11~13의 시료는 본 발명의 요건을 만족하는 실시예의 시료이다.
한편, 이 실시형태 2에 있어서 얻은 적층 세라믹 콘덴서의 외형치수는, 실시형태 1의 경우와 동일한, 폭(W): 1.2㎜, 길이(L): 2.0㎜, 두께(T): 1.1㎜이고, 내부전극간에 개재하는 세라믹 유전체층의 두께가 2.2㎛인 것이며, 또, 내부전극간에 개재하는 유효 세라믹 유전체층의 총수는 300층이며, 1층당의 대향전극의 면적은 1.6×10-6㎡이다.
<특성의 평가>
상술한 바와 같이 하여 제작한 각 적층 세라믹 콘덴서(표 2의 시료번호 11~19의 시료)에 대해서, 이하에 설명하는 방법으로, 정전용량의 측정이나 고온 부하 시험 등을 실시하여 특성을 조사했다.
(1) 정전용량의 측정
먼저, 제작한 표 2의 시료번호 11~19의 시료(적층 세라믹 콘덴서)로부터 각각 10개의 시료를 샘플링했다.
다음으로, 자동 브리지식 측정기를 이용하여, AC전압 1Vrms, 1kHz의 조건으로 정전용량을 측정했다.
그 결과를 표 2에 함께 나타낸다.
(2) 고온 부하 시험
정전용량을 측정한 시료에 대하여, 또한 165℃, 7.5V의 조건으로 고온 부하 시험을 실시하고, 절연 저항이 10KΩ 이하가 된 시간을 고장으로 판정했다. 이 고장 시간으로부터 MTTF(평균 고장 시간)을 산출했다.
그 결과를 표 2에 함께 나타낸다.
(3) 내부전극 중의 Sn의 존재 및 분포 상태의 확인
또, 적층 세라믹 콘덴서를 제조할 때의, 상기 (7)의 공정에서 얻은 소성 완료된 세라믹 적층체를 이용하여, Sn이 내부전극 중에 존재하고, Ni와 합금화하고 있는 것, 및 내부전극 중의 Sn의 분포 상태를, 이하에 설명하는 방법으로 확인했다.
(3-1) 내부전극 중의 Sn의 확인
(a) 연마
각 시료를 길이(L)방향이 수직방향을 따른 자세로 유지하고, 시료의 주변을 수지로 굳혀서, 시료의 폭(W)과, 두께(T)에 의해 규정되는 WT면을 수지로부터 노출시켰다.
그리고나서, 연마기에 의해, 각 시료의 WT면을 연마하고, 각 시료의 길이(L)방향의 1/2정도의 깊이까지 연마를 실시했다. 그리고, 연마에 의한 내부전극의 전단 처짐을 없애기 위해서, 연마 종료 후에 이온 밀링에 의해 연마 표면을 가공했다.
(b) 내부전극의 매핑 분석
그리고나서, 실시형태 1의 경우와 동일하게, 도 2에 도시하는 바와 같이, WT단면의 L방향 1/2정도의 위치에서의, 내부전극이 적층되어 있는 영역 중 중앙영역, 및, 상하의 외층부(무효부)에 가까운 영역, 즉, 상부영역 및 하부영역의 3개의 영역에 있어서, WDX(파장분산 X선 분광법)에 의해 Ni 및 Sn의 매핑 분석을 실시했다.
상기 매핑 분석의 결과, Sn성분 배합 공재를 배합한 도전성 페이스트를 이용하여 내부전극을 형성한, 본 발명의 요건을 포함한 시료번호 11~13의 시료에 있어서는, 내부전극 중에 Sn이 존재하고 있는 것이 확인되었다.
한편, 본 발명의 요건을 포함하고 있지 않은 시료번호 14~18의 시료, 및, Sn성분(SnO2)을 배합한 공재를 함유시키지 않고 있는 도전성 페이스트를 이용한 시료번호 19의 시료 중 어느 경우도, 매핑 분석의 결과, 내부전극 중에 Sn이 존재하고 있는 것이 확인되고 있다.
(3-2) 내부전극 중의 Sn의 형태의 확인
적층 세라믹 콘덴서를 제조할 때의, 상기 (7)의 공정에서 얻은 소성 완료된 세라믹 적층체를 분쇄하여 분말상으로 하고, 얻어진 분말을 XRD(X선 회절법)에 의해 분석했다. 그 결과, Ni의 피크 위치가 시프트하고 있고, 이것으로부터, 내부전극 중의 Sn은 Ni와 Sn의 합금의 형태로 존재하고 있는 것이 확인되었다.
(3-3) 내부전극 중의 Sn의 분포 상태의 확인
도 2에 도시하는 바와 같이, WT단면의 L방향 1/2정도의 위치에서의, 내부전극이 적층되어 있는 영역 중 중앙영역, 및, 상하의 외층부(무효부)에 가까운 영역, 즉, 상부영역 및 하부영역의 3개의 영역의 각각에 대해서, FIB에 의한 마이크로 샘플링 가공법을 이용하여 박편화한 분석 시료를 준비했다.
박편화한 시료는 그 두께가 60㎚ 이하가 되도록 가공했다. 한편, FIB 가공시에 형성된 시료 표면의 대미지층은 Ar 이온 밀링에 의해 제거했다.
FIB 가공에는 SMI3050SE(세이코 인스트루사 제품)를 이용하고, Ar 이온 밀링에는 PIPS(Gatan사 제품)를 이용했다.
상술한 바와 같이 하여 제작한 시료(박편화 시료)를 STEM(주사 투과형 전자현미경)으로 관찰하고, 각 영역의 각각에 대해서 준비한 시료로부터 다른 내부전극을 4개 골랐다. 그리고, 박편화 시료의 단면에 대하여 대략 수직으로 되어 있는 세라믹 소자와 내부전극의 계면을 5군데 찾았다.
그리고, 이 대략 수직으로 되어 있는 계면에 접하고 있는 내부전극을, 상기 계면으로부터 내부전극 내부로 2㎚ 들어간 영역과, 상기 계면으로부터 내부전극 내부로 20㎚ 이상 들어간 영역으로 나누었다.
한편, 상기 박편화 시료의 단면에 대하여 대략 수직으로 되어 있는 계면은 다음과 같이 하여 찾았다. STEM(주사 투과형 전자현미경)에 의해 계면의 양측에 나타나는 선, 즉 프레넬 프린지(Fresnel fringes)를 관찰하여, 포커스를 변화시켰을 때에 프레넬 프린지의 콘트라스트가 양측에서 거의 대칭으로 변화하는 계면을 찾고, 이것을 박편화 시료 단면에 대하여 대략 수직으로 되어 있는 계면으로 했다.
또, STEM분석에 있어서, 주사 투과형 전자현미경으로서, JEM-2200FS(JEOL 제품)를 이용했다. 가속 전압은 200kV이다.
검출기는 JED-2300T로 60㎟ 구경(口徑)의 SDD검출기를 이용하고, EDX시스템은 Noran System7(Thermo Fisher Scientific사 제품)을 이용했다.
그리고, 상기 계면으로부터 내부전극 내부로 2㎚ 들어간 영역 및 계면으로부터 내부전극 내부로 20㎚ 들어간 영역의 각각에 대하여 5군데×4개의 합계 20군데에 있어서, EDX(에너지 분산형 X선분석 장치)를 이용하여 Ni와 Sn의 정량 분석을 실시했다. 전자선의 측정 프로브 직경은 약 1㎚로 하고, 측정 시간은 30초로 했다. 한편, 얻어진 EDX 스펙트럼으로부터의 정량 보정은 Cliff-Lorimer 보정을 이용했다.
도 5에, 세라믹 유전체층과 내부전극의 계면 근방의 Sn의 STEM-EDX 맵을 나타낸다. 한편, 매핑 시간은 3시간으로 했다.
도 5로부터, 세라믹 유전체층과 내부전극의 계면 근방에는 내부전극의 내부보다도 많은 Sn이 존재하고 있는 것을 알 수 있다.
한편, 이 실시형태 2에서 제작한 각 시료의 내구성에 대해서 보면, 표 2에 나타내는 바와 같이, 본 발명의 요건을 만족하는 시료번호 11~13의 시료(적층 세라믹 콘덴서)의 경우, MTTF의 값이 크고, 신뢰성이 향상되는 것이 확인된 이것은, 내부전극의 Ni-Sn 합금화에 의해 세라믹과 전극의 계면의 상태가 변화된 것에 의한 것으로 생각된다.
또, 본 발명의 요건을 만족하는 시료번호 11~13의 시료(적층 세라믹 콘덴서)의 경우, 큰 정전용량이 얻어지는 것이 확인되었다. 이것은 내부전극의, 세라믹 유전체층과의 계면으로부터 2㎚ 깊이 영역에서는, 계면으로부터 20㎚ 이상의 깊이 영역보다도 1.0원자% 이상 고농도에서 Sn이 존재함으로써, 적층 세라믹 콘덴서 내부의 잔류 응력의 분포 상태가 변화된 것에 의한 것으로 생각된다.
한편, 실시형태 2에 있어서 제작한, 본 발명의 요건을 만족하지 않는 시료(시료번호 14~19의 시료)의 경우, 정전용량 및 내구성(MTTF) 중 적어도 한쪽에서 바람직하지 않은 결과로 되는 것이 확인되었다.
한편, 본 발명의 적층 세라믹 콘덴서에 있어서, 세라믹 유전체층과 내부전극의 계면에는 Ni와 Sn 이외의 세라믹이나 내부전극에 포함되는 원소가 존재하고 있어도 된다. 또, 세라믹 유전체층과 내부전극의 계면의 일부에 Ni와 Sn 이외로부터 구성되는 이상(異相)이 존재하고 있어도 된다.
또한, 내부전극용의 공재는 세라믹 유전체층을 구성하는 세라믹 재료분말과 동일 조성이어도 되고, 일부의 구성 원소를 포함하지 않는 것이어도 되고, 일부의 구성 원소가 달라도 되고, 또, 배합 비율이 달라도 된다.
또, 세라믹 유전체층을 구성하는 세라믹 재료 및 공재를 구성하는 세라믹 재료는 페로브스카이트형 산화물을 주성분으로 하는 것이 바람직하다. 상기 실시형태에서는 세라믹 재료로서, 페로브스카이트형 산화물인 BaTiO3을 이용했지만, BaTiO3을 구성하는 Ba의 일부가 Ca나 Sr로 치환되어 있거나, BaTiO3을 구성하는 Ti의 일부가 Zr로 치환되어 있어도 된다. 또, CaZrO3 등의 다른 페로브스카이트형 화합물을 이용하는 것도 가능하다.
또, 내부전극과 세라믹 유전체층의 계면으로부터 내부전극측으로 2㎚ 들어간 영역에서의, Sn과 Ni의 합계량에 대한 Sn의 비율은 2원자%를 초과하고, 더 높은 쪽이 고온 부하 수명의 향상에 있어서 바람직하며 특별히 상한은 없다. 이것은 Sn의 비율이 높은 쪽이, 세라믹 유전체층과 내부전극의 계면의 상태(전기적인 장벽 높이)의 변화 정도가 커질 것으로 생각되기 때문이다. 한편, 상술한 계면으로부터 내부전극측으로 2㎚ 들어간 영역에서의 Sn의 비율은 예를 들면, 20원자% 이상인 경우에도 효과를 얻을 수 있다.
본 발명은 또한 그 밖의 점에 있어서도 상기 실시형태에 한정되는 것이 아니고, 세라믹 적층체를 구성하는 세라믹 유전체층이나 내부전극의 층수 등에 관하여, 발명의 범위 내에 있어서 다양한 응용, 변형을 추가할 수 있다.
1: 적층 세라믹 콘덴서
2: 세라믹 유전체층
3, 4: 내부전극
5: 세라믹 적층체
6, 7: 외부전극
L: 길이
T: 두께
W: 폭

Claims (4)

  1. 복수의 세라믹 유전체층이 적층된 세라믹 적층체와, 상기 세라믹 적층체의 내부에, 상기 세라믹 유전체층을 통하여 서로 대향하도록 배치된 복수의 내부전극과, 상기 세라믹 적층체의 외표면에 상기 내부전극과 도통(導通)하도록 배치된 외부전극을 포함하는 적층 세라믹 콘덴서로서,
    상기 내부전극이 Ni와 Sn을 함유하고 있는 동시에,
    상기 내부전극의, 상기 세라믹 유전체층과 대향하는 표면으로부터 20㎚ 깊이 영역에서의, Sn과 Ni의 합계량에 대한 Sn의 비인 Sn/(Ni+Sn)비가, 몰비로 0.001 이상인 영역의 비율이 75% 이상이면서,
    상기 내부전극의 두께 방향의 중앙영역에서의, Sn과 Ni의 합계량에 대한 Sn의 비인 Sn/(Ni+Sn)비가, 몰비로 0.001 이상인 영역의 비율이 40% 미만인 것을 특징으로 하는 적층 세라믹 콘덴서.
  2. 복수의 세라믹 유전체층이 적층된 세라믹 적층체와, 상기 세라믹 적층체의 내부에, 상기 세라믹 유전체층을 통하여 서로 대향하도록 배치된 복수의 내부전극과, 상기 세라믹 적층체의 외표면에 상기 내부전극과 도통하도록 배치된 외부전극을 포함하고,
    상기 내부전극이 Ni와 Sn을 함유하고 있는 동시에,
    상기 내부전극의, 상기 세라믹 유전체층과 대향하는 표면으로부터 20㎚ 깊이 영역에서의, Sn과 Ni의 합계량에 대한 Sn의 비인 Sn/(Ni+Sn)비가, 몰비로 0.001 이상인 영역의 비율이 75% 이상이면서,
    상기 내부전극의 두께 방향의 중앙영역에서의, Sn과 Ni의 합계량에 대한 Sn의 비인 Sn/(Ni+Sn)비가, 몰비로 0.001 이상인 영역의 비율이 40% 미만인 적층 세라믹 콘덴서를 제조하기 위한 방법이며,
    적층되어, 소성 후에 상기 세라믹 유전체층이 되는 복수의 미소성 세라믹 유전체층과, 도전성 페이스트를 도포함으로써 형성되어, 상기 미소성 세라믹 유전체층간의 복수의 계면을 따라 배치된 복수의 미소성 내부전극 패턴을 가지는 미소성 세라믹 적층체를 형성하는 공정과,
    상기 미소성 세라믹 적층체를 소성함으로써, 상기 세라믹 적층체를 얻는 공정을 포함하는 동시에,
    상기 도전성 페이스트로서, 상기 미소성 세라믹 유전체층을 구성하는 세라믹 재료분말과 동일 조성 또는 그에 준하는 조성을 가지는 세라믹 재료분말에 Sn성분을 배합한, Sn성분 배합 공재(共材)를 함유하는 도전성 페이스트를 이용하는 것을 특징으로 하는 적층 세라믹 콘덴서의 제조방법.
  3. 복수의 세라믹 유전체층이 적층된 세라믹 적층체와, 상기 세라믹 적층체의 내부에, 상기 세라믹 유전체층을 통하여 서로 대향하도록 배치된 복수의 내부전극과, 상기 세라믹 적층체의 외표면에 상기 내부전극과 도통하도록 배치된 외부전극을 포함하는 적층 세라믹 콘덴서이며,
    상기 내부전극이 Ni와 Sn을 함유하고 있는 동시에, Sn이 Ni에 고용(固溶)하고 있고,
    상기 내부전극의, 상기 세라믹 유전체층과의 계면으로부터 2㎚ 깊이 영역에서의, Sn과 Ni의 합계량에 대한 Sn의 비율이 2원자% 이상이면서,
    상기 내부전극의, 상기 세라믹 유전체층과의 계면으로부터 2㎚ 깊이 영역에서의, Sn과 Ni의 합계량에 대한 Sn의 비율이, 상기 내부전극의, 상기 세라믹 유전체층과의 계면으로부터 20㎚ 이상의 깊이 영역에서의 Sn의 비율보다도 1.0원자% 이상 큰 것을 특징으로 하는 적층 세라믹 콘덴서.
  4. 복수의 세라믹 유전체층이 적층된 세라믹 적층체와, 상기 세라믹 적층체의 내부에, 상기 세라믹 유전체층을 통하여 서로 대향하도록 배치된 복수의 내부전극과, 상기 세라믹 적층체의 외표면에 상기 내부전극과 도통하도록 배치된 외부전극을 포함하고, 상기 내부전극이 Ni와 Sn을 함유하면서, Sn이 Ni에 고용하고 있는 적층 세라믹 콘덴서의 제조방법이며,
    적층되어, 소성 후에 상기 세라믹 유전체층이 되는 복수의 미소성 세라믹 유전체층과, 도전성 페이스트를 도포함으로써 형성되어, 상기 미소성 세라믹 유전체층간의 복수의 계면을 따라 배치된 복수의 미소성 내부전극 패턴을 가지는 미소성 세라믹 적층체를 형성하는 공정과,
    상기 미소성 세라믹 적층체를 소성함으로써, 상기 세라믹 적층체를 얻는 공정을 포함하고,
    상기 도전성 페이스트로서, 상기 미소성 세라믹 유전체층을 구성하는 세라믹 재료분말을 구성하는 적어도 일부의 원소를 함유하는 조성을 가지는 세라믹 재료분말에 Sn성분을 배합한, Sn성분 배합 공재를 함유하는 도전성 페이스트를 이용하는 동시에,
    상기 미소성 세라믹 적층체를 소성함으로써, 상기 세라믹 적층체를 구성하는 상기 내부전극의, 상기 세라믹 유전체층과의 계면으로부터 2㎚ 깊이 영역에서의, Sn과 Ni의 합계량에 대한 Sn의 비율이 2원자% 이상이면서, 상기 내부전극의, 상기 세라믹 유전체층과의 계면으로부터 2㎚ 깊이 영역에서의, Sn과 Ni의 합계량에 대한 Sn의 비율이, 상기 내부전극의, 상기 세라믹 유전체층과의 계면으로부터 20㎚ 이상의 깊이 영역에서의 Sn의 비율보다도 1.0원자% 이상 큰 상기 세라믹 적층체가 얻어지도록 구성되어 있는 것을 특징으로 하는 적층 세라믹 콘덴서의 제조방법.
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