KR101593678B1 - Circuit and method for clock and data recovery - Google Patents

Abstract

서브-샘플링(Sub-sampling) 기법을 기반으로 한 위상 검출기 및 전하펌프가 적용된 클럭 및 데이터 복원 회로가 개시된다. 본 발명의 클럭 및 데이터 복원 회로는 입력되는 제어 전압에 의거하여 클럭 신호의 주파수를 변화시켜 다중 위상 클럭 신호들을 발생시키는 전압 제어 발진기; 입력되는 데이터에 응답하여, 상기 다중 위상 클럭신호들 중 일부인 제1 다중 위상 클럭신호들을 샘플링하여 입력 데이터와의 위상차를 검출하는 위상 검출기; 상기 위상 검출기에서 검출된 위상차에 의거하여 제어 전류를 발생시키는 전하펌프; 상기 전하펌프에서 출력되는 제어 전류를 적분하여 상기 전압 제어 발진기로 입력될 제어 전압을 발생시키는 루프필터; 및 상기 다중 위상 클럭 신호들 중 제1 다중 위상 클럭신호들을 제외한 나머지 다중 위상 클럭 신호들인 제2 다중 위상 클럭신호들을 상기 입력 데이터로 샘플링하여 상기 입력 데이터를 복원하되, 상기 제2 다중 위상 클럭신호들을 병렬화하여 샘플링하는 병렬화기를 포함한다.A clock and data recovery circuit employing a phase detector and a charge pump based on a sub-sampling technique is disclosed. According to an aspect of the present invention, there is provided a clock and data restoration circuit comprising: a voltage controlled oscillator for generating a plurality of phase clock signals by varying a frequency of a clock signal based on an input control voltage; A phase detector for sampling the first multi-phase clock signals, which are part of the multi-phase clock signals, in response to the input data to detect a phase difference between the first multi-phase clock signals and the input data; A charge pump for generating a control current based on the phase difference detected by the phase detector; A loop filter for integrating a control current output from the charge pump to generate a control voltage to be input to the voltage controlled oscillator; And recovering the input data by sampling second multiphase clock signals that are multiphase clock signals other than the first multiphase clock signals among the multiphase clock signals into the input data, And a parallelizer that performs parallelization and sampling.

Description

클럭 및 데이터 복원 회로 및 그 방법{CIRCUIT AND METHOD FOR CLOCK AND DATA RECOVERY}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a clock and data recovery circuit,

본 발명은 클럭 및 데이터 복원 회로 및 그 방법에 관한 것으로서, 보다 상세하게는 서브-샘플링(Sub-sampling) 기법을 기반으로 한 위상 검출기 및 전하펌프가 적용된 클럭 및 데이터 복원 회로 및 그 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock and data restoration circuit and a method thereof, and more particularly, to a clock and data restoration circuit and a method thereof applied with a phase detector and a charge pump based on a sub-sampling technique .

클럭 및 데이터 복원 회로(Clock and Data Recovery Circuit, 이하 'CDR 회로'라 칭함)는 입력되는 데이터에 동기되는 클럭신호를 발생시키고 클럭 신호와 데이터를 복원하는 회로로서, 데이터 전송을 위한 랜(LAN), 유무선 통신, 광통신 및 디스크 드라이브 등에 사용되고 있다. A clock and data recovery circuit (hereinafter referred to as a CDR circuit) generates a clock signal synchronized with input data and restores a clock signal and data. The clock and data recovery circuit includes a LAN for data transmission, , Wired / wireless communication, optical communication, disk drives, and the like.

최근 수신기(Receiver, Rx)의 가장 중요한 성능 지표로서 이러한 CDR 회로의 지터 톨러런스(jitter tolerance)가 많이 거론되고 있다. 지터 톨러런스(jitter tolerance)는 CDR 회로가 입력 데이터의 지터 대비 얼마나 적은 에러율을 가지고 데이터를 복원하는 가를 확인하는 수치이다. Recently, jitter tolerance of CDR circuits has been proposed as the most important performance index of receiver (Rx). Jitter tolerance is a measure of how much the CDR circuit reconstructs the data with a small error rate relative to the jitter of the input data.

이와 같은 지터 톨러런스(jitter tolerance)는 CDR 회로의 복원 클럭의 지터 성능 및 위상 검출기의 검출 범위와 밀접한 관계가 있으며 클럭의 지터가 작을수록, 검출기의 검출 범위가 선형적으로 넓게 퍼져 있을수록 지터 톨러런스를 증가시킬 수 있다. 또한 고속 입력 데이터에 대해서 더 넓은 검출범위를 가질 수 있는 것이 중요하다.
관련 선행기술로는 대한민국 등록특허공보 제10-0418-0170000호(발명의 명칭: 데이터 및 클럭 복원회로, 등록일자: 2004년 01월 28일) 가 있다.Such jitter tolerance is closely related to the jitter performance of the recovered clock of the CDR circuit and the detection range of the phase detector. As the jitter of the clock becomes smaller and the detection range of the detector becomes wider and wider, the jitter tolerance . It is also important to have a wider detection range for high speed input data.
A related prior art is Korean Patent Registration No. 10-0418-0170000 entitled DATA AND CLOCK RECOVERY CIRCUIT, filed on Jan. 28, 2004.

따라서 본 발명은 상기 문제를 해결하기 위해, 서브-샘플링(Sub-sampling) 방식의 위상 검출기를 적용함으로써 지터 톨러런스가 향상된 클럭 및 데이터 복원 회로 및 그 방법을 제공하고자 한다. SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a clock and data recovery circuit and a method therefor, in which a jitter tolerance is improved by applying a sub-sampling phase detector.

또한, 본 발명은 단순화된 구조의 위상 검출기를 적용함으로써 동작 속도가 향상되고, 상대적으로 낮은 전력에서 동작 가능한 클럭 및 데이터 복원 회로 및 그 방법을 제공하고자 한다.It is another object of the present invention to provide a clock and data recovery circuit and a method thereof that can improve the operation speed and operate at a relatively low power by applying a phase detector of a simplified structure.

또한, 다중 위상 클럭 신호에 의거하여 입력 데이터를 병렬 처리함으로써 고속 데이터에 대하여 더 넓은 검출 범위를 가지는 클럭 및 데이터 복원 회로 및 그 방법을 제공하고자 한다.The present invention also provides a clock and data restoration circuit and a method thereof that have a wider detection range for high-speed data by parallel processing of input data based on a multiphase clock signal.

상기 목적을 달성하기 위해, 본 발명에서 제공하는 클럭 및 데이터 복원 회로는 입력되는 제어 전압에 의거하여 클럭 신호의 주파수를 변화시켜 다중 위상 클럭 신호들을 발생시키는 전압 제어 발진기; 입력되는 데이터에 응답하여, 상기 다중 위상 클럭신호들 중 일부인 제1 다중 위상 클럭신호들을 상기 입력 데이터로 샘플링하여 입력 데이터와의 위상차를 검출하는 위상 검출기; 상기 위상 검출기에서 검출된 위상차에 의거하여 제어 전류를 발생시키는 전하펌프; 상기 전하펌프에서 출력되는 제어 전류를 적분하여 상기 전압 제어 발진기로 입력될 제어 전압을 발생시키는 루프필터; 및 상기 다중 위상 클럭 신호들 중 제1 다중 위상 클럭신호들을 제외한 나머지 다중 위상 클럭 신호들인 제2 다중 위상 클럭신호들을 상기 입력 데이터로 샘플링하여 상기 입력 데이터를 복원하되, 상기 제2 다중 위상 클럭신호들을 병렬화하여 샘플링하는 병렬화기를 포함한다. According to an aspect of the present invention, there is provided a clock and data recovery circuit comprising: a voltage controlled oscillator for generating a multiphase clock signal by varying a frequency of a clock signal based on an input control voltage; A phase detector for sampling the first multiphase clock signals, which are a part of the multiphase clock signals, with the input data and detecting a phase difference between the first multiphase clock signals and the input data in response to the input data; A charge pump for generating a control current based on the phase difference detected by the phase detector; A loop filter for integrating a control current output from the charge pump to generate a control voltage to be input to the voltage controlled oscillator; And recovering the input data by sampling second multiphase clock signals that are multiphase clock signals other than the first multiphase clock signals among the multiphase clock signals into the input data, And a parallelizer that performs parallelization and sampling.

이 때, 상기 클럭 및 데이터 복원 회로는 상기 전하펌프에서 출력되는 제어 전류의 값을 조절하기 위한 펄스를 발생시켜 상기 전하펌프로 인가하는 펄스 발생기를 더 포함할 수 있다. In this case, the clock and data recovery circuit may further include a pulse generator for generating a pulse for controlling a value of a control current output from the charge pump and applying the pulse to the charge pump.

상기 전압 제어 발진기는 n*2개의 다중 위상 클럭 신호들을 발생시키되, 상기 n은 홀수이며, 상기 위상 검출기는 상기 전압 제어 발진기에서 출력되는 다중 위사 클럭 신호들 중 상기 입력 데이터와 엣지(Edge)가 정렬되는 짝수번째 다중 위상 클럭 신호들을 포함하는 제1 다중 위상 클럭 신호들을 샘플링하고, 상기 병렬화기는 상기 전압 제어 발진기에서 출력되는 다중 위상 클럭 신호들 중 상기 입력데이터와 90도 만큼 위상차가 발생하는 홀수번째 다중 위상 클럭 신호들을 포함하는 제2 다중 위상 클럭 신호들을 샘플링하는 것이 바람직하다. Wherein the voltage controlled oscillator generates n * 2 multiphase clock signals, wherein n is an odd number, and wherein the phase detector comprises: Phase clock signals having odd-numbered multi-phase clock signals, the odd-numbered multi-phase clock signals having a phase difference of 90 degrees from the input data among the multi-phase clock signals output from the voltage- It is desirable to sample the second multiphase clock signals comprising the phase clock signals.

상기 전하펌프는 업 전류를 생성하는 업 전류부; 다운 전류를 생성하는 다운 전류부; 및 상기 펄스에 의거하여 업 전류부 및 다운 전류부를 선택적으로 활성화시켜 출력되는 제어 전류값을 제어하는 출력 제어부를 포함할 수 있다.The charge pump comprising: an up current portion generating an up current; A down current section for generating a down current; And an output control unit for selectively activating the up current unit and the down current unit based on the pulse to control the output current value.

한편, 상기 목적을 달성하기 위해, 본 발명에서 제공하는 클럭 및 데이터 복원 방법은 다중 위상 클럭 신호들을 발생시키는 단계; 데이터 입력에 응답하여 상기 다중 위상 클럭 신호들 중 일부인 제1 다중 위상 클럭 신호들을 상기 입력 데이터로 샘플링하여 상기 입력 데이터와의 위상차를 검출하는 단계; 상기 검출된 위상차에 의거하여 제어 전류를 발생시키는 단계; 상기 제어 전류를 적분하여 상기 다중 위상 클럭 신호를 발생시키기 위한 제어 전압을 발생시키는 단계; 및 상기 제1 다중 위상 클럭 신호들을 제외한 나머지 다중 위상 클럭신호들인 제2 다중 위상 클럭 신호들을 상기 입력 데이터로 샘플링하여 상기 입력 데이터를 복원하되, 상기 제2 다중 위상 클럭신호들을 병렬화하여 샘플링하는 단계를 포함한다. According to another aspect of the present invention, there is provided a clock and data recovery method including generating multi-phase clock signals; Sampling a first multiphase clock signals, which are a part of the multiphase clock signals, with the input data in response to a data input and detecting a phase difference with the input data; Generating a control current based on the detected phase difference; Integrating the control current to generate a control voltage for generating the multi-phase clock signal; And sampling the second multiphase clock signals, which are the remaining multiphase clock signals except for the first multiphase clock signals, with the input data to recover the input data, and sampling and parallelizing the second multiphase clock signals .

이 때, 상기 제어 전류 발생 단계는 상기 제1 다중 위상 클럭 신호와 상기 입력 데이터의 위상차를 분석하여, 상기 제1 다중 위상 클럭 신호가 상기 입력 데이터 보다 늦은 위상을 갖는 경우 다운 전류를 발생시키고, 상기 제1 다중 위상 클럭 신호가 상기 입력 데이터 보다 빠른 위상을 갖는 경우 업 전류를 발생시키는 것이 바람직하다.At this time, the control current generating step analyzes a phase difference between the first multiphase clock signal and the input data to generate a down current when the first multiphase clock signal has a phase later than the input data, It is preferable to generate an up current when the first multiphase clock signal has a phase faster than the input data.

본 발명은 서브-샘플링(Sub-sampling) 방식의 위상 검출기를 적용함으로써 클럭의 지터를 낮추고, 이로 인해 CDR 회로의 지터 톨러런스를 향상시킬 수 있으며, CDR 회로가 적용된 각종 통신 장비(예컨대, 수신장비 등)의 성능을 향상 시킬 수 있다. 또한, 본 발명은 CDR 회로를 구성하는 위상 검출기를 복수의 트랜지스터만으로 구현하여 위상 검출기의 구조를 단순화하였고, 이로 인해 CDR 회로의 동작 속도를 향상시킬 수 있으며, 상대적으로 낮은 전력에서도 CDR 회로가 동작할 수 있도록 하는 장점이 있다. 그리고 다중 위상 클럭 신호에 의거하여 입력 데이터를 병렬 처리함으로써, 고속의 입력 데이터에 대하여 더 넓은 검출 범위를 가질 수 있다. 결과적으로, 본 발명은 고속의 입력 데이터에 대해서도 향상된 복원 능력을 가지는 장점이 있다.The present invention reduces the jitter of the clock by applying a sub-sampling phase detector, thereby improving the jitter tolerance of the CDR circuit, and it is possible to improve the jitter tolerance of the CDR circuit by using various communication equipments (for example, ) Can be improved. In addition, the present invention simplifies the structure of the phase detector by implementing a phase detector constituting the CDR circuit with only a plurality of transistors, thereby improving the operation speed of the CDR circuit and operating the CDR circuit even at a relatively low power There is an advantage to be able to. By parallel processing the input data based on the multi-phase clock signal, a wider detection range can be obtained for high-speed input data. As a result, the present invention is advantageous in that it has improved restoration capability even for high-speed input data.

도 1은 본 발명의 일 실시 예에 따른 클럭 및 데이터 복원 회로에 대한 개략적인 블록도이다.
도 2는 도 1에 예시된 샘플 앤 홀더 유닛(S/H)에 대한 회로도이다.
도 3은 도 1에 예시된 전하 펌프에 대한 회로도이다.
도 4는 도 1에 예시된 VCO에서 출력되는 다중 위상과 상기 전하 펌프의 전류 관계를 나타낸 타이밍도이다.
도 5는 도 1에 예시된 샘플 앤 홀더 유닛(S/H)에서 검출된 위상의 특성을 도시한 그래프이다.
도 6은 본 발명의 일 실시 예에 따른 클럭 및 데이터 복원 방법에 대한 개략적인 순서도이다.
도 7은 본 발명의 일 실시 예에 따른 CDR 회로에서 발생된 다중 위상의 엣지가 입력 데이터의 정 중앙에 위치하는 예를 각 프로세스 코너별로 예시한 도면이다.
도 8은 본 발명의 일 실시 예에 따른 CDR 회로에서 각 프로세스 코너별로 복원된 클럭 지터값의 시뮬레이션 결과들을 예시한 도면이다.1 is a schematic block diagram of a clock and data recovery circuit according to an embodiment of the present invention.
2 is a circuit diagram for the sample and holder unit (S / H) illustrated in FIG.
3 is a circuit diagram for the charge pump illustrated in Fig.
4 is a timing chart showing the relationship between the phases of the charge pump and the multiphase output from the VCO illustrated in FIG.
5 is a graph showing the phase characteristics detected in the sample and holder unit (S / H) illustrated in FIG.
6 is a schematic flowchart of a clock and data restoration method according to an embodiment of the present invention.
7 is a diagram illustrating an example where each edge of a multi-phase generated in a CDR circuit according to an embodiment of the present invention is positioned at the center of input data for each process corner.
8 is a diagram illustrating simulation results of clock jitter values restored for each process corner in the CDR circuit according to an embodiment of the present invention.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 설명하되, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 한편 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다. 또한 상세한 설명을 생략하여도 본 기술 분야의 당업자가 쉽게 이해할 수 있는 부분의 설명은 생략하였다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings, which will be described in detail to facilitate the present invention. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. In order to clearly illustrate the present invention, parts not related to the description are omitted, and like parts are denoted by similar reference numerals throughout the specification. And a detailed description thereof will be omitted to omit descriptions of portions that can be readily understood by those skilled in the art.

명세서 및 청구범위 전체에서, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다. Throughout the specification and claims, where a section includes a constituent, it does not exclude other elements unless specifically stated otherwise, but may include other elements.

도 1은 본 발명의 일실시 예에 따른 클럭 및 데이터 복원 회로에 대한 개략적인 블록도이다. 도 1을 참조하면, 본 발명의 일실시 예에 따른 클럭 및 데이터 복원 회로(CDR 회로)는 샘플 앤 홀드 유닛(Sample and Hold Unit)(S/H)으로 구현된 위상 검출기(100), 전하펌프(CP: Charge Pump)(200), 루프필터(300), 전압제어 발진기(VCO: Voltabe Controlled Oscillator)(400), 펄서(Pulser)(500) 및 병렬화기(Des: Deserializer)(600)를 포함한다. 1 is a schematic block diagram of a clock and data recovery circuit according to an embodiment of the present invention. Referring to FIG. 1, a clock and data recovery circuit (CDR circuit) according to an embodiment of the present invention includes a phase detector 100 implemented as a sample and hold unit (S / H) A charge pump (CP) 200, a loop filter 300, a voltage controlled oscillator (VCO) 400, a pulse generator 500, and a deserializer 600 do.

위상 검출기(100)는 상기한 바와 같이 샘플 앤 홀드 유닛(S/H)으로 구현되며, 입력되는 데이터(Data)에 응답하여, VCO(400)에서 출력된 다중 위상 클럭신호들 중 일부를 그 입력 데이터로 샘플링하여 입력 데이터와의 위상차를 검출한다. 특히, 위상 검출기(100)는 VCO(400)에서 출력되는 다중 위상 클럭 신호들 중 상기 입력 데이터와 엣지(Edge)가 정렬되는 짝수번째 다중 위상 클럭 신호(일명, '제1 다중 위상 클럭 신호'라 칭함)들을 샘플링한다. 예를 들어, VCO(400)에서 10개의 다중 위상 클럭 신호들이 출력된 경우, 상기 S/H는 0번째, 2번째, 4번째, 6번째, 8번째 클럭 신호들(CLK 0π/5, CLK 2π/5, CLK 4π/5, CLK 6π/5, CLK 8π/5)을 샘플(Sample) 앤 홀딩(Holding) 하고, 각각의 처리 결과들(Sam 0π/5, Sam 2π/5, Sam 4π/5, Sam 6π/5, Sam 8π/5)을 전하펌프(200)로 출력한다.The phase detector 100 is implemented as a sample and hold unit (S / H) as described above. In response to input data Data, the phase detector 100 outputs a part of the multi-phase clock signals output from the VCO 400 to its input And detects the phase difference from the input data. In particular, the phase detector 100 includes an even-numbered multiphase clock signal (also referred to as a 'first multiphase clock signal') whose edges are aligned with the input data among the multiphase clock signals output from the VCO 400 Quot;). For example, when 10 multi-phase clock signals are output from the VCO 400, the S / H generates 0th, 2nd, 4th, 6th and 8th clock signals CLK 0? / 5 and CLK 2? 5, Sam 2? / 5, Sam 4? / 5, CLK 4? / 5, CLK 6? / 5 and CLK 8? / 5) are sampled and held. , Sam 6? / 5, Sam 8? / 5) to the charge pump 200.

한편, 전술한 바와 같이 본 발명은 종래의 클럭 데이터 복원 회로가 클럭 신호로 입력 데이터를 샘플링하는 것과는 달리, 느린 클럭을 가진 입력 데이터로 빠른 클럭을 가진 클럭 신호를 샘플링하는 서브-샘플링 기법이라는 점에서 차이점이 있다. As described above, the present invention differs from the conventional clock data restoration circuit in that input data is sampled by a clock signal, in that it is a sub-sampling technique for sampling a clock signal having a fast clock with input data having a slow clock There is a difference.

전하펌프(CP: Charge Pump)(200)는 위상 검출기(100)에서 검출된 위상차에 의거하여 제어 전류를 발생시키고, 루프필터(300)는 전하펌프(200)에서 출력되는 제어 전류를 적분하여 전압 제어 발진기(VCO)(400)로 입력될 제어 전압을 발생시킨다. 도 1의 예에서는 저역 통과 필터(LPF: Low Pass Filter)로 구현된 루프필터(300)의 예를 도시하고 있다. A charge pump (CP) 200 generates a control current based on the phase difference detected by the phase detector 100. The loop filter 300 integrates the control current output from the charge pump 200, And generates a control voltage to be input to the control oscillator (VCO) 1 shows an example of a loop filter 300 implemented by a low pass filter (LPF).

전압제어 발진기(VCO: Voltabe Controlled Oscillator)(400)는 입력되는 제어 전압(V_ctrl)에 의거하여 클럭 신호의 주파수를 변화시켜 다중 위상 클럭 신호들을 발생시킨다. 이를 위해, VCO(400)는 전압 제어신호에 응답하여 클럭신호의 주파수를 조절한다. 예를 들어, 전압 제어 신호가 증가하면 VCO(400)는 클럭 신호의 주파수를 증가시키고, 전압 제어 신호가 감소하면 클럭 신호의 주파수를 감소시킨다. A voltage controlled oscillator (VCO) 400 changes the frequency of a clock signal based on an input control voltage V _ctrl to generate multi-phase clock signals. To this end, the VCO 400 adjusts the frequency of the clock signal in response to the voltage control signal. For example, as the voltage control signal increases, the VCO 400 increases the frequency of the clock signal and decreases the frequency of the clock signal as the voltage control signal decreases.

이 때, VCO(400)는 n*2개의 다중 위상 클럭 신호들을 발생시키되, 상기 n은 홀수인 것이 바람직하다.At this time, the VCO 400 generates n * 2 multi-phase clock signals, and n is preferably an odd number.

펄서(Pulser)(500)는 전하펌프(CP)(200)에서 출력되는 제어 전류의 값을 조절하기 위한 펄스(Pul)를 발생시켜 전하펌프(CP)(200)로 인가한다. 이 때, 출력된 펄스(Pul)는 S/H로 구현된 위상 검출기(100)에서 검출된 전압을 특정 시간 동안 전류로 바꿔주기 위해 사용된다. The pulser 500 generates a pulse Pul to control the value of the control current output from the charge pump CP 200 and applies the pulses to the charge pump CP 200. At this time, the output pulse (Pul) is used to convert the voltage detected by the S / H implemented phase detector 100 into a current for a specific time.

병렬화기(Des: Deserializer)(600)는 VCO(400)에서 출력된 다중 위상 클럭신호들 중 일부를 샘플링하여 입력 데이터와의 위상차를 검출한다. 특히, 병렬화기(600)는 상기 제1 다중 위상 클럭 신호들을 제외한 나머지 다중 위상 클럭 신호들인 다중 위상 클럭 신호(일명, '제2 다중 위상 클럭 신호')들을 샘플링한다. 이 때, 상기 제2 다중 위상 클럭 신호들은 상기 입력 데이터와 90도 만큼 위상차가 발생하는 홀수번째 다중 위상 클럭 신호들인 것이 바람직하다.A deserializer 600 samples some of the multi-phase clock signals output from the VCO 400 and detects a phase difference between the multi-phase clock signals and input data. In particular, the parallelizer 600 samples multiphase clock signals (also called 'second multiphase clock signals') that are the remaining multiphase clock signals except for the first multiphase clock signals. In this case, the second multiphase clock signals are odd-numbered multiphase clock signals having a phase difference of 90 degrees with the input data.

예를 들어, VCO(400)에서 10개의 다중 위상 클럭 신호들이 출력된 경우, 병렬화기(600)는 1번째, 3번째, 5번째, 7번째, 9번째 클럭 신호들(CLK 1π/5, CLK 3π/5, CLK 5π/5, CLK 7π/5, CLK 9π/5)을 샘플(Samplie) 앤 홀딩(Holding) 한다. 특히, 병렬화기(600)는 상기 제2 다중 위상 클럭신호들을 상기 입력 데이터로 샘플링하여 상기 입력 데이터를 복원하되, 상기 제2 다중 위상 클럭신호들을 병렬화하여 샘플링한 후 복원된 데이터들(D_out[0], D_out[1], D_out[2], D_out[3], D_out[4])을 출력한다. 이 때, 샘플링하는 다중 위상 클럭 신호들(CLK 1π/5, CLK 3π/5, CLK 5π/5, CLK 7π/5, CLK 9π/5)의 엣지(Edge)가 상기 입력 데이터의 정중앙(Eye of input data)에 위치하므로 정확하게 데이터를 샘플할 수 있다.For example, when 10 multi-phase clock signals are output from the VCO 400, the parallelizer 600 generates first, third, fifth, seventh, and ninth clock signals CLK 1? / 5, CLK 3π / 5, CLK 5π / 5, CLK 7π / 5, and CLK 9π / 5) are sampled and held. In particular, the parallelizer 600 samples the second multiphase clock signals with the input data to recover the input data, parallelizes the second multiphase clock signals, samples the recovered data D _out [ 0], D _out [1], D _out [2], D _out [3], and D _out [4]. At this time, the edge of the sampling phase clock signals (CLK 1? / 5, CLK 3? / 5, CLK 5? / 5, CLK 7? / 5, CLK 9? / 5) input data), so you can sample the data accurately.

도 2는 도 1에 예시된 샘플 앤 홀더 유닛(S/H)(100)에 대한 회로도이다. 즉, 도 2는 샘플 앤 홀더 유닛(S/H)(100)으로 구현된 위상 검출기에 대한 회로도이다. 도 2를 참조하면, S/H(100)는 복수의 트랜지스터 쌍(TR1, TR2)으로 구성된다. 이 때, 트랜지스터들(TR1, TR2)은 게이트 단에 입력 데이터(Data_p,Data_n)가 각각 인가되고, 소스 단자와 드레인 단자를 서로 공유하도록 구현되었으며, 도 2의 예에서는 이러한 트랜지스터쌍이 5개로 구성된 경우를 예시하고 있다. 이 때, 상기 트랜지스터 쌍의 개수는 상기 '제1 다중 클럭 신호'의 개수와 동일하다. 즉, 도 1의 예에서 5개의 제1 다중 클럭 신호들(CLK 0π/5, CLK 2π/5, CLK 4π/5, CLK 6π/5, CLK 8π/5)이 발생되었으므로, 이에 대응하여 상기 트랜지스터 쌍이 5개 구현되었으며, 상기 5개의 제1 다중 클럭 신호들(CLK 0π/5, CLK 2π/5, CLK 4π/5, CLK 6π/5, CLK 8π/5)이 게이트 단에 입력된 데이터(Data_p,Data_n)에 의해 샘플링되고, 그 결과인 5개의 전압 신호들(Sam 0π/5, Sam 2π/5, Sam 4π/5, Sam 6π/5, Sam 8π/5)이 출력된다. FIG. 2 is a circuit diagram for the sample and holder unit (S / H) 100 illustrated in FIG. 2 is a circuit diagram for a phase detector implemented with a sample and holder unit (S / H) 100. Referring to FIG. 2, the S / H 100 includes a plurality of transistor pairs TR1 and TR2. In this case, the transistors TR1 and TR2 are implemented such that the input data Data _p and Data _n are respectively applied to the gate terminal and the source terminal and the drain terminal are shared with each other. In the example of FIG. 2, As shown in FIG. At this time, the number of the transistor pairs is equal to the number of the 'first multiple clock signals'. That is, five first multi-clock signals CLK 0? / 5, CLK 2? / 5, CLK 4? / 5, CLK 6? / 5 and CLK 8? / 5 are generated in the example of FIG. 5 pairs of the first multiplexed clock signals (CLK 0? / 5, CLK 2? / 5, CLK 4? / 5, CLK 6? / 5 and CLK 8? / 5) _p , Data _n ) and the resulting five voltage signals (Sam 0? / 5, Sam 2? / 5, Sam 4? / 5, Sam 6? / 5, Sam 8? / 5) are output.

도 3은 도 1에 예시된 전하 펌프(CP)(300)에 대한 회로도이다. 도 3을 참조하면, 전하 펌프(CP)(300)는 업(Up) 전류를 생성하는 업(Up) 전류부(210), 다운(Down) 전류를 생성하는 다운(Down) 전류부(220)를 포함하고, 도 1의 펄서(500)에서 출력된 펄스(Pul)에 의해 업(Up) 전류부(210) 및 다운(Down) 전류부(220)를 선택적으로 활성화시켜 출력되는 제어 전류값(V_CTRL)을 제어한다. 이를 위해, 전하 펌프(CP)(300)는 업(Up) 전류부(210)와 다운(Down) 전류부(220) 사이에 NMOS 트랜지스터(TR3)와 PMOS 트랜지스터(TR4) 쌍으로 구현된 출력 제어부를 포함한다. FIG. 3 is a circuit diagram of the charge pump (CP) 300 illustrated in FIG. 3, the charge pump (CP) 300 includes an up current portion 210 for generating an up current, a down current portion 220 for generating a down current, And selectively outputs an up current portion 210 and a down current portion 220 by a pulse Pul outputted from the pulser 500 of FIG. V _CTRL ). The charge pump CP 300 includes an NMOS transistor TR3 and a PMOS transistor TR4 coupled between an up current unit 210 and a down current unit 220, .

도 3을 참조하면, 업(Up) 전류부(210)에는 5개의 NMOS 트랜지스터들이 포함되고, 다운(Down) 전류부(220)에는 5개의 PMOS 트랜지스터들이 포함되며, 이들 트랜지스터들 각각의 게이트 단자에는 상기 도 1 및 도 2에 도시된 S/H(100)의 샘플링 결과 값(Sam 0π/5, Sam 2π/5, Sam 4π/5, Sam 6π/5, Sam 8π/5)이 각각 인가된다. 3, five NMOS transistors are included in the up current portion 210, five PMOS transistors are included in the down current portion 220, Sampling values (Sam 0? / 5, Sam 2? / 5, Sam 4? / 5, Sam 6? / 5 and Sam 8? / 5) of the S / H 100 shown in FIGS.

따라서, 전하 펌프(CP)(300)는 그들 값에 의거하여 상기 제1 다중 위상 클럭 신호들이 입력 데이터 보다 늦는지 빠른지 여부를 판단하고, 그 결과에 의거하여 제1 다중 위상 클럭 신호가 상기 입력 데이터 보다 늦은 위상을 갖는 경우 다운 전류를 발생시키고, 상기 제1 다중 위상 클럭 신호가 상기 입력 데이터 보다 빠른 위상을 갖는 경우 업 전류를 발생시킨다. Accordingly, the charge pump (CP) 300 determines whether or not the first multiphase clock signals are later than the input data, based on their values, and, based on the result, Generates a down current when it has a later phase and generates an up current when the first multi-phase clock signal has a phase faster than the input data.

도 4는 도 1에 예시된 VCO에서 출력되는 다중 위상과 상기 전하 펌프의 전류 관계를 나타낸 타이밍도이다. 도 4를 참조하면, VCO(도 1의 '400')에서 출력되는 5개의 다중 위상 클럭 신호들(Φ_0π/5, Φ_2π/5, Φ_4π/5, Φ_6π/5, Φ_8π/5)은 각각 하이(H) 또는 로우(L)의 상태를 일정 시간 동안 번갈아 유지하며, 각 다중 위상이 상태 변이(Transition)를 할 때마다 하이와 로우의 비가 3:2 또는 2:3으로 스위칭 하게 된다. 따라서, 전하 펌프는 그 비율에 따라 업(Up) 전류 또는 다운(Down) 전류를 생성하며, 상기 전류의 비가 2.5:2.5가 되었을 때 CDR 회로는 락(Lock)을 이루게 된다. 4 is a timing chart showing the relationship between the phases of the charge pump and the multiphase output from the VCO illustrated in FIG. Referring to Figure 4, VCO (Fig. '400' 1) 5 multi-phase clock signal output from the _{(Φ 0π / 5, Φ 2π} / 5, Φ 4π / 5, Φ 6π / 5, Φ 8π / 5 ) Keeps the state of H (H) or LOW (L) alternately for a predetermined time, and switches the ratio of high and low to 3: 2 or 2: 3 every time each multi-phase transitions. do. Therefore, the charge pump generates an up current or a down current according to the ratio, and when the current ratio becomes 2.5: 2.5, the CDR circuit is locked.

한편, 서브 샘플링(Sub-sampling)에 의해 위상을 검출하는 본 발명의 위상 검출기(도 1의 '100')의 경우, VCO(도 1의 '400') 출력 클럭의 상태변이(Transition)을 검출하므로 도 5에 예시된 바와 같은 특성 그래프를 갖는다. 도 5는 도 1에 예시된 S/H에서 검출된 위상의 특성을 도시한 그래프이다. 도 5를 참조하면, 그래프의 원점 좌측에 데이터의 에지가 놓여 클럭을 샘플하게 되면 상대적으로 VCO 클럭은 데이터보다 늦은 위상을 갖는다. 따라서, 전하펌프(CP)(300)는 다운(Down) 전류를 생성하여 VCO의 속도를 증가시켜 클록의 위상을 당겨와야 한다. 이 때, VCO(도 1의 '400')의 전압이득(Gain)은 음수로 설정된다. 반대로 그래프의 원점 우측에 데이터의 에지가 놓여 클럭을 샘플하게 되면 VCO 클럭은 데이터보다 빠른 위상을 갖는다. 따라서, 이 경우 전하펌프(CP)(300)는 업(Up) 전류를 생성하여 VCO의 속도를 늦춘다. In the case of the phase detector ('100' in FIG. 1) of the present invention for detecting the phase by sub-sampling, the state transition of the VCO ('400' in FIG. 1) output clock is detected And therefore has a characteristic graph as illustrated in Fig. 5 is a graph showing the characteristics of the phase detected in the S / H illustrated in FIG. Referring to FIG. 5, when the edge of the data is positioned on the left side of the origin of the graph and the clock is sampled, the VCO clock has a phase that is later than the data. Accordingly, the charge pump (CP) 300 generates a down current to increase the speed of the VCO to pull the phase of the clock. At this time, the voltage gain (Gain) of the VCO (400 'in FIG. 1) is set to a negative value. On the contrary, if the edge of the data is placed on the right side of the origin of the graph and the clock is sampled, the VCO clock has a phase faster than the data. Thus, in this case, the charge pump (CP) 300 generates an up current to slow the speed of the VCO.

도 6은 본 발명의 일 실시 예에 따른 클럭 및 데이터 복원 방법에 대한 개략적인 순서도이다. 도 1 및 도 6을 참조하면, 본 발명의 일 실시 예에 따른 클럭 및 데이터 복원 회로를 이용한 클럭 및 데이터 복원 방법은 다음과 같다. 6 is a schematic flowchart of a clock and data restoration method according to an embodiment of the present invention. Referring to FIGS. 1 and 6, a clock and data recovery method using a clock and data recovery circuit according to an embodiment of the present invention is as follows.

먼저, VCO(400)에서 다중 위상 클럭 신호들을 발생시킨다(S110). 이 때, 도 1의 예에서는 10개의 다중 위상 클럭 신호를 발생시킨 예를 도시하고 있으므로, 이후에는 이 경우를 예로 들어 설명할 것이다. First, the VCO 400 generates multi-phase clock signals (S110). In this case, since 10 multi-phase clock signals are generated in the example of FIG. 1, this case will be described below as an example.

S/H(100)로 구현된 위상 검출기에서는 데이터(Data) 입력에 응답하여, 상기 10개의 다중 위상 클럭 신호들 중 상기 입력 데이터와 엣지(Edge)가 정렬되는 짝수번째 클럭 신호들(CLK 0π/5, CLK 2π/5, CLK 4π/5, CLK 6π/5, CLK 8π/5)을 상기 입력 데이터(Data)로 샘플링하여 상기 입력 데이터와의 위상차를 검출한다(S120). 그리고, 그 결과들(Sam 0π/5, Sam 2π/5, Sam 4π/5, Sam 6π/5, Sam 8π/5)을 전하펌프(200)로 출력한다. In the phase detector implemented by the S / H 100, even-numbered clock signals (CLK 0? / 2), whose edges are aligned with the input data among the ten multiphase clock signals, 5, CLK 2? / 5, CLK 4? / 5, CLK 6? / 5, and CLK 8? / 5 are sampled by the input data Data to detect a phase difference with the input data at step S120. And outputs the results (Sam 0? / 5, Sam 2? / 5, Sam 4? / 5, Sam 6? / 5, Sam 8? / 5) to the charge pump 200.

그러면 전하펌프(200)에서는 상기 검출된 위상차에 의거하여 제어 전류를 발생시킨다(S130). 이 때, 상기 전하펌프(200)는 상기 위상차를 분석하여, 상기 짝수번째 클럭 신호들(CLK 0π/5, CLK 2π/5, CLK 4π/5, CLK 6π/5, CLK 8π/5)이 상기 입력 데이터(Data) 보다 늦은 위상을 갖는 경우 다운(Down) 전류를 발생시키고, 상기 짝수번째 클럭 신호들(CLK 0π/5, CLK 2π/5, CLK 4π/5, CLK 6π/5, CLK 8π/5)이 상기 입력 데이터(Data) 보다 빠른 위상을 갖는 경우 업(Up) 전류를 발생시킨다. Then, the charge pump 200 generates a control current based on the detected phase difference (S130). At this time, the charge pump 200 analyzes the phase difference to determine whether the even-numbered clock signals CLK 0? / 5, CLK 2? / 5, CLK 4? / 5, CLK 6? / 5, CLK 8? (CLK 0? / 5, CLK 2? / 5, CLK 4? / 5, CLK 6? / 5, and CLK 8? / 5 in the case of having a phase that is later than the input data Data. 5) has a phase faster than the input data (Data).

이와 같이 제어 전류가 생성되었으면, 루프 필터(300)에서는 상기 제어 전류를 적분하여 상기 다중 위상 클럭 신호를 발생시키기 위한 제어 전압(V_CTRL)을 발생시켜(140), VCO(400)로 전달한다.When the control current is generated, the loop filter 300 integrates the control current to generate a control voltage V _CTRL for generating the multi-phase clock signal 140, and transmits the control voltage V _CTRL to the VCO 400.

한편, 병렬화기(Des)(600)에서는 VCO(400)에서 생성된 10개의 다중 위상 클럭 신호들 중 상기 입력 데이터와 90도 만큼 위상차가 발생하는 홀수번째 클럭 신호들(CLK 1π/5, CLK 3π/5, CLK 5π/5, CLK 7π/5, CLK 9π/5)을 상기 입력 데이터(Data)로 샘플링하여 입력 데이터(Data)를 복원한다(S150). 특히, 상기 과정(S150)에서는 홀수번째 클럭 신호들(CLK 1π/5, CLK 3π/5, CLK 5π/5, CLK 7π/5, CLK 9π/5)을 병렬화하여 샘플링한다. 이 때, 샘플링하는 다중 위상 클럭 신호들(CLK 1π/5, CLK 3π/5, CLK 5π/5, CLK 7π/5, CLK 9π/5)의 엣지(Edge)가 상기 입력 데이터의 정중앙(Eye of input data)에 위치하므로 정확하게 데이터를 샘플할 수 있다. On the other hand, in the parallelizer (Des) 600, odd-numbered clock signals CLK 1? / 5, CLK 3? (5) are generated from the 10 multi-phase clock signals generated by the VCO 400, / 5, CLK 5? / 5, CLK 7? / 5, CLK 9? / 5) is sampled by the input data Data to restore input data Data at step S150. In particular, in the step S150, odd-numbered clock signals CLK 1? / 5, CLK 3? / 5, CLK 5? / 5, CLK 7? / 5 and CLK 9? / 5 are parallelized and sampled. At this time, the edge of the sampling phase clock signals (CLK 1? / 5, CLK 3? / 5, CLK 5? / 5, CLK 7? / 5, CLK 9? / 5) input data), so you can sample the data accurately.

도 7은 본 발명의 일 실시 예에 따른 CDR 회로에서 발생된 다중 위상의 엣지가 입력 데이터의 정 중앙에 위치하는 예를 각 프로세스 코너별로 예시한 도면들이다. 이 때, 도 7의 (a), (b), (c), (d) 및 (e)에 기재된, NN, FF, SS, FS, SF는 시뮬레이션(simulation)에서 사용되는 MOSFET의 프로세스 코너(Process Corner)들을 의미하는 것으로서, 두 글자는 각각 NMOS와 PMOS를 의미하고, N은 Normal, F는 Fast, S는 Slow를 의미합니다. 예를 들어, 의 경우 NMOS 소자의 특성은 빠르고, PMOS 소자의 특성은 느리게 설정하여 시뮬레이션을 실시했다는 의미이다. 7 is a diagram illustrating an example where each edge of a multi-phase generated in a CDR circuit according to an embodiment of the present invention is positioned at the center of input data for each process corner. At this time, NN, FF, SS, FS, and SF described in FIGS. 7A, 7B, 7C, 7D and 7E are the process corners of the MOSFET Process Corner). The two letters denote NMOS and PMOS, respectively. N means Normal, F means Fast, and S means Slow. For example, it means that the characteristics of the NMOS device are fast and the characteristic of the PMOS device is set to be slow.

도 7을 참조하면, NMOS와 PMOS 각각의 상태를 상기 조건에 맞게 변화시켜 가면서, CDR 회로에서 발생된 다중 위상의 엣지가 입력 데이터의 정 중앙에 위치하는 지를 테스트 해본 결과, 모든 경우에 대하여 다중 위상의 엣지가 입력 데이터의 정 중앙에 위치하는 것을 알 수 있다. 이와 같이 다중 위상의 엣지가 입력 데이터의 정 중앙에 위치한다는 것은 데이터 복원 성능이 우수하다는 것을 의미한다. Referring to FIG. 7, as a result of testing whether the edges of the multi-phase generated in the CDR circuit are located at the center of the input data while changing the states of the NMOS and PMOS according to the above conditions, The edge of the input data is located at the center of the input data. The fact that the multi-phase edge is located at the center of the input data means that the data restoration performance is excellent.

한편, 도 8은 본 발명의 일 실시 예에 따른 CDR 회로에서 각 프로세스 코너별로 복원된 클럭 지터값의 시뮬레이션 결과들을 예시한 도면이다. 도 8의 (a), (b), (c), (d) 및 (e)에 기재된, NN, FF, SS, FS, SF도 도 7의 경우와 마찬가지로 시뮬레이션(simulation)에서 사용되는 MOSFET의 프로세스 코너(Process Corner)들을 의미한다. 도 8을 참조하면, fs 단위로 클럭의 품질이 매우 우수함을 알 수 있다. 8 is a diagram illustrating simulation results of clock jitter values restored for each process corner in the CDR circuit according to an embodiment of the present invention. The NN, FF, SS, FS, and SF described in FIGS. 8A, 8B, 8C, 8D, and 8E are the same as those in FIG. Process Corners. Referring to FIG. 8, it can be seen that the quality of the clock is very good in units of fs.

한편, 상술한 본 발명의 실시예들은 컴퓨터에서 실행될 수 있는 프로그램으로 작성가능하고, 컴퓨터로 읽을 수 있는 기록매체를 이용하여 상기 프로그램을 동작시키는 범용 디지털 컴퓨터에서 구현될 수 있다.The above-described embodiments of the present invention can be embodied in a general-purpose digital computer that can be embodied as a program that can be executed by a computer and operates the program using a computer-readable recording medium.

상기 컴퓨터로 읽을 수 있는 기록매체는 마그네틱 저장매체(예를 들면, 롬, 플로피 디스크, 하드디스크 등), 광학적 판독 매체(예를 들면, 시디롬, 디브이디 등) 를 포함한다.The computer readable recording medium includes a magnetic storage medium (e.g., ROM, floppy disk, hard disk, etc.), optical reading medium (e.g., CD ROM, DVD, etc.).

이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.The present invention has been described with reference to the preferred embodiments. It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. Therefore, the disclosed embodiments should be considered in an illustrative rather than a restrictive sense. The scope of the present invention is defined by the appended claims rather than by the foregoing description, and all differences within the scope of equivalents thereof should be construed as being included in the present invention.

Claims (15)

입력되는 제어 전압에 의거하여 클럭 신호의 주파수를 변화시켜 다중 위상 클럭 신호들을 발생시키는 전압 제어 발진기;
입력되는 입력 데이터에 응답하여, 상기 다중 위상 클럭신호들 중 일부인 제1 다중 위상 클럭신호들을 상기 입력 데이터로 샘플링하여 입력 데이터와의 위상차를 검출하는 위상 검출기;
상기 위상 검출기에서 검출된 위상차에 의거하여 제어 전류를 발생시키는 전하펌프;
상기 전하펌프에서 출력되는 제어 전류를 적분하여 상기 전압 제어 발진기로 입력될 제어 전압을 발생시키는 루프필터; 및
상기 다중 위상 클럭 신호들 중 제1 다중 위상 클럭신호들을 제외한 나머지 다중 위상 클럭신호들인 제2 다중 위상 클럭신호들을 상기 입력 데이터로 샘플링하여 상기 입력 데이터를 복원하되, 상기 제2 다중 위상 클럭신호들을 병렬화하여 샘플링하는 병렬화기를 포함하고,
상기 병렬화기는
상기 전압 제어 발진기에서 출력되는 다중 위상 클럭 신호들 중 상기 입력 데이터와 일정 각도 위상차가 발생하는 다중 위상 클럭 신호들을 포함하는 제2 다중 위상 클럭 신호들을 샘플링 하는 것을 특징으로 하는 클럭 및 데이터 복원 회로.A voltage-controlled oscillator for generating multiphase clock signals by varying a frequency of a clock signal based on an input control voltage;
A phase detector for sampling the first multiphase clock signals, which are a part of the multiphase clock signals, with the input data and detecting a phase difference between the first multiphase clock signals and the input data in response to the input data;
A charge pump for generating a control current based on the phase difference detected by the phase detector;
A loop filter for integrating a control current output from the charge pump to generate a control voltage to be input to the voltage controlled oscillator; And
Phase clock signals are sampled as the input data to recover the input data, and the second multiphase clock signals are parallelized by sampling the second multiphase clock signals, which are the remaining multiphase clock signals except for the first multiphase clock signals, And a parallelizer for sampling the data,
The parallelizer
Wherein the sampling circuit samples the second multiphase clock signals including the multiphase clock signals having a predetermined angle phase difference with the input data among the multiphase clock signals output from the voltage controlled oscillator. 제1항에 있어서, 상기 클럭 및 데이터 복원 회로는
상기 전하펌프에서 출력되는 제어 전류의 값을 조절하기 위한 펄스를 발생시켜 상기 전하펌프로 인가하는 펄스 발생기를 더 포함하는 클럭 및 데이터 복원 회로.2. The apparatus of claim 1, wherein the clock and data recovery circuit
And a pulse generator for generating a pulse for controlling a value of a control current output from the charge pump and applying the pulse to the charge pump. 제1항에 있어서, 상기 전압 제어 발진기는
n*2개의 다중 위상 클럭 신호들을 발생시키되, 상기 n은 홀수인 것을 특징으로 하는 클럭 및 데이터 복원 회로.The voltage controlled oscillator of claim 1, wherein the voltage controlled oscillator
n * 2 multi-phase clock signals, where n is an odd number. 제1항에 있어서, 상기 위상 검출기는
상기 전압 제어 발진기에서 출력되는 다중 위상 클럭 신호들 중 상기 입력 데이터와 엣지(Edge)가 정렬되는 짝수번째 다중 위상 클럭 신호들을 포함하는 제1 다중 위상 클럭 신호들을 샘플링하는 것을 특징으로 하는 클럭 및 데이터 복원 회로.The apparatus of claim 1, wherein the phase detector
And sampling the first multiphase clock signals including even-numbered multiphase clock signals whose edges are aligned with the input data among the multiphase clock signals output from the voltage-controlled oscillator. Circuit. 제4항에 있어서, 상기 위상 검출기는
게이트 단에 상기 입력 데이터가 인가되고, 소스 단자와 드레인 단자를 서로 공유하는 복수의 트랜지스터 쌍으로 구성된 샘플 앤 홀드 유닛으로 구현된 것을 특징으로 하는 클럭 및 데이터 복원 회로.5. The apparatus of claim 4, wherein the phase detector
And a sample-and-hold unit including a plurality of pairs of transistors to which the input data is applied to a gate terminal and which share a source terminal and a drain terminal with each other. 제5항에 있어서, 상기 위상 검출기는
상기 트랜지스터 쌍이 상기 제1 다중 클럭 신호의 개수와 동일한 것을 특징으로 하는 클럭 및 데이터 복원 회로.6. The apparatus of claim 5, wherein the phase detector
Wherein the transistor pair is equal to the number of the first multiple clock signals. 제2항에 있어서, 상기 전하펌프는
업 전류를 생성하는 업 전류부;
다운 전류를 생성하는 다운 전류부; 및
상기 펄스에 의거하여 업 전류부 및 다운 전류부를 선택적으로 활성화시켜 출력되는 제어 전류값을 제어하는 출력 제어부를 포함하는 것을 특징으로 하는 클럭 및 데이터 복원 회로.3. The apparatus of claim 2, wherein the charge pump
An up current portion for generating an up current;
A down current section for generating a down current; And
And an output control unit for selectively activating the up current unit and the down current unit based on the pulse to control the output control current value. 제2항에 있어서, 상기 병렬화기는
상기 전압 제어 발진기에서 출력되는 다중 위상 클럭 신호들 중 상기 입력 데이터와 90도 만큼 위상차가 발생하는 홀수번째 다중 위상 클럭 신호들을 포함하는 제2 다중 위상 클럭 신호들을 샘플링하는 것을 특징으로 하는 클럭 및 데이터 복원 회로.3. The apparatus of claim 2, wherein the parallelizer
And sampling the second multiphase clock signals including odd-numbered multiphase clock signals having a phase difference of 90 degrees from the input data among the multiphase clock signals output from the voltage-controlled oscillator. Circuit. 제8항에 있어서, 상기 병렬화기는
샘플링하는 다중 위상 클럭 신호들의 엣지(Edge)가 상기 입력 데이터의 정중앙(Eye of input data)에 위치하는 것을 특징으로 하는 클럭 및 데이터 복원 회로.9. The apparatus of claim 8, wherein the parallelizer
And an edge of the sampling multi-phase clock signals is located in the eye of the input data. 서브-샘플링 기법을 기반으로 한 위상 검출기 및 전하 펌프가 적용된 클럭 및 데이터 복원 회로를 이용한 클럭 및 데이터 복원 방법에 있어서,
다중 위상 클럭 신호들을 발생시키는 단계;
입력되는 입력 데이터에 응답하여 상기 다중 위상 클럭 신호들 중 일부인 제1 다중 위상 클럭 신호들을 상기 입력 데이터로 샘플링하여 상기 입력 데이터와의 위상차를 검출하는 단계;
상기 검출된 위상차에 의거하여 제어 전류를 발생시키는 단계;
상기 제어 전류를 적분하여 상기 다중 위상 클럭 신호를 발생시키기 위한 제어 전압을 발생시키는 단계; 및
상기 제1 다중 위상 클럭 신호들을 제외한 나머지 다중 위상 클럭 신호들인 제2 다중 위상 클럭 신호들을 상기 입력 데이터로 샘플링하여 상기 입력 데이터를 복원하되, 상기 제2 다중 위상 클럭신호들을 병렬화하여 샘플링하는 단계를 포함하고,
상기 병렬화 샘플링 단계는
상기 다중 위상 클럭 신호 발생 단계에서 출력되는 다중 위상 클럭 신호들 중 상기 입력 데이터와 일정 각도 위상차가 발생하는 다중 위상 클럭 신호들을 포함하는 제2 다중 위상 클럭 신호들을 샘플링하는 것을 특징으로 하는 클럭 및 데이터 복원 방법.A clock and data recovery method using a clock and data recovery circuit to which a phase detector and a charge pump based on a sub-sampling technique are applied,
Generating multi-phase clock signals;
Sampling first multiphase clock signals, which are a part of the multiphase clock signals, with the input data in response to input data to detect a phase difference between the first multiphase clock signals and the input data;
Generating a control current based on the detected phase difference;
Integrating the control current to generate a control voltage for generating the multi-phase clock signal; And
Sampling the second multiphase clock signals, which are the remaining multiphase clock signals except for the first multiphase clock signals, with the input data to recover the input data, and sampling and parallelizing the second multiphase clock signals and,
The parallelization sampling step
And sampling the second multiphase clock signals including the multiphase clock signals output from the multiphase clock signal generation step and generating the predetermined angle phase difference with the input data. Way. 제10항에 있어서, 상기 다중 위상 클럭 신호 발생 단계는
n*2개의 다중 위상 클럭 신호들을 발생시키되, 상기 n은 홀수인 것을 특징으로 하는 클럭 및 데이터 복원 방법.11. The method of claim 10, wherein generating the multiphase clock signal comprises:
n * 2 multi-phase clock signals, wherein n is an odd number. 제10항에 있어서, 상기 위상차 검출단계는
상기 다중 위상 클럭 신호 발생 단계에서 출력되는 다중 위상 클럭 신호들 중 상기 입력 데이터와 엣지(Edge)가 정렬되는 짝수번째 다중 위상 클럭 신호들을 포함하는 제1 다중 위상 클럭 신호들을 샘플링하는 것을 특징으로 하는 클럭 및 데이터 복원 방법.11. The method of claim 10, wherein the phase difference detection step
And sampling the first multiphase clock signals including the even-numbered multiphase clock signals whose edges are aligned with the input data among the multiphase clock signals output from the multiphase clock signal generating step. And data recovery method. 서브-샘플링 기법을 기반으로 한 위상 검출기 및 전하 펌프가 적용된 클럭 및 데이터 복원 회로를 이용한 클럭 및 데이터 복원 방법에 있어서,
다중 위상 클럭 신호들을 발생시키는 단계;
입력되는 입력 데이터에 응답하여 상기 다중 위상 클럭 신호들 중 일부인 제1 다중 위상 클럭 신호들을 상기 입력 데이터로 샘플링하여 상기 입력 데이터와의 위상차를 검출하는 단계;
상기 검출된 위상차에 의거하여 제어 전류를 발생시키는 단계;
상기 제어 전류를 적분하여 상기 다중 위상 클럭 신호를 발생시키기 위한 제어 전압을 발생시키는 단계; 및
상기 제1 다중 위상 클럭 신호들을 제외한 나머지 다중 위상 클럭 신호들인 제2 다중 위상 클럭 신호들을 상기 입력 데이터로 샘플링하여 상기 입력 데이터를 복원하되, 상기 제2 다중 위상 클럭신호들을 병렬화하여 샘플링하는 단계를 포함하고,
상기 제어 전류 발생 단계는
상기 제1 다중 위상 클럭 신호와 상기 입력 데이터의 위상차를 분석하여, 상기 제1 다중 위상 클럭 신호가 상기 입력 데이터 보다 늦은 위상을 갖는 경우 다운 전류를 발생시키고, 상기 제1 다중 위상 클럭 신호가 상기 입력 데이터 보다 빠른 위상을 갖는 경우 업 전류를 발생시키는 것을 특징으로 하는 클럭 및 데이터 복원 방법.A clock and data recovery method using a clock and data recovery circuit to which a phase detector and a charge pump based on a sub-sampling technique are applied,
Generating multi-phase clock signals;
Sampling first multiphase clock signals, which are a part of the multiphase clock signals, with the input data in response to input data to detect a phase difference between the first multiphase clock signals and the input data;
Generating a control current based on the detected phase difference;
Integrating the control current to generate a control voltage for generating the multi-phase clock signal; And
Sampling the second multiphase clock signals, which are the remaining multiphase clock signals except for the first multiphase clock signals, with the input data to recover the input data, and sampling and parallelizing the second multiphase clock signals and,
The control current generating step
Phase clock signal to generate a down current when the first multiphase clock signal has a phase later than the input data by analyzing a phase difference between the first multiphase clock signal and the input data, And generates an up current when the phase of the data is faster than that of the data. 제10항에 있어서, 상기 병렬화 샘플링 단계는
상기 다중 위상 클럭 신호 발생 단계에서 출력되는 다중 위상 클럭 신호들 중 상기 입력 데이터와 90도 만큼 위상차가 발생하는 홀수번째 다중 위상 클럭 신호들을 포함하는 제2 다중 위상 클럭 신호들을 샘플링하는 것을 특징으로 하는 클럭 및 데이터 복원 방법.11. The method of claim 10, wherein the parallelization sampling step comprises:
And sampling the second multiphase clock signals including odd-numbered multiphase clock signals having a phase difference of 90 degrees from the input data among the multiphase clock signals output from the multiphase clock signal generation step. And data recovery method. 제14항에 있어서, 상기 병렬화 샘플링 단계는
샘플링하는 다중 위상 클럭 신호들의 엣지(Edge)가 상기 입력 데이터의 정중앙(Eye of input data)에 위치하는 것을 특징으로 하는 클럭 및 데이터 복원 방법.15. The method of claim 14, wherein the parallelizing sampling step comprises:
Wherein an edge of the sampling phase-locked clock signals is located in the eye of the input data.

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