KR101593631B1 - 발광 소자 패키지 및 그 제조 방법 - Google Patents

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Abstract

저비용 및 고효율이 가능한 발광 소자 패키지 및 그 제조 방법을 개시한다. 본 발명에 따른 발광 소자 패키지는, 실리콘을 포함하며, 발광 소자 실장 영역, 저항 영역 및 커패시터 영역이 정의된 기판, 기판의 제1 면 상에 형성된 절연층 구조물 절연층 구조물 상에 형성되며 제1 도전층 및 제2 도전층으로 이루어지는 도전 패턴, 발광 소자 실장 영역에 실장된 발광 소자, 저항 영역에서 서로 이격되는 제1 도전층의 제1 부분 및 제2 부분, 그리고 제1 부분과 제2 부분 사이에 배치되는 저항물질층으로 이루어지는 표면 실장 저항, 및 커패시터 영역에서, 양측 전극으로 기능하는 제1 도전층의 제3 부분, 제2 도전층의 부분, 그리고 제3 부분 및 제2 도전층의 부분 사이에 배치되는 커패시터 유전층으로 이루어지는 커패시터를 포함한다.

Description

발광 소자 패키지 및 그 제조 방법{Light emitting device package and method of manufacturing the same}
본 발명은 발광 소자 패키지 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 실리콘을 포함하는 기판을 사용한 발광 소자 패키지 및 그 제조 방법에 관한 것이다.
LED와 같은 발광 소자는 긴 수명, 낮은 전력 소비, 고휘도, 저비용 등의 다양한 장점들을 가지며 고상 조명(solid-state lighting)으로서 광범위하게 사용되고 있다. 발광 소자는 패키지 기판 상에 실장된 발광 소자 패키지 형태로 주로 사용되나, 드라이버 IC(Integrated Circuit)와 수동 소자 등을 별도로 실장해야 하여 가격의 상승 및 효율의 저하가 발생할 수 있다.
본 발명의 기술적 과제는 상기 문제점을 해결하고자, 저비용 및 고효율이 가능한 발광 소자 패키지 및 그 제조 방법을 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 발광 소자 패키지 및 그 제조 방법을 제공한다.
본 발명에 따른 발광 소자 패키지는, 실리콘을 포함하며, 발광 소자 실장 영역, 저항 영역 및 커패시터 영역이 정의된 기판; 상기 기판의 제1 면 상에 형성된 절연층 구조물(insulation layer structure); 상기 절연층 구조물 상에 형성되며, 제1 도전층 및 제2 도전층으로 이루어지는 도전 패턴; 상기 발광 소자 실장 영역에 실장된 발광 소자; 상기 저항 영역에서 서로 이격되는 상기 제1 도전층의 제1 부분 및 제2 부분, 그리고 상기 제1 부분과 상기 제2 부분 사이에 배치되는 저항물질층으로 이루어지는 표면 실장 저항; 및 상기 커패시터 영역에서, 양측 전극으로 기능하는 상기 제1 도전층의 제3 부분, 상기 제2 도전층의 부분, 그리고 상기 제3 부분 및 상기 제2 도전층의 부분 사이에 배치되는 커패시터 유전층으로 이루어지는 커패시터;를 포함한다.
상기 발광 소자를 구동하는 드라이버 IC를 더 포함하며, 상기 표면 실장 저항 및 상기 커패시터는 상기 드라이버 IC와 전기적으로 연결될 수 있다.
상기 커패시터 영역에, 상기 제2 도전층의 부분과 전기적으로 연결되며, 상기 제1 도전층의 상기 제3 부분과 이격되는 상기 제1 도전층의 제4 부분을 더 포함할 수 있다.
상기 제2 도전층의 부분은 상기 제1 도전층의 상기 제3 부분의 상측으로부터 상기 제4 부분의 상측까지 에어 브리지 구조를 가지며 연장될 수 있다.
상기 저항 영역에서, 상기 제1 도전층의 상기 제1 부분의 측면과 상기 제2 부분의 측면을 덮으며, 상기 저항물질층의 상측을 통하여 연장되는 저항 단자 절연막을 더 포함할 수 있다.
상기 커패시터 유전층과 상기 저항 단자 절연막은 동일 물질로 이루어질 수 있다.
상기 커패시터 유전층과 상기 저항 단자 절연막은 동일한 두께를 가지도록 함께 형성될 수 있다.
상기 발광 소자 실장 영역에서, 상기 기판 및 상기 절연층 구조물을 관통하는 적어도 하나의 서멀 비아(thermal via); 및 상기 기판의 제2 면 상에 형성되며, 상기 적어도 하나의 서멀 비아와 일체로 형성된 방열층;을 더 포함할 수 있다.
상기 기판은, 상기 기판의 제1 면으로부터 소정의 깊이로 리세스되며, 바닥부 및 측벽부를 포함하는 캐비티를 포함하며, 상기 발광 소자 실장 영역이 상기 캐비티의 상기 바닥부에 의해 정의될 수 있다.
본 발명에 따른 발광 소자 패키지의 제조 방법은, 실리콘을 포함하며, 발광 소자 실장 영역, 저항 영역 및 커패시터 영역이 정의된 기판에 식각 공정을 수행하여 상기 발광 소자 실장 영역에 상기 기판의 제1 면으로부터 소정의 깊이로 리세스된 캐비티를 형성하는 단계; 상기 기판의 상기 제1 면 상에 절연층 구조물을 형성하는 단계; 상기 저항 영역에 상기 절연층 구조물 상에 저항물질층을 형성하는 단계; 상기 절연층 구조물 상에 제1 도전층 및 제2 도전층으로 이루어지는 도전 패턴을 형성하는 단계; 및 상기 발광 소자 실장 영역에 발광 소자를 실장하는 단계;를 포함하되, 상기 저항 영역에서, 서로 이격되는 상기 제1 도전층의 제1 부분 및 제2 부분 사이에 상기 저항물질층이 배치되도록 하여, 표면 실장 저항을 형성한다.
상기 도전 패턴을 형성하는 단계 중, 상기 제1 도전층을 형성한 후 상기 제2 도전층을 형성하기 전에, 상기 커패시터 영역에서 상기 제1 도전층의 제3 부분의 일부를 덮는 커패시터 유전층을 형성하는 단계;를 더 포함하고, 상기 커패시터 영역에서 상기 제2 도전층의 부분이 상기 커패시터 유전층 상에 배치되도록 하여, 상기 제1 도전층의 제3 부분, 상기 제2 도전층의 부분 및 이들의 사이에 배치되는 상기 커패시터 유전층으로 이루어지는 커패시터를 형성할 수 있다.
상기 도전 패턴을 형성하는 단계는, 상기 커패시터 영역에 상기 제1 도전층의 제3 부분과 이격되는 상기 제1 도전층의 제4 부분을 함께 형성하며, 상기 제2 도전층을 형성하기 전에, 상기 제1 도전층의 상기 제3 부분과 제4 부분 사이에 포토레지스트 패턴을 형성한 후 리플로우하는 단계;를 더 포함하고, 상기 제2 도전층의 부분은 상기 제1 도전층의 상기 제3 부분의 상측으로부터 상기 제4 부분의 상측까지, 리플로우된 상기 포토레지스트 패턴 상을 따라서 형성될 수 있다.
상기 제2 도전층을 형성한 후, 상기 포토레지스트 패턴을 제거하는 단계;를 더 포함하며, 상기 커패시터 영역에서 상기 제2 도전층의 부분은 에어 브리지 구조를 가지도록 형성될 수 있다.
상기 저항 영역에서, 상기 제1 도전층의 상기 제1 부분의 측면과 상기 제2 부분의 측면을 덮으며, 상기 저항물질층의 상측을 통하여 연장되는 저항 단자 절연막을 형성하는 단계;를 더 포함하며, 상기 저항 단자 절연막 및 상기 커패시터 유전층은 동일 물질로 이루어지도록 함께 형성할 수 있다.
상기 캐비티을 형성하는 단계는, 상기 실리콘을 포함하는 기판에 습식 식각 공정을 수행하여, 각각이 상기 기판의 결정학적 (100) 면에 평행하게 배열된 바닥부 및 상기 기판의 결정학적 (111) 면에 평행하게 배열된 측벽부들을 구비하는 상기 캐비티를 형성할 수 있다.
상기 절연층 구조물을 형성하는 단계 후에, 상기 캐비티 내에 상기 기판 및 상기 절연층 구조물을 관통하는 적어도 하나의 비아 홀(via hole)을 형성하는 단계; 및 상기 기판의 제2 면 상에 도금 공정을 수행하여, 상기 적어도 하나의 비아 홀을 매립하는 적어도 하나의 서멀 비아 및 상기 기판의 상기 제2 면을 커버하는 방열층을 형성하는 단계;를 더 포함할 수 있다.
본 발명에 따른 발광 소자 패키지 및 그 제조 방법은, 최소한의 공정으로 저항과 커패시터와 같은 수동 소자를 표면 실장 소자로 형성할 수 있다. 따라서, 발광 소자 패키지를 저비용으로 제조할 수 있고, 발광 소자 패키지가 고효율이 가능하도록 할 수 있다. 또한 별도의 공정이 추가되지 않으면서 배선 패턴을 형성할 수 있기 때문에, 본딩 와이어의 루프를 최소화하여, 발광 소자 패키지의 신뢰성이 향상될 수 있다.
도 1a는 본 발명의 일 실시 예에 따른 발광 소자 패키지를 나타내는 평면도이고, 도 1b는 일 실시 예에 따른 발광 소자 패키지의 구성 요소들의 연결 관계를 나타내는 회로도이다.
도 2는 본 발명의 일 실시 예에 따른 발광 소자 패키지의 요부를 나타내는 단면도이다.
도 3 내지 도 20는 본 발명의 일 실시 예들에 따른 발광 소자 패키지의 제조 방법을 나타내는 단면도들이다.
도 21은 본 발명의 일 실시 예에 따른 캐비티가 형성된 기판의 주사 전자 현미경(scanning electron microscopy) 이미지이다.
도 22는 본 발명의 일 실시 예에 따른 유전물질층의 유전 특성을 나타내는 그래프이다.
도 23 및 도 24는 본 발명의 일 실시 예에 따른 유전물질층의 주사 전자 현미경 및 AFM(Atomic Force Microscope)의 이미지이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시 예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다.
도 1a는 본 발명의 일 실시 예에 따른 발광 소자 패키지를 나타내는 평면도이고, 도 1b는 일 실시 예에 따른 발광 소자 패키지의 구성 요소들의 연결 관계를 나타내는 회로도이다.
도 1a 및 도 1b를 참조하면, 발광 소자 패키지(100)는 기판(110), 발광 소자(160), 및 드라이버 IC(300)를 포함할 수 있다. 또한 발광 소자 패키지(100)는 드라이버 IC(300)와 전기적으로 연결되는 적어도 하나의 저항(R1, R2)과 커패시터(C)를 더 포함할 수 있다.
기판(110)은 예를 들어 실리콘 기판을 포함할 수 있다. 그러나, 기판(110)의 물질이 이에 한정되는 것은 아니며, 기판(110)은 발광 소자(160)의 구동 중 발생하는 열을 효과적으로 방출할 수 있도록 열전도율이 높은 물질을 사용할 수 있다.
기판(110)에는 복수 개의 캐비티들(115)이 형성되어, 상기 캐비티들(115) 각각에 발광 소자 실장 영역(110A)이 정의될 수 있다. 도 1a에는 복수 개의 캐비티들(115)이 행렬로 배열된 것이 도시되었으나, 캐비티들(115)의 배열이 이에 한정되는 것은 아니다. 발광 소자 패키지(100)의 형상 및 설계에 따라 캐비티들(115)은 다양한 형상으로 배열될 수 있다. 캐비티(115)의 수평 단면 형상은 도 1a에서 정사각형으로 도시하였으나, 캐비티(115)의 수평 단면 형상이 이에 한정되는 것은 아니다.
캐비티(115)는 캐비티 바닥부(115b) 및 캐비티 측벽부(115s)를 포함할 수 있다. 캐비티 바닥부(115b)는 기판(110)의 상면과 동일한 결정 방향을 따라 배열될 수 있다. 예를 들어, 기판(110)의 상면이 실리콘의 결정학적 (100) 면을 따라 배열될 때, 캐비티 바닥부(115b) 또한 실리콘의 결정학적 (100) 면을 따라 배열될 수 있다. 캐비티 측벽부(115s)는 캐비티 바닥부(115b) 및/또는 기판(110) 상면으로부터 소정의 각도로 기울어져 배열될 수 있다. 예시적인 실시예들에 있어서, 캐비티 측벽부(115s)는 실리콘의 결정학적 (111) 면을 따라 배열될 수 있다. 이에 따라, 캐비티 측벽부(115s)는 캐비티 바닥부(115b) 및/또는 기판(110) 상면과 약 54.7도의 각도로 기울어져 배열될 수 있다.
캐비티 바닥부(115b)는 기판(110)의 상면으로부터 소정의 깊이로 리세스될 수 있다. 캐비티(115)의 상기 깊이는 발광 소자 패키지(100)의 설계에 따라 적절히 선택될 수 있다. 예를 들어, 캐비티(115)는 상부에 실장되는 발광 소자(160)의 높이보다 큰 깊이를 가질 수 있다. 이와는 달리, 발광 소자 패키지(100)의 설계에 따라 기판(110)에는 캐비티(115)가 형성되지 않을 수도 있다.
캐비티(115)에 의하여 정의된 발광 소자 실장 영역(110A)에는 발광 소자(160)가 실장될 수 있다. 발광 소자(160)는 청색 발광 소자, 적색 발광 소자, 황색 발광 소자, 또는 자외선 발광 소자(UV LED)일 수 있으나, 발광 소자(160)의 종류가 이에 한정되는 것은 아니다. 발광 소자(160)는 순차적으로 적층된 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 포함할 수 있다. 발광 소자(160)는 예를 들면, InN, AlN, InGaN, AlGaN, InGaAlN 등의 질화물 반도체를 성장시켜 구성할 수 있다. 또한, 발광 소자(160)는 질화물 반도체 이외에도 ZnO, ZnS, ZnSe, SiC, GaP, GaAlAs, AlInGaP 등의 반도체를 이용해서 형성할 수 있다.
발광 소자(160)에 순방향으로 전압을 인가하면, 상기 활성층의 전도대에 있는 전자와 가전자대에 있는 정공이 천이되어 재결합하고, 에너지 갭에 해당하는 에너지가 광으로 방출된다. 상기 활성층을 구성하는 물질의 종류에 따라서 방출되는 광의 파장이 결정된다. 또한, 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층은 상기 인가되는 전압에 따라 전자 또는 정공을 상기 활성층에 제공하는 기능을 수행할 수 있다. 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층은 서로 다른 도전형을 가지도록 서로 다른 불순물들을 포함할 수 있다. 예를 들어 상기 제1 도전형 반도체층은 n형 불순물들을 포함할 수 있고, 상기 제2 도전형 반도체층은 p형 불순물들을 포함할 수 있다. 이러한 경우에는, 상기 제1 도전형 반도체층는 전자를 제공할 수 있고, 상기 제2 도전형 반도체층은 정공을 제공할 수 있다. 또한, 이와 반대로, 상기 제1 도전형 반도체층이 p형이고, 상기 제2 도전형 반도체층이 n형인 경우도 본 발명의 기술적 사상에 포함된다. 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층은 각각 III족-V족 화합물 물질을 포함할 수 있고, 예를 들어 갈륨 질화물계 물질을 포함할 수 있다.
상기 제1 도전형 반도체층은 n형 도펀트(dopant)가 도핑된 n-형 반도체층으로 구현될 수 있고, 예를 들어 n-형 AlxInyGazN (0≤x, y, z ≤1, x+y+z=1)을 포함할 수 있다. 예를 들어 상기 제1 도전형 반도체층은 n-형 GaN을 포함할 수 있다. 상기 n형 도펀트는 실리콘(Si), 게르마늄(Ge), 주석(Sn), 셀레늄(Se), 및 텔루륨(Te) 중 적어도 어느 하나일 수 있다.
상기 제2 도전형 반도체층은 p형 도펀트가 도핑된 p-형 반도체층으로 구현될 수 있고, 예를 들어 p-형 AlxInyGazN (0≤x, y, z ≤1, x+y+z=1)을 포함할 수 있다. 예를 들어 상기 제2 도전형 반도체층은 p-형 GaN을 포함할 수 있다. 상기 p형 도펀트는 마그네슘(Mg), 아연(Zn), 칼슘(Ca), 스트론튬(Sr), 베릴륨(Be), 및 바륨(Ba) 중 적어도 어느 하나일 수 있다. 상기 제2 도전형 반도체층은 광을 산란 및 굴절시켜 외부로 방출시키도록 요철 패턴이 상측 표면에 형성될 수 있다.
상기 활성층은 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층에 비하여 낮은 에너지 밴드갭을 가지므로 발광을 활성화할 수 있다. 상기 활성층은 다양한 파장의 광을 방출할 수 있으며, 예를 들어 적외선, 가시 광선, 또는 자외선을 방출할 수 있다. 상기 활성층은 III족-V족 화합물 물질을 포함할 수 있고, 예를 들어 AlxInyGazN (0≤x, y, z ≤1, x+y+z=1)을 포함할 수 있고, 예를 들어 InGaN 또는 AlGaN을 포함할 수 있다. 또한, 상기 활성층은 단일양자우물(single quantum well, SQW) 또는 다중양자우물(multi quantum well, MQW)을 포함할 수 있다. 상기 활성층은 양자 우물층과 양자 장벽층의 적층 구조를 가질 수 있고, 상기 양자 우물층과 상기 양자 장벽층의 갯수는 설계 상의 필요에 따라 다양하게 변경될 수 있다. 또한, 상기 활성층은, 예를 들어 GaN/InGaN/GaN MQW 구조 또는 GaN/AlGaN/GaN MQW 구조를 포함할 수 있다. 그러나 이는 예시적이며, 상기 활성층는 구성 물질에 따라 방출되는 광의 파장이 달라지며, 예를 들어, 인듐의 양이 약 22%의 경우에는 청색 광을 발광할 수 있고, 약 40%의 경우에는 녹색 광을 발광할 수 있다. 본 발명의 기술적 사상은 상기 활성층의 구성 물질에 대해 한정하는 것은 아니다.
캐비티(115)에 의하여 정의된 발광 소자 실장 영역(110A)에는 각각 1개의 발광 소자(160)가 실장된 것으로 도시되었으나, 이에 한정되지 않는다. 캐비티(115)에 의하여 정의된 발광 소자 실장 영역(110A) 각각에는 2개 또는 그 이상의 발광 소자(160)가 실장될 수 있다. 이 경우, 하나의 발광 소자 실장 영역(110A)에 실장된 복수의 발광 소자(160)는 직렬로 연결될 수 있다.
기판(110)의 상면에는 드라이버 IC(300)가 실장될 수 있다. 도 1a에는 기판(110)의 상면 중 캐비티(155)가 형성되는 않은 부분에 드라이버 IC(300)가 실장된 것으로 도시되었으나, 이에 한정되는 것은 아니며, 드라이버 IC(300)를 실장하기 위한 캐비티가 더 형성되어 드라이버 IC(300)를 수용할 수 있다.
드라이버 IC(300)는 복수의 연결 단자(미도시)를 포함하며, 드라이버 IC(300)의 상기 복수의 연결 단자는 기판(110)의 상면에 형성된 복수의 배선 패턴(P)들과 각각 전기적으로 연결될 수 있다.
드라이버 IC(300)과 입력 전원(AC)과의 사이에는 신호의 전압 레벨을 유지하기 위한 저항(R1, R2)이 연결될 수 있다. 저항(R1, R2)은 표면 실장 소자(능, surface mounted device)로 형성된 표면 실장 저항일 수 있다. 드라이버 IC(300)는 바이패스를 위한 커패시터(C)와 연결될 수 있다. 커패시터(C)는 표면 실장 소자로 형성된 표면 실장 커패시터일 수 있다. 발광 소자(160)들은 드라이버 IC(300)와 연결되어 구동될 수 있다. 발광 소자(160)들은 본딩 와이어(172) 및 배선 패턴(P)을 통하여 드라이버 IC(300)와 연결될 수 있다.
도 1a 및 도 1b에서는 발광 소자(160) 상면에 캐소드(미도시) 및 애노드(미도시)가 형성되어 상기 캐소드 및 애노드로부터 배선 패턴(P)까지 각각 본딩 와이어(172)들을 통해서 전기적으로 연결되는 것을 도시하였다. 그러나, 발광 소자(160)의 설계에 따라 발광 소자(160) 하부면에 상기 캐소드가 형성되고, 발광 소자(160) 상부면에 상기 애노드가 형성되거나, 또는 발광 소자(160) 상부면에 상기 캐소드가 형성되고, 발광 소자(160) 하부면에 상기 애노드가 형성되는 경우에, 오직 하나의 본딩 와이어(172)가 발광 소자(160) 상부면의 상기 애노드 또는 상기 캐소드에 연결될 수 있다. 이와는 달리, 발광 소자(160) 하부면에 상기 캐소드 및 애노드가 형성되는 경우에, 발광 소자(160)는 플립칩 본딩(flip-chip bonding) 방식으로 배선 패턴(P)과 전기적으로 결합할 수 있어, 본딩 와이어(172)는 형성되지 않을 수도 있다.
기판(110)에는 기판을 관통하는 관통 홀(DH)이 형성될 수 있다. 관통 홀(DH)을 통하여 입력 전원(AC)과 연결되는 전선이 기판(110)의 상면으로 제공될 수 있다.
이하에서, 도 2 내지 도 20에 도시한 단면도들은, 발광 소자 패키지(100)의 주요 구성 요소들을 함께 단면도로 나타내기 위하여 도시한 것으로, 일방향을 따라서 절단한 단면도는 아닐 수 있으며, 일부 구성 요소는 생략되거나 일부분만이 도시될 수 있다.
도 2는 본 발명의 일 실시 예에 따른 발광 소자 패키지의 요부를 나타내는 단면도이다. 도 2에 대한 설명 중 도 1a 및 도 1b와 중복되는 설명은 생략될 수 있다.
도 2를 도 1a 및 도 1b와 함께 참조하면, 발광 소자 패키지(100)는 기판(110), 절연층 구조물(insulation layer structure)(120), 도전 패턴(130), 서멀 비아(thermal via)(140), 방열층(150) 및 발광 소자(160)를 포함할 수 있다.
기판(110)은 예를 들어 실리콘 기판을 포함할 수 있다. 그러나, 기판(110)의 물질이 이에 한정되는 것은 아니며, 기판(110)은 발광 소자(160)의 구동 중 발생하는 열을 효과적으로 방출할 수 있도록 열전도율이 높은 물질을 사용할 수 있다.
기판(110)에는 복수 개의 캐비티들(115)이 형성되어, 상기 캐비티들(115) 각각에 발광 소자 실장 영역(110A)이 정의될 수 있다.
캐비티(115)는 캐비티 바닥부(115b) 및 캐비티 측벽부(115s)를 포함할 수 있다. 캐비티 바닥부(115b)는 기판(110)의 상면과 동일한 결정 방향을 따라 배열될 수 있다. 예를 들어, 기판(110)의 상면이 실리콘의 결정학적 (100) 면을 따라 배열될 때, 캐비티 바닥부(115b) 또한 실리콘의 결정학적 (100) 면을 따라 배열될 수 있다. 캐비티 측벽부(115s)는 캐비티 바닥부(115b) 및/또는 기판(110) 상면으로부터 소정의 각도로 기울어져 배열될 수 있다. 예시적인 실시예들에 있어서, 캐비티 측벽부(115s)는 실리콘의 결정학적 (111) 면을 따라 배열될 수 있다. 이에 따라, 캐비티 측벽부(115s)는 캐비티 바닥부(115b) 및/또는 기판(110) 상면과 약 54.7도의 각도로 기울어져 배열될 수 있다.
캐비티(115) 바닥부(115b)는 기판(110)의 상면으로부터 소정의 깊이로 리세스될 수 있다. 캐비티(115)의 상기 깊이는 발광 소자 패키지(100)의 설계에 따라 적절히 선택될 수 있다. 도 2에는 발광 소자(160)가 캐비티(115)의 상측에 돌출된 것으로 도시되었으나, 이는 도시의 편의성을 위한 것이며 이에 한정되지 않는다. 예를 들어, 캐비티(115)는 상부에 실장되는 발광 소자(160)의 높이보다 큰 깊이를 가질 수 있어, 발광 소자(160)는 캐비티(115) 내에 실장되도록 할 수 있다. 이와는 달리, 발광 소자 패키지(100)의 설계에 따라 기판(110)에는 캐비티(115)가 형성되지 않을 수도 있다. 캐비티 바닥부(115b)와 오버랩되는 기판(110) 부분에 적어도 하나의 비아홀(117)이 형성될 수 있다. 예를 들어, 각각의 캐비티(115) 내에 복수 개의 비아홀(117)이 소정의 간격으로 이격되어 배열될 수 있다.
절연층 구조물(120)은 캐비티(115)가 형성된 기판(110)의 일면 상에 형성될 수 있다. 절연층 구조물(120)은 소정의 두께로 형성되어 캐비티 측벽부(115s) 및 캐비티 바닥부(115b)를 컨포말하게 커버할 수 있다.
절연층 구조물(120)은 순차적으로 적층된 제1 절연층(122) 및 제2 절연층(124)을 포함할 수 있다.
제1 절연층(122)은 예를 들어 애노다이즈 알루미늄 산화물층(anodized aluminum oxide layer)일 수 있다. 예시적인 실시예들에 있어서, 제1 절연층(122)은 약 50 nm 내지 5 ㎛의 두께를 가질 수 있다. 제1 절연층(122)은 기판(110)으로부터 상부에 형성되는 발광 소자(160)와의 전기적 절연을 위한 소자 분리층(device isolation layer)으로 기능할 수 있다. 또한, 제1 절연층(122)은 기판(110)과 제2 절연층(124) 사이의 접착층(adhesion layer)으로 작용하여, 기판(110)의 러프니스(roughness)가 크더라도 제2 절연층(124)이 리프트되지 않고 균일하게 부착될 수 있도록 할 수 있다.
제2 절연층(124)은 예를 들어 실리콘 산화물층(silicon oxide layer)일 수 있다. 예시적인 실시예들에 있어서, 제2 절연층(124)은 약 50 nm 내지 5 ㎛의 두께를 가질 수 있다. 제2 절연층(122)은 기판(110)과 상부에 형성되는 발광 소자(160) 사이의 전기적 절연을 위한 소자 분리층으로 기능할 수 있다.
한편, 비아홀(117)의 측벽이 기판(110)의 배면으로부터 절연층 구조물(120)의 상면까지 연장될 수 있다. 이에 따라, 비아홀(117)이 기판(110)과 절연층 구조물(120)을 관통하는 구조를 가질 수 있다.
도전 패턴(130)은 절연층 구조물(120) 상에 형성될 수 있고, 발광 소자 실장 영역(110A)의 적어도 일부분과 오버랩되게 형성될 수 있다. 이에 따라, 캐비티 측벽부(115s) 및 캐비티 바닥부(115b)의 절연층 구조물(120) 상의 일부분에 도전 패턴(130)이 소정의 두께로 컨포말하게(conformally) 형성될 수 있다.
도전 패턴(130)은 제1 도전층(132) 및 제2 도전층(134)을 포함할 수 있다. 제1 도전층(132)은 구리, 니켈 또는 금, 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 도전층(132)은 복수의 금속층들의 적층 구조를 가질 수 있다. 예를 들어, 제1 도전층(132)은 구리, 니켈 및 금이 순차적으로 적층된 구조를 가질 수 있다. 제1 도전층(132)의 각각의 금속층들의 두께는 달라질 수 있다. 저1 도전층(132)은 열전도성 및/또는 전기 전도성이 좋은 물질로 형성될 수 있다.
제2 도전층(134)은 제1 도전층(132)의 적어도 일부분의 상면 상에 형성될 수 있다. 제2 도전층(134)은 니켈, 금, 백금, 또는 은, 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에 있어서, 제2 도전층(134)은 복수의 금속층들의 적층 구조를 가질 수 있다. 예를 들어, 제2 도전층(134)은 니켈, 금 및 은이 순차적으로 적층된 구조를 가질 수 있다. 제2 도전층(134)의 각각의 금속층들의 두께는 달라질 수 있다. 한편, 제2 도전층(134)의 최상부 금속층은 백금 또는 은과 같이 반사도가 높은 물질로 형성되어, 발광 소자(160)로부터 제2 도전층(134) 방향으로 방출되는 빛을 반사시켜 발광 소자 패키지(100) 외부로의 광 추출 효율을 향상시킬 수 있다.
서멀 비아(140)는 발광 소자 실장 영역(110A)에서 비아홀(117)을 채우며, 기판(110) 및 절연층 구조물(120)을 관통하도록 형성될 수 있다. 서멀 비아(140)의 상면은 도전 패턴(130)의 바닥면에 의해 커버될 수 있다. 이에 따라, 서멀 비아(140)의 상면은 발광 소자 실장 영역(110A)에서 절연층 구조물(120)의 상면과 실질적으로 동일한 레벨 상에 형성될 수 있다. 또한, 각각의 캐비티(115) 내에 적어도 하나의 서멀 비아(140)가 형성될 수 있다. 하나의 캐비티(115) 내에 복수 개의 서멀 비아들(140)이 형성되는 경우, 복수 개의 서멀 비아들(140)은 소정의 간격으로 이격되어 배치될 수 있다.
예시적인 실시예들에 있어서, 서멀 비아(140)는 티타늄, 구리 및 금으로부터 선택된 적어도 하나를 포함할 수 있다. 그러나 서멀 비아(140)의 물질이 이에 한정되는 것은 아니며, 서멀 비아(140)는 열전도성이 높은 물질을 포함할 수 있다. 서멀 비아(140)는 기판(110)을 관통하도록 형성됨에 따라 발광 소자(160)의 구동 과정에서 발생하는 열을 기판(110)의 상기 배면을 통하여 발광 소자 패키지(100) 외부로 효과적으로 방출할 수 있도록 작용할 수 있다.
서멀 비아(140)의 폭은 약 25 ㎛ 내지 약 100 ㎛일 수 있다. 서멀 비아(140)의 폭이 너무 작으면, 서멀 비아(140) 내부에 도전 물질을 매립하는 공정에서 보이드(void) 등이 형성되어 효과적으로 열을 방출하지 못할 수 있고, 서멀 비아(140)의 폭이 너무 크면 서멀 비아(140) 상부를 커버하는 도전 패턴(130)의 바닥면과의 접착성이 저하될 수 있다.
방열층(150)은 기판(110)의 배면 상에 형성되며, 서멀 비아(140)와 연결될 수 있다. 예시적인 실시예들에 있어서, 방열층(150)은 서멀 비아(140)와 일체로 형성될 수 있다. 예를 들어, 방열층(150)은 약 1 ㎛ 내지 5 ㎛의 두께로 형성될 수 있다. 방열층(150)은 티타늄, 구리 및 금으로부터 선택된 적어도 하나를 포함할 수 있다. 그러나, 방열층(150)의 물질이 이에 한정되는 것은 아니며, 방열층(150)은 열전도성이 높은 물질을 포함할 수 있다. 방열층(150)이 기판(110)의 배면 상에 형성되고, 서멀 비아(140)와 일체로 형성됨에 따라, 발광 소자(160)의 구동 과정에서 발생하는 열을 서멀 비아(140) 및 방열층(150)을 통해 발광 소자 패키지(100) 외부로 효과적으로 방출할 수 있다. 또한, 방열층(150)이 서멀 비아(140)와 일체로 형성되는 경우에, 방열층(150)의 형성 과정에서 비아홀(117) 내부에 보이드가 형성되어 방열층(150)이 서멀 비아(140)와 접촉하는 면적이 작아지거나 서멀 비아(140)와 연결되지 않는 현상을 방지할 수 있다. 이에 따라 방열층(150)의 방열 특성이 향상될 수 있다.
발광 소자 실장 영역(110A)에서 도전 패턴(130) 상에는 발광 소자(160)가 실장될 수 있다. 발광 소자(160)는 청색 발광 소자, 적색 발광 소자, 황색 발광 소자, 또는 자외선 발광 소자(UV LED)일 수 있으나, 발광 소자(160)의 종류가 이에 한정되는 것은 아니다.
발광 소자(160) 상면으로부터 도전 패턴(130)까지 본딩 와이어(172)가 형성되어, 발광 소자(160)과 도전 패턴(130)을 전기적 연결할 수 있다. 도 2에서는 발광 소자(160) 상면에 캐소드(미도시) 및 애노드(미도시)가 형성되어 상기 캐소드 및 애노드로부터 배선 패턴(P)까지 각각 본딩 와이어(172)들을 통해서 전기적으로 연결되는 것을 도시하였다. 그러나, 발광 소자(160)의 설계에 따라 발광 소자(160) 하부면에 상기 캐소드가 형성되고, 발광 소자(160) 상부면에 상기 애노드가 형성되거나, 또는 발광 소자(160) 상부면에 상기 캐소드가 형성되고, 발광 소자(160) 하부면에 상기 애노드가 형성되는 경우에, 오직 하나의 본딩 와이어(172)가 발광 소자(160) 상부면의 상기 애노드 또는 상기 캐소드에 연결될 수 있다. 이와는 달리, 발광 소자(160) 하부면에 상기 캐소드 및 애노드가 형성되는 경우에, 발광 소자(160)는 플립칩 본딩(flip-chip bonding) 방식으로 배선 패턴(P)과 전기적으로 결합할 수 있어, 본딩 와이어(172)는 형성되지 않을 수도 있다.
기판(110) 상에 발광 소자(160) 및 본딩 와이어(172)를 덮는 형광층(174)이 형성될 수 있다. 형광층(174)은 발광 소자(160)로부터 방출되는 빛의 파장을 조절하여 원하는 색상의 빛으로 변환시켜 발광 소자 패키지(100) 외부로 추출되게 할 수 있다. 또한, 형광층(174)은 발광 소자(160) 및 본딩 와이어(172)를 기계적 충격으로부터 보호하는 보호층(protection layer)으로 작용할 수 있다. 형광층(174)은 YAG (yttrium aluminum garnet) 계열, TAG (terbium aluminum garnet) 계열, 실리케이트 계열, 설파이드 (sulfide) 계열, 나이트라이드 계열, 또는 양자점 형광 물질 중 어느 하나의 물질로 이루어질 수 있다. 예를 들어 형광층(174)은 Y3Al5O12:Ce3+ (YAG:Ce), Eu2+ 이온을 활성제로 넣은 M2Si5N8:Eu2+, MS (M은 알칼리토금속), CaAlSiN3:Eu3+, (Sr,Ca)AlSiN3:Eu, Ca3(Sc,Mg)2Si3O12:Ce, Tb3Al6O12:Ce, CaSc2Si3O12:Ce, CaSc2O4:Ce 또는 (Sr, Ba, Ca)2SiO4:Eu 등의 형광체 물질을 포함할 수 있다. 상기 양자점 형광 물질은 CdSe, CdTe, ZnSe, CdSe, InGaP, 또는 InP 입자 등으로 이루어질 수 있다. 그러나, 형광층(174)의 종류가 이에 한정되는 것은 아니다. 형체층(174)에 필러 입자들이 포함되는 경우, 상기 필러 입자들은 약 5 ∼ 90 ㎛의 입자 크기를 가질 수 있다. 상기 필러 입자들은 TiO2, SiO2, Al2O3, AlN, 또는 이들의 조합으로 이루어질 수 있다.형광층(174)에 포함되는 고분자 수지는 투명 수지로 이루어질 수 있다. 예를 들면, 형광층(174)에 포함되는 고분자 수지는 에폭시 수지, 실리콘 수지, PMMA (polymethyl methacrylate), 폴리스티렌 (polystyrene), 폴리우레탄 (polyurethane), 또는 벤조구아나민 수지 (benzoguanamine resin)로 이루어질 수 있다. 형광층(174)은 수지, 형광체, 필러 입자들, 및 용제를 포함하는 형광체 혼합물, 또는 수지, 형광체, 필러 입자들, 및 용제를 포함하는 형광체 혼합물을 분사하는 스프레이 코팅 공정 및 경화 공정을 거쳐 형성될 수 있다. 또는 형광층(174)는 필름 형태로 만들어져서 부착될 수 있다.
한편, 도시되지는 않았지만, 기판(110) 상에 발광 소자(160) 및 본딩 와이어(172)를 덮는 렌즈(도시되지 않음)가 더 형성될 수 있다. 상기 렌즈는 실리콘(silicone) 수지, 에폭시 수지, 플라스틱, 또는 유리를 포함할 수 있다. 상기 렌즈는 발광 소자(160)로부터 방출되는 광이 발광 소자 패키지(100) 외부로 방출되는 패턴을 형성할 수 있다. 상기 렌즈는 복수 개의 발광 소자들(160)을 전체적으로 커버하는 형상으로 형성될 수 있고, 이와는 달리 복수 개의 발광 소자들(160) 각각을 커버하며 인접한 발광 소자들 상부의 상기 렌즈와 연결되는 형상으로 형성될 수도 있다.
한편, 도전 패턴(130), 서멀 비아(140) 및 방열층(150)과 기판(110) 사이에는 시드층들(seed layers)(182, 184, 186)이 더 형성될 수 있다. 예를 들어, 제1 시드층(182)은 비아홀(117)의 측벽 및 기판(110)의 배면 상에 형성될 수 있다. 즉, 제1 시드층(182)은 기판(110)과 서멀 비아(140) 사이 및/또는 기판(110)과 방열층(150) 사이에 개재될(interposed) 수 있다. 제2 시드층(184)은 절연층 구조물(120) 및 제1 도전층(132) 사이에 개재될 수 있고, 제3 시드층(186)은 제1 도전층(132)과 제2 도전층(134) 사이에 개재될 수 있다. 예시적인 실시예들에 있어서, 제1 내지 제3 시드층들(182, 184, 186)은 티타늄 또는 금, 또는 이들의 조합으로 형성될 수 있다.
저항 영역(R-R)에는 저항(R)에 형성될 수 있다. 구체적으로, 저항물질층(210)을 사이에 두고, 제1 도전층(132)의 제1 부분(132-Ra)과 제2 부분(132-Rb)이 양 단자로 기능을 하여, 저항(R)이 이루어질 수 있다. 따라서 저항(R)은 표면 실장 저항일 수 있다. 저항 단자 절연막(222)은 저항(R)의 양 단자, 즉 제1 도전층(132)의 제1 부분(132-Ra)과 제2 부분(132-Rb)이 서로 절연되도록 할 수 있다. 저항 단자 절연막(222)은 제1 도전층(132)의 제1 부분(132-Ra)과 제2 부분(132-Rb)의 마주보는 양측벽 및 저항물질층(210)의 노출되는 상면을 덮도록 연장될 수 있다. 저항(R)은 도 1a 및 도 1b의 저항(R1, R2) 중 하나 또는 모두에 해당될 수 있다.
커패시터 영역(C-R)에는 커패시터(C)가 형성될 수 있다. 구체적으로, 커패시터 절연막(224) 중 일부분이 커패시터 유전층(224-C)이 되고, 제1 도전층(132)의 제3 부분(132-Ca)과 제4 부분(132-Cb)이 양측 전극으로 기능을 하여, 커패시터(C)가 이루어질 수 있다. 따라서 커패시터(C)는 표면 실장 커패시터일 수 있다.
커패시터(C)의 일측 전극은 제1 도전층(132)의 제3 부분(132-Ca)만이 해당될 수 있고, 타측 전극은 제1 도전층(132)의 제4 부분(132-Cb)과 제2 도전층(134)의 부분(134-C)이 함께 해당될 수 있다. 또한, 커패시터(C)의 타측 전극을 이루는 제2 도전층(134)의 부분(134-C)은 제1 도전층(132)의 제3 부분(132-Ca)과 제4 부분(132-Cb)의 사이에서 커패시터 유전층(224-C)에 의하여 한정되는 공간(D-C) 위로 연장되는 에어 브리지(air-bridge) 구조를 가질 수 있다. 즉 커패시터(C)의 타측 전극을 이루는 제2 도전층(134)의 부분(134-C)은 제1 도전층(132)의 제3 부분(132-Ca)의 상측으로부터 제4 부분(132-Cb)의 상측까지 에어 브리지 구조를 가지며 연장될 수 있다.
배선 패턴 영역(P-R)에는 제1 도전층(132)의 부분으로 이루어지는 배선 패턴(P)이 형성될 수 있다. 그러나, 배선 패턴 영역(P-P)의 제1 도전층(132)의 부분 상에도 제2 도전층(134)의 부분을 형성하고, 제1 도전층(132)의 부분 및 제2 도전층(134)의 부분이 함께 배선 패턴(P)을 이루는 것 또한 가능하다.
저항(R), 커패시터(C), 배선 패턴(P)은 도 1a 및 1b에 보인 드라이버 IC(300)와 전기적으로 연결될 수 있다. 예시적으로, 저항(R), 커패시터(C), 배선 패턴(P)에서 ↑ 표시한 곳을 통하여 드라이버 IC(300)의 연결 단자(미도시)와 각각 연결될 수 있다.
발광 소자(160)는 본딩 와이어(172)를 통하여 배선 패턴(P)과 연결되며, 배선 패턴(P)과 연결되는 드라이버 IC(300)에 의하여 구동될 수 있다.
저항(R)의 일측 단자는 입력 전원(AC)과 연결 전선(AC-L)을 통하여 연결되며, 타측 단자는 드라이버 IC(300)와 연결될 수 있다.
커패시터(C)는 양측 전극이 각각 드라이버 IC(300)와 연결되어 바이패스 커패시터의 기능을 할 수 있다.
본 발명에 따른 발광 소자 패키지(100)에서, 저항(R)과 커패시터(C)는 함께 형성되는 저항 단자 절연막(222) 및 커패시터 절연막(224)을 제외하고는, 도전 패턴(130)을 제조하는 과정에서 형성될 수 있다. 따라서, 저항(R)과 커패시터(C)를 형성하기 위한 공정이 최소화되고, 또한 이들을 표면 실장 소자로 형성하는 바, 발광 소자 패키지(100)를 저비용으로 제조할 수 있고, 고효율이 가능하도록 할 수 있다. 또한 도시하지는 않았으나, 제너 다이오드(zener diode), 인덕터(inductor) 등의 부가적인 구성요소들 또한 함께 형성할 수 있다.
마찬가지로, 도전 패턴(130)을 형성하는 과정에서 별도의 공정이 추가될 필요없이 배선 패턴(P)을 형성할 수 있기 때문에, 본딩 와이어(172)의 루프를 최소화할 수 있어 발광 소자 패키지(100)의 신뢰성이 향상될 수 있다.
또한 본 발명에 따른 발광 소자 패키지(100)는, 기판(110)을 관통하는 서멀 비아(140) 및 서멀 비아(140)와 일체로 형성되는 방열층(150)이 구비되어, 발광 소자(160)의 구동 과정에서 발생하는 열을 효과적으로 발광 소자 패키지(100) 외부로 발산할 수 있다. 또한, 복수 개의 발광 소자들(160)이 직렬 및/또는 병렬로 연결될 수 있어 높은 광출력이 요구되는 발광 소자 패키지(100)를 구성할 수 있다.
도 3 내지 도 20는 본 발명의 일 실시 예들에 따른 발광 소자 패키지의 제조 방법을 나타내는 단면도들이다.
도 3은 본 발명의 일 실시 예에 따른 기판 상에 제1 마스크를 형성하는 단계를 나타내는 단면도이다.
도 3을 참조하면, 기판(110)의 상면에 제1 마스크(192)를 형성한다. 제1 마스크(192)는 도 1a에 보인 기판(110)에 캐비티(115)가 형성될 영역을 제외한 부분의 상면에 형성될 수 있다.
기판(110)은 예를 들어 실리콘 기판을 포함할 수 있다. 그러나 기판(110)의 물질이 이에 한정되는 것은 아니며, 기판(110)은 열을 효과적으로 방출할 수 있도록 열전도율이 높은 물질을 사용할 수 있다.
제1 마스크(192)는 예를 들어 실리콘 질화물, 실리콘 카바이드 등을 포함하는 하드 마스크(hard mask) 또는 포토레지스트 패턴일 수도 있다. 제1 마스크(192)가 하드 마스크인 경우, 기판(110)의 상면 전체에 제1 마스크(192)를 형성하기 위한 하드 마스크층을 형성한 후, 제1 마스크(192)에 대응하는 포토레지스트 마스크를 형성한다. 이후, 상기 포토레지스트 마스크를 이용하여 상기 하드 마스크층을 식각하여 제1 마스크(192)를 형성할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 기판에 캐피티를 형성하는 단계를 나타내는 단면도이다.
도 4를 참조하면, 제1 마스크(192)를 식각 마스크로 사용하여 기판(110)을 식각하여 복수 개의 캐비티들(115)을 형성한다. 캐비티(115)를 형성하기 위한 공정은, 습식 식각 공정이거나 건식 식각 공정일 수 있다. 예시적인 실시예들에 있어서, 습식 식각 공정의 경우에 실리콘의 결정학적 방향에 따른 식각 선택비를 갖는 에천트(etchant)를 사용하여 기판(110)을 식각함으로써 캐비티 측벽부(115s)와 캐비티 바닥부(115b)를 포함하는 캐비티(115)를 형성할 수 있다. 예를 들어, 수산화칼륨(KOH)을 포함하는 에천트를 사용하여 기판(110)을 습식 식각하는 경우에, 실리콘의 결정학적 (100) 면의 식각 속도가 현저히 빠른 반면, 실리콘의 결정학적 (111) 면의 식각 속도는 상당히 낮다. 예를 들어, 실리콘의 (100) 면에 대한 (111) 면의 식각 속도비가 1/400일 수 있다. 이에 따라, 기판(110)의 상면이 실리콘의 결정학적 (100) 면에 평행한 방향으로 배열되는 경우, 캐비티(115)가 기판(110)의 상면에 수직한 방향으로 빠른 속도로 식각될 수 있다. 그러나, 캐비티(115)의 측벽은 (111) 면에 평행한 방향으로 형성되고 더 이상 식각되지 않을 수 있다. 따라서, 캐비티 측벽부(115s)는 (111) 면에 평행하게 배열되고, 캐비티 바닥부(115b)는 (100) 면에 평행하게 배열될 수 있다. 캐비티(115)의 형상은 도 21에서 자세히 설명하도록 한다.
이와는 달리, 캐비티(115)를 형성하기 위한 공정은 실리콘의 결정학적 방향에 따른 식각 선택비를 갖는 에천트를 사용한 건식 식각 공정일 수도 있다. 예를 들면, 상기 건식 식각 공정은 건식 반응성 이온 식각 공정(reactive ion etching process)일 수 있다.
캐비티(115)를 형성한 후 제1 마스크(192)를 제거할 수 있다.
도 5는 본 발명의 일 실시 예에 따른 기판 상에 제1 절연층을 형성하는 단계를 나타내는 단면도이다.
도 5를 참조하면, 캐비티(115)가 형성된 기판(110) 상에 제1 절연층(122)을 형성한다.
제1 절연층(122)은 예를 들면, 애노다이즈 알루미늄 산화물층일 수 있다. 예시적인 공정에서, 기판(110) 상에 알루미늄을 사용하여 도전층(도시되지 않음)을 형성한 후, 상기 도전층이 형성된 기판(110)을 애노다이징 용액(anodizing solution)에 담근 후 소정의 전압을 인가하여 상기 도전층을 제1 절연층(122)으로 변환시킬 수 있다. 예를 들어, 상기 애노다이징 용액은 약 0.3 M의 황산 용액일 수 있으나, 상기 애노다이징 용액의 종류가 이에 한정되는 것은 아니다. 또한, 이러한 애노다이징 공정은 복수 회 반복될 수 있다. 예시적인 실시예들에 있어서, 형성된 제1 절연층(122)은 나노 포어(nanopore) 구조를 가질 수 있다. 제1 절연층(122)의 상기 나노포어의 사이즈 및 두께는 상기 애노다이징 공정의 온도, 인가된 전압, 애노다이징 용액의 종류 등에 따라 조절할 수 있다.
예시적인 실시예들에 있어서, 제1 절연층(122)의 두께는 약 50 nm 내지 5 마이크로미터일 수 있다. 제1 절연층(122)은 캐비티(115) 내벽 및 기판(110) 상면 상에 컨포말하게 형성될 수 있다.
제1 절연층(122)을 형성하기 전에, 기판(110) 상에 예를 들어 티타늄을 사용하여 접착층(adhesion layer)(미도시)을 더 형성할 수 있다. 상기 접착층은 기판(110)과 제1 절연층(122) 사이의 부착력을 향상시킬 수 있고, 또한 제1 절연층(122)의 애노다이징 공정 속도를 증가시킬 수 있다.
도 6은 본 발명의 일 실시 예에 따른 기판 상에 제2 절연층을 형성하는 단계를 나타내는 단면도이다.
도 6을 참조하면, 제1 절연층(122)이 형성된 기판(110) 상에 제2 절연층(124)을 형성한다. 제2 절연층(124)은 실리콘 산화물 또는 실리콘 산질화물을 사용하여 형성될 수 있으나, 제2 절연층(124)의 물질이 이에 한정되는 것은 아니다.
제2 절연층(124)은 예를 들어, 50 nm 내지 5 마이크로미터의 두께로 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 절연층(124)은 물리 기상 증착(physical vapor deposition, PVD) 공정, 화학 기상 증착(chemical vapor deposition, CVD) 공정 또는 스퍼터링(sputtering) 공정 등에 의해 형성될 수 있다. 예를 들어, 제2 절연층(124)은 플라즈마 증대 CVD(plasma enhanced CVD, PECVD) 공정을 사용하여 형성될 수 있다.
한편, 제1 절연층(122) 및 제2 절연층(124)의 적층 구조를 절연층 구조물(120)로 정의할 수 있다. 제1 절연층(122)은 기판(110)으로부터 상부에 형성되는 도 1에 보인 발광 소자(160)와의 전기적 절연을 위한 소자 분리층(device isolation layer)으로 기능할 수 있다. 제1 절연층(122)은 전기 비저항이 우수한 절연 물질이므로, 제2 절연층(124)의 두께가 크지 않더라도 기판(110)으로부터 상부에 형성되는 구성요소들을 효과적으로 전기적으로 절연시킬 수 있다. 따라서 제1 절연층(122)을 형성하지 않고 기판(110) 상에 직접 제2 절연층(124)을 형성하는 경우에 비하여 제2 절연층(124)의 두께를 감소시킬 수 있어, 공정 비용이 절감될 수 있고, 공정이 용이해질 수 있다.
또한 제1 절연층(122)은 기판(110)의 러프니스를 감소시켜주는 버퍼층 역할을 할 수 있고, 이에 따라 제2 절연층(124)의 두께를 적게 형성할 수 있다. 따라서, 제2 절연층(124)의 두께가 크지 않더라도 기판(110)으로부터 상부에 형성되는 구성요소들을 효과적으로 전기적으로 절연시킬 수 있다.
도 7은 본 발명의 일 실시 예에 따른 제2 마스크를 형성하는 단계를 나타내는 단면도이다.
도 7을 참조하면, 도 6의 결과물인 기판(110)을 뒤집어서, 기판(110)의 배면 상에 제2 마스크(194)를 형성한다. 이에 따라, 기판(110)의 일 면 상에는 절연층 구조물(120)이 형성되고, 기판(110)의 타 면 상에는 제2 마스크(194)가 배치될 수 있다. 제2 마스크(194)에는 복수의 개구들(194a)이 형성될 수 있다. 복수의 개구부들(194a)은 캐비티 바닥부(115b)에 대응되도록 형성할 수 있다.
여기에서 기판(110)의 배면이란, 도 3에서 보인 기판(110)에서 아랫면을 의미하고, 기판(110)의 배면의 반대면, 즉 도 3에서 보인 기판(110)에서 윗면은 기판(110)의 상면이라 호칭할 수 있다. 또한 기판(110)의 상면 및 배면은 각각 제1 면 및 제2 면이라 병용할 수 있다.
예시적인 실시예들에 있어서, 제2 마스크(194)는 포토레지스트 패턴일 수 있고, 이와는 달리 실리콘 산화물, 실리콘 질화물, 또는 실리콘 카바이드 등을 포함하는 하드 마스크일 수도 있다. 제2 마스크(194)가 하드 마스크인 경우, 기판(110)의 배면 전체에 제2 마스크(194)를 형성하기 위한 하드 마스크층을 형성한 후, 제2 마스크(194)에 대응하는 포토레지스트 마스크를 형성한다. 이후, 상기 포토레지스트 마스크를 이용하여 상기 하드 마스크층을 식각하여 제2 마스크(194)를 형성할 수 있다.
도 8은 본 발명의 일 실시 예에 따른 기판을 관통하는 비아홀을 형성하는 단계를 나타내는 단면도이다.
도 7 및 도 8을 함께 참조하면, 제2 마스크(194)를 식각 마스크로 사용하여 기판(110) 및 절연층 구조물(120)을 식각함으로써 기판(110)과 절연층 구조물(120)을 관통하는 비아홀(117)을 형성할 수 있다. 예시적인 실시예들에 있어서, 비아홀(117)은 캐비티 바닥부(115b)와 수직하게 오버랩되도록 형성될 수 있다. 특히, 복수의 캐비티들(115) 각각에 대하여 적어도 하나의 비아홀(117)이 형성될 수 있다. 도 8에 도시된 것과 같이 하나의 캐비티 바닥부(115b)와 오버랩되는 위치에 복수 개의 비아홀들(117)이 소정의 간격으로 이격되어 배열될 수 있다.
예시적인 실시예들에 있어서, 비아홀(117)의 수평 단면은 원형, 직사각형, 정사각형, 타원형 등 다양한 형상으로 형성될 수 있으나, 비아홀(117)의 수평 단면이 이에 한정되는 것은 아니다. 비아홀(117)은 약 25 ㎛ 내지 약 100 ㎛의 폭을 가질 수 있다. 비아홀(117)의 폭이 너무 작은 경우 후속 공정에서 비아홀(117)을 매립하기 어려울 수 있고, 비아홀(117) 내부에 보이드 등이 형성될 수 있다. 비아홀(117)의 폭이 너무 큰 경우, 상부에 형성되는 도전 패턴(도시되지 않음)과의 접착력이 저하될 수 있다.
비아홀(117)을 형성한 후, 제2 마스크(194)를 제거할 수 있다.
도 9는 본 발명의 일 실시 예에 따른 서멀 비아 및 방열층을 형성하는 단계를 나타내는 단면도이다.
도 9를 참조하면, 기판(110)의 배면 및 비아홀(117)의 측벽을 덮는 제1 시드층(182)을 형성할 수 있다. 제1 시드층(182)은 예를 들어 티타늄 및/또는 금을 사용하여 스퍼터링 공정에 의해 형성될 수 있다. 제1 시드층(182)은 소정의 두께로 비아홀 측벽 상에 컨포말하게 형성되어 비아홀(117)을 완전히 매립하지 않을 수 있다.
이후, 제1 시드층(182) 상에 구리 또는 금, 또는 이들의 조합을 사용하여 비아홀(117)을 매립하는 서멀 비아(140)와 기판(110)의 배면을 덮는 방열층(150)을 형성할 수 있다. 예를 들어, 서멀 비아는 비아홀(117)을 완전히 매립하도록 형성되며, 방열층(150)은 약 1 ㎛ 내지 약 5 ㎛의 두께로 형성될 수 있다.
한편, 서멀 비아(140)는 비아홀(117)을 따라서 연장되며 기판(110)과 절연층 구조물(120)을 관통하도록 형성될 수 있다. 이에 따라, 캐비티 바닥부(115b)로부터 기판(110)의 배면까지 서멀 비아(140)가 연결되는 구조가 형성될 수 있다.
상기 서멀 비아(140)와 방열층(150)을 형성하기 위한 공정은 제1 시드층(182)을 시드로 사용하는 전해 도금 공정(electroplating process) 또는 무전해 도금 공정(electroless plating process)일 수 있다. 또한, 서멀 비아(140)와 방열층(150)을 형성하기 위한 공정은 동일한 공정에서 수행되어 서멀 비아(140)와 방열층(150)이 일체로 형성될 수 있다.
예시적인 실시예들에 있어서, 서멀 비아(140)와 방열층(150)은 구리층 및 금층의 적층 구조로 형성될 수 있다. 이 때, 구리층 및 금층의 두께는 형성하고자 하는 발광 소자 패키지의 설계에 따라 달라질 수 있다. 예를 들어, 구리층의 두께가 큰 경우, 구리의 열전도율이 높아 방열 특성이 우수할 수 있다. 또한, 금층의 두께가 큰 경우, 상부에 형성되는 도전 패턴과의 접합 특성이 우수할 수 있다.
도 10은 본 발명의 일 실시 예에 따른 저항물질층을 형성하는 단계를 나타내는 단면도이다.
도 10을 참조하면, 도 9의 결과물인 기판(110)을 뒤집어서, 기판(110)의 상면 상에 저항물질층(210)을 형성한다. 저항물질층(210)은 캐비티(115)가 형성되지 않은 기판(110)의 상면 부분에 형성될 수 있다. 저항물질층(210)은 기판(110)의 상면의 저항 영역(R-R) 상의 일부분에 형성될 수 있다. 그러나, 저항물질층(210)의 위치는 이에 한정되지 않으며, 도 1에 보인 발광 소자(160)가 배치되는 않는 캐비티(115) 내의 기판(110) 상에도 저항물질층이 형성될 수 있다. 캐비티(115) 내의 기판(110) 상에도 저항물질층이 형성되는 경우, 후술하는 저항의 제조 방법과 동일한 방법으로 캐비티(115) 내의 기판(110) 상에도 저항을 형성할 수 있다. 예를 들어, 캐비티(115) 내의 기판(110) 상에 저항이 형성되는 경우, 이 저항은 도 1에 보인 발광 소자(160)와 전기적으로 연결될 수 있다.
저항물질층(210)을 형성하기 위하여, 저항물질층(210)이 형성되는 위치를 노출시키며 기판(110)의 상면을 덮는 마스크 패턴을 형성한 후, 저항물질이 기판(110)을 덮도록 한 후, 마스크 패턴을 제거하는 리프트 오프 방법을 이용할 수 있다. 또는 기판(110)의 상면을 덮는 저항물질을 형성한 후, 저항물질층(210)이 형성되는 위치를 덮는 마스크 패턴을 형성하여 식각 공정으로 상기 저항물질의 노출되는 부분을 제거하여, 저항물질층(210)을 형성할 수 있다.
저항물질층(210)은 예를 들면, 니켈-크롬(NiCr), 질화탄탈륨(TaN), 산화루세늄(RuO2), 산화납(PbO), 루세늄산 비스무스(Bi2Ru2O7) 이리듐산 비스무스(Bi2Ir2O7) 등으로 이루어질 수 있다. 저항물질층(210)이 예를 들면, 수십 내지 수백㎚의 두께를 가지고, 수 내지 수십㎛의 길이를 가지도록 형성할 수 있다. 저항물질층(210)의 면저항, 폭, 길이를 고려하여, 저항물질층(210)으로 형성되는 저항의 저항값을 결정할 수 있다. 예시적으로, 저항물질층(210)을 75㎚의 두께로 형성하여, 250Ω/□의 면저항을 가지는 경우, 저항물질층(210)의 길이를 10㎛ 내지 25㎛의 범위로 형성하고 저항물질층(210)의 폭을 수㎛ 내지 수십㎛의 범위에서 조절하면, 50Ω 내지 500Ω의 저항값을 가지는 저항을 형성할 수 있다. 도 10에서, 저항물질층(210)의 수평 방향의 폭은 저항물질층(210)의 길이에 해당할 수 있다. 저항물질층(210)은 예를 들면, 전자빔 증발 공정(e-beam evaporation process)에 의하여 형성할 수 있다.
도 11은 본 발명의 일 실시 예에 따른 제2 시드층을 형성하는 단계를 나타내는 단면도이다.
도 11을 참조하면, 저항물질층(210)이 형성된 기판(110) 상에 제2 시드층(184)을 형성한다. 이때 제2 시드층(184)은 캐비티 바닥부(115b)에 노출된 서멀 비아(140) 상면과 접촉하도록 형성될 수 있다. 제2 시드층(184)은 예를 들어 티타늄 및/또는 금으로 이루어질 수 있다. 제2 시드층(184)은 예를 들면, 스퍼터링 공정에 의해 형성될 수 있다.
도 12는 본 발명의 일 실시 예에 따른 제3 마스크를 형성하는 단계를 나타내는 단면도이다.
도 12를 참조하면, 제2 시드층(184)이 형성된 기판(110)의 상면 상에 제3 마스크(196)를 형성한다. 제3 마스크(196)는 캐비티 바닥부(115b) 중 서멀 비아(140)가 형성된 부분 및 서멀 비아(140)들의 사이 부분을 노출시킬 수 있다.
제3 마스크(196)는 저항 영역(R-R) 중 저항물질층(210)의 상면의 적어도 일부분을 제외한 부분을 노출시킬 수 있다. 제3 마스크(196)는 저항 영역(R-R)의 저항물질층(210)의 상면을 모두 덮고, 저항물질(210)의 측면 상의 제2 시드층(184)을 모두 노출시키도록 형성시킬 수 있다. 그러나 공정 마진을 고려하여, 도 12에 보인 것과 같이 제3 마스크(196)는, 저항 영역(R-R)의 저항물질층(210)의 상면 양단(도 12에서 좌우 방향의 양단)에 인접하는 일부분을 노출시키며 저항층(210)의 상면의 중간 부분을 덮도록 형성될 수도 있다.
제3 마스크(196)는 커패시터 영역(C-R)의 중간 부분을 일부 덮고, 커패시터 영역(C-R)의 양단에 인접하는 부분을 노출시키도록 형성될 수 있다. 제3 마스크(196)는 배선 패턴 영역(P-R)을 노출시키고 배선 패턴 영역(P-R)의 주변의 기판(110) 상면의 부분을 덮도록 형성될 수 있다.
그 외에도 제3 마스크(196)는 후속 공정에서 형성할 도전 패턴(도 2의 130)이 형성되지 않도록 할 영역을 덮도록 형성할 수 있다.
제3 마스크(196)는 예를 들면, 포토레지스트 패턴일 수 있다.
도 13은 본 발명의 일 실시 예에 따른 제1 도전층(132)을 형성하는 단계를 나타내는 단면도이다.
도 13을 참조하면, 제3 마스크(196)에 의하여 노출되는 제2 시드층(184) 상에 제1 도전층(132)을 형성한다. 제1 도전층(132)은 소정의 두께로 컨포말하게 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 도전층(132)을 형성하기 위한 공정은 제2 시드층(184)을 시드로 사용하는 전해 도금 공정 또는 무전해 도금 공정일 수 있다. 다른 실시예들에 있어서, 제1 도전층(132)을 형성하기 위한 공정은 스퍼터링 공정, 또는 전자빔 증발 공정일 수 있으며, 이 경우 제3 마스크(196) 상에 형성되는 제1 도전층의 부분(미도시)는 제3 마스크(196)를 제거할 때 리프트 오프 방법에 의하여 함께 제거될 수 있다. 제1 도전층(132)은 예를 들어 구리, 니켈 또는 금, 또는 이들의 조합을 사용하여 형성될 수 있다.
저항 영역(R-R)에는 저항물질층(210)의 양측에 접하며 서로 이격되는 적어도 한쌍의 제1 도전층(132)의 부분(132-Ra, 132-Rb)이 형성될 수 있다. 저항 영역(R-R)에 형성되는 제1 도전층(132)의 부분(132-Ra, 132-Rb)은 각각 제1 도전층(132)의 제1 부분(132-Ra) 및 제1 도전층(132)의 제2 부분(132-Rb)이라 호칭할 수 있다. 제1 도전층(132)의 제1 부분(132-Ra)과 제2 부분(132-Rb)은 저항 영역(R-R)에 형성된 제3 마스크(196)의 부분을 사이에 두고 서로 이격될 수 있다.
커패시터 영역(C-R)에는 서로 이격되는 적어도 한쌍의 제1 도전층(132)의 부분(132-Ca, 132-Cb)이 형성될 수 있다. 커패시터 영역(C-R)에 형성되는 제1 도전층(132)의 부분(132-Ca, 132-Cb)은 각각 제1 도전층(132)의 제3 부분(132-Ca) 및 제1 도전층(132)의 제4 부분(132-Cb)이라 호칭할 수 있다. 제1 도전층(132)의 제3 부분(132-Ca)과 제4 부분(132-Cb)은 커패시터 영역(C-R)에 형성된 제3 마스크(196)의 부분을 사이에 두고 서로 이격될 수 있다.
제1 도전층(132)을 형성한 후, 제3 마스크(196)는 제거될 수 있다.
도 14는 본 발명의 일 실시 예에 따른 유전물질층 및 제4 마스크를 형성하는 단계를 나타내는 단면도이다.
도 14를 참조하면, 도 13에 보인 제3 마스크(196)를 제거한 후, 제2 시드층(184)의 노출되는 부분을 제거한다. 이후, 제1 도전층(132)이 형성된 기판(110) 상에 유전물질층(220)을 형성한다. 유전물질층(220)은 제1 도전층(132)이 형성된 기판(110) 상에 컨포말하게 형성될 수 있다. 유전물질층(220)은 제1 도전층(132)들 사이의 공간(D)을 메꾸지 않고, 그 내벽을 컨포말하게 덮도록 소정의 두께를 가지도록 형성할 수 있다.
유전물질층(220)은 실리콘 산화물보다 큰 유전율을 가지는 물질로 이루어질 수 있다. 유전물질층(220)은 예를 들면, 바륨 티타늄 산화물(BaTiO), 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
예시적으로, 유전물질층(220)을 0.5㎛의 두께를 가지는 BaTiO3를 에어로졸 증착 방법(ADM, aerosol deposition method)으로 형성하는 경우, 비유전율은 100 이상을 가지고, 로스 탄젠트(tanδ)는 약 0.002 이하일 수 있다. 또한 108Ω·㎝ 이상의 비저항을 가질 수 있다.
유전물질층(220)을 형성한 후, 저항 영역(R-R)과 커패시터 영역(C-R)의 일부분에 제4 마스크(230)를 형성한다.
제4 마스크(230) 중 저항 영역(R-R)에 형성되는 부분(232)은 제1 도전층(132)에 의하여 노출되는 저항물질층(210) 상을 덮도록 형성한다. 구체적으로, 제4 마스크(230) 중 저항 영역(R-R)에 형성되는 부분(232)은 저항물질층(210)에 접하는 서로 이격되는 제1 도전층(132)의 제1 부분(132-Ra)과 제2 부분(132-Rb)의 사이에서 저항물질층(210)에 의하여 한정되는 공간(D-R)을 채우도록 형성한다.
제4 마스크(230) 중 커패시터 영역(C-R)에 형성되는 부분(234)은 커패시터 영역(C-R)에 형성된 서로 이격되는 제1 도전층(132)의 제3 부분(132-Ca)과 제4 부분(132-Cb)에서 저항물질층(210)에 의하여 한정되는 공간(D-C)을 채우도록 형성될 수 있다. 또한 제4 마스크(230) 중 커패시터 영역(C-R)에 형성되는 부분(234)은 커패시터 영역(C-R)에 형성된 제1 도전층(132)의 부분들(132-Ca, 132-Cb) 중 적어도 하나, 예를 들면, 제3 부분(132-Ca) 상측의 일부분을 덮도록 형성될 수 있다. 제4 마스크(230) 중 커패시터 영역(C-R)에 형성되는 부분(234) 중 커패시터 영역(C-R)에 형성된 제1 도전층(132)의 제3 부분(132-Ca)의 일부분을 덮는 부분에는 후속 공정을 통하여 커패시터가 형성될 수 있다.
제4 마스크(230)는 예를 들면, 포토레지스트 패턴일 수 있다.
도 15는 본 발명의 일 실시 예에 따른 유전물질 패턴을 형성하는 단계를 나타내는 단면도이다.
도 14 및 도 15를 함께 참조하면, 제4 마스크(230)를 식각 마스크로, 제4 마스크(230)에 의하여 노출되는 유전물질층(220)의 부분을 제거하여 유전물질 패턴(222, 224)를 형성한다. 예를 들어, 노출되는 유전물질층(220)의 부분을 제거하기 위한 공정은 반응성 이온 식각 공정일 수 있다.
유전물질 패턴(222, 224) 중 저항 영역(R-R)에 형성되는 부분인 저항 단자 절연막(222)은 후속 공정을 통하여 형성하고자 하는 저항의 양단자 사이를 절연시켜줄 수 있다. 저항 단자 절연막(222)은 저항 영역(R-R)에서 저항물질층(210)의 양측에 각각 접하는 제1 도전층(132)의 제1 부분(132-Ra) 및 제2 부분(132-Rb) 각각의 마주보는 측면을 덮으며 연장되도록 형성될 수 있다. 따라서 저항 영역(R-R)에 형성된 제1 도전층(132)의 제1 부분(132-Ra)과 제2 부분(132-Rb)의 사이에는 저항 단자 절연막(222)에 의하여 한정되는 공간(D-C)이 형성된다.
유전물질 패턴(222, 224) 중 커패시터 영역(C-R)에 형성되는 부분인 커패시터 절연막(224) 중 커패시터 영역(C-R)에 형성된 제1 도전층(132)의 하나의 부분(132-Ca) 상에 형성되는 부분(224-C)은 후속 공정을 통하여 형성하고자 하는 커패시터의 양측 전극 사이에 배치되는 바, 커패시터 유전층(224-C)으로 호칭될 수 있다.
커패시터 절연막(224)은 커패시터 영역(C-R)에 형성된 제1 도전층(132)의 제3 부분(132-Ca)과 제4 부분(132-Cb) 사이의 공간의 내벽을 덮되, 채우지 않도록 형성될 수 있다. 따라서 커패시터 영역(C-R)에 형성된 제1 도전층(132)의 제3 부분(132-Ca)과 제4 부분(132-Cb)의 사이에는 커패시터 절연막(224)에 의하여 한정되는 공간(D-C)이 형성된다.
도 16은 본 발명의 일 실시 예에 따른 제5 마스크를 형성하는 단계를 나타내는 단면도이다.
도 16을 참조하면, 커패시터 영역(C-R)에서 커패시터 절연막(224)에 의하여 한정되는 공간(D-C)을 채우는 제5 마스크(240)를 형성한다. 제5 마스크(240)는 커패시터 영역(C-R)에서 커패시터 절연막(224)에 의하여 한정되는 공간(D-C)을 채우며 볼록한 형상으로 돌출될 수 있다. 예를 들면, 제5 마스크(240)는 커패시터 영역(C-R)에서 커패시터 절연막(224)에 의하여 한정되는 공간(D-C)에 마스크 패턴(미도시)을 형성한 후, 상기 마스크 패턴을 열처리 등에 의한 리플로우 공정을 하여 형성할 수 있다. 상기 마스크 패턴은 포토레지스트 패턴일 수 있다.
도 17은 본 발명의 일 실시 예에 따른 예비 제3 시드층 및 제6 마스크를 형성하는 단계를 나타내는 단면도이다.
도 17을 참조하면, 도 16의 결과물인 기판(110)의 상면을 덮는 예비 제3 시드층(186a)을 형성한다. 예비 제3 시드층(186a)은 예를 들어 티타늄 및/또는 금을 사용하여 스퍼터링 공정에 의해 형성될 수 있다. 예비 제3 시드층(186a)은 인접한 제1 도전층들(132) 사이의 공간(D)의 내벽을 덮되, 인접한 제1 도전층들(132) 사이의 공간(D)을 채우지 않도록 형성할 수 있다. 따라서 인접한 제1 도전층들(132) 사이의 공간에는 예비 제3 시드층(186a)에 의하여 한정되는 공간이 형성될 수 있다.
이후, 예비 제3 시드층(186a) 상에 제6 마스크(198)를 형성할 수 있다. 제6 마스크(198)는 인접한 제1 도전층들(132) 사이에서 예비 제3 시드층(186a)에 의하여 한정되는 공간을 채우도록 형성할 수 있다.
제6 마스크(198) 중 저항 영역(R-R)에 형성되는 부분은, 저항 영역(R-R)의 제1 도전층(132)의 부분들(132-Ra, 132-Rb) 중 적어도 하나의 부분, 예를 들면 제2 부분(132-Rb)의 일단에 인접하는 상측의 일부분, 즉 저항물질층(210)으로부터 먼 일단에 인접하는 상측의 일부분을 덮도록 형성될 수 있다. 도 17에는 저항 영역(R-R)에서 제1 도전층(132)의 제1 부분(132-Ra)과 제2 부분(132-Rb) 중 하나의 부분, 예를 들면, 제2 부분(132-Rb)의 상측 일부분을 덮는 것으로 도시되었으나, 서로 이격되는 제1 및 제2 부분(132-Ra, 132-Rb) 모두의 일부분을 덮거나, 제1 및 제2 부분(132-Ra, 132-Rb)의 상면을 모두 노출시키도록 형성할 수도 있다.
제6 마스크(198) 중 커패시터 영역(C-R)에 형성되는 부분은, 커패시터 영역(C-R)의 제1 도전층(132)의 부분들(132-Ca, 132-Cb) 중 적어도 하나, 예를 들면, 제4 부분(132-Cb)의 일단에 인접하는 상측 일부분, 즉 제5 마스크(240)로부터 먼 일단에 인접하는 상측 일부분을 덮도록 형성될 수 있다. 도 17에는 커패시터 영역(C-R)에서 제1 도전층(132)의 2개의 부분(132-Ca, 132-Cb) 모두의 일부분을 제6 마스크(198)가 덮는 것으로 도시되었으나, 제1 도전층(132)의 제3 부분(132-Ca) 및 제4 부분(132-Ca, 132-Cb)의 상면을 모두 노출시키도록 형성할 수도 있다. 단, 커패시터 영역(C-R)에서 제6 마스크(198)는, 제5 마스크(240)의 상측 및 커패시터 절연막(224) 중 커패시터 유전층(224-C)의 상측은 덮지 않고 노출시키도록 형성된다.
도 18은 본 발명의 일 실시 예에 따른 제2 도전층(134)을 형성하는 단계를 나타내는 단면도이다.
도 17 및 도 18을 함께 참조하면, 제6 마스크(198)에 의하여 노출되는 예비 제3 시드층(186a) 상에 제2 도전층(134)을 형성한다. 예시적인 실시예들에 있어서, 제2 도전층(134)은 니켈, 금 또는 은, 또는 이들의 조합을 사용하여 형성할 수 있다. 예를 들어, 제2 도전층(134)은 니켈, 금 및 은의 3층 구조로 형성할 수 있다. 제2 도전층(134)을 형성하기 위한 공정은 예비 제3 시드층(186a)을 시드로 사용하는 전해 도금 공정, 또는 무전해 도금 공정일 수 있다.
이후, 제5 마스크(240) 및 제6 마스크(198)를 함께 제거할 수 있다. 제5 마스크(240)가 제거되어, 제1 도전층(132)의 제3 부분(132-Ca)과 제4 부분(132-Cb)의 사이에 다시 커패시터 절연막(224)에 의하여 한정되는 공간(D-C)이 형성될 수 있다.
도 19는 본 발명의 일 실시 예에 따른 제3 시드층을 형성하는 단계를 나타내는 단면도이다.
도 19를 참조하면, 도 18에서 노출되는 예비 제3 시드층(186a)의 부분을 제거하여 제3 시드층(186)을 형성할 수 있다. 제3 시드층(186)의 측면은 제2 도전층134)의 측면과 서로 정렬될(aligned) 수 있다. 이에 따라, 복수의 도전 패턴(130)들 각각이 인접한 도전 패턴(130)으로부터 전기적으로 분리될 수 있다. 예를 들어, 노출된 예비 제3 시드층(186a) 부분을 제거하기 위한 공정은 반응성 이온 식각 공정일 수 있다.
도시하지는 않았으나, 도 17 내지 도 19를 함께 참조하면, 제1 도전층(132)의 측벽을 덮는 예비 제3 시드층(186a)의 부분의 적어도 일부를 노출하도록 제6 마스크(198)를 형성하여, 제2 도전층(134)이 제1 도전층(132)의 측벽을 덮는 예비 제3 시드층(186a)의 부분의 적어도 일부를 덮도록 할 수 있다. 이 경우, 제2 도전층(134)은 제1 도전층(132)의 측벽이 노출되는 것을 방지하는 보호막 역할을 할 수 있다. 예를 들어, 제1 도전층(132)이 노출되었을 때 산화되거나 부식될 수 있는 물질을 포함할 때, 제1 도전층(132)의 측벽이 공기 중에 노출되는 경우 산화되거나 부식되어 전도도가 저하되거나 리프팅되는 문제가 발생할 수 있다. 그러나, 제2 도전층(134)이 제1 도전층(132)의 상면 및 측벽을 커버함에 따라, 제1 도전층(132)이 공기 중에 노출되어 산화되는 것을 방지할 수 있고, 이에 따라 도전 패턴(130)의 산화 또는 리프팅에 의한 발광 소자 패키지의 신뢰성 저하를 방지할 수 있다.
그러나 제1 도전층(132)이 산화 또는 부식이 쉽게 되지 않는 물질로 이루어지거나, 도 2에 보인 형광층(174)이 제1 도전층(132)의 산화 또는 부식을 방지하는 보호막 역할을 하거나, 또는 형광층(174)을 형성하기 전에 제1 도전층(132)의 산화 또는 부식을 방지할 수 있는 보호막(미도시)을 형성하는 경우에는, 도 17 내지 도 19에 보인 것과 같이, 제1 도전층(132)의 측벽을 덮는 예비 제3 시드층(186a)의 부분을 모두 제거하여 제3 시드층(186)을 형성할 수 있다.
저항 영역(R-R)에는 저항(R)에 형성될 수 있다. 구체적으로, 저항물질층(210)을 사이에 두고, 제1 도전층(132)의 제1 부분(132-Ra)과 제2 부분(132-Rb)이 양 단자로 기능을 하여, 저항(R)이 이루어질 수 있다. 따라서 저항(R)은 표면 실장 저항일 수 있다. 저항 단자 절연막(222)은 저항(R)의 양 단자, 즉 제1 도전층(132)의 제1 부분(132-Ra)과 제2 부분(132-Rb)이 서로 절연되도록 할 수 있다. 저항 단자 절연막(222)은 제1 도전층(132)의 제1 부분(132-Ra)과 제2 부분(132-Rb)의 마주보는 양측벽 및 저항물질층(210)의 노출되는 상면을 덮도록 연장될 수 있다.
커패시터 영역(C-R)에는 커패시터(C)가 형성될 수 있다. 구체적으로, 커패시터 절연막(224) 중 일부분이 커패시터 유전층(224-C)이 되고, 제1 도전층(132)의 제3 부분(132-Ca)과 제4 부분(132-Ca)이 양측 전극으로 기능을 하여, 커패시터(C)가 이루어질 수 있다. 따라서 커패시터(C)는 표면 실장 커패시터일 수 있다. 예시적으로, 커패시터(C)의 면적이 0.04㎟인 경우, 커패시터(C)의 커패시턴스는 약 59.06㎊, 항복 전압은 278V 이상을 가질 수 있다.
커패시터(C)의 일측 전극은 제1 도전층(132)의 제3 부분(132-Ca)만이 해당될 수 있고, 타측 전극은 제1 도전층(132)의 제4 부분(132-Cb)과 제2 도전층(134)의 부분(134-C)이 함께 해당될 수 있다. 또한, 커패시터(C)의 타측 전극을 이루는 제2 도전층(134)의 부분(134-C)은 제1 도전층(132)의 제3 부분(132-Ca)과 제4 부분(132-Cb)의 사이에서 커패시터 유전층(224-C)에 의하여 한정되는 공간(D-C) 위로 연장되는 에어 브리지(air-bridge) 구조를 가질 수 있다. 즉 커패시터(C)의 타측 전극을 이루는 제2 도전층(134)의 부분(134-C)은 제1 도전층(132)의 제3 부분(132-Ca)의 상측으로부터 제4 부분(132-Cb)의 상측까지 에어 브리지 구조를 가지며 연장될 수 있다.
배선 패턴 영역(P-R)에는 제1 도전층(132)의 부분으로 이루어지는 배선 패턴(P)이 형성될 수 있다. 그러나, 배선 패턴 영역(P-P)의 제1 도전층(132)의 부분 상에도 제2 도전층(134)의 부분을 형성하고, 제1 도전층(132)의 부분 및 제2 도전층(134)의 부분이 함께 배선 패턴(P)을 이루는 것 또한 가능하다.
도 19에서, 저항(R)의 단자, 커패시터(C)의 양측 전극, 배선 패턴(P)은 제1 도전층(132)의 상면의 적어도 일부가 노출된 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 저항(R)의 양 단자는 모두 제1 도전층(132)의 상면을 제2 도전층(134)이 덮을 수 있다. 예를 들면, 커패시터(C)의 양측 전극은 모두 제1 도전층(132)의 상면을 제2 도전층(134)이 덮을 수 있다. 단, 이 경우 커패시터(C)의 일측 전극에 해당하는 제1 도전층(132)의 제3 부분(132-Ca)과 제2 도전층의 부분(134-C)은 커패시터 절연막(224)에 의하여 전기적으로 절연된다. 예를 들면, 배선 패턴(P)은 제1 도전층(132)의 상면을 제2 도전층(134)이 덮도록 형성될 수 있다.
저항(R)의 양 단자, 커패시터(C)의 양측 전극 및 배선 패턴(P)에서 제1 도전층(132)의 상면을 제2 도전층(134)이 덮는지의 여부는 제1 도전층(132) 및 제2 도전층(134)의 특성을 고려하여 결정될 수 있다. 예를 들면, 제1 도전층(132) 및 제2 도전층(134)의 전도성, 산화 또는 부식의 가능성, 외부 단자(예를 들면, 도 2의 입력 전원(AC)과의 연결 전선, 드라이브 IC(300)의 연결 단자 등)와의 용이성 등을 고려하여, 제1 도전층(132)의 상면을 제2 도전층(134)이 덮는지, 제1 도전층(132)의 상면의 일부분을 노출시키는지를 결정할 수 있다.
도 20은 본 발명의 일 실시 예에 따른 관통 홀(DH)을 형성하는 단계를 나타내는 단면도이다.
도 20을 참조하면, 기판(110) 중 저항(R)에 인접한 부분에 기판(110)의 상면으로부터 배면까지 연장되는 관통 홀(DH)을 형성할 수 있다. 관통 홀(DH)은 예를 들면, 레이저 드릴링에 의하여 형성될 수 있다.
이후 도 2에 보인 것과 같이 발광 소자(160)를 발광 소자 실장 영역(110A)에 부착하고 본딩 와이어(172)를 형성하고, 관통 홀(DH)을 통하여 발광 소자 패키지(100)에 전력을 공급하는 입력 전원(AC)과 연결되는 전선을 발광 소자 패키지의 내부로 연장하여, 저항(R)의 한쪽 단자와 전기적으로 연결하며, 저항(R)의 다른 단자, 커패시터(C)의 양측 전극, 도전 패턴(P)의 일측과 연결되도록 도 1에 보인 드라이브 IC(300)를 부착하여 발광 소자 패키지(100)를 형성한다.
도 21은 본 발명의 일 실시 예에 따른 캐비티가 형성된 기판의 주사 전자 현미경(scanning electron microscopy) 이미지이다.
도 4 및 도 21을 함께 참조하면, 네 개의 캐비티 측벽부들(115s)과 캐비티 바닥부(115b)에 의해 정의된 캐비티(115)가 도시된다. 캐비티(115)의 바닥부가 (100) 면에 평행하고, 캐비티(115)의 측벽부들이 (111) 면에 평행하며, 캐비티(115)의 측벽부들은 바닥부와 54.7도의 각도를 이루며 기울어져 있다.
도 22는 본 발명의 일 실시 예에 따른 유전물질층의 유전 특성을 나타내는 그래프이다.
도 22를 참조하면, 도 14에서 보인 유전물질층(220)의 유전 특성을 도시하였다. 에어로졸 증착 방법으로 0.5㎛의 두께를 가지는 BaTiO3를 형성하여 유전 특성을 측정하면, 주파수의 변화에 큰 영향을 받지 않는 비유전율과 로스 탄젠트를 가짐을 알 수 있다. 따라서, 유전물질층(220)으로 형성한 커패시터 유전층을 가지는 커패시터(C)는 바이패스 커패시터의 기능을 충분히 수행할 수 있음을 알 수 있다.
도 23 및 도 24는 본 발명의 일 실시 예에 따른 유전물질층의 주사 전자 현미경 및 AFM(Atomic Force Microscope)의 이미지이다.
도 23 및 도 24를 함께 참조하면, 유전물질층의 표면 거칠기(surface roughness)는 RMS(root mean square)가 약 18nm임일 알 수 있다. 따라서 커패시터 유전층으로 사용하기에 충분히 작은 표면 거칠기를 가짐을 알 수 있다.
100: 발광 소자 패키지 110: 기판
110A: 발광 소자 실장 영역 115: 캐비티
117: 비아홀 120: 절연층 구조물
122: 제1 절연층 124: 제2 절연층
130: 도전 패턴 132: 제1 도전층
134: 제2 도전층 140: 서멀 비아
150: 방열층 160: 발광 소자

Claims (16)

  1. 실리콘을 포함하며, 발광 소자 실장 영역, 저항 영역 및 커패시터 영역이 정의된 기판;
    상기 기판의 제1 면 상에 형성된 절연층 구조물(insulation layer structure);
    상기 절연층 구조물 상에 형성되며, 서로 이격되는 제1 내지 제4 부분을 가지는 제1 도전층, 및 제2 도전층으로 이루어지는 도전 패턴;
    상기 발광 소자 실장 영역에 실장된 발광 소자;
    상기 저항 영역에서 상기 제1 도전층의 제1 부분 및 제2 부분, 그리고 상기 제1 부분과 상기 제2 부분 사이에 배치되는 저항물질층으로 이루어지는 표면 실장 저항; 및
    상기 커패시터 영역에서, 양측 전극으로 기능하는 상기 제1 도전층의 제3 부분, 상기 제2 도전층의 부분, 그리고 상기 제3 부분 및 상기 제2 도전층의 부분 사이에 배치되는 커패시터 유전층으로 이루어지는 커패시터;를 포함하되,
    상기 커패시터 영역에서, 상기 제2 도전층의 부분은 상기 제1 도전층의 상기 제3 부분의 상측으로부터 상기 제4 부분의 상측까지 에어 브리지 구조를 가지며 연장되어, 상기 제1 도전층의 제4 부분과 상기 제2 도전층의 부분은 전기적으로 연결되는 것을 특징으로 하는 발광 소자 패키지.
  2. 제1항에 있어서,
    상기 발광 소자를 구동하는 드라이버 IC를 더 포함하며,
    상기 표면 실장 저항 및 상기 커패시터는 상기 드라이버 IC와 전기적으로 연결되는 것을 특징으로 하는 발광 소자 패키지.
  3. 제1항에 있어서,
    상기 커패시터 유전층은, 상기 제1 도전층의 제3 부분 및 제4 부분 각각의 마주보는 측면을 덮도록, 상기 제1 도전층의 제3 부분 및 상기 제2 도전층의 부분의 사이로부터 상기 제1 도전층의 제4 부분의 측면까지 연장되는 것을 특징으로 하는 발광 소자 패키지.
  4. 제3 항에 있어서,
    상기 저항물질층과 상기 커패시터 유전층은 각각 상기 절연층 구조물과 직접 접하는 것을 특징으로 하는 발광 소자 패키지.
  5. 제1항에 있어서,
    상기 저항 영역에서, 상기 제1 도전층의 상기 제1 부분의 측면과 상기 제2 부분의 측면을 덮으며, 상기 저항물질층의 상측을 통하여 연장되는 저항 단자 절연막을 더 포함하는 것을 특징으로 하는 발광 소자 패키지.
  6. 제5항에 있어서,
    상기 커패시터 유전층과 상기 저항 단자 절연막은 동일 물질로 이루어지는 것을 특징으로 하는 발광 소자 패키지.
  7. 제6항에 있어서,
    상기 커패시터 유전층과 상기 저항 단자 절연막은 동일한 두께를 가지도록 함께 형성된 것을 특징으로 하는 발광 소자 패키지.
  8. 제1항에 있어서,
    상기 발광 소자 실장 영역에서, 상기 기판 및 상기 절연층 구조물을 관통하는 적어도 하나의 서멀 비아(thermal via); 및
    상기 기판의 제2 면 상에 형성되며, 상기 적어도 하나의 서멀 비아와 일체로 형성된 방열층;을 더 포함하는 것을 특징으로 하는 발광 소자 패키지.
  9. 제1항에 있어서,
    상기 기판은, 상기 기판의 제1 면으로부터 소정의 깊이로 리세스되며, 바닥부 및 측벽부를 포함하는 캐비티를 포함하며,
    상기 절연층 구조물은 상기 캐비티의 바닥부의 적어도 일부분과 측벽부를 덮도록 형성되며,
    상기 발광 소자 실장 영역이 상기 캐비티의 상기 바닥부에 의해 정의되는 것을 특징으로 하는 발광 소자 패키지.
  10. 실리콘을 포함하며, 발광 소자 실장 영역, 저항 영역 및 커패시터 영역이 정의된 기판에 식각 공정을 수행하여 상기 발광 소자 실장 영역에 상기 기판의 제1 면으로부터 소정의 깊이로 리세스되며 바닥부 및 측벽부를 포함하는 캐비티를 형성하는 단계;
    상기 기판의 상기 제1 면과 상기 캐비티의 바닥부 및 측벽부 상에 절연층 구조물을 형성하는 단계;
    상기 저항 영역에 상기 절연층 구조물 상에 저항물질층을 형성하는 단계;
    상기 절연층 구조물 상에 서로 이격되는 제1 내지 제4 부분을 가지는 제1 도전층, 및 상기 제1 도전층 상에 형성되는 제2 도전층으로 이루어지는 도전 패턴을 형성하는 단계; 및
    상기 발광 소자 실장 영역에 발광 소자를 실장하는 단계;를 포함하되,
    상기 저항 영역에서, 상기 제1 도전층의 제1 부분 및 제2 부분 사이에 상기 저항물질층이 배치되도록 하여, 표면 실장 저항을 형성하며,
    상기 도전 패턴을 형성하는 단계 중, 상기 제1 도전층을 형성한 후 상기 제2 도전층을 형성하기 전에,
    상기 커패시터 영역에서 상기 제1 도전층의 제3 부분의 일부를 덮는 커패시터 유전층을 형성하는 단계;를 더 포함하고,
    상기 커패시터 영역에서 상기 제2 도전층의 부분이 상기 커패시터 유전층 상에 배치되도록 하여, 상기 제1 도전층의 제3 부분, 상기 제2 도전층의 부분 및 이들의 사이에 배치되는 상기 커패시터 유전층으로 이루어지는 커패시터를 형성하되,
    상기 제2 도전층의 부분은 상기 제1 도전층의 상기 제3 부분의 상측으로부터 상기 제4 부분의 상측까지 에어 브리지 구조를 가지며 연장되어, 상기 제1 도전층의 제4 부분과 상기 제2 도전층의 부분은 전기적으로 연결되는 것을 특징으로 하는 발광 소자 패키지의 제조 방법.
  11. 제10항에 있어서,
    상기 커패시터 유전층은, 상기 제1 도전층의 제3 부분 및 제4 부분 각각의 마주보는 측면을 덮도록, 상기 제1 도전층의 제3 부분 및 상기 제2 도전층의 부분의 사이로부터 상기 제1 도전층의 제4 부분의 측면까지 연장되도록 형성하는 것을 특징으로 하는 발광 소자 패키지의 제조 방법.
  12. 제11항에 있어서,
    상기 도전 패턴을 형성하는 단계는,
    상기 커패시터 영역에 상기 제1 도전층의 제3 부분과 제4 부분을 함께 형성하며,
    상기 제2 도전층을 형성하기 전에, 상기 제1 도전층의 상기 제3 부분과 제4 부분 사이에 포토레지스트 패턴을 형성한 후 리플로우하는 단계;를 더 포함하고,
    상기 제2 도전층의 부분은 상기 제1 도전층의 상기 제3 부분의 상측으로부터 상기 제4 부분의 상측까지, 리플로우된 상기 포토레지스트 패턴 상을 따라서 형성되며,
    상기 제2 도전층을 형성한 후, 상기 포토레지스트 패턴을 제거하는 단계;를 더 포함하는 것을 특징으로 하는 발광 소자 패키지의 제조 방법.
  13. 삭제
  14. 제11항에 있어서,
    상기 저항 영역에서, 상기 제1 도전층의 상기 제1 부분의 측면과 상기 제2 부분의 측면을 덮으며, 상기 저항물질층의 상측을 통하여 연장되는 저항 단자 절연막을 형성하는 단계;를 더 포함하며,
    상기 저항 단자 절연막 및 상기 커패시터 유전층은 동일 물질로 이루어지도록 함께 형성하는 것을 특징으로 하는 발광 소자 패키지의 제조 방법.
  15. 제10항에 있어서,
    상기 캐비티을 형성하는 단계는,
    상기 실리콘을 포함하는 기판에 습식 식각 공정을 수행하여, 각각이 상기 기판의 결정학적 (100) 면에 평행하게 배열된 바닥부 및 상기 기판의 결정학적 (111) 면에 평행하게 배열된 측벽부들을 구비하는 상기 캐비티를 형성하는 것을 특징으로 하는 발광 소자 패키지의 제조 방법.
  16. 제10항에 있어서,
    상기 절연층 구조물을 형성하는 단계 후에,
    상기 캐비티 내에 상기 기판 및 상기 절연층 구조물을 관통하는 적어도 하나의 비아 홀(via hole)을 형성하는 단계; 및
    상기 기판의 제2 면 상에 도금 공정을 수행하여, 상기 적어도 하나의 비아 홀을 매립하는 적어도 하나의 서멀 비아 및 상기 기판의 상기 제2 면을 커버하는 방열층을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 발광 소자 패키지의 제조 방법.
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