KR101590019B1 - Operator having energy-efficient MUX-less bypassing architecture - Google Patents

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남병규
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Abstract

The present invention relates to an operator having a MUX-less bypassing structure to achieve high power efficiency by minimizing performance decrease without using a MUX. The operator having a MUX-less bypassing structure configured to include: a three-phase switch which receives a first input, a bypass activating signal; a logic under bypassing (LUB) which is controlled by the three-phase switch, and receives a second input; and a bypassing unit which blocks an unnecessary signal from the LUB according to the bypass activating signal, and directly outputs a third input which is a bypassing signal, thereby increasing power efficiency while maintaining performance of the operator.

Description

전력 효율 향상을 위한 멀티플렉서가 없는 바이패싱 구조를 구비한 연산기{Operator having energy-efficient MUX-less bypassing architecture} [0001] Operator having energy-efficient MUX-less bypassing architecture [

본 발명은 전력 효율 향상을 위한 멀티플렉서가 없는 바이패싱(bypassing) 구조를 구비한 연산기에 관한 것으로, 특히 멀티플렉서를 사용하지 않아 성능 감소를 최소화하여 높은 전력 효율을 달성하는 바이패싱 구조를 구비한 연산기에 관한 것이다.The present invention relates to a computer having a bypassing structure without a multiplexer for improving power efficiency, and more particularly, to a computer having a bypassing structure that achieves high power efficiency by minimizing performance degradation without using a multiplexer .

고성능 모바일(mobile) 시스템에 대한 요구가 점점 증가함에 따라, 상기 시스템 내부에서 논리 연산을 위한 연산기의 중요성이 점점 커지고 있다. As the demand for high performance mobile systems increases, the importance of arithmetic logic units for logic operations within the system is increasing.

그러나 고성능 연산기의 경우 모바일 시스템이 갖는 제한된 배터리 용량에 치명적인 높은 전력 소모가 뒤따른다.However, in the case of a high-performance computer, the power consumption of the mobile system is lagging behind the battery capacity which is limited.

이러한 문제를 해결하기 위한 기술의 일 예가 하기 문헌 등에 개시되어 있다.An example of a technique for solving such a problem is disclosed in the following documents and the like.

예를 들어, 하기 특허문헌 1에는 입력되는 X2k-1, X2k, X2k+1 3비트를 이용해 -y로 코딩해야 하는 경우 이진 보수의 경우 입력 비트를 반전시킨후 '1'의 값을 가산해줘야 하기 때문에, 보수의 경우 가산되는 +1 값을 생성하기 위한 Z0과 Z1의 제어신호를 두 개의 XOR로 생성시키고, 입력되는 신호 y값을 쉬프트할지 그대로 내려 보낼지 반전시킬지를 판단하기 위한 S0과 S1의 제어신호를 XNOR 게이트로 생성하는 부호화기 및 부분 곱과 ADD의 두 개의 결과 값을 생성하고, 상기 S0과 S1의 제어신호에 따라 현재 비트 또는 시프트되는 비트를 선택한 후, 두 개의 AND 게이트를 이용해 결과 값을 선택하는 복호기로 구성된 고속 연산기를 위한 기수(radix)-4 부스(Booth) 연산기에 대해 개시되어 있다.For example, in the following Patent Document 1, in the case of coding with -y using X2k-1, X2k, X2k + 1 3 bits to be inputted, in case of binary complement, the input bit must be inverted and a value of '1' Therefore, in the case of the repair, the control signals of Z0 and Z1 for generating the +1 value to be added are generated by two XORs, and the control of S0 and S1 for judging whether to shift the input signal y value And a partial product and an ADD, and selects a current bit or a shifted bit according to the control signals of S0 and S1. Then, two AND gates are used to generate a result value 4 radix-4 Booth operator for a high-speed operator composed of a decoder for selecting a base station.

또 하기 특허문헌 2에는 제1 입력과 제2 입력을 가산하고 바이패스 신호에 따라 합 신호를 생성하는 회로로서, 바이패스 신호를 수용하는 제3 입력(바이패스), 제1 입력과 제2 입력 중의 적어도 하나와 제3 입력(바이패스)을 결합하여 제3 입력(바이패스)에 따라 제1 입력의 값과 제2 입력 값의 적어도 하나를 유지하도록 구성된 논리회로, 바이패스 신호에 따라 제1 입력과 제2 입력 중의 적어도 하나가 경로인 바이패싱 경로, 가산기 출력의 하나로만 통과되고 제3 신호(바이패스)에 따라 합 출력으로 바이패스 경로로 출력하는 제2 논리회로를 포함하고, 논리회로는 바이패스 신호에 따라 새로운 가산기 출력을 연산하는 일 없이 캐리 출력을 생성하는 바이패스 가능한 가산기에 대해 개시되어 있다.Patent Document 2 discloses a circuit for adding a first input and a second input to generate a sum signal in accordance with a bypass signal. The circuit includes a third input (bypass) for receiving a bypass signal, a first input (Bypass) and to maintain at least one of a first input value and a second input value according to a third input (bypass), and a logic circuit configured to combine at least one of the first And a second logic circuit which passes only one of an input and a second input, the bypass path being a path, and the adder output, and outputting a bypass path to a sum output according to a third signal (bypass) Discloses a bypassable adder that generates a carry output without computing a new adder output according to a bypass signal.

또한, 하기 비 특허 문헌 1에는 희소 트리 가산기의 스태틱 설계의 연구가 개시되어 있고, 스태틱 희소 트리의 구성을 조사하고 가장 효율적인 에너지로서 기수(radix)-2를 제시하였고, 하기 비 특허 문헌 2에는 입력과 동일하게 출력하도록 직접 입력 값을 전달하는 것에 의해 회로의 불필요한 스위칭을 방지하도록 저전력 멀티플렉서에서 전가산기를 위한 바이패싱 셀 구조에 대해 개시되어 있다.Non-Patent Document 1 discloses a static design of a rare tree adder. The structure of a static rare tree is examined and a radix-2 is shown as the most efficient energy. In the following Non-Patent Document 2, A bypassing cell structure for a full adder in a low power multiplexer is disclosed to prevent unnecessary switching of the circuit by delivering a direct input value to output the same.

대한민국 등록특허공보 제10-0477509호(2005.03.09 등록)Korean Registered Patent No. 10-0477509 (Registered on Mar. 9, 2005) 미국 등록특허공보 US 7,228,325호(2007.06.05 등록)US Patent No. 7,228,325 (registered on Jun. 5, 2007)

“Energy-Efficient Design Methodologies: High-Performance VLSI Adders,” Bart R. Zeydel et al., IEEE J. Solid-State Circuits, 45(6), pp. 1220-1233, 2010. "Energy-Efficient Design Methodologies: High-Performance VLSI Adders," Bart R. Zeydel et al., IEEE J. Solid-State Circuits, 45 (6), pp. 1220-1233, 2010. “A 145㎼ 8×8 Parallel Multiplier based on Optimized Bypassing Architecture,” Sunjoo Hong et al., IEEE Int. Symp. on Circuits and Systems, pp.1175-1178, 2011. &Quot; A 145 占 8 占 8 Parallel Multiplier based on Optimized Bypassing Architecture, " Sunjoo Hong et al., IEEE Int. Symp. on Circuits and Systems, pp. 1175-1178, 2011.

그러나 상술한 바와 같은 종래의 기술은 연산기에 주로 사용되는 기존 바이패싱 구조에서 회로 내부의 불필요한 스위칭 전류를 차단하여 전력 소모를 상당히 줄였음에도 불구하고 출력단의 멀티플렉서에 의한 성능 감소로 인해 실제 산업 분야에서 사용되기 어려운 문제가 있었다.However, in the conventional technology as described above, unnecessary switching current inside the circuit is cut off in the existing bypassing structure which is mainly used in a computer, and power consumption is reduced considerably. However, due to performance reduction by the output multiplexer, There was a difficult problem.

또, 상기 비특허 문헌에 개시된 기술은 바이패싱 셀이 바이패싱을 위해 포함된 출력 멀티플렉서(MUX)에 의해 큰 지연 오버 헤드를 초래한다는 문제가 있었다.Also, the technique disclosed in the above non-patent document has a problem that the bypassing cell causes a large delay overhead by the output multiplexer (MUX) included for bypassing.

한편, 도 1은 종래의 바이패싱 셀 구조를 나타내는 도면으로서, 다수의 3상 스위치(TSS), 출력 멀티플렉서(MUX)와 내부 회로인 코어와 AND-OR 부분으로 그룹화된 LUB(logic under bypassing)를 포함한다. 도 1에 도시된 바와 같은 구조에서, 제1 입력 A가 0일 때, 상기 TSS를 끄는 것에 의해 상기 LUB를 차단하고, 제3 입력 C는 LUB를 바이패싱한 출력 MUX를 통해 최종 출력으로 전달된다.1 shows a conventional bypass bypassing cell structure, in which a plurality of three-phase switches (TSS), an output multiplexer (MUX), a core as an internal circuit, and a logic underpassing (LUB) . In the structure as shown in Fig. 1, when the first input A is 0, the LUB is cut off by turning off the TSS, and the third input C is delivered to the final output via the output MUX bypassing the LUB .

그러나 도 1에 도시된 바와 같은 구조는 바이패싱을 위해 부가된 출력 MUX에 의해 셀 지연을 상당히 증가시키게 한다는 문제가 있었다.However, there is a problem that the structure as shown in FIG. 1 significantly increases the cell delay by the output MUX added for bypassing.

본 발명의 목적은 상술한 바와 같은 문제점을 해결하기 위해 이루어진 것으로서, 저전력이 중요한 시스템에 사용되는 연산기의 성능은 유지하면서 전력 효율을 높이는 멀티플렉서가 없는 바이패싱 구조를 구비한 연산기를 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a computing unit having a bypassing structure without a multiplexer that increases the power efficiency while maintaining the performance of a computing unit used in a system in which low power is important.

본 발명의 다른 목적은 기존 바이패싱 구조에서 성능 저하의 주원인인 멀티플렉서를 제거함으로써 연산기의 성능 감소를 최소화하면서 불필요한 스위칭 전류를 억제하여 전력 효율을 높이는 멀티플렉서가 없는 바이패싱 구조를 구비한 연산기를 제공하는 것이다.It is another object of the present invention to provide a computer having a bypassing structure without a multiplexer for minimizing performance degradation of a computing unit and suppressing unnecessary switching current by removing a multiplexer which is a main cause of performance degradation in a conventional bypassing structure will be.

상기 목적을 달성하기 위해 본 발명에 따른 연산기는 전력 효율 향상을 위한 멀티플렉서가 없는 바이패싱 구조를 구비한 연산기로서, 바이패스 활성화 신호인 제1 입력을 받는 3상 스위치, 상기 3상 스위치에 의해 제어되고 제2 입력을 받는 LUB(logic under bypassing), 상기 바이패스 활성화 신호에 따라 상기 LUB로부터 불필요한 신호를 차단하고 바이패싱 신호인 제3 입력을 그대로 출력시키는 바이패싱부를 포함하는 것을 특징으로 한다.In order to achieve the above object, a computing unit according to the present invention is a computing unit having a bypassing structure without a multiplexer for power efficiency improvement. The computing unit includes a three-phase switch receiving a first input as a bypass activation signal, A logic underpassing (LUB) for receiving a second input; a bypassing unit for blocking an unnecessary signal from the LUB according to the bypass activation signal and outputting a third input as a bypassing signal as it is.

또 본 발명에 따른 연산기에 있어서, 상기 바이패싱부는 AND 로직 및 OR 로직을 포함하는 것을 특징으로 한다.In the computer according to the present invention, the bypassing unit may include AND logic and OR logic.

또 본 발명에 따른 연산기에 있어서, 상기 OR 로직은 상기 제3 입력을 출력으로 전달하고, 상기 AND 로직은 상기 LUB로부터 전달되는 하이 임피던스 신호를 차단하는 것을 특징으로 한다.In the calculator according to the present invention, the OR logic transfers the third input to an output, and the AND logic interrupts a high impedance signal transmitted from the LUB.

또 본 발명에 따른 연산기에 있어서, 상기 제1 입력은 바이패싱 활성화 신호이고, 상기 제1 입력의 제어에 의해 상기 제2 입력과 관계없이 상기 제3 입력은 출력으로 전달되는 것을 특징으로 한다.In the computer according to the present invention, the first input is a bypassing activation signal, and the third input is transferred to the output by control of the first input regardless of the second input.

또 본 발명에 따른 연산기에 있어서, 상기 AND 로직 및 OR 로직은 바이패싱 동안 활성화되는 것을 특징으로 한다.Further, in the operator according to the present invention, the AND logic and the OR logic are activated during bypassing.

상술한 바와 같이, 본 발명에 따른 멀티플렉서가 없는 바이패싱 구조를 구비한 연산기에 의하면, 출력단의 멀티플렉서 없이 바이패싱 구조를 구현하여 최소한의 성능 감소로 높은 전력 효율을 높일 수 있다는 효과가 얻어진다.As described above, according to the arithmetic unit having the bypassing structure without the multiplexer according to the present invention, the bypassing structure can be implemented without the multiplexer at the output stage, so that the power efficiency can be improved with the minimum performance reduction.

또, 본 발명에 따른 멀티플렉서가 없는 바이패싱 구조를 구비한 연산기에 의하면, 저전력이 중요한 시스템에 사용되는 연산기의 성능은 유지하면서 전력 효율을 높일 수 있다는 효과도 얻어진다.In addition, according to the arithmetic unit having a bypassing structure without the multiplexer according to the present invention, the power efficiency can be increased while maintaining the performance of the arithmetic unit used in a system in which low power is important.

도 1은 종래의 바이패싱 셀 구조를 나타내는 도면,
도 2는 본 발명에 적용되는 바이패싱 조건의 기본 개념을 나타내는 도면,
도 3은 본 발명에 따른 멀티플렉서가 없는 바이패싱 구조를 나타내는 도면.1 is a view showing a conventional bypassing cell structure,
2 is a diagram showing a basic concept of a bypassing condition applied to the present invention,
Figure 3 shows a bypassing structure without a multiplexer according to the invention;

본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에 의해 더욱 명확하게 될 것이다.These and other objects and novel features of the present invention will become more apparent from the description of the present specification and the accompanying drawings.

먼저, 본 발명의 개념에 대해 설명한다. First, the concept of the present invention will be described.

본 발명은 성능을 저하시키는 핵심 요소인 멀티플렉서 없이 내부 회로의 불필요한 스위칭 전류를 억제하는 바이패싱 구조 구현에 관한 것이다. The present invention relates to implementation of a bypassing structure that suppresses unnecessary switching current of an internal circuit without a multiplexer, which is a key factor that deteriorates performance.

본 발명에서는 내부 회로의 AND-OR 로직을 이용해서 기존 멀티플렉서의 입력 값을 출력으로 전달하는 기능과 내부 회로로부터 전달되는 하이 임피던스 신호를 차단하는 기능을 대체 수행한다.The present invention replaces the function of transmitting the input value of the existing multiplexer to the output using the AND-OR logic of the internal circuit and the function of intercepting the high impedance signal transmitted from the internal circuit.

즉, 본 발명에서는 저전력이 중요한 시스템을 위한 멀티플렉서가 없는 바이패싱 구조를 사용하는 에너지 효율적인 연산기를 제시한다.That is, the present invention proposes an energy efficient computer using a bypassing structure without a multiplexer for low power critical systems.

이하, 본 발명의 구성을 도면에 따라서 설명한다.Hereinafter, the configuration of the present invention will be described with reference to the drawings.

본 발명에 적용되는 연산기로서는 저전력 오버헤드에서 종래의 바이패싱 구조와 관련된 출력 지연을 감소시키도록, 멀티플렉서가 없는(이하, 'MUX-less'라 한다) 바이패싱 구조를 제시한다. As a computing unit applied to the present invention, a bypassing structure without multiplexer (hereinafter referred to as MUX-less) is proposed to reduce the output delay associated with the conventional bypassing structure at low power overhead.

도 2는 본 발명에 적용되는 바이패싱 조건의 기본 개념을 나타내는 도면이다.2 is a diagram showing a basic concept of a bypassing condition applied to the present invention.

도 2에 도시된 바와 같이, 바이패싱 셀은 셀 내의 AND-OR 로직이다. 이와 같은 AND-OR 로직의 셀은 제1 입력 A가 0일 때, 제2 입력 B과 관계없이 AND 게이트의 출력이 0으로 되고, 제3 입력 C가 제2 입력 B과 관계없이 최종 출력으로 전달되는 것이다. 따라서, 제1 입력 A는 내부회로인 코어의 스위칭을 차단하도록 제3 입력 C의 바이패싱을 출력으로 제어하고 제2 입력 B의 차단을 제어할 수 있다.As shown in Figure 2, the bypassing cell is the AND-OR logic within the cell. When the first input A is 0, the output of the AND gate becomes 0 regardless of the second input B, and the third input C is transmitted to the final output regardless of the second input B. . Thus, the first input A can control the bypass of the third input C to the output and control the interruption of the second input B to block the switching of the core which is the internal circuit.

도 3은 상술한 도 1에 도시된 바와 같은 문제를 해결하기 위해 이루어진 바이패싱 구조로서, 본 발명에 따른 MUX-less 바이패싱 구조를 나타내는 도면이다.FIG. 3 is a view illustrating a MUX-less bypassing structure according to the present invention, which is a bypassing structure for solving the problem as shown in FIG.

도 3에 도시된 바와 같이, 본 발명에 따른 연산기는 제1 입력 A를 받는 TSS, 제2 입력 B를 받는 LUB 및 제3 입력 C를 받는 바이패싱부를 포함한다. 상기 바이패싱부는 AND 로직 및 OR 로직을 포함한다.3, the operator according to the present invention includes a TSS receiving a first input A, a LUB receiving a second input B, and a bypassing portion receiving a third input C. The bypassing portion includes AND logic and OR logic.

본 발명에 따른 연산기는 단지 코어 회로가 차단되고, AND-OR 로직은 바이패싱 동안 활성화된다. 따라서 OR 게이트는 종래의 기술과 같이 출력 MUX가 없어도 제3 입력 C를 출력으로 전달한다.The operator according to the present invention is only activated when the core circuit is shut off and the AND-OR logic is active during bypass. Thus, the OR gate delivers the third input C to the output even though there is no output MUX as in the prior art.

또한, AND 게이트는 OR 게이트로 전달되지 않을 LUB로부터 오는 하이 임피던스 신호를 차단한다.The AND gate also blocks the high impedance signal from the LUB that will not be delivered to the OR gate.

상술한 바와 같이, 본 발명에 따른 MUX-less 바이패싱 구조는 연산기에서 MUX를 사용하는 바이패싱 구조에 비해 출력단의 MUX에 기인하는 상당한 셀 지연시간을 제거한다.As described above, the MUX-less bypassing structure according to the present invention eliminates a considerable cell delay time due to the MUX of the output stage compared to the bypassing structure using the MUX in the arithmetic unit.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시 예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시 예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.Although the present invention has been described in detail with reference to the above embodiments, it is needless to say that the present invention is not limited to the above-described embodiments, and various modifications may be made without departing from the spirit of the present invention.

본 발명에 따른 멀티플렉서가 없는 바이패싱 구조를 구비한 연산기를 사용하는 것에 의해 전력 효율을 높일 수 있다.Power efficiency can be increased by using a computing unit having a bypassing structure without a multiplexer according to the present invention.

Claims (5)

전력 효율 향상을 위한 멀티플렉서가 없는 바이패싱 구조를 구비한 연산기로서,
바이패스 활성화 신호인 제1 입력을 받는 3상 스위치,
상기 3상 스위치에 의해 제어되고 제2 입력을 받는 LUB(logic under bypassing),
상기 바이패스 활성화 신호에 따라 상기 LUB로부터 불필요한 신호를 차단하고 바이패싱 신호인 제3 입력을 그대로 출력시키는 바이패싱부를 포함하는 것을 특징으로 하는 연산기.A computing unit having a bypassing structure without a multiplexer for power efficiency improvement,
A three-phase switch receiving a first input which is a bypass activation signal,
A logic under bypassing (LUB) controlled by the three-phase switch and receiving a second input,
And a bypassing unit for blocking an unnecessary signal from the LUB according to the bypass activation signal and outputting a third input as a bypassing signal as it is. 제1항에 있어서,
상기 바이패싱부는 AND 로직 및 OR 로직을 포함하는 것을 특징으로 하는 연산기.The method according to claim 1,
Wherein the bypassing portion includes AND logic and OR logic. 제2항에 있어서,
상기 OR 로직은 상기 제3 입력을 출력으로 전달하고,
상기 AND 로직은 상기 LUB로부터 전달되는 하이 임피던스 신호를 차단하는 것을 특징으로 하는 연산기.3. The method of claim 2,
The OR logic transfers the third input to an output,
And the AND logic blocks the high impedance signal transmitted from the LUB. 제3항에 있어서,
상기 제1 입력은 바이패싱 활성화 신호이고, 상기 제1 입력의 제어에 의해 상기 제2 입력과 관계없이 상기 제3 입력은 출력으로 전달되는 것을 특징으로 하는 연산기.The method of claim 3,
Wherein the first input is a bypassing enable signal and the third input is transferred to the output by control of the first input regardless of the second input. 제2항에 있어서,
상기 AND 로직 및 OR 로직은 바이패싱 동안 활성화되는 것을 특징으로 하는 연산기.
3. The method of claim 2,
Wherein the AND logic and the OR logic are activated during bypassing.
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