KR101588447B1 - Array substrate and method of fabricating the same - Google Patents

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Abstract

본 발명은, 화소영역과 스위칭 영역이 정의된 기판 상에 무기절연물질로 이루어진 버퍼층과, 불순물 비정질 실리콘층과, 제 1 무기절연층과, 순수 비정질 실리콘층과, 제 2 무기절연층을 순차 적층시키는 단계와; 고상 결정화(SPC) 공정을 진행하여 상기 순수 비정질 실리콘층과 불순물 비정질 실리콘층 각각을 순수 폴리실리콘층과 제 1 불순물 폴리실리콘층으로 결정화시키는 단계와; 상기 버퍼층 위로 상기 스위칭 영역에 아일랜드 형태로서 동일한 평면적을 가지며 순차 적층된 불순물 폴리실리콘의 게이트 전극과 게이트 절연막을 형성하고, 상기 게이트 절연막 위로 상기 게이트 절연막의 가장자리를 노출시키며 아일랜드 형태로서 동일한 평면적을 가지며 순차 적층된 순수 폴리실리콘의 액티브층과 무기절연패턴을 형성하는 단계와; 상기 무기절연패턴 위로 전면에 무기절연물질을 증착하여 층간절연막을 형성하고, 상기 층간절연막과 그 하부의 상기 무기절연패턴을 패터닝함으로써 상기 액티브층 중앙부를 기준으로 그 양측을 노출시키며 이격하는 액티브 콘택홀을 형성하는 단계와; 상기 층간절연막 위로 상기 액티브 콘택홀을 통해 각각 상기 액티브층과 접촉하며 서로 이격하는 순수 비정질 실리콘의 배리어패턴과, 상기 각각의 배리어패턴 상부에 불순물 비정질 실리콘의 오믹콘택층과, 상기 오믹콘택층 위로 서로 이격하는 소스 및 드레인 전극을 형성하고, 동시에 상기 층간절연막 위로 상기 화소영역의 경계에 상기 소스 전극과 연결되는 데이터 배선을 형성하는 단계와; 상기 데이터 배선과 상기 소스 및 드레인 전극 위로 전면에 제 1 보호층을 형성하고, 상 기 제 1 보호층과 상기 층간절연막과 상기 게이트 절연막을 패터닝하여 상기 액티브층 외측으로 상기 게이트 전극을 노출시키는 게이트 콘택홀을 형성하는 단계와; 상기 제 1 보호층 위로 상기 화소영역의 경계에 금속물질로서 상기 게이트 콘택홀을 통해 상기 게이트 전극과 접촉하며 상기 데이터 배선과 교차하는 게이트 배선을 형성하는 단계와; 상기 게이트 배선 위로 상기 기판 전면에 제 2 보호층을 형성하고, 상기 제 2 보호층과 그 하부의 제 1 보호층을 패터닝함으로써 상기 드레인 전극을 노출시키는 드레인 콘택홀을 형성하는 단계와; 상기 제 2 보호층 위로 상기 화소영역에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함하며, 상기 제 2 무기절연층이 형성된 상태에서 고상결정화공정을 진행함으로써 상기 순수 폴리실리콘층과 상기 제 2 무기절연층과의 계면에서 열산화막이 형성되는 것을 방지하는 것이 특징인 어레이 기판의 제조 방법 및 이에 의해 제조된 어레이 기판을 제공한다.

Figure R1020090120480

어레이기판, 폴리실리콘, 열산화막, 고상결정화, 액티브층, 손상

A buffer layer made of an inorganic insulating material; an impurity amorphous silicon layer; a first inorganic insulating layer; a pure amorphous silicon layer; and a second inorganic insulating layer are successively laminated on a substrate on which a pixel region and a switching region are defined, ; Crystallizing the pure amorphous silicon layer and the impurity amorphous silicon layer into a pure polysilicon layer and a first impurity polysilicon layer by performing a solid phase crystallization (SPC) process; Forming an impurity polysilicon gate electrode and a gate insulating film sequentially stacked on the buffer layer in the island shape and having the same planarity, exposing the edge of the gate insulating film over the gate insulating film, Forming an active layer of stacked pure polysilicon and an inorganic insulating pattern; Forming an insulating interlayer on the entire surface of the inorganic insulating pattern by depositing an inorganic insulating material on the entire surface of the inorganic insulating pattern; patterning the inorganic insulating pattern on the interlayer insulating layer to expose both sides of the active insulating layer, ; ≪ / RTI > A barrier pattern of pure amorphous silicon in contact with the active layer through the active contact holes and spaced apart from each other through the active interlayer insulating film; an ohmic contact layer of impurity amorphous silicon on the respective barrier patterns; Forming source and drain electrodes spaced apart from each other and simultaneously forming a data line connected to the source electrode on the boundary of the pixel region on the interlayer insulating film; Forming a first protective layer over the data line and the source and drain electrodes, patterning the first protective layer, the interlayer insulating layer, and the gate insulating layer to expose the gate electrode outside the active layer, Forming a hole; Forming a gate interconnection that contacts the gate electrode through the gate contact hole as a metal material at the boundary of the pixel region on the first protective layer and crosses the data interconnection; Forming a second passivation layer on the entire surface of the substrate over the gate wiring, forming a drain contact hole exposing the drain electrode by patterning the second passivation layer and a first passivation layer under the gate electrode; And forming a pixel electrode in the pixel region in contact with the drain electrode through the drain contact hole over the second passivation layer, wherein the solid-phase crystallization process is performed in a state where the second inorganic insulating layer is formed, Wherein a thermal oxide film is prevented from being formed at an interface between the polysilicon layer and the second inorganic insulating layer, and an array substrate manufactured by the method.

Figure R1020090120480

Array substrate, polysilicon, thermal oxide film, solid phase crystallization, active layer, damage

Description

어레이 기판 및 이의 제조방법{Array substrate and method of fabricating the same} [0001] The present invention relates to an array substrate and a manufacturing method thereof,

본 발명은 어레이 기판에 관한 것이며, 특히 건식식각 진행에 의해 액티브층의 표면 손상 발생을 원천적으로 억제하며, 나아가 결정화 공정 진행시 액티브층의 표면에 열산화막 형성을 방지하며, 이동도 특성이 우수한 액티브층을 갖는 박막트랜지스터 어레이 기판 및 이의 제조방법에 관한 것이다. In particular, the present invention relates to an array substrate, and more particularly to an array substrate, which is capable of originally suppressing the occurrence of surface damage of the active layer by dry etching progression, preventing formation of a thermal oxidation film on the surface of the active layer, Layer thin film transistor array substrate and a method of manufacturing the same.

근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치 또는 유기전계 발광소자가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.Recently, the display field for processing and displaying a large amount of information has been rapidly developed as society has entered into a full-fledged information age. Recently, flat panel display devices having excellent performance such as thinning, light weight, and low power consumption have been developed A liquid crystal display or an organic electroluminescent device has been developed to replace a conventional cathode ray tube (CRT).

액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on)/오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티 브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.An active matrix liquid crystal display device including an array substrate having a thin film transistor which is a switching device capable of controlling on / off of a voltage for each pixel in a liquid crystal display device, It has the most attention because it has excellent implementation ability.

또한, 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하므로 최근 평판표시장치로서 주목 받고 있다. In addition, since the organic electroluminescent device has a high luminance and a low operating voltage characteristic and is a self-luminous type that emits light by itself, it has a large contrast ratio, can realize an ultra-thin display, has a response time of several microseconds Mu s), has no limitation of viewing angles, is stable at low temperatures, and is driven at a low voltage of 5 to 15 V DC, making it easy to manufacture and design a driving circuit, and has recently attracted attention as a flat panel display device.

이러한 액정표시장치와 유기전계 발광소자에 있어서 공통적으로 화소영역 각각을 온(on)/오프(off) 제거하기 위해서 필수적으로 스위칭 소자인 박막트랜지스터를 구비한 어레이 기판이 구비되고 있다. An array substrate having a thin film transistor, which is essentially a switching element, is provided in order to commonly turn on and off each pixel region in the liquid crystal display device and the organic electroluminescent device.

도 1은 액정표시장치 또는 유기전계 발광소자를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 단면을 도시한 것이다. FIG. 1 is a cross-sectional view of a conventional array substrate constituting a liquid crystal display device or an organic electroluminescent device including a pixel region including a thin film transistor.

도시한 바와 같이, 어레이 기판(11)에 있어 다수의 게이트 배선(미도시)과 데이터 배선(33)이 교차하여 정의되는 다수의 화소영역(P) 내의 스위칭 영역(TrA)에는 게이트 전극(15)이 형성되어 있으며, 상기 게이트 전극(15) 상부로 전면에 게이트 절연막(18)이 형성되어 있으며, 그 위에 순차적으로 순수 비정질 실리콘의 액티브층(22)과 불순물 비정질 실리콘의 오믹콘택층(26)으로 구성된 반도체층(28)이 형성되어 있다. 상기 오믹콘택층(26) 위로는 상기 게이트 전극(15)에 대응하여 서 로 이격하며 소스 전극(36)과 드레인 전극(38)이 형성되어 있다. 이때 상기 스위칭 영역(TrA)에 순차 적층 형성된 게이트 전극(15)과 게이트 절연막(18)과 반도체층(28)과 소스 및 드레인 전극(36, 38)은 박막트랜지스터(Tr)를 이룬다.A gate electrode 15 is formed in a switching region TrA in a plurality of pixel regions P in which a plurality of gate wirings (not shown) and a data wiring 33 are defined in the array substrate 11, And a gate insulating film 18 is formed on the entire surface of the gate electrode 15. An active layer 22 of pure amorphous silicon and an ohmic contact layer 26 of impurity amorphous silicon are sequentially formed thereon A semiconductor layer 28 is formed. A source electrode 36 and a drain electrode 38 are formed on the ohmic contact layer 26 in correspondence to the gate electrode 15. The gate electrode 15, the gate insulating film 18, the semiconductor layer 28, and the source and drain electrodes 36 and 38, which are sequentially stacked in the switching region TrA, constitute a thin film transistor Tr.

또한, 상기 소스 및 드레인 전극(36, 38)과 노출된 액티브층(22) 위로 전면에 상기 드레인 전극(38)을 노출시키는 드레인 콘택홀(45)을 포함하는 보호층(42)이 형성되어 있으며, 상기 보호층(42) 상부에는 각 화소영역(P)별로 독립되며, 상기 드레인 콘택홀(45)을 통해 상기 드레인 전극(38)과 접촉하는 화소전극(50)이 형성되어 있다. 이때, 상기 데이터 배선(33) 하부에는 상기 오믹콘택층(26)과 액티브층(22)을 이루는 동일한 물질로 제 1 패턴(27)과 제 2 패턴(23)의 이중층 구조를 갖는 반도체 패턴(29)이 형성되어 있다. A protective layer 42 is formed on the entire surface of the source and drain electrodes 36 and 38 and the exposed active layer 22 and includes a drain contact hole 45 exposing the drain electrode 38 And a pixel electrode 50 is formed on the passivation layer 42 and is independent of each pixel region P and is in contact with the drain electrode 38 through the drain contact hole 45. At this time, a semiconductor pattern 29 having a double layer structure of a first pattern 27 and a second pattern 23 is formed under the data line 33 with the same material forming the ohmic contact layer 26 and the active layer 22 Is formed.

전술한 구조를 갖는 종래의 어레이 기판(11)에 있어서 상기 스위칭 영역(TrA)에 구성된 박막트랜지스터(Tr)의 반도체층(28)을 살펴보면, 순수 비정질 실리콘의 액티브층(22)은 그 상부로 서로 이격하는 오믹콘택층(26)이 형성된 부분의 제 1 두께(t1)와 상기 오믹콘택층(26)이 제거되어 노출된 된 부분의 제 2 두께(t2)가 달리 형성됨을 알 수 있다. 이러한 액티브층(22)의 두께 차이(t1 ≠ t2)는 제조 방법에 기인한 것이며, 상기 액티브층(22)의 두께 차이(t1 ≠ t2)에 의해 상기 박막트랜지스터(Tr)의 특성 저하가 발생하고 있다.The active layer 22 of pure amorphous silicon is formed on the upper side of the semiconductor layer 28 of the thin film transistor Tr constituting the switching region TrA in the conventional array substrate 11 having the above- The first thickness t1 of the portion where the ohmic contact layer 26 is formed and the second thickness t2 of the exposed portion where the ohmic contact layer 26 is removed are differently formed. The difference in thickness (t1? T2) of the active layer 22 is due to the manufacturing method and the characteristic difference of the thin film transistor Tr occurs due to the difference in thickness (t1? T2) of the active layer 22 have.

도 2a 내지 도 2e는 종래의 어레이 기판의 제조 단계 중 반도체층과 소스 및 드레인 전극을 형성하는 단계를 도시한 공정 단면도이다. 도면에 있어서는 설명의 편의를 위해 게이트 전극과 게이트 절연막은 생략하였다. 2A to 2E are process cross-sectional views showing steps of forming a semiconductor layer and source and drain electrodes in a manufacturing step of a conventional array substrate. In the figure, the gate electrode and the gate insulating film are omitted for convenience of explanation.

우선, 도 2a에 도시한 바와 같이, 기판(11) 상에 순수 비정질 실리콘층(20)을 형성하고 그 상부로 불순물 비정질 실리콘층(24)과 금속층(30)을 순차적으로 형성한다. 이후 상기 금속층(30) 위로 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성하고, 이를 노광 마스크를 이용하여 노광하고, 연속하여 현상함으로써 상기 소스 및 드레인 전극이 형성될 부분에 대응하여 제 3 두께를 갖는 제 1 포토레지스트 패턴(91)을 형성하고, 동시에 상기 소스 및 드레인 전극 사이의 이격영역에 대응해서는 상기 제 3 두께보다 얇은 제 4 두께를 갖는 제 2 포토레지스트 패턴(92)을 형성한다. 2A, a pure amorphous silicon layer 20 is formed on a substrate 11, and an impurity amorphous silicon layer 24 and a metal layer 30 are sequentially formed thereon. Thereafter, a photoresist layer is formed on the metal layer 30 to form a photoresist layer (not shown), exposing the photoresist layer using an exposure mask, and successively developing the photoresist layer, thereby forming a third And a second photoresist pattern 92 having a fourth thickness that is thinner than the third thickness is formed corresponding to the spacing region between the source and drain electrodes .

다음, 도 2b에 도시한 바와 같이, 상기 제 1 및 제 2 포토레지스트 패턴(91, 92) 외부로 노출된 상기 금속층(도 2a의 30)과 그 하부의 불순물 및 순수 비정질 실리콘층(도 2a의 24, 20)을 식각하여 제거함으로써 최상부에 금속물질로서 소스 드레인 패턴(31)을 형성하고, 그 하부로 불순물 비정질 실리콘 패턴(25)과, 액티브층(22)을 형성한다.Next, as shown in FIG. 2B, the metal layer (30 in FIG. 2A) exposed at the outside of the first and second photoresist patterns 91 and 92 and the impurities and the pure amorphous silicon layer 24 and 20 are etched and removed to form a source drain pattern 31 as a metal material on the top and an impurity amorphous silicon pattern 25 and an active layer 22 as a bottom portion.

다음, 도 2c에 도시한 바와 같이, 애싱(ashing)을 진행함으로써 상기 제 4 두께의 제 2 포토레지스트 패턴(도 2b의 92)을 제거한다. 이 경우 상기 제 3 두께의 제 1 포토레지스트 패턴(도 2b의 91)은 그 두께가 줄어든 상태로 제 3 포토레지스트 패턴(93)을 이루며 상기 소스 드레인 패턴(31) 상에 남아있게 된다. Next, as shown in FIG. 2C, the second photoresist pattern (92 in FIG. 2B) of the fourth thickness is removed by performing ashing. In this case, the first photoresist pattern (91 of FIG. 2B) having the third thickness becomes a third photoresist pattern 93 in a reduced thickness and remains on the source drain pattern 31.

다음, 도 2d에 도시한 바와 같이, 상기 제 3 포토레지스트 패턴(93) 외부로 노출된 상기 소스 드레인 패턴(도 2c의 31)을 식각하여 제거함으로써 서로 이격하는 소스 및 드레인 전극(36, 38)을 형성한다. 이때 상기 소스 및 드레인 전극(36, 398) 사이로 상기 불순물 비정질 실리콘 패턴(25)이 노출되게 된다. Next, as shown in FIG. 2D, the source and drain electrodes 36 and 38 spaced apart from each other by etching away the source drain pattern (31 in FIG. 2C) exposed to the outside of the third photoresist pattern 93, . At this time, the impurity amorphous silicon pattern 25 is exposed between the source and drain electrodes 36 and 398.

다음, 도 2e에 도시한 바와 같이, 상기 소스 및 드레인 전극(36, 38) 사이의 이격영역에 노출된 상기 불순물 비정질 실리콘 패턴(도 2d의 25)에 대해 건식식각을 실시함으로써 상기 소스 및 드레인 전극(36, 38) 외부로 노출된 상기 불순물 비정질 실리콘 패턴(도 2d의 25)을 제거함으로써 서로 이격하는 오믹콘택층(26)을 상기 소스 및 드레인 전극(36, 38) 하부에 형성한다.Next, as shown in FIG. 2E, dry etching is performed on the impurity amorphous silicon pattern (25 in FIG. 2D) exposed in the spacing region between the source and drain electrodes 36 and 38, The ohmic contact layer 26 spaced apart from each other is formed under the source and drain electrodes 36 and 38 by removing the impurity amorphous silicon pattern (25 in FIG. 2D) exposed to the outside of the source and drain electrodes 36 and 38.

이때, 상기 건식식각은 상기 소스 및 드레인 전극(36, 38) 외부로 노출된 불순물 비정질 실리콘 패턴(도 2d의 25)을 완전히 없애기 위해 충분히 오랜시간 지속되며, 이러한 과정에서 상기 불순물 비정질 실리콘 패턴(도 2d의 25) 하부에 위치한 액티브층(22)까지도 상기 불순물 비정질 실리콘 패턴(도 2d의 25)이 제거되는 부분에 대해서는 소정 두께 식각이 발생하게 된다. 따라서 액티브층(22)에 있어 그 상부에 오믹콘택층(26)이 형성된 부분과 노출된 부분에 있어 두께(t1 ≠ t2) 차이가 발생하게 된다. 상기 건식식각을 충분히 오랜 시간 동안 실시하지 않으면, 소스 및 드레인 전극(36, 38) 간의 이격영역에 있어 제거되어야 할 상기 불순물 비정질 실리콘 패턴(도 2d의 25)이 상기 액티브층(22) 상부에 남게 되므로 이를 방지하기 위함이다. At this time, the dry etching is performed for a sufficiently long time to completely eliminate the impurity amorphous silicon pattern (25 in FIG. 2D) exposed to the outside of the source and drain electrodes 36 and 38. In this process, the impurity amorphous silicon pattern A portion of the impurity amorphous silicon pattern (25 in FIG. 2D) is etched to a predetermined thickness even to the active layer 22 located at the lower portion of the impurity-amorphous silicon pattern 25 (FIG. 2D). Therefore, in the active layer 22, there is a difference in thickness (t1? T2) between the portion where the ohmic contact layer 26 is formed on the active layer 22 and the portion where the ohmic contact layer 26 is formed. If the dry etching is not performed for a sufficiently long time, the impurity amorphous silicon pattern (25 in FIG. 2D) to be removed in the spacing region between the source and drain electrodes 36 and 38 remains on the active layer 22 This is to prevent this.

따라서, 전술한 종래의 어레이 기판(11)의 제조 방법에 있어서는 필연적으로 액티브층(22)의 두께 차이가 발생하게 되며, 이로 인해 박막트랜지스터(도 1의 Tr)의 특성 저하가 발생하게 된다. Therefore, in the above-described conventional method of manufacturing the array substrate 11, inevitably, the thickness of the active layer 22 is different, and the characteristics of the thin film transistor (Tr in FIG. 1) deteriorates.

또한, 액티브층(22)이 오믹콘택층(26) 형성을 위한 건식식각 진행 시 식각되 어 제거되는 두께까지 고려하여 충분히 두껍게 상기 액티브층(22)을 이루는 순수 비정질 실리콘층(도 2a의 20)을 1000Å 이상의 두께를 갖도록 충분히 두껍게 증착해야 하는 바, 증착시간이 늘어나 생산성을 떨어뜨리는 결과를 초래하고 있다. 2A) which is thick enough to form the active layer 22 in consideration of the thickness of the active layer 22 to be etched away during the dry etching for forming the ohmic contact layer 26, Must be deposited sufficiently thick so as to have a thickness of 1000 ANGSTROM or more, which results in an increase in deposition time and a decrease in productivity.

한편, 어레이 기판에 있어서 가장 중요한 구성요소로는 각 화소영역별로 형성되며, 게이트 배선과 데이터 배선 및 화소전극과 동시에 연결됨으로써 선택적, 주기적으로 신호전압을 상기 화소전극에 인가시키는 역할을 하는 박막트랜지스터를 들 수 있다.The most important constituent elements of the array substrate include a thin film transistor formed for each pixel region and connected to a gate line, a data line and a pixel electrode at the same time to selectively and periodically apply a signal voltage to the pixel electrode .

하지만, 종래의 어레이 기판에서 일반적으로 구성하는 박막트랜지스터의 경우, 상기 액티브층은 비정질 실리콘을 이용하고 있음을 알 수 있다. 이러한 비정질 실리콘을 이용하여 액티브층을 형성할 경우, 상기 비정질 실리콘은 원자 배열이 무질서하기 때문에 빛 조사나 전기장 인가 시 준 안정 상태로 변화되어 박막트랜지스터 소자로 활용 시 안정성에 문제가 되고 있으며, 채널 내부에서 캐리어의 이동도가 0.1㎠/V·s∼1.0㎠/V·s로 낮아 이를 구동회로용 소자로 사용하는 데는 어려움이 있다.However, in the case of a thin film transistor generally constituted in a conventional array substrate, it can be seen that the active layer uses amorphous silicon. When the active layer is formed using such an amorphous silicon, the amorphous silicon is disordered in its atomic arrangement. Therefore, the amorphous silicon changes to a metastable state upon irradiation with light or an electric field, which is a problem in stability when used as a thin film transistor device. The carrier mobility is as low as 0.1 cm 2 / V · s to 1.0 cm 2 / V · s, which makes it difficult to use it as a device for a driving circuit.

이러한 문제를 해결하고자 레이저 장치를 이용한 결정화 공정 진행에 의해 비정질 실리콘의 반도체층을 폴리실리콘의 반도체층으로 결정화함으로써 폴리실리콘을 액티브층으로 이용한 박막트랜지스터를 제조하는 방법이 제안되고 있다. In order to solve such a problem, a method of manufacturing a thin film transistor using polysilicon as an active layer by crystallizing a semiconductor layer of amorphous silicon into a semiconductor layer of polysilicon by progressing a crystallization process using a laser device has been proposed.

하지만 종래의 폴리실리콘을 반도체층으로 하는 박막트랜지스터를 구비한 어레이 기판에 있어 상기 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도인 도 3을 참조하면, 레이저 결정화 공정을 통한 폴리실리콘을 반도체층(55)으로 이용하는 박막트랜지스터(Tr)를 포함하는 어레이 기판(51) 제조에는 상기 폴리실리콘으로 이루어진 반도체층(55) 내에 제 1 영역(55a) 양측으로 고농도의 불순물을 포함하는 n+영역(55b) 또는 p+영역(미도시)의 형성을 필요로 한다. 따라서, 이들 n+ 영역(55b) 또는 p+ 형성을 위한 도핑 공정이 요구되며, 이러한 도핑공정 진행을 위해 이온 인플란트 장비가 추가적으로 필요하다. 이 경우, 제조비용 상승을 초래하며, 신규 장비 추가에 의한 어레이 기판(51) 제조를 위해 제조 라인을 새롭게 구성해야 하는 문제가 발생하고 있다. 3, which is a cross-sectional view of one pixel region including the thin film transistor in an array substrate including a thin film transistor having a conventional polysilicon as a semiconductor layer, polysilicon is formed on the semiconductor layer Region 55b containing a high concentration of impurities on both sides of the first region 55a in the semiconductor layer 55 made of polysilicon or an n + the formation of a p + region (not shown) is required. Therefore, a doping process for forming these n + regions 55b or p + is required, and ion implantation equipment is additionally required for the progress of the doping process. In this case, the manufacturing cost is increased, and a problem arises that a manufacturing line must be newly constructed for manufacturing the array substrate 51 by adding new equipment.

본 발명은 전술한 문제를 해결하기 위한 것으로, 액티브층이 건식식각에 노출되지 않음으로써 그 표면에 손상이 발생하지 않아 박막트랜지스터의 특성이 향상되는 어레이 기판의 제조 방법을 제공하는 것을 그 목적으로 한다.It is an object of the present invention to provide a method of manufacturing an array substrate in which the active layer is not exposed to dry etching and the surface of the active layer is not damaged so that the characteristics of the thin film transistor are improved .

또한, 반도체층을 폴리실리콘으로 형성하면서도 도핑 공정을 필요로 하지 않으며, 이동도 특성을 향상시킬 수 있는 박막트랜지스터를 구비한 어레이 기판의 제조 방법을 제공하는 것을 또 다른 목적으로 한다. It is another object of the present invention to provide a method of manufacturing an array substrate including a thin film transistor which does not require a doping process but which can improve mobility characteristics even when the semiconductor layer is formed of polysilicon.

상기 목적을 달성하기 위한 본 발명에 따른 어레이 기판의 제조 방법은, 화소영역과 스위칭 영역이 정의된 기판 상에 무기절연물질로 이루어진 버퍼층과, 불 순물 비정질 실리콘층과, 제 1 무기절연층과, 순수 비정질 실리콘층과, 제 2 무기절연층을 순차 적층시키는 단계와; 고상 결정화(SPC) 공정을 진행하여 상기 순수 비정질 실리콘층과 불순물 비정질 실리콘층 각각을 순수 폴리실리콘층과 제 1 불순물 폴리실리콘층으로 결정화시키는 단계와; 상기 버퍼층 위로 상기 스위칭 영역에 아일랜드 형태로서 동일한 평면적을 가지며 순차 적층된 불순물 폴리실리콘의 게이트 전극과 게이트 절연막을 형성하고, 상기 게이트 절연막 위로 상기 게이트 절연막의 가장자리를 노출시키며 아일랜드 형태로서 동일한 평면적을 가지며 순차 적층된 순수 폴리실리콘의 액티브층과 무기절연패턴을 형성하는 단계와; 상기 무기절연패턴 위로 전면에 무기절연물질을 증착하여 층간절연막을 형성하고, 상기 층간절연막과 그 하부의 상기 무기절연패턴을 패터닝함으로써 상기 액티브층 중앙부를 기준으로 그 양측을 노출시키며 이격하는 액티브 콘택홀을 형성하는 단계와; 상기 층간절연막 위로 상기 액티브 콘택홀을 통해 각각 상기 액티브층과 접촉하며 서로 이격하는 순수 비정질 실리콘의 배리어패턴과, 상기 각각의 배리어패턴 상부에 불순물 비정질 실리콘의 오믹콘택층과, 상기 오믹콘택층 위로 서로 이격하는 소스 및 드레인 전극을 형성하고, 동시에 상기 층간절연막 위로 상기 화소영역의 경계에 상기 소스 전극과 연결되는 데이터 배선을 형성하는 단계와; 상기 데이터 배선과 상기 소스 및 드레인 전극 위로 전면에 제 1 보호층을 형성하고, 상기 제 1 보호층과 상기 층간절연막과 상기 게이트 절연막을 패터닝하여 상기 액티브층 외측으로 상기 게이트 전극을 노출시키는 게이트 콘택홀을 형성하는 단계와; 상기 제 1 보호층 위로 상기 화소영역의 경계에 금속물질로서 상기 게이트 콘택홀을 통해 상기 게이트 전극과 접촉하며 상기 데이터 배선과 교차하는 게이트 배선을 형성하는 단계와; 상기 게이트 배선 위로 상기 기판 전면에 제 2 보호층을 형성하고, 상기 제 2 보호층과 그 하부의 제 1 보호층을 패터닝함으로써 상기 드레인 전극을 노출시키는 드레인 콘택홀을 형성하는 단계와; 상기 제 2 보호층 위로 상기 화소영역에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함하며, 상기 제 2 무기절연층이 형성된 상태에서 고상결정화공정을 진행함으로써 상기 순수 폴리실리콘층과 상기 제 2 무기절연층과의 계면에서 열산화막이 형성되는 것을 방지하는 것이 특징이다. According to an aspect of the present invention, there is provided a method of manufacturing an array substrate, including: forming a buffer layer made of an inorganic insulating material on a substrate defining a pixel region and a switching region; a first inorganic insulating layer; A pure amorphous silicon layer, and a second inorganic insulating layer; Crystallizing the pure amorphous silicon layer and the impurity amorphous silicon layer into a pure polysilicon layer and a first impurity polysilicon layer by performing a solid phase crystallization (SPC) process; Forming an impurity polysilicon gate electrode and a gate insulating film sequentially stacked on the buffer layer in the island shape and having the same planarity, exposing the edge of the gate insulating film over the gate insulating film, Forming an active layer of stacked pure polysilicon and an inorganic insulating pattern; Forming an insulating interlayer on the entire surface of the inorganic insulating pattern by depositing an inorganic insulating material on the entire surface of the inorganic insulating pattern; patterning the inorganic insulating pattern on the interlayer insulating layer to expose both sides of the active insulating layer, ; ≪ / RTI > A barrier pattern of pure amorphous silicon in contact with the active layer through the active contact holes and spaced apart from each other through the active interlayer insulating film; an ohmic contact layer of impurity amorphous silicon on the respective barrier patterns; Forming source and drain electrodes spaced apart from each other and simultaneously forming a data line connected to the source electrode on the boundary of the pixel region on the interlayer insulating film; A gate contact hole for exposing the gate electrode to the outside of the active layer by patterning the first passivation layer, the interlayer insulating film, and the gate insulating film; forming a first passivation layer over the data line and the source and drain electrodes; ; ≪ / RTI > Forming a gate interconnection that contacts the gate electrode through the gate contact hole as a metal material at the boundary of the pixel region on the first protective layer and crosses the data interconnection; Forming a second passivation layer on the entire surface of the substrate over the gate wiring, forming a drain contact hole exposing the drain electrode by patterning the second passivation layer and a first passivation layer under the gate electrode; And forming a pixel electrode in the pixel region in contact with the drain electrode through the drain contact hole over the second passivation layer, wherein the solid-phase crystallization process is performed in a state where the second inorganic insulating layer is formed, Thereby preventing formation of a thermal oxidation film at the interface between the polysilicon layer and the second inorganic insulating layer.

상기 버퍼층 위로 상기 스위칭 영역에 아일랜드 형태로서 동일한 평면적을 가지며 순차 적층된 불순물 폴리실리콘의 게이트 전극과, 게이트 절연막을 형성하고, 상기 게이트 절연막 위로 상기 게이트 절연막의 가장자리를 노출시키며 아일랜드 형태로서 동일한 평면적을 가지며 순차 적층된 순수 폴리실리콘의 액티브층과 무기절연패턴을 형성하는 단계는, 상기 제 2 무기절연층 위로 상기 스위칭 영역에 상기 액티브층이 형성되는 부분에 대응해서는 제 1 두께를 갖는 제 1 포토레지스트 패턴을 형성하고, 상기 액티브층 외측으로 노출되는 상기 게이트 전극의 가장자리에 대응해서는 상기 제 1 두께보다 얇은 제 2 두께를 가지며 서로 그 폭을 달리하는 제 2 및 제 3 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 내지 제 3 포토레지스트 패턴 외측으로 노출된 상기 제 2 무기절연층과 그 하부의 상기 순수 폴리실리콘층과 제 1 무기절연층과 불순물 폴리실리콘층을 순차적으로 제거하여 상기 스위칭 영역에 아일랜드 형태로서 동일한 평면적을 가지며 순차 적층된 상기 불순 물 폴리실리콘의 게이트 전극과, 게이트 절연막과, 순수 폴리실리콘 패턴 및 무기절연물질패턴을 형성하는 단계와; 애싱(ashing)을 진행하여 상기 제 2 및 제 3 포토레지스트 패턴을 제거함으로써 상기 제 1 포토레지스트 패턴 외측으로 상기 무기절연물질패턴의 가장자리를 노출시키는 단계와; 상기 제 1 포토레지스트 패턴 외측으로 노출된 상기 무기절연물질패턴과 그 하부의 순수 폴리실리콘 패턴을 제거함으로써 상기 게이트 절연막 상에 상기 게이트 절연막의 가장자리를 노출시키며 아일랜드 형태로서 동일한 평면적을 가지며 순차 적층된 상기 순수 폴리실리콘의 액티브층 및 무기절연패턴을 형성하는 단계와; 상기 제 1 포토레지스트 패턴을 제거하는 단계를 포함한다. A gate electrode of an impurity polysilicon layer which is sequentially stacked on the buffer layer and has the same planarity as an island shape and a gate insulating film are formed on the gate insulating film and an edge of the gate insulating film is exposed on the gate insulating film, The step of forming an active layer and an inorganic insulating pattern of successively stacked pure polysilicon includes forming a first photoresist pattern having a first thickness corresponding to a portion where the active layer is formed on the second inorganic insulating layer, Forming second and third photoresist patterns having a second thickness that is thinner than the first thickness and different in width from each other, corresponding to edges of the gate electrode exposed to the outside of the active layer; The second inorganic insulating layer exposed to the outside of the first to third photoresist patterns and the pure polysilicon layer, the first inorganic insulating layer, and the impurity polysilicon layer below the first inorganic insulating layer are sequentially removed, Forming a gate electrode of the impurity polysilicon, a gate insulating film, a pure polysilicon pattern, and an inorganic insulating material pattern having the same planarity and sequentially stacked; Exposing an edge of the inorganic insulating material pattern to the outside of the first photoresist pattern by ashing and removing the second and third photoresist patterns; Removing the inorganic insulating material pattern exposed to the outside of the first photoresist pattern and the pure polysilicon pattern thereunder to expose edges of the gate insulating film on the gate insulating film, Forming an active layer of pure polysilicon and an inorganic insulating pattern; And removing the first photoresist pattern.

또한, 상기 버퍼층과, 불순물 비정질 실리콘층과, 제 1 무기절연층과, 순수 비정질 실리콘층과, 제 2 무기절연층은 화학기상증착(Chemical Vapor Deposition : CVD) 장비를 통해 동일한 진공 챔버내에서 연속적으로 형성하는 것이 특징이다. The buffer layer, the impurity amorphous silicon layer, the first inorganic insulating layer, the pure amorphous silicon layer, and the second inorganic insulating layer may be continuously formed in the same vacuum chamber through a chemical vapor deposition (CVD) As shown in FIG.

또한, 상기 고상 결정화(SPC) 공정은 600℃ 내지 800℃의 온도 분위기에서 열처리를 통한 써말 결정화(Thermal Crystallization) 또는 교번자장 결정화(Alternating Magnetic Field Crystallization) 장치를 이용한 교번자장 결정화인 것이 바람직하다. In addition, the solid phase crystallization (SPC) process is preferably an alternating magnetic field crystallization using a thermal crystallization or an alternating magnetic field crystallization apparatus through a heat treatment in a temperature range of 600 ° C to 800 ° C.

또한, 상기 배리어패턴과 상기 오믹콘택층과 상기 소스 및 드레인 전극은 동일한 마스크 공정을 진행하여 동시에 패터닝되어 형성됨으로써 평면적으로 동일한 형태 동일한 크기를 가지며 완전 중첩된 형태를 갖는 것이 특징이다. In addition, the barrier pattern, the ohmic contact layer, and the source and drain electrodes are formed by patterning at the same time by performing the same mask process so that they have the same shape, the same size, and the completely overlapping shape.

또한, 상기 순수 폴리실리콘의 액티브층은 300Å 내지 1000Å 정도의 두께를 가지며, 상기 무기절연패턴은 100Å 내지 500Å 정도의 두께를 가지며, 상기 층간절연막은 그 하부에 위치한 상기 게이트 전극 및 게이트 절연막 각각의 두께를 합한 두께보다 더 두꺼운 두께를 갖도록 형성하는 것이 바람직하다. The active layer of the pure polysilicon has a thickness of about 300 ANGSTROM to 1000 ANGSTROM, the inorganic insulating pattern has a thickness of about 100 ANGSTROM to 500 ANGSTROM, and the interlayer insulating film has a thickness of each of the gate electrode and the gate insulating film, It is preferable to have a thickness larger than the sum of the thicknesses.

또한, 상기 소스 및 드레인 전극과 상기 데이터 배선을 형성하는 단계는 상기 데이터 배선의 일끝단과 연결된 데이터 패드전극을 형성하는 단계를 포함하며, 상기 게이트 배선을 형성하는 단계는 상기 게이트 배선의 일끝단과 연결된 게이트 패드전극을 형성하는 단계를 포함하며, 상기 드레인 콘택홀을 갖는 상기 제 2 보호층을 형성하는 단계는 상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀과 상기 데이터 패드전극을 노출시키는 데이터 패드 콘택홀을 형성하는 단계를 포함하며, 상기 화소전극을 형성하는 단계는 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드전극과 접촉하는 게이트 보조 패드전극과, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드전극과 접촉하는 데이터 보조 패드전극을 형성하는 단계를 포함한다. The step of forming the source and drain electrodes and the data line may include forming a data pad electrode connected to one end of the data line, Wherein forming the second passivation layer having the drain contact hole comprises forming a gate pad contact hole exposing the gate pad electrode and a data pad contact exposing the data pad electrode, Wherein forming the pixel electrode comprises: forming a gate auxiliary pad electrode in contact with the gate pad electrode through the gate pad contact hole; and forming a gate contact pad electrode in contact with the data pad electrode through the data pad contact hole. And forming a data-assist pad electrode on the substrate.

본 발명에 따른 어레이 기판은, 화소영역과 스위칭 영역이 정의된 기판 상의 전면에 무기절연물질로 형성된 버퍼층과; 상기 버퍼층 상의 상기 스위칭 영역에 아일랜드 형태로서 동일한 평면적을 가지며 순차 적층된 폴리실리콘의 게이트 전극 및 게이트 절연막과; 상기 게이트 절연막 위로 상기 게이트 절연막의 가장자리를 노출시키며 아일랜드 형태로 형성된 순수 폴리실리콘의 액티브층; 상기 액티브층 위로 상기 액티브층과 동일한 평면적을 가지며 완전 중첩하며 형성되며 상기 액티브층의 계면에서 열산화막 형성을 방지하는 역할을 하는 무기절연패턴과; 상기 무 기절연패턴 위로 상기 액티브층을 노출시키며 서로 이격하는 액티브 콘택홀을 가지며 상기 액티브층의 중앙부에 대해서는 에치스토퍼의 역할을 하며 상기 기판 전면에 형성된 층간절연막과; 상기 스위칭 영역에 상기 층간절연막 위로 각각 상기 액티브 콘택홀을 통해 상기 액티브층과 접촉하며 이격하며 형성된 순수 비정질 실리콘의 배리어패턴과; 상기 이격하는 상기 배리어패턴 상부에 각각 형성된 불순물 비정질 실리콘의 오믹콘택층과; 상기 이격하는 상기 오믹콘택층 위로 각각 이격하며 형성된 소스 및 드레인 전극과; 상기 층간절연막 위로 상기 화소영역의 경계에 상기 소스 전극과 연결되며 형성된 데이터 배선과; 상기 데이터 배선 위로 상기 무기절연패턴 외측으로 상기 게이트 전극을 노출시키는 게이트 콘택홀을 가지며 형성된 제 1 보호층과; 상기 제 1 보호층 위로 상기 화소영역의 경계에 상기 게이트 콘택홀을 통해 상기 게이트 전극과 접촉하며 상기 데이터 배선과 교차하며 형성된 게이트 배선과; 상기 게이트 배선 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 가지며 형성된 제 2 보호층과; 상기 제 2 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하며 상기 화소영역에 형성된 화소전극을 포함한다. An array substrate according to the present invention includes: a buffer layer formed on an entire surface of a substrate on which a pixel region and a switching region are defined, the inorganic insulating material being formed; A gate electrode and a gate insulating film of polysilicon sequentially stacked on the buffer layer and having the same planar shape as the island shape; An active layer of pure polysilicon formed in an island shape to expose an edge of the gate insulating film over the gate insulating film; An inorganic insulating pattern formed on the active layer and having the same planarity as the active layer and overlapped with the active layer and serving to prevent formation of a thermal oxidation film at the interface of the active layer; An interlayer insulating layer formed on the entire surface of the substrate, the interlayer insulating layer having an active contact hole exposing the active layer over the inorganic insulating pattern and serving as an etch stopper at a central portion of the active layer; A barrier pattern of pure amorphous silicon formed in contact with the active layer and spaced apart from the active region through the active contact hole over the interlayer insulating film in the switching region; An ohmic contact layer of impurity amorphous silicon formed on the upper portion of the barrier pattern; Source and drain electrodes spaced apart from the ohmic contact layer spaced apart from each other; A data line formed on the interlayer insulating film and connected to the source electrode at a boundary of the pixel region; A first protective layer formed on the data line with a gate contact hole exposing the gate electrode outside the inorganic insulating pattern; A gate line formed in contact with the gate electrode through the gate contact hole at a boundary of the pixel region on the first passivation layer and intersecting the data line; A second passivation layer formed on the gate line and having a drain contact hole exposing the drain electrode; And a pixel electrode formed in the pixel region in contact with the drain electrode through the drain contact hole over the second passivation layer.

이때, 상기 불순물 폴리실리콘의 게이트 전극은 그 두께가 500Å 내지 1000Å이며, 상기 순수 폴리실리콘의 액티브층은 그 두께가 300Å 내지 1000Å이며, 상기 무기절연패턴은 그 두께가 100Å 내지 500Å이며, 상기 배리어패턴은 그 두께가 50Å 내지 300Å이며, 상기 층간절연막은 그 하부에 위치한 상기 게이트 전극 및 게이트 절연막 각각의 두께를 합한 두께보다 더 두꺼운 두께를 갖도록 형성된 것이 특징이다. In this case, the gate electrode of the impurity polysilicon has a thickness of 500 ANGSTROM to 1000 ANGSTROM, the active layer of the pure polysilicon has a thickness of 300 ANGSTROM to 1000 ANGSTROM, the inorganic insulating pattern has a thickness of 100 ANGSTROM to 500 ANGSTROM, Is formed to have a thickness of 50 ANGSTROM to 300 ANGSTROM and the interlayer insulating film is formed to have a thickness thicker than the sum of the thickness of each of the gate electrode and the gate insulating film located under the interlayer insulating film.

상기 게이트 배선의 끝단과 연결된 게이트 패드전극과, 상기 데이터 배선의 끝단과 연결된 데이터 패드전극을 포함하며, 상기 제 2 보호층은 상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀을 구비하고, 상기 제 2 및 제 1 보호층은 상기 데이터 패드전극을 노출시키는 데이터 패드 콘택홀을 구비하며, 상기 제 2 보호층 위로 상기 화소전극을 이루는 동일한 물질로 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드전극과 접촉하는 게이트 보조 패드전극과, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드전극과 접촉하는 데이터 보조 패드전극을 포함한다. A gate pad electrode connected to an end of the gate line and a data pad electrode connected to an end of the data line, the second passivation layer having a gate pad contact hole exposing the gate pad electrode, And the first passivation layer has a data pad contact hole exposing the data pad electrode, and a gate electrode which contacts the gate pad electrode through the gate pad contact hole with the same material forming the pixel electrode over the second passivation layer, An auxiliary pad electrode, and a data assist pad electrode contacting the data pad electrode through the data pad contact hole.

본 발명의 또 다른 실시예에 따른 어레이 기판의 제조 방법은, 화소영역과 스위칭 영역이 정의된 기판 상에 무기절연물질로 이루어진 버퍼층과, 불순물 비정질 실리콘층과, 제 1 무기절연층과, 순수 비정질 실리콘층을 순차 적층시키는 단계와; 고상 결정화(SPC) 공정을 진행하여 상기 순수 비정질 실리콘층과 불순물 비정질 실리콘층 각각을 순수 폴리실리콘층과 제 1 불순물 폴리실리콘층으로 결정화하는 동시에 상기 순수 폴리실리콘층 상부에 제 1 두께를 갖는 열산화막을 형성시키는 단계와; 상기 버퍼층 위로 상기 스위칭 영역에 아일랜드 형태로서 동일한 평면적을 가지며 순차 적층된 불순물 폴리실리콘의 게이트 전극과 게이트 절연막을 형성하고, 상기 게이트 절연막 위로 상기 게이트 절연막의 가장자리를 노출시키며 아일랜드 형태로서 동일한 평면적을 가지며 순차 적층된 순수 폴리실리콘의 액티브층과 열산화막 패턴을 형성하는 단계와; 상기 열산화막 패턴 위로 전면에 무기절연물질을 증착하여 층간절연막을 형성하고, 상기 층간절연막과 그 하부의 상기 열산화막 패턴을 패터닝함으로써 상기 액티브층 중앙부를 기준으로 그 양측을 노출시키며 이격하는 액티브 콘택홀을 형성하는 단계와; 상기 층간절연막 위로 상기 액티브 콘택홀을 통해 각각 상기 액티브층과 접촉하며 서로 이격하는 순수 비정질 실리콘의 배리어패턴과, 상기 각각의 배리어패턴 상부에 불순물 비정질 실리콘의 오믹콘택층과, 상기 오믹콘택층 위로 서로 이격하는 소스 및 드레인 전극을 형성하고, 동시에 상기 층간절연막 위로 상기 화소영역의 경계에 상기 소스 전극과 연결되는 데이터 배선을 형성하는 단계와; 상기 데이터 배선과 상기 소스 및 드레인 전극 위로 전면에 제 1 보호층을 형성하고, 상기 제 1 보호층과 상기 층간절연막과 상기 게이트 절연막을 패터닝하여 상기 액티브층 외측으로 상기 게이트 전극을 노출시키는 게이트 콘택홀을 형성하는 단계와; 상기 제 1 보호층 위로 상기 화소영역의 경계에 금속물질로서 상기 게이트 콘택홀을 통해 상기 게이트 전극과 접촉하며 상기 데이터 배선과 교차하는 게이트 배선을 형성하는 단계와; 상기 게이트 배선 위로 상기 기판 전면에 제 2 보호층을 형성하고, 상기 제 2 보호층과 그 하부의 제 1 보호층을 패터닝함으로써 상기 드레인 전극을 노출시키는 드레인 콘택홀을 형성하는 단계와; 상기 제 2 보호층 위로 상기 화소영역에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함한다. According to still another embodiment of the present invention, there is provided a method of manufacturing an array substrate, comprising: forming a buffer layer made of an inorganic insulating material, a doped amorphous silicon layer, a first inorganic insulating layer, a pure amorphous silicon layer, Sequentially stacking the silicon layers; (SPC) process to crystallize the pure amorphous silicon layer and the impurity amorphous silicon layer into a pure polysilicon layer and a first impurity polysilicon layer, respectively, and simultaneously form a thermal oxide film having a first thickness on the pure polysilicon layer ; ≪ / RTI > Forming an impurity polysilicon gate electrode and a gate insulating film sequentially stacked on the buffer layer in the island shape and having the same planarity, exposing the edge of the gate insulating film over the gate insulating film, Forming an active layer and a thermal oxide film pattern of stacked pure polysilicon; Forming an insulating interlayer on the entire surface of the thermal oxide film pattern by depositing an inorganic insulating material on the entire surface of the thermal oxide film pattern; patterning the interlayer insulating film and the thermal oxide film pattern thereunder to expose both sides of the active layer, ; ≪ / RTI > A barrier pattern of pure amorphous silicon in contact with the active layer through the active contact holes and spaced apart from each other through the active interlayer insulating film; an ohmic contact layer of impurity amorphous silicon on the respective barrier patterns; Forming source and drain electrodes spaced apart from each other and simultaneously forming a data line connected to the source electrode on the boundary of the pixel region on the interlayer insulating film; A gate contact hole for exposing the gate electrode to the outside of the active layer by patterning the first passivation layer, the interlayer insulating film, and the gate insulating film; forming a first passivation layer over the data line and the source and drain electrodes; ; ≪ / RTI > Forming a gate interconnection that contacts the gate electrode through the gate contact hole as a metal material at the boundary of the pixel region on the first protective layer and crosses the data interconnection; Forming a second passivation layer on the entire surface of the substrate over the gate wiring, forming a drain contact hole exposing the drain electrode by patterning the second passivation layer and a first passivation layer under the gate electrode; And forming a pixel electrode in the pixel region over the second passivation layer, the pixel electrode being in contact with the drain electrode through the drain contact hole.

이때, 상기 고상 결정화(SPC) 공정은 600℃ 내지 800℃의 온도 및 산소(O2) 가스 분위기에서 열처리를 통한 써말 결정화(Thermal Crystallization)이거나 또는 600℃ 내지 700℃의 온도 및 산소(O2) 가스 분위기에서 교번자장 결정화(Alternating Magnetic Field Crystallization) 장치를 이용한 교번자장 결정화 인 것이 바람직하다. The solid phase crystallization (SPC) process may be a thermal crystallization process at a temperature of 600 ° C. to 800 ° C. and an oxygen (O 2 ) gas atmosphere, or a thermal crystallization process at a temperature of 600 ° C. to 700 ° C. and oxygen (O 2 ) It is preferable that the alternating magnetic field crystallization is performed using an alternating magnetic field crystallization apparatus in a gas atmosphere.

또한, 상기 제 1 두께는 50Å 내지 100Å인 것이 특징이다.The first thickness is 50 ANGSTROM to 100 ANGSTROM.

또한, 상기 배리어패턴과 상기 오믹콘택층과 상기 소스 및 드레인 전극은 동일한 마스크 공정을 진행하여 동시에 패터닝하여 형성함으로써 평면적으로 동일한 형태 동일한 크기를 가지며 완전 중첩된 형태를 갖도록 형성하는 것이 특징이다. In addition, the barrier pattern, the ohmic contact layer, and the source and drain electrodes are formed by patterning at the same time by performing the same mask process so as to have the same size, the same size, and the completely overlapped shape in plan view.

또한, 상기 순수 폴리실리콘의 액티브층은 300Å 내지 1000Å 정도의 두께를 가지며, 상기 층간절연막은 그 하부에 위치한 상기 게이트 전극 및 게이트 절연막 각각의 두께를 합한 두께보다 더 두꺼운 두께를 갖도록 형성하는 것이 특징이다. The active layer of the pure polysilicon is formed to have a thickness of about 300 Å to 1000 Å and the interlayer insulating film is formed to have a thicker thickness than the sum of the thicknesses of the gate electrode and the gate insulating film, .

또한, 상기 소스 및 드레인 전극과 상기 데이터 배선을 형성하는 단계는 상기 데이터 배선의 일끝단과 연결된 데이터 패드전극을 형성하는 단계를 포함하며, 상기 게이트 배선을 형성하는 단계는 상기 게이트 배선의 일끝단과 연결된 게이트 패드전극을 형성하는 단계를 포함하며, 상기 드레인 콘택홀을 갖는 상기 제 2 보호층을 형성하는 단계는 상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀과 상기 데이터 패드전극을 노출시키는 데이터 패드 콘택홀을 형성하는 단계를 포함하며, 상기 화소전극을 형성하는 단계는 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드전극과 접촉하는 게이트 보조 패드전극과, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드전극과 접촉하는 데이터 보조 패드전극을 형성하는 단계를 포함한다. The step of forming the source and drain electrodes and the data line may include forming a data pad electrode connected to one end of the data line, Wherein forming the second passivation layer having the drain contact hole comprises forming a gate pad contact hole exposing the gate pad electrode and a data pad contact exposing the data pad electrode, Wherein forming the pixel electrode comprises: forming a gate auxiliary pad electrode in contact with the gate pad electrode through the gate pad contact hole; and forming a gate contact pad electrode in contact with the data pad electrode through the data pad contact hole. And forming a data-assist pad electrode on the substrate.

본 발명에 따른 어레이 기판은, 패터닝되어 액티브층을 형성하게 되는 비정질 실리콘층 상부에 무기절연층을 형성한 후 결정화 공정을 진행하여 상기 결정화된 액티브층 표면에 열산화막이 형성되는 것을 방지할 수 있다. 따라서 상기 열산화막 제거를 위한 BOE 공정을 생략할 수 있으므로 재료비 저감 및 공정 단순화에 의해 단위 시간당 생산성을 향상시킬 수 있다. The array substrate according to the present invention can prevent the formation of a thermal oxide film on the surface of the crystallized active layer by forming an inorganic insulating layer on the amorphous silicon layer to be patterned to form an active layer, . Accordingly, since the BOE process for removing the thermal oxide film can be omitted, the productivity per unit time can be improved by reducing the material cost and simplifying the process.

또한, 본 발명에 따른 어레이 기판의 제조방법에 의해 액티브층이 건식식각에 노출되지 않음으로써 그 표면 손상이 발생하지 않아 박막트랜지스터 특성이 저하되는 것을 방지하는 효과가 있다.In addition, according to the method of manufacturing an array substrate according to the present invention, since the active layer is not exposed to dry etching, its surface damage is not caused, and the characteristics of the thin film transistor are prevented from deteriorating.

액티브층이 건식식각에 영향을 받지 않게 되므로 식각되어 없어지는 두께를 고려하지 않아도 되므로 상기 액티브층의 두께를 줄임으로써 증착 시간을 단축시켜 생산성을 향상시키는 효과가 있다. Since the active layer is not affected by the dry etching, it is not necessary to consider the thickness of the active layer to be etched away. Thus, the thickness of the active layer is reduced to shorten the deposition time and improve the productivity.

본 발명에 따른 제조 방법에 의해 제조된 어레이 기판은 비정질 실리콘층을 결정화 공정에 의해 폴리실리콘층으로 결정화하고 이를 반도체층으로 하여 박막트랜지스터를 구성함으로써 비정질 실리콘층의 반도체층을 포함하는 박막트랜지스터를 구비한 어레이 기판 대비 이동도 특성을 수십 내지 수 백배 향상시키는 효과가 있다.The array substrate manufactured by the manufacturing method according to the present invention includes a thin film transistor including a semiconductor layer of an amorphous silicon layer by crystallizing an amorphous silicon layer into a polysilicon layer by a crystallization process and forming the thin film transistor as a semiconductor layer There is an effect of improving mobility characteristics by several tens to several hundreds of times as compared with an array substrate.

폴리실리콘의 액티브층을 박막트랜지스터의 반도체층으로 이용하면서도 불순물의 도핑은 필요로 하지 않으므로 도핑 공정 진행을 위한 신규 장비 투자를 실시하지 않아도 되므로 초기 투자비용을 절감할 수 있는 장점이 있다.Since the active layer of polysilicon is used as the semiconductor layer of the thin film transistor, doping of the impurity is not required, so that it is not necessary to invest new equipment for progressing the doping process, so that the initial investment cost can be reduced.

또한, 게이트 전극을 불순물을 포함하는 폴리실리콘으로 형성함으로써 금속 물질의 게이트 전극을 형성한 종래의 어레이 기판의 결정화 공정 진행 시 발생되는 게이트 전극의 변형 또는 게이트 전극과 반도체층과의 쇼트 등의 문제를 원천적으로 해결하는 효과가 있다. Further, since the gate electrode is formed of polysilicon containing impurities, problems such as deformation of the gate electrode or short-circuit between the gate electrode and the semiconductor layer occurring in the course of the crystallization process of the conventional array substrate in which the gate electrode of the metal material is formed There is an effect that solves the problem originally.

고상 결정화 공정을 산소(O2) 가스 분위기에서 진행하여 순수 폴리실리콘층 상부에 50Å 내지 100Å 정도의 두께를 갖는 열산화막이 형성되도록 하여 상기 순수 폴리실리콘층이 공기 중에 노출되어 발생하는 오염 등에 의한 불량을 방지하기 위한 별도의 무기절연층 형성을 생략함으로써 공정을 더욱 단순화하는 효과가 있다. The solid-phase crystallization process is performed in an oxygen (O 2 ) gas atmosphere to form a thermally oxidized film having a thickness of about 50 Å to 100 Å on the pure polysilicon layer so that the pure polysilicon layer is exposed to air, It is possible to further simplify the process by omitting the formation of a separate inorganic insulating layer for preventing the inorganic insulating layer.

이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.Hereinafter, preferred embodiments according to the present invention will be described with reference to the drawings.

<제 1 실시예>&Lt; Embodiment 1 >

도 4a 내지 도 4m은 본 발명의 제 1 실시예에 따른 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역과 게이트 패드부 및 데이터 패드부에 대한 제조 단계별 공정 단면도이다. 이때, 설명의 편의를 위해 각 화소영역(P) 내의 게이트 및 데이터 배선과 연결되는 박막트랜지스터(Tr)가 형성될 부분을 스위칭 영역(TrA)이라 정의한다. 4A to 4M are cross-sectional views illustrating a pixel region, a gate pad portion, and a data pad portion including a thin film transistor of an array substrate according to a first embodiment of the present invention. Here, for convenience of description, a portion where the thin film transistor Tr connected to the gate and data lines in each pixel region P is to be formed is defined as a switching region TrA.

우선, 도 4a에 도시한 바와 같이, 투명한 절연기판(101) 예를들면 유리기판 상에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 1000Å 내지 3000Å 정도의 두께를 갖는 버퍼층(102)을 형성한다. 본 발명의 특징 상 추후 공정에서 고상 결정화(Solid Phase Crystallization : SPC) 공정을 진행하는데, 이러한 고상 결정화(SPC) 공정은 600℃ 내지 800℃의 고온의 분위기가 요구되고 있다. 이 경우 상기 기판(101)이 고온의 분위기에 노출되면 기판(10) 표면으로부터 알카리 이온이 용출되어 폴리실리콘으로 이루어진 구성요소의 특성을 저하시킬 수 있으므로 이러한 문제를 방지하기 위해 상기 버퍼층(102)을 형성하는 것이다.4A, an inorganic insulating material such as silicon oxide (SiO 2 ) or silicon nitride (SiN x) is deposited on a transparent insulating substrate 101, for example, a glass substrate to form a film having a thickness of about 1000 Å to 3000 Å The buffer layer 102 is formed. Solid phase crystallization (SPC) processes are performed in a later process due to the characteristics of the present invention. Such a solid phase crystallization (SPC) process requires a high temperature atmosphere of 600 ° C to 800 ° C. In this case, if the substrate 101 is exposed to a high-temperature atmosphere, alkali ions may be eluted from the surface of the substrate 10 to degrade the characteristics of the constituent elements made of polysilicon. To prevent this problem, Lt; / RTI &gt;

다음, 상기 버퍼층(102) 위로 불순물 비정질 실리콘을 증착함으로써 500Å 내지 1000Å 정도의 두께를 갖는 제 1 불순물 비정질 실리콘층(103)을 형성한다. 이후, 상기 제 1 불순물 비정질 실리콘층(103) 위로 무기절연물질 예를들면 산화실리콘(SiO2)을 증착하여 500Å 내지 4000Å 정도의 두께를 갖는 제 1 무기절연층(108)을 형성하고, 연속하여 상기 제 1 무기절연층(108) 상부로 순수 비정질 실리콘을 증착함으로써 300Å 내지 1000Å 정도의 두께를 갖는 순수 비정질 실리콘층(111)을 형성한다. Next, impurity amorphous silicon is deposited on the buffer layer 102 to form a first impurity-doped amorphous silicon layer 103 having a thickness of about 500 Å to 1000 Å. Thereafter, an inorganic insulating material such as silicon oxide (SiO 2 ) is deposited on the first impurity-doped amorphous silicon layer 103 to form a first inorganic insulating layer 108 having a thickness of about 500 Å to 4000 Å, Pure amorphous silicon is deposited on the first inorganic insulating layer 108 to form a pure amorphous silicon layer 111 having a thickness of about 300 Å to 1000 Å.

상기 순수 비정질 실리콘층(111)은, 종래의 경우 서로 이격하는 오믹콘택층 형성을 위해 진행하는 건식식각에 노출됨으로써 식각되어 그 표면으로부터 일부 두께가 제거되는 것을 고려하여 1000Å 이상의 두께로 형성하였다. 하지만, 본 발명의 실시예의 경우, 상기 순수 비정질 실리콘층(111)을 통해 최종적으로 구현되는 폴리실리콘의 액티브층(도 4m의 115)은 건식식각에 노출되지 않으므로 상기 건식식각에 의해 그 두께가 얇아지게 되는 등의 문제는 발생하지 않는다. 따라서 상기 순수 비정질 실리콘층(111)은 액티브층으로서의 역할을 할 수 있는 두께인 300Å 내지 1000Å로 형성해도 무방하며, 이 경우 재료비 저감 및 단위 공정 시간 단축의 효과를 얻을 수 있는 것이 특징이다. The pure amorphous silicon layer 111 is formed to have a thickness of 1000 ANGSTROM or more in consideration of removing a part of its thickness from its surface by being exposed to a dry etching process for forming an ohmic contact layer which is separated from the conventional one. However, in the embodiment of the present invention, since the active layer of polysilicon (115 of FIG. 4M) ultimately realized through the pure amorphous silicon layer 111 is not exposed to dry etching, its thickness is thinned by the dry etching There is no problem such as being lost. Therefore, the pure amorphous silicon layer 111 may be formed to have a thickness of 300 to 1000 angstroms which can serve as an active layer. In this case, the effect of reducing the material cost and shortening the unit processing time can be obtained.

다음, 본 발명의 실시예에 따른 제조 방법에 있어서 특징적인 것으로 상기 순수 비정질 실리콘층(111) 위로 무기절연물질 예를들면 산화실리콘(SiO2)을 증착하여 100Å 내지 500Å 정도의 두께를 갖는 제 2 무기절연층(116)을 형성한다. 이렇게 상기 순수 비정질 실리콘층 위로 제 2 무기절연층(116)을 형성하는 이유는 상기 순수 비정질 실리콘층(111)이 600℃ 내지 800℃의 고온의 분위기를 요구하는 결정화 공정 시 대기에 노출되지 않도록 하여 그 표면에 열산화막 형성을 방지하기 위함이다. Next, in the manufacturing method according to the embodiment of the present invention, an inorganic insulating material such as silicon oxide (SiO 2 ) is deposited on the pure amorphous silicon layer 111 to form a second amorphous silicon layer An inorganic insulating layer 116 is formed. The reason why the second inorganic insulating layer 116 is formed on the pure amorphous silicon layer in this way is that the pure amorphous silicon layer 111 is not exposed to the atmosphere during the crystallization process requiring a high temperature atmosphere of 600 ° C to 800 ° C So as to prevent the formation of a thermal oxide film on the surface thereof.

한편, 전술한 제 2 무기절연층(116)을 형성하는 단계까지 진행하게 되면 상기 기판(101)상에는 총 5중층의 물질층(102, 103, 108, 111, 116)이 형성되게 된다. 이때, 본 발명의 또 다른 특징으로써 이러한 5중층의 물질층(102, 103, 108, 111, 116)은 모두 반도체 물질 또는 무기절연물질이 되고 있으므로 이들 물질은 모두 화학기상증착(Chemical Vapor Deposition : CVD) 장비(미도시)를 통해 모두 동일한 하나의 진공챔버(195) 내에서 반응가스만을 바꿔줌으로써 대기 중에 노출없이 연속적으로 형성된다는 것이다. 이렇게 5중층의 물질층(102, 103, 108, 111, 116) 을 하나의 진공챔버(195)내에서 연속하여 증착하는 경우, 추후 액티브층을 이룰 상기 순수 비정질 실리콘층(111)의 표면이 대기 중에 노출되지 않음으로써 액티브층의 표면 오염에 의한 박막트랜지스터의 특성 저하를 원천적으로 방지할 수 있는 것이 특징이다. On the other hand, when the process proceeds to the step of forming the second inorganic insulating layer 116, a total of five material layers 102, 103, 108, 111, and 116 are formed on the substrate 101. In this case, since the material layers 102, 103, 108, 111, and 116 of the five layers are all semiconductor materials or inorganic insulating materials, all of these materials can be formed by chemical vapor deposition ) Equipment (not shown), all of which are continuously formed without exposure to the air by changing only the reaction gas in the same one of the vacuum chambers 195. When the five-layered material layers 102, 103, 108, 111, and 116 are successively deposited in one vacuum chamber 195, the surface of the pure amorphous silicon layer 111, It is possible to prevent degradation of the characteristics of the thin film transistor due to surface contamination of the active layer.

다음, 도 4b에 도시한 바와 같이, 상기 순수 비정질 실리콘층(도 4a의 111)의 이동도 특성 등을 향상시키기 위해 고상 결정화(SPC) 공정을 진행함으로써 상기 순수 비정질 실리콘층(도 4a의 111)이 결정화되어 순수 폴리실리콘층(112)을 이루도록 한다. 이때, 상기 고상 결정화(SPC) 공정은 일례로 600℃ 내지 800℃의 분위기에서 열처리를 통한 써말 결정화(Thermal Crystallization) 공정이거나, 또는 교번자장 결정화 장치를 이용한 600℃ 내지 700℃의 온도 분위기에서의 교번자장 결정화(Alternating Magnetic Field Crystallization) 공정인 것이 바람직하다. Next, as shown in FIG. 4B, the pure amorphous silicon layer (111 in FIG. 4A) is formed by performing a solid phase crystallization (SPC) process to improve the mobility characteristics of the pure amorphous silicon layer (111 in FIG. Crystallized to form a pure polysilicon layer 112. In this case, the solid phase crystallization (SPC) process may be a thermal crystallization process through heat treatment in an atmosphere of 600 ° C. to 800 ° C., alternatively, alternating crystallization in an atmosphere of 600 ° C. to 700 ° C. using an alternating- It is preferably an alternating magnetic field crystallization process.

이때, 이러한 고상 결정화(SPC) 공정 진행에 의해 상기 순수 비정질 실리콘층(도 4a 111) 뿐만 아니라 상기 제 1 불순물 비정질 실리콘층(도 4a의 103) 또한 결정화되어 불순물 폴리실리콘층(104)을 이루게 된다. At this time, not only the pure amorphous silicon layer (FIG. 4A 111) but also the first impurity amorphous silicon layer 103 (FIG. 4A) is crystallized by the progress of the solid phase crystallization (SPC) process to form the impurity polysilicon layer 104 .

다음, 도 4c에 도시한 바와 같이, 상기 제 2 무기절연층(117) 위로 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성하고, 상기 포토레지스트층(미도시)에 대해 빛의 투과영역과 차단영역(미도시), 그리고 슬릿형태로 구성되거나, 또는 다중의 코팅막을 더욱 구비하여 통과되는 빛량을 조절함으로써 그 빛 투과도가 상기 투과영역(미도시)보다는 작고 상기 차단영역(미도시)보다는 큰 반투과영역(미도시)으로 구성된 노광 마스크(미도시)를 이용하여 회절노광 또는 하프톤 노광을 실시한다. Next, as shown in FIG. 4C, a photoresist layer (not shown) is formed by applying a photoresist onto the second inorganic insulating layer 117, and a photoresist layer (not shown) (Not shown), and a slit shape. Alternatively, a plurality of coating films may be further provided to adjust the amount of light passing therethrough so that the light transmittance is smaller than the transmissive region (not shown) Diffraction exposure or halftone exposure is performed using an exposure mask (not shown) composed of a large semi-transmissive area (not shown).

이후, 노광된 포토레지스트층(미도시)을 현상함으로써 상기 제 2 무기절연층 (116) 위로 상기 스위칭 영역(TrA)에 대응하여 게이트 전극(도 4m의 105)이 형성되어야 할 부분 중 일부(추후 형성되는 순수 폴리실리콘의 액티브층(도 4m의 115)과 중첩하지 않는 부분)에 대응해서는 제 1 두께를 갖는 제 1 및 2 포토레지스트 패턴(191a, 191b)을 형성하고, 상기 게이트 전극(도 4m의 105)이 형성되어야 할 부분 중 순수 폴리실리콘의 액티브층(도 4m의 115)이 형성되어야 할 부분에 대응해서는 상기 제 1 두께보다 더 두꺼운 제 2 두께를 갖는 제 3 포토레지스트 패턴(191c)을 형성한다. 따라서 게이트 전극(도 4m의 105)이 형성될 부분 중 상기 순수 폴리실리콘의 액티브층(도 4m의 115)과 중첩하며 형성되는 부분에 대응해서는 제 2 두께의 제 3 포토레지스트 패턴(191c)이 형성되고, 상기 게이트 전극(도 4m의 105)이 형성될 부분 중 순수 폴리실리콘의 액티브층(도 4m의 115)이 형성되지 않는 영역은 상기 제 1 두께의 제 1 및 제 2 포토레지스트 패턴(191a, 191b)이 형성되며, 상기 게이트 전극(도 4m의 105)이 형성되지 않는 기판(101)상의 모든 영역에 대해서는 상기 포토레지스트층(미도시)이 제거됨으로써 상기 제 2 무기절연층(116)을 노출시킨 상태를 이룬다. Thereafter, by developing the exposed photoresist layer (not shown), a portion of the portion where the gate electrode (105 of FIG. 4M) is to be formed corresponding to the switching region TrA is formed on the second inorganic insulating layer 116 First and second photoresist patterns 191a and 191b having a first thickness are formed corresponding to the active layer (115 in Fig. 4M) of the formed pure polysilicon to be formed, and the gate electrode The third photoresist pattern 191c having a second thickness that is thicker than the first thickness corresponds to the portion where the active layer of the pure polysilicon (115 in FIG. . Accordingly, a third photoresist pattern 191c having a second thickness is formed corresponding to a part of the portion where the gate electrode (105 of FIG. 4M) is to be formed and overlapped with the active layer of the pure polysilicon (115 of FIG. And a region where the active layer of pure polysilicon (115 in FIG. 4M) is not formed in the portion where the gate electrode (105 of FIG. 4M) is to be formed is formed in the region where the first and second photoresist patterns 191a, The photoresist layer (not shown) is removed to expose the second inorganic insulating layer 116 to all the regions on the substrate 101 where the gate electrode (105 of FIG. 4m) is not formed, .

이때 상기 스위칭 영역(TrA)에 있어 상기 제 3 포토레지스트 패턴(191c) 외측으로 상기 제 1 및 2 포토레지스트 패턴(191a, 191b)이 노출된 상태가 되며, 상기 제 3 포토레지스트 패턴(191c) 외측으로 노출된 제 1 및 제 2 포토레지스트 패턴(191a, 191b)은 그 폭을 달리하는 것이 특징이다. 이는 추후에 패터닝 되어 형성 되는 불순물 비정질 실리콘의 게이트 전극(도 4m의 105)과 그 상부의 게이트 절연막(도 4m의 109) 및 순수 폴리실리콘의 액티브층(도 4m의 115)과 무기절연패턴(도 4m의 118)의 그 테두리부가 계단 형태를 이루도록 하여 이후 형성되는 층간절연막(도 4m의 122)의 끊김 또는 들뜸을 방지하고, 나아가 추후 형성되는 게이트 배선(도 4m의 145)과 상기 무기절연패턴(도 4m의 118) 외측으로 노출되는 상기 게이트 전극(도 4m의 114)과의 접촉을 위한 게이트 콘택홀(도 4m의 142)을 형성할 면적을 확보하기 위함이다. At this time, the first and second photoresist patterns 191a and 191b are exposed outside the third photoresist pattern 191c in the switching region TrA, and the first and second photoresist patterns 191a and 191b are exposed outside the third photoresist pattern 191c. And the first and second photoresist patterns 191a and 191b exposed to the second photoresist pattern have different widths. This is because the gate electrode (105 in FIG. 4M) of the impurity amorphous silicon patterned later and the gate insulating film (109 in FIG. 4M) and the active layer (115 in FIG. 4m) 118 is formed in a stepped shape so as to prevent breakage or lifting of an interlayer insulating film (122 of FIG. 4m) formed thereafter and further to prevent interconnection between the gate wiring (145 of FIG. 4m) and the inorganic insulating pattern The gate contact hole (142 in FIG. 4M) for contact with the gate electrode (114 in FIG. 4M) exposed to the outside of the gate electrode (118 in FIG. 4M).

다음, 도 4d에 도시한 바와 같이, 상기 제 1, 2 및 3 포토레지스트 패턴(191a, 191b, 191c) 외부로 노출된 상기 제 2 무기절연층(도 4c의 116)과 그 하부에 순차적으로 위치한 상기 순수 폴리실리콘층(도 4c의 112)과 상기 제 1 무기절연층(도 4c의 108)과 상기 불순물 폴리실리콘층(도 4c의 104)을 순차적으로 식각하여 제거함으로써 상기 스위칭 영역(TrA)에 상기 버퍼층(102) 위로 아일랜드 형태로서 순차 적층된 불순물 폴리실리콘의 게이트 전극(114)과 게이트 절연막(109)과 순수 폴리실리콘 패턴(113) 및 무기절연물질패턴(117)을 형성한다. 이때 상기 스위칭 영역(TrA) 이외의 영역에 대해서는 상기 제 2 무기절연층(도 4c의 116)과 순수 폴리실리콘층(도 4c의 112)과 제 1 무기절연층(도 4c의 108) 및 상기 불순물 폴리실리콘층(도 4c의 104)이 모두 제거되어 상기 버퍼층(102)이 노출된 상태가 된다. Next, as shown in FIG. 4D, the second inorganic insulating layer (116 in FIG. 4C) exposed to the outside of the first, second and third photoresist patterns 191a, 191b and 191c and the second inorganic insulating layer The first inorganic insulating layer (108 in FIG. 4C) and the impurity polysilicon layer (104 in FIG. 4C) are sequentially etched and removed by removing the pure polysilicon layer (112 in FIG. 4C) The gate electrode 114, the gate insulating film 109, the pure polysilicon pattern 113, and the inorganic insulating material pattern 117 of the impurity polysilicon sequentially stacked in island form are formed on the buffer layer 102. At this time, the second inorganic insulating layer (116 in FIG. 4C), the pure polysilicon layer (112 in FIG. 4C), the first inorganic insulating layer (108 in FIG. 4C), and the impurity The polysilicon layer (104 in FIG. 4C) is completely removed and the buffer layer 102 is exposed.

한편, 본 발명의 실시예에 있어서, 상기 게이트 전극(105)을 금속물질이 아닌 불순물 폴리실리콘으로 형성하는 것은, 상기 게이트 전극(105) 상부에 위치하는 순수 폴리실리콘 패턴(113) 형성 시 발생하는 문제를 해결하기 위함이다. 보텀 게 이트 구조를 갖는 박막트랜지스터를 형성하는 경우, 기판 상에는 금속물질로 게이트 전극을 형성하고 그 상부에 반도체층 형성을 위해 게이트 절연막을 개재하여 순수 비정질 실리콘층을 형성하는데, 상기 순수 비정질 실리콘층을 순수 폴리실리콘층으로 고상 결정화하는데 있어 600℃ 이상의 비교적 높은 온도를 필요로 하고 있다. 따라서, 이러한 비교적 높은 온도를 요구하는 고상 결정화 공정 진행 시, 금속물질로 이루어진 게이트 전극은 변형이 발생하거나 또는 상기 게이트 절연막을 뚫고 상기 결정화된 순수 폴리실리콘층과 접촉하게 되는 스파이크가 발생하는 등의 문제를 일으킨다. In the embodiment of the present invention, the formation of the gate electrode 105 from the impurity polysilicon rather than the metal material occurs when the pure polysilicon pattern 113 located on the gate electrode 105 is formed It is to solve the problem. In the case of forming a thin film transistor having a bottom gate structure, a gate electrode is formed of a metal material on a substrate, and a pure amorphous silicon layer is formed thereon via a gate insulating film for forming a semiconductor layer. A relatively high temperature of 600 DEG C or more is required for solid-phase crystallization with a pure polysilicon layer. Therefore, in the course of the solid-phase crystallization process requiring such a relatively high temperature, the gate electrode made of a metal material may be deformed or a problem may arise such that a spike that contacts the crystallized pure polysilicon layer through the gate insulating film occurs .

따라서, 본 발명의 실시예에 있어서는 이러한 금속물질의 게이트 전극을 형성함으로써 결정화 공정 진행 시 발생하는 문제를 해결하고자 이러한 고온의 분위기 노출되어도 전술한 문제를 일으키지 않는 불순물 폴리실리콘을 이용하여 게이트 전극(105)을 형성한 것이다. Therefore, in the embodiment of the present invention, in order to solve the problem that occurs during the crystallization process by forming the gate electrode of the metal material, the impurity polysilicon which does not cause the above-described problems even when exposed to such a high- ).

한편, 불순물 폴리실리콘으로 이루어진 게이트 전극(105)의 경우, 전도성이 금속물질보다는 낮지만, 상기 불순물 폴리실리콘의 게이트 전극(105)의 두께가 500Å 내지 1000Å인 경우, 단위 면적당 저항치가 150Ω/sq(□) ~ 230Ω/sq(□) 정도가 되며, 이는 투명 도전성 물질인 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)와 유사한 수준이 된다. 따라서, 불순물 폴리실리콘으로써 게이트 전극을 형성하여도 충분히 액티브층 내에 채널을 형성하는 등의 게이트 전극으로서의 역할을 수행하는데 문제 되지 않는다. On the other hand, in the case of the gate electrode 105 made of the impurity polysilicon, although the conductivity is lower than the metal material, when the thickness of the gate electrode 105 of the impurity polysilicon is 500 ANGSTROM to 1000 ANGSTROM, ) To about 230? / Sq (?), Which is similar to that of indium-tin-oxide (ITO) or indium-zinc-oxide (IZO) which is a transparent conductive material. Therefore, even if the gate electrode is formed of the impurity polysilicon, there is no problem in performing a role as a gate electrode such as forming a channel in the active layer sufficiently.

다음, 도 4e에 도시한 바와 같이, 불순물 폴리실리콘의 게이트 전극(105)과 게이트 절연막(109)과 순수 폴리실리콘 패턴(113) 및 무기절연물질패턴(117)이 형성된 기판(101)에 대해 애싱(ashing)을 진행하여 상기 제 1 두께를 갖는 제 1 및 2 포토레지스트 패턴(도 4d의 191a, 191b)을 제거함으로써 상기 스위칭 영역(TrA)에 있어 상기 제 3 포토레지스트 패턴(191c) 외측으로 상기 무기절연물질패턴(117)의 양측 표면을 노출시킨다. 이때, 상기 애싱(ashing) 진행에 의해 상기 제 3 포토레지스트 패턴(191c) 또한 그 두께가 줄어들지만 여전히 상기 무기절연물질패턴(117) 상부에 남아있게 된다. Next, as shown in Fig. 4E, the substrate 101 on which the gate electrode 105 of the impurity polysilicon, the gate insulating film 109, the pure polysilicon pattern 113 and the inorganic insulating material pattern 117 are formed is subjected to ashing the first and second photoresist patterns 191a and 191b are removed from the third photoresist pattern 191c in the switching region TrA by proceeding ashing to remove the first and second photoresist patterns 191a and 191b of FIG. Thereby exposing both side surfaces of the inorganic insulating material pattern 117. At this time, due to the ashing process, the third photoresist pattern 191c is also reduced in thickness but still remains on the inorganic insulating material pattern 117. [

다음, 도 4f에 도시한 바와 같이, 상기 제 3 포토레지스트 패턴(191c) 외부로 노출된 상기 무기절연물질패턴(도 4e의 117)과 그 하부의 순수 폴리실리콘 패턴(도 4e의 113)을 식각하여 제거함으로써 상기 게이트 전극(105)에 대응하는 상기 게이트 절연막(109)의 가장자리를 노출시킨다. 이때 상기 제 3 포토레지스트 패턴(191c) 외측으로 노출된 상기 게이트 절연막(109)은 상기 제 3 포토레지스트 패턴(191c)을 기준으로 각각 그 폭을 달리하는 것이 특징이다. 넓은 폭을 가지며 상기 제 3 포토레지스트 패턴(191c) 외측으로 노출된 게이트 절연막(109)에 대응해서는 추후 상기 게이트 전극(105)과 접촉하는 게이트 배선(도 4m의 145)이 형성되어야 하므로 이를 반영하기 위함이다. 이때, 상기 제 3 포토레지스트 패턴(191c)에 의해 식각되지 않고 상기 게이트 절연막(109) 상에 남아있게 되는 상기 순수 폴리실리콘 패턴(도 4e의 113)은 순수 폴리실리콘의 액티브층(115)을 이룬다. 이때 상기 순수 폴리실리콘의 액티브층(115) 상부에는 그 면적이 줄어든 상태로 상기 순수 폴리실리콘의 액티브층(115)과 동일한 평면적을 가지며 완전 중첩하며 무기절연패 턴(118)이 형성된다.  Next, as shown in FIG. 4F, the inorganic insulating material pattern 117 (FIG. 4E) exposed at the outside of the third photoresist pattern 191c and the pure polysilicon pattern (113 in FIG. 4E) So that the edge of the gate insulating film 109 corresponding to the gate electrode 105 is exposed. The gate insulating layer 109 exposed outside the third photoresist pattern 191c is different in width from the third photoresist pattern 191c. A gate wiring (145 in FIG. 4 (m)), which will later be in contact with the gate electrode 105, should be formed corresponding to the gate insulating film 109 having a wide width and exposed outside the third photoresist pattern 191c, It is for this reason. At this time, the pure polysilicon pattern 113 (FIG. 4E), which is not etched by the third photoresist pattern 191c but remains on the gate insulating film 109, forms an active layer 115 of pure polysilicon . At this time, the inorganic polysilicon turns 118 are formed on the active layer 115 of the pure polysilicon with the same planarity as the active layer 115 of the pure polysilicon and completely overlapping with the reduced area of the active polysilicon 115.

다음, 도 4g에 도시한 바와 같이, 스트립(strip)을 진행하여 상기 무기절연패턴(118) 상부에 남아있는 상기 제 3 포토레지스트 패턴(도 4f의 191c)을 제거함으로써 상기 무기절연패턴(118)을 노출시킨다.4G, the strip is moved to remove the third photoresist pattern (191c in FIG. 4F) remaining on the inorganic insulating pattern 118, so that the inorganic insulating pattern 118 is removed, Lt; / RTI &gt;

다음, 도 4h에 도시한 바와 같이, 상기 무기절연패턴(118) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx) 중 하나를 증착하여 단일층 구조의 제 3 무기절연층(미도시)을 형성하거나 또는 상기 2개의 물질을 연속하여 증착함으로써 이중층 구조의 제 3 무기절연층(미도시)을 형성한다. 이때 상기 제 3 무기절연층(미도시)은 서로 동일한 평면적을 가지며 완전 중첩하며 형성된 상기 게이트 전극(105) 및 게이트 절연막(109) 각각의 두께를 합한 두께보다는 더 큰 두께를 갖도록 형성하는 것이 바람직하다. Next, as shown in Fig. 4h, the inorganic insulating pattern 118 over the inorganic insulating material for the monolayer structure example deposited one of silicon oxide (SiO 2) or silicon nitride (SiNx), a third inorganic insulating layer (Not shown) or a second inorganic insulating layer (not shown) of a bilayer structure is formed by continuously depositing the two materials. At this time, it is preferable that the third inorganic insulating layer (not shown) is formed so as to have a thickness larger than the sum of the thicknesses of the gate electrode 105 and the gate insulating film 109, .

상기 제 3 무기절연층(미도시)을 그 하부에 위치한 패턴된 상태의 게이트 전극(105) 및 게이트 절연막(109) 각각의 두께를 합한 두께보다 큰 두께를 갖도록 형성하는 이유는 상기 버퍼층(102)을 기준으로 상기 게이트 전극(105) 및 게이트 절연막(109)이 단차를 이루는 부분에서 끊김없이 잘 형성되도록 하기 위함이다. 이때 상기 게이트 전극(105)과 게이트 절연막(109)을 합한 두께가 상기 순수 폴리실리콘의 액티브층(115)과 그 상부의 무기절연패턴(118)의 두께를 합한 두께보다는 크므로 상기 게이트 전극(105) 및 게이트 절연막(109) 각각의 두께를 합한 두께보다 상기 제 3 무기절연층(122)을 두껍게 형성하면 상기 게이트 절연막(109)을 기준으로 상기 순수 폴리실리콘의 액티브층(115)과 무기절연패턴(118)에 의해 단차진 부분에서는 문제되지 않는다. The reason for forming the third inorganic insulating layer (not shown) so as to have a thickness larger than the sum of the thicknesses of the gate electrode 105 and the gate insulating film 109 in the patterned state, So that the gate electrode 105 and the gate insulating film 109 can be seamlessly formed at the stepped portion. Since the total thickness of the gate electrode 105 and the gate insulating film 109 is greater than the sum of the thickness of the active layer 115 of pure polysilicon and the thickness of the inorganic insulating pattern 118 thereon, The thickness of the third inorganic insulating layer 122 may be thicker than the sum of the thicknesses of the active layer 115 and the gate insulating layer 109, It is not a problem in the stepped portion by the stepped portion 118.

상기 게이트 전극(105)은 그 두께가 500Å 내지 1000Å이며, 상기 게이트 절연막(109)의 두께는 500Å 내지 4000Å이므로 상기 제 3 무기절연층(미도시)의 두께는 1000Å 내지 5000Å 보다는 더 두꺼운 두께를 갖도록 형성하는 것이 바람직하다. 일례로 상기 게이트 전극(105)기 1000Å정도의 두께를 갖고, 상기 게이트 절연막(109)이 2000Å정도의 두께를 가지며 형성되었다면, 상기 제 3 무기절연층(미도시)은 그 두께가 상기 3000Å보다 큰 두께를 갖도록 예를들면 3100Å 정도의 두께를 갖도록 형성함으로써 단차가 발생한 부분에서의 끊김 발생을 방지할 수 있다.The thickness of the gate insulating layer 109 is 500 ANGSTROM to 4000 ANGSTROM so that the thickness of the third inorganic insulating layer (not shown) may be thicker than 1000 ANGSTROM to 5000 ANGSTROM . For example, if the gate electrode 105 has a thickness of about 1000 Å and the gate insulating layer 109 has a thickness of about 2000 Å, the third inorganic insulating layer (not shown) For example, to have a thickness of about 3100 ANGSTROM so as to have a thickness.

이후, 상기 기판(101) 전면에 형성된 상기 제 3 무기절연층(미도시)을 포토레지스트의 도포, 노광 마스크를 이용한 노광, 노광된 포토레지스트의 현상, 식각 및 스트립(strip) 등 일련의 단위공정을 포함하는 마스크 공정을 진행하여 패터닝함으로써 상기 순수 폴리실리콘의 액티브층(115)의 중앙부를 기준으로 이의 양측으로 상기 무기절연패턴(118)을 노출시키는 2개의 콘택홀(미도시)을 구비한 층간절연막(122)을 형성한다. 연속하여 상기 2개의 콘택홀(미도시)에 대응하여 노출된 상기 무기절연패턴(118)을 건식식각을 진행하여 제거함으로써 최종적으로 상기 순수 폴리실리콘의 액티브층(115)을 노출시키는 2개의 액티브 콘택홀(123)을 형성한다.   Thereafter, the third inorganic insulating layer (not shown) formed on the entire surface of the substrate 101 is subjected to a series of unit processes such as coating of photoresist, exposure using an exposure mask, development of exposed photoresist, etching, and strip (Not shown) for exposing the inorganic insulating pattern 118 to both sides of the active layer 115 of the pure polysilicon with respect to the center of the active layer 115, An insulating film 122 is formed. The inorganic insulating pattern 118 exposed in correspondence with the two contact holes (not shown) is successively removed by dry etching to finally expose the active layer 115 of the pure polysilicon, Thereby forming a hole 123.

이때, 상기 층간절연막(122)은 상기 순수 폴리실리콘의 액티브층(115)의 중앙부에 대응해서는 상기 순수 폴리실리콘의 액티브층(115)을 덮어 에치 스토퍼로서의 역할을 하며, 그 외의 영역에 대응해서는 절연층의 역할을 하는 것이 특징이다. At this time, the interlayer insulating layer 122 covers the active layer 115 of the pure polysilicon to serve as an etch stopper corresponding to the central part of the active layer 115 of the pure polysilicon, It functions as a layer.

다음, 도 4i에 도시한 바와 같이, 상기 순수 폴리실리콘의 액티브층(115)에 대응하여 이를 노출시키는 액티브 콘택홀(123)을 가지며, 상기 순수 폴리실리콘의 액티브층(115)의 중앙부에 대해서는 에치스토퍼의 역할을 하는 상기 층간절연막(122) 위로 전면에 순수 비정질 실리콘을 증착하여 50Å 내지 300Å 정도 두께의 배리어층(미도시)을 더욱 형성하고, 연속하여 불순물 비정질 실리콘을 증착하여 100Å 내지 300Å 정도의 두께를 갖는 제 2 불순물 비정질 실리콘층(미도시)을 형성한다. 이때, 순수 비정질 실리콘으로 이루어진 배리어층(미도시)을 형성하는 이유는, 상기 순수 폴리실리콘의 액티브층(115)과의 접합력은 불순물 비정질 실리콘보다는 순수 비정질 실리콘이 더욱 우수하기 때문에 상기 배리어층(미도시)을 상기 순수 폴리실리콘의 액티브층(115)과 상기 불순물 비정질 실리콘층(미도시)의 사이에 개재되도록 함으로써 이들 두 층(115, 미도시)간의 접합력을 향상시키고 나아가 접촉저항을 낮추기 위함이다. Next, as shown in FIG. 4I, the active layer 115 has an active contact hole 123 exposing the active layer 115 corresponding to the active polysilicon layer 115, Pure amorphous silicon is deposited on the entire surface of the interlayer insulating film 122 serving as a stopper to further form a barrier layer (not shown) having a thickness of about 50 to 300 Å, and then impurity amorphous silicon is deposited continuously to form a barrier layer A second impurity amorphous silicon layer (not shown) having a thickness is formed. The reason for forming the barrier layer (not shown) made of pure amorphous silicon is that the bonding strength of the pure polysilicon to the active layer 115 is higher than that of the impurity amorphous silicon, ) Is interposed between the active layer 115 of the pure polysilicon and the impurity amorphous silicon layer (not shown), thereby improving the bonding force between the two layers 115 (not shown) and further lowering the contact resistance .

이후, 상기 제 2 불순물 비정질 실리콘층(미도시) 위로 제 2 금속물질 예를들면, 몰리브덴(Mo), 크롬(Cr) 및 몰리티타늄(MoTi) 중 어느 하나를 증착함으로써 제 1 금속층(미도시)을 형성한다. A first metal layer (not shown) may be formed by depositing a second metal material such as molybdenum (Mo), chromium (Cr), and molythiometry (MoTi) on the second impurity amorphous silicon layer .

한편, 통상적으로는 상기 층간절연막(122) 상에 상기 베리어층(미도시)을 형성하기 전에 BOE(bufferd oxide etchant)를 이용한 세정공정(이하 BOE세정이라 칭함)을 실시함으로써 상기 액티브 콘택홀(123)을 통해 노출된 상기 순수 폴리실리콘의 액티브층(115) 표면에 결정화 공정 진행시 자연적으로 형성된 열산화막을 제거 해야 하지만, 본 발명에 실시예에 따른 어레이 기판(101)의 제조에 있어서는 이러한 BOE 세정을 실시하지 않아도 무방하다. 본 발명에 따른 어레이 기판(101)은 상기 순수 비정질 실리콘층(도 4a의 111) 위로 대기중에 노출없이 화학기상증착(CVD) 장비의 진공챔버(도 4a의 195) 내부에서 연속적으로 제 2 무기절연층(도 4a의 116)이 형성되었으며, 상기 제 2 무기절연층(도 4a의 116)이 상기 순수 비정질 실리콘층(도 4a의 111)을 덮고 있는 상태에서 고상 결정화(SPC) 공정이 진행되었으므로 상기 순수 폴리실리콘의 액티브층(115)의 표면 더욱 정확히는 상기 순수 폴리실리콘의 액티브층(115)과 상기 무기절연패턴(118)의 계면에는 열산화막이 전혀 생성되지 않았다. On the other hand, a cleaning process (hereinafter referred to as BOE cleaning) using BOE (bufferd oxide etchant) is performed before the barrier layer (not shown) is formed on the interlayer insulating film 122 to form the active contact holes 123 It is necessary to remove the thermally oxidized film formed naturally on the surface of the active layer 115 of the pure polysilicon exposed during the crystallization process. However, in the production of the array substrate 101 according to the embodiment of the present invention, . The array substrate 101 according to the present invention can be continuously etched in the vacuum chamber (195 in FIG. 4A) of the chemical vapor deposition (CVD) equipment without exposure to the atmosphere above the pure amorphous silicon layer (SPC) process has been performed in a state where the second inorganic insulating layer 116 (FIG. 4A) covers the pure amorphous silicon layer 111 (FIG. 4A) No thermally oxidized film was formed on the surface of the active layer 115 of pure polysilicon, more precisely at the interface between the active layer 115 of the pure polysilicon and the inorganic insulating pattern 118.

따라서 이러한 열산화막 제거를 위한 BOE(bufferd oxide etchant) 세정은 별도로 진행할 필요가 없는 것이다. 만약 순수 폴리실리콘의 액티브층 표면에 열산화막이 형성되었다면, 이는 반드시 제거되어야 한다. 열산화막(미도시)은 순수 폴리실리콘의 액티브층(115)과 상기 배리어층(미도시)의 접촉 시 오믹 특성을 저하시키는 요소로 작용하기 때문이다. 나아가, 상기 열산화막을 제거하지 않고 박막트랜지스터를 형성하게 되면 그 특성이 매우 저하되거나 또는 아예 박막트랜지스터로서의 동작을 하지 않을 수도 있으므로 상기 열산화막은 반드시 제거된 상태에서 배리어층(미도시)을 형성하여야 한다. Therefore, cleaning of buffer oxide etchant (BOE) for removing the thermal oxide film does not need to be performed separately. If a thermally oxidized film is formed on the surface of the active layer of pure polysilicon, this must be removed. This is because a thermal oxide film (not shown) serves as an element for lowering the ohmic characteristic when the active layer 115 of pure polysilicon contacts the barrier layer (not shown). Furthermore, if a thin film transistor is formed without removing the thermal oxide film, the characteristics may be greatly reduced or the thin film transistor may not be operated at all. Therefore, a barrier layer (not shown) must be formed in a state in which the thermal oxide film is removed do.

다음, 상기 제 1 금속층(미도시)과 그 하부에 위치한 제 2 불순물 비정질 실리콘층(미도시) 및 상기 배리어층(미도시)을 마스크 공정을 진행하여 패터닝함으로써 상기 층간절연막(122) 위로 각 화소영역(P)의 경계에 데이터 배선(130)을 형성 하고, 상기 데이터 배선(130)의 일끝단이 위치한 데이터 패드부(DPA)에 상기 데이터 배선(130)의 일끝단과 연결된 데이터 패드전극(138)을 형성한다. Next, a mask process is performed to pattern the first metal layer (not shown), a second impurity-amorphous silicon layer (not shown) and the barrier layer (not shown) located below the first metal layer And a data pad electrode 138 connected to one end of the data line 130 is connected to a data pad unit DPA where one end of the data line 130 is located, ).

동시에 상기 스위칭 영역(TrA)에 있어서는 상기 층간절연막(122) 상부에 서로 이격하는 소스 및 드레인 전극(133, 136)을 형성하고, 상기 소스 및 드레인 전극(133, 136)의 하부에 불순물 비정질 실리콘으로 이루어진 오믹콘택층(127)과 그 하부로 순수 비정질 실리콘의 배리어 패턴(125)을 형성한다. 이때, 상기 순수 비정질 실리콘의 배리어 패턴(125)은 각각 상기 액티브 콘택홀(123)을 통해 상기 순수 폴리실리콘의 액티브층(115)과 접촉하도록 한다. At the same time, in the switching region TrA, source and drain electrodes 133 and 136 spaced from each other are formed on the interlayer insulating film 122, and impurity amorphous silicon is formed in the lower portions of the source and drain electrodes 133 and 136 And a barrier pattern 125 of pure amorphous silicon is formed below the ohmic contact layer 127. At this time, the barrier patterns 125 of the pure amorphous silicon are brought into contact with the active layer 115 of the pure polysilicon through the active contact holes 123, respectively.

또한, 상기 스위칭 영역(TrA)에 형성된 상기 소스 전극(133)과 상기 데이터 배선(130)은 서로 연결되도록 형성하며, 이때 서로 이격하는 소스 및 드레인 전극(133, 136) 각각의 하부에 형성되는 상기 오믹콘택층(127)과 상기 배리어패턴(125)은 상기 소스 및 드레인 전극(133, 136) 각각과 동일한 평면형태 및 평면적을 가지고 완전 중첩하며 형성되는 것이 특징이다. The source electrode 133 and the data line 130 formed in the switching region TrA are formed to be connected to each other and the source and drain electrodes 133 and 136, The ohmic contact layer 127 and the barrier pattern 125 are formed in the same planar shape and planar shape as the source and drain electrodes 133 and 136, respectively.

전술한 바와 같은 공정 진행에 의해 상기 데이터 배선(130)과 상기 데이터 패드전극(138)의 하부에도 불순물 비정질 실리콘으로 이루어진 제 1 더미패턴(128)과 순수 비정질 실리콘으로 이루어진 제 2 더미패턴(126)이 형성되게 된다. A first dummy pattern 128 made of impurity amorphous silicon and a second dummy pattern 126 made of pure amorphous silicon are formed under the data line 130 and the data pad electrode 138 by the above- .

한편, 본 발명의 실시예의 경우, 상기 데이터 배선(130)과 소스 및 드레인 전극(133, 136)과 오믹콘택층(127) 및 배리어패턴(125)을 형성하는 과정에서 채널 영역을 이루는 순수 폴리실리콘의 액티브층(115)의 중앙부에 대응해서는 에치스토퍼로서 역할을 하는 무기절연패턴(118)과 층간절연막(122)이 형성되어 있으므로 상 기 소스 및 드레인 전극(133, 136) 형성 후 상기 오믹콘택층(127)과 배리어패턴(125)의 패터닝을 위한 건식식각 진행 시 상기 순수 폴리실리콘의 액티브층(115)은 전혀 영향을 받지 않게 되는 것이 특징이다. In the exemplary embodiment of the present invention, in the process of forming the data line 130, the source and drain electrodes 133 and 136, the ohmic contact layer 127, and the barrier pattern 125, Since the inorganic insulating pattern 118 and the interlayer insulating film 122 serving as etch stoppers are formed corresponding to the central portion of the active layer 115 of the ohmic contact layer 115, The active layer 115 of the pure polysilicon is not affected at all during dry etching for patterning the barrier pattern 125 and the barrier pattern 125.

따라서 종래기술에서 언급한 문제점인 건식식각 진행에 의한 액티브층의 표면 손상 등은 발생하지 않음을 알 수 있으며, 상기 순수 폴리실리콘의 액티브층(115)의 두께 또한 줄어들지 않으므로 스위칭 영역(TrA) 전체에 있어 상기 순수 폴리실리콘의 액티브층(115)은 일정한 두께를 갖게 됨을 알 수 있다. Therefore, it can be seen that there is no surface damage of the active layer due to the dry etching progress, which is a problem mentioned in the related art, and since the thickness of the active layer 115 of the pure polysilicon is not reduced, And the active layer 115 of the pure polysilicon has a constant thickness.

한편, 전술한 단계까지의 공정 진행에 의해 상기 스위칭 영역(TrA)에 순차 적층된 상기 불순물 폴리실리콘의 게이트 전극(105)과, 게이트 절연막(109)과, 순수 폴리실리콘의 액티브층(115)과, 무기절연패턴(118)과, 층간절연막(122)과, 순수 비정질 실리콘의 배리어패턴(125)과, 불순물 비정질 실리콘의 오믹콘택층(127)과, 소스 및 드레인 전극(133, 136)은 박막트랜지스터(Tr)를 이룬다. The gate electrode 105 of the impurity polysilicon sequentially stacked in the switching region TrA, the gate insulating film 109, the active layer 115 of pure polysilicon, The inorganic insulating pattern 118, the interlayer insulating film 122, the barrier pattern 125 of pure amorphous silicon, the ohmic contact layer 127 of the impurity amorphous silicon, and the source and drain electrodes 133 and 136, Thereby forming a transistor Tr.

한편, 도면에 나타나지는 않았지만, 전술한 어레이 기판(101)을 유기전계 발광소자용 어레이 기판으로 제조하는 경우, 상기 데이터 배선(130)과 나란하게 상기 데이터 배선(130)이 형성된 동일한 층에 상기 데이터 배선(130)과 소정간격 이격하며 전원배선(미도시)을 더욱 형성할 수 있으며, 각 화소영역(P) 내에는 상기 데이터 배선(130) 및 추후 공정에서 제조될 게이트 배선(도 4m의 145)과 연결된 상기 박막트랜지스터(Tr)(이는 스위칭 박막트랜지스터를 이룸) 이외에 이와 동일한 구조를 가지며 상기 전원배선 및 상기 스위칭 박막트랜지스터(Tr)와 연결된 구동 박막트랜지스터(미도시)를 더욱 형성할 수도 있다. Although not shown in the drawings, when the array substrate 101 described above is fabricated as an array substrate for an organic electroluminescence device, the data lines 130 are formed in the same layer on which the data lines 130 are formed, A gate wiring (145 in FIG. 4M) to be fabricated in the data wiring 130 and a subsequent process is formed in each pixel region P, and a power wiring (not shown) (Not shown) having the same structure and connected to the power supply line and the switching thin film transistor Tr may be further formed in addition to the thin film transistor Tr (which forms a switching thin film transistor) connected to the switching TFT.

다음, 도 4j에 도시한 바와 같이, 상기 데이터 배선(130) 및 데이터 패드전극(138)과 소스 및 드레인 전극(133, 136)과 오믹콘택층(127) 및 배리어패턴(125)이 형성된 기판(101)에 대해 상기 소스 및 드레인 전극(133, 136)과 데이터 배선(130) 및 데이터 패드전극(138) 위로 무기절연물질 예를들어 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 제 1 보호층(140)을 형성하고, 마스크 공정을 진행하여 상기 제 1 보호층(140)과 상기 층간절연막(122)과 게이트 절연막(109)을 패터닝함으로써 상기 순수 폴리실리콘의 액티브층(115) 외측으로 상기 게이트 전극(105)을 노출시키는 게이트 콘택홀(142)을 형성한다.Next, as shown in FIG. 4J, a substrate having the data line 130, the data pad electrode 138, the source and drain electrodes 133 and 136, the ohmic contact layer 127 and the barrier pattern 125 formed thereon by about 101), depositing the source and drain electrodes (133, 136) and the data line 130 and the data pad electrode 138 over the inorganic insulating material, for example silicon oxide (SiO 2) or silicon nitride (SiNx) the The first passivation layer 140 and the interlayer insulating layer 122 and the gate insulating layer 109 are patterned by forming a first passivation layer 140 on the active layer 115, A gate contact hole 142 exposing the gate electrode 105 is formed.

다음, 도 4k에 도시한 바와 같이, 상기 게이트 콘택홀(142)이 구비된 상기 제 1 보호층(140) 위로 제 2 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo) 및 크롬(Cr)을 증착하여 제 2 금속층(미도시)을 형성한다. 이후, 상기 제 2 금속층(미도시)을 마스크 공정을 진행하여 패터닝함으로써 상기 제 1 보호층(140) 위로 각 화소영역(P)의 경계에 상기 노출된 게이트 전극(105)과 접촉하며 상기 데이터 배선(130)과 교차하는 게이트 배선(145)을 형성한다. Next, as shown in FIG. 4K, a second metal material such as aluminum (Al), an aluminum alloy (AlNd), copper (Cu), etc. is formed on the first passivation layer 140 having the gate contact hole 142, ), A copper alloy, molybdenum (Mo), and chromium (Cr) are deposited to form a second metal layer (not shown). Thereafter, the second metal layer (not shown) is patterned by a mask process to contact the exposed gate electrode 105 at the boundary of each pixel region P over the first passivation layer 140, And a gate wiring 145 which intersects with the gate wiring 130 is formed.

또한 동시에 상기 게이트 배선(145)의 일끝단이 위치한 게이트 패드부(GPA)에 있어 상기 게이트 배선(145)의 일끝단과 연결된 게이트 패드전극(147)을 형성한다. At the same time, a gate pad electrode 147 connected to one end of the gate wiring 145 is formed in the gate pad portion GPA where one end of the gate wiring 145 is located.

이때, 상기 게이트 배선(145)과 상기 게이트 패드전극(147)은 전술한 제 2 금속물질 중 하나의 금속물질만으로 이루어져 단일층 구조를 이루도록 할 수도 있으며, 또는 서로 다른 2개 이상의 상기 제 2 금속물질을 증착함으로서 이중층 또는 3중층 구조를 이루도록 할 수도 있다. 일례로 상기 게이트 배선(145)과 게이트 패드전극(147)이 이중층 구조를 이루도록 할 경우, 알루미늄 합금(AlNd)/몰리브덴(Mo)으로 이루어질 수 있으며, 3중층 구조를 이루도록 할 경우, 몰리브덴(Mo)/알루미늄 합금(AlNd)/몰리브덴(Mo)로 이루어질 수 있다. 도면에 있어서는 단일층 구조를 갖는 게이트 배선(145) 및 게이트 패드전극(147)을 도시하였다.At this time, the gate wiring 145 and the gate pad electrode 147 may be formed of only one metal material of the second metal material to form a single layer structure, or may be formed of two or more different second metal materials To form a double layer or a triple layer structure. For example, the gate wiring 145 and the gate pad electrode 147 may be formed of an aluminum alloy (AlNd) / molybdenum (Mo) when forming the double layer structure. When the gate wiring 145 and the gate pad electrode 147 are formed of a triple layer structure, / Aluminum alloy (AlNd) / molybdenum (Mo). In the drawing, a gate wiring 145 and a gate pad electrode 147 having a single layer structure are shown.

다음, 도 4l에 도시한 바와 같이, 상기 게이트 배선(145)과 게이트 패드전극(147) 위로 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 제 2 보호층(150)을 형성한다. 이후, 마스크 공정을 진행하여 상기 제 2 보호층(150)과 그 하부의 제 1 보호층(140)을 패터닝함으로써 상기 각 스위칭 영역(TrA)에는 상기 드레인 전극(136)을 노출시키는 드레인 콘택홀(152)을 형성하고, 상기 게이트 패드부(GPA)에 있어서는 상기 게이트 패드전극(147)을 노출시키는 게이트 패드 콘택홀(154)을 형성한다. 동시에 상기 데이터 패드부(DPA)에 있어서는 상기 데이터 패드전극(138)을 노출시키는 데이터 패드 콘택홀(156)을 형성한다. Next, as shown in Fig. 4l, the gate wiring 145 and the gate pad electrode 147 over the inorganic insulating material, for example silicon oxide on the front (SiO 2) or the second protection by depositing a silicon nitride (SiNx) Layer 150 is formed. Thereafter, the masking process is performed to pattern the second passivation layer 150 and the first passivation layer 140 under the second passivation layer 150 to form drain contact holes (not shown) for exposing the drain electrodes 136 in the respective switching areas TrA And a gate pad contact hole 154 exposing the gate pad electrode 147 is formed in the gate pad portion GPA. At the same time, a data pad contact hole 156 exposing the data pad electrode 138 is formed in the data pad unit DPA.

다음, 도 4m에 도시한 바와 같이, 상기 드레인 콘택홀(152)과 게이트 및 데이터 패드 콘택홀(154, 156)을 구비한 상기 제 2 보호층(150) 위로 전면에 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 증착 하여 투명 도전성 물질층(미도시)을 형성하고, 이를 마스크 공정을 진행하여 패터닝함으로써 상기 화소영역(P)에 상기 드레인 콘택홀(152)을 통해 상기 드레인 전극(136)과 접촉하는 화소전극(170)을 형성한다. Next, as shown in FIG. 4M, a transparent conductive material, for example, indium (In) is deposited on the entire surface of the second passivation layer 150 having the drain contact hole 152 and the gate and data pad contact holes 154 and 156, (Not shown) is formed by depositing a transparent conductive material layer (not shown) by depositing ITO or ITO to form a transparent conductive material layer The pixel electrode 170 is formed to be in contact with the drain electrode 136 through the through hole 152.

동시에, 상기 게이트 패드부(GPA)에 있어서는 상기 제 2 보호층(150) 위로 상기 게이트 패드 콘택홀(154)을 통해 상기 게이트 패드전극(147)과 접촉하는 게이트 보조 패드전극(172)을 형성하고, 상기 데이터 패드부(DPA)에 있어서도 상기 제 2 보호층(150) 위로 상기 데이터 패드 콘택홀(156)을 통해 상기 데이터 패드전극(138)과 접촉하는 데이터 보조 패드전극(174)을 형성함으로써 본 발명의 제 1 실시예에 따른 어레이 기판(101)을 완성한다. At the same time, in the gate pad portion GPA, a gate assistant pad electrode 172 is formed on the second passivation layer 150 to contact the gate pad electrode 147 through the gate pad contact hole 154 A data auxiliary pad electrode 174 contacting the data pad electrode 138 through the data pad contact hole 156 is formed on the second passivation layer 150 in the data pad unit DPA, Thereby completing the array substrate 101 according to the first embodiment of the present invention.

한편, 도면에 나타나지 않았지만, 상기 각 화소영역(P)에 구동 박막트랜지스터(미도시)가 구성되는 경우, 상기 스위칭 영역(TrA)에 형성되는 상기 박막트랜지스터(Tr)(스위칭 박막트랜지스터를 이룸)는 상기 화소전극(170)과 접촉하지 않고, 대신 상기 구동 박막트랜지스터(미도시)의 드레인 전극(미도시)이 상기 화소전극(170)과 상기 구동 박막트랜지스터(미도시)의 드레인 전극(미도시)을 노출시키며 형성된 드레인 콘택홀(미도시)을 통해 접촉하여 전기적으로 연결되도록 형성한다. 이때, 상기 스위칭 영역(TrA)에 형성된 박막트랜지스터(Tr)는 상기 드레인 콘택홀(152)이 형성되지 않고 상기 제 1 및 제 2 보호층(140, 150)에 의해 완전히 덮힌 형태가 된다. 이렇게 스위칭 영역(TrA)에 상기 게이트 및 데이터 배선(145, 130)과 연결된 박막트랜지스터(Tr)(스위칭 박막트랜지스터를 이룸)와 화소영역(P)에 구동 박막트랜지스터(미도시)가 형성되는 경우 이는 액정표시장치용 어레이 기판이 아닌 유기전계 발광 소자용 어레이 기판을 이루게 된다. Though not shown in the drawing, when a driving thin film transistor (not shown) is formed in each pixel region P, the thin film transistor Tr (formed of a switching thin film transistor) formed in the switching region TrA A drain electrode (not shown) of the driving thin film transistor (not shown) is connected to the pixel electrode 170 and a drain electrode (not shown) of the driving thin film transistor (not shown) And are electrically connected to each other through a drain contact hole (not shown) formed. At this time, the thin film transistor Tr formed in the switching region TrA is completely covered with the first and second protective layers 140 and 150 without forming the drain contact hole 152. [ When a thin film transistor Tr (forming a switching thin film transistor) connected to the gate and data lines 145 and 130 and a driving thin film transistor (not shown) are formed in the pixel region P in the switching region TrA, Thereby forming an array substrate for an organic electroluminescence element rather than an array substrate for a liquid crystal display.

<제 2 실시예>&Lt; Embodiment 2 >

도 5a 내지 도 5f는 본 발명의 제 2 실시예에 따른 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역과 게이트 패드부 및 데이터 패드부에 대한 제조 단계별 공정 단면도이다. 이때, 설명의 편의를 위해 각 화소영역(P) 내의 게이트 및 데이터 배선과 연결되는 박막트랜지스터(Tr)가 형성될 부분을 스위칭 영역(TrA)이라 정의하였으며, 제 1 실시예와 동일한 구성요소에 대해서는 100을 더하여 도면부호를 부여하였다. 5A to 5F are cross-sectional views illustrating a pixel region, a gate pad portion, and a data pad portion including a thin film transistor of an array substrate according to a second embodiment of the present invention. Here, for convenience of description, a portion where the thin film transistor Tr connected to the gate and data lines in each pixel region P is to be formed is defined as a switching region TrA. For the same components as in the first embodiment, 100 were added and designated by reference numerals.

이때, 본 발명의 제 2 실시예에 따른 어레이 기판의 제조 방법은 고상 결정화공정 진행 이후의 단계는 전술한 제 1 실시예와 동일하게 진행되므로 차별점이 있는 단계 위주로 설명한다.In the method of manufacturing an array substrate according to the second embodiment of the present invention, steps subsequent to the solid-phase crystallization process are performed in the same manner as in the first embodiment described above.

우선, 도 5a에 도시한 바와 같이, 투명한 절연기판(101) 예를들면 유리기판 상에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 1000Å 내지 3000Å 정도의 두께를 갖는 버퍼층(202)을 형성한다. First, as shown in FIG. 5A, by depositing an inorganic insulating material such as silicon oxide (SiO 2 ) or silicon nitride (SiNx) on a transparent insulating substrate 101, for example, a glass substrate, The buffer layer 202 is formed.

다음, 상기 버퍼층(202) 위로 불순물 비정질 실리콘을 증착함으로써 500Å 내지 1000Å 정도의 두께를 갖는 제 1 불순물 비정질 실리콘층(203)을 형성한다. 이후, 상기 제 1 불순물 비정질 실리콘층(203) 위로 무기절연물질 예를들면 산화실리콘(SiO2)을 증착하여 500Å 내지 4000Å 정도의 두께를 갖는 제 1 무기절연 층(208)을 형성하고, 연속하여 상기 제 1 무기절연층(208) 상부로 순수 비정질 실리콘을 증착함으로써 300Å 내지 1000Å 정도의 두께를 갖는 순수 비정질 실리콘층(211)을 형성한다. Next, impurity amorphous silicon is deposited on the buffer layer 202 to form a first impurity-doped amorphous silicon layer 203 having a thickness of about 500 Å to 1000 Å. Thereafter, an inorganic insulating material such as silicon oxide (SiO 2 ) is deposited on the first impurity-doped amorphous silicon layer 203 to form a first inorganic insulating layer 208 having a thickness of about 500 Å to 4000 Å, A pure amorphous silicon layer 211 having a thickness of about 300 Å to 1000 Å is formed by depositing pure amorphous silicon on the first inorganic insulating layer 208.

본 발명의 제 2 실시예의 경우, 상기 순수 비정질 실리콘층(211)을 통해 최종적으로 구현되는 폴리실리콘의 액티브층(도 5f의 215)은 건식식각에 노출되지 않으므로 상기 건식식각에 의해 그 두께가 얇아지게 되는 등의 문제는 발생하지 않는다. 따라서 상기 순수 비정질 실리콘층(211)은 액티브층으로서의 역할을 할 수 있는 두께인 300Å 내지 1000Å로 형성해도 무방하며, 이 경우 재료비 저감 및 단위 공정 시간 단축의 효과를 갖는다.In the case of the second embodiment of the present invention, the active layer of polysilicon (215 in FIG. 5F) finally realized through the pure amorphous silicon layer 211 is not exposed to dry etching, so that the thickness thereof is thin There is no problem such as being lost. Therefore, the pure amorphous silicon layer 211 may be formed to have a thickness of 300 to 1000 angstroms which can serve as an active layer. In this case, the material amorphous silicon layer 211 has the effect of reducing the material cost and shortening the unit processing time.

한편, 전술한 바와 같이 기판(201)상에 순차적으로 형성된 버퍼층(202)과, 불순물 비정질 실리콘층(203)과, 제 1 무기절연층(208)과, 순수 비정질 실리콘층(211)으로 이루어진 4중층의 물질층은 모두 반도체 물질 또는 무기절연물질이 되고 있음을 알 수 있으며, 이들 물질은 모두 화학기상증착(Chemical Vapor Deposition : CVD) 장비(미도시)를 통해 모두 동일한 하나의 진공챔버(295) 내에서 반응가스만을 바꿔줌으로써 대기 중에 노출없이 연속적으로 형성되는 것이 특징이다. On the other hand, as described above, the buffer layer 202, the impurity amorphous silicon layer 203, the first inorganic insulating layer 208, and the pure amorphous silicon layer 211, which are sequentially formed on the substrate 201, It can be seen that the middle layer of material is all a semiconductor material or an inorganic insulating material, all of which are all connected to the same single vacuum chamber 295 through chemical vapor deposition (CVD) equipment (not shown) And is continuously formed without exposure to the atmosphere by changing only the reaction gas in the atmosphere.

다음, 도 5b에 도시한 바와 같이, 상기 순수 비정질 실리콘층(도 5a의 211)의 이동도 특성 등을 향상시키기 위해 고상 결정화(SPC) 공정을 진행함으로써 상기 순수 비정질 실리콘층(도 5a의 211)이 결정화되어 순수 폴리실리콘층(212)을 이루도록 한다. Next, as shown in FIG. 5B, the pure amorphous silicon layer 211 (FIG. 5A) is formed by performing a solid phase crystallization (SPC) process to improve the mobility characteristics of the pure amorphous silicon layer 211 (FIG. 5A) Is crystallized to form a pure polysilicon layer (212).

이때, 본 발명의 제 2 실시예에 있어서 가장 특징적인 것으로서, 상기 고상 결정화(SPC) 공정은 일례로 600℃ 내지 800℃의 온도 및 산소(O2) 가스 분위기에서 열처리를 통한 써말 결정화(Thermal Crystallization) 공정이거나, 또는 교번자장 결정화 장치를 이용한 600℃ 내지 700℃의 온도 및 산소(O2) 가스 분위기에서의 교번자장 결정화(Alternating Magnetic Field Crystallization) 공정인 것이 바람직하다. At this time, as the most characteristic in the second embodiment of the present invention, the solid phase crystallization (SPC) process, temperature, and oxygen of 600 ℃ to 800 ℃ for example (O 2) Thermal through a heat treatment in a gas atmosphere crystallization (Thermal Crystallization ) Process or an alternating magnetic field crystallization process in an atmosphere of oxygen (O 2 ) gas at a temperature of 600 ° C. to 700 ° C. using an alternating magnetic field crystallization apparatus.

이렇게 산소(O2) 가스 분위기에서 써말 결정화 또는 교번자장 결정화 공정을 진행하게 되면, 상기 순수 비정질 실리콘층(도 5a의 211)이 결정화되어 순수 폴리실리콘층(212)으로 변화되는 동시에 그 표면에는 상기 산소(O2) 가스와 반응하여 50Å 내지 100Å 정도의 두께를 갖는 열산화막(291)이 형성된다. 이 경우, 상기 열산화막(291)은 일반 대기에 존재하는 오염원이 포함되지 않은 순수한 산소(O2)가스와 반응하여 형성된 것이므로 매우 우수한 막질을 갖는 것이 특징이다.When the thermal crystallization or the alternating magnetic field crystallization process is performed in the oxygen (O 2 ) gas atmosphere, the pure amorphous silicon layer (211 in FIG. 5A) is crystallized and converted into the pure polysilicon layer 212, And a thermal oxide film 291 having a thickness of about 50 Å to 100 Å is formed by reacting with oxygen (O 2 ) gas. In this case, the thermal oxide film 291 is formed by reacting with a pure oxygen (O 2 ) gas which does not contain a contaminant present in the general atmosphere, and thus has a very good film quality.

일반적으로 행해지는 써말 결정화는 통상 일반적인 대기 분위기를 갖는 챔버 또는 퍼나스 내에서 600℃ 내지 800℃ 온도로 가열함으로써 진행된다. 이 경우, 일반 대기 속에 포함된 산소와 반응하여 형성되는 열산화막은 오염물질이 포함되어 있으며, 대기 중에 포함된 산소는 그 밀도가 상대적으로 희박함으로 상기 순수 폴리실리콘층 표면에 형성되는 열산화막의 두께는 10Å 이하가 되고 있으므로, 상기 순수 폴리실리콘층(212)의 보호를 위한 역할을 하기에는 너무 얇아 그 역할 수행을 하지 못하게 된다. Generally, the thermal crystallization is carried out by heating to a temperature of 600 ° C to 800 ° C in a chamber or furnace having a typical atmospheric atmosphere. In this case, the thermal oxide film formed by reacting with the oxygen contained in the general atmosphere includes contaminants, and oxygen contained in the air has a relatively low density, so that the thickness of the thermally oxidized film formed on the surface of the pure polysilicon layer Is less than 10 angstroms. Therefore, it is too thin to perform the role of protecting the pure polysilicon layer 212, so that it can not perform its role.

또한, 교번자장 결정화(Alternating Magnetic Field Crystallization)는 통상 불활성 기체인 질소(N2) 가스 분위기에서 진행되거나 또는 상기 써말 결정화와 같이 일방 대기 분위기에서 진행되므로 질소(N2) 가스 분위기에서 진행할 경우 상기 순수 폴리실리콘층(212) 상부에는 열산화막이 거의 생성되지 않으며, 일반 대기 분위기에서 진행할 경우 오염물질을 포함하거나 또는 열산화막의 두께가 10Å 이하가 되어 상기 순수 폴리실리콘층의 보호의 역할 수행을 하지 못하게 된다.Alternating magnetic field crystallization usually proceeds in an atmosphere of nitrogen (N 2 ) gas, which is an inert gas, or in an atmosphere of one atmosphere, such as the thermal crystallization. Therefore, when proceeding in a nitrogen (N 2 ) gas atmosphere, A thermal oxide film is hardly formed on the upper part of the polysilicon layer 212 and the contaminant is contained or the thickness of the thermal oxide film is less than 10 angstroms when the device is operated in an ordinary atmospheric environment so that the pure polysilicon layer can not be protected do.

하지만, 본 발명의 제 2 실시예의 경우, 써말 결정화 또는 교번자장 결정화 공정 진행은 산소(O2) 가스 분위기가 조성된 챔버(297)내에서 진행되는 것이 특징이다. 따라서 이 경우 상기 산소(O2) 가스는 상기 챔버(297)내에서 일정한 밀도를 갖도록 지속적으로 공급됨으로써 고온 분위기에서 상기 순수 폴리실리콘층(212)의 표면에 50Å 내지 100Å정도의 두께를 가져 순수 폴리실리콘층(212)의 보호의 역할 수행을 원만히 진행할 수 있는 열산화막(291)이 형성되게 되며, 이 경우 상기 열산화막(291)에는 오염물질이 포함되지 않으므로 순수 폴리실리콘층(212)의 표면을 오염시키는 등의 문제는 발생하지 않는 것이 특징이다.However, in the case of the second embodiment of the present invention, the progress of the thermal crystallization or alternating magnetic field crystallization process proceeds in a chamber 297 in which an oxygen (O 2 ) gas atmosphere is formed. In this case, the oxygen (O 2 ) gas is continuously supplied in the chamber 297 to have a constant density, so that the surface of the pure polysilicon layer 212 in the high temperature atmosphere has a thickness of about 50 Å to 100 Å, The thermally oxidized film 291 is formed in such a manner that the silicon oxide layer 291 can smoothly perform the function of protecting the silicon layer 212. In this case, since contaminants are not contained in the thermally oxidized film 291, There is no problem such as contamination.

한편, 이러한 순수 산소(O2) 가스 분위기에서의 고상 결정화(SPC) 공정 진행에 의해 상기 순수 비정질 실리콘층(도 5a 211) 뿐만 아니라 상기 제 1 불순물 비정질 실리콘층(도 5a의 203) 또한 결정화되어 불순물 폴리실리콘층(204)을 이루게 된다. Meanwhile, not only the pure amorphous silicon layer (FIG. 5A 211) but also the first impurity amorphous silicon layer (203 in FIG. 5A) is crystallized by progressing the solid phase crystallization (SPC) process in the atmosphere of pure oxygen (O 2 ) Impurity polysilicon layer 204 is formed.

다음, 상기 50Å 내지 100Å 정도의 두께를 갖는 순수 열산화막(212)이 형성된 기판(201)에 대해 제 1 실시예의 도 4c 내지 도 4g를 통해 동일한 공정을 진행함으로서 도 5c에 도시한 바와 같이, 상기 기판(201)상의 스위칭 영역(TrA)에 상기 버퍼층(202) 위로 아일랜드 형태로서 불순물 폴리실리콘의 게이트 전극(205)과 이와 동일한 평면적을 가지며 완전 중첩하는 게이트 절연막(209)과, 상기 게이트 절연막(209)의 가장자리를 노출시키는 순수 폴리실리콘의 액티브층(215)과, 상기 액티브층(215)과 동일한 평면적을 가지며 완전 중첩하는 형태의 열산화막 패턴(292)을 형성한다.4C to 4G of the first embodiment, the substrate 201 on which the pure thermally-oxidized film 212 having a thickness of about 50 ANGSTROM to about 100 ANGSTROM is formed is subjected to the same process as shown in FIG. 5C, A gate insulating film 209 completely overlapping with the gate electrode 205 of the impurity polysilicon as an island shape and the same plane as the gate electrode 205 is formed on the buffer layer 202 in the switching region TrA on the substrate 201, An active layer 215 of pure polysilicon exposing the edge of the active layer 215 and a thermally oxidized film pattern 292 having the same planarity as the active layer 215 and completely overlapping are formed.

이러한 과정에서 상기 순수 폴리실리콘의 액티브층(215)은 50Å 내지 100Å 정도의 두께를 갖는 상기 열산화막 패턴(292)에 의해 덮혀진 상태가 되므로 공기중에 노출되지 않아 오염 등으로부터 보호되게 된다. In this process, the active layer 215 of the pure polysilicon is covered with the thermally oxidized film pattern 292 having a thickness of about 50 Å to 100 Å, so that the active layer 215 is not exposed to air and thus protected from contamination.

다음, 도 5d에 도시한 바와 같이, 상기 열산화막 패턴(292) 위로 무기절연물질 예를들면, 산화실리콘(SiO2) 또는 질화실리콘(SiNx) 중 하나를 증착하여 단일층 구조의 제 3 무기절연층(미도시)을 형성하거나 또는 상기 2개의 물질을 연속하여 증착함으로써 이중층 구조의 제 3 무기절연층(미도시)을 형성한다. 이때, 상기 제 3 무기절연층(미도시)은 서로 동일한 평면적을 가지며 완전 중첩하며 형성된 상기 게이트 전극(205) 및 게이트 절연막(209) 각각의 두께를 합한 두께보다는 더 큰 두께를 갖도록 형성한다. 이렇게 형성하는 이유에 대해서는 제 1 실시예에서 이미 언 급하였으므로 생략한다. Then isolated, and the third arms of the single-layer structure by depositing one of said thermal oxide film pattern 292 over the inorganic insulating material, for example, silicon oxide (SiO 2) or silicon nitride (SiNx), as shown in Figure 5d A third inorganic insulating layer (not shown) of a bilayer structure is formed by forming a layer (not shown) or continuously depositing the two materials. At this time, the third inorganic insulating layer (not shown) is formed so as to have a thickness larger than the sum of the thicknesses of the gate electrode 205 and the gate insulating film 209 which are formed in the same plane and completely overlap each other. The reason for this formation is omitted in the first embodiment because it is already mentioned.

이후, 상기 기판(201) 전면에 형성된 상기 제 3 무기절연층(미도시)을 포토레지스트의 도포, 노광 마스크를 이용한 노광, 노광된 포토레지스트의 현상, 식각 및 스트립(strip) 등 일련의 단위공정을 포함하는 마스크 공정을 진행하여 패터닝함으로서 상기 순수 폴리실리콘의 액티브층(215)의 중앙부를 기준으로 이의 양측으로 상기 열산화막 패턴(292)을 노출시키는 2개의 홀(hl)을 구비한 층간절연막(222)을 형성한다. Thereafter, the third inorganic insulating layer (not shown) formed on the entire surface of the substrate 201 is subjected to a series of unit processes such as coating of photoresist, exposure using an exposure mask, development of exposed photoresist, etching, and strip And an interlayer insulating film (not shown) having two holes hl for exposing the thermally-oxidized film pattern 292 on both sides of the central portion of the active layer 215 of the pure polysilicon 222 are formed.

다음, 도 5e에 도시한 바와 같이, 상기 2개의 홀(도 5d의 hl)에 대응하여 노출된 상기 열산화막 패턴(292)을 건식식각을 진행하여 제거함으로써 최종적으로 각 스위칭 영역(TrA) 내에 상기 순수 폴리실리콘의 액티브층(215)을 노출시키는 2개의 액티브 콘택홀(223)을 형성한다. Next, as shown in FIG. 5E, the thermal oxidation film pattern 292 exposed in correspondence with the two holes (h1 in FIG. 5D) is removed by dry etching, Two active contact holes 223 are formed to expose the active layer 215 of pure polysilicon.

이때, 상기 층간절연막(222)과 그 하부에 남아있는 상기 열산화막 패턴(292)은 상기 순수 폴리실리콘의 액티브층(215)의 중앙부에 대응해서는 상기 순수 폴리실리콘의 액티브층(215)을 덮어고 있으므로 에치스토퍼로서의 역할을 하며, 그 외의 영역에 대응해서는 절연층의 역할을 하는 것이 특징이다. At this time, the interlayer insulating layer 222 and the thermal oxide film pattern 292 remaining on the interlayer insulating layer 222 cover the active layer 215 of the pure polysilicon corresponding to the central portion of the active layer 215 of the pure polysilicon. Therefore, it functions as an etch stopper, and serves as an insulating layer corresponding to other areas.

이때, 상기 층간절연막(222) 내에 상기 열산화막 패턴(292)을 노출시키는 홀(도 5d의 hl)을 형성하는 것과, 상기 홀(도 5d의 hl) 내부에 노출된 상기 열산화막 패턴(292)을 제거하여 상기 액티브층(215)을 노출시키는 액티브 콘택홀(223)을 형성하는 단계는 도면에 있어서는 분리되어 진행된 것처럼 도시되고 있지만, 실질적으로는 연속적으로 진행된다. 즉, 상기 층간절연막(222) 또한 무기절연물질로 이 루어지고 있으므로, 상기 층간절연막(222)의 패터닝 또한 건식식각을 통해 이루어진다. 따라서, 건식식각 진행을 위한 챔버(미도시) 내에서 별도의 이동없이 연속적으로 상기 홀(도 5d의 hl)과 액티브 콘택홀(223)이 형성되게 된다. 이때, 층간절연막(222)과 상기 열산화막 패턴(292)을 이루는 물질이 다른 경우 상기 챔버(미도시)내의 반응가스 만을 바뀌어 주면 되며, 이러한 이유로 상기 홀(도 5d의 hl) 형성 및 액티브 콘택홀(223)의 형성은 연속적으로 건식식각을 통해 진행될 수 있다. 5D) in which the thermal oxide film pattern 292 is exposed and the thermal oxide film pattern 292 exposed in the hole (hl in FIG. 5D) are formed in the interlayer insulating film 222, The step of forming the active contact hole 223 for exposing the active layer 215 is shown as proceeding separately in the figure, but it proceeds substantially continuously. That is, since the interlayer insulating film 222 is also made of an inorganic insulating material, patterning of the interlayer insulating film 222 is also performed by dry etching. Therefore, the holes (h1 in FIG. 5D) and the active contact holes 223 are continuously formed in the chamber (not shown) for the dry etch process without any movement. In this case, when the material forming the thermal oxidation film pattern 292 is different from that of the interlayer insulating film 222, only the reaction gas in the chamber (not shown) may be changed. For this reason, The formation of the second interlayer insulating film 223 can be continuously performed by dry etching.

다음, 도 4i 내지 4m에 언급한 제 1 실시예에 따른 공정 진행과 동일하게 진행함으로써 도 5f에 도시한 바와 같이, 상기 스위칭 영역(TrA)에 상기 층간절연막(222) 위로 상기 액티브 콘택홀(223)을 통해 각각 상기 액티브층(215)과 접촉하는 서로 이격하는 순수 비정질 실리콘의 배리어 패턴(225)과 불순물 비정질 실리콘의 오믹콘택층(227)과 소스 및 드레인 전극(233, 236)을 형성한다. 이때, 상기 스위칭 영역(TrA)에 순차 적층된 상기 불순물 폴리실리콘의 게이트 전극(205)과, 게이트 절연막(209)과, 순수 폴리실리콘의 액티브층(215)과, 무기절연패턴(218)과, 층간절연막(222)과, 순수 비정질 실리콘의 배리어패턴(225)과, 불순물 비정질 실리콘의 오믹콘택층(227)과, 소스 및 드레인 전극(233, 236)은 박막트랜지스터(Tr)를 이룬다. 5F, the active contact holes 223 are formed on the interlayer insulating film 222 in the switching region TrA by proceeding in the same manner as the process according to the first embodiment described with reference to FIGS. 4I to 4M, A barrier pattern 225 of pure amorphous silicon separated from each other and an ohmic contact layer 227 and source and drain electrodes 233 and 236 of the impurity amorphous silicon are formed. At this time, the gate electrode 205 of the impurity polysilicon, the gate insulating film 209, the active layer 215 of pure polysilicon, the inorganic insulating pattern 218, and the gate electrode 205, which are sequentially stacked in the switching region TrA, The interlayer insulating film 222, the barrier pattern 225 of pure amorphous silicon, the ohmic contact layer 227 of the impurity amorphous silicon and the source and drain electrodes 233 and 236 constitute the thin film transistor Tr.

또한, 상기 층간절연막(222) 위로 각 화소영역(P)의 경계에 데이터 배선(230)을 형성하고, 상기 데이터 배선(230)의 일끝단이 위치한 데이터 패드부(DPA)에 상기 데이터 배선(230)의 일끝단과 연결된 데이터 패드전극(238)을 형성한다. A data line 230 is formed on the boundary of each pixel region P on the interlayer insulating layer 222 and the data line 230 is connected to a data pad portion DPA where one end of the data line 230 is located. A data pad electrode 238 is formed.

또한, 상기 데이터 배선(230) 및 데이터 패드전극(238)과 소스 및 드레인 전극(233, 236)과 오믹콘택층(227) 및 배리어패턴(225)이 형성된 기판(201)에 대해 상기 소스 및 드레인 전극(233, 236)과 데이터 배선(230) 및 데이터 패드전극(238) 위로 무기절연물질 예를들어 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 제 1 보호층(240)을 형성하고, 마스크 공정을 진행하여 상기 제 1 보호층(240)과 상기 층간절연막(222)과 게이트 절연막(209)을 패터닝함으로써 상기 순수 폴리실리콘의 액티브층(215) 외측으로 상기 게이트 전극(205)을 노출시키는 게이트 콘택홀(242)을 형성한다.The source and drain electrodes 233 and 236 and the substrate 201 having the ohmic contact layer 227 and the barrier pattern 225 are formed on the data line 230 and the data pad electrode 238 and the source and drain electrodes 233 and 236, The first passivation layer 240 is formed by depositing an inorganic insulating material such as silicon oxide (SiO 2 ) or silicon nitride (SiN x) over the electrodes 233 and 236, the data line 230 and the data pad electrode 238 The gate electrode 205 is formed outside the active layer 215 of the pure polysilicon by patterning the first passivation layer 240, the interlayer insulating film 222 and the gate insulating film 209 by a mask process. Thereby forming a gate contact hole 242 to expose.

또한, 상기 게이트 콘택홀(242)이 구비된 상기 제 1 보호층(240) 위로 각 화소영역(P)의 경계에 상기 노출된 게이트 전극(205)과 접촉하며 상기 데이터 배선(230)과 교차하는 게이트 배선(245)을 형성한다. The gate electrode 205 is formed on the gate electrode 205 and the gate electrode 205. The gate electrode 205 is formed on the first passivation layer 240 having the gate contact hole 242, A gate wiring 245 is formed.

또한, 동시에 상기 게이트 배선(245)의 일끝단이 위치한 게이트 패드부(GPA)에 있어 상기 게이트 배선(245)의 일끝단과 연결된 게이트 패드전극(247)을 형성한다. At the same time, a gate pad electrode 247 connected to one end of the gate wiring 245 is formed in the gate pad portion GPA where one end of the gate wiring 245 is located.

다음, 상기 게이트 배선(245)과 게이트 패드전극(247) 위로 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 제 2 보호층(250)을 형성한다. 이후, 마스크 공정을 진행하여 상기 제 2 보호층(250)과 그 하부의 제 1 보호층(240)을 패터닝함으로써 상기 각 스위칭 영역(TrA)에는 상기 드레인 전극(236)을 노출시키는 드레인 콘택홀(252)을 형성하고, 상기 게이트 패드 부(GPA)에 있어서는 상기 게이트 패드전극(247)을 노출시키는 게이트 패드 콘택홀(254)을 형성한다. 동시에 상기 데이터 패드부(DPA)에 있어서는 상기 데이터 패드전극(238)을 노출시키는 데이터 패드 콘택홀(256)을 형성한다. Next, an inorganic insulating material such as silicon oxide (SiO 2 ) or silicon nitride (SiNx) is deposited over the gate wiring 245 and the gate pad electrode 247 to form the second passivation layer 250. Then, a mask process is performed to pattern the second passivation layer 250 and the first passivation layer 240 under the drain electrode 236 to expose the drain electrode 236 in each switching region TrA And a gate pad contact hole 254 exposing the gate pad electrode 247 is formed in the gate pad portion GPA. At the same time, a data pad contact hole 256 exposing the data pad electrode 238 is formed in the data pad unit DPA.

다음, 상기 드레인 콘택홀(252)과 게이트 및 데이터 패드 콘택홀(254, 256)을 구비한 상기 제 2 보호층(250) 위로 전면에 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 증착하여 투명 도전성 물질층(미도시)을 형성하고, 이를 마스크 공정을 진행하여 패터닝함으로써 상기 화소영역(P)에 상기 드레인 콘택홀(252)을 통해 상기 드레인 전극(236)과 접촉하는 화소전극(270)을 형성한다. Then, a transparent conductive material such as indium-tin-oxide (ITO) or the like is deposited on the entire surface of the second passivation layer 250 having the drain contact hole 252 and the gate and data pad contact holes 254 and 256, (Not shown) is formed by depositing indium-zinc-oxide (IZO) on the pixel region P and then patterned by performing a masking process. Thus, The pixel electrode 270 is formed in contact with the pixel electrode 236.

동시에, 상기 게이트 패드부(GPA)에 있어서는 상기 제 2 보호층(250) 위로 상기 게이트 패드 콘택홀(254)을 통해 상기 게이트 패드전극(247)과 접촉하는 게이트 보조 패드전극(272)을 형성하고, 상기 데이터 패드부(DPA)에 있어서도 상기 제 2 보호층(250) 위로 상기 데이터 패드 콘택홀(256)을 통해 상기 데이터 패드전극(238)과 접촉하는 데이터 보조 패드전극(274)을 형성함으로써 본 발명의 제 2 실시예에 따른 어레이 기판(201)을 완성한다. At the same time, in the gate pad portion GPA, a gate auxiliary pad electrode 272 is formed on the second passivation layer 250 to contact the gate pad electrode 247 through the gate pad contact hole 254 A data auxiliary pad electrode 274 contacting the data pad electrode 238 is formed on the second passivation layer 250 through the data pad contact hole 256 in the data pad unit DPA, Thereby completing the array substrate 201 according to the second embodiment of the present invention.

이러한 단계에 의해 제조되는 제 2 실시예에 따른 어레이 기판(201)은 고상 결정화(SPC) 공정을 산소(O2) 가스 분위기에서 진행하도록 하여 순수 폴리실리콘층(도 5b의 212) 상부에 의도적으로 절연층으로서의 역할을 할 수 있을 정도의 두께를 갖는 열산화막(도 5b의 291)을 형성함으로써 제 1 실시예 대비 별도의 추가적인 제 2 무기절연층 형성을 삭제하여 제조 공정을 더욱 단순화하는 효과를 갖는 것이 특징이다. The array substrate 201 according to the second embodiment manufactured by this step is formed by performing a solid phase crystallization (SPC) process in an oxygen (O 2 ) gas atmosphere to intentionally deposit on a pure polysilicon layer By forming a thermally oxidized film (291 in FIG. 5B) having a thickness enough to serve as an insulating layer, an additional additional second inorganic insulating layer formation as compared with the first embodiment is eliminated to further simplify the manufacturing process .

도 1은 액정표시장치 또는 유기전계 발광소자를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 단면을 도시한 도면.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a cross-sectional view of a conventional array substrate constituting a liquid crystal display device or an organic electroluminescent device, in which one pixel region is cut including a thin film transistor. Fig.

도 2a 내지 도 2e는 종래의 어레이 기판의 제조 단계 중 반도체층과 소스 및 드레인 전극을 형성하는 단계를 도시한 공정 단면도.FIGS. 2A to 2E are process cross-sectional views showing steps of forming a semiconductor layer and source and drain electrodes in a manufacturing step of a conventional array substrate; FIGS.

도 3은 종래의 폴리실리콘을 반도체층으로 하는 박막트랜지스터를 구비한 어레이 기판에 있어 상기 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도.3 is a cross-sectional view of a pixel region including the thin film transistor in an array substrate having a thin film transistor having a conventional polysilicon semiconductor layer.

도 4a 내지 도 4m은 본 발명의 제 1 실시예에 따른 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역과 게이트 패드부 및 데이터 패드부에 대한 제조 단계별 공정 단면도.FIGS. 4A to 4M are cross-sectional views illustrating a pixel region including a thin film transistor of an array substrate according to a first embodiment of the present invention, a gate pad portion, and a data pad portion according to manufacturing steps.

도 5a 내지 도 5f는 본 발명의 제 2 실시예에 따른 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역과 게이트 패드부 및 데이터 패드부에 대한 제조 단계별 공정 단면도.5A to 5F are cross-sectional views illustrating a pixel region including a thin film transistor of an array substrate according to a second embodiment of the present invention, a gate pad portion, and a data pad portion according to manufacturing steps.

< 도면의 주요 부분에 대한 부호의 설명 >Description of the Related Art

101 : 기판 102 : 버퍼층101: substrate 102: buffer layer

104 : 불순물 폴리실리콘층 108 : 제 1 무기절연층104: impurity polysilicon layer 108: first inorganic insulating layer

112 : 순수 폴리실리콘층 116 : 제 2 무기절연층 112: pure polysilicon layer 116: second inorganic insulating layer

DPA : 데이터 패드부 GPA : 게이트 패드부DPA: Data pad part GPA: Gate pad part

P : 화소영역 Tr : 박막트랜지스터 P: pixel region Tr: thin film transistor

TrA : 스위칭 영역 TrA: switching area

Claims (16)

화소영역과 스위칭 영역이 정의된 기판 상에 무기절연물질로 이루어진 버퍼층과, 불순물 비정질 실리콘층과, 제 1 무기절연층과, 순수 비정질 실리콘층과, 제 2 무기절연층을 순차 적층시키는 단계와;Depositing a buffer layer made of an inorganic insulating material, a doped amorphous silicon layer, a first inorganic insulating layer, a pure amorphous silicon layer, and a second inorganic insulating layer in this order on a substrate on which a pixel region and a switching region are defined; 고상 결정화(SPC) 공정을 진행하여 상기 순수 비정질 실리콘층과 불순물 비정질 실리콘층 각각을 순수 폴리실리콘층과 제 1 불순물 폴리실리콘층으로 결정화시키는 단계와;Crystallizing the pure amorphous silicon layer and the impurity amorphous silicon layer into a pure polysilicon layer and a first impurity polysilicon layer by performing a solid phase crystallization (SPC) process; 상기 버퍼층 위로 상기 스위칭 영역에 아일랜드 형태로서 동일한 평면적을 가지며 순차 적층된 불순물 폴리실리콘의 게이트 전극과 게이트 절연막을 형성하고, 상기 게이트 절연막 위로 상기 게이트 절연막의 가장자리를 노출시키며 아일랜드 형태로서 동일한 평면적을 가지며 순차 적층된 순수 폴리실리콘의 액티브층과 무기절연패턴을 형성하는 단계와;Forming an impurity polysilicon gate electrode and a gate insulating film sequentially stacked on the buffer layer in the island shape and having the same planarity, exposing the edge of the gate insulating film over the gate insulating film, Forming an active layer of stacked pure polysilicon and an inorganic insulating pattern; 상기 무기절연패턴 위로 전면에 무기절연물질을 증착하여 층간절연막을 형성하고, 상기 층간절연막과 그 하부의 상기 무기절연패턴을 패터닝함으로써 상기 액티브층 중앙부를 기준으로 그 양측을 노출시키며 이격하는 액티브 콘택홀을 형성하는 단계와; Forming an insulating interlayer on the entire surface of the inorganic insulating pattern by depositing an inorganic insulating material on the entire surface of the inorganic insulating pattern; patterning the inorganic insulating pattern on the interlayer insulating layer to expose both sides of the active insulating layer, ; &Lt; / RTI &gt; 상기 층간절연막 위로 상기 액티브 콘택홀을 통해 각각 상기 액티브층과 접촉하며 서로 이격하는 순수 비정질 실리콘의 배리어패턴과, 상기 각각의 배리어패턴 상부에 불순물 비정질 실리콘의 오믹콘택층과, 상기 오믹콘택층 위로 서로 이격 하는 소스 및 드레인 전극을 형성하고, 동시에 상기 층간절연막 위로 상기 화소영역의 경계에 상기 소스 전극과 연결되는 데이터 배선을 형성하는 단계와; A barrier pattern of pure amorphous silicon in contact with the active layer through the active contact holes and spaced apart from each other through the active interlayer insulating film; an ohmic contact layer of impurity amorphous silicon on the respective barrier patterns; Forming source and drain electrodes spaced apart from each other and simultaneously forming a data line connected to the source electrode on the boundary of the pixel region on the interlayer insulating film; 상기 데이터 배선과 상기 소스 및 드레인 전극 위로 전면에 제 1 보호층을 형성하고, 상기 제 1 보호층과 상기 층간절연막과 상기 게이트 절연막을 패터닝하여 상기 액티브층 외측으로 상기 게이트 전극을 노출시키는 게이트 콘택홀을 형성하는 단계와;A gate contact hole for exposing the gate electrode to the outside of the active layer by patterning the first passivation layer, the interlayer insulating film, and the gate insulating film; forming a first passivation layer over the data line and the source and drain electrodes; ; &Lt; / RTI &gt; 상기 제 1 보호층 위로 상기 화소영역의 경계에 금속물질로서 상기 게이트 콘택홀을 통해 상기 게이트 전극과 접촉하며 상기 데이터 배선과 교차하는 게이트 배선을 형성하는 단계와;Forming a gate interconnection that contacts the gate electrode through the gate contact hole as a metal material at the boundary of the pixel region on the first protective layer and crosses the data interconnection; 상기 게이트 배선 위로 상기 기판 전면에 제 2 보호층을 형성하고, 상기 제 2 보호층과 그 하부의 제 1 보호층을 패터닝함으로써 상기 드레인 전극을 노출시키는 드레인 콘택홀을 형성하는 단계와; Forming a second passivation layer on the entire surface of the substrate over the gate wiring, forming a drain contact hole exposing the drain electrode by patterning the second passivation layer and a first passivation layer under the gate electrode; 상기 제 2 보호층 위로 상기 화소영역에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계Forming a pixel electrode in the pixel region on the second passivation layer in contact with the drain electrode through the drain contact hole; 를 포함하며, 상기 제 2 무기절연층이 형성된 상태에서 고상결정화공정을 진행함으로써 상기 순수 폴리실리콘층과 상기 제 2 무기절연층과의 계면에서 열산화막이 형성되는 것을 방지하는 것이 특징인 어레이 기판의 제조 방법.Wherein a solid-phase crystallization process is performed in a state where the second inorganic insulating layer is formed, thereby preventing a thermal oxidation film from being formed at an interface between the pure polysilicon layer and the second inorganic insulating layer Gt; 제 1 항에 있어서, The method according to claim 1, 상기 버퍼층 위로 상기 스위칭 영역에 아일랜드 형태로서 동일한 평면적을 가지며 순차 적층된 불순물 폴리실리콘의 게이트 전극과, 게이트 절연막을 형성하고, 상기 게이트 절연막 위로 상기 게이트 절연막의 가장자리를 노출시키며 아일랜드 형태로서 동일한 평면적을 가지며 순차 적층된 순수 폴리실리콘의 액티브층과 무기절연패턴을 형성하는 단계는,A gate electrode of an impurity polysilicon layer which is sequentially stacked on the buffer layer and has the same planarity as an island shape and a gate insulating film are formed on the gate insulating film and an edge of the gate insulating film is exposed on the gate insulating film, The step of forming an inorganic insulating pattern with an active layer of successively stacked pure polysilicon, 상기 제 2 무기절연층 위로 상기 스위칭 영역에 상기 액티브층이 형성되는 부분에 대응해서는 제 1 두께를 갖는 제 1 포토레지스트 패턴을 형성하고, 상기 액티브층 외측으로 노출되는 상기 게이트 전극의 가장자리에 대응해서는 상기 제 1 두께보다 얇은 제 2 두께를 가지며 서로 그 폭을 달리하는 제 2 및 제 3 포토레지스트 패턴을 형성하는 단계와;A first photoresist pattern having a first thickness corresponding to a portion where the active layer is formed in the switching region is formed on the second inorganic insulating layer, and a second photoresist pattern corresponding to the edge of the gate electrode exposed to the outside of the active layer Forming second and third photoresist patterns having a second thickness that is less than the first thickness and different widths from each other; 상기 제 1 내지 제 3 포토레지스트 패턴 외측으로 노출된 상기 제 2 무기절연층과 그 하부의 상기 순수 폴리실리콘층과 제 1 무기절연층과 불순물 폴리실리콘층을 순차적으로 제거하여 상기 스위칭 영역에 아일랜드 형태로서 동일한 평면적을 가지며 순차 적층된 상기 불순물 폴리실리콘의 게이트 전극과, 게이트 절연막과, 순수 폴리실리콘 패턴 및 무기절연물질패턴을 형성하는 단계와;The second inorganic insulating layer exposed to the outside of the first to third photoresist patterns and the pure polysilicon layer, the first inorganic insulating layer, and the impurity polysilicon layer below the first inorganic insulating layer are sequentially removed, Forming a gate electrode of the impurity polysilicon, a gate insulating film, a pure polysilicon pattern, and an inorganic insulating material pattern having the same planarity and sequentially stacked; 애싱(ashing)을 진행하여 상기 제 2 및 제 3 포토레지스트 패턴을 제거함으로써 상기 제 1 포토레지스트 패턴 외측으로 상기 무기절연물질패턴의 가장자리를 노출시키는 단계와;Exposing an edge of the inorganic insulating material pattern to the outside of the first photoresist pattern by ashing and removing the second and third photoresist patterns; 상기 제 1 포토레지스트 패턴 외측으로 노출된 상기 무기절연물질패턴과 그 하부의 순수 폴리실리콘 패턴을 제거함으로써 상기 게이트 절연막 상에 상기 게이 트 절연막의 가장자리를 노출시키며 아일랜드 형태로서 동일한 평면적을 가지며 순차 적층된 상기 순수 폴리실리콘의 액티브층 및 무기절연패턴을 형성하는 단계와;Removing the inorganic insulating material pattern exposed outside the first photoresist pattern and the pure polysilicon pattern thereunder to expose the edges of the gate insulating film on the gate insulating film, Forming an active layer of the pure polysilicon and an inorganic insulating pattern; 상기 제 1 포토레지스트 패턴을 제거하는 단계 Removing the first photoresist pattern 를 포함하는 어레이 기판의 제조 방법.Wherein the substrate is a substrate. 제 1 항에 있어서, The method according to claim 1, 상기 버퍼층과, 불순물 비정질 실리콘층과, 제 1 무기절연층과, 순수 비정질 실리콘층과, 제 2 무기절연층은 화학기상증착(Chemical Vapor Deposition : CVD) 장비를 통해 동일한 진공 챔버내에서 연속적으로 형성하는 것이 특징인 어레이 기판의 제조 방법. The buffer layer, the impurity amorphous silicon layer, the first inorganic insulating layer, the pure amorphous silicon layer, and the second inorganic insulating layer are continuously formed in the same vacuum chamber through chemical vapor deposition (CVD) equipment Wherein the substrate is a substrate. 제 1 항에 있어서,The method according to claim 1, 상기 고상 결정화(SPC) 공정은 600℃ 내지 800℃의 온도 분위기에서 열처리를 통한 써말 결정화(Thermal Crystallization) 또는 교번자장 결정화(Alternating Magnetic Field Crystallization) 장치를 이용한 교번자장 결정화인 것이 특징인 어레이 기판의 제조 방법. Wherein the solid phase crystallization (SPC) process is an alternating magnetic field crystallization process using a thermal crystallization or an alternating magnetic field crystallization apparatus through a heat treatment in a temperature range of 600 ° C to 800 ° C. Way. 제 1 항에 있어서, The method according to claim 1, 상기 배리어패턴과 상기 오믹콘택층과 상기 소스 및 드레인 전극은 동일한 마스크 공정을 진행하여 동시에 패터닝되어 형성됨으로써 평면적으로 동일한 형태 동일한 크기를 가지며 완전 중첩된 형태를 갖는 것이 특징인 어레이 기판의 제조 방법.Wherein the barrier pattern, the ohmic contact layer, and the source and drain electrodes are formed by patterning at the same time by performing the same mask process so that the barrier pattern, the ohmic contact layer, and the source and drain electrodes have the same shape, the same size, and the completely overlapped shape. 제 1 항에 있어서, The method according to claim 1, 상기 순수 폴리실리콘의 액티브층은 300Å 내지 1000Å 정도의 두께를 가지며, 상기 무기절연패턴은 100Å 내지 500Å 정도의 두께를 가지며, 상기 층간절연막은 그 하부에 위치한 상기 게이트 전극 및 게이트 절연막 각각의 두께를 합한 두께보다 더 두꺼운 두께를 갖도록 형성하는 것이 특징인 어레이 기판의 제조 방법.Wherein the active layer of the pure polysilicon has a thickness of about 300 ANGSTROM to 1000 ANGSTROM, the inorganic insulating pattern has a thickness of about 100 ANGSTROM to 500 ANGSTROM, and the interlayer insulating film has a thickness of the gate electrode and the gate insulating film, Wherein the thickness of the first insulating layer is greater than the thickness of the second insulating layer. 제 1 항에 있어서, The method according to claim 1, 상기 소스 및 드레인 전극과 상기 데이터 배선을 형성하는 단계는 상기 데이터 배선의 일끝단과 연결된 데이터 패드전극을 형성하는 단계를 포함하며,Wherein forming the data line with the source and drain electrodes comprises forming a data pad electrode connected to one end of the data line, 상기 게이트 배선을 형성하는 단계는 상기 게이트 배선의 일끝단과 연결된 게이트 패드전극을 형성하는 단계를 포함하며,Wherein forming the gate wiring includes forming a gate pad electrode connected to one end of the gate wiring, 상기 드레인 콘택홀을 갖는 상기 제 2 보호층을 형성하는 단계는 상기 게이 트 패드전극을 노출시키는 게이트 패드 콘택홀과 상기 데이터 패드전극을 노출시키는 데이터 패드 콘택홀을 형성하는 단계를 포함하며,The forming of the second passivation layer having the drain contact hole may include forming a gate pad contact hole exposing the gate pad electrode and a data pad contact hole exposing the data pad electrode, 상기 화소전극을 형성하는 단계는 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드전극과 접촉하는 게이트 보조 패드전극과, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드전극과 접촉하는 데이터 보조 패드전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법. Wherein the forming of the pixel electrode comprises forming a gate assist pad electrode contacting the gate pad electrode through the gate pad contact hole and a data assist pad electrode contacting the data pad electrode through the data pad contact hole, Wherein the substrate is a substrate. 화소영역과 스위칭 영역이 정의된 기판 상의 전면에 무기절연물질로 형성된 버퍼층과;A buffer layer formed of an inorganic insulating material on the entire surface of the substrate on which the pixel region and the switching region are defined; 상기 버퍼층 상의 상기 스위칭 영역에 아일랜드 형태로서 동일한 평면적을 가지며 순차 적층된 폴리실리콘의 게이트 전극 및 게이트 절연막과;A gate electrode and a gate insulating film of polysilicon sequentially stacked on the buffer layer and having the same planar shape as the island shape; 상기 게이트 절연막 위로 상기 게이트 절연막의 가장자리를 노출시키며 아일랜드 형태로 형성된 순수 폴리실리콘의 액티브층;An active layer of pure polysilicon formed in an island shape to expose an edge of the gate insulating film over the gate insulating film; 상기 액티브층 위로 상기 액티브층과 동일한 평면적을 가지며 완전 중첩하며 형성되며 상기 액티브층의 계면에서 열산화막 형성을 방지하는 역할을 하는 무기절연패턴과; An inorganic insulating pattern formed on the active layer and having the same planarity as the active layer and overlapped with the active layer and serving to prevent formation of a thermal oxidation film at the interface of the active layer; 상기 무기절연패턴 위로 상기 액티브층을 노출시키며 서로 이격하는 액티브 콘택홀을 가지며 상기 액티브층의 중앙부에 대해서는 에치스토퍼의 역할을 하며 상기 기판 전면에 형성된 층간절연막과;An interlayer insulating layer formed on the entire surface of the substrate, the active layer having an active contact hole exposing the active layer on the inorganic insulating pattern and serving as an etch stopper at a central portion of the active layer; 상기 스위칭 영역에 상기 층간절연막 위로 각각 상기 액티브 콘택홀을 통해 상기 액티브층과 접촉하며 이격하며 형성된 순수 비정질 실리콘의 배리어패턴과; A barrier pattern of pure amorphous silicon formed in contact with the active layer and spaced apart from the active region through the active contact hole over the interlayer insulating film in the switching region; 상기 이격하는 상기 배리어패턴 상부에 각각 형성된 불순물 비정질 실리콘의 오믹콘택층과;An ohmic contact layer of impurity amorphous silicon formed on the upper portion of the barrier pattern; 상기 이격하는 상기 오믹콘택층 위로 각각 이격하며 형성된 소스 및 드레인 전극과;Source and drain electrodes spaced apart from the ohmic contact layer spaced apart from each other; 상기 층간절연막 위로 상기 화소영역의 경계에 상기 소스 전극과 연결되며 형성된 데이터 배선과;A data line formed on the interlayer insulating film and connected to the source electrode at a boundary of the pixel region; 상기 데이터 배선 위로 상기 무기절연패턴 외측으로 상기 게이트 전극을 노출시키는 게이트 콘택홀을 가지며 형성된 제 1 보호층과;A first protective layer formed on the data line with a gate contact hole exposing the gate electrode outside the inorganic insulating pattern; 상기 제 1 보호층 위로 상기 화소영역의 경계에 상기 게이트 콘택홀을 통해 상기 게이트 전극과 접촉하며 상기 데이터 배선과 교차하며 형성된 게이트 배선과;A gate line formed in contact with the gate electrode through the gate contact hole at a boundary of the pixel region on the first passivation layer and intersecting the data line; 상기 게이트 배선 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 가지며 형성된 제 2 보호층과;A second passivation layer formed on the gate line and having a drain contact hole exposing the drain electrode; 상기 제 2 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하며 상기 화소영역에 형성된 화소전극And a drain electrode formed on the second protective layer, the drain electrode being in contact with the drain electrode through the drain contact hole, 을 포함하는 어레이 기판.&Lt; / RTI &gt; 제 8 항에 있어서,9. The method of claim 8, 상기 불순물 폴리실리콘의 게이트 전극은 그 두께가 500Å 내지 1000Å이며, 상기 순수 폴리실리콘의 액티브층은 그 두께가 300Å 내지 1000Å이며, 상기 무기절연패턴은 그 두께가 100Å 내지 500Å이며, 상기 배리어패턴은 그 두께가 50Å 내지 300Å이며, 상기 층간절연막은 그 하부에 위치한 상기 게이트 전극 및 게이트 절연막 각각의 두께를 합한 두께보다 더 두꺼운 두께를 갖도록 형성된 것이 특징인 것이 특징인 어레이 기판.Wherein the gate electrode of the impurity polysilicon has a thickness of 500 ANGSTROM to 1000 ANGSTROM and the active layer of the pure polysilicon has a thickness of 300 ANGSTROM to 1000 ANGSTROM and the inorganic insulating pattern has a thickness of 100 ANGSTROM to 500 ANGSTROM, And the interlayer insulating film is formed to have a thickness greater than the sum of the thicknesses of the gate electrode and the gate insulating film located below the interlayer insulating film. 제 9 항에 있어서,10. The method of claim 9, 상기 게이트 배선의 끝단과 연결된 게이트 패드전극과, 상기 데이터 배선의 끝단과 연결된 데이터 패드전극을 포함하며, A gate pad electrode connected to an end of the gate line, and a data pad electrode connected to an end of the data line, 상기 제 2 보호층은 상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀을 구비하고, 상기 제 2 및 제 1 보호층은 상기 데이터 패드전극을 노출시키는 데이터 패드 콘택홀을 구비하며,Wherein the second passivation layer has a gate pad contact hole exposing the gate pad electrode and the second and first passivation layers have data pad contact holes exposing the data pad electrode, 상기 제 2 보호층 위로 상기 화소전극을 이루는 동일한 물질로 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드전극과 접촉하는 게이트 보조 패드전극과, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드전극과 접촉하는 데이터 보조 패드전극A gate auxiliary pad electrode which is in contact with the gate pad electrode through the gate pad contact hole with the same material forming the pixel electrode on the second passivation layer and a data auxiliary electrode which contacts the data pad electrode through the data pad contact hole, Pad electrode 을 포함하는 어레이 기판.&Lt; / RTI &gt; 화소영역과 스위칭 영역이 정의된 기판 상에 무기절연물질로 이루어진 버퍼층과, 불순물 비정질 실리콘층과, 제 1 무기절연층과, 순수 비정질 실리콘층을 순차 적층시키는 단계와;Depositing a buffer layer made of an inorganic insulating material, an impurity amorphous silicon layer, a first inorganic insulating layer, and a pure amorphous silicon layer sequentially on a substrate on which a pixel region and a switching region are defined; 고상 결정화(SPC) 공정을 진행하여 상기 순수 비정질 실리콘층과 불순물 비정질 실리콘층 각각을 순수 폴리실리콘층과 제 1 불순물 폴리실리콘층으로 결정화하는 동시에 상기 순수 폴리실리콘층 상부에 제 1 두께를 갖는 열산화막을 형성시키는 단계와;(SPC) process to crystallize the pure amorphous silicon layer and the impurity amorphous silicon layer into a pure polysilicon layer and a first impurity polysilicon layer, respectively, and simultaneously form a thermal oxide film having a first thickness on the pure polysilicon layer ; &Lt; / RTI &gt; 상기 버퍼층 위로 상기 스위칭 영역에 아일랜드 형태로서 동일한 평면적을 가지며 순차 적층된 불순물 폴리실리콘의 게이트 전극과 게이트 절연막을 형성하고, 상기 게이트 절연막 위로 상기 게이트 절연막의 가장자리를 노출시키며 아일랜드 형태로서 동일한 평면적을 가지며 순차 적층된 순수 폴리실리콘의 액티브층과 열산화막 패턴을 형성하는 단계와;Forming an impurity polysilicon gate electrode and a gate insulating film sequentially stacked on the buffer layer in the island shape and having the same planarity, exposing the edge of the gate insulating film over the gate insulating film, Forming an active layer and a thermal oxide film pattern of stacked pure polysilicon; 상기 열산화막 패턴 위로 전면에 무기절연물질을 증착하여 층간절연막을 형성하고, 상기 층간절연막과 그 하부의 상기 열산화막 패턴을 패터닝함으로써 상기 액티브층 중앙부를 기준으로 그 양측을 노출시키며 이격하는 액티브 콘택홀을 형성하는 단계와; Forming an insulating interlayer on the entire surface of the thermal oxide film pattern by depositing an inorganic insulating material on the entire surface of the thermal oxide film pattern; patterning the interlayer insulating film and the thermal oxide film pattern thereunder to expose both sides of the active layer, ; &Lt; / RTI &gt; 상기 층간절연막 위로 상기 액티브 콘택홀을 통해 각각 상기 액티브층과 접촉하며 서로 이격하는 순수 비정질 실리콘의 배리어패턴과, 상기 각각의 배리어패턴 상부에 불순물 비정질 실리콘의 오믹콘택층과, 상기 오믹콘택층 위로 서로 이격 하는 소스 및 드레인 전극을 형성하고, 동시에 상기 층간절연막 위로 상기 화소영역의 경계에 상기 소스 전극과 연결되는 데이터 배선을 형성하는 단계와; A barrier pattern of pure amorphous silicon in contact with the active layer through the active contact holes and spaced apart from each other through the active interlayer insulating film; an ohmic contact layer of impurity amorphous silicon on the respective barrier patterns; Forming source and drain electrodes spaced apart from each other and simultaneously forming a data line connected to the source electrode on the boundary of the pixel region on the interlayer insulating film; 상기 데이터 배선과 상기 소스 및 드레인 전극 위로 전면에 제 1 보호층을 형성하고, 상기 제 1 보호층과 상기 층간절연막과 상기 게이트 절연막을 패터닝하여 상기 액티브층 외측으로 상기 게이트 전극을 노출시키는 게이트 콘택홀을 형성하는 단계와;A gate contact hole for exposing the gate electrode to the outside of the active layer by patterning the first passivation layer, the interlayer insulating film, and the gate insulating film; forming a first passivation layer over the data line and the source and drain electrodes; ; &Lt; / RTI &gt; 상기 제 1 보호층 위로 상기 화소영역의 경계에 금속물질로서 상기 게이트 콘택홀을 통해 상기 게이트 전극과 접촉하며 상기 데이터 배선과 교차하는 게이트 배선을 형성하는 단계와;Forming a gate interconnection that contacts the gate electrode through the gate contact hole as a metal material at the boundary of the pixel region on the first protective layer and crosses the data interconnection; 상기 게이트 배선 위로 상기 기판 전면에 제 2 보호층을 형성하고, 상기 제 2 보호층과 그 하부의 제 1 보호층을 패터닝함으로써 상기 드레인 전극을 노출시키는 드레인 콘택홀을 형성하는 단계와; Forming a second passivation layer on the entire surface of the substrate over the gate wiring, forming a drain contact hole exposing the drain electrode by patterning the second passivation layer and a first passivation layer under the gate electrode; 상기 제 2 보호층 위로 상기 화소영역에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계Forming a pixel electrode in the pixel region on the second passivation layer in contact with the drain electrode through the drain contact hole; 를 포함하는 것이 특징인 어레이 기판의 제조 방법.And forming a plurality of arrays on the array substrate. 제 11 항에 있어서,12. The method of claim 11, 상기 고상 결정화(SPC) 공정은 600℃ 내지 800℃의 온도 및 산소(O2) 가스 분 위기에서 열처리를 통한 써말 결정화(Thermal Crystallization)이거나 또는 600℃ 내지 700℃의 온도 및 산소(O2) 가스 분위기에서 교번자장 결정화(Alternating Magnetic Field Crystallization) 장치를 이용한 교번자장 결정화인 것이 특징인 어레이 기판의 제조 방법. The solid phase crystallization (SPC) process, temperature, and oxygen of 600 ℃ to 800 ℃ (O 2) Thermal through a heat treatment in a gas minutes crisis crystallization or (Thermal Crystallization) or 600 ℃ to 700 ℃ temperature and oxygen (O 2) of the gas Wherein the alternating magnetic field crystallization is performed using an alternating magnetic field crystallization apparatus in an atmosphere. 제 11 항에 있어서,12. The method of claim 11, 상기 제 1 두께는 50Å 내지 100Å인 것이 특징인 어레이 기판의 제조 방법. Wherein the first thickness is 50 to 100 Angstroms. 제 11 항에 있어서, 12. The method of claim 11, 상기 배리어패턴과 상기 오믹콘택층과 상기 소스 및 드레인 전극은 동일한 마스크 공정을 진행하여 동시에 패터닝하여 형성함으로써 평면적으로 동일한 형태 동일한 크기를 가지며 완전 중첩된 형태를 갖도록 형성하는 것이 특징인 어레이 기판의 제조 방법.Wherein the barrier pattern, the ohmic contact layer, and the source and drain electrodes are formed by patterning at the same time by performing the same mask process so as to have the same size, the same size, and the completely overlapped shape . 제 11 항에 있어서, 12. The method of claim 11, 상기 순수 폴리실리콘의 액티브층은 300Å 내지 1000Å 정도의 두께를 가지 며, 상기 층간절연막은 그 하부에 위치한 상기 게이트 전극 및 게이트 절연막 각각의 두께를 합한 두께보다 더 두꺼운 두께를 갖도록 형성하는 것이 특징인 어레이 기판의 제조 방법.Wherein the active layer of the pure polysilicon has a thickness of about 300 ANGSTROM to 1000 ANGSTROM and the interlayer insulating film is formed to have a thicker thickness than the sum of the thicknesses of the gate electrode and the gate insulating film, / RTI &gt; 제 11 항에 있어서, 12. The method of claim 11, 상기 소스 및 드레인 전극과 상기 데이터 배선을 형성하는 단계는 상기 데이터 배선의 일끝단과 연결된 데이터 패드전극을 형성하는 단계를 포함하며,Wherein forming the data line with the source and drain electrodes comprises forming a data pad electrode connected to one end of the data line, 상기 게이트 배선을 형성하는 단계는 상기 게이트 배선의 일끝단과 연결된 게이트 패드전극을 형성하는 단계를 포함하며,Wherein forming the gate wiring includes forming a gate pad electrode connected to one end of the gate wiring, 상기 드레인 콘택홀을 갖는 상기 제 2 보호층을 형성하는 단계는 상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀과 상기 데이터 패드전극을 노출시키는 데이터 패드 콘택홀을 형성하는 단계를 포함하며,The forming of the second passivation layer having the drain contact hole may include forming a gate pad contact hole exposing the gate pad electrode and a data pad contact hole exposing the data pad electrode, 상기 화소전극을 형성하는 단계는 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드전극과 접촉하는 게이트 보조 패드전극과, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드전극과 접촉하는 데이터 보조 패드전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법. Wherein the forming of the pixel electrode comprises forming a gate assist pad electrode contacting the gate pad electrode through the gate pad contact hole and a data assist pad electrode contacting the data pad electrode through the data pad contact hole, Wherein the substrate is a substrate.
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