KR101587198B1 - Dielectric cap above floating gate - Google Patents
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Abstract
비휘발성 저장 요소들의 세트를 포함하는 메모리 시스템이 개시된다. 소정의 메모리 셀은 플로팅 게이트 위에 유전체 캡을 갖는다. 일 실시예에서, 이러한 유전체 캡은 플로팅 게이트와 컨포멀한(conformal) IPD 층 사이에 존재한다. 이러한 유전체 캡은 플로팅 게이트와 컨트롤 게이트 간의 누설 전류를 감소시킨다. 유전체 캡은 플로팅 게이트의 상부에서의 전기장의 세기를 감소시킴으로써 누설 전류의 감소를 달성하는데, 이러한 플로팅 게이트의 상부는, 좁은 스템부(stem)를 갖는 플로팅 게이트에 대한 유전체 캡이 없는 경우, 전기장이 가장 커지는 곳이다. A memory system comprising a set of non-volatile storage elements is disclosed. A given memory cell has a dielectric cap over the floating gate. In one embodiment, such a dielectric cap is between the floating gate and the conformal IPD layer. These dielectric caps reduce the leakage current between the floating gate and the control gate. The dielectric cap achieves a reduction in the leakage current by reducing the intensity of the electric field at the top of the floating gate, where the top of this floating gate, if there is no dielectric cap for the floating gate with a narrow stem, It is the largest place.
Description
본 발명은 비휘발성 메모리 장치에 관한 것이다.The present invention relates to non-volatile memory devices.
반도체 메모리 장치는 다양한 전자 장치에서 수요가 늘어나고 있다. 예를 들어, 비휘발성 반도체 메모리는 휴대폰, 디지탈 카메라, PDA, 휴대용 컴퓨터, 비휴대용 컴퓨터와 같은 장치들에서 사용되어 지고 있다. EEPROM(Electrical Erasable Programmable Read Only Memory)과 플래쉬 메모리는 가장 널리 사용되는 비휘발성 메모리 장치들 중에 속한다. Semiconductor memory devices are in increasing demand in a variety of electronic devices. For example, non-volatile semiconductor memories are being used in devices such as cell phones, digital cameras, PDAs, portable computers, and non-portable computers. EEPROM (Electrical Erasable Programmable Read Only Memory) and flash memory are among the most widely used nonvolatile memory devices.
전형적인 EEPROM과 플래쉬 메모리는 반도체 기판의 채널 영역 위에 제공되는 플로팅 게이트를 가진 메모리 셀을 이용한다. 플로팅 게이트는 유전체(dielectric) 영역에 의해서 채널 영역과 분리된다. 예를 들어, 채널 영역은 소오스 영역과 드레인 영역 사이의 P웰에 위치한다. 컨트롤 게이트는 게이트간 유전체(inter-gate dielectric)나 인터폴리 유전체(inter poly dielectric)와 같은 또 다른 유전체에 의해서 플로팅 게이트와 분리된다. 메모리 셀의 문턱 전압(threshod voltage)은 플로팅 게이트에서 보유한 전하량에 의해서 컨트롤된다. 다시 말하면, 게이트상의 전하의 레벨은 소오스와 드레인 간에 도통이 되도록 메모리 셀이 턴온 되기에 앞서 컨트롤 게이트에 인가되어야 할 최소량의 전압을 결정한다.A typical EEPROM and flash memory utilize a memory cell having a floating gate provided over the channel region of the semiconductor substrate. The floating gate is separated from the channel region by a dielectric region. For example, the channel region is located in the P-well between the source region and the drain region. The control gate is separated from the floating gate by another dielectric such as an inter-gate dielectric or an inter poly dielectric. The threshold voltage of the memory cell is controlled by the amount of charge held in the floating gate. In other words, the level of charge on the gate determines the minimum amount of voltage that must be applied to the control gate before the memory cell is turned on to be conductive between the source and drain.
일부 EEPROM과 플래쉬 메모리 장치에서는 플로팅 게이트가 두 범위의 전하를 저장하도록 되어 있어서 메모리 셀은 (예컨대, 이진 메모리 셀과 같이) 두 가지 상태를 기록하거나 소거할 수 있도록 되어 있다. 다중 비트나 다중 상태의 플래쉬 메모리 셀은 하나의 장치내에서의 다중의 구별되는 문턱 전압의 범위들을 식별함으로써 구현된다. 각각의 구별되는 문턱 전압의 범위는 데이터 비트값들의 세트에 대한 소정 값들에 상응한다. 다중 상태 메모리 셀의 옳바른 데이터 저장을 달성하기 위해서 문턱 전압 레벨들의 다중 범위들은 메모리 셀의 문턱 전압의 레벨이 모호하지않게 읽거나, 프로그래밍하거나 또는 소거할 수 있도록 충분한 여유도(margin)로 서로로부터 분리되어야만 한다. In some EEPROM and flash memory devices, the floating gate is arranged to store two ranges of charge so that the memory cell can write or erase two states (such as a binary memory cell). Multi-bit or multi-state flash memory cells are implemented by identifying multiple distinct threshold voltage ranges within a device. The range of each distinct threshold voltage corresponds to predetermined values for the set of data bit values. In order to achieve correct data storage of multi-state memory cells, multiple ranges of threshold voltage levels may be separated from each other with sufficient margin to unobstructively read, program, or erase the level of the threshold voltage of the memory cell .
전형적인 플래쉬 메모리 장치를 프로그래밍할 때, 프로그램 전압을 컨트롤 게이트에 인가하고 비트 라인은 접지시킨다. 컨트롤 게이트와 플로팅 게이트 간의 용량결합(capacitive coupling)에 의해서 컨트롤 게이트에서의 프로그램 전압이 플로팅 게이트에 결합되어 플로팅 게이트의 전압을 유발한다. 플로팅 게이트 전압은 전자들이 채널로부터 플로팅 게이트로 주입되도록 한다. 플로팅 게이트에 전자들이 축적되면 플로팅 게이트는 음전하를 띠게 되고 컨트롤 게이트에서 볼때 메모리 셀의 문턱 전압이 상승한다. 메모리 셀의 프로그램된 상태를 유지하기 위해서는 플로팅 게이트상의 전하량이 시간에 걸쳐 그대로 유지되어야할 필요가 있다. 하지만, 전하가 인터폴리 유전체를 통하여 플로팅 게이트로부터 컨트롤 게이트로 누설될 수 있는바, 이러한 전류를 누설전류(leakage current)라고 한다. When programming a typical flash memory device, the program voltage is applied to the control gate and the bit line is grounded. The capacitive coupling between the control gate and the floating gate causes the program voltage at the control gate to be coupled to the floating gate to cause the voltage of the floating gate. The floating gate voltage causes electrons to be injected from the channel to the floating gate. When electrons are accumulated in the floating gate, the floating gate becomes negative and the threshold voltage of the memory cell rises when viewed from the control gate. In order to maintain the programmed state of a memory cell, the amount of charge on the floating gate needs to remain unchanged over time. However, since charge can leak from the floating gate to the control gate through the inter-poly dielectric, this current is referred to as a leakage current.
최근의 플래쉬 메모리 기술에 있어서 고속, 고밀도, 저전력 동작을 실현하기 위해서는 짧은 프로그램 및 소거 시간과 낮은 동작 전압이 극복해야할 주된 난제가 되고 있다. 따라서 메모리 셀의 플로팅 게이트와 컨트롤 게이트 간의 용량 결합을 증가시켜야할 필요성이 점점 증가하는 동시에 전자들이 플로팅 게이트로부터 컨트롤 게이트로 빠져나가는 차단할 필요성도 높아지고 있다. 결합률(coupling ratio)에 영향을 주는 플로팅 게이트와 컨트롤 게이트 간의 커패시턴스는 두 게이트간의 인터폴리 유전체(이하 'IPD'라고 함)의 두께와 IPD의 상대 유전율(relative permittivity) 또는 유전상수(dielectric constant) K에 의해 결정된다. 높은 결합률을 만들 수 있는 한 방법은 얇은 IPD를 이용하는 방법이지만, 너무 얇은 IPD를 사용할 경우 누설전류가 바람직하지 않게 커지는 문제점이 있다.In order to realize high-speed, high-density, low-power operation in recent flash memory technology, short programming and erasing time and low operating voltage have become a major obstacle to overcome. Thus, there is a growing need to increase capacitive coupling between the floating gate and the control gate of a memory cell, while also increasing the need to prevent electrons from escaping from the floating gate to the control gate. The capacitance between the floating gate and the control gate which affects the coupling ratio depends on the thickness of the inter-poly dielectric (hereinafter referred to as IPD) between the two gates and the relative permittivity or dielectric constant K . One way to achieve a high bond rate is to use a thin IPD, but there is a problem that when too thin IPD is used, the leakage current becomes undesirably large.
비휘발성 메모리 구조가 작아질수록 누설전류는 더 어려운 문제가 된다. 누설전류가 생기는 한가지 원인은 전압이 컨트롤 게이트에 인가될 때 IPD의 여러 부분에서 생기는 전기장의 세기이다. 특히 IPD의 특정 영역에서는 전기장의 세기가 증대되는데 이러한 경우 더 큰 누설전류가 발생하게 된다. 도 1a를 보면 플로팅 게이트(102)와 컨트롤 게이트(104)의 뾰족한 모서리 부근의 IPD(106)에서 전기장이 가장 강하다. A가 플로팅 게이트(102)의 곡률반경이라고 할 때, IPD(106)의 모서리 부근의 영역을 둥글게 만들면 전기장의 세기는 1/A에 비례한다. 주목할 사항으로서, 모서리를 뾰족하게 하면 아주 작은 곡률반경을 가지게 되므로 전기장의 세기가 강해진다.The smaller the nonvolatile memory structure, the more difficult the leakage current becomes. One reason for the leakage current is the strength of the electric field that occurs in various parts of the IPD when the voltage is applied to the control gate. Especially, in a certain region of the IPD, the intensity of the electric field is increased. In this case, a larger leakage current is generated. 1A, the electric field is strongest at the IPD 106 near the pointed edges of the
플로팅 게이트(102)의 모서리에 있는 IPD(106)에서의 전기장의 세기를 감소시키기 위해 도 1b에 도시된 것처럼 플로팅 게이트(102) 상부의 곡률반경을 증가시킬 수 있다. 주목할 사항으로서, 이 경우 컨트롤 게이트(104)의 곡률도 변화된다. 전기장의 세기를 감소시킴으로써 누설전류가 감소된다. 다만, 장치 구조의 싸이즈를 축소시키기 위해서는 도 1c에 도시된 것처럼 플로팅 게이트(102)의 폭도 줄이는 것이 바람직하다. 주목할 사항으로서, 도 1c에서 폴리실리콘 플로팅 게이트(102)의 상부를 지나 그 윗부분도 둥글게 만들어져야 한다. 플로팅 게이트(102)를 둥글게 만들 때 가능한 범위는 플로팅 게이트(102)의 폭에 의해서 제한된다. 다시 말하면, 가능한 곡률반경 A의 최대값은 플로팅 게이트(102)의 폭의 절반으로 제한된다. 주목할 사항으로서, 플로팅 게이트(102)의 폭 2A가 더 줄어들게 되면 가능한 곡률반경의 최대값 역시 줄어들게 된다. 그러므로 메모리 셀의 피쳐 싸이즈(feature size)가 계속 줄어들게 되면 IPD(106)에서의 전기장과 그에 따른 누설전류는 다루기가 더욱 어려워진다. The radius of curvature of the
전기장의 세기를 줄이는 한가지 방법은 IPD(106)를 높은 유전상수를 가지는 얇은 필름으로 형성하는 것이다. 다만, 이러한 필름은 작업하는데 어려움이 있기 때문에 바람직하지 못하다. 예를 들면, 상유전체(paraelectric) 물질은 실리콘 다이옥사이드에 비해 최소 두배 이상의 유전 상수를 가지지만 몇 가지 문제점이 있어서 게이트 유전체로서의 사용이 제한된다. 한가지 문제점은 산소 확산(oxygen diffusion)이다. 반도체 제조공정 중 고온공정을 거치는 중에 산소가 IPD(106)로부터 IPD(106)와 플로팅 게이트(102)의 인터페이스와 IPD(106)와 컨트롤 게이트(104)의 인터페이스로 확산되어 바람직하지 않은 산화물층을 형성하여 유전체의 전반적인 커패시턴스를 떨어뜨리게 된다. 따라서 높은 유전상수를 가지는 상유전체 물질의 영향이 줄어들게 된다.One way to reduce the strength of the electric field is to form the IPD 106 into a thin film with a high dielectric constant. However, such a film is undesirable because it is difficult to work. For example, a paraelectric material has a dielectric constant at least twice that of silicon dioxide, but has some problems and its use as a gate dielectric is limited. One problem is oxygen diffusion. Oxygen is diffused from the IPD 106 to the interface between the IPD 106 and the
플래쉬 메모리 장치에 사용되는 것으로 금속산화물(metal oxide)도 역시 높은 K값을 가지는 물질로서 제안되어져 왔다. 금속산화물, 특히 Al2O3 와 같은 물질을 사용하면 누설전류를 작게 만든다. 게다가 금속산화물은 공정 통합시 고온에 잘 견디는 특성을 가진다. 하지만, 증착된 고유전상수의 금속산화물은 비화학량적인(non-stoichiometric) 구성을 가지기 때문에 유전체의 벌크(bulk)에서 그리고 유전체와 반도체의 인터페이스에서 전기적인 결함이나 트랩을 유발하기 쉽다. 이러한 결합이나 트랩은 유전체를 통한 전도를 증대시켜 절연파괴강도(dielectric breakdown strength)를 감소시킨다.Metal oxides, which are used in flash memory devices, have also been proposed as materials having a high K value. Use of a metal oxide, especially Al 2 O 3 , reduces the leakage current. In addition, metal oxides have the property of being able to withstand high temperatures during process integration. However, since the metal oxide of the deposited precursor water has a non-stoichiometric composition, it is liable to cause electrical defects or traps at the bulk of the dielectric and at the interface between the dielectric and the semiconductor. These bonds or traps increase the conduction through the dielectric and reduce the dielectric breakdown strength.
IPD에서의 전기장을 감소시키는 또 다른 방법은 IPD(106)의 두께를 증가시키는 것이다. 하지만, IPD(106)의 두께가 증가하면 플로팅 게이트(102)와 컨트롤 게이트(106) 간의 용량 결합을 감소시키는 경향이 있어 앞서 논의한 바와 같이 바람직하지 못하다. 일반적으로 곡률반경이 IPD(106)의 두께보다 작거나 IPD(106)의 두께가 메모리 셀의 피쳐 싸이즈에 달하는 때에는 IPD(106)의 두께를 증가시키지 못하는 경향이 있다. Another way to reduce the electric field in the IPD is to increase the thickness of the IPD 106. However, increasing the thickness of the IPD 106 tends to reduce capacitive coupling between the
본 명세서에서 개시된 바에 따른 실시예들은 약술하면 비휘발성 메모리 셀과 비휘발성 메모리 셀의 제조 기술에 관련된 것이다. 본 메모리 셀은 플로팅 게이트 위에 유전체 캡을 가진다. 한 실시예에서는 플로팅 게이트와 컨포멀한 IPD 층사이에 유전체 캡을 위치시킨다. 본 유전체 캡은 플로팅 게이트와 컨트롤 게이트 사이에서 발생하는 누설전류의 양을 감소시킨다. 플로팅 게이트의 스템부가 좁은 경우에 플로팅 게이트의 상부에 전기장이 가장 강하게 발생하는데 플로팅 게이트의 상부에 유전체 캡을 위치시킴으로써 전기장을 감소시켜 누설전류의 양을 감소시킨다.Embodiments as disclosed herein relate generally to non-volatile memory cells and non-volatile memory cell fabrication techniques. This memory cell has a dielectric cap over the floating gate. In one embodiment, the dielectric cap is positioned between the floating gate and the conformal IPD layer. This dielectric cap reduces the amount of leakage current between the floating gate and the control gate. When the stem portion of the floating gate is narrow, an electric field is generated most strongly on the floating gate. By placing the dielectric cap on the floating gate, the electric field is reduced to reduce the amount of leakage current.
또 다른 실시예는 비휘발성 기억 소자의 제조방법이다. 본 제조 방법은 상부와 적어도 두 개의 측면을 가지는 플로팅 게이트를 형성하는 단계를 포함한다. 유전체 캡은 플로팅 게이트의 상부에 형성된다. 게이트간 유전체 층은 유전체 캡의 상부와 플로팅 게이트의 적어도 두 개의 측면 주위에 형성된다. 컨트롤 게이트는 플로팅 게이트 위에 형성되며 게이트간 유전체 층에 의해 플로팅 게이트와 분리된다.Still another embodiment is a method of manufacturing a nonvolatile memory element. The fabrication method includes forming a floating gate having an upper portion and at least two sides. A dielectric cap is formed on top of the floating gate. An intergate dielectric layer is formed around the dielectric cap and at least two sides of the floating gate. The control gate is formed over the floating gate and separated from the floating gate by the intergate dielectric layer.
한 양상에서, 유전체 캡을 형성하는 단계는 플로팅 게이트의 상부에서 산소를 임플란트하고 플로팅 게이트를 가열하여 임플란트된 산소와 플로팅 게이트가 형성된 실리콘으로부터 유전체 캡을 형성하는 것을 포함한다.In one aspect, forming the dielectric cap includes implanting oxygen at the top of the floating gate and heating the floating gate to form a dielectric cap from the silicon on which the implanted oxygen and floating gates are formed.
상기 및 기타 목적들 및 장점들이 도면들을 참조로 하여 다양한 실시예들을 제시하는 다음의 상세한 설명으로부터 더욱 명확히 나타날 것이다. These and other objects and advantages will become more apparent from the following detailed description, which sets forth various embodiments with reference to the drawings.
도 1a, 도 1b, 도 1c는 서로 다른 플로팅 게이트/컨트롤 게이트 인터페이스들의 구조를 도시한 것이다.
도 2는 세 개의 낸드 스트링(NAND string)의 회로선도이다.
도 3은 비휘발성 메모리 장치의 구조를 도시한 것이다.
도 4a 및 4b는 메모리 셀 어레이의 일부의 평면도이다.
도 5는 비휘발성 메모리 셀 어레이를 제조하는 공정의 일 실시예를 기술하는 순서도(flow chart)이다.
도 6a 내지 도 6j는 도 5에 기술된 여러 공정 단계들에서의 비휘발성 메모리 셀 어레이의 일부를 도시한 것이다.
도 7은 비휘발성 기억 소자의 여러 구성에 따른 전기장의 세기를 보여주는 그래프이다.
도 8a는 비휘발성 메모리 셀 어레이를 제조하는 공정의 일 실시예를 기술하는 순서도이다.
도 8b는 비휘발성 메모리 셀 어레이를 제조하는 공정의 일 실시예를 보여주는 순서도이다.
도 8c는 비휘발성 메모리 셀 어레이를 제조하는 공정의 일 실시예를 보여주는 순서도이다.
도 9a, 9b, 9c, 9d 및 9e는 도 8a의 제조 공정의 여러 단계들에서의 비휘발성 기억 소자를 나타낸 것이다.
도 9f 및 도 9g는 도 8b의 제조 공정의 한 단계에서의 비휘발성 기억 소자를 나타낸 것이다.
도 9h 및 도 9i는 도 8c의 제조 공정의 여러 단계에서의 비휘발성 기억 소자를 나타낸 것이다.
도 10은 비휘발성 메모리 시스템의 블록선도이다.
도 11은 메모리 어레이의 일 실시예를 보여주는 블록선도이다.
도 12는 센스 블록의 일 실시예를 보여주는 블록선도이다. Figures 1A, 1B, and 1C illustrate the structure of different floating gate / control gate interfaces.
Figure 2 is a circuit diagram of three NAND strings.
3 shows the structure of a nonvolatile memory device.
4A and 4B are plan views of a portion of a memory cell array.
Figure 5 is a flow chart describing one embodiment of a process for fabricating a non-volatile memory cell array.
6A-6J illustrate a portion of a non-volatile memory cell array in various process steps described in FIG.
7 is a graph showing the intensity of an electric field according to various configurations of a nonvolatile memory device.
8A is a flow chart illustrating one embodiment of a process for fabricating a non-volatile memory cell array.
8B is a flow chart illustrating one embodiment of a process for fabricating a non-volatile memory cell array.
8C is a flow diagram illustrating one embodiment of a process for fabricating a non-volatile memory cell array.
Figures 9a, 9b, 9c, 9d and 9e illustrate non-volatile storage elements in various stages of the manufacturing process of Figure 8a.
FIGS. 9F and 9G show nonvolatile memory elements in one step of the manufacturing process of FIG. 8B.
Figures 9h and 9i illustrate non-volatile memory devices at various stages of the manufacturing process of Figure 8c.
10 is a block diagram of a non-volatile memory system.
11 is a block diagram showing an embodiment of a memory array.
12 is a block diagram showing an embodiment of a sense block.
플래쉬 메모리 시스템의 한 예는 낸드(NAND) 구조를 이용하는데, 이 구조는 두 개의 선택 게이트(select gate)사이에 직렬로 다중의 게이트 트랜지스터들이 배열된 것을 포함한다. 직렬 트랜지스터들과 선택 게이트를 합쳐 낸드 스트링이라고 부른다. 낸드 구조를 이용하는 플래쉬 메모리 시스템의 전형적인 구조는 여러 개의 낸드 스트링을 포함한다. 예를 들어, 도 2는 많은 낸드 스트링을 갖는 메모리 어레이 중에서 세 개의 낸드 스트링 202, 204, 206을 나타낸 것이다. 도 2의 각 낸드 스트링은 두 개의 선택 트랜지스터와 네 개의 메모리 셀을 포함한다. 예를 들어, 낸드 스트링(202)은 선택 트랜지스터(220 및 230)와 메모리 셀(222, 224, 226 및 228)을 포함한다. 낸드 스트링(204)은 선택 트랜지스터(240 및 250)와 메모리 셀(242, 244, 246 및 248)을 포함한다. 각 낸드 스트링은 선택 트랜지스터에 의해서 소오스(source) 라인에 연결되는데, 도 2에서는 선택 트랜지스터(230 및 250)가 그 역할을 한다. 선택 라인 SGS는 소오스 측에서 선택 게이트를 컨트롤하는데 사용된다. 여러 낸드 스트링들은 선택 라인 SGD에 의해 컨트롤되는 선택 트랜지스터(220 및 240)에 의해 각 비트 라인에 연결된다. 다른 실시예에서는 선택 라인들을 반드시 공유할 필요는 없다. 워드 라인 WL3는 메모리 셀(222 및 242)의 컨트롤 게이트에 연결된다. 워드 라인 WL2는 메모리 셀(224, 244 및 252)의 컨트롤 게이트에 연결된다. 워드 라인 WL1은 메모리 셀(226 및 246)의 컨트롤 게이트에 연결된다. 워드 라인 WL0는 메모리 셀(228 및 248)의 컨트롤 게이트에 연결된다. 도면에서 알 수 있듯이 각 비트 라인과 각 낸드 스트링은 메모리 셀 어레이의 열을 구성하고 워드 라인(WL3, WL2, WL1, WL0)은 어레이의 행을 구성한다.One example of a flash memory system utilizes a NAND structure, which includes arranging multiple gate transistors in series between two select gates. The combination of series transistors and select gates is called a NAND string. A typical structure of a flash memory system using a NAND structure includes several NAND strings. For example, FIG. 2 shows three
도 3은 낸드 플래쉬 메모리 셀 어레이의 일부분의 평면도이다. 이 어레이에서는 비트 라인(350)과 워드 라인(352)인 포함된다. 도 3은 플래쉬 메모리 셀의 다른 모든 부분을 자세하게 보여주는 것이 아니라는 점에 유의해야 한다.3 is a plan view of a portion of a NAND flash memory cell array. In this array,
하나의 낸드 스트링은 도 2와 도 3에서 나타낸 것보다 적거나 더 많은 메모리 셀을 가질 수 있다는 점을 유의해야 한다. 예를 들어, 낸드 스트링은 8개, 16개, 32개, 64개 또는 128개와 같은 개수의 메모리 셀을 가질 수 있다. 여기서 논의되는 바는 하나의 낸드 스트링에서 가질 수 있는 특정 개수의 메모리 셀에 국한되지 않는다. 게다가, 하나의 워드 라인 내에는 도 2와 도 3에 나타낸 것보다 적거나 더 많은 메모리 셀이 포함될 수 있다. 마찬가지로 여기서 논의되는 바는 하나의 워드 라인 내에서 가질 수 있는 특정 개수의 메모리 셀에 국한되지 않는다.It should be noted that one NAND string may have fewer or more memory cells than those shown in FIG. 2 and FIG. For example, a NAND string may have as many as eight, 16, 32, 64, or 128 memory cells. The discussion herein is not limited to any particular number of memory cells that may be in a NAND string. In addition, less than or more memory cells than those shown in FIGS. 2 and 3 may be included in one word line. Similarly, what is discussed herein is not limited to any particular number of memory cells that may be in a word line.
각 메모리 셀은 아날로그나 디지털의 형태로 데이터 값을 기억할 수 있다. 한 비트의 디지털 데이터를 기억할 때에는 메모리 셀의 가능한 문턱 전압의 범위는 두 개로 나뉘어 각각이 논리 데이터 "1"과 "0"이 할당된다. 낸드형의 플래쉬 메모리를 예로 들면 메모리 셀을 소거(erase)해서 논리값 "1"에 해당할 때에는 문턱 전압이 음수이고 프로그램해서 논리값 "0"에 해당할 때에는 문턱 전압이 양수가 된다. 문턱 전압이 음수이고 컨트롤 게이트에 0 볼트를 가해서 메모리 셀을 읽을 때에는 논리값 1이 기억되어 있음을 나타내기 위해 메모리 셀이 켜진다. 문턱 전압이 양수이고 컨트롤 게이트에 0 볼트를 가해서 메모리 셀을 읽을 때에는 논리값 0이 기억되어 있음을 나타내기 위해 메모리 셀이 켜지지 않는다. Each memory cell can store data values in analog or digital form. When one bit of digital data is stored, the range of possible threshold voltages of the memory cell is divided into two, and logical data "1" and "0" For example, when a memory cell is erased and corresponds to a logic value "1", the threshold voltage becomes negative when the threshold voltage is negative and corresponds to a logic value "0". When the threshold voltage is negative and the memory cell is read by applying 0 volts to the control gate, the memory cell is turned on to indicate that the
다중의 데이터 레벨들을 기억시키고자 할 경우에는 가능한 문턱 전압들의 범위가 데이터 레벨들의 개수로 나뉜다. 예를 들면, 네 개 레벨의 정보, 즉 2비트의 데이터를 기억시키고자 한다면 데이터 값 "11", "10", "01", "00"에 해당하는 4가지의 문턱 전압의 범위가 필요할 것이다. 낸드형 플래쉬 메모리를 예로 들면, 메모리 셀을 소거한 후에는 음의 문턱 전압을 가지고 이것은 논리값 "11"에 해당한다. 양의 문턱 전압값들은 "10", "01", "00"의 데이터 값을 기억하는 데 이용된다. 8개 레벨의 정보, 즉 3비트의 데이터를 기억시키고자 한다면 데이터 값 "000", "001", "010", "011", "100", "101", "110", "111"에 해당하는 8개의 문턱 전압의 범위가 필요할 것이다.In order to store multiple data levels, the range of possible threshold voltages is divided by the number of data levels. For example, if four levels of information, that is, two bits of data, are to be stored, four threshold voltage ranges corresponding to data values "11", "10", "01", and "00" . Taking the NAND type flash memory as an example, after a memory cell is erased, it has a negative threshold voltage, which corresponds to the logic value "11 ". Positive threshold voltage values are used to store data values of "10 "," 01 ", and "00 ". 00 ", "010 "," 011 ", "100 "," 101 ", " 110 ", and "111" in order to store 8 levels of information, A corresponding range of eight threshold voltages will be required.
메모리 셀에 프로그램되는 데이터 값과 메모리 셀의 문턱 전압값의 구체적인 관계는 그 메모리 셀에서 채용되는 데이터 인코딩 방법에 따라 결정된다. 예를 들면 본 명세서에서 전부 참조하여 원용하는 미국특허 제6,222,762호와 미국특허출원공개 제2004/0255090호에서 다중 상태의 플래쉬 메모리 셀에서 사용되는 여러가지 데이터 인코딩 방법들이 기술되어 있다. 일 실시예에서는 플로팅 게이트의 문턱 전압이 잘못하여 이웃 상태값으로 쉬프트(shift) 되더라도 그 영향을 1비트에 제한시킬 수 있도록 그레이 코드(Gray code)에 따라 데이터 값들을 문턱 전압의 범위값들에 할당할 수 있다. 다른 실시예에서는 데이터 인코딩 방법을 워드 라인마다 다르게 할 수도 있고 시간이 지남에 따라 데이터 인코딩 방법이 변화하도록 할 수도 있으며 임의의 워드 라인에 대한 데이터 비트값들을 반전시키거나 데이터 패턴에 대한 민감도와 메모리 셀의 마모를 줄이기 위해 임의로 설정할 수도 있다.The specific relationship between the data value programmed into the memory cell and the threshold voltage value of the memory cell is determined according to the data encoding method employed in the memory cell. For example, U.S. Patent No. 6,222,762 and U.S. Patent Application Publication No. 2004/0255090, which are incorporated herein by reference in their entirety, describe various data encoding methods used in multi-state flash memory cells. In one embodiment, if the threshold voltage of the floating gate is shifted to the neighboring state value, the data values are assigned to the range values of the threshold voltage in accordance with the Gray code so that the influence thereof may be limited to 1 bit. can do. In another embodiment, the data encoding method may be different for each word line, and the data encoding method may be changed over time, or the data bit values for any word line may be inverted, May be set arbitrarily in order to reduce wear.
낸드형 플래쉬 메모리와 그 동작에 관한 예들은 본 명세서에서 전부 참조하여 원용하는 미국특허 제5,570,315호, 미국특허 제5,774,397호, 미국특허 제6,046,935호, 미국특허 제6,456,528호, 미국특허공개 제US2003/0002348호에서 설명되어져 있다. 여기서 논의되는 바는 낸드형외에도 다른 형태의 플래쉬 메모리뿐만 아니라 다른 형태의 비휘발성 메모리에도 적용될 수 있다. 예를 들면, 본 명세서에서 전부 참조하여 원용하는 미국특허 제5,095,344호, 제5,172,338호, 제5,890,192호, 제6,151,248호에서는 노어(NOR)형의 플래쉬 메모리가 설명되어져 있다.Examples of NAND type flash memories and their operation are described in U.S. Patent Nos. 5,570,315, 5,774,397, 6,046,935, 6,456,528, and U.S. Patent Publication No. 2003/0002348, all of which are incorporated herein by reference in their entirety. Lt; / RTI > As discussed herein, the present invention can be applied not only to the NAND type but also to other types of nonvolatile memories as well as other types of flash memories. For example, U.S. Patent Nos. 5,095,344, 5,172,338, 5,890,192, and 6,151,248, all of which are incorporated herein by reference, describe a NOR flash memory.
도 4a와 도 4b는 비휘발성 기억 소자들의 어레이의 일부분의 실시예를 이차원 블록선도로 나타낸 것이다. 도 4a는 도 3을 선 A-A를 따라 절취한 메모리 어레이의 단면(즉, 워드 라인을 따라 절취한 단면)을 나타낸 것이다. 도 4b는 도 3을 선 B-B를 따라 절취한 메모리 어레이의 단면(즉 비트 라인을 따라 절취한 단면)을 나타낸 것이다. 도 4a와 도 4b에는 도시되어 있지 않지만 P기판, N웰(N-well), P웰(P-well)로 구성되는 삼중웰(triple well)이 포함되어 있다. 소오스와 드레인의 역할을 하는 N+ 확산 영역(444)은 P웰내에 있다. N+ 확산 영역이 소오스 영역으로 될지 드레인 영역으로 될지는 다소 임의적이므로 소오스/드레인 영역(444)은 소오스 영역이나 드레인 영역 또는 양자 모두로 생각될 수 있다. 하나의 낸드 스트링내에서 소오스/드레인 영역(444)은 어느 메모리 셀의 소오스가 되지만 이웃한 메모리 셀에 대해서는 드레인의 역할을 한다.Figures 4a and 4b illustrate an embodiment of a portion of an array of non-volatile storage elements in a two-dimensional block diagram. 4A shows a cross section (i.e., a cross section taken along a word line) of the memory array taken along line A-A of FIG. 4B shows a cross section (i.e., a cross section taken along the bit line) of the memory array taken along line B-B of FIG. Although not shown in FIGS. 4A and 4B, a triple well composed of a P substrate, an N-well, and a P-well is included. The N +
소오스/드레인 영역(444)의 사이에 채널(446)이 위치한다. 채널(446)위에 게이트 산화물(gate oxide)이라고 표시된 제1유전체 층(410)이 위치한다. 일 실시예에서는 이 유전체 층(410)은 SiO2로 만들어지는데 다른 유전체 물질들을 사용할 수도 있다. 유전체 층(410) 위에 플로팅 게이트(412)가 위치한다. 플로팅 게이트는 읽기나 바이패스(bypass) 동작과 같이 저전압 동작조건하에서는 유전체 층(410)에 의해서 채널(446)과 전기적으로 절연된다. 플로팅 게이트(412)는 대개 n형 도펀트(dopant)로 도핑된 폴리실리콘(poly-silicon)으로 만들어지지만 금속과 같은 전도성 물질이 사용될 수도 있다. 플로팅 게이트(412)의 위에 유전체 캡(408)이 위치한다. 플로팅 게이트(412)의 상부와 측면들의 둘레로 IPD(inter-poly dielectric)라고 표시된 제2유전체 층(406)이 위치한다. IPD(406) 위에 폴리실리콘 컨트롤 게이트(404)가 위치한다. 컨트롤 게이트(404)는 부가적으로 텅스텐 실리사이드(WSi) 층과 실리콘 나이트라이드(SiN) 층을 포함할 수 있다. WSi 층은 전기저항이 낮은 층인 반면에 SiN 층은 절연체 역할을 한다.A
하나의 플로팅 게이트 스택은 유전체 층(410), 플로팅 게이트(412), 유전체 캡(408), IPD(406) 및 컨트롤 게이트(404)로 구성된다. 메모리 셀 어레이는 이러한 플로팅 게이트 스택들을 많이 가지게 된다. 일 실시예에서는 하나의 플로팅 게이트 스택이 도 4a와 도 4b에 나타낸 것보다 적거나 더 많은 구성요소들을 가질 수 있는데 플로팅 게이트 스택이라고 이름을 붙인 것은 플로팅 게이트 뿐만 아니라 다른 구성요소들을 포함하고 있기 때문이다.One floating gate stack is comprised of a
도 4a에서 STI(shallow trench isolation) 구조(407)는 메모리 셀의 스트링들을 전기적으로 절연시켜준다. 특히, STI(407)는 도 4a에서는 나타나 있지 않지만 하나의 낸드 스트링의 소오스/드레인 영역과 이웃 스트링의 소오스/드레인 영역을 분리시켜 준다. 일 실시예에서는 STI(407)가 SiO2로 채워진다.4A, a shallow trench isolation (STI)
도 4a와 도 4b에서 플로팅 게이트는 역T자 모양을 가지고 있다. 즉, 플로팅 게이트는 베이스(base)부(412b)와 스템(stem)부(412a)를 가지고 있다. 역T자 모양은 플로팅 게이트(412)가 서로 가까이 위치하게 하면서도 컨트롤 게이트(404)와 일치하는 플로팅 게이트(412) 부분의 면적을 증가시키는데 도움이 된다. 본 예에서는 워드 라인을 따라서 본 플로팅 게이트의 단면이 역T자 모양을 하고 있다. 또 다른 실시예에서는 비트 라인을 따라서 본 플로팅 게이트의 단면도 역T자 모양을 할 수 있다. 예를 들어, 도 4b의 플로팅 게이트가 역T자 모양을 가질 수 있다. 일반적으로 상부와 측면들을 가지고 IPD에 의해서 컨트롤 게이트와 분리되는 플로팅 게이트가 플로팅 게이트의 상부에 유전체 캡을 가지는 경우 이득이 될 수 있는데 특히 플로팅 게이트가 적어도 한 방향에서 상대적으로 얇은 폭을 가지는 경우에는 IPD에서의 강한 전기장으로 인한 문제에 민감할 수 있어서 이러한 경우에 유전체 캡을 사용하면 더 큰 이득이 될 수 있다.4A and 4B, the floating gate has an inverted T shape. That is, the floating gate has a
플로팅 게이트 스템부(412a)가 도 4a에 나타낸 것처럼 비교적 균일한 폭을 가질 필요는 없다. 대체가능한 실시예로 플로팅 게이트 스템부(412a)가 유전체 캡 부근에서 플로팅 게이트 베이스부(412b) 부근보다 더 좁은 폭을 가지는 모양을 할 수 있다.The floating
본 명세서에서 개시하는 기술은 IPD(406)의 특정 영역에서 전기장의 세기를 감소시키는 것에 대한 것이다. "상부 전기장"이라고 표시된 화살표는 플로팅 게이트(412)의 상부의 IPD(406) 내에서 생기는 전기장을 가리키고 "모서리부 전기장"이라고 표시된 화살표는 플로팅 게이트(412)의 상부의 모서리부분 근처의 IPD(406) 내에서 생기는 전기장을 가리킨다. 일 실시예에서는 플로팅 게이트(412)의 상부에서의 전기장의 세기가 유전체 캡(408)으로 인하여 감소되어 플로팅 게이트(412)의 모서리부에서의 전기장의 세기보다 적거나 최소한 크지 않게끔 할 수 있다. 다만, 플로팅 게이트(412)의 상부에서의 전기장의 세기가 모서리부에서의 전기장의 세기보다 더 약해야 하는 것은 필수조건이 아니다. 예를 들어 유전체 캡(408)이 플로팅 게이트(412)의 상부에서의 전기장의 세기를 줄이는 역할을 할 수 있지만 이로 인해서 플로팅 게이트(412)의 모서리부에서의 전기장의 세기보다 더 약해질 필요는 없는 것이다. 플로팅 게이트의 상부에서의 전기장의 세기를 감소시키면 전체 성능에 큰 영향을 주지 않고도 전반적인 누설전류의 양을 줄일 수 있다.The techniques disclosed herein are directed to reducing the strength of an electric field in a particular region of the
도 5는 도 4a와 도 4b에 나타낸 메모리 셀을 제조하는 공정의 일부분으로서 일 실시예를 기술하는 흐름도이다. 도 6a 내지 도 6j는 제조 공정의 여러 단계에서의 메모리 셀을 도시한 것이다. 도 5의 공정은 도 4a 및 도 4b와 도 6a 내지 도6j의 도면부호와 관련하여 기술된다. 도 6a 내지 도 6j는 도 3을 선 A-A를 따라 절취한 단면도를 도시한 것이다. 이 예에서는 워드 라인을 따라서 본 단면에서 플로팅 게이트의 폭이 비교적 좁게 나타나 있지만 본 명세서에서 논의되는 원리는 비트 라인이나 비트 라인과 워드 라인 모두를 따라 봤을 때의 단면에서 플로팅 게이트의 폭이 좁은 경우에도 적용됨에 유의해야 한다. Figure 5 is a flow chart describing one embodiment as part of the process of manufacturing the memory cells shown in Figures 4A and 4B. 6A to 6J show memory cells at various stages of the manufacturing process. The process of Fig. 5 is described with reference to the reference numerals of Figs. 4A and 4B and Figs. 6A to 6J. Figs. 6A to 6J are cross-sectional views taken along line A-A of Fig. 3. Fig. Although the width of the floating gate in this cross section along the word line is shown in this example to be relatively narrow, the principle discussed herein is that even if the width of the floating gate in the cross section along the bit line or both the bit line and the word line is small It should be noted that it applies.
이 순서도에서는 모든 임플란트 단계들, 플로팅 게이트 스택사이의 에칭된 공간을 갭필(gap fill)하는 단계, 컨택트(contact)를 형성하는 단계, 금속화(metallization) 단계, 비아(via)를 형성하는 단계, 패시베이션(passivation) 단계 뿐만 아니라 제조 공정에서 잘 알려져 있는 다른 단계들은 기술되어 있지 않다. 이 발명에 따라 메모리를 제조하는 방법은 많이 있고 따라서 도 5에서 기술된 방법 외에도 다양한 방법이 사용될 수 있음을 고려하여 다른 발명을 할 수 있다. 플래쉬 메모리 칩은 코어(core) 메모리와 주변 회로를 포함하고 있겠지만 도 5에 나타낸 공정은 단지 코어 메모리를 제조하는 하나의 가능한 공정 레시피(process recipe)를 일반적인 용어들을 이용하여 기술하고자 하는 것에 불과하다.In this flow chart, all implant steps, gap fill of the etched space between floating gate stacks, formation of contacts, metallization, formation of vias, Other steps well known in the manufacturing process as well as the passivation step are not described. There are many methods of manufacturing the memory according to the present invention, and therefore, other inventions can be made considering that various methods other than the method described in FIG. 5 can be used. The flash memory chip may include a core memory and peripheral circuitry, but the process shown in FIG. 5 merely attempts to describe one possible process recipe for manufacturing the core memory using general terms.
도 5의 502 단계는 실리콘 기판(602) 위에 터널 산화물(tunnel oxide) 층(604)을 형성하는 것을 포함한다. 터널 산화물 층(604)은 게이트 유전체 층(410)을 형성하는 데에 이용될 것이다. 504 단계에서는 플로팅 게이트(412)를 형성하는데 이용되는 폴리실리콘 층(606)을 CVD, PVD, ALD나 다른 적합한 방법을 이용하여 산화물 층(604) 위에 증착시킨다. 505 단계에서는 폴리실리콘(606) 위에 제2산화물 층(608)을 형성한다. 제2산화물 층(608)은 유전체 캡(408)을 형성하는 데 이용될 것이다. 506 단계에서는 SiN 층이 제2산화물 층(608) 위에 증착된다. SiN 층은 CVD와 같은 방법에 의해 증착될 수 있다. 508 단계에서는 포토레지스트(photeresist)를 덧붙인다. 예를 들어, 비정질 실리콘 패턴(612)을 스페이서 공정을 이용하여 정의한다. 실리콘 패턴(612)은 508 단계에서 질화물 하드 마스크(nitride hard mask, 610)로 전사된다. 510 단계에서는 반응성 이온 에칭(reactive ion etching)과 같은 이방성 플라즈마 에칭(anisotropic plasma etching)을 이용하여 질화물 하드 마스크를 에칭하는 단계가 포함된다. 502 단계에서 510 단계를 거치고 나면 도 6a와 같이 되는데 에칭 후에도 남게 되는 실리콘 기판(402), 제1산화물 층(604), 폴리실리콘 층(606), 제2산화물 층(608), 질화물 하드 마스크(610) 및 비정질 실리콘 패턴(612)이 나타나 있다. Step 502 of FIG. 5 includes forming a
하드 마스크 층(610)을 에칭한 후 512 단계에서 포토레지스트(612)를 벗겨내면 하드 마스크 층(610)은 그 밑의 층들을 에칭하기 위한 마스크로 이용될 수 있다. 514 단계는 플로팅 게이트(412)의 스템부(412a)를 형성하기 위해 제2산화물 층(608)과 폴리실리콘(606)의 일부분을 에칭하는 것을 포함한다. 이 단계의 에칭은 각 평면층에 대하여 물리적 에칭과 화학적 에칭 사이에서 적절히 균형을 맞추어 이방성 플라즈마 에칭을 이용하여 수행할 수 있다. 에칭후 남게되는 제2산화물 층 부분이 유전체 캡(408)을 형성하게 된다. 폴리실리콘(606)이 적절한 깊이가 되도록 에칭을 멈추는 기술은 잘 알려져 있다. 에칭을 멈추기 위한 기술들은 본 명세서에서 전부 참조하여 원용하는 "Enhanced Endpoint Detection in Non-Volatile Memory Array Fabrication"이라는 제목으로 2007년 12월 19일에 출원된 미국특허출원 제11/960,485호와 "Composite Charge Storage Structure Formation In Non-Volatile Memory Using Etch Stop Technologies"라는 제목으로 2007년 12월 19일에 출원된 미국특허출원 제11/960,498호에서 찾을 수 있다. 512 단계에서 514 단계를 거친 후의 결과가 도 6b에 나타나 있는데 플로팅 게이트 스템부(412a)의 상부에 유전체 캡(408)을 가진 모양으로 형성되어 있다. After
516 단계에서는 TEOS(tetraethyl orthosilicate)와 같은 산화물계 스페이서(708)를 형성한다. 일 실시예에서는 등방성 증착 공정(isotropic deposition process)이 이용된다. 518 단계에서는 수직면에서는 남겨두고 수평면에서만 제거되도록 산화물 스페이서(708)를 에칭한다. 일 실시예에서는 이방성 에칭 공정이 산화물 스페이서 측벽(708)을 형성하는데 이용된다. 그 결과가 도 6c에 나타나 있는데 플로팅 게이트 스템부(412a)와 유전체 캡(408)의 측면의 둘레로 산화물 스페이서(708)가 형성되어 있다. In
516 단계에서 518 단계를 거치는 중에 또는 거친 후에 플로팅 게이트 스템부(412a)의 끝부분이 산화되어 플로팅 게이트 폴리의 상부에서 버즈 비크(bird's beak) 현상이 생길 수 있다. 플로팅 게이트 폴리실리콘이 산화되면 플로팅 게이트 스템부(412a)의 상부의 모서리부분을 둥글게 다듬는 역할을 하게 된다. 산화되는 시간과 반응을 잘 변화시키면 플로팅 게이트 스템부(412a)의 상부의 굴곡의 정도를 더 크거나 작게 만들 수 있다. 도 6j을 보면 플로팅 게이트(412)의 상부에서 버즈 비크(712)가 생겨 그 끝이 둥글게 된 것을 알 수 있다. 버즈 비크(712)는 실리콘 다이옥사이드로 이루어지므로 유전체로서 작용할 경향이 있을 수 있다. 버즈 비크(712)가 플로팅 게이트의 전체적인 높이와 스템부의 폭에 영향을 줄 수 있다는 것에 유의해야 한다. 그러므로 공정의 이전 단계에서 이러한 영향을 전보상해주어야 한다.During or after the
다음으로 산화물 스페이서(708)는 그대로 둔 채로 쉘로우 트렌치 분리(shallow trench isolation, 이하 'STI'라 함)를 위한 트렌치들을 형성한다. 520 단계에서는 산화물 스페이서(708)를 그대로 두고 폴리실리콘(606)의 하부, 제1산화물 층(604) 및 실리콘 기판(602)의 상부를 에칭한다. 에칭된 결과는 도 6d와 같다. 일 실시예에서는 낸드 스트링 사이에 STI를 형성하기 위해 기판(602) 안쪽으로 대략 0.2미크론 정도의 깊이까지 에칭하는데 이 때 트렌치의 바닥이 P웰의 상부 내에 위치한다.Next, the
522 단계에서는 PSZ(partially stabilized zirconia)나 SiO2와 같은 절연물(407)로 STI 트렌치들을 채우는데 CVD나 급속 ALD 또는 다른 방법을 이용하여 하드 마스크(610)의 맨 윗부분까지 채운다. 524 단계에서는 화학기계적 연마(chemical mechanical polishing, 이하 'CMP'라 함)나 다른 적합한 공정을 이용하여 SiN(610)까지 절연물(407)을 연마하여 편평하게 만든다. 도 6e는 522 단계에서 524 단계를 거친 후의 결과를 나타낸 것이다.In
526 단계에서는 STI 절연물(407)과 산화물 스페이서(708)를 에치백(etch back)한다. 527 단계에서는 질화물 하드 마스크(610)을 제거한다. 526 단계와 527 단계는 옵션 A와 옵션 B라고 표시된 것 중 어떤 순서로도 수행할 수 있다. 옵션 A를 먼저 설명한다. 526 단계에서는 IPD(inter-poly dielectric)를 증착하기 위한 준비단계로 STI 절연물(407)과 산화물 스페이서(708)를 에치백한다. 도 6f는 526 단계를 거친 후의 결과를 나타낸 것이다.In
527 단계에서는 SiN 층(610)을 벗겨낸다. 도 6g는 옵션 A를 거친 후의 결과를 나타낸 것이다. 에치백을 한 후에 질화물 하드 마스크(610)를 제거하면 유전체 캡(408)의 상부는 비교적 편평하게 된다. In
옵션 B에서는 STI 절연물(407)과 산화물 스페이서(708)를 에치백하는 단계(526)에 앞서 질화물 마스크(610)를 제거하는 단계(527)를 거친다. 도 6h는 옵션 B를 수행한 후의 결과를 나타낸 것이다. 에치백하기 전에 질화물 하드 마스크(610)를 제거하면 유전체 캡(408)의 상부는 비교적 둥글게 된다. 옵션 B를 사용할 때에는 에칭이 약간의 수평성분을 가질 수 있고 플로팅 게이트 스템부(412a)를 형성하는 폴리실리콘과 산화물 캡(408) 모두 조금씩 에칭될 수 있기 때문에 공정의 초기단계에서부터 플로팅 게이트 스템부(412a)의 폭을 최종 목표치보다 조금 더 넓게 잡아야 한다.Option B involves a
528 단계에서는 유전체 406과 같은 인터폴리 유전체를 형성하거나 증착한다. 이 유전체는 산화물과 질화물이 교대로 오는 컨포멀 층(conformal layer)을 포함할 수 있다. 예를 들면, ONO(oxide nitride oxide) 인터폴리 유전체가 사용된다. 일 실시예에서는 IPD가 질화물-산화물-질화물-산화물-질화물로 이루어진다. 528 단계를 거친 후의 결과가 도 6i에 나타나 있다. 도 6i에서는 유전체 캡(408)이 곡률을 가지는 것으로 그려져 있지만 곡률이 반드시 필요한 것은 아니라는 것에 유의해야 한다.In
530 단계에서는 컨트롤 게이트(워드 라인)을 증착한다. 530 단계는 폴리실리콘 층, 텅스텐 실리사이드(WSi) 층 및 실리콘 나이트라이드(SiN) 층을 증착하는 것을 포함할 수 있다. 컨트롤 게이트를 형성할 때에는 워드 라인들이 서로 분리되도록 포토리소그래피(photolithography)를 이용하여 낸드 체인에 수직한 스트립들의 패턴을 만든다. 530 단계에서는 여러 층들을 에칭하여 개개의 워드 라인을 형성하도록 순수하게 물리적인 에칭방법인 플라즈마 에칭, 이온 밀링(ion milling), 이온 에칭 또는 또 다른 적합한 공정을 이용하여 수행한다. In
532 단계에서는 N+ 소오스/드레인 영역(444)을 만들기 위해 임플란트 공정을 수행한다. 비소(arsenic)나 인(phosphorous) 임플란트가 이용될 수 있다. 일 실시예에서는 헤일로(halo) 임플란트도 이용된다. 다른 실시예에서는 급속열처리(rapid thermal anneal, 이하 'RTA'라 함)와 같은 열처리 공정이 수행된다. RTA 파라미터들의 예로 10초동안 섭씨 1000도로 가열하는 방법이 있다.In
도 4a는 옵션 B를 이용하여 유전체 캡(408)의 상부를 둥글게 만들 때 532 단계를 거친 후 도 3을 선 A-A를 따라 절취한 단면을 나타낸 것이다. 도 4b는 옵션 B를 이용한 경우에 있어서 532 단계를 거친 후 도 3을 선 B-B를 따라 절취한 단면을 나타낸 것이다.FIG. 4A is a cross-sectional view taken along line A-A of FIG. 3 after
앞서 기술된 구조와 공정들 외에도 본 발명의 기술적 사상에 속하는 대체적인 구조와 공정들이 많이 있다. 기존의 낸드형의 실시예에 있어서 한 가지 대체방법은 기존의 NMOS로 구현된 것과 비교하여 반대 극성의 바이어스(bias) 조건을 가지는 PMOS로 메모리 셀을 제조하는 것이다. 앞선 예에서는 기판은 실리콘으로 이루어져 있지만 갈륨 아르세나이드(gallium arsenide) 등과 같이 당해 기술 분야에서 잘 알려진 다른 물질들 역시 이용될 수 있다.Besides the structures and processes described above, there are many alternative structures and processes belonging to the technical idea of the present invention. In an existing NAND type embodiment, one alternative is to fabricate a memory cell with a PMOS having a bias condition of opposite polarity compared to that implemented with a conventional NMOS. In the foregoing examples, the substrate is made of silicon, but other materials well known in the art may also be used, such as gallium arsenide.
도 7은 비휘발성 기억 소자들의 다양한 구성들에 있어서 전기장의 세기를 플로팅 게이트 스템부의 폭에 대한 함수로 나타낸 그래프이다. 곡선 702는 도 3과 유사한 플로팅 게이트에 있어서 유전체 캡을 사용하지 않고 플로팅 게이트 바로 위의 IPD(406) 내에서 생기는 전기장의 세기를 나타낸 것이다. 전기장의 세기는 시뮬레이션에 근거하여 산출되었고 도 1c에서 "A"라고 표시된 화살표 끝의 위에 있는 IPD 내의 점에서의 전기장의 세기를 나타낸다. 유의할 것은 플로팅 게이트 스템부의 폭이 좁아질수록 전기장의 세기는 점점 커진다는 점이다. 게다가, 스템부의 폭이 200 옹스트롬(Å) 미만인 경우 전기장의 세기가 급격히 증가한다.FIG. 7 is a graph illustrating the strength of an electric field as a function of the width of a floating gate stem portion in various configurations of non-volatile storage elements.
곡선 704는 도 1c와 유사한 플로팅 게이트에 있어서 유전체 캡(408)을 사용하지 않고 플로팅 게이트 상부의 모서리부분의 IPD 내에서 생기는 전기장의 세기를 나타낸 것이다. 전기장의 세기는 시뮬레이션에 근거하여 산출되었고 도 1c에서 "2A"라고 표시된 양방향 화살표의 오른쪽 또는 왼쪽의 IPD 내의 점에서의 전기장의 세기를 나타낸다. 주어진 플로팅 게이트 스템부의 폭에 대하여 전기장의 세기가 모서리부(곡선 704)보다 스템부(곡선 702)에서 더 크다는 점에 주목하라.
포인트 706은 도 4a에 도시된 비휘발성 기억 소자와 유사한 반구형의 유전체 캡(408)을 사용한 경우에 있어서 도 4a의 "모서리부 전기장"이라고 표시된 플로팅 게이트 스템부(412a)의 상부의 모서리 부분의 IPD(406)에서 생기는 전기장의 세기를 나타낸 것이다. 플로팅 게이트(412)의 폭은 100 옹스트롬이다.
포인트 708은 도 4a에 도시된 비휘발성 기억 소자와 유사한 유전체 캡(408)을 사용한 경우에 있어서 도 4a의 "상부 전기장"이라고 표시된 플로팅 게이트 스템부(412a)의 맨위의 IPD(406)에서 생기는 전기장의 세기를 나타낸 것이다. 주목할 것은 플로팅 게이트의 끝에서의 전기장의 세기(포인트 708)가 플로팅 게이트 상부의 모서리부분에서의 전기장의 세기(포인트 706)보다 적다는 것이다. 게다가, 스템부(412a) 상부에서의 전기장의 세기가 감소되기 때문에 그 영역에서의 누설전류의 양도 감소된다.
플로팅 게이트 상부에서의 전기장의 세기를 감소시키면 전체 성능에 큰 영향을 주지 않고도 전체 누설전류의 양을 상당히 줄일 수 있다. 주목할 것은 일부 유전체 물질이 IPD에 부가되었지만 유전체의 전체적인 양은 많이 증가하지 않았다는 점이다. 따라서 플로팅 게이트와 컨트롤 게이트 간의 결합은 심한 영향을 받지 않는다. 그렇지만 누설전류가 가장 문제가 되는 부분에서의 누설전류의 양은 감소되었다.Reducing the intensity of the electric field above the floating gate can significantly reduce the amount of total leakage current without significantly affecting overall performance. Note that some dielectric materials have been added to the IPD, but the overall amount of the dielectric has not increased much. Therefore, the coupling between the floating gate and the control gate is not severely affected. However, the amount of leakage current at the point where leakage current is the most problematic has been reduced.
도 8a는 도 4a와 도 4b에 도시된 메모리 셀 제조 공정의 일부분에 대한 일 실시예를 보여주는 순서도이다. 도 9a 내지 도 9e는 도 8a의 여러 단계에서의 메모리 셀의 형태를 보여준다. 도 9a 내지 도 9e는 도 3을 선 A-A를 따라 절취한 단면을 나타낸 것이다. 이 예에서 플로팅 게이트는 워드 라인을 따라 자른 단면에서 보았을 때 비교적 폭이 좁은 모양을 하고 있지만 본 명세서에서 논의되는 원리는 비트 라인을 따라 자르거나 비트 라인과 워드 라인 모두를 따라 자른 단면에서 보았을 때 폭이 좁은 경우에도 적용될 수 있다는 점에 유의해야한다.FIG. 8A is a flowchart showing an embodiment of a part of the memory cell manufacturing process shown in FIGS. 4A and 4B. Figures 9A-9E show the shape of the memory cell at various stages of Figure 8A. Figs. 9A to 9E are cross-sectional views taken along line A-A of Fig. 3. Fig. In this example, the floating gate has a relatively narrow width when viewed in cross-section along the word line, but the principle discussed herein refers to the fact that the widths of the bit lines and the word lines, It should be noted that the present invention can also be applied to narrow cases.
도 8a에 나타낸 공정에서는 플로팅 게이트(412)의 상부에서 산소와 같은 물질을 임플란트하고 임플란트된 산소와 플로팅 게이트(412)의 폴리실리콘으로부터 유전체 캡(408)이 형성되도록 열처리(annealing)와 같은 공정에 의해서 플로팅 게이트(412)를 처리함으로써 유전체 캡(408)을 형성한다. 임플란트되는 물질이 반드시 산소일 필요는 없다. 일 실시예에서는 질소가 임플란트된다.8A, a material such as oxygen is implanted at the top of the floating gate 412, and a process such as annealing is performed to form a
도 8a의 공정에서는 플로팅 게이트(412)의 형성에 이용되는 초기 단계들은 나타나 있지 않다. 또한, 이 순서도에는 대부분의 초기 단계들, 스택들사이의 에칭된 부분의 갭필, 컨택트의 형성, 금속화, 비아 형성, 패시베이션 단계들뿐만 아니라 제조 공정에서 잘 알려진 다른 부분들도 나타나 있지 않다. 본 발명에 따라 메모리를 제조하는 방법이 많이 있으며 도 8a에서 기술된 방법 외에도 여러가지 방법이 사용될 수 있음을 고려하여 발명할 수 있다. 플래쉬 메모리 칩은 코어 메모리와 주변 회로들을 가지고 있지만 도 8a의 공정은 코어 메모리 어레이의 제조를 위한 하나의 가능한 공정 레시피를 일반적인 용어들로 기술한 것이다.In the process of FIG. 8A, the initial steps used for forming the floating gate 412 are not shown. Also, this flowchart does not show the most initial steps, the etching of etched portions between the stacks, the formation of contacts, the metallization, the via formation, the passivation steps as well as other parts well known in the manufacturing process. It can be invented considering that there are many methods of manufacturing the memory according to the present invention and that various methods other than the method described in FIG. 8A can be used. The flash memory chip has a core memory and peripheral circuits, but the process of Figure 8a describes in general terms one possible process recipe for manufacturing a core memory array.
902 단계는 플로팅 게이트를 형성하고 STI 구조를 위한 물질을 증착하는 단계이다. 도 9a는 STI 물질(407)이 플로팅 게이트(412) 주위에 증착된 후의 단계에서 두개의 메모리 셀을 보인 것이다. 구체적으로 도 9a는 기판(402) 위에 2개의 플로팅 게이트(412)가 형성되어 있는 것을 보여준다. 게이트 산화물(410)은 플로팅 게이트(412)와 기판(402) 사이에 형성되었다. 질화물 마스크(910)은 플로팅 게이트 스템부(412a) 위에서 제거되지 않고 아직 남아있다. 기판(402) 안까지 에칭하여 STI 트렌치를 만든 후 STI 물질(407)로 질화물 마스크(610)의 맨 위까지 트렌치를 채웠다. 도 9a에 나타낸 단계까지 메모리 셀을 형성하는 기술은 잘 알려져 있으므로 여기서는 자세히 논의하지 않는다.Step 902 is a step of forming a floating gate and depositing a material for the STI structure. Figure 9a shows two memory cells at a stage after the
904 단계는 나중에 유전체 캡(408)을 형성하는데 씨드 물질(seed material)의 역할을 하도록 플로팅 게이트(412)의 윗면으로부터 물질을 임플란트하는 단계이다. 이 실시예에서는 질화물 마스크(910)을 통하여 물질을 임플란트한다. 도 9b는 질화물 마스크(910)을 제자리에 둔 채로 플로팅 게이트 스템부(412a)의 상부로부터 씨드 물질(908)을 임플란트한 후의 메모리 셀을 나타낸 것이다. 뒤의 공정에서 씨드 물질(908)은 열처리와 같은 처리를 거쳐 유전체 캡(408)을 형성한다. 일 실시예에서는 씨드 물질(908)은 산소이다. 산소를 임플란트할 때에 SIMOX(separation by implanted oxygen)와 유사한 기술을 이용할 수 있다. SIMOX는 다량의 산소를 임플란트하고 고온의 열처리를 함으로써 SOI(silicon-on-insulator) 구조와 기판을 제조하기 위한 기술이다. 예를 들면, SIMOX 공정은 이온주입에너지를 선택하여 실리콘 기판의 원하는 깊이까지 산소 이온을 임플란트한다. 이온을 임플란트한 후에는 기판 내의 실리콘과 함께 산소 이온을 실리콘 다이옥사이드로 변환시키기 위해 열처리를 한다. SIMOX를 이용하여 실리콘 기판에 파묻힌 상태로 실리콘 다이옥사이드 층이 조심스럽게 컨트롤되어 형성되었다. 다만, SIMOX는 대개 기판의 특정 깊이에 파묻힌 실리콘 다이옥사이드 층을 만드는 데 사용되는 반면 본 기술은 플로팅 게이트(412) 상부에 유전체 캡(408)을 형성한다.Step 904 is a step of implanting material from the top surface of the floating gate 412 to serve as a seed material in forming the
씨드 물질(908)은 임플란트 공정을 적절히 컨트롤하여 SiN(910)을 통하여 임플란트될 수도 있다는 점을 유의해야 한다. 깊이와 농도는 에너지와 산소 도즈(dose)에 의해서 컨트롤될 수 있다. 깊이는 이온이 주입될 때의 에너지에 의해서 컨트롤된다. 씨드 물질(908)의 농도는 수직방향으로 볼 때 균일하지 않을 수 있다. 예를 들어 농도의 분포가 가우시안(Gaussian)에 근접할 수 있는데 임플란트할 때 사용되는 에너지를 적절히 선택함으로써 가우시안 분포의 피크가 플로팅 게이트 스템부(412a)의 표면 아주 가까이에서 형성되도록 할 수 있다. It should be noted that the
소오스/드레인 영역을 형성하기 위해 기판(402)에 이온을 임플란트한 후에 열처리와 같은 나중의 단계를 거치면서 산소가 실리콘 다이옥사이드로 변환되는 부작용이 발생한다. 원하면 추가의 단계를 수행하여도 무방하지만 씨드 물질(908)을 변환하는 단계를 반드시 추가해야하는 것은 아니라는 점에 유의해야 한다.There is a side effect that oxygen is converted into silicon dioxide through later steps such as heat treatment after ions are implanted into the substrate 402 to form the source / drain regions. It should be noted that additional steps may be performed if desired, but not necessarily the step of converting the
씨드 물질(908)은 반드시 산소일 필요는 없다. 다른 실시예에서는 씨드 물질(908)은 질소이다. 이 경우에 유전체 캡(408)은 SiN이 될 것이다. 일 실시예에서는 씨드 물질(908)은 산소와 질소를 모두 포함한다. 또한 다른 씨드 물질이 이용될 수도 있다.
한 구현예에서는 씨드 물질(908)에 부가하여 컨트롤 물질(control material)을 임플란트하여 유전체 캡(408)의 형성과정을 컨트롤한다. 컨트롤 물질로써 열처리 과정에서 유전체 캡(408)이 형성되는 속도를 컨트롤할 수도 있다. 예를 들면, 씨드 물질(908)로부터 실리콘 다이옥사이드가 형성되는 속도를 컨트롤하기 위해 산소와 함께 아르곤(argon)을 임플란트할 수 있다. 여기서 아르곤은 실리콘 다이옥사이드가 형성되는 속도를 증가시킬 수 있다. 한 구현예에서는 아르곤이 거의 남지 않거나 아예 남지 않도록 열처리와 같은 단계을 거치면서 아르곤을 날려버린다. 다른 구현예에서는 메모리 셀이 형성된 후에도 일부 아르곤이 남아있다.In one embodiment, in addition to the
906 단계에서는 SiN 마스크(910)을 벗겨낸다. 그 결과가 도 9c에 나타나 있다. 908 단계에서는 STI 물질(407)을 에치백한다. 그 결과가 도 9d에 나타나 있는데 STI 물질(407)이 게이트 유전체(410)의 높이까지 에치백되었음을 보여준다.In
910 단계에서는 유전체 406과 같은 인터폴리 유전체를 형성하거나 증착한다. 일례로 ONO(oxide nitride oxide) 인터폴리 유전체가 이용된다. IPD를 증착하는 단계는 적어도 부분적으로 유전체 캡(408)을 형성하도록 충분히 높은 온도까지 플로팅 게이트(412)에 있는 물질에 열을 가하는 역할을 할 수도 있다. 예를 들면, 플로팅 게이트(412)가 형성된 실리콘과 임플란트된 산소로부터 실리콘 다이옥사이드가 형성되기 시작할 수도 있다. 유의할 것은 임플란트된 산소의 일부는 IPD(406)이 형성된 후에도 플로팅 게이트(412)에 남아있을 수 있다는 것이다. 후의 고온의 공정들에서 이 산소는 실리콘 다이옥사이드로 변환될 수도 있다. 도 9e는 910 단계를 거친 후의 결과를 보여준다. 910 단계을 거친 후 컨트롤 게이트, 소오스/드레인 영역 및 메모리 셀의 다른 부분을 형성하기 위해 잘 알려진 단계들을 이용할 수 있다. In
912 단계에서는 씨드 물질(908)을 처리하여 씨드 물질(908)과 플로팅 게이트 스템부(412a) 상부에 있는 폴리실리콘으로부터 유전체 캡(408)을 형성한다. 산소를 씨드 물질로 하는 일 실시예에서는 임플란트된 산소와 플로팅 게이트(412)의 폴리실리콘으로부터 SiO2를 형성하기 위해 씨드 물질(908)을 충분히 고온까지 열을 가하는 공정 단계(process step)에 의해서 씨드 물질(908)이 처리된다. 이러한 결과를 얻기 위해 하나 또는 둘 이상의 공정 단계들을 거칠 수 있다는 것을 유의해야 한다. 앞서 논의한 바와 같이 IPD(406)을 형성하는 단계에서 적어도 부분적으로 씨드 물질(908)이 처리될 수도 있다.In
소오스/드레인 영역을 형성할 때 수행하는 열처리는 씨드 물질(908)을 처리하는 공정 단계의 한 예이다. 이와 같이 다른 목적으로 수행될 공정 단계가 유전체 캡(408)을 형성하기 위해 씨드 물질을 처리하는 역할을 한다. 보통 소오스/드레인 영역은 비소나 인과 같은 물질을 기판에 임플란트함으로써 형성된다. 임플란트한 후에 RTA와 같은 열처리 공정이 수행된다. RTA 파라미터들의 예로 10초동안 섭씨 1000도까지 가열하는 방법이 있다. 이러한 RTA를 거치면 산소와 같은 씨드 물질의 대부분을 SiO2로 변환하는 역할을 할 수도 있다. 다만, 씨드 물질(908)의 일부는 남을 수도 있다. 이렇게 남겨진 씨드 물질(908)은 다른 공정 단계에 의해서 처리될 수도 있다. 예를 들면 측벽 산화(sidewall oxidation) 공정 단계에서 씨드 물질(908)이 처리되어 적어도 부분적으로 유전체 캡(408)을 형성할 수 있다. 측벽 산화을 거치는 동안 고온의 화로에 넣어져 주변 산소 기체의 일부와 반응함으로써 노출된 표면은 산화하게 되는데 이렇게 산화된 표면은 보호층의 역할을 한다. 측벽 산화는 플로팅 게이트와 컨트롤 게이트의 가장자리를 둥글게 하는데에도 이용될 수 있다. 측벽 산화는 소오스/드레인 영역을 형성하기 전에 수행될 수 있음을 유의하라.The heat treatment performed in forming the source / drain regions is an example of a process step of processing the
도 8b는 도 4a와 도 4b에 나타낸 메모리 셀을 제조하는 공정의 일부분에 대한 일 실시예를 기술한 순서도이다. 도 8b의 공정은 도 8a의 공정을 대체할 수 있는 공정이다. 도 9f 내지 도 9g는 도 3을 선 A-A를 따라 절취한 단면으로서 도 8b에서 기술된 공정의 초기 단계에 따라 형성된 메모리 셀의 상태를 나타낸 것이다. 도 9d 내지도 9e는 도 8a의 공정에서 이미 논의한 바와 같이 공정의 뒷부분에서 형성된 메모리 셀의 상태를 나타낸 것이다. 이 예에서 플로팅 게이트는 워드 라인을 따라 자른 단면에서 보았을 때 비교적 폭이 좁은 모양을 하고 있지만 본 명세서에서 논의되는 원리는 비트 라인을 따라 자르거나 비트 라인과 워드 라인 모두를 따라 자른 단면에서 보았을 때 폭이 좁은 경우에도 적용될 수 있다는 점에 유의해야 한다. FIG. 8B is a flow chart illustrating one embodiment of a portion of the process for fabricating the memory cell shown in FIGS. 4A and 4B. The process of FIG. 8B is a process that can replace the process of FIG. 8A. Figures 9F-9G illustrate the state of a memory cell formed in accordance with the initial steps of the process described in Figure 8B, with the cross section taken along line A-A in Figure 3. Figures 9d-9e illustrate the state of a memory cell formed later in the process, as already discussed in the Figure 8a process. In this example, the floating gate has a relatively narrow width when viewed in cross-section along the word line, but the principle discussed herein refers to the fact that the widths of the bit lines and the word lines, It should be noted that the present invention can also be applied to narrow cases.
도 8b의 공정은 도 8a와 관련하여 이미 논의된 바 있는데 플로팅 게이트와 STI 물질을 902 단계에서 형성하는 것으로 시작한다. 그리고나서 904 단계에서는 SiN 마스크(910)을 벗겨낸다. 도 9f는 도 8b의 공정 중에서 904 단계를 거친 후 메모리 셀이 형성된 모습을 보여준다. The process of FIG. 8B has already been discussed with reference to FIG. 8A and begins with forming the floating gate and STI material in
926 단계에서는 유전체 캡(408)을 형성하기 위한 씨드 물질(908)을 플로팅 게이트 스템부(412a)의 상부로 임플란트한다. 도 9g는 926 단계가 끝난 후의 결과를 보여준다. 926 단계는 도 8a의 904 단계와 유사할 수 있다. 다만, 씨드 물질(908)이 SiN 마스크(910)을 통하는 대신에 직접 플로팅 게이트(412)의 폴리실리콘으로 임플란트되기 때문에 926 단계에서는 더 적은 임플란트 에너지가 사용될 수 있다. 일 실시예에서는 씨드 물질은 산소이고 다른 실시예에서는 씨드 물질은 질소이다. 일 실시예에서는 아르곤과 같은 컨트롤 물질도 임플란트된다. In
908 단계에서는 STI 물질(407)을 에치백하는데 그 결과는 도 9d에 나타나 있다. 910 단계에서는 IPD 물질(406)을 증착하는데 그 결과는 도 9e에 나타나 있다. 912 단계에서는 씨드 물질(908)을 처리하여 씨드 물질(908)과 플로팅 게이트 스템부(412a) 상부의 폴리실리콘으로부터 유전체 캡(408)을 형성한다. 912 단계는 도 8a와 관련하여 논의된 바 있다. In
도 8c는 도 4a와 도 4b에 나타낸 메모리 셀을 제조하는 공정의 일부분에 대한 일 실시예를 기술한 순서도이다. 도 8c의 공정은 도 8a와 도 8b의 공정을 대체할 수 있는 공정이다. 도 9h 내지 도 9i는 도 3을 선 A-A를 따라 절취한 단면으로서 도 8c에서 기술된 공정의 초기 단계들에 따라 형성된 메모리 셀을 나타낸 것이다. 도 8a의 공정에서 이미 논의한 바 있는 도 9d 내지 도 9e는 공정의 뒷부분에서 형성된 메모리 셀을 나타낸 것이다. 이 예에서 플로팅 게이트는 워드 라인을 따라 자른 단면에서 보았을 때 비교적 폭이 좁은 모양을 하고 있지만 본 명세서에서 논의되는 원리는 비트 라인을 따라 자르거나 비트 라인과 워드 라인 모두를 따라 자른 단면에서 보았을 때 폭이 좁은 경우에도 적용될 수 있다는 점에 유의해야 한다. FIG. 8C is a flow chart illustrating one embodiment of a portion of the process for fabricating the memory cell shown in FIGS. 4A and 4B. The process of FIG. 8C is a process that can replace the process of FIGS. 8A and 8B. Figures 9h-9i illustrate memory cells formed in accordance with the earlier steps of the process described in Figure 8c, with the cross-section taken along line A-A in Figure 3. Figures 9d through 9e, which have already been discussed in the process of Figure 8a, show memory cells formed later in the process. In this example, the floating gate has a relatively narrow width when viewed in cross-section along the word line, but the principle discussed herein refers to the fact that the widths of the bit lines and the word lines, It should be noted that the present invention can also be applied to narrow cases.
도 8c의 공정은 도 8a와 관련하여 이미 논의된 바 있는데 902 단계에서 플로팅 게이트(412)와 STI 물질(407)을 형성하는 것으로 시작된다. 904 단계에서는 SiN 마스크(910)을 벗겨낸다. The process of FIG. 8C has already been discussed with reference to FIG. 8A and begins with forming floating gate 412 and
다음으로, 944 단계에서 STI 물질(407)을 부분적으로 에치백한다. 944 단계를 거친 결과는 도 9h에 나타나 있는데 STI 물질(407)이 플로팅 게이트 스템부(412a)의 일부만을 노출시키도록 아래로 에칭되어 있다. 하지만, 플로팅 게이트 스템부(412a)의 아래부분과 플로팅 게이트 베이스부(412b)는 여전히 STI 물질(407)에 의해 덮여 있다. STI 물질(407)을 에치백하는 정확한 깊이는 중요하지 않다. 한 구현예에서는 씨드 물질을 부가시킬 때 플로팅 게이트 베이스부(412b)에 닿지 않도록 플로팅 게이트 베이스부(412b)까지 내려오기 전의 어느 한 지점에서 에칭을 멈춘다. 본 실시예에서는 플로팅 게이트 스템부(412a)의 상부가 노출되어 있고 산소를 매우 얕은 깊이까지만 임플란트하면 되기 때문에 산소를 임플란트할 때의 에너지는 비교적 낮게 유지될 수 있다는 점을 유의해야 한다. Next, in
946 단계에서는 STI 물질(407)을 에치백하여 플로팅 게이트 스템부(412a) 상부의 측면들이 노출되어 있는 상태에서 씨드 물질(908)을 플로팅 게이트 스템부(412a) 상부로 임플란트한다. 일 실시예에서는 씨드 물질은 산소이다. 다른 실시예에서는 씨드 물질은 질소이다. 일 실시예에서는 아르곤과 같은 컨트롤 물질도 임플란트된다. 도 9i는 946 단계를 거친 후의 결과를 보여준다. 이 구현예에서 유의할 것은 STI 에치백의 대부분이 임플란트 단계이전에 수행된다는 것이다. In
948 단계에서는 STI 물질(407)을 더 에치백한다. 이 단계에서 STI 물질(407)을 더 에치백할 때 STI 물질(407)의 윗부분에 임플란트되었을 수 있는 어떤 씨드 물질도 제거될 것이라는 점을 유의해야 한다. 도 9d는 948 단계를 거친 후의 결과를 나타낸 것이다. 910 단계에서는 IPD 층(406)을 증착시킨다. 도 9e는 IPD 층(406)을 증착시킨 후의 결과를 나타낸 것이다.In
912 단계에서는 씨드 물질(908)을 처리하여 씨드 물질(908)과 플로팅 게이트 스템부(412a) 상부에 있는 폴리실리콘으로부터 유전체 캡(408)을 형성한다. 912 단계는 도 8a와 관련하여 이미 논의한 바 있다. In
도 10은 하나 이상의 메모리 다이 또는 칩(1012)을 포함할 수 있는 비휘발성 기억 장치(1010)을 나타낸 것이다. 메모리 다이(1012)는 2차원 또는 3차원의 메모리 셀 어레이(1000), 컨트롤 회로(1020) 및 읽기/쓰기 회로(1030A, 1030B)를 포함한다. 일 실시예에서는 여러 주변 회로들에 의한 메모리 어레이(1000)로의 액세스는 어레이의 마주보는 반대측에서 각각 대칭적으로 구현되어 각각의 측면에서의 액세스 라인과 회로들의 밀도를 절반으로 감소시킬 수 있다. 읽기/쓰기 회로(1030A, 1030B)는 메모리 셀의 한 페이지를 병렬적으로 읽거나 프로그램할 수 있도록 다중의 센스 블록(300)을 포함한다. 메모리 어레이(1000)는 행 디코더(1040A, 1040B)를 거쳐 워드 라인과 열 디코더(1042A, 1042B)를 거쳐 비트 라인에 의해 어드레싱할 수 있다. 전형적인 실시예에서는 컨트롤러(1044)는 하나 이상의 메모리 다이(1012)가 포함된 동일한 메모리 장치(1010)(예를 들어 탈부착가능한 저장 카드나 패키지)에 포함된다. 호스트와 컨트롤러 간의 명령들과 데이터들은 라인 1032를 거쳐 전달되고 컨트롤러와 하나 이상의 메모리 다이(1012) 사이에서는 라인 1034를 거쳐 전달된다. 한 구현예로 여러개의 칩(1012)들을 포함하도록 구현할 수 있다.FIG. 10 illustrates a
컨트롤 회로(1020)는 읽기/쓰기 회로(1030A, 1030B)와 협력하여 메모리 어레이(1000) 상에서 메모리 작업들을 수행한다. 컨트롤 회로(1020)는 상태 머신(state machine, 1022), 온칩 어드레스 디코더(1024) 및 전력 컨트롤 모듈(1026)을 포함한다. 상태 머신(1022)은 칩레벨에서 메모리 작업들을 컨트롤한다. 온칩 어드레스 디코더(1024)는 호스트나 메모리 컨트롤러에 의해 사용되는 주소를 디코더들(1040A, 1040B, 1042A, 1042B)에 의해 사용되는 하드웨어 주소로 변환시키는 어드레스 인터페이스를 제공한다. 전력 컨트롤 모듈(1026)은 메모리 동작시 워드 라인과 비트 라인에 제공되는 전력과 전압을 컨트롤한다. 일 실시예에서는 전력 컨트롤 모듈(1026)은 공급 전압보다 더 큰 전압을 만들 수 있는 하나 이상의 차지 펌프(charge pump)를 포함한다.The
일 실시예에서는 컨트롤 회로(1020), 전력 컨트롤 회로(1026), 디코더 회로(1024), 상태 머신 회로(1022), 디코더 회로(1042A, 1042B, 1040A, 1040B), 읽기/쓰기 회로(1030A, 1030B), 컨트롤러(1044)의 어떤 조합도 하나 이상의 관리 회로(managing circuits)로 표시되어 질 수 있다.In one embodiment, a
도 11은 메모리 셀 어레이(1000)의 전형적인 구조를 나타낸 것이다. 일 실시예에서는 메모리 셀 어레이는 M개의 메모리 셀 블록들로 나뉜다. 플래쉬 EEPROM 시스템에서는 일반적인 것처럼 블록은 소거하는 단위이다. 즉, 각 블록은 함께 소거되는 메모리 셀의 최소 개수를 가진다. 각 블록은 대개 몇 개의 페이지들로 나뉜다. 하나의 페이지는 프로그램하는 단위이다. 일반적으로 데이터의 하나 이상의 페이지들이 메모리 셀의 한 행에 저장된다. 한 페이지는 하나 이상의 섹터를 가질 수 있다. 하나의 섹터는 유저 데이터와 오버헤드 데이터를 포함한다. 오버헤드 데이터는 일반적으로 섹터의 유저 데이터로부터 계산되는 에러 정정 코드(error correction code, 이하 'ECC'라 함)를 포함한다. 컨트롤러의 한 부분이 데이터가 메모리 어레이로 프로그램될 때 ECC를 계산하고 메모리 어레이에서 읽혀질 때 ECC를 검사한다. ECC, 다른 오버헤드 데이터 및 이들 모두는 관련된 유저 데이터와 다른 페이지, 심지어 다른 블록에 저장된다. 유저 데이터 섹터는 자기 디스크 드라이브의 섹터 싸이즈에 따라 일반적으로 512 바이트를 가진다. 한 블록은 많은 수의 페이지들로 만들어지는데 예를 들어 8 페이지부터 32, 64, 128 페이지 또는 그 이상의 페이지들로 만들어진다. 다른 싸이즈의 블록들과 배치들 역시 사용될 수 있다.11 shows a typical structure of the
또 다른 실시예에서는 비트 라인들이 홀수 비트 라인과 짝수 비트 라인으로 나뉜다. 홀수/짝수 비트 라인 구조에서는 공통의 워드 라인과 홀수 비트 라인에 연결된 메모리 셀들이 한번에 프로그램되고 공통의 워드 라인과 짝수 비트 라인에 연결된 메모리 셀들이 한번에 프로그램된다.In yet another embodiment, the bit lines are divided into an odd bit line and an even bit line. In an odd / even bit line structure, memory cells connected to a common word line and an odd bit line are programmed at a time, and memory cells connected to a common word line and an even bit line are programmed at one time.
도 11은 메모리 어레이(1000)의 i번째 블록을 자세하게 나타낸 것이다. 블록 i는 64개의 워드 라인(WL0-WL63), 2개의 더미(dummy) 워드 라인(WL_d0, WL_d1), 드레인측 선택 라인(SGD) 및 소오스측 선택 라인(SGS)을 포함한다. 각 낸드 스트링의 한쪽 끝은 드레인 선택 게이트를 거쳐 해당 비트 라인에 연결되고 다른쪽 끝은 소오스 선택 게이트를 거쳐 소오스 라인에 연결된다. 64개의 데이터 워드 라인과 2개의 더미 워드 라인이 있기 때문에 각 낸드 스트링은 64개의 메모리 셀과 2개의 더미 메모리 셀을 포함한다. 다른 실시예에서는 낸드 스트링이 64개의 데이터 메모리 셀과 2개의 더미 메모리 셀보다 더 많거나 적은 메모리 셀을 가질 수 있다. 데이터 메모리 셀은 유저 데이터나 시스템 데이터를 저장할 수 있다. 더미 메모리 셀들은 일반적으로 유저 데이터나 시스템 데이터를 저장하는 데 이용되지 않는다. 어떤 실시예에서는 더미 메모리 셀은 포함되지 않는다.11 shows the i-th block of the
도 12는 센스 모듈(1280)이라고 하는 코어부(core portion)와 공유부(common portion, 1290)로 구분되어 지는 개개의 센스 블록(300)의 블록선도를 나타낸 것이다. 일 실시예에서는 각 비트 라인마다 분리된 센스 모듈(1280)과 여러 개의 센스 모듈 집합에 대해 하나의 공유부(1290)를 가질 것이다. 일례로 하나의 센스 블록은 하나의 공유부(1290)와 8개의 센스 모듈(1280)을 포함한다. 각 센스 모듈은 한 그룹으로서 데이터 버스(1272)를 통해 관련된 공유부와 통신할 것이다. 더 자세한 사항에 대해서는 본 명세서에서 전부 참조하여 원용하는 미국특허출원공개 제2006/0140007호를 참조하길 바란다.12 is a block diagram of an individual sense block 300 divided into a core portion called a
센스 모듈(1280)은 연결된 비트 라인에서 전도되는 전류값이 미리 정해진 문턱값의 위인지 아래인지를 결정해주는 센스 회로(1270)로 이루어진다. 어떤 실시예에서는 센스 모듈(1280)은 흔히 센스 앰프(sense amplifier)라고 하는 회로를 포함한다. 센스 모듈(1280)은 연결된 비트 라인의 전압 조건을 설정하는데 이용되는 비트 라인 래치(bit line latch, 1282)를 포함한다. 예를 들면, 비트 라인 래치(1282)에 래치된 미리 정해진 상태로 인해 래치에 연결된 비트 라인은 Vdd와 같은 프로그램 금지(program inhibit) 상태로 고정되는 결과가 된다. The
공유부(1290)는 프로세서(1292), 일련의 데이터 래치들(1294) 및 데이터 래치들과 데이터 버스(1220)를 결합시켜주는 입출력 인터페이스(1296)로 구성된다. 프로세서(1292)는 계산을 수행한다. 예를 들어, 그 기능중의 하나는 메모리 셀에 기억된 데이터를 센스(sense)하여 결정하고 일련의 데이터 래치들에 그 데이터를 저장하는 것이다. 일련의 데이터 래치들(1294)은 읽기 작업시 프로세서(1292)에 의해 결정된 데이터 비트들을 저장하는데에 이용된다. 또한 프로그램 동작시 데이터 버스(1220)로부터 받아온 데이터 비트들을 저장하는데에도 이용된다. 여기서 데이터 버스에서 받아온 데이터란 메모리에 프로그램될 데이터를 말한다. 입출력 인터페이스(1296)는 데이터 래치(1294)와 데이터 버스(1220) 간에 인터페이스를 제공한다.The shared
읽기 또는 센스 작업시 어드레싱된 셀에 각각 다른 컨트롤 게이트 전압을 공급하도록 컨트롤해주는 상태 머신(1022)에 의해서 시스템의 작업이 컨트롤된다. 메모리에서 지원하는 여러가지 메모리 상태들에 상응하는 미리 정해진 여러가지 컨트롤 게이트 전압들을 단계적으로 가해주면 센스 모듈(1280)이 이들 전압 중에서 하나를 트립(trip)하여 데이터 버스(1272)를 통해 프로세서(1292)로 출력을 내보낸다. 이때 프로세서(1292)는 센스 모듈이 트리핑(tripping)되었음을 알려오면 입력 라인(1293)을 통해 상태 머신으로부터 가해는 컨트롤 게이트 전압에 대한 정보를 고려하여 결과적인 메모리 상태를 결정한다. 그 다음에 메모리 상태에 대한 이진(binary) 코드를 인코딩하여 생긴 데이터 비트값들을 데이터 래치들(1294)에 저장한다. 또 다른 실시예에서는 코어부는 센스 모듈(1280)의 출력을 래치하기 위한 래치로서 뿐만 아니라 앞서 설명한 비트 라인 래치로서 이중적인 역할을 한다.The operation of the system is controlled by a state machine 1022 which controls the addressed cells to supply different control gate voltages during a read or sense operation. Stepwise application of predetermined control gate voltages corresponding to various memory states supported in the memory causes the
어떤 구현예에서는 다중의 프로세서(1292)들이 포함될 것으로 예상된다. 일 실시예에서는 각 프로세서(1292)는 도 12에는 나타나 있지 않지만 하나의 출력 라인을 포함하고 각 출력 라인들은 함께 연결 논리함(wired-OR)에 연결될 것이다. 다른 실시예에서는 출력 라인을 연결 논리합에 연결시키기 전에 반전(inverted)시킨다. 이렇게 구성하면 연결 논리합 라인을 받는 상태 머신이 프로그램되는 모든 비트들이 원하는 레벨에 도달했는지를 결정할 수 있기 때문에 프로그램 검증 프로세스(program verification process) 도중에 프로그램 프로세스(programming process)가 완료된 때를 빨리 결정할 수 있게 해준다. 예를 들면, 각각의 비트가 원하는 레벨값에 도달하면 논리값 '0'(또는 반전되어 논리값 '1')이 연결 논리합에 내보내진다. 모든 비트들이 데이터 0(또는 반전되어 데이터 1)을 내보내면 상태 머신은 프로그램 프로세스를 끝내야된다는 것을 알게된다. 각 프로세서가 8개의 센스 모듈과 통신하는 형태의 실시예에서는 상태 머신이 연결 논리합 라인을 8번 읽어야될 필요가 있을 수 있고 또는 상태 머신이 연결 논리합 라인을 단 한번만 읽을 필요가 있도록 관계된 비트 라인들의 결과값들을 누적시키는 논리 회로를 프로세서(1292)에 추가할 수 있다.
프로그램 프로세스나 검증 프로세스 중에는 프로그램할 데이터가 데이터 버스(1220)로부터 일련의 데이터 래치들(1294)에 저장된다. 프로그램 작업은 상태 머신에 의해 컨트롤되어 어드레싱된 메모리 셀의 컨트롤 게이트에 가해지는 일련의 프로그래밍 전압 펄스들로 이루어진다. 각 프로그래밍 펄스들에 이어 프로그램된 메모리 셀이 원하는 상태로 프로그램되었는지를 검증하는 프로세스를 거친다. 프로세서(1292)가 원하는 메모리 상태에 대하여 검증된 메모리 상태를 관찰한다. 두 상태가 일치하면 프로세서(1292)는 그 비트 라인이 프로그램 금지를 위한 상태로 고정되도록 비트 라인 래치(1282)를 설정한다. 이렇게 함으로써 그 메모리 셀의 컨트롤 게이트에 프로그래밍 펄스들이 가해지더라도 비트 라인에 연결된 메모리 셀이 더 이상 프로그램되는 것을 방지한다. 다른 실시예에서는 초기에 프로세서가 비트 라인 래치(1282)에 초기값을 로드(load)하고 센스 회로가 검증 프로세스 중에 프로그램 금지값으로 비트 라인 래치를 설정한다.During a program or verification process, data to be programmed is stored in a series of data latches 1294 from the
데이터 래치 스택(1294)은 각 센스 모듈에 상응하는 데이터 래치들의 스택을 가진다. 일 실시예에서는 센스 모듈(1280) 당 3개에서 5개(또는 또다른 개수)의 데이터 래치들이 존재한다. 일 실시예에서는 래치들은 각각 1비트이다. 다른 구현예에서는 반드시 그렇진 않지만 쉬프트 레지스터(shift register)로 구현되어 데이터 버스(1220)를 위해 기억된 병렬 데이터(parallel data)가 직렬 데이터(serial data)로 변환되고 또한 직렬 데이터가 병렬 데이터로 변환되도록 한다. 선호되는 일 실시예에서는 데이터의 한 블록이 직렬 전송에 의해 입출력될 수 있도록 메모리 셀의 읽기/쓰기 블록에 상응하는 모든 데이터 래치들이 함께 연결되어 블록 쉬프트 레지스터를 형성할 수도 있다. 특히 일련의 데이터 래치들이 전체 읽기/쓰기 블록을 위한 하나의 쉬프트 레지스터의 일부인 것처럼 각 데이터 래치들이 직렬로 데이터 버스를 통하여 데이터를 쉬프트시킬 수 있도록 읽기/쓰기 모듈들의 뱅크를 맞춘다.The data latch
읽기 작업과 센스 앰프에 대한 추가적인 정보는 (1) 미국특허 제7,196,931호 "Non-Volatile Memory And Method With Reduced Source Line Bias Errors", (2) 미국특허 제7,023,736호 "Non-Volatile Memory And Method with Imporved Sensing", (3) 미국특허출원공개 제2005/0169082호, (4) 미국특허 제7,196,928호 "Compensating for Coupling During Read Operations of Non-Volatile Memory", (5) 2006년 7월 20일에 간행된 미국특허출원공개 제2006/0158947호 "Reference Sense Amplifier For Non-Volatile Memory"에서 찾을 수 있다. 앞에서 열거된 5개의 특허문헌들은 본 명세서에서 전부 참조하여 원용한다.Additional information on read operations and sense amplifiers can be found in (1) U.S. Patent No. 7,196,931 entitled " Non-Volatile Memory And Method With Reduced Source Line Bias Errors ", (2) U.S. Patent No. 7,023,736 Sensing ", (3) U.S. Patent Application Publication No. 2005/0169082, (4) U.S. Patent No. 7,196,928 entitled" Compensating for Coupling During Read Non-Volatile Memory " U.S. Patent Application Publication No. 2006/0158947 entitled " Reference Sense Amplifier For Non-Volatile Memory ". The five patents listed above are hereby incorporated by reference in their entirety.
앞서의 본 발명의 실시예들에 관한 상세한 설명은 도해와 기술을 위한 목적으로 제공되었다. 완전한 형태를 개시하려고 한다거나 본 발명을 개시되어 있는 자세한 형태로 한정하려고 하는 것은 아니다. 앞에서 교시된 바에 비추어 많은 수정과 변형이 가능하다. 앞서 기술된 실시예들은 본 발명과 발명의 실제 응용에 대한 실시예들의 원리들을 가장 잘 설명하여 본 기술분야의 숙련된 기술자들이 현재 고려하고 있는 특정한 용도로 다양한 실시예와 다양한 변형으로서 본 발명을 가장 잘 이용하게 하고자 선택된 것이다. 본 발명의 범위는 본 명세서에 첨부된 청구항들에 의해서 정의되도록 하였다. The foregoing detailed description of the embodiments of the invention has been presented for purposes of illustration and description. It is not intended to be exhaustive or to limit the invention to the precise forms disclosed. Many modifications and variations are possible in light of the foregoing teachings. The foregoing embodiments are provided to best illustrate the principles of the embodiments of the present invention and the practical application of the invention to those skilled in the art, It is selected to use well. The scope of the invention is defined by the claims appended hereto.
Claims (15)
상기 플로팅 게이트의 상부에 유전체 캡(dielectric cap)을 형성하는 단계(505, 514, 904, 912, 926, 946), 상기 플로팅 게이트의 상부에 상기 유전체 캡의 형성은 상기 플로팅 게이트의 상부로 제1 물질 및 제2 물질을 임플란트(implant)하는 것을 포함하고, 이후 상기 제1 물질은 프로세싱되어 상기 실리콘 및 상기 제1 물질로부터 상기 유전체 캡을 형성하며, 상기 제2 물질은 상기 유전체 캡의 형성을 제어하는 것을 특징으로 하며;
상기 유전체 캡의 위와 상기 플로팅 게이트의 상기 적어도 두 개의 측면 주위에 게이트간 유전체 층(inter-gate dielectric layer)을 형성하는 단계(528); 및
상기 플로팅 게이트 위에 컨트롤 게이트를 형성하는 단계(530)
를 포함하며,
상기 게이트간 유전체 층은 상기 플로팅 게이트와 상기 컨트롤 게이트를 분리하는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법. Forming (504, 514, 520, 902) a floating gate having an upper portion and at least two sides, the floating gate being formed of silicon;
(505, 514, 904, 912, 926, 946) on top of the floating gate, forming a dielectric cap on top of the floating gate, Wherein the first material is processed to form the dielectric cap from the silicon and the first material, and wherein the second material controls the formation of the dielectric cap. ≪ RTI ID = 0.0 >;≪ / RTI >
Forming (528) an inter-gate dielectric layer over the dielectric cap and around the at least two sides of the floating gate; And
Forming a control gate over the floating gate (530)
/ RTI >
Wherein the inter-gate dielectric layer separates the floating gate and the control gate.
상기 제1 물질은 산소이며; 그리고
상기 유전체 캡을 형성하는 단계는,
상기 임플란트된 산소 및 상기 플로팅 게이트를 형성하는 실리콘으로부터 상기 유전체 캡을 형성하기 위해, 상기 플로팅 게이트를 가열하는 단계를 포함하는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법. The method according to claim 1,
The first material is oxygen; And
Wherein forming the dielectric cap comprises:
Heating the floating gate to form the dielectric cap from the silicon forming the implanted oxygen and the floating gate. ≪ RTI ID = 0.0 > 11. < / RTI >
상기 플로팅 게이트를 형성하는 단계는 하드 마스크를 이용하는 단계를 포함하며; 그리고
상기 플로팅 게이트의 상부에 산소를 임플란트하는 단계는 상기 하드 마스크를 통하여 산소를 임플란트하는 단계를 포함하는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법. 3. The method of claim 2,
Wherein forming the floating gate comprises using a hard mask; And
Implanting oxygen on top of the floating gate comprises implanting oxygen through the hard mask. ≪ RTI ID = 0.0 > 15. < / RTI >
STI(Shallow Trench Isolation) 구조를 위한 절연 물질을 증착하는 단계와, 상기 절연 물질은 상기 플로팅 게이트의 상기 적어도 두 개의 측면을 둘러싸며;
상기 플로팅 게이트 위에 있는 하드 마스크의 높이(level)까지 상기 절연 물질을 평탄화하는 단계와; 그리고
상기 플로팅 게이트 위로부터 상기 하드 마스크를 제거하는 단계를 더 포함하며,
상기 플로팅 게이트의 상부에 산소를 임플란트하는 단계는, 상기 하드 마스크를 제거한 후, 그리고 상기 플로팅 게이트의 상기 적어도 두 개의 측면으로부터 상기 절연 물질을 제거하기 전에 수행되는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법. 3. The method of claim 2,
Depositing an insulating material for a shallow trench isolation (STI) structure, the insulating material surrounding the at least two sides of the floating gate;
Planarizing the insulating material to a level of the hard mask over the floating gate; And
Further comprising removing the hard mask from above the floating gate,
Implanting oxygen on top of the floating gate is performed after removing the hard mask and before removing the insulating material from the at least two sides of the floating gate. Way.
STI(Shallow Trench Isolation) 구조를 위한 절연 물질을 증착하는 단계와, 상기 절연 물질은 상기 플로팅 게이트의 상기 적어도 두 개의 측면을 둘러싸며;
상기 플로팅 게이트 위에 있는 하드 마스크의 높이(level)까지 상기 절연 물질을 평탄화하는 단계와;
상기 플로팅 게이트 위로부터 상기 하드 마스크를 제거하는 단계와; 그리고
상기 플로팅 게이트의 상기 적어도 두 개의 측면의 적어도 일부를 노출시키도록, 상기 절연 물질의 일부를 에치백(etch back)하는 단계를 더 포함하며,
상기 플로팅 게이트의 상부에 산소를 임플란트하는 단계는, 상기 절연 물질의 일부를 에치백한 이후에 수행되는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법. 3. The method of claim 2,
Depositing an insulating material for a shallow trench isolation (STI) structure, the insulating material surrounding the at least two sides of the floating gate;
Planarizing the insulating material to a level of the hard mask over the floating gate;
Removing the hard mask from above the floating gate; And
Further comprising etch back a portion of the insulating material to expose at least a portion of the at least two sides of the floating gate,
Wherein implanting oxygen onto the floating gate is performed after a portion of the insulating material is etched back. ≪ RTI ID = 0.0 > 18. < / RTI >
상기 컨트롤 게이트를 형성하는 단계는 상기 플로팅 게이트의 상기 적어도 두 개의 측면의 주위에 상기 컨트롤 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법. 6. The method according to any one of claims 1 to 5,
Wherein forming the control gate further comprises forming the control gate around the at least two sides of the floating gate. ≪ RTI ID = 0.0 > 15. < / RTI >
상기 플로팅 게이트(412)의 위에 그리고 상기 플로팅 게이트의 상기 측면들 주위에 있는 컨트롤 게이트(404)와; 그리고
상기 플로팅 게이트(412)와 상기 컨트롤 게이트(404) 사이에 있는 게이트간 유전체(406, 408)를 포함하며, 상기 게이트간 유전체는 상기 플로팅 게이트(412) 위의 유전체 캡(408), 및 상기 플로팅 게이트(412) 위에 그리고 상기 플로팅 게이트(412) 주위에 있는 유전체 물질 층(406)을 포함하며,
상기 플로팅 게이트와 상기 컨트롤 게이트가 서로 다른 전압에 있을 때 상기 게이트간 유전체 내에 전기장이 존재하고, 상기 유전체 캡은 상기 플로팅 게이트의 상부에서 상기 게이트간 유전체 내의 전기장의 세기가 상기 플로팅 게이트의 상기 측면들 상에서 상기 게이트간 유전체 영역 내의 전기장의 세기와 동일하거나 더 작도록 형태가 만들어지는
비휘발성 기억 장치. A floating gate 412 having top and sides;
A control gate (404) above the floating gate (412) and around the sides of the floating gate; And
And an inter-gate dielectric (406, 408) between the floating gate (412) and the control gate (404), the inter-gate dielectric comprising a dielectric cap (408) on the floating gate (412) A layer of dielectric material 406 over and around the floating gate 412,
Wherein an electric field is present in the inter-gate dielectric when the floating gate and the control gate are at different voltages and wherein the dielectric cap has an intensity of an electric field in the inter-gate dielectric above the floating gate, Lt; RTI ID = 0.0 > dielectric < / RTI >
Nonvolatile storage.
상기 유전체 캡의 수직 방향의 두께에 의해, 상기 게이트간 유전체 내에서의 전기장의 세기의 피크값은 상기 플로팅 게이트의 측면들에서 발생하는 것을 특징으로 하는 비휘발성 기억 장치. 10. The method of claim 9,
Wherein a thickness of the dielectric cap in the vertical direction causes a peak value of the strength of the electric field in the inter-gate dielectric to occur at the sides of the floating gate.
상기 유전체 캡은 실리콘 다이옥사이드(silicon dioxide)를 포함하는 것을 특징으로 하는 비휘발성 기억 장치. 10. The method of claim 9,
RTI ID = 0.0 > 1, < / RTI > wherein the dielectric cap comprises silicon dioxide.
상기 유전체 캡은 구부러진 상부(curved top)를 갖는 것을 특징으로 하는 비휘발성 기억 장치. 10. The method of claim 9,
Wherein the dielectric cap has a curved top. ≪ RTI ID = 0.0 > 18. < / RTI >
상기 유전체 캡의 상부는 평평한 상부를 갖는 것을 특징으로 하는 비휘발성 기억 장치. 10. The method of claim 9,
Wherein an upper portion of the dielectric cap has a flat upper portion.
상기 유전체 캡의 상부는 곡률 반경(radius of curvature)을 갖는 구부러진 형상을 가지며, 상기 유전체 캡에 가장 근접하는 상기 플로팅 게이트의 부분의 폭은 상기 유전체 캡의 곡률 반경의 두 배인 것을 특징으로 하는 비휘발성 기억 장치. 10. The method of claim 9,
Wherein the top of the dielectric cap has a curved shape with a radius of curvature and wherein the width of the portion of the floating gate closest to the dielectric cap is twice the radius of curvature of the dielectric cap. store.
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