KR101578266B1 - Wafer Level Chip Scale Light Emitting Diode Package - Google Patents

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Abstract

본 발명은 LED 패키지에 관한 것으로서, 웨이퍼 단위로 일괄 제조가 가능하면서 한층 간소화된 공정을 통해 집적도와 생산성을 증대시킬 수 있고, LED 칩과 패키지의 크기가 동일한 칩 스케일 패키지(Chip Scale Package) 구조의 LED 패키지를 제공하기 위한 것이다. 본 발명의 LED 패키지는 전기적으로 부도체인 캐리어기판, 웨이퍼본딩 전에 캐리어기판에 형성하여 LED 칩 내부 아래에 위치하게 될 제1비아와 제2비아, 1형에피층, 활성층 및 2형에피층을 포함하는 에피층이 형성된 성장기판, 상기 성장기판에 형성하여 1형에피층과 2형에피층과 전기적으로 연결된 제1전극층과 제2전극층, 상기의 성장기판과 캐리어기판을 웨이퍼본딩 하기 위해 상기의 제1비아와 제2비아를 포함하는 캐리어기판에 형성된 본딩층 및 상기의 캐리어기판에 형성하여 제1전극층과 제2전극층과 전기적으로 연결된 제1전극패드와 제2전극패드를 포함한다.[0001] The present invention relates to an LED package, which can be manufactured in batches on a wafer-by-wafer basis and can increase the integration degree and productivity through a simplified process, and has a chip scale package structure To provide an LED package. The LED package of the present invention includes an electrically non-conductive carrier substrate, a first via and a second via formed on the carrier substrate before wafer bonding and positioned under the LED chip, a first type of first layer, an active layer and a second type of layer A first electrode layer and a second electrode layer formed on the growth substrate and electrically connected to the first layer and the second layer, and a second electrode layer formed on the growth layer, the first electrode layer and the second electrode layer being formed on the growth substrate, A bonding layer formed on a carrier substrate including a first via and a second via, and a first electrode pad and a second electrode pad formed on the carrier substrate and electrically connected to the first electrode layer and the second electrode layer.

Description

웨이퍼 레벨 칩 스케일 발광다이오드 패키지 {Wafer Level Chip Scale Light Emitting Diode Package}[0001] The present invention relates to a wafer level chip scale light emitting diode package,

본 발명은 Light Emitting Diode(LED) 패키지(package)에 관한 것으로, 구체적으로는 웨이퍼 단위로 일괄 제조가 가능하면서 한층 간소화된 공정을 통해 집적도와 생산성을 증대시킬 수 있고, LED 칩(chip)과 패키지의 크기가 동일한 칩 스케일 패키지(Chip Scale Package: CSP) 구조의 LED 패키지 및 그 제조방법에 대한 것이다.The present invention relates to a Light Emitting Diode (LED) package, and more specifically, it can be manufactured in batches on a wafer-by-wafer basis, while increasing the degree of integration and productivity through a simplified process, The present invention relates to an LED package having a chip scale package (CSP) structure having the same size and a manufacturing method thereof.

LED는 기존의 백열등 및 형광등과 같은 광원에 비해 수명이 길고 전력 소모가 적으며, 전기 에너지를 빛 에너지로 직접 변환하기 때문에 발광효율이 높고 안전성, 친환경, 다양한 색상의 구현 등의 장점을 갖고 있다. 그래서 LED는 디스플레이, 차량용 전조등, 가로등, 신호등, 광통신용 광원, 장식용 조명 등 다양한 분야에 적용되고 있다. 이와 더불어 전자산업의 발전에 따라 LED 응용제품에 대한 고출력화, 고휘도화, 저가격화 및 슬림화 등의 요구가 증대되고 있다.LEDs have a longer lifespan and lower power consumption than conventional light sources such as incandescent lamps and fluorescent lamps, and have high luminous efficiency because they convert electric energy directly into light energy, and have safety, environmental friendliness, and various colors. Therefore, LED is applied to various fields such as display, vehicle headlight, street light, traffic light, light source for optical communication, and decorative lighting. In addition, with the development of the electronic industry, demands for high output, high luminance, low cost, and slimness of LED application products are increasing.

LED 조명은 이러한 장점에도 불구하고 가격이 고가여서 보급이 확대되지 못하고 있는 실정이다. 또한, LED 패키지 기술의 발전이 성능 향상 중심으로 진행되어 성능대비 가격은 낮아지는 추세이지만, 종래의 기술로는 여전히 생산 원가가 높기 때문에 저가격화에 한계가 있다. 따라서 종래의 백열등이나 형광등 등을 LED 조명으로 대체할 수 있는 저가격의 혁신적인 LED 패키지가 요구되고 있다.In spite of these advantages, LED lighting is inexpensive because its price is too high. In addition, although the development of the LED package technology has progressed toward the performance enhancement and the price has been lowered compared with the performance, the conventional technology still has a limit to the low price because the production cost is high. Accordingly, there is a demand for a low-priced and innovative LED package that can replace conventional incandescent lamps or fluorescent lamps with LED lights.

일반적인 LED 패키지는 내부에 LED 칩이 실장 되어 캐리어기판(carrier substrate)의 회로와 전기적으로 연결되는 구조로 서로 독립된 3단계 생산 공정으로 제조된다.A typical LED package is manufactured by a three-step production process in which a LED chip is mounted inside and is electrically connected to a circuit of a carrier substrate.

즉, LED 패키지는 전기를 빛으로 변환해주는 활성층, N형과 P형의 에피(epitaxial)층 등을 성장기판(growth substrate) 위에 성장시키는 에피 공정과, 성장기판에 형성된 에피층들을 가공, 회로 형성 및 절연층 증착 등의 공정을 통해 칩을 만드는 칩 공정과, 칩이 형성된 성장기판을 절단해 칩을 하나씩 캐리어기판에 접합, 와이어 본딩 및 몰딩 등의 패키징 공정을 통해 제조된다.That is, the LED package includes an epitaxial process for growing an active layer for converting electricity into light, an N-type and an P-type epitaxial layer on a growth substrate, And insulating layer deposition, and a growth process of cutting a growth substrate on which a chip is formed, bonding the chips one by one to a carrier substrate, and packaging processes such as wire bonding and molding.

이러한 LED 패키지의 3단계 생산 공정 중 패키징 공정은 타 제조사에서 생산된 골드와이어(gold wire), 칩 접합제, 캐리어기판 또는 서브마운트(sub-mount)등을 원자재로 공급받아 LED 패키지를 제조한다. 즉, LED 패키지는 이러한 원자재들을 이용해 개별 칩 단위로 조립하는 공정들을 통해 제조된다. 결국, 하나의 공정에서 여러 웨이퍼가 생산되는 웨이퍼 단위 일괄 제조 방식이 아니라, 칩 단위로 생산되기 때문에 생산성이 낮아서 LED 패키지의 전체 원가에 많은 부분을 차지하게 된다.During the three-step production process of LED package, the packaging process produces LED package by supplying gold wire, chip bonding material, carrier substrate or sub-mount produced by other manufacturers as raw materials. That is, the LED package is manufactured through the processes of assembling into individual chip units using these raw materials. As a result, it is not a batch production method of a plurality of wafers which are produced in one process but a chip unit, so the productivity is low and it takes up a large part of the total cost of the LED package.

최근에는 생산성을 높이기 위해 웨이퍼 단위 생산 방식의 웨이퍼 레벨 패키지(Wafer Level Package: WLP) 기술이 적용되고 있다. 하지만, 종래의 WLP는 성장기판에 형성된 칩을 절단해 칩을 하나씩 성장기판 보다 큰 실리콘 웨이퍼에 접합하여 와이어 본딩 또는 플립 칩(Flip Chip) 본딩, 몰딩 등의 기존의 패키징 기술을 그대로 적용하고 있다.In recent years, a wafer level package (wafer level package: WLP) technology has been applied to increase productivity. However, in the conventional WLP, the chip formed on the growth substrate is cut and the chip is bonded to a silicon wafer larger than the growth substrate one by one, and the conventional packaging technology such as wire bonding, flip chip bonding and molding is applied as it is.

즉, 4인치 지름의 성장기판에서 절단된 개별 칩들이 하나씩 8인치 지름의 실리콘 웨이퍼의 캐리어기판에 접합 되어 종래의 패키징 공정들이 적용이 되기 때문에 한 공정에서 여러 웨이퍼가 생산되는 일괄 제조 방식의 높은 생산성을 가질 수 없다.In other words, because individual chips cut from a 4 inch diameter growth substrate are bonded to a carrier substrate of 8 inch diameter silicon wafers one by one, conventional packaging processes are applied so that the productivity of a batch manufacturing method in which several wafers are produced in one process .

성장기판보다 큰 캐리어기판을 적용하는 이유는 LED 칩의 크기 보다 LED 패키지의 크기가 2 ∼ 3배 이상 큰 구조로 LED 패키지가 제조 되기 때문이다. 즉, LED 칩과 동일한 크기의 CSP 형태의 LED 패키지이면, LED 칩의 집적도를 최대화될 수 있고, 성장기판과 동일한 크기의 캐리어기판을 서로 웨이퍼본딩하여 웨이퍼 단위 일괄 제조 방식으로 진행하면, 높은 생산성을 가질 수 있다.The reason why we use a carrier substrate larger than the growth substrate is because LED package is manufactured with a size that is two to three times larger than the LED chip size. That is, if the LED package of the same size as the LED chip is a CSP type LED package, the degree of integration of the LED chip can be maximized. If the carrier substrate of the same size as the growth substrate is wafer- Lt; / RTI >

집적도는 웨이퍼(성장기판/캐리어기판)당 생산될 수 있는 LED 칩/패키지 수로 집적도가 높을수록 생산성이 높아져 제조원가를 낮출 수 있다.The degree of integration is the number of LED chips / packages that can be produced per wafer (growth substrate / carrier substrate). The higher the integration degree, the higher the productivity and the manufacturing cost can be lowered.

종래의 LED 패키지 제조방식과 웨이퍼 단위 일괄 제조 방식의 생산성을 예를 들어 비교하면, 종래의 LED 패키지 제조 방식의 생산성은 시간당 생산된 패키지 수로 시간당 1,000개의 패키지를 생산하면 바로 그것이 최종 제품인 LED 패키지의 생산성이 되고, 웨이퍼 단위 일괄 제조 방식의 생산성은 하나의 공정에서 시간당 여러 웨이퍼가 생산되기 때문에 시간당 웨이퍼 수이다.The productivity of the conventional LED package manufacturing method and the productivity of the wafer unit batch manufacturing method is compared with that of the conventional LED package manufacturing method. For example, if the productivity of the conventional LED package manufacturing method is 1,000 pieces per hour of the number of packages produced per hour, And the productivity of the wafer-based batch manufacturing method is the number of wafers per hour because several wafers are produced per hour in one process.

하지만, 웨이퍼 단위 일괄 제조 방식에서 생산성을 패키지 수로 환산을 하면, 웨이퍼당 패키수(LED 칩의 크기에 따라 웨이퍼당 수천 ∼ 수만개 패키지를 포함) x 시간당 생산된 웨이퍼 수이다. 예를 들어, 웨이퍼 당 1,000개의 패키지가 있고 시간당 10개의 웨이퍼를 생산하면, 최종제품인 LED 패키지로 환산된 생산성은 시간당 10,000개 LED 패키지이다. 결국, 웨이퍼 단위 일괄 제조 방식의 LED 패키지는 종래의 LED 패키지의 제조 방식과는 비교할 수 없을 정도로 높은 생산성을 가질 수 있다.However, if the productivity is converted into the number of packages in the wafer batch manufacturing method, the number of packages per wafer (including several thousands to several tens of packages per wafer depending on the size of the LED chip) and the number of wafers produced per hour. For example, if you have 1,000 packages per wafer and you produce 10 wafers per hour, then the final product, the LED package, is converted to 10,000 LED packages per hour. As a result, the LED package of the wafer-unit batch manufacturing method can have a productivity as high as the conventional LED package manufacturing method.

웨이퍼 단위 일괄 제조 방식을 위해서는 CSP형태의 LED 패키지 구조가 필수조건이다. CSP형태가 아니면, LED 칩의 집적도(최종적으로 웨이퍼 당 배치될 수 있는 패키지 수)가 낮아져 오히려 원가가 상승할 수 있기 때문이다.For the wafer unit batch manufacturing method, a CSP type LED package structure is a necessary condition. If the CSP type is not used, the integration degree of the LED chip (the number of packages that can be finally disposed per wafer) is lowered, and the cost may increase.

국제표준에 따르면 CSP 는 칩 크기 대비 1.2 배보다 크지 않는 패키지로 정의를 하고 있다. 그래서 CSP 형태의 LED 패키지 일례로 대한민국 공개특허 10-2007-0041729 호와 10-2011-0125994 호에 CSP 구조의 LED 패키지가 개시되어 있다. 이는 수직형 LED 형태의 CSP 로 두개의 비아 (Via)가 캐리어기판에 형성된 구조를 가진다.According to international standards, CSP is defined as a package that is no greater than 1.2 times the chip size. Thus, for example, a CSP LED package is disclosed in Korean Patent Laid-open Nos. 10-2007-0041729 and 10-2011-0125994. This is a vertical LED type CSP having a structure in which two vias are formed on a carrier substrate.

상기 공개특허의 두 LED 패키지 모두 구조적인 특성상 두 비아 중 하나의 비아는 칩의 외곽에 형성되기 때문에 LED 칩의 크기와 동일한 크기의 CSP 형태는 아니다. 즉, 칩 외곽에 형성된 비아의 공간이 필요하기 때문에 LED 칩과 동일한 크기의 LED 패키지 구조가 될 수 없어서, LED 칩의 집적도가 떨어지게 된다. 뿐만 아니라, 수직형 구조의 LED 패키지이기 때문에 제조 공정이 복잡하다.Since both vias of two vias are formed on the periphery of the chip due to their structural characteristics, the two LED packages of the aforementioned patent are not CSP type having the same size as the size of the LED chip. That is, since a space of a via formed in the chip periphery is required, the LED package structure can not be the same size as the LED chip, and the degree of integration of the LED chip is reduced. In addition, the manufacturing process is complicated because it is a vertically-structured LED package.

또한, 대한민국 공개특허 10-2012-0082189 호는 본 발명과 구조적으로 유사한 특징을 갖고 있다. 도면 19 는 그 특허의 대표도를 제 도시하여 보여준다. 하지만, 하기에 상세히 설명될 여러 가지 문제점들이 있고, 도면 19 에 확대된 부위의 도면과 그 공개특허와 동일 용어를 사용하여 하기에 그 문제점들을 상세히 설명한다.Korean Patent Laid-Open No. 10-2012-0082189 has a structure similar to the present invention. FIG. 19 shows a representative view of the patent. However, there are a number of problems to be described in detail below, and the problems are described in detail below using the drawing of the enlarged portion in FIG. 19 and the same terminology as the open patent.

도면 19 (a)에 도시된 바와 같이 폴리머층(903)에 형성된 제 1 비아홀(907)과 패키지 기판(904)에 형성된 제 2 비아홀(908)은 동일한 크기로 일직선상에 이격 없이 형성되는 것으로 되어 있으나, 실제적으로 이격 없이 형성될 수 없다. 그 이유는 폴리머층(903)에 제 1 비아홀(907)을 형성하고, 폴리머층(903)과 패키지 기판(904)을 접합한 후 제 2 비아홀(908)을 형성하기 때문이다.The first via hole 907 formed in the polymer layer 903 and the second via hole 908 formed in the package substrate 904 are formed in the same size and spaced apart from each other as shown in FIG. However, it can not be formed practically without separation. This is because the first via hole 907 is formed in the polymer layer 903 and the second via hole 908 is formed after the polymer layer 903 and the package substrate 904 are bonded.

제 1 비아홀(907)과 제 2 비아홀(908)이 동시 형성이 되는 것이 아니라 별도의 공정에서 형성된다. 그래서 제 1 비아홀(907)과 제 2 비아홀(908)은 정렬하여 형성해야 하기 때문에 공정상의 공차로 인해 이격이 발생한다. 그래서 도면 19(b)와 같이 제 2 비아홀(907)이 제 1 비아홀(908) 보다 크게 형성되어야 한다.The first via hole 907 and the second via hole 908 are not formed simultaneously but formed in a separate process. Thus, the first via hole 907 and the second via hole 908 must be formed in alignment, so that the spacing occurs due to process tolerances. Therefore, the second via hole 907 should be formed larger than the first via hole 908 as shown in FIG. 19 (b).

제 1 비아홀(907)과의 정렬 공차 및 가공 공차 등을 고려해서 제 2 비아홀(908)이 크게 형성되면, 패키지 기판 상의 전극(906)을 위한 공간이 줄어 들어 집적도에 영향을 줄 수 있다.If the second via hole 908 is formed to be large in consideration of the alignment tolerance with respect to the first via hole 907 and the machining tolerance, the space for the electrode 906 on the package substrate may be reduced to affect the degree of integration.

또한, 제 1 비아홀(907) 형성 후 제 2 비아홀(908)을 형성하는 단계는 여러 가지 문제를 야기 하는데, 패키지 기판(904)이 접합된 후 제 2 비아홀(908)을 형성하기 위해서는 상기에 언급 했듯이 반드시 정렬하여 정확한 위치에 제 2 비아홀(908)이 형성이 되어야 한다. 하지만, 패키지 기판(904)에 적용될 수 있는 질화알루미늄(Aluminum Nitride: AlN), 실리콘 등의 소재들은 투명한 소재가 아니기 때문에 접합 후에는 패키지 기판(904) 아래에 정렬될 구조물이 보이지 않게 된다. 그래서 폴리머층(903) 또는 그 아래에 형성된 구조물과 정렬을 하기 위해서는 패키지 기판(904)과 폴리머층(903)/그 아래에 형성된 구조물에 정렬 기준을 나타내는 표시(이하, 정렬마크)가 접합 전에 형성되어 있어야 한다.In addition, the step of forming the second via hole 908 after the formation of the first via hole 907 causes various problems. In order to form the second via hole 908 after the package substrate 904 is bonded, The second via hole 908 must be formed at the correct position. However, since materials such as aluminum nitride (AlN) and silicon that can be applied to the package substrate 904 are not transparent materials, structures to be aligned under the package substrate 904 are not visible after bonding. Thus, in order to align with the polymer layer 903 or a structure formed thereunder, a mark (hereinafter referred to as an alignment mark) indicating an alignment reference is formed on the package substrate 904 and the structure formed below the polymer layer 903 .

결국, 공개특허 10-2012-0082189 의 발명을 구현을 하기 위해서는 패키지 기판(904)을 접합하기 전에 패키지 기판(904)상에 정렬마크를 형성하는 별도의 과정(해당 특허 명세서에는 미 설명/미 도시)을 거쳐야 한다. 즉, 정렬마크를 기준으로 패키지 기판(904)을 접합한 후 정렬마크를 기준으로 제 2 비아홀(908)을 형성 하여야 제 2 비아홀(908)이 정확한 위치에 형성된다. 그래서 공정이 복잡하게 된다.As a result, in order to realize the invention of the patent 10-2012-0082189, a separate process of forming an alignment mark on the package substrate 904 before bonding the package substrate 904 ). That is, after the package substrate 904 is bonded with reference to the alignment mark, a second via hole 908 is formed with reference to the alignment mark, so that the second via hole 908 is formed at the correct position. Thus, the process becomes complicated.

공개특허 10-2012-0082189 의 발명은 상기에 설명한 문제들 보다 더 치명적인 문제점으로 인해 그 발명을 구현하지 못 할 수도 있다. 건식/습식 식각이 용이한 소재를 적용한 패키지 기판(904)의 경우는 레이저 드릴이 아닌 식각 방식을 적용하여 구현을 할 수 있지만, 건식/습식 식각이 잘 되지 않는 AlN 과 같은 소재로 패키지 기판(904)를 적용할 때는 생산성 및 식각 특성을 고려할 때 건식/습식 식각을 적용할 수 없다. 그래서 이러한 소재들은 레이저 드릴을 적용해 제 2 비아홀(908)을 형성하여야 한다. 하지만, 패키지 기판(904)을 접합한 후에 레이저 드릴로 제 2 비아홀(908)을 형성하는 것은 하기에 상세히 설명될 치명적인 문제점이 있다.The invention of the patent 10-2012-0082189 may not be able to implement the invention due to a more fatal problem than the problems described above. In the case of the package substrate 904 to which dry / wet etching is easily applied, the etching can be performed by using an etching method other than a laser drill. However, the material of the package substrate 904 ), Dry / wet etching can not be applied considering productivity and etching characteristics. Therefore, the second via hole 908 should be formed by applying a laser drill to these materials. However, forming the second via hole 908 with the laser drill after bonding the package substrate 904 has a fatal problem to be described in detail below.

결국, 공개특허 10-2012-0082189 의 발명은 레이저 드릴의 특성상 패키지 기판(904) 아래에 형성된 구조물에 손상을 주지 않고 제 2 비아홀(908)을 형성할 수 없기 때문에 레이저 드릴을 적용해서는 구현할 수 없게 된다.As a result, the invention of Japanese Patent Application Laid-Open No. 2001-0082189 can not implement the laser drill because it can not form the second via hole 908 without damaging the structure formed under the package substrate 904 due to the characteristics of the laser drill do.

패키지 기판(904)의 소재로는 전기적 전도체 재료 보다는 부도체인 AlN, 알루미나 같은 소재를 적용하게 되면, 열전도도와 열팽창계수 등의 우수한 물질적인 특성으로 인해 LED 의 성능을 높일 수 있다. 또한, 전도체 재료를 패키지 기판(904) 소재로 적용하게 되면, 전극(906)간의 전기적인 합선을 방지하기 위해 절연층(905)이 필요해 공정이 복잡해지기 때문에 부도체 소재를 적용하는 것이 더 바람직하다.When a material such as AlN or alumina is used as a material of the package substrate 904 rather than an electrical conductor material, the performance of the LED can be enhanced due to excellent physical properties such as thermal conductivity and thermal expansion coefficient. In addition, when the conductor material is used as the material of the package substrate 904, it is more preferable to apply the non-conductive material because an insulating layer 905 is required to prevent electric short-circuits between the electrodes 906 and the process becomes complicated.

레이저 드릴을 간단히 설명을 하면, 소재에 흡수된 높은 레이저 에너지로 소재를 아주 고온으로 국부 가열하여 소재를 녹이거나 소재의 화합물간 결합을 분리하는 특성을 이용해 가공하는 방식이다. 그래서, 국부적으로 아주 고온으로 가열되고, 아주 높은 레이저 에너지가 형성되기 때문에 가공될 부위와 가공되지 않을 부위의 경계 사이를 정확히 분리하여 가공하기가 곤란하다.A simple description of a laser drill is to heat the material locally at a very high temperature with a high laser energy absorbed in the material to dissolve the material or to separate the bond between the materials. Therefore, it is difficult to precisely separate and process the boundary between the part to be processed and the part to be not processed because it is heated locally at a very high temperature and a very high laser energy is formed.

높은 레이저 에너지를 특정 물질로 마스킹하여 가공되지 않게 하는 방식을 적용하기도 곤란하다. 설령 가능하다고 해도, 마스킹층을 형성하는 단계가 추가되기 때문에 공정이 복잡해질 수 있다.It is difficult to apply a method of masking high laser energy with a specific material so as not to be processed. Even if it is possible, the process may become complicated because a step of forming a masking layer is added.

또 다른 가능성으로는 레이저를 흡수하지 않고 투과하는 재료를 적용하여 가공이 되지 않게 할 수도 있지만, 전극패드(902)는 금속 소재로 레이저를 투과하는 소재들이 아니다.Another possibility is to apply a transparent material without absorbing the laser so as not to process the electrode pad 902. However, the electrode pad 902 is not a material that transmits a laser through a metal material.

또 다른 대안으로 가공되지 않는 부위에 적용될 소재를 가공하기 위해 필요한 레이저 에너지와 패키지 기판(904)을 가공하기 위해 필요한 레이저 에너지의 차이를 이용하는 것이다. 즉, 가공되지 않을 부위 소재가 가공되는 레이저 에너지보다 낮은 레이저 에너지로 패키지 기판(904)을 가공하게 되면, 가공되지 않을 부위는 가공에 필요한 양의 레이저 에너지를 흡수하지 못 하기 때문에 가공되지 않고 견딜 수 있다. 하지만, 패키지 기판(904) 아래에 형성된 금속 소재의 전극패드(902), 폴리머층(903) 등은 패키지 기판 (904) 소재로 주로 적용되는 실리콘, AlN 또는 알루미나 등의 소재를 가공하기 위해 필요한 레이저 에너지 보다 낮은 레이저 에너지에서도 가공되기 때문에 이 또한 불 가능하다.Another alternative is to use the difference between the laser energy needed to machine the material to be applied to the unworked area and the laser energy needed to machine the package substrate 904. That is, if the package substrate 904 is processed with a laser energy lower than the laser energy at which the material to be unprocessed is processed, the unprocessed portion can not absorb the amount of laser energy required for processing, have. The electrode pad 902 and the polymer layer 903 of the metal material formed under the package substrate 904 may be formed of a material such as silicon, AlN or alumina, which is mainly used as the material of the package substrate 904, This is also not feasible because it is processed at lower laser energy than energy.

도 19 (c)는 패키지 기판(904)에 제 2 비아홀(908)을 형성하기 전의 단면도를 보여 주고, 도 19 (d)는 패키지 기판(904)을 레이저 드릴 하는 단면도를 보여준다. 결국, 패키지 기판(904)을 레이저 방식으로 제 2 비아홀(908)을 형성할 때는 패키지 기판(904) 아래에 형성된 구조물들의 손상이 발생할 수 있기 때문에 공개특허 10-2012-0082189 의 발명을 구현할 수 없게 된다.Fig. 19C is a sectional view before forming the second via hole 908 in the package substrate 904, and Fig. 19D is a sectional view of laser drilling the package substrate 904. Fig. As a result, when the second via hole 908 is formed by the laser method on the package substrate 904, damage to the structures formed under the package substrate 904 may occur, so that the invention of the patent 10-2012-0082189 can not be implemented do.

상기에 설명한 모든 문제점들로 인해 공개특허 10-2012-0082189 의 발명은 패키지 기판에 비아 형성을 위한 레이저 가공을 적용하지 못 할 수 있다. 그래서 본 발명은 그 특허와 구조적으로 유사하지만, 상기의 문제점들이 모두 해결하면서 보다 간소한 공정으로 구현할 수 있는 특징을 제시한다.Due to all of the above-mentioned problems, the invention of Japanese Patent Application Laid-Open No. 2001-0082189 can not apply laser processing for forming a via to a package substrate. Thus, the present invention is structurally similar to the patent, but presents features that can be implemented with a simpler process while solving all of the above problems.

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앞서 언급 했듯이, 웨이퍼 단위 일괄 제조 방식은 하나의 공정에서 여러 웨이퍼를 생산할 수 있기 때문에 생산성을 극대화할 수 있고, CSP 형태의 LED 패키지는 제품의 크기를 2 ∼ 3배 줄일 수 있어서 경박단소화 되기 때문에 원자재가 차지하는 원가를 줄 일 수 있고 소형화 기기에 적합하게 된다. 결국, 웨이퍼 레벨 CSP LED 패키지는 생산성 향상, 원가절감 및 성능향상을 위해 필요하게 된다.As mentioned above, the wafer-based batch manufacturing method can maximize the productivity because it can produce multiple wafers in one process, and the CSP type LED package can reduce the product size by 2 to 3 times, The cost of raw materials can be reduced and it is suitable for miniaturized devices. As a result, wafer-level CSP LED packages are needed to improve productivity, reduce cost, and improve performance.

본 발명은 상술한 종래의 LED 패키지의 문제점을 해결하고자 전 공정에서 웨이퍼 단위 일괄 제조 방식으로 제조될 수 있고, LED 칩의 크기와 동일한 크기의 CSP 형태 LED 패키지를 제공한다. 즉, 개별 칩 단위로 진행되는 와이어 본딩, 칩 접합 등의 종래 패키징 공정들 없이 하나의 공정에서 여러 웨이퍼들이 생산되는 웨이퍼 단위 일괄 제조 방식으로 제조되어 혁신적으로 생산성을 높일 수 있는 LED 패키지 및 그 제조방법을 제공한다.The present invention provides a CSP type LED package which can be manufactured in a wafer-wise batch manufacturing process in the previous process and has the same size as that of the LED chip, in order to solve the problems of the conventional LED package. That is, an LED package which can be manufactured in a batch-wise manufacturing method of wafers in which a plurality of wafers are produced in one process without conventional packaging processes, such as wire bonding and chip bonding, .

상술한 기술적 과제를 달성 및 상술한 종래 기술의 문제점들을 해결하기 위해 본 발명의 일 실시 예에 따른 LED 패키지는 전기적으로 부도체인 캐리어기판, 웨이퍼본딩 전에 상기의 캐리어기판에 형성하여 LED 칩 내부 아래에 위치하게 될 제1비아와 제2비아, 1형에피층, 활성층 및 2형에피층을 포함하는 에피층이 형성된 성장기판, 상기 성장기판에 형성하여 1형에피층과 2형에피층과 전기적으로 연결된 제1전극층과 제2전극층, 상기의 성장기판과 캐리어기판을 웨이퍼본딩 하기 위해 상기의 제1비아와 제2비아를 포함하는 캐리어기판에 형성된 본딩층 및 상기의 캐리어기판에 형성하여 제1전극층과 제2전극층과 전기적으로 연결된 제1전극패드와 제2전극패드를 포함한다.According to an aspect of the present invention, there is provided an LED package including an electrically non-conductive carrier substrate, a carrier substrate formed on the carrier substrate, A growth substrate on which a first via and a second via to be located, an epitaxial layer including a first epitaxial layer, an active layer and a second epitaxial layer are formed on the first epitaxial growth layer, a first epitaxial layer formed on the first epitaxial growth layer, A bonding layer formed on the carrier substrate including the first via and the second via to bond the growth substrate and the carrier substrate to each other, and a second electrode layer formed on the carrier substrate, And a first electrode pad and a second electrode pad electrically connected to the second electrode layer.

본 발명의 다른 실시 예에 따른 LED 패키지는 전기적으로 부도체인 캐리어기판, 웨이퍼본딩 전에 상기의 캐리어기판에 형성하여 LED 칩 내부 아래에 위치하게 될 제1비아와 제2비아, 1형에피층, 활성층 및 2형에피층을 포함하는 에피층이 형성된 성장기판, 상기 성장기판에 형성하여 1형에피층과 2형에피층과 전기적으로 연결된 제1전극층과 제2전극층, 상기의 성장기판과 캐리어기판을 웨이퍼본딩 하기 위해 상기의 성장기판에 형성하고 웨이퍼본딩 후에 제1전극층과 제2전극층을 드러나게 하기 위해 제1비아와 제2비아를 통해 가공되는 본딩층 및 상기의 캐리어기판에 형성하여 제1전극층과 제2전극층과 전기적으로 연결된 제1전극패드와 제2전극패드를 포함한다.The LED package according to another embodiment of the present invention includes an electrically non-conductive carrier substrate, a first via and a second via formed on the carrier substrate before the wafer bonding, the first via and the second via positioned below the LED chip, And a second electrode layer formed on the growth substrate and electrically connected to the first layer and the second layer, and a second electrode layer formed on the growth substrate, the growth substrate and the carrier substrate, A bonding layer formed on the growth substrate for wafer bonding and processed through first vias and second vias to expose the first electrode layer and the second electrode layer after wafer bonding and a bonding layer formed on the carrier substrate to form a first electrode layer and a second electrode layer, And a first electrode pad and a second electrode pad electrically connected to the second electrode layer.

상기 실시 예들에 따른 LED 패키지들은 회로하지층과 회로층이 형성된 제1비아와 제2비아 내부를 수지 또는 전도성페이스트를 충전하여 형성된 비아충전제 더 포함하여 구성될 수 있다. 또 다른 실시 예로 비아충전제를 포함하는 LED 패키지는 1형, 2형에피층 및 활성층을 포함한 에피층과 전극층을 캐리어기판에 남겨 두고 성장기판만 제거하여 LED 패키지를 구성할 수도 있다.The LED packages according to the above embodiments may further include a first via formed with a circuit substrate layer and a circuit layer, and a via filler formed by filling resin or conductive paste in the second via. In another embodiment, the LED package including the via filler may be formed by removing only the growth substrate while leaving the epilayer and the electrode layer including the first and second epitaxial layers and the active layer on the carrier substrate.

본 발명의 또 다른 실시 예에 따른 LED 패키지는 전기적으로 부도체인 캐리어기판, 웨이퍼본딩 전에 상기의 캐리어기판에 형성하여 LED 칩 내부 아래에 위치하게 될 제1비아와 제2비아, 1형에피층, 활성층 및 2형에피층을 포함하는 에피층이 형성된 성장기판, 상기 성장기판에 형성하여 1형에피층과 2형에피층과 전기적으로 연결된 제1전극층과 제2전극층, 상기의 성장기판과 캐리어기판을 웨이퍼본딩 하기 위해 상기의 제1비아와 제2비아를 포함하는 캐리어기판에 형성된 본딩층, 상기 제1비아와 제2비아 내부에 회로하지층과 회로층 형성 없이 전도성페이스트로 제1비아와 제2비아 내부를 충전하여 형성하고 제1전극층과 제2전극층과 전기적으로 연결된 전도성비아충전제 및 상기의 캐리어기판과 전도성비아충전제에 형성하여 전도성비아충전제를 통해 제1전극층과 제2전극층과 전기적으로 연결된 제1전극패드와 제2전극패드를 포함한다.The LED package according to another embodiment of the present invention includes an electrically non-conductive carrier substrate, a first via and a second via formed on the carrier substrate before the wafer bonding, the first via and the second via positioned below the LED chip, A first electrode layer and a second electrode layer formed on the growth substrate and electrically connected to the first layer and the second layer, and a second electrode layer formed on the growth substrate, the growth substrate and the carrier substrate, A bonding layer formed on the carrier substrate including the first via and the second via for wafer bonding, a conductive layer formed on the first via and the second via, 2 vias, and forming conductive via plugs electrically connected to the first and second electrode layers and the carrier substrate and the conductive via filler, And a first electrode pad and a second electrode pad electrically connected to the first electrode layer and the second electrode layer.

본 발명의 또 다른 실시 예에 따른 LED 패키지는 전기적으로 부도체인 캐리어기판, 웨이퍼본딩 전에 상기의 캐리어기판에 형성하여 LED 칩 내부 아래에 위치하게 될 제1비아와 제2비아, 1형에피층, 활성층 및 2형에피층을 포함하는 에피층이 형성된 성장기판, 상기 성장기판에 형성하여 1형에피층과 2형에피층과 전기적으로 연결된 제1전극층과 제2전극층, 상기의 성장기판과 캐리어기판을 웨이퍼본딩 하기 위해 상기의 성장기판에 형성하고 웨이퍼본딩 후에 제1전극층과 제2전극층을 드러나게 하기 위해 제1비아와 제2비아를 통해 가공되는 본딩층, 상기 제1비아와 제2비아 내부에 회로하지층과 회로층 형성 없이 전도성페이스트로 제1비아와 제2비아 내부를 충전하여 형성하고 제1전극층과 제2전극층과 전기적으로 연결된 전도성비아충전제 및 상기의 캐리어기판과 전도성비아충전제에 형성하여 전도성비아충전제를 통해 제1전극층과 제2전극층과 전기적으로 연결된 제1전극패드와 제2전극패드를 포함한다.The LED package according to another embodiment of the present invention includes an electrically non-conductive carrier substrate, a first via and a second via formed on the carrier substrate before the wafer bonding, the first via and the second via positioned below the LED chip, A first electrode layer and a second electrode layer formed on the growth substrate and electrically connected to the first layer and the second layer, and a second electrode layer formed on the growth substrate, the growth substrate and the carrier substrate, A bonding layer formed on the growth substrate for wafer bonding and processed through first vias and second vias to expose the first and second electrode layers after wafer bonding, A conductive via filler electrically connected to the first electrode layer and the second electrode layer by filling the first via and the second via with a conductive paste without forming a circuit underlying layer and a circuit layer, Formed on the substrate and the conductive vias to the filler includes a first electrode pad and the second connected to a first electrode layer and the second electrode layer and the second electrode pad electrically through the conductive via filler.

비아 내부에 회로하지층 및 회로층 형성 없이 전도성비아충전제가 충전된 LED 패키지는 1형, 2형에피층 및 활성층을 포함한 에피층과 전극층을 캐리어기판에 남겨 두고 성장기판만 제거된 LED 패키지의 특징을 제공할 수 있다.An LED package filled with a conductive via filler in a via without forming a circuit substrate layer and a circuit layer is characterized in that the epitaxial layer including the active layer and the epilayer including the active layer are left on the carrier substrate, Can be provided.

뿐만 아니라, 본 발명의 또 다른 실시 예로 1형에피층, 활성층, 2형에피층, 제1전극층과 제2전극층이 형성된 성장기판에 형성되어 웨이퍼본딩 후에 에피층과 두 전극층을 포함하는 성장기판과 본딩층 사이에 위치하게 되고 제1비아와 제2비아를 통해 가공되는 절연층을 더 포함하는 것을 특징으로 하는 LED 패키지를 제공한다.In another embodiment of the present invention, there is provided a growth substrate formed on a growth substrate having a first layer, a first layer, an active layer, a second layer, a first electrode layer and a second electrode layer, And an insulating layer disposed between the bonding layers and processed through the first and second vias.

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상기에서 자세히 언급 했듯이 LED 패키지 생산에 있어서 혁신적으로 생산성을 높이면서 제조 원가를 낮추기 위해서는 웨이퍼 단위 일괄 제조 기술, LED 칩과 동일한 크기의 CSP 형태 LED 패키지, 그리고 종래의 패키징 공정 없이 LED칩, 캐리어기판과 LED 패키지 구조가 동시에 형성되는 제조 기술이 필요하다.As described in detail above, in order to innovate productivity of LED package and lower manufacturing cost, it is necessary to manufacture wafer-unit batch manufacturing technology, CSP type LED package having the same size as LED chip, and LED chip, carrier substrate A manufacturing technique in which an LED package structure is simultaneously formed is required.

이에 본 발명은 LED 칩과 동일한 크기의 CSP형태 LED 패키지로 LED 칩을 최대한 집적화할 수 있고, 웨이퍼 단위 일괄 제조 방식으로 제조 될 수 있는 LED 패키지로 혁신적으로 생산성을 높여 원가 절감을 할 수 있다.Accordingly, the present invention can maximize the integration of LED chips with a CSP type LED package having the same size as that of the LED chip, and can reduce the manufacturing cost by innovatively increasing the productivity as an LED package that can be manufactured by a wafer-unit batch manufacturing method.

본 발명의 LED 패키지는 LED 칩과 동일한 크기의 CSP 형태 LED 패키지 구조를 갖기 위해 캐리어기판에 형성된 두 비아 모두 LED 칩 내부 아래에 위치한다. 그래서 본 발명의 LED 패키지는 LED 칩 외곽의 공간이 필요하지 않게 되어 LED 칩 집적도를 최대한 높일 수 있다.The LED package of the present invention is positioned under the LED chip in both vias formed on the carrier substrate so as to have a CSP type LED package structure of the same size as the LED chip. Therefore, the LED package of the present invention does not need a space outside the LED chip, and the LED chip integration degree can be maximized.

또한, 본 발명은 LED의 성능을 높이고 공정을 간소화하기 위해 물질적인 특성이 우수한 부도체 소재의 캐리어기판을 적용하는 것으로 캐리어기판을 접합하기 전에 비아를 형성하기 때문에 캐리어기판 아래에 형성된 구조물들에는 레이저의 영향을 전혀 받지 않아 레이저 가공에 의한 문제점들을 해결할 수 있다.In order to increase the performance of the LED and to simplify the process, the present invention uses a carrier substrate of an insulator material having excellent material properties to form vias before bonding the carrier substrate. Therefore, It is possible to solve the problems caused by the laser machining because it is not influenced at all.

캐리어기판 접합 전에 비아를 형성하기 때문에 정렬마크를 위한 공정이 별도로 필요하지 않고, 비아를 형성하는 과정에서 정렬마크도 함께 형성하기 때문에 공정을 간소화할 수 있다.Since the via is formed before the carrier substrate bonding, a process for the alignment mark is not required separately, and the alignment mark is also formed in the process of forming the via, so that the process can be simplified.

캐리어기판에 비아를 형성한 후 본딩층을 캐리어기판에 형성하게 되면, 본딩층에 별도의 패턴 또는 비아를 가공하는 공정이 필요 없기 때문에 더욱 더 공정을 간소화할 수 있다.If the bonding layer is formed on the carrier substrate after the vias are formed on the carrier substrate, it is not necessary to process a separate pattern or via on the bonding layer, so that the process can be further simplified.

캐리어기판 아래의 형성되는 구조들을 캐리어기판 접합 전에 모두 가공하는 것이 아니라, 캐리어기판 소재의 특성을 이용해 캐리어기판을 접합 후에 캐리어기판을 관통하는 두 비아를 통해 캐리어기판 아래 구조들이 가공이 되기 때문에 공정을 간소화할 수 있다. 즉, 캐리어기판을 관통하는 두 비아를 통해 본딩층/절연층이 가공되어 에피층과 전극패드가 전기적으로 연결 된다.Since the structures under the carrier substrate are not processed before bonding the carrier substrate, but the structures under the carrier substrate are processed through the two vias passing through the carrier substrate after bonding the carrier substrate using the characteristics of the carrier substrate material, It can be simplified. That is, the bonding layer / insulating layer is processed through two vias passing through the carrier substrate to electrically connect the epi layer and the electrode pad.

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종래의 실리콘 웨이퍼가 적용된 WLP와 달리 열전도도가 높고 에피층과 열팽창 계수가 유사한 AlN을 캐리어기판으로 적용하여 신뢰성을 향상시킬 수 있다. 또한, 열전도도가 낮은 성장기판 표면이 캐리어기판에 접합되는 것이 아니라 에피층 표면이 열전도도가 높은 캐리어기판에 바로 접합되는 형태로 열 저항을 낮추어 열방출 성능을 높일 수 있다.Unlike WLP, to which conventional silicon wafers are applied, reliability can be improved by applying AlN having a high thermal conductivity and a thermal expansion coefficient similar to that of an epilayer as a carrier substrate. In addition, the surface of the growth substrate having a low thermal conductivity is not bonded to the carrier substrate, but the surface of the epitaxial layer is directly bonded to the carrier substrate having high thermal conductivity.

도 1은 본 발명의 일 실시 예에 따른 성장기판에 에피층들이 형성된 후 성장기판의 단면도.
도 2와 3은 본 발명의 일 실시 예에 따른 성장기판에 성장된 에피층 에칭 후의 국부 단면도 및 평면도.
도 4와 5는 본 발명의 일 실시 예에 따른 에칭된 에피층에 제1/제2전극층을 형성한 후의 국부 단면도 및 평면도.
도 6은 본 발명의 일 실시 예에 따른 절연층을 증착한 상태에서의 국부 단면도.
도 7은 본 발명의 일 실시 예에 따른 캐리어기판에 두개의 비아가 형성된 상태에서의 국부 단면도 및 여러 가지 가공 모양의 예를 보여주는 비아의 단면도
도 8은 본 발명의 일 실시 예에 따른 본딩층이 도포된 상태에서의 국부 단면도.
도 9는 본 발명의 일 실시 예에 따른 앞서 가공된 성장기판과 두개의 비아가 형성된 캐리어기판을 웨이퍼본딩한 상태에서의 국부 단면도 및 평면도.
도 10은 본 발명의 일 실시 예에 따른 캐리어기판에 형성된 두개의 비아를 통해 본딩층/절연층을 에칭하여 제1/제2전극층이 노출된 상태에서의 국부 단면도.
도 11은 본 발명의 일 실시 예에 따른 제1/제2전극층의 전기적인 연결을 위해 회로하지층과 회로층을 증착한 상태에서의 국부 단면도.
도 12는 본 발명의 일 실시 예에 따른 LED 패키지로 회로하지층과 회로층을 패턴하여 제1/제2전극패드가 형성된 상태에서의 국부 단면도 및 평면도.
도 13은 본 발명의 일 실시 예에 따른 LED 패키지로 두 비아 내부를 수지(resin) 또는 전도성페이스트로 충전된 상태에서의 국부 단면도.
도 14는 본 발명의 일 실시 예에 따른 LED 패키지로 두 비아 내부에 회로하지층과 회로층이 없이 전도성페이스트로 두 비아 내부를 충전하고, 캐리어기판 표면에 제1/제2전극패드를 형성한 상태에서의 국부 단면도 및 평면도.
도 18은 본 발명의 일 실시 예에 따른 LED 패키지로 성장기판만 제거된 LED 패키지의 국부 단면도
도 19는 공개특허 10-2012-0082189의 LED 패키지 일례를 보여주는 단면도.1 is a cross-sectional view of a growth substrate after epitaxial layers are formed on a growth substrate according to an embodiment of the present invention.
Figures 2 and 3 are local cross-sectional views and top views after epitaxial layer etching grown on a growth substrate according to one embodiment of the present invention.
FIGS. 4 and 5 are a partial cross-sectional view and a top view after forming a first / second electrode layer on an etched epi layer according to an embodiment of the present invention; FIG.
6 is a partial cross-sectional view of an insulating layer deposited in accordance with an embodiment of the present invention.
Figure 7 is a cross-sectional view of a via in accordance with an embodiment of the present invention, showing an example of a local cross-section and various processing shapes with two vias formed in the carrier substrate;
FIG. 8 is a partial cross-sectional view of a bonded layer according to an embodiment of the present invention. FIG.
FIG. 9 is a partial cross-sectional view and plan view of a carrier substrate on which a previously processed growth substrate and two vias are formed, according to an embodiment of the present invention. FIG.
10 is a partial cross-sectional view illustrating a state in which a first / second electrode layer is exposed by etching a bonding layer / insulating layer through two vias formed on a carrier substrate according to an embodiment of the present invention.
FIG. 11 is a partial cross-sectional view of a circuit underlayer and a circuit layer deposited for electrical connection of a first / second electrode layer according to an embodiment of the present invention. FIG.
FIG. 12 is a partial sectional view and plan view of a LED package according to an embodiment of the present invention in a state in which a circuit substrate layer and a circuit layer are patterned to form first / second electrode pads. FIG.
13 is a partial cross-sectional view of an LED package according to an embodiment of the present invention in which two vias are filled with a resin or a conductive paste.
14 is a cross-sectional view of an LED package according to an embodiment of the present invention, in which two vias are filled with a conductive paste without a circuit substrate layer and a circuit layer in two vias, and first and second electrode pads are formed on the surface of the carrier substrate ≪ / RTI > FIG.
18 is a partial cross-sectional view of an LED package in which only a growth substrate is removed in an LED package according to an embodiment of the present invention
FIG. 19 is a cross-sectional view showing an example of an LED package of the patent 10-2012-0082189. FIG.

본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 보다 구체적으로 설명한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described more specifically with reference to the accompanying drawings.

이에 앞서, 후술하는 용어들은 본 발명에서의 기능을 고려하여 정의된 것으로서, 이는 본 발명의 기술적 사상에 부합되는 개념과 당해 기술분야에서 통용 또는 통상적으로 인식되는 의미로 해석되어야 함을 명시한다.Prior to this, the following terms are defined in consideration of the functions of the present invention, and it is to be understood that these are construed in accordance with the technical idea of the present invention and interpreted in a way that is commonly or generally recognized in the technical field.

또한, 본 발명과 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.In the following description, well-known functions or constructions are not described in detail to avoid obscuring the subject matter of the present invention.

여기서 첨부된 도면들은 설명과 이해의 편의 및 명확성을 위해 일부분을 과장하거나 간략화하여 도시한 것으로 각 구성요소는 실제크기와 정확하게 일치하지 않는다.BRIEF DESCRIPTION OF THE DRAWINGS The accompanying drawings, which are included to provide a further understanding of the invention and are incorporated in and constitute a part of this specification, illustrate embodiments of the invention and together with the description serve to explain the principles of the invention.

1형, 2형, 제1, 제2라고 명시된 것은 본 발명의 설명을 용이하게 하기 위해 부여한 명칭으로 서로 대응하여 일치되어야 한다는 것을 의미하지 않으며, 이에 한정하지 않는다.1 ", " 2 ", and " 1 " and " 2 " do not imply that they should be corresponded to each other in the names given for the purpose of facilitating the description of the present invention.

또한, 여기서 언급된 LED 칩 및 LED 패키지는 본 발명의 설명과 이해의 편의를 위해 혼용되어 사용될 수 있다. 앞서 언급했듯이 종래의 방식에서는 에피/칩/패키징 공정의 3단계로 LED 패키지가 제조되기 때문에 LED 칩과 LED 패키지를 정확히 구분할 수 있지만, 본 발명은 LED 칩을 형성하면서 LED 패키지가 동시에 형성되는 발명이어서 LED 칩과 패키지를 정확히 구분하여 나눌 수 없기 때문에 LED 칩과 패키지를 정확한 의미로 구별하지 않고 사용된다. 다만, 캐리어기판(100)이 접합되고 회로층(402)이 형성되게 되면, 패키지 형태를 갖추는 것이기 때문에 주로 LED 패키지로 명시되겠지만, 설명의 편의를 위해 LED 칩으로 설명될 수도 있다.In addition, the LED chip and the LED package referred to herein may be used in combination for convenience of explanation and understanding of the present invention. As described above, since the LED package is manufactured in three steps of the epi / chip / packaging process in the conventional method, the LED chip and the LED package can be accurately distinguished. However, the present invention is an invention in which the LED package is simultaneously formed while forming the LED chip Because LED chip and package can not be distinguished accurately, LED chip and package are used without discriminating in exact sense. However, if the carrier substrate 100 is bonded and the circuit layer 402 is formed, the LED package will be described as an LED package because it has a package form, but may be described as an LED chip for convenience of explanation.

도 12는 본 발명의 실시 예에 따른 LED 패키지를 나타낸 국부 단면도와 평면도로서, 도시된 바와 같이 캐리어기판(100), 제1비아(101), 제2비아(102), 성장기판(200), 1형에피층(201), 활성층(202), 2형에피층(203), 제1전극층(301), 제2전극층(302), 절연층(303), 본딩층(304), 제1전극패드(405), 제2전극패드(408)를 포함하여 구성한다.12 is a partial sectional view and plan view showing an LED package according to an embodiment of the present invention. As shown in the figure, the carrier substrate 100, the first via 101, the second via 102, the growth substrate 200, The first electrode layer 301, the second electrode layer 302, the insulating layer 303, the bonding layer 304, the first electrode layer 301, the second electrode layer 302, the active layer 202, the two-type e layer 203, A pad 405, and a second electrode pad 408.

도 12의 LED 패키지는 도 1에서 도 12을 통해 구체적인 실시 예를 보이면서 상세하게 설명된다.The LED package of Fig. 12 will be described in detail with reference to Figs. 1 to 12 showing a specific embodiment.

도 1은 에피웨이퍼로 성장기판(200)에 여러 에피층들이 성장된 후의 단면도를 보여준다. 에피층들은 1형에피층(201), 2형에피층(203)과 1형과 2형에피층(201/203) 사이에 위치하는 활성층(202)을 포함한다. 하지만, 그 외 버퍼(buffer)층, Undoped-GaN층, Electron Blocking 층 등이 위 또는 아래에 배치될 수도 있다, 여기서, 에피층이라고 하는 것은 이러한 모든 에피층을 포함한 의미로 사용되며, 이에 대해 한정하지 않는다.FIG. 1 shows a cross-sectional view after growth of several epitaxial layers on a growth substrate 200 with an epitaxial wafer. The epilayers include an active layer 202 located between the cortical layer 201 in the first type and the cortical layer 203 in the second type and between the cortical layers 201/203 in the first and second types. However, another buffer layer, an undoped-GaN layer, an electron blocking layer, or the like may be disposed above or below. Here, the term "epi layer" is used to mean all of these epi layers, I never do that.

일반적으로 성장기판(200)에 형성된 1형에피층(201)은 N형 반도체, 2형에피층(203)은 P형 반도체, 활성층(202)은 빛을 생성하는 층이다. 하지만, 1형에피층이 P형 반도체이고, 2형에피층이 N형 반도체일 수도 있다.Generally, a 1-type epitaxial layer 201 formed on a growth substrate 200 is an N-type semiconductor, a 2-type epitaxial layer 203 is a P-type semiconductor, and an active layer 202 is a layer for generating light. However, the first layer may be a p-type semiconductor, and the second layer may be an n-type semiconductor.

도 2는 LED 칩 하나의 단면도로 전기적인 연결을 위해 에피층을 에칭하여 활성층(202) 아래에 위치한 1형에피층(201) 표면이 들어나게 한다. 에피층의 에칭은 감광성물질(Photo Resist)를 도포하고 패턴하여 에칭 마스킹으로 적용해 건식/습식 에칭을 통해 1형에피층(201) 표면이 나타나게 한다.FIG. 2 is a cross-sectional view of one LED chip, in which an epilayer is etched for electrical connection, so that the surface of a layer 201 located below the active layer 202 is exposed. The etching of the epi layer is performed by applying a photo resist material and patterning it as an etching masking so that the surface of the layer 201 appears on the first type through dry / wet etching.

도 3에서 도시된 바와 같이, 에피층 에칭 후 성장기판(200)에 배열되어 있는 LED 칩 중에서 4개의 LED 칩들과 LED 칩의 하나의 평면도를 보여준다. 성장기판에 LED 칩 크기에 따라 수천 ∼ 수만 개의 LED 칩이 형성될 수 있다. LED 칩 하나의 평면도에서 A-A’ 단면을 통해 본 발명의 상세한 실시 예를 설명한다.As shown in FIG. 3, there is shown a plan view of four LED chips and LED chips among the LED chips arranged on the growth substrate 200 after the epi layer etching. Thousands to tens of thousands of LED chips can be formed on the growth substrate depending on the size of the LED chip. A detailed embodiment of the present invention will be described in the cross-sectional view along the line A-A 'in the plan view of one LED chip.

도 4와 5는 1형/2형에피층(201/203)에 오믹접합(Ohmic Contact)을 가지는 전도성물질을 증착하여 패턴한 단면도와 평면도이다. 1형에피층(201)은 제1전극층(301), 2형에피층(203)은 제2전극층(302)과 연결이 된다. 제1/제2전극층(301/302)은 하나의 전도성층 또는 여러 층의 다층 구조를 가질 수 있다. Ni, Au, ITO, Ti, Al, Ag 등의 층으로 구성될 수 있으며, 이들 물질이 조합되어 형성될 수 있다. 하지만, 이들 물질들로만 한정하지는 않는다.4 and 5 are a cross-sectional view and a plan view, respectively, of a conductive material having a Ohmic contact on a layer 201/203 deposited on a type 1/2 layer. 1 type layer 201 is connected to the first electrode layer 301 and the second type layer 202 is connected to the second electrode layer 302. [ The first / second electrode layer 301/302 may have one conductive layer or a multilayer structure of several layers. Ni, Au, ITO, Ti, Al, Ag, or the like, and these materials may be formed in combination. However, it is not limited to these materials.

두 전극층(301/302)은 1형/2형에피층(201/203)과의 전기적인 연결의 목적뿐만 아니라 활성층(202)에서 생성된 빛을 반사하여 빛추출성능을 향상시키기 위해 광반사층의 기능을 할 수 있다. 그래서 두 전극층(301/302)은 오믹접합과 광반사에 적합한 소재들이 적용이 되어야 성능을 더 향상 시킬 수 있다.The two electrode layers 301/302 are formed in a shape of a light reflection layer (not shown) for improving the light extraction performance by reflecting the light generated in the active layer 202, Function. Therefore, the two electrode layers 301/302 can be further improved in performance by applying materials suitable for ohmic bonding and light reflection.

도 5는 제1/제2전극층(301/302)의 패턴 형태를 보여주는데, LED의 성능을 위해서는 여러 가지 형태를 가질 수 있으며, 이에 한정하지 않는다. 다만, 제1/제2전극층(301/302)과 서로 연결되어 합선이 되지 않아야 한다.FIG. 5 shows a pattern form of the first and second electrode layers 301 and 302. The LED may have various shapes for its performance, but the present invention is not limited thereto. However, it should be connected to the first / second electrode layer 301/302 to not be short-circuited.

도 6은 절연층(303)을 성장기판(200) 전면에 증착된 후의 단면도로 절연층(303)은 에피층들 사이의 누설전류 방지를 위해 필요할 수도 있다. 아래 상세히 설명되겠지만, 본딩층(304)도 누설전류 방지의 역할을 할 수 있기 때문에 절연층(303)은 생략될 수도 있다.6 is a sectional view after the insulating layer 303 is deposited on the entire surface of the growth substrate 200. The insulating layer 303 may be necessary to prevent leakage current between the epi layers. As will be described in detail below, the insulating layer 303 may be omitted because the bonding layer 304 may also serve as a leakage current prevention function.

절연층(303)으로 산화규소 또는 실리콘나이트라이드 등을 적용할 때는 화학기상증착을 통해 형성할 수 있다. 하지만, 특정 물질 또는 증착 기술을 한정하지는 않는다.When silicon oxide, silicon nitride or the like is applied to the insulating layer 303, it can be formed through chemical vapor deposition. However, it does not limit the specific material or deposition technique.

도 7 (a)는 캐리어기판(100)의 단면도를 도시한 것으로 캐리어기판(100)은 성장기판(200)과의 웨이퍼본딩 전에 LED 칩 당 두개의 비아(101/102)가 형성되고, 웨이퍼본딩 후에는 LED 칩 내부에 위치하게 된다. 이 비아들(101/102)은 제1/제2전극층(301/301)을 전기적으로 연결하기 위한 통로 역할을 한다. 즉, 제1/제2전극층(301/302)은 두 비아(101/102)를 통해 아래에 상세히 설명될 제1/제2전극패드(405/408)와 서로 전기적으로 연결된다.7A shows a cross-sectional view of the carrier substrate 100. In the carrier substrate 100, two vias 101/102 are formed per LED chip before wafer bonding with the growth substrate 200, And later located inside the LED chip. The vias 101/102 serve as passages for electrically connecting the first and second electrode layers 301/301. That is, the first / second electrode layer 301/302 is electrically connected to the first / second electrode pads 405/408, which will be described in detail below, through the two vias 101/102.

캐리어기판(100)은 LED 패키지의 성능향상을 위해서는 열전도도가 우수하고 에피층과 열팽창계수가 유사한 전기적 부도체 소재를 적용하는 것이 바람직하다. 그래서 AlN, BeO, 알루미나, 실리콘 등의 소재가 적용될 수 있다.In order to improve the performance of the LED package, it is preferable to use an electrically non-conductive material having a good thermal conductivity and a thermal expansion coefficient similar to that of the epi layer. Therefore, materials such as AlN, BeO, alumina, and silicon can be applied.

캐리어기판(100)에 두 비아(101/102)는 소재에 따라 레이저 드릴 기술, 건식 또는 습식 에칭으로 수십 마이크로미터 지름의 크기까지 형성할 수 있고, 두 비아(101/102)의 크기가 작을수록 LED 칩의 발광면적을 높일 수 있어서 광효율을 증대시킬 수 있다.The two vias 101/102 in the carrier substrate 100 can be formed to a size of several tens of micrometers in diameter by a laser drill technique, dry or wet etching depending on the material, and the smaller the size of the two vias 101/102 The light emitting area of the LED chip can be increased and the light efficiency can be increased.

도 7 (b)와 (c)는 비아 모양에 대한 예를 보여 주는 것으로서 두 비아(101/102)는 레이저 드릴로 여러 가지 모양으로 가공할 수 있으며, 두 비아(101/102)를 통한 전기적인 연결을 어떤 기술로 적용할 것인지 또는 두 비아(101/102)의 내부를 어떤 물질로 충전할 것인지에 따라 적합한 모양으로 가공이 될 수 있다. 하지만, 여기서 예로 든 모양으로 두 비아(101/102)의 모양을 한정하고자 하는 것은 아니다. 다만, 전기적인 연결을 위해 두 비아(101/102)는 캐리어기판(100)이 관통된 형태로 형성되어야 한다.Figs. 7 (b) and 7 (c) show an example of a via shape. Two vias 101/102 can be machined into various shapes with a laser drill, Depending on the technique to apply the connection or the material to be filled into the interior of the two vias (101/102), it can be machined into a suitable shape. However, it is not intended to limit the shape of the two vias 101/102 in this exemplary embodiment. However, for electrical connection, the two vias 101 and 102 must be formed in such a manner that the carrier substrate 100 is penetrated.

도 7 (b)에 도시된 바와 같이 비아를 기울어져 있는 내벽을 갖게 가공하거나, 비아 내벽이 기울기가 있으면서 일부는 크게 일부는 작게 가공하여 도 7(c)처럼 가공할 수도 있다. 이런 모양으로 가공하는 이유는 진공증착방식(Evaporator 또는 Sputter 등의 방식)을 적용할 경우 수직 내벽보다는 기울기가 있는 내벽이 더 균일하게 전도성 물질이 증착 되기 때문이고, 도금으로 전도성 물질을 증착을 할 경우 도금 용액의 원활한 흐름을 위해서는 도 7 (b)와 (c) 처럼 가공된 비아는 수직 내벽을 갖는 비아 보다 더 비아 내벽에 균일한 도금 두께를 얻을 수 있다.As shown in Fig. 7 (b), it is also possible to form the inner wall having the inclined vias, or to process the inner wall of the vias with a slight inclination and a part of the vias with a small size, as shown in Fig. 7 (c). This is because the conductive material is more uniformly deposited on the inner wall having a slope than the vertical inner wall when a vacuum evaporation method (such as an evaporator or a sputtering method) is applied. When the conductive material is deposited by plating For the smooth flow of the plating solution, the processed vias as shown in FIGS. 7 (b) and (c) can obtain a uniform plating thickness on the inner wall of the via more than vias having vertical inner walls.

뿐만 아니라, 비아 내부를 빈 공간 없이 충전할 경우도 도 7(b)와 (c)처럼 가공된 비아가 더 충전이 용이하고 충전 시 발생할 수 있는 내부 보이드(void)를 최소화할 수 있다.In addition, when the inside of the via is filled with no empty space, the processed via can be more easily charged and the internal void that may occur during charging can be minimized as shown in FIGS. 7 (b) and (c).

도 8 (a)에 도시된 바와 같이 두 비아(101/102)를 형성한 후 성장기판과 웨이퍼본딩될 캐리어기판(100)에만 본딩층(304)이 도포된다. 여기서 본딩층(304)은 스프레이 코팅으로 두 비아(101/102)를 막히지 않게 표면에만 코팅을 하게 되면, 본딩층(304)을 추가 별도 가공하지 않아도 제1/제2전극층(301/302)은 아래에 상세히 설명될 제1/제2전극패드(405/408)와 전기적으로 연결될 수 있다.The bonding layer 304 is applied only to the carrier substrate 100 to be wafer-bonded to the growth substrate after forming the two vias 101/102 as shown in FIG. 8 (a). If the bonding layer 304 is coated only on the surface of the two vias 101/102 by spray coating, the first / second electrode layers 301/302 may be formed on the first and second electrode layers 301 and 302, And may be electrically connected to the first / second electrode pads 405/408, which will be described in detail below.

스프레이 코팅으로 캐리어기판(100)에만 본딩층(304)을 코팅하게 되면, 홀 내벽에 본딩층(304) 재료가 비아의 형태에 따라 부분적으로 도포될 수도 있지만, 본딩층(304)을 수 마이크로미터의 두께로 형성할 수도 있기 때문에 수십 마이크로 미터 크기의 두 비아(101/102)를 통해 제1/제2전극패드(405/408)와 제1/제2전극층(301/302)를 전기적인 연결하는데 문제가 되지 않는다.When the bonding layer 304 is coated only on the carrier substrate 100 by spray coating, the material of the bonding layer 304 may be partially applied to the inner wall of the hole depending on the shape of the via. However, The first / second electrode pads 405/408 and the first / second electrode layers 301/302 are electrically connected to each other through two vias 101/102 each having a size of several tens of micrometers, It does not matter.

도 8 (b)에 도시된 바와 같이, 성장기판(200)에만 본딩층(304)이 도포될 수도 있다. 성장기판(200)에만 본딩층(304)을 형성할 경우 공정을 간소화하기 위해 아래에 설명될 캐리어기판(100)과 웨이퍼본딩 후에 캐리어기판(100)에 형성된 두 비아(101/102)를 통해 본딩층(304)이 가공된다.The bonding layer 304 may be applied only to the growth substrate 200 as shown in FIG. 8 (b). In order to simplify the process of forming the bonding layer 304 only on the growth substrate 200, the carrier substrate 100, which will be described below, and the semiconductor substrate 100, which are bonded through two vias 101/102 formed on the carrier substrate 100 after wafer bonding, The layer 304 is processed.

경우에 따라서는 성장기판(200)과 캐리어기판(100) 모두에 본딩층을 도포할 수도 있다. 이 경우는 상장기판(200)에만 본딩층(304)을 형성한 경우와 동일한 방법으로 본딩층(304)이 가공이 되어야 한다.In some cases, the bonding layer may be applied to both the growth substrate 200 and the carrier substrate 100. In this case, the bonding layer 304 must be processed in the same manner as in the case where the bonding layer 304 is formed only on the base substrate 200.

웨이퍼본딩 후에 본딩층(304) 가공이 필요한 경우에 대해서는 아래 상세히 설명된다.The case of processing the bonding layer 304 after wafer bonding is described in detail below.

웨이퍼본딩 전에 본딩층(304)을 가공하기 위해서는 감광성 재료로 패턴 또는 에칭마스킹층을 형성하고 에칭을 진행하여야 본딩층(304)을 가공할 수 있다. 아니면, 본딩층(304)의 소재가 감광성 재료를 적용하여 가공할 수도 있다. 하지만, 웨이퍼본딩전에 본딩층(304)을 가공하는 것은 본딩층에 영향을 주어 웨이퍼본딩의 품질 또는 신뢰성에 영향을 줄 수 있어 바람직하지 않고, 공정도 복잡하게 된다.In order to process the bonding layer 304 before wafer bonding, a pattern or an etching masking layer is formed of a photosensitive material, and the etching is continued until the bonding layer 304 is processed. Alternatively, the material of the bonding layer 304 may be processed by applying a photosensitive material. However, processing the bonding layer 304 before wafer bonding affects the bonding layer, which may affect the quality or reliability of the wafer bonding, which is undesirable and complicates the process.

캐리어기판(100)의 소재로 에칭이 용이하지 않은 AlN 또는 알루미나 등의 소재를 적용할 경우는 웨이퍼본딩 전에 캐리어기판(100)에 형성된 두 비아(101/102)를 통해 본딩층(304)을 에칭으로 가공할 수 있다. 즉, 캐리어기판(100) 소재로 적용되는 AlN 또는 알루미나 소재가 에칭마스킹 역할을 할 수 있기 때문에 본딩층(304) 가공을 위해 별도의 감광성 재료의 패턴 및 에칭마스킹층을 형성하는 공정이 필요하지 않아 공정을 간소화할 수 있다. 뿐만 아니라, 웨이퍼본딩 전 레이저 드릴 가공 과정에서 두 비아(101/102)와 정렬마크를 같이 형성할 수 있기 때문에 정렬마크 형성을 위해 별도 공정을 진행할 필요가 없다.When a material such as AlN or alumina which is not easily etched is used as the material of the carrier substrate 100, the bonding layer 304 is etched through two vias 101/102 formed on the carrier substrate 100 before wafer bonding . That is, since the AlN or alumina material used as the material of the carrier substrate 100 can serve as an etching mask, a process of forming a separate pattern of a photosensitive material and an etching masking layer for processing the bonding layer 304 is not required The process can be simplified. In addition, since two vias 101/102 and an alignment mark can be formed simultaneously in the laser drilling process before wafer bonding, there is no need to carry out a separate process to form alignment marks.

에칭이 용이한 소재를 적용한 캐리어기판(100)의 경우, 발명의 구현을 위해서는 공개특허 10-2012-0082189와 같이 웨이퍼본딩 후에 캐리어기판(100)에 두 비아(101/102)를 형성하는 것이 바람직하다. 즉, 캐리어기판(100)이 에칭이 잘 되기 때문에 캐리어기판(100)이 에칭마스크 역할을 할 수 없기 때문이다.In the case of the carrier substrate 100 using an easily etched material, it is preferable to form two vias 101/102 on the carrier substrate 100 after wafer bonding as in the case of the patent publication 10-2012-0082189 Do. That is, since the carrier substrate 100 is well etched, the carrier substrate 100 can not serve as an etching mask.

여기서 에칭이 용이하다는 것은 에칭되어야 하는 부위의 소재를 에칭할 때 에칭되지 않아야 하는 부위의 소재가 손상이나 변형될 수 있다는 것을 의미하며, 그래서 에칭이 용이한 소재의 캐리어기판(100)은 에칭마스크 역할을 할 수 없다는 것을 의미한다. 그리고 에칭이 용이하지 않다는 것은 에칭방식에 따라 에칭되어야 하는 부위의 소재를 에칭하는 과정에서 손상이나 변형이 없어서 에칭마스크 역할을 할 수 있다는 것을 의미한다.Here, the ease of etching means that the material of the portion that should not be etched when etching the material to be etched can be damaged or deformed. Thus, the carrier substrate 100, which is easy to etch, Can not be done. The fact that the etching is not easy means that there is no damage or deformation in the course of etching the material to be etched according to the etching method, and thus it can serve as an etching mask.

에칭이 용이한 소재의 캐리어기판(100)의 경우 웨이퍼본딩 전에 캐리어기판(100)에 두 비아(101/102)를 형성하고, 웨이퍼본딩 후에 두 비아(101/102)를 통해 본딩층(304)을 가공하기 위해서는 캐리어기판(100)에 에칭마스크 역할을 할 수 있는 에칭마스크층을 형성하여야 본딩층(304)을 가공할 수 있다.In the case of the carrier substrate 100 having an easily etched material, two vias 101/102 are formed on the carrier substrate 100 before wafer bonding, and the bonding layer 304 is formed through two vias 101/102 after wafer bonding. It is necessary to form an etching mask layer that can serve as an etching mask on the carrier substrate 100 so that the bonding layer 304 can be processed.

하지만, 두 비아(101/102)가 있는 상태에서 에칭마스크 층을 형성하는 것이 쉽지 않고, 두 비아(101/102)의 가장자리에 이격 없이 에칭마스크층을 정확히 정렬하여 형성하는 것이 불가능하기 때문에 캐리어기판(100)에 형성된 두 비아(101/102)에 영향을 주지 않고, 두 비아(101/102)를 통해 본딩층(304)를 가공하는 것이 쉽지 않다. 또한, 두 비아(101/102) 내벽에 에칭마스크층을 형성하는 것이 곤란하기 때문에 두 비아(101/102)를 통해 본딩층(304)을 가공하는 것이 곤란해진다.However, since it is not easy to form the etching mask layer in the state in which the two vias 101/102 are present and it is impossible to precisely align the etching mask layer without separating the edges of the two vias 101/102, It is not easy to process the bonding layer 304 through the two vias 101/102 without affecting the two vias 101/102 formed on the substrate 100. [ Further, since it is difficult to form an etching mask layer on the inner walls of the two vias 101/102, it is difficult to process the bonding layer 304 through the two vias 101/102.

결국, 캐리어기판(100)의 소재로 에칭이 용이한 소재를 적용할 경우 웨이퍼본딩 후 캐리어기판(100)에 비아를 형성하여야 한다. 즉, 웨이퍼본딩 후 캐리어기판(100)에 별도의 에칭마스크가 형성되어 있어야 비아를 형성할 수 있다. 그래서 발명의 목적 중 하나인 공정 간소화를 할 수 없게 된다. 본 발명의 목적을 위해서는 에칭이 용이하지 않는 소재를 적용하여 캐리어기판(100)이 에칭마스크 역할을 할 수 있게 하고, 웨이퍼본딩 전에 캐리어기판(100)에 형성된 두 비아(101/102)를 통해 본딩층(304)를 가공하여야 공정을 간소화할 수 있게 한다.As a result, when a material easy to be etched is used as the material of the carrier substrate 100, a via should be formed in the carrier substrate 100 after wafer bonding. That is, after the wafer bonding, a separate etching mask must be formed on the carrier substrate 100 to form vias. Therefore, it is impossible to simplify the process which is one of the objects of the invention. For the purpose of the present invention, it is possible to apply a material which is not easy to etch so that the carrier substrate 100 can serve as an etching mask, and bonding is performed through two vias 101/102 formed on the carrier substrate 100 before wafer bonding The layer 304 must be machined to simplify the process.

여기서 본딩층(304)은 제1/제2전극층(301/302)이 서로 전기적인 합선이 되지 않게 하기 위해서 전기적인 절연 물질이어야 한다. 앞서 언급되었듯이, 전기적인 절연 물질의 본딩층(304)은 에피층들간의 누설전류 방지의 역할을 할 수도 있다.Here, the bonding layer 304 should be an electrically insulating material so that the first / second electrode layers 301/302 do not become electrically short-circuited to each other. As previously mentioned, the bonding layer 304 of electrically insulating material may serve to prevent leakage current between the epilayers.

앞서 설명된 에피층의 에칭과 전극층 형성으로 표면은 높이 차이가 있게 된다. 이런 높이 차이는 성장기판(200)과 캐리어기판(100)의 웨이퍼본딩을 위해 최소화하는 것이 바람직하다. 또한, 높이 차이가 있는 표면을 웨이퍼본딩 하기에 적합한 소재로 본딩층(304)을 형성하는 것이 바람직하다. 본딩층(304)은 제1/제2전극층(301/302)및 절연층(303)과의 접합력이 우수한 물질이어야 한다.The etching of the epi layer and the formation of the electrode layer described above cause a difference in height between the surfaces. This height difference is preferably minimized for wafer bonding of the growth substrate 200 and the carrier substrate 100. In addition, it is preferable to form the bonding layer 304 as a material suitable for wafer bonding of a surface having a height difference. The bonding layer 304 should be a material having excellent bonding strength to the first / second electrode layer 301/302 and the insulating layer 303.

본 발명에서는 표면이 최소 수백 nm의 높이 차이를 가질 수 있으며, 이에 적합한 본딩층(304) 소재로는 BCB(BenzoCycloButene), PI(PolyImide) 등의 수지 소재를 본딩층(304)으로 적용할 수 있고, 건식/습식에칭으로 가공할 수 있다. 하지만, 이런 소재들로만 한정하지는 않는다.In the present invention, the surface of the bonding layer 304 may have a height difference of at least several hundreds of nm. As the bonding layer 304, a resin material such as BCB (BenzoCycloButene) or PI (PolyImide) may be applied as the bonding layer 304 , Dry / wet etching. However, it is not limited to these materials.

도 9는 본딩층(304)를 형성하고 캐리어기판(100)과 성장기판(200)을 서로 맞대어 웨이퍼본딩된 후의 단면도와 평면도를 도시한 것이다. 앞서 설명된 제1/제2전극층(301/302)과 두 비아(101/102)를 서로 정렬하여 성장기판에 형성된 수천 ∼ 수만개의 LED 칩들이 캐리어기판(100)과 접합된다.9 is a cross-sectional view and a plan view of the bonding layer 304 after the carrier substrate 100 and the growth substrate 200 are bonded to each other by wafer bonding. Thousands to tens of thousands of LED chips formed on the growth substrate are bonded to the carrier substrate 100 by aligning the first / second electrode layer 301/302 and the two vias 101/102 described above.

도 10에서 도시된 바와 같이, 본딩층(304)이 성장기판(200) 또는 캐리어기판(100)과 성장기판(200) 모두에 형성된 경우, 캐리어기판(100)을 에칭마스크로 활용하여 두 비아(101/102)를 통해 본딩층(304)과 절연층(303)을 에칭하면, 제1/제2전극층(301/302)을 노출시켜 전기적인 연결을 할 수 있는 상태가 된다. 본딩층(304)과 절연층(303)은 건식/습식방식으로 에칭될 수 있다. 앞서 언급했듯이, 에피층간의 누설전류방지를 위해 본딩층(304)만을 적용할 경우 절연층(303)은 없을 수도 있다.10, when the bonding layer 304 is formed on both the growth substrate 200 and the carrier substrate 100 and the growth substrate 200, the carrier substrate 100 is used as an etching mask to form two vias The bonding layer 304 and the insulating layer 303 are etched through the first and second electrode layers 301 and 302 to expose the first and second electrode layers 301 and 302 to be electrically connected. The bonding layer 304 and the insulating layer 303 may be etched in a dry / wet manner. As described above, if only the bonding layer 304 is applied to prevent the leakage current between the epi layers, the insulating layer 303 may be absent.

도 11은 회로하지층(401)과 회로층(402)이 형성된 후의 단면도를 보여준다. 여기서 회로하지층(401)은 캐리어기판(100)과의 접합력이 우수한 전도성물질로 증착이 되어야 하고, Ti, Ni, Cr 등과 같이 서로 다른 물질들 사이에 위치해 접합력 증진시키는 물질이 포함될 수 있고, 회로층(402)를 형성하는 기술에 적합한 전도성 물질이어야 한다. 회로하지층(401)과 회로층(402)은 Ti, Ni, Cr, Cu, Au, Sn 등의 금속들이 적용될 수 있다. 하지만, 이런 금속들로만 한정하지 않는다. 회로하지층(401) 또는 회로층(402)은 하나의 전도성물질이거나 여러 전도성물질들이 조합된 다층구조를 가질 수 있다.11 shows a cross-sectional view after the circuit underlayer 401 and the circuit layer 402 are formed. Here, the circuit underlying layer 401 must be deposited with a conductive material having excellent bonding strength with the carrier substrate 100, and may include a substance that is positioned between different materials such as Ti, Ni, Cr, etc. to increase the bonding force, Lt; RTI ID = 0.0 > 402 < / RTI > The underfloor layer 401 and the circuit layer 402 may be formed of metals such as Ti, Ni, Cr, Cu, Au and Sn. However, it is not limited to these metals. The underfloor layer 401 or the circuit layer 402 may be a single conductive material or may have a multilayer structure in which a plurality of conductive materials are combined.

회로하지층(401)과 회로층(402)은 도 12에서 도시된 바와 같이 에칭을 통해 패턴되어 제1/제2전극패드(405/408)를 형성되게 한다. 제1/제2전극패드(405/408)는 LED 모듈(module) PCB의 전극패드와 솔더링으로 연결되어 LED 모듈이 제조되기 때문에 두 전극패드(405/408)는 솔더링에 적합한 표면처리층를 포함한다. 그 표면처리 방식으로는 Ni/Au 도금, HASL(Hot Air Solder Leveling), OSP(Organic Solder Preservative), Ni/Pd/Au도금 등등이 적용될 수 있다. 하지만, 이런 표면처리들로만 한정하지는 않는다.The underfloor layer 401 and the circuit layer 402 are patterned through etching to form the first / second electrode pads 405/408 as shown in FIG. Since the first / second electrode pads 405/408 are connected by soldering to the electrode pads of the LED module PCB, the two electrode pads 405/408 include a surface treatment layer suitable for soldering . As the surface treatment method, Ni / Au plating, HASL (Hot Air Solder Leveling), OSP (Organic Solder Preservative), Ni / Pd / Au plating and the like can be applied. However, it is not limited to these surface treatments.

표면처리층은 회로하지층(401)과 회로층(402)의 패턴을 형성하기 전에 형성할 수도 있고, 이 경우에는 표면처리층, 회로층(402)와 회로하지층(401) 모두 패턴이 필요하다.The surface treatment layer may be formed before forming the circuit underlying layer 401 and the circuit layer 402. In this case, the surface treatment layer, both the circuit layer 402 and the circuit underlying layer 401, Do.

회로층(402)위에 표면처리층를 추가하는 것이 아니라, 위에서 언급한 표면처리층 중 전도성을 갖는 표면처리층만으로도 회로층(402)를 형성할 수 있고, 이 경우에는 회로하지층(401)은 표면처리층에 적합한 전도성물질이어야 한다.The circuit layer 402 can be formed only by the surface treatment layer having conductivity among the above-mentioned surface treatment layers, not to add the surface treatment layer on the circuit layer 402. In this case, It should be a conductive material suitable for the treatment layer.

여기서 제1/제2전극패드(405/408)를 표면처리에 적용되는 전도성물질만으로 회로층(402)을 형성할 경우 제1/제2전극패드(405/408)는 제1/제2회로하지층과 표면처리층만으로 구성되고, 제1/제2전극패드(405/408)를 회로층(402) 위에 추가로 표면처리층을 형성할 경우 제1/제2전극패드(405/408)는 제1/제2회로하지층(403/406)과 표면처리층이 추가되어 형성된 제1/제2회로층(404/407)을 포함한다.When the circuit layer 402 is formed of only the conductive material applied to the first / second electrode pads 405/408, the first / second electrode pads 405/408 are electrically connected to the first / And the first / second electrode pads 405/408 are formed only on the circuit layer 402 when the first / second electrode pads 405/408 are further formed on the surface layer. Includes a first / second circuit underlying layer (403/406) and a first / second circuit layer (404/407) formed by adding a surface treatment layer.

캐리어기판(100)과 접합력이 우수한 회로하지층(401)를 형성하는 것이 바람직하지만, 회로하지층(401) 없이 제1/제2전극패드(405/408)을 형성할 수도 있다.It is preferable to form the circuit underlying layer 401 having excellent bonding strength with the carrier substrate 100. However, the first / second electrode pads 405/408 may be formed without the circuit underlying layer 401. [

도 13에 도시된 바와 같이, 필요에 따라서는 회로하지층(401)과 회로층(402)을 형성 후에 두 비아(101/102) 내부를 수지(resin) 또는 전도성페이스트로 충전할 수도 있다. 두 비아(101/102) 내부를 충전한 후에 캐리어기판(100) 표면의 회로하지층(401)과 회로층(402) 부분은 패턴 되고 표면처리가 된다. 두 비아(101/102) 내부의 충전은 스크린 인쇄법을 통해 충전될 수 있다.The inside of the two vias 101 and 102 may be filled with a resin or a conductive paste after forming the circuit ground layer 401 and the circuit layer 402 as required, as shown in Fig. The portions of the circuit underlying layer 401 and the circuit layer 402 on the surface of the carrier substrate 100 are patterned and surface-treated after filling the inside of the two vias 101/102. Charges inside the two vias 101/102 can be charged by screen printing.

도 14에 도시된 바와 같이, 두 비아(101/102)내부에 전도성 페이스트를 이용해 충전할 경우에는 두 비아(101/102) 내부에 회로하지층(401)과 회로층(402)이 필요 없을 수 있다. 즉, 전도성페이스트를 이용해 전도성비아충전제(502)를 두 비아(101/102)내부에 충전하여 제1/제2전극층(301/302)과 제1/제2전극패드(405/408)이 서로 전기적으로 연결할 수 있다.14, when the conductive paste is filled in the two vias 101/102, the circuit substrate layer 401 and the circuit layer 402 are not needed in the two vias 101/102 have. That is, the conductive via filler 502 is filled in the two vias 101/102 using the conductive paste so that the first / second electrode layer 301/302 and the first / second electrode pads 405/408 Can be electrically connected.

두 비아(101/102) 내부의 충전은 작업성을 고려했을 때 스크린 인쇄법을 통해 충전하는 것이 바람직하고, 스크린 인쇄법을 통해 수지 또는 전도성페이스트를 충전하게 되면, 비아 위쪽으로 수지 또는 전도성페이스트가 심하게 돌출될 수도 있기 때문에 필요에 따라서는 평탄화 작업을 할 수도 있다.It is preferable to fill the inside of the two vias 101 and 102 by the screen printing method in consideration of workability. When the resin or the conductive paste is filled through the screen printing method, resin or conductive paste Since it may protrude too much, it may be planarized if necessary.

도 14에서와 같이 전도성비아충전제(502)를 형성한 후에는 캐리어기판(100)에 전도성물질을 증착 및 패턴하여 제1/제2전극패드(405/408)를 형성할 수 있다. 이 경우 제1/제2전극패드(405/408)는 회로하지층 없이 표면처리층만 또는 회로층과 표면처리층만으로 형성되거나, 캐리어기판(100)과의 우수한 접합력을 위해 회로하지층과 표면처리층만을 포함할 수 있고, 추가적으로 표면처리층을 형성하여 표면처리층 아래에 회로하지층과 회로층을 포함할 수도 있다.After the conductive via filler 502 is formed as shown in FIG. 14, first and second electrode pads 405/408 may be formed by depositing and patterning a conductive material on the carrier substrate 100. In this case, the first / second electrode pads 405/408 may be formed only of the surface treatment layer or the circuit layer and the surface treatment layer without the circuit underlying layer, or may be formed of the circuit underlying layer and the surface And may additionally comprise a surface treatment layer and a circuit underlayer and a circuit layer below the surface treatment layer.

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도 18에서 도시된 바와 같이, 보다 더 광 성능을 향상시키기 위해서 성장기판을 제거한 Thin GaN LED 패키지 형태로 제조될 수도 있다. 즉, 빛이 성장기판을 통해 추출될 때 광 손실이 발생할 수 있기 때문에 성장기판을 제거한 LED 패키지로 제조할 수도 있다. 성장기판은 Laser Lift Off (LLO) 기술을 통해 제거될 수 있다.As shown in FIG. 18, the GaN LED package may be manufactured in the form of a thin GaN LED package in which a growth substrate is removed to further improve optical performance. That is, since light loss may occur when light is extracted through the growth substrate, the LED package may be manufactured by removing the growth substrate. Growth substrates can be removed using Laser Lift Off (LLO) technology.

한편, 본 발명은 상술한 적어도 하나의 실시 예에 포함되며, 하나의 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 안에서 예시되지 않은 여러 가지 변형과 응용이 가능함은 물론 구성요소의 치환 및 균등한 타 실시 예로 변경할 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어서 명백하다. 따라서 본 발명의 특징에 대한 변형과 응용에 관계된 내용은 본 발명의 범위 내에 포함되는 것으로 해석되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is clearly understood that the same is by way of illustration and example only and is not to be taken by way of limitation, It will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. Accordingly, it is intended that the present invention cover the modifications and applications of this invention provided they come within the scope of the appended claims and their equivalents.

100 캐리어기판 101 제 1 비아 102 제 2 비아
200 성장기판 201 1 형에피층 202 활성층
203 2 형에피층 301 제 1 전극층 302 제 2 전극층
303 절연층 304 본딩층 401 회로하지층
402 회로층 403 제 1 회로하지층 404 제 1 회로층
405 제 1 전극패드 406 제 2 회로하지층 407 제 2 회로층
408 제 2 전극패드 501 비아충전제 502 전도성비아충전제
901 발광구조물 902 전극패드 903 폴리머층
904 패키지 기판 905 절연층 906 전극
907 제 1 비아홀 908 제 2 비아홀100 carrier substrate 101 first via 102 second via
200 Growth Substrate 201 < RTI ID = 0.0 > 1 <
203 2-type phosphor layer 301 First electrode layer 302 Second electrode layer
303 Insulation layer 304 Bonding layer 401 Circuit Underlayer
402 circuit layer 403 first circuit underlayer 404 first circuit layer
405 first electrode pad 406 second circuit underlying layer 407 second circuit layer
408 Second electrode pad 501 Via filler 502 Conductive via filler
901 Light emitting structure 902 Electrode pad 903 Polymer layer
904 package substrate 905 insulating layer 906 electrode
907 First via hole 908 Second via hole

Claims (17)

전기적으로 부도체인 캐리어기판;
웨이퍼본딩 전에 상기의 캐리어기판에 형성하여 LED 칩 내부 아래에 위치하게 될 제1비아와 제2비아;
1형에피층, 활성층 및 2형에피층을 포함하는 에피층이 형성된 성장기판;
상기 성장기판에 형성하여 1형에피층과 2형에피층과 전기적으로 연결된 제1전극층과 제2전극층;
상기의 성장기판과 캐리어기판을 웨이퍼본딩 하기 위해 상기의 제1비아와 제2비아를 포함하는 캐리어기판에 형성된 본딩층; 및
상기의 캐리어기판에 형성하여 제1전극층과 제2전극층과 전기적으로 연결된 제1전극패드와 제2전극패드를 포함하는 LED 패키지A carrier substrate that is electrically nonconductive;
A first via and a second via formed on the carrier substrate to be positioned under the LED chip before wafer bonding;
A growth substrate on which an epitaxial layer including a craying layer, an active layer and a 2-type epitaxial layer is formed on a 1-type substrate;
A first electrode layer and a second electrode layer formed on the growth substrate and electrically connected to the first layer and the second layer;
A bonding layer formed on the carrier substrate including the first via and the second via for wafer bonding the growth substrate and the carrier substrate; And
An LED package including a first electrode pad and a second electrode pad formed on the carrier substrate and electrically connected to the first electrode layer and the second electrode layer, 전기적으로 부도체인 캐리어기판;
웨이퍼본딩 전에 상기의 캐리어기판에 형성하여 LED 칩 내부 아래에 위치하게 될 제1비아와 제2비아;
1형에피층, 활성층 및 2형에피층을 포함하는 에피층이 형성된 성장기판;
상기 성장기판에 형성하여 1형에피층과 2형에피층과 전기적으로 연결된 제1전극층과 제2전극층;
상기의 성장기판과 캐리어기판을 웨이퍼본딩 하기 위해 상기의 성장기판에 형성하고 웨이퍼본딩 후에 제1전극층과 제2전극층을 드러나게 하기 위해 제1비아와 제2비아를 통해 가공되는 본딩층; 및
상기의 캐리어기판에 형성하여 제1전극층과 제2전극층과 전기적으로 연결된 제1전극패드와 제2전극패드를 포함하는 LED 패키지A carrier substrate that is electrically nonconductive;
A first via and a second via formed on the carrier substrate to be positioned under the LED chip before wafer bonding;
A growth substrate on which an epitaxial layer including a craying layer, an active layer and a 2-type epitaxial layer is formed on a 1-type substrate;
A first electrode layer and a second electrode layer formed on the growth substrate and electrically connected to the first layer and the second layer;
A bonding layer formed on the growth substrate for wafer bonding the growth substrate and the carrier substrate and processed through first vias and second vias to expose the first and second electrode layers after wafer bonding; And
An LED package including a first electrode pad and a second electrode pad formed on the carrier substrate and electrically connected to the first electrode layer and the second electrode layer, 제 1 항 또는 제 2 항에 있어서,
회로하지층과 회로층이 형성된 제 1 비아와 제 2 비아 내부를 수지로 충전하여 형성된 비아충전제를 더 포함하는 것을 특징으로 하는 LED 패키지3. The method according to claim 1 or 2,
Further comprising a via filler formed by filling resin inside the first via and the second via with the circuit underlayer and the circuit layer formed thereon, 제 1 항 또는 제 2 항에 있어서,
회로하지층과 회로층이 형성된 제 1 비아와 제 2 비아 내부를 전도성페이스트로 충전하여 형성된 비아충전제를 더 포함하는 것을 특징으로 하는 LED 패키지3. The method according to claim 1 or 2,
Further comprising a via filler formed by filling a first via formed with a circuit underlayer and a circuit layer and a conductive paste into the second via, 제 3 항에 있어서
1 형에피층, 2 형에피층 및 활성층을 포함한 에피층과 전극층을 캐리어기판에 남겨두고 성장기판만 제거된 LED 패키지The method of claim 3, wherein
The epitaxial layer and the electrode layer including the layer 1, the layer 2, and the active layer were left on the carrier substrate, and the LED package 제 4 항에 있어서
1 형에피층, 2 형에피층 및 활성층을 포함한 에피층과 전극층을 캐리어기판에 남겨두고 성장기판만 제거된 LED 패키지The method of claim 4, wherein
The epitaxial layer and the electrode layer including the layer 1, the layer 2, and the active layer were left on the carrier substrate, and the LED package 전기적으로 부도체인 캐리어기판;
웨이퍼본딩 전에 상기의 캐리어기판에 형성하여 LED 칩 내부 아래에 위치하게 될 제1비아와 제2비아;
1형에피층, 활성층 및 2형에피층을 포함하는 에피층이 형성된 성장기판;
상기 성장기판에 형성하여 1형에피층과 2형에피층과 전기적으로 연결된 제1전극층과 제2전극층;
상기의 성장기판과 캐리어기판을 웨이퍼본딩 하기 위해 상기의 제1비아와 제2비아를 포함하는 캐리어기판에 형성된 본딩층;
상기 제1비아와 제2비아 내부에 회로하지층과 회로층 형성 없이 전도성페이스트로 제1비아와 제2비아 내부를 충전하여 형성하고 제1전극층과 제2전극층과 전기적으로 연결된 전도성비아충전제; 및
상기의 캐리어기판과 전도성비아충전제에 형성하여 전도성비아충전제를 통해 제1전극층과 제2전극층과 전기적으로 연결된 제1전극패드와 제2전극패드를 포함하는 LED 패키지A carrier substrate that is electrically nonconductive;
A first via and a second via formed on the carrier substrate to be positioned under the LED chip before wafer bonding;
A growth substrate on which an epitaxial layer including a craying layer, an active layer and a 2-type epitaxial layer is formed on a 1-type substrate;
A first electrode layer and a second electrode layer formed on the growth substrate and electrically connected to the first layer and the second layer;
A bonding layer formed on the carrier substrate including the first via and the second via for wafer bonding the growth substrate and the carrier substrate;
A conductive via filler formed by filling the first via and the second via with a conductive paste in the first via and the second via without forming a circuit ground layer and a circuit layer, and electrically connecting the first electrode layer and the second electrode layer; And
An LED package including a first electrode pad and a second electrode pad electrically connected to the first electrode layer and the second electrode layer through a conductive via filler formed on the carrier substrate and the conductive via filler, 전기적으로 부도체인 캐리어기판;
웨이퍼본딩 전에 상기의 캐리어기판에 형성하여 LED 칩 내부 아래에 위치하게 될 제1비아와 제2비아;
1형에피층, 활성층 및 2형에피층을 포함하는 에피층이 형성된 성장기판;
상기 성장기판에 형성하여 1형에피층과 2형에피층과 전기적으로 연결된 제1전극층과 제2전극층;
상기의 성장기판과 캐리어기판을 웨이퍼본딩 하기 위해 상기의 성장기판에 형성하고 웨이퍼본딩 후에 제1전극층과 제2전극층을 드러나게 하기 위해 제1비아와 제2비아를 통해 가공되는 본딩층;
상기 제1비아와 제2비아 내부에 회로하지층과 회로층 형성 없이 전도성페이스트로 제1비아와 제2비아 내부를 충전하여 형성하고 제1전극층과 제2전극층과 전기적으로 연결된 전도성비아충전제; 및
상기의 캐리어기판과 전도성비아충전제에 형성하여 전도성비아충전제를 통해 제1전극층과 제2전극층과 전기적으로 연결된 제1전극패드와 제2전극패드를 포함하는 LED 패키지A carrier substrate that is electrically nonconductive;
A first via and a second via formed on the carrier substrate to be positioned under the LED chip before wafer bonding;
A growth substrate on which an epitaxial layer including a craying layer, an active layer and a 2-type epitaxial layer is formed on a 1-type substrate;
A first electrode layer and a second electrode layer formed on the growth substrate and electrically connected to the first layer and the second layer;
A bonding layer formed on the growth substrate for wafer bonding the growth substrate and the carrier substrate and processed through first vias and second vias to expose the first and second electrode layers after wafer bonding;
A conductive via filler formed by filling the first via and the second via with a conductive paste in the first via and the second via without forming a circuit ground layer and a circuit layer, and electrically connecting the first electrode layer and the second electrode layer; And
An LED package including a first electrode pad and a second electrode pad electrically connected to the first electrode layer and the second electrode layer through a conductive via filler formed on the carrier substrate and the conductive via filler, 제 7 항 또는 제 8 항에 있어서
1 형에피층, 2 형에피층 및 활성층을 포함한 에피층과 전극층을 캐리어기판에 남겨두고 성장기판만 제거된 LED 패키지The method according to claim 7 or 8, wherein
The epitaxial layer and the electrode layer including the layer 1, the layer 2, and the active layer were left on the carrier substrate, and the LED package 제 1 항, 제 2 항, 제 7 항 또는 제 8 항에 있어서,
1형에피층, 활성층, 2형에피층, 제1전극층과 제2전극층이 형성된 성장기판에 형성되어 웨이퍼본딩 후에 에피층과 두 전극층을 포함하는 성장기판과 본딩층 사이에 위치하게 되고 제1비아와 제2비아를 통해 가공되는 절연층을 더 포함하는 것을 특징으로 하는 LED 패키지The method according to claim 1, 2, 7, or 8,
A first electrode layer and a second electrode layer are formed on a growth substrate having a first layer, a first layer, an active layer, a second layer, a first electrode layer, and a second electrode layer, And an insulating layer processed through the second vias. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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