KR101572089B1

KR101572089B1 - 인쇄회로기판 검사방법

Info

Publication number: KR101572089B1
Application number: KR1020140069125A
Authority: KR
Inventors: 이충식; 김명종; 양원모
Original assignee: 대덕지디에스 주식회사
Priority date: 2014-06-09
Filing date: 2014-06-09
Publication date: 2015-11-25

Abstract

본 발명에 따른 회로기판은 제품 시트의 외곽부에 테스트 쿠폰(test coupon)을 구비하고, 제조공정 중 특이사항이 발생하거나 불량발생으로 판단될 경우 상기 테스트 쿠폰을 단선하여 회로 오픈(open circuited)을 발생시킴으로써 해당층에 결함이 있음을 마킹하고, 다층회로기판 제조공정 완료 후 BBT 검사단계에서 상기 테스트쿠폰을 함께 검사함으로써 해당제품의 층별 불량발생을 추적할 수 있도록 한다.

Description

인쇄회로기판 검사방법{METHOD OF DEFECT INSPECTION FOR PRINTED CIRCUIT BOARD}

본 발명은 인쇄회로기판 제조 및 검사기술에 관한 것으로서, 특히 다층인쇄회로기판의 층별 불량 여부를 검사하는 BBT(Bare Board Test) 검사방법에 관한 것이다.

BBT 테스트는, 인쇄회로기판 제품의 솔더마스크 오픈회로에 동일한 위치로 배열된 도전금속 핀들을 접점 시킨 상태에서, 각각의 핀에 전류를 통하여 각 제품의 회로결손 여부를 테스트하는 과정을 지칭한다.

인쇄회로기판을 제작하기 위해서는, 사진, 식각, 도금, 인쇄, 적층 등의 단위 프로세스를 반복하여야 한다. 인쇄회로기판의 수율을 관리하기 위해서는, 매 단위 프로세스가 종료될 때마다, 검사를 해서 불량발생 여부를 확인하는 것이 필요하다. 이를 위하여 AOI(automatic optical inspection), 작업자 육안검사를 하거나, 적층 등의 공정 프로세스를 모두 완료하고 시행하는 BBT 검사를 하는데, 고다층회로기판의 경우 층수구분이 어려워서 불량분석이 용이하지 않아 불량유출이 야기될 수 있다.

BBT 검사 단계에서, 작업자들은 불량으로 판별된 것들 중에서 수정할 수 있는 것은 이전 공정으로 되돌려 보내고, 수정 불가능한 것은 제품에 스크래치를 내서 불량표시를 함으로써 해당 불량부품을 빼놓고 진행을 한다.

그런데 최근 들어 전자제품이 소형화하고 휴대성이 증대됨에 따라, 회로 패턴이 미세화하고 기판의 층수가 다층화하는 경향을 보이고 있다. 이와 같이, 인쇄회로기판이 고밀도 고다층화 함에 따라, BBT 테스트 단계에서 불량이 발견된 경우에 미세패턴의 고밀도 제품에 수작업으로 스크래치를 내어 마킹을 하는 것 자체가 불가능할 뿐 아니라, 고다층 회로기판에 있어서 층별 불량확인을 위해서 연마를 한 후 불량을 육안으로 확인하는 종래기술을 고다층 고밀도기판에 적용하는 것이 용이하지 않다.

1. 특허 제888,580호. 2. 특허 제645,645호.

본 발명의 제1 목적은 고다층 회로기판 불량분석시 검사시간과 비용을 줄이고 불량유출을 최소화하기 위한 검사방법을 제공하는데 있다.

본 발명의 제2 목적은 상기 제1 목적에 부가하여, 회로기판 불량분석시 불량 층을 직접 확인할 수 있는 BBT 검사방법을 제공하는데 있다.

상기 목적을 달성하기 위하여, 본 발명에 따른 회로기판은 제품 시트의 외곽부에 테스트 쿠폰(test coupon)을 구비하고, 제조공정 중 특이사항이 발생하거나 불량발생으로 판단될 경우 상기 테스트 쿠폰을 단선하여 회로 오픈(open circuited)을 발생시킴으로써 해당층에 결함이 있음을 마킹하고, 다층회로기판 제조공정 완료 후 BBT 검사단계에서 상기 테스트쿠폰을 함께 검사함으로써 해당제품의 층별 불량발생을 추적할 수 있도록 한다.

본 발명은 시트 외곽에 마련된 테스트쿠폰에 불량 여부를 마킹하므로, 회로패턴이 미세화하여 해당시트가 작아지더라도 불량을 마킹하는데 어려움이 없다. 또한, 본 발명은 테스트쿠폰에 대해 BBT 검사를 함으로써 어느 층에서 불량이 발생하였는지를 기판을 물리적으로 연마(grind)하지 아니하고도 밝혀낼 수 있다. 게다가, 본 발명은 전기적 도전불량이 아닌 경우, 예를 들어 찍힘, 절연성 이물 등의 불량이 발생한 경우에도 불량유출을 근본적으로 차단할 수 있다.

도1은 본 발명에 따라 시트의 외곽에 테스트쿠폰이 제작된 회로기판을 나타낸 도면.
도2는 본 발명에 따른 테스트 쿠폰의 양호한 실시예를 나타낸 도면.
도3a 내지 도3c는 본 발명에 따른 테스트쿠폰 제작을 위한 공정순서를 나타낸 단면도.

본 발명은 총 n 개 층(L₁, L₂, … , L_n)의 동박회로가 적층된 다층의 회로기판에 대해, 다층회로기판 제작 후에 상기 총 n 개 층의 회로 중 어느 층의 회로에 불량이 발생하였는지를 식별할 수 있는 검사 방법에 있어서, (a) L_k 층(1 ≤ k ≤ n)의 동박회로를 형성하는 단계에서, 회로기판 시트의 외곽에, 동박스트립으로 연결된 한 쌍의 패드와, 인접한 L_k-1 층 테스트쿠폰 패드와 비아홀을 통해 연결된 패드로 구성된 L_k 층 테스트쿠폰을 형성하는 단계; (b) L_k 층(1 ≤ k ≤ n)의 동박회로를 테스트하고, 불량발생을 발견한 경우 L_k 층 테스트쿠폰의 동박스트립을 스크래치 내어서 단선(open circuited)시켜 불량을 마킹하는 단계; (c) 상기 단계 (a) 및 (b)를 반복하여 총 n 개 층의 다층회로를 회로기판 시트 외곽에 테스트쿠폰과 함께 제작하는 단계; 및 (d) L₁, L₂, … , L_n 층에 대응하여 L_n 층의 테스트쿠폰에 제작된 패드들을 프로브하여 단선 여부를 확인함으로써 L_k 층(1 ≤ k ≤ n)의 동박회로에 불량이 발생하였는지 여부를 확인하는 단계를 포함하는 회로기판 검사방법을 제공한다.

이하, 첨부도면 도1 내지 도3을 참조하여 본 발명에 따른 회로기판 검사방법을 상세히 설명한다.

본 발명에 따른 회로기판은 시트의 외곽부에 테스트 쿠폰을 구비하고, 제조공정 중 특이사항이 발생하거나 불량발생으로 판단될 경우, 제품 시트에 스크래치를 나던 종래기술 대신에, 테스트 쿠폰을 단선하여 회로 오픈(open circuited)을 발생시켜 해당층에서 불량이 확임되었음을 마킹한다.

도1은 본 발명에 따른 회로기판 검사방법을 적용한 회로기판을 모식적으로 나타낸 도면이다. 도1을 참조하면, 본 발명은 제품 시트(10) 외곽에 테스트쿠폰(20)을 구비하고 있는 것을 특징으로 한다.

도2는 본 발명에 따른 테스트쿠폰의 일 실시예를 나타낸 도면이다. 도2는 총 6개 층(L₁, L₂, L₃, L₄, L₅, L₆)으로 구성된 다층의 회로기판을 위한 테스트쿠폰을 예시하고 있다.

본 발명에 따라 시트의 외곽에 테스트쿠폰(20)을 구비하고 있으며, 각층의 테스트쿠폰(20)은 소정 길이의 동박스트립으로 연결된 한 쌍의 패드를 구비하고 있으며, 하부층의 테스트쿠폰을 비아홀로 접속하고 있는 패드를 추가로 구비하고 있다.

도2를 참조하면, 도면부호 15a의 동박스트립은 L₁층에 대응한 패드(20a, 20a')를 연결하고 있으며, 도면부호 15b의 동박스트립은 L₂층에 대응한 패드(20a', 20b)를 연결하고 있다. 도3a를 참조하면, L₂층에 대응한 패드(20a', 20b)는 비아홀을 통해 L₂층에 연결되어 있다.

또한, 도면부호 16a의 동박스트립은 L₃층에 대응한 패드(20c, 20c')를 연결하고 있으며, 도면부호 16b의 동박스트립은 L₄층에 대응한 패드(20c', 20d)를 연결하고 있다. 도3b를 참조하면, L₃층에 대응한 패드(20c', 20c)는 비아홀을 통해 L3층에 연결되어 있고 L₄에 대응된 패드(20c', 20d)는 비아홀을 통해 L₄층에 연결되어 있다.

다시 도2를 참조하면, 도면부호 17a의 동박스트립은 L₅층에 대응한 패드(20e, 20e')를 연결하고 있으며, 도면부호 17b의 동박스트립은 L₆층에 대응한 패드(20e', 20f)를 연결하고 있다. 도3c를 참조하면, L₅층에 대응한 패드(20e', 20e)는 비아홀을 통해 L₅층에 연결되어 있고 L₆에 대응된 패드(20e', 20f)는 비아홀을 통해 L₆층에 연결되어 있다. 도2의 예시에서, L₆층에서 불량이 발생한 것으로 해서 동박스트립(17b)이 단선(open circuited)되어 있다.

본 발명에 따라, 각층을 가공하는 단계에서 해당층에 특이사항이 발생하거나 불량발생 시에는 해당층의 테스트쿠폰에서, 해당층에 대응한 한 쌍의 패드를 서로 연결한 동박 스트립을 단선(open)함으로써 해당층에 불량이 발생함을 나타내는 마킹을 하는 것이다.

도2 및 도3에 예시한 본 발명의 실시예는, 제1층과 제3층 및 제5층을 기준으로 하여 기준층과 하부층에서의 불량발생 여부를 테스트쿠폰에 단선으로 표시하고 있다. 본 발명의 또 다른 양호한 실시예로서, 총6개층의 회로 중 하나의 층을 기준으로 하여 불량발생 여부를 표시할 수 있으며, 데이지 체인(daisy chain) 방식으로 불량발생을 테스트쿠폰에 표시할 수도 있다.

도3a 내지 도3c는 본 발명에 따른 테스트쿠폰의 공정단면도를 나타낸 도면이다. 도 3a 내지 도3c를 참조하면, 총6개층의 회로층에 대응해서 총6개의 패드(20a, 20b, 20c, 20d, 20e, 20f)가 도시되어 있다. L₁층(최상위 표면층)에 대응하여 한쌍의 패드 (20a, 20a')가 형성되어 있으며, 한쌍의 패드 (20a, 20a') 사이는 동박 스트립(15a)이 연결되어 있다. L₂층에 대응해서 동박 스트립(15b)으로 연결된 한쌍의 패드(도시되지 않음)가 L₂층의 테스트쿠폰에 형성되어 있으며, L₂층의 테스트 쿠폰에 형성된 패드는 비아홀을 통해 L₁의 테스트쿠폰 패드(20a', 20b)와 연결되어 있다.

마찬가지로, 각층에는 테스트쿠폰이 형성되어 있으며, 각층의 테스트쿠폰은 비아홀 접속을 통해 L₁층의 패드(20a, 20b, 20c, 20d, 20e, 20f)와 연결되어 있다. 각층의 테스트쿠폰의 패드들은 각층을 가공하는 단계에서 해당층에 특이사항이 발생하거나 불량발생 시에 서로 연결된 동박스트립이 단선된다.

결국, 최종적으로 L₁층의 테스트쿠폰에 제작된 패드(20a, 20b, 20c, 20d, 20e, 20f)들의 단선여부를 확인하면 어느 층에서 불량이 발생하였는지를 적층 후에도 확인할 수 있게 되는 것이다.

이와 같이 제작된 테스트쿠폰을 공정완료 후에 BBT 검사를 함으로써, 해당제품의 층별불량 여부를 확인하게 된다. 본 발명은 전기적 도통불량이 아닌 패드의 찍힘, 절연성 이물 등의 불량발생 시에도 임의적으로 전기적 불량을 발생시키기 때문에 불량유출을 근본적으로 예방할 수 있다.

도3은 본 발명에 따른 테스트쿠폰을 실제 제품에 적용한 실시예를 나타낸 도면이다. 도3을 참조하면, 총4개의 제품 시트(10)가 예시되어 있으며, 시트의 외곽부에 테스트쿠폰(20)이 구비되어 있다.

전술한 내용은 후술할 발명의 특허청구범위를 더욱 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개선하였다. 본 발명의 특허청구범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술 될 것이다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다.

또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용될 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 진화, 치환 및 변경할 수 있다.

본 발명은 시트 외곽에 마련된 테스트쿠폰에 불량 여부를 마킹하므로, 회로패턴이 미세화하여 해당시트가 작아지더라도 불량을 마킹하는데 어려움이 없다. 또한, 본 발명은 테스트쿠폰에 대해 BBT 검사를 함으로써 어느 층에서 불량이 발생하였는지를 기판을 물리적으로 연마하지 아니하고도 밝혀낼 수 있다. 게다가, 본 발명은 전기적 도전불량이 아닌 경우, 예를 들어 찍힘, 절연성 이물 등의 불량이 발생한 경우에도 불량유출을 근본적으로 차단할 수 있다.

Claims

총 n 개 층(L₁, L₂, … , L_n)의 동박회로가 적층된 다층의 회로기판에 대해, 다층회로기판 제작 후에 상기 총 n 개 층의 회로 중 어느 층의 회로에 불량이 발생하였는지를 식별할 수 있는 검사 방법에 있어서,
(a) L_k 층(1 ≤ k ≤ n)의 동박회로를 형성하는 단계에서, 회로기판 시트의 외곽에, 동박스트립으로 연결된 한 쌍의 패드와, 인접한 L_k-1 층 테스트쿠폰 패드와 비아홀을 통해 연결된 패드로 구성된 L_k 층 테스트쿠폰을 형성하는 단계;
(b) L_k 층(1 ≤ k ≤ n)의 동박회로를 테스트하고, 불량발생을 발견한 경우 L_k 층 테스트쿠폰의 동박스트립을 스크래치 내어서 단선(open circuited)시켜 불량을 마킹하는 단계;
(c) 상기 단계 (a) 및 (b)를 반복하여 총 n 개 층의 다층회로를 회로기판 시트 외곽에 테스트쿠폰과 함께 제작하는 단계; 및
(d) L₁, L₂, … , L_n 층에 대응하여 L_n 층의 테스트쿠폰에 제작된 패드들을 프로브하여 단선 여부를 확인함으로써 L_k 층(1 ≤ k ≤ n)의 동박회로에 불량이 발생하였는지 여부를 확인하는 단계
를 포함하는 회로기판 검사방법.