KR101571775B1

KR101571775B1 - 어레이 기판, 이의 제조 방법 및 어레이 기판의 리페어 방법

Info

Publication number: KR101571775B1
Application number: KR1020090019691A
Authority: KR
Inventors: 박재현; 이종환; 김경욱
Original assignee: 삼성디스플레이 주식회사
Priority date: 2009-03-09
Filing date: 2009-03-09
Publication date: 2015-12-07
Also published as: KR20100101285A; US8373813B2; US20100225870A1

Abstract

정전기에 의한 불량을 개선한 어레이 기판, 이의 제조 방법 및 어레이 기판의 리페어 방법에서, 어레이 기판은 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 기판, 표시 영역에 배치되고 주변 영역까지 연장된 다수의 데이터 라인들, 주변 영역에 배치되고 주변 영역으로 연장된 데이터 라인들과 교차하는 리페어 라인, 및 주변 영역과 표시 영역의 경계 중에서 데이터 라인들과 교차하지 않는 일측과 인접한 데이터 라인 및 리페어 라인과 전기적으로 연결된 정전기 다이오드부를 포함한다. 정전기 다이오드부는 리페어 라인을 통해 정전기가 표시 영역의 화소부들로 유입되는 것을 방지하여, 정전기가 표시 영역의 화소부들을 손상시키는 것을 방지할 수 있다.

리페어 라인, 정전기, 분산, 다이오드, 커팅, 리페어

Description

어레이 기판, 이의 제조 방법 및 어레이 기판의 리페어 방법{ARRAY SUBSTRATE, METHOD OF MANUFACTURING THE SAME, AND METHOD OF REPAIRING ARRAY SUBSTRATE}

본 발명은 어레이 기판, 이의 제조 방법 및 어레이 기판의 리페어 방법에 관한 것으로, 더욱 상세하게는 액정표시장치에 이용되는 어레이 기판, 이의 제조 방법 및 어레이 기판의 리페어 방법에 관한 것이다.

일반적으로, 액정표시패널은 각 화소 영역을 구동하기 위한 스위칭 소자들이 형성된 어레이 기판과, 상기 어레이 기판과 대향하는 대향 기판과, 상기 어레이 기판과 상기 대향 기판 사이에 개재되어 형성된 액정층을 포함한다. 상기 액정표시패널은 상기 액정층에 인가된 전계를 변화시켜 광의 투과율을 제어하는 방식으로 화상을 표시한다. 상기 어레이 기판은 실질적으로 화상을 표시하는 표시 영역과, 상기 표시 영역을 둘러싸는 신호인가 영역으로 구분할 수 있다. 상기 표시 영역에는, 신호 라인들이 구획하는 화소 영역에 형성된 박막 트랜지스터 및 화소 전극을 포함하는 단위 화소들이 형성된다.

상기 어레이 기판은 어레이 기판용 모기판 상에 상기 박막 트랜지스터 및 상 기 화소 전극을 형성한 후, 상기 어레이 기판용 모기판을 셀 단위로 커팅함으로써 형성될 수 있다. 상기 어레이 기판용 모기판은 상기 어레이 기판의 제조 공정 중에 발생할 수 있는 정전기에 의한 데미지를 최소화시키기 위해서 정전기 분산 배선인 가드 링(Guard ring)을 포함한다. 상기 가드 링은 상기 어레이 기판용 모기판에서 각 단위 셀의 커팅 라인 외부의 주변에 형성된다. 상기 가드 링은 상기 어레이 기판용 모기판에 발생된 정전기를 상기 어레이 기판용 모기판의 전체에 분산시킴으로써 특정 영역에서의 쇼트 발생을 방지할 수 있으나, 가드 링을 통한 정전기 분산에는 한계가 있다.

한편, 상기 표시 영역에 형성된 신호 라인들은 게이트 신호를 인가하는 게이트 라인들과 데이터 신호를 인가하는 데이터 라인들을 포함한다. 상기 게이트 라인들 및 상기 데이터 라인들은 상기 표시 영역에 매우 미세한 크기로 형성된다. 따라서, 어레이 기판의 제조 공정에서 상기 데이터 라인이 단선될 경우, 상기 어레이 기판은 데이터 신호가 상기 데이터 라인에 전달되지 않아 불량품으로서 폐기되어야 한다. 이와 같이, 어레이 기판의 데이터 라인들 중 1~2개의 단선으로 어레이 기판이 폐기된다면 어레이 기판의 생산성이 너무 낮아진다.

상기와 같은 문제를 해결하기 위해, 추가 배선(Redundancy) 즉, 리페어 라인(Repair Line)을 형성하는 기술이 일반적으로 사용되고 있다. 상기 리페어 라인은 정상시에는 절연막을 경계로 신호 라인과 전기적으로 분리되어 있다. 그러나, 데이터 라인들 중 어느 하나가 단선되면, 리페어 라인과 단선된 데이터 라인이 교차되는 구간을 레이저로 연결시켜 리페어 한다. 따라서, 일부 데이터 라인이 단선 되더라도 상기 리페어 라인에 의해 단선된 데이터 라인에 연결된 단위 화소들을 정상적으로 동작시킬 수 있다.

그러나, 리페어 라인들이 상기 가드 링에 형성된 정전기를 상기 표시 영역 내부로 유입시키는 징검다리 역할을 할 수도 있다. 이에 따라, 리페어 라인들을 통해 상기 표시 영역 내부로 유입된 정전기가 상기 표시 영역에 형성된 신호 배선들 및 화소 전극을 직접적으로 손상시킴으로써 어레이 기판의 생산성을 저하시킬 수 있다.

이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 어레이 기판의 제조 공정에 발생되는 정전기에 의한 불량을 개선하기 위한 어레이 기판을 제공하는 것이다.

본 발명의 다른 목적은 상기 어레이 기판의 제조 방법을 제공하는 것이다.

본 발명의 또 다른 목적은 어레이 기판의 리페어 방법을 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 어레이 기판은 기판, 다수의 데이터 라인들, 리페어 라인 및 정전기 다이오드부를 포함한다. 상기 기판은 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함한다. 상기 데이터 라인들은 상기 표시 영역에 배치되고, 상기 주변 영역까지 연장된다. 상기 리페어 라인은 상기 주변 영역에 배치되고, 상기 주변 영역으로 연장된 상기 데이터 라인들 과 교차한다. 상기 정전기 다이오드부는 상기 주변 영역과 상기 표시 영역의 경계 중에서 상기 데이터 라인들과 교차하지 않는 일측과 인접한 데이터 라인 및 상기 리페어 라인과 전기적으로 연결된다.

일 실시예에서, 상기 정전기 다이오드부는 제1 정전기 다이오드를 포함할 수 있다. 상기 제1 정전기 다이오드는 상기 주변 영역과 상기 표시 영역의 경계 중에서 상기 데이터 라인들과 교차하지 않는 경계의 일측에 배치된 첫 번째 데이터 라인 및 상기 리페어 라인과 전기적으로 연결될 수 있다. 상기 정전기 다이오드부는 제2 정전기 다이오드를 더 포함할 수 있다. 상기 제2 정전기 다이오드는 상기 주변 영역과 상기 표시 영역의 경계 중에서 상기 일측과 대향하는 타측에 배치된 마지막 데이터 라인 및 상기 리페어 라인과 전기적으로 연결될 수 있다.

상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 어레이 기판의 제조 방법에서, 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역으로 이루어진 기판의 상기 표시 영역에서부터 상기 주변 영역까지 연장된 다수의 데이터 라인들을 형성하고, 상기 주변 영역에 상기 데이터 라인들과 교차하는 리페어 라인을 형성한다. 상기 주변 영역과 상기 표시 영역의 경계 중에서 상기 데이터 라인들과 교차하지 않는 경계의 일측과 인접한 데이터 라인 및 상기 리페어 라인과 전기적으로 연결된 정전기 다이오드부를 형성한다.

상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 어레이 기판의 리페어 방법이 제공된다. 어레이 기판을 제조하는 단계에서, 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 기판의 상기 표시 영역에 배치되고 상기 주변 영역까지 연장된 다수의 데이터 라인들, 상기 주변 영역에 배치되고 상기 주변 영역으로 연장된 상기 데이터 라인들과 교차하는 리페어 라인, 및 상기 주변 영역과 상기 표시 영역의 경계 중에서 상기 데이터 라인들과 교차하지 않는 경계의 일측과 인접한 데이터 라인 및 상기 리페어 라인과 전기적으로 연결된 정전기 다이오드부를 형성한다. 상기 데이터 라인들에 테스트 신호를 인가하여 상기 데이터 라인들의 단선을 검사하고, 단선된 데이터 라인 및 상기 단선된 데이터 라인과 교차하는 리페어 라인을 전기적으로 연결시켜 상기 단선된 데이터 라인을 리페어한다.

상기 리페어하는 단계에서, 상기 정전기 다이오드부의 상기 데이터 라인과 연결 부분을 커팅할 수 있다.

이와 같은 어레이 기판, 이의 제조 방법 및 어레이 기판의 리페어 방법에 따르면, 어레이 기판의 제조 공정 중에서 리페어 라인에서 발생한 정전기 또는 외부에서 상기 리페어 라인으로 유입된 정전기를 정전기 다이오드를 이용하여 정전기 분산 배선으로 분산시킬 수 있다. 이에 따라, 상기 리페어 라인을 통해 정전기가 표시 영역의 화소부들로 유입되어 상기 화소부들을 손상시키는 것을 방지할 수 있다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 실시예들을 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발 명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "이루어진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

첨부된 도면에 있어서, 기판, 층(막) 또는 패턴들 치수는 본 발명의 명확성 을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 패턴 또는 구조물들이 기판, 각 층(막) 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 패턴 또는 구조물들이 직접 기판, 각 층(막) 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.

도 1을 참조하면, 도시된 표시 장치(600)는 어레이 기판(100), 데이터 구동칩(200) 및 게이트 구동부(300)를 포함한다.

상기 어레이 기판(100)은 신호 배선들, 정전기 다이오드부(SDP) 및 제1 정전기 방지부(400)를 포함한다. 상기 어레이 기판(100)은 제2 정전기 방지부(500)를 더 포함할 수 있다.

상기 어레이 기판(100)은 실질적으로 화상을 표시하는 표시 영역(DA) 및 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA)으로 구분할 수 있다. 상기 신호 배선들은 상기 표시 영역(DA)에 형성될 수 있다. 상기 신호 배선들은 상기 표시 영역(DA)으로부터 상기 주변 영역(PA)으로 연장되어 형성될 수 있다. 상기 데이터 구동칩(200), 상기 게이트 구동부(300), 상기 정전기 다이오드부(SDP), 상기 제1 정전기 방지부(400) 및 상기 제2 정전기 방지부(500)는 상기 주변 영역(PA)에 형성될 수 있다. 예컨대, 상기 주변 영역(PA) 중에서, 상기 데이터 구동칩(200)은 상기 표시 영역(DA)의 상측부에 배치되고, 상기 게이트 구동부(200)는 상기 표시 영역(DA) 의 좌측부에 배치될 수 있다.

상기 신호 배선들은 상기 어레이 기판(100)의 제1 방향(D1)으로 연장된 제1 신호 배선 및 상기 제1 방향(D1)과 다른 제2 방향(D2)으로 연장된 제2 신호 배선을 포함한다. 상기 제1 방향(D1)은 상기 제2 방향(D2)과 실질적으로 수직한 방향일 수 있다. 상기 제1 신호 배선은 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)을 포함한다. 상기 제1 및 제2 게이트 라인들(GL1, GL2)은 상기 주변 영역(PA)까지 연장되어 상기 게이트 구동부(300)와 전기적으로 연결될 수 있다. 상기 제2 신호 배선은 제1, 제2, 제3, … , 제n-1, 제n 데이터 라인들(DL1, DL2, DL3, … , DLn-1, DLn)을 포함한다. 상기 제1, 제2, 제3, … , 제n-1, 제n 데이터 라인들(DL1, DL2, DL3, … , DLn-1, DLn)은 상기 주변 영역(PA)까지 연장되어 상기 데이터 구동칩(200)과 전기적으로 연결될 수 있다.

상기 표시 영역(DA)이 사각형상으로 정의될 때, 상기 주변 영역(PA)과 상기 표시 영역(DA)의 경계는 상기 표시 영역(DA)의 상하좌우를 둘러싸는 것으로 정의될 수 있다. 이때, 상기 경계 중에서 상기 상측 및 하측은 상기 제1, 제2, 제3, … , 제n-1, 제n 데이터 라인들(DL1, DL2, DL3, … , DLn-1, DLn)이 상기 주변 영역(PA)까지 연장됨에 따라 상기 제1, 제2, 제3, … , 제n-1, 제n 데이터 라인들(DL1, DL2, DL3, … , DLn-1, DLn)과 교차하는 영역으로 정의될 수 있다. 반면, 상기 경계 중에서 상기 좌측 및 우측은 상기 제1, 제2, 제3, … , 제n-1, 제n 데이터 라인들(DL1, DL2, DL3, … , DLn-1, DLn)과 평행함에 따라 상기 제1, 제2, 제3, … , 제n-1, 제n 데이터 라인들(DL1, DL2, DL3, … , DLn-1, DLn)과 교차하지 않는 영역 으로 정의될 수 있다. 이때, 상기 제1 데이터 라인(DL1)은 상기 경계의 일측인 상기 좌측 또는 우측과 인접한 데이터 라인이다. 이하에서는, 상기 제1 데이터 라인(DL1)은 상기 경계의 좌측과 인접한 데이터 라인으로 정의한다. 다시 말하면, 상기 제1 데이터 라인(DL1)은 상기 표시 영역(DA)의 일측부에 상기 주변 영역(PA)과 인접하게 배치된 제2 신호 배선이다. 상기 제1 데이터 라인(DL1)은 상기 경계의 좌측과 인접한 첫 번째 데이터 라인이다. 또한, 상기 제n 데이터 라인(DLn)은 상기 좌측과 대향하는 상기 경계의 우측과 인접한 데이터 라인으로 정의한다. 다시 말하면, 상기 제n 데이터 라인(DLn)은 상기 표시 영역(DA)의 타측부에 상기 주변 영역(PA)과 인접하게 배치된 제2 신호 배선이다. 상기 제n 데이터 라인(DLn)은 상기 경계의 우측과 인접한 마지막 데이터 라인이다. 이와 달리, 상기 경계의 상기 우측과 인접한 데이터 라인이 상기 제1 데이터 라인(DL1)으로 정의될 수 있고, 상기 경계의 상기 좌측과 인접한 데이터 라인이 상기 제n 데이터 라인(DLn)으로 정의될 수 있다.

상기 데이터 구동칩(200)은 데이터 구동 신호를 상기 제1, 제2, 제3, … , 제n-1, 제n 데이터 라인들(DL1, DL2, DL3, … , DLn-1, DLn)에 제공한다. 상기 데이터 구동칩(200)은 상기 어레이 기판(100) 상에 실장될 수 있다. 상기 데이터 구동칩(200)은 상기 정전기 다이오드부(SDP)와 전기적으로 연결될 수 있다.

상기 게이트 구동부(300)는 게이트 구동 신호를 상기 제1 및 제2 게이트 라인들(GL1, GL2)에 제공한다. 상기 게이트 구동부(300)는 상기 어레이 기판(100) 상에 실장된 칩(chip)일 수 있다. 이와 달리, 상기 게이트 구동부(300)는 상기 제1 및 제2 게이트 라인들(GL1, GL2), 상기 제1, 제2, 제3, … , 제n-1, 제n 데이터 라인들(DL1, DL2, DL3, … , DLn-1, DLn)을 형성하는 공정에서 상기 어레이 기판(100) 상에 직접 형성할 수 있다.

상기 정전기 다이오드부(SDP)는 적어도 1개의 리페어 라인을 포함할 수 있다. 본 실시예에서 상기 정전기 다이오드부(SDP)는 제1 리페어 라인(122) 및 제2 리페어 라인(123)을 포함한다.

상기 제1 리페어 라인(122)은 상기 데이터 구동칩(200)과 상기 표시 영역(DA) 사이의 영역으로부터 시작하여 상기 데이터 구동칩(200)을 경유(도면 부호 122a 참조)하고, 상기 데이터 구동칩(200)으로부터 상기 표시 영역(DA)을 감싸도록 상기 표시 영역(DA)의 하측부까지 연장(도면 부호 122b 참조)된다.

상기 제2 리페어 라인(123)은 상기 제1 리페어 라인(122)과 평행하게 형성된다. 상기 제2 리페어 라인(123)은 상기 데이터 구동칩(200)과 상기 표시 영역(DA) 사이의 영역으로부터 시작하여 상기 데이터 구동칩(200)을 경유(도면 부호 123a 참조)하고, 상기 데이터 구동칩(200)으로부터 상기 표시 영역(DA)을 감싸도록 상기 표시 영역(DA)의 하측부까지 연장(도면 부호 123b 참조)된다.

이하, 설명의 편의상, 상기 데이터 구동칩(200)과 상기 표시 영역(DA) 사이의 영역에 형성된 상기 제1 리페어 라인(122)의 일부를 제1 서브 라인(122a)으로 지칭하고, 상기 제1 서브 라인(122a)과 연결되어 상기 표시 영역(DA)의 하측부까지 연장된 상기 제1 리페어 라인(122)의 일부를 제2 서브 라인(122b)으로 지칭하여 설명하기로 한다. 또한, 상기 데이터 구동칩(200)과 상기 표시 영역(DA) 사이의 영역 에 형성된 상기 제2 리페어 라인(123)의 일부를 제3 서브 라인(123a)으로 지칭하고, 상기 제3 서브 라인(123a)과 연결되어 상기 표시 영역(DA)의 하측부까지 연장된 상기 제2 리페어 라인(123)의 일부를 제4 서브 라인(123b)으로 지칭하여 설명하기로 한다.

도 1에서는, 상기 제1 리페어 라인(122) 및 상기 제2 리페어 라인(123)의 2개의 리페어 라인들을 포함하는 어레이 기판을 도시하였으나, 어레이 기판은 1개 또는 3개 이상의 리페어 라인들을 포함할 수 있다.

상기 제1 정전기 방지부(400)는 상기 데이터 구동칩(200)과 상기 표시 영역(DA) 사이에 형성된다. 상기 제1 정전기 방지부(400)는 제1 정전기 분산 배선(124a), 제2 정전기 분산 배선(124b), 제1 정전기 다이오드(DTR1, 도 2 참조) 및 제2 정전기 다이오드(DTR2, 도 2 참조)를 포함한다. 상기 제1 정전기 방지부(400)는 제3 및 제4 정전기 다이오드들(DTR3, DTR4, 도 2 참조)을 더 포함할 수 있다. 상기 제1 정전기 방지부(400)는 상기 제1, 제2, 제3, … , 제n-1, 제n 데이터 라인들(DL1, DL2, DL3, … , DLn-1, DLn)의 일단부들과 전기적으로 연결된다.

상기 제2 정전기 방지부(500)는 상기 주변 영역(PA) 중에서 상기 표시 영역(DA)의 하측부에 형성된다. 상기 제2 정전기 방지부(500)는 제3 정전기 분산 배선(124c), 제4 정전기 분산 배선(124d) 및 정전기 다이오드들(미도시)을 포함할 수 있다. 상기 제2 정전기 방지부(500)는 상기 제1, 제2, 제3, … , 제n-1, 제n 데이터 라인들(DL1, DL2, DL3, … , DLn-1, DLn)의 타단부들과 전기적으로 연결된다.

상기 제1 및 제2 정전기 방지부들(400, 500)은 상기 어레이 기판(100)의 제 조 공정 중에서 발생하는 정전기 또는 외부로부터 상기 어레이 기판(100)의 내부로 유입되는 정전기를 신호 배선들로 분산시킬 수 있다. 이에 따라, 상기 정전기가 상기 표시 영역(DA)의 국부적인 영역으로 들어오면서 상기 표시 영역(DA)에 형성된 패턴들을 손상시키는 것을 방지할 수 있다.

이하, 상기 제1 정전기 방지부(400)에 대해서는 도 2, 도 3, 도 4 및 도 5를 참조하여 구체적으로 설명하기로 한다. 상기 제2 정전기 방지부(500)는 상기 어레이 기판(100)에서의 형성 영역을 제외하고는 상기 제1 정전기 방지부(400)와 실질적으로 동일하다. 따라서, 상기 제2 정전기 방지부(500)에 대한 설명은, 상기 제1 정전기 방지부(400)에 대한 설명과 중복되므로 생략한다.

도 2는 도 1에 도시된 어레이 기판의 제1 정전기 방지부를 설명하기 위한 개념도이다.

도 2를 참조하면, 상기 제1 정전기 방지부(400)는 상기 제1 정전기 분산 배선(124a)과 전기적으로 연결된 제1 양방향 다이오드(TD1) 및 상기 제2 정전기 분산 배선(124b)과 전기적으로 연결된 제2 양방향 다이오드(TD2)를 더 포함할 수 있다.

상기 제1 정전기 방지부(400)에서, 상기 제1 서브 라인(122a) 및 상기 제3 서브 라인(123a) 각각은 상기 제1 방향(D1)으로 연장된다. 상기 제1 및 제2 정전기 분산 배선들(124a, 124b)의 일부는 상기 제1 서브 라인(122a) 및 제3 서브 라인(123a)과 평행하게 상기 제1 방향(D1)으로 연장된다. 상기 제1 리페어 라인(122)의 상기 제1 서브 라인(122a) 및 상기 제2 리페어 라인(123)의 상기 제3 서브 라인(123a)은 상기 제1 정전기 분산 배선과 제2 정전기 분산 배선(124a, 124b) 사이 에 배치될 수 있다.

상기 제1 정전기 다이오드(DTR1)는 상기 제1 서브 라인(122a) 및 상기 제1 데이터 라인(DL1)과 전기적으로 연결된다. 상기 제1 정전기 다이오드(DTR1)는 상기 제1 서브 라인(122a)을 통해 유입되는 정전기에 의해서 턴 온되어 상기 정전기를 상기 제1 데이터 라인(DL1)으로 전달할 수 있다. 상기 제1 데이터 라인(DL1)이 받은 상기 정전기는 상기 제2 방향(D2)으로 이동하여 상기 제1 양방향 다이오드(TD1)및/또는 상기 제2 양방향 다이오드(TD2)로 전달된다. 상기 제1 양방향 다이오드(TD1)는 상기 정전기가 상기 데이터 구동칩(200)으로 이동하는 것을 차단하고, 상기 제2 양방향 다이오드(TD2)는 상기 정전기가 상기 표시 영역(DA)으로 이동하는 것을 차단할 수 있다.

상기 제2 정전기 다이오드(DTR2)는 상기 제1 리페어 라인(122)의 상기 제1 서브 라인(122a) 및 상기 제n 데이터 라인(DLn)과 전기적으로 연결된다. 상기 제2 정전기 다이오드(DTR2)는 상기 제1 서브 라인(122a)을 통해 유입되는 정전기에 의해서 턴 온되어 상기 정전기를 상기 제n 데이터 라인(DLn)으로 전달할 수 있다. 상기 제n 데이터 라인(DLn)이 받은 상기 정전기는 상기 제2 방향(D2)으로 이동하여 상기 제1 양방향 다이오드(TD1)및/또는 상기 제2 양방향 다이오드(TD2)로 전달된다.

상기 제3 정전기 다이오드(DTR3)는 상기 제2 리페어 라인(123)의 상기 제3 서브 라인(123a) 및 상기 제1 데이터 라인(DL1)과 전기적으로 연결된다. 상기 제3 정전기 다이오드(DTR3)는 상기 제3 서브 라인(123a)과 연결된 것을 제외하고는 상 기 제1 정전기 다이오드(DTR1)와 실질적으로 동일하다. 또한, 상기 제4 정전기 다이오드(DTR4)는 상기 제2 리페어 라인(123)의 상기 제3 서브 라인(123a) 및 상기 제n 데이터 라인(DLn)과 전기적으로 연결된다. 상기 제4 정전기 다이오드(DTR4)는 상기 제3 서브 라인(123a)과 연결된 것을 제외하고는 상기 제2 정전기 다이오드(DTR2)와 실질적으로 동일하다. 따라서, 중복되는 설명은 생략한다.

상기 제1 양방향 다이오드(TD1)는 상기 제1 정전기 분산 배선(124a)과 연결된다. 상기 제1 양방향 다이오드(TD1)는 상기 제1, 제2, 제3, … , 제n-1, 제n 데이터 라인들(DL1, DL2, DL3, … , DLn-1, DLn)과 각각 연결된다. 상기 제2 양방향 다이오드(TD2)는 상기 제2 정전기 분산 배선(124b)과 연결된다. 상기 제2 양방향 다이오드(TD2)는 상기 제1, 제2, 제3, … , 제n-1, 제n 데이터 라인들(DL1, DL2, DL3, … , DLn-1, DLn)과 각각 연결된다. 상기 제1 및 제2 양방향 다이오드(TD1, TD2)는 상기 제1 정전기 분산 배선(124a), 상기 제2 정전기 분산 배선(124b) 및/또는 정전기를 상기 제1 정전기 방지부(400)에 분산시킬 수 있다.

도 3은 도 1에 도시된 어레이 기판의 화소부 및 제1 정전기 방지부의 일부를 확대하여 나타낸 확대 평면도이다.

도 3을 참조하면, 상기 제1 정전기 다이오드(DTR1)는 제1 입력 전극(SE1), 제1 출력 전극(DE1) 및 제1 액티브 패턴(AP1)을 포함한다. 상기 제1 입력 전극(SE1)은 상기 제1 서브 라인(122a)과 중첩되고, 상기 제1 데이터 라인(DL1)과 연결된다. 상기 제1 입력 전극(SE1)과 중첩된 상기 제1 서브 라인(122a)의 일부가 상기 제1 정전기 다이오드(DTR1)의 제어 전극이 된다. 상기 제1 출력 전극(DE1)은 상 기 제1 서브 라인(122a)과 중첩되고, 상기 제1 입력 전극(SE1)과 이격된다. 상기 제1 출력 전극(DE1)은 제1 연결 전극(CE1)을 통해 상기 제1 서브 라인(122a)과 전기적으로 연결될 수 있다. 상기 제1 연결 전극(CE1)은 상기 제1 출력 전극(DE1)의 일부를 노출시키는 제1 콘택홀(CNT1)을 통해 상기 제1 출력 전극(DE1)과 콘택하고, 상기 제1 서브 라인(122a)의 일부를 노출시키는 제2 콘택홀(CNT2)을 통해 상기 제1 서브 라인(122a)과 콘택한다. 상기 제1 액티브 패턴(AP1)은 상기 제1 서브 라인(122a)과 상기 제1 입력 전극(SE1) 사이에 배치되고, 상기 제1 서브 라인(122a)과 상기 제1 출력 전극(DE1) 사이에 배치될 수 있다.

도시하지 않았으나, 상기 제2 정전기 다이오드(DTR2)는 입력 전극이 상기 제n 데이터 라인(DLn)과 연결된 것을 제외하고는 상기 제1 정전기 다이오드(DTR1)와 실질적으로 동일하다.

상기 제3 정전기 다이오드(DTR3)는 제2 입력 전극(SE2), 제2 출력 전극(DE1) 및 제2 액티브 패턴(AP2)을 포함한다. 상기 제2 입력 전극(SE2)은 상기 제3 서브 라인(123a)과 중첩되고, 상기 제1 데이터 라인(DL1)과 연결된다. 상기 제2 입력 전극(SE2)과 중첩된 상기 제3 서브 라인(123a)의 일부가 상기 제2 정전기 다이오드(DTR2)의 제어 전극이 된다. 상기 제2 출력 전극(DE2)은 상기 제3 서브 라인(123a)과 중첩되고, 상기 제2 입력 전극(SE2)과 이격된다. 상기 제2 출력 전극(DE2)은 상기 제3 서브 라인(123a)과 제2 연결 전극(CE2)을 통해 전기적으로 연결될 수 있다. 상기 제2 연결 전극(CE2)은 상기 제2 출력 전극(DE2)의 일부를 노출시키는 제3 콘택홀(CNT3)을 통해 상기 제2 출력 전극(DE2)과 콘택하고, 상기 제3 서브 라인(123a)의 일부를 노출시키는 제4 콘택홀(CNT4)을 통해 상기 제3 서브 라인(123a)과 콘택한다. 상기 제2 액티브 패턴(AP2)은 상기 제3 서브 라인(123a)과 상기 제2 입력 전극(SE2) 사이에 배치되고, 상기 제3 서브 라인(123a)과 상기 제2 출력 전극(DE2) 사이에 배치될 수 있다.

도시하지 않았으나, 상기 제4 정전기 다이오드(DTR4)는 입력 전극이 상기 제n 데이터 라인(DLn)과 연결된 것을 제외하고는 상기 제3 정전기 다이오드(DTR3)와 실질적으로 동일하다.

상기 표시 영역(DA)에는 다수의 화소부들(P)이 형성된다. 상기 화소부들(P) 각각은 상기 제1 및 제2 게이트 라인들(DL1, DL2)과 상기 제1 및 제2 데이터 라인들(DL1, DL2)에 의해서 구획될 수 있다. 상기 화소부들(P) 각각은 화소 트랜지스터(PTR) 및 상기 화소 트랜지스터(PTR)와 전기적으로 연결된 화소 전극(PE)을 포함한다. 상기 화소 트랜지스터(PTR)는 제1 제어 전극(GE1), 제3 입력 전극(SE3), 제3 출력 전극(DE3) 및 제3 액티브 패턴(AP3)을 포함한다. 상기 제1 제어 전극(GE1)은 상기 제2 게이트 라인(GL2)과 연결된다. 상기 제3 액티브 패턴(AP3)은 상기 제1 제어 전극(GE1) 상에 형성된다. 상기 제3 입력 전극(SE3)은 상기 제1 데이터 라인(DL1)과 연결되고, 상기 제3 출력 전극(DE3)은 상기 제3 입력 전극(SE3)과 이격된다. 상기 제3 입력/출력 전극들(SE3, DE3)은 상기 제3 액티브 패턴(AP3) 상에 형성된다. 상기 화소 전극(PE)은 상기 제3 출력 전극(DE3)의 일단부를 노출시키는 제5 콘택홀(CNT5)을 통해 상기 화소 트랜지스터(PTR)와 전기적으로 연결된다.

상기 제1 및 제3 서브 라인들(122a, 123a)은 상기 제1 및 제2 게이트 라인 들(GL1, GL2)을 형성하는 게이트 금속층을 패터닝하여 형성할 수 있다. 상기 제1 입력/출력 전극들(SE1, DE1)과 상기 제2 입력/출력 전극들(SE2, DE2)은 상기 제1 및 제2 데이터 라인들(DL1, DL2)을 형성하는 데이터 금속층을 패터닝하여 형성할 수 있다. 상기 제1 및 제2 액티브 패턴들(AP1, AP2)은 상기 제3 액티브 패턴(AP3)을 형성하는 반도체층을 패터닝하여 형성할 수 있다. 예를 들어, 상기 반도체층은 비정질 실리콘(amorphous silicon)을 포함할 수 있다. 상기 제1 및 제2 연결 전극들(CE1, CE2)은 상기 화소 전극(PE)을 형성하는 투명 전극층을 패터닝하여 형성할 수 있다.

상기 제2 양방향 다이오드(TD2)는 제2 제어 전극(GE2), 제3 제어 전극(GE3), 제4 입/출력 전극들(SE4, DE4), 제5 입/출력 전극들(SE5, DE5), 제4 액티브 패턴(AP4) 및 제5 액티브 패턴(AP5)을 포함한다. 상기 제2 양방향 다이오드(TD2)는 실질적으로 상기 제2 방향(D2)으로만 신호를 전달하는 제1 다이오드 및 상기 제1 방향(D1)으로만 신호를 전달하는 제2 다이오드를 포함한다. 상기 제1 다이오드는 상기 제2 제어 전극(GE2), 상기 제4 입/출력 전극들(SE4, DE4) 및 상기 제4 액티브 패턴(AP4)에 의해서 정의되고, 상기 제2 다이오드는 상기 제3 제어 전극(GE3), 상기 제5 입/출력 전극들(SE5, DE5) 및 상기 제5 액티브 패턴(AP5)에 의해서 정의될 수 있다.

예컨대, 상기 제2 제어 전극(GE2)은 상기 제2 정전기 분산 배선(124b)과 제3 연결 전극(CE3)을 통해 전기적으로 연결된다. 상기 제3 연결 전극(CE3)은 상기 제2 제어 전극(GE2)의 일부를 노출시키는 제6 콘택홀(CNT6)을 통해 상기 제2 제어 전 극(GE2)과 콘택하고, 상기 제2 정전기 분산 배선(124b)의 일부를 노출시키는 제7 콘택홀(CNT7)을 통해 상기 제2 정전기 분산 배선(124b)과 연결될 수 있다. 상기 제4 입력 전극(SE4)은 상기 제2 제어 전극(GE2) 상에 형성되고, 상기 제1 데이터 라인(DL1)과 연결된다. 상기 제4 출력 전극(DE4)은 상기 제2 제어 전극(GE2) 상에 형성되고, 상기 제4 입력 전극(SE4)과 이격된다. 상기 제4 출력 전극(DE4)은 제4 연결 전극(CE4)을 통해 상기 제2 정전기 분산 배선(124b)과 전기적으로 연결된다. 상기 제4 연결 전극(CE4)은 상기 제4 출력 전극(DE4)의 일부를 노출시키는 제8 콘택홀(CNT8)을 통해 상기 제4 출력 전극(DE4)과 콘택하고, 상기 제2 정전기 분산 배선(124b)의 일부를 노출시키는 제9 콘택홀(CNT9)을 통해 상기 제2 정전기 분산 배선(124b)과 전기적으로 연결된다.

상기 제3 제어 전극(GE3)은 상기 제1 데이터 라인(DL1)과 제5 연결 전극(CE5)을 통해 전기적으로 연결된다. 상기 제5 연결 전극(CE5)은 상기 제3 제어 전극(GE3)의 일부를 노출시키는 제10 콘택홀(CNT10)을 통해 상기 제3 제어 전극(GE3)과 연결되고, 상기 제1 데이터 라인(DL1)의 일부를 노출시키는 제11 콘택홀(CNT11)을 통해 상기 제1 데이터 라인(DL1)과 전기적으로 연결된다. 상기 제5 입력 전극(SE5)은 상기 제4 출력 전극(DE4)과 연결된다. 상기 제5 출력 전극(DE5)은 상기 제1 데이터 라인(DL1)과 연결된다.

상기 제1 양방향 다이오드(TD1)는 상기 제1 정전기 분산 배선(124a)과 연결된 것을 제외하고는 상기 제2 양방향 다이오드(TD2)와 실질적으로 동일하다. 따라서, 중복되는 설명은 생략한다.

도 4는 도 3의 I-I' 라인을 따라 절단한 어레이 기판의 단면도이다.

도 5는 도 3의 II-II' 라인을 따라 절단한 어레이 기판의 단면도이다.

도 4 및 도 5를 참조하면, 상기 제1 서브 라인(122a), 상기 제2 게이트 라인(GL2)을 포함하는 게이트 패턴은 기판(110) 상에 형성된다. 게이트 절연층(130)은 상기 게이트 패턴이 형성된 기판(110) 상에 형성된다.

상기 제1 액티브 패턴(AP1) 및 상기 제3 액티브 패턴(AP3)은 상기 게이트 절연층(130)이 형성된 기판(110) 상에 형성된다.

상기 제1 입력 전극(SE1), 상기 제1 출력 전극(DE1), 상기 제2 데이터 라인(DL2), 상기 제3 입력 전극(SE3) 및 상기 제3 출력 전극(DE3)을 포함하는 소스 패턴은 상기 제1 액티브 패턴(AP1)이 형성된 기판(110) 상에 형성된다. 상기 제2 데이터 라인(DL1)은 상기 게이트 절연층(130)에 의해 상기 제1 서브 라인(122a)과 절연된다.

패시베이션층(160)은 상기 소스 패턴이 형성된 기판(110) 상에 형성된다. 상기 제1 콘택홀(CNT1)은 상기 제1 출력 전극(DE1) 상의 상기 패시베이션층(160)의 일부가 제거되어 형성될 수 있다. 상기 제2 콘택홀(CNT2)은 상기 제1 서브 라인(122a) 상의 상기 패시베이션층(160) 및 상기 게이트 절연층(130)의 일부가 제거되어 형성될 수 있다. 상기 제5 콘택홀(CNT5)은 상기 제3 출력 전극(DE3) 상의 상기 패시베이션층(160)의 일부가 제거되어 형성될 수 있다.

상기 제1 연결 전극(CE1) 및 상기 화소 전극(PE)을 포함하는 투명 전극 패턴은 상기 패시베이션층(160) 상에 형성된다. 상기 제1 연결 전극(CE1)은 상기 제1 및 제2 콘택홀들(CNT1, CNT2)을 통해 상기 제1 서브 라인(122a) 및 상기 제1 출력 전극(DE1)을 전기적으로 연결시킨다. 상기 화소 전극(PE)은 상기 제5 콘택홀(CNT5)을 통해 상기 제3 출력 전극(DE3)과 콘택한다.

도 2 및 도 3에 도시된 어레이 기판의 제조 방법은 도 4 및 도 5를 참조하여 설명하기로 한다.

도 4 및 도 5를 참조하면, 상기 기판(110) 상에 게이트 금속층(미도시)을 형성하고, 상기 게이트 금속층을 패터닝하여 상기 게이트 패턴을 형성한다. 상기 게이트 패턴은 상기 제1 및 제2 게이트 라인들(GL1, GL2), 상기 제1 및 제3 서브 라인들(122a, 123a), 상기 제1 및 제2 정전기 분산 배선들(124a, 124b), 상기 제1, 제2 및 제3 게이트 전극들(GE1, GE2, GE3)을 포함한다.

상기 게이트 패턴이 형성된 기판(110) 상에 상기 게이트 절연층(130)을 형성한다.

상기 게이트 절연층(130)이 형성된 기판(110) 상에 반도체 패턴을 형성한다. 상기 반도체 패턴은 상기 제1, 제2, 제3, 제4 및 제5 액티브 패턴들(AP1, AP2, AP3, AP4, AP5)을 포함한다. 상기 제1, 제2, 제3, 제4 및 제5 액티브 패턴들(AP1, AP2, AP3, AP4, AP5) 각각은 상기 게이트 절연층(130) 상에 형성된 반도체층(142) 및 상기 반도체층(142) 상에 형성된 오믹 콘택층(144)을 포함할 수 있다. 상기 반도체층(142)을 비정질 실리콘을 포함할 수 있고, 상기 오믹 콘택층(144)은 n형 불순물이 고농도로 도핑된 비정질 실리콘을 포함할 수 있다.

상기 반도체 패턴이 형성된 기판(110) 상에 데이터 금속층(미도시)을 형성하 고, 상기 데이터 금속층을 패터닝하여 상기 소스 패턴을 형성한다. 상기 소스 패턴은 상기 제1, 제2, 제3, … , 제n-1, 제n 데이터 라인들(DL1, DL2, DL3, … , DLn-1, DLn), 상기 제1 입/출력 전극들(SE1, DE1), 상기 제2 입/출력 전극들(SE2, DE2), 상기 제3 입/출력 전극들(SE3, DE3), 상기 제4 입/출력 전극들(SE4, DE4), 상기 제5 입/출력 전극들(SE5, DE5)을 포함한다.

상기 소스 패턴이 형성된 기판(110) 상에 상기 패시베이션층(160)을 형성하고, 상기 패시베이션층(160) 및 상기 게이트 절연층(130)을 패터닝하여 상기 제1 내지 제11 콘택홀들(CNT1, CNT2, CNT3, CNT4, CNT5, CNT6, CNT7, CNT8, CNT9, CNT10, CNT11)을 형성한다.

상기 패시베이션층(160) 상에 투명 전극층(미도시)을 형성하고, 상기 투명 전극층을 패터닝하여 상기 제1 내지 제5 연결 전극들(CE1, CE2, CE3, CE4, CE5) 및 상기 화소 전극(PE)을 형성한다. 이에 따라, 도 1 내지 도 5에 도시된 어레이 기판(100)을 제조할 수 있다.

상기의 공정을 통해 제조된 어레이 기판(100)은, 이후 검사 공정을 통해 상기 게이트 패턴, 상기 소스 패턴, 상기 제1 내지 제5 연결 전극들(CE1, CE2, CE3, CE4, CE5) 및 상기 화소 전극(PE)의 전기적 연결 상태를 검사할 수 있다. 상기 검사 공정에서, 상기 제1, 제2, 제3, … , 제n-1, 제n 데이터 라인들(DL1, DL2, DL3, … , DLn-1, DLn)의 단선 여부를 테스트할 수 있다.

테스트 결과, 상기 제1, 제2, 제3, … , 제n-1, 제n 데이터 라인들(DL1, DL2, DL3, … , DLn-1, DLn) 각각에 상기 데이터 구동 신호가 정상적으로 인가되면 상기 제1, 제2, 제3, … , 제n-1, 제n 데이터 라인들(DL1, DL2, DL3, … , DLn-1, DLn)이 정상적으로 형성된 것으로 판명할 수 있다. 반면, 상기 제1, 제2, 제3, … , 제n-1, 제n 데이터 라인들(DL1, DL2, DL3, … , DLn-1, DLn) 중 적어도 하나가 단선된 경우, 단선 데이터 라인에는 상기 데이터 구동 신호가 인가되지 못하여 상기 단선 데이터 라인과 연결된 화소부들(P)이 동작하지 않는다. 이러한 경우, 상기 제1 리페어 라인(122) 및 상기 제2 리페어 라인(123)을 이용하여 상기 단선 데이터 라인을 리페어하는 리페어 공정을 수행한다.

이하에서는, 도 6, 도 7 및 도 8을 참조하여 리페어된 어레이 기판을 포함하는 표시 장치 및 상기 리페어 공정에 대해서 설명하기로 한다.

도 6은 데이터 라인이 리페어된 표시 장치의 평면도이다.

도 6을 참조하면, 도시된 표시 장치(600)는 어레이 기판(100), 데이터 구동칩(200) 및 게이트 구동부(300)를 포함한다. 상기 어레이 기판(100)은 제1, 제2, 제3, … , 제n-1, 제n 데이터 라인들(DL1, DL2, DL3, … , DLn-1, DLn), 정전기 방지부(SDP) 및 제1 정전기 방지부(400)를 포함한다. 상기 어레이 기판(100)은 제2 정전기 방지부(500)를 더 포함할 수 있다. 상기 제2 데이터 라인(DL2)을 상기 어레이 기판(100)의 표시 영역(DA)에 단선부(CP)를 포함하는 단선 데이터 라인이다. 상기 정전기 다이오드부(SDP)는 적어도 1개의 리페어 라인을 포함할 수 있다. 본 실시예에서 상기 정전기 다이오드부(SDP)는 제1 리페어 라인(122) 및 제2 리페어 라인(123)을 포함한다.

도 6에 도시된 표시 장치의 상기 어레이 기판(100)은 단선 데이터 라인인 제 2 데이터 라인(DL2), 제1 및 제2 리페어부(R1, R2)를 제외하고는 도 1에 도시된 표시 장치의 어레이 기판과 실질적으로 동일하다. 따라서, 중복되는 설명은 생략한다.

상기 제1 리페어부(R1)는 데이터 구동칩(200)과 상기 표시 영역(DA) 사이의 영역에 형성되고 상기 표시 영역(DA)의 상측부에 형성된 상기 제1 리페어 라인(122)의 제1 서브 라인(122a) 및 상기 제2 데이터 라인(DL2)이 교차하는 부분이다. 상기 제2 데이터 라인(DL2)은 상기 제1 리페어부(R1)에서 상기 제1 서브 라인(122a)과 직접적으로 콘택할 수 있다. 상기 제2 리페어부(R2)는 상기 데이터 구동칩(200)으로부터 연장되어 상기 표시 영역(DA)의 하측부에 형성된 상기 제1 리페어 라인(122)의 제2 서브 라인(122b) 및 상기 제2 데이터 라인(DL2)이 교차하는 부분이다. 상기 제2 데이터 라인(DL2)은 상기 제2 리페어부(R2)에서 상기 제2 서브 라인(122b)과 직접적으로 콘택할 수 있다. 이에 따라, 상기 제2 데이터 라인(DL2)이 상기 단선부(CP)를 포함하더라도 상기 제1 서브 라인(122a) 및 상기 제2 서브 라인(122b)을 통해 상기 데이터 구동칩(200)으로부터 데이터 구동 신호를 전달받을 수 있다.

도 7은 도 6에 도시된 제1 정전기 방지부를 설명하기 위한 개념도이다.

도 7을 참조하면, 상기 제1 정전기 방지부(400)는 제1 정전기 분산 배선(124a), 제2 정전기 분산 배선(124b), 제1 정전기 다이오드(DTR1) 및 제2 정전기 다이오드(DTR2)를 포함한다. 상기 제1 정전기 방지부(400)는 제3 및 제4 정전기 다이오드들(DTR3, DTR4, 도 2 참조)을 더 포함할 수 있다. 상기 제1 정전기 방지 부(400)는 상기 제1, 제2, 제3, … , 제n-1, 제n 데이터 라인들(DL1, DL2, DL3, … , DLn-1, DLn)의 일단부들과 전기적으로 연결된다.

도 7에 도시된 제1 정전기 방지부(400)는 제1 및 제2 커팅부(CTP1, CTP2)를 제외하고는 도 2에 도시된 제1 정전기 방지부와 실질적으로 동일하다. 따라서, 중복되는 설명은 생략한다.

상기 제1 커팅부(CTP1)는 상기 제1 정전기 다이오드(DTR1)의 입력 전극과 상기 제1 데이터 라인(DL1)이 이격된 영역이다. 최초에 상기 제1 정전기 다이오드(DTR1)의 입력 전극은 상기 제1 데이터 라인(DL1)과 연결되도록 형성된다. 상기 제2 데이터 라인(DL2)이 상기 제1 리페어 라인(122)의 제1 서브 라인(122a)과 전기적으로 연결된 경우에는, 상기 제1 정전기 다이오드(DTR1)는 상기 제1 데이터 라인(DL1)과 연결된 부분이 커팅되어 상기 제1 데이터 라인(DL1)과 전기적으로 분리될 수 있다.

상기 제2 커팅부(CTP2)는 상기 제2 정전기 다이오드(DTR2)의 입력 전극과 상기 제n 데이터 라인(DLn)이 이격된 영역이다. 상기 제2 데이터 라인(DL2)이 상기 제1 리페어 라인(122)의 제1 서브 라인(122a)과 전기적으로 연결된 경우에는, 상기 제2 정전기 다이오드(DTR2)는 상기 제n 데이터 라인(DLn)과 연결된 부분이 커팅되어 상기 제n 데이터 라인(DLn)과 전기적으로 분리될 수 있다.

이와 달리, 상기 제1 및 제3 정전기 다이오드들(DTR1, DTR3)이 상기 제1 데이터 라인(DL1)과 연결된 부분을 커팅하고, 상기 제2 및 제4 정전기 다이오드들(DTR2, DTR4)이 상기 제n 데이터 라인(DLn)과 연결된 부분을 커팅하여 상기 제1 내지 제4 정전기 다이오드들(DTR1, DTR2, DTR3, DTR4)을 상기 제1 및 제n 데이터 라인들(DL1, DLn)과 전기적으로 분리할 수 있다.

도 8은 도 7에 도시된 제1 절단부 및 리페어 공정을 설명하기 위한 어레이 기판의 단면도이다.

도 8을 참조하면, 상기 제1 리페어부(R1)에서는 상기 제2 데이터 라인(DL2)과 상기 제1 서브 라인(122a)이 직접적으로 콘택함으로써, 상기 제2 데이터 라인(DL2)과 상기 제1 서브 라인(122a)이 전기적으로 연결된다. 또한, 상기 제2 리페어부(R2)에서는 상기 제2 데이터 라인(DL2)과 상기 제2 서브 라인(122b)이 직접적으로 콘택하여 상기 제2 데이터 라인(DL2)과 상기 제2 서브 라인(122b)이 전기적으로 연결된다.

상기 제1 정전기 다이오드(DTR1)의 입력 전극인 제1 입력 전극(SE1)과 상기 제1 데이터 라인(DL1)이 연결된 부분이 커팅됨으로써 상기 제1 정전기 다이오드(DTR1)와 상기 제1 데이터 라인(DL1)이 상기 제1 절단부(CTP1)에서 전기적으로 분리될 수 있다. 또한, 상기 제2 정전기 다이오드(DTR2)의 입력 전극이 상기 제n 데이터 라인(DLn)과 연결된 부분이 커팅됨으로써 상기 제2 정전기 다이오드(DTR2)와 상기 제n 데이터 라인(DLn)이 상기 제2 절단부(CTP2)에서 전기적으로 분리될 수 있다.

이하에서는, 도 4 및 도 5, 도 8을 참조하여 도 8에 도시된 어레이 기판의 제조 방법을 설명한다.

도 8에 도시된 어레이 기판은, 도 4 및 도 5에 도시된 어레이 기판에 리페어 공정을 수행함으로써 제조할 수 있다. 따라서, 리페어 공정 이전의 어레이 기판은 상기 단선 데이터 라인인 상기 제2 데이터 라인(DL2)을 포함하는 것을 제외하고는 도 4 및 도 5에 도시된 어레이 기판과 실질적으로 동일하다. 따라서, 중복되는 설명은 생략한다.

도 4 및 도 5를 참조하면, 상기 제1 리페어 라인(122)의 제1 서브 라인(122a)은 상기 제1 정전기 다이오드(DTR1)와 전기적으로 연결된다. 상기 제2 데이터 라인(DL2)은 게이트 절연층(130)에 의해 상기 제1 서브 라인(122a)과 절연될 수 있다.

도 8을 참조하면, 상기 리페어 공정에서, 상기 제2 데이터 라인(DL2)과 상기 제1 서브 라인(122a)이 교차하는 영역 및 상기 제2 데이터 라인(DL2)과 상기 제2 서브 라인(122b)이 교차하는 영역에 각각 레이저를 이용하여 국부적으로 에너지를 가한다.

상기 레이저에 의해 상기 제1 리페어부(R1)에서 상기 제2 데이터 라인(DL2)과 상기 제1 서브 라인(122a)이 직접적으로 콘택하여 상기 제2 데이터 라인(DL2)과 상기 제1 서브 라인(122a)이 전기적으로 연결된다. 또한, 상기 레이저에 의해 상기 제2 리페어부(R2)에서 상기 제2 데이터 라인(DL2)과 상기 제2 서브 라인(122a)이 직접적으로 콘택하여 상기 제2 데이터 라인(DL2)과 상기 제2 서브 라인(122a)이 전기적으로 연결된다.

상기 레이저를 이용하여 상기 제1 정전기 다이오드(DTR1)의 입력 전극인 제1 입력 전극(SE1)과 상기 제1 데이터 라인(DL1)이 연결된 부분을 커팅하여 상기 제1 정전기 다이오드(DTR1)와 상기 제1 데이터 라인(DL1)을 상기 제1 절단부(CTP1)에서 전기적으로 분리시킬 수 있다. 동시에 상기 레이저를 이용하여 상기 제2 정전기 다이오드(DTR2)의 입력 전극과 상기 제n 데이터 라인(DLn)이 연결된 부분을 커팅하여 상기 제2 정전기 다이오드(DTR2)와 상기 제n 데이터 라인(DLn)이 상기 제2 절단부(CTP2)에서 전기적으로 분리시킬 수 있다. 이에 따라, 단선된 상기 제2 데이터 라인(DL2)을 리페어할 수 있다.

어레이 기판의 제조 공정 중에서 리페어 라인에서 발생하거나, 외부에서 상기 리페어 라인으로 유입된 정전기를 정전기 다이오드를 이용하여 정전기 분산 배선으로 분산시킬 수 있다. 이에 따라, 정전기에 의한 불량이 개선된 어레이 기판을 제조할 수 있어, 액정표시장치용 표시 기판의 제조에 이용할 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 1은 본 발명의 실시예에 따른 표시 장치의 평면도이다.

도 6은 데이터 라인이 리페어된 표시 장치의 평면도이다.

<도면의 주요 부분에 대한 부호의 설명>

200: 데이터 구동칩 400, 500: 제1, 제2 정전기 방지부

122: 제1 리페어 라인 123: 제2 리페어 라인

122a, 122b: 제1, 제2 서브 라인 123a, 123b: 제3, 제4 서브 라인

DL1, DL2, DL3,…, DLn-1, DLn: 제1, 제2, 제3,…, 제n-1, 제n 데이터 라인

GL1, GL2: 제1, 제2 게이트 라인 124a, 124b: 제1, 제2 정전기 분산 배선

124c, 124d: 제3, 제4 정전기 분산 배선

SDP: 정전기 다이오드부

DTR1, DTR2, DTR3, DTR4: 제1, 제2, 제3, 제4 정전기 다이오드

TD1, TD2: 제1 및 제2 양방향 다이오드

GE1, GE2, GE3: 제1, 제2, 제3 제어 전극

SE1, SE2, SE3, SE4, SE5: 제1, 제2, 제3, 제4, 제5 입력 전극

DE1, DE2, DE3, DE4, DE5: 제1, 제2, 제3, 제4, 제5 출력 전극

CE1, CE2, CE3, CE4, CE5: 제1, 제2, 제3, 제4 및 제5 연결 전극

CNT1, CNT2, …, CNT10, CNT11: 제1, 제2, …, 제10 및 제11 콘택홀

CP: 단선부 R1, R2: 제1, 제2 리페어부

CTP1, CTP2: 제1, 제2 커팅부

Claims

표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 기판;

상기 표시 영역에 배치되고, 상기 주변 영역까지 연장된 다수의 데이터 라인들;

상기 주변 영역에 배치되고, 상기 주변 영역으로 연장된 상기 데이터 라인들과 교차하는 리페어 라인;

상기 주변 영역과 상기 표시 영역의 경계 중에서 상기 데이터 라인들과 교차하지 않는 경계의 일측과 인접한 데이터 라인 및 상기 리페어 라인과 전기적으로 연결된 정전기 다이오드부;

상기 주변 영역에 형성되고, 상기 리페어 라인의 일부와 평행하게 형성된 정전기 분산 배선; 및

상기 데이터 라인들 각각과 상기 정전기 분산 배선과 연결된 양방향 다이오드를 포함하고,

상기 정전기 분산 배선은

상기 리페어 라인의 양측에 각각에 배치된 것을 특징으로 하는 어레이 기판.
제1항에 있어서, 상기 정전기 다이오드부는,

상기 데이터 라인들 중 상기 주변 영역과 상기 표시 영역의 경계 중에서 상기 데이터 라인들과 교차하지 않는 경계의 일측과 인접한 첫 번째 데이터 라인 및 상기 리페어 라인과 전기적으로 연결된 제1 정전기 다이오드를 포함하는 것을 특징으로 하는 어레이 기판.
제2항에 있어서, 상기 제1 정전기 다이오드는

상기 첫 번째 데이터 라인과 연결된 입력 전극;

상기 입력 전극과 이격되고, 상기 리페어 라인과 연결된 출력 전극; 및

상기 입력 전극과 상기 출력 전극 사이에 개재된 액티브 패턴을 포함하는 것을 특징으로 하는 어레이 기판.
제3항에 있어서, 상기 제1 정전기 다이오드의 상기 입력 전극의 일단부와 상기 출력 전극의 일단부 각각은 상기 리페어 라인과 절연되어 중첩되고,

상기 출력 전극의 타단부는 상기 리페어 라인과 콘택하여 전기적으로 연결된 것을 특징으로 하는 어레이 기판.
제2항에 있어서, 상기 정전기 다이오드부는,

상기 주변 영역과 상기 표시 영역의 경계 중에서 상기 일측과 대향하는 타측에 인접하게 배치된 마지막 데이터 라인 및 상기 리페어 라인과 전기적으로 연결된 제2 정전기 다이오드를 더 포함하는 어레이 기판.
제5항에 있어서, 상기 제2 정전기 다이오드는

상기 마지막 데이터 라인과 연결된 입력 전극;

상기 입력 전극과 이격되고, 상기 리페어 라인과 연결된 출력 전극; 및

상기 입력 전극과 상기 출력 전극 사이에 개재된 액티브 패턴을 포함하는 것을 특징으로 하는 어레이 기판.
제6항에 있어서, 상기 제2 정전기 다이오드의 상기 입력 전극의 일단부와 상 기 출력 전극의 일단부 각각은 상기 리페어 라인과 절연되어 중첩되고,

상기 출력 전극의 타단부는 상기 리페어 라인과 콘택하여 전기적으로 연결된 것을 특징으로 하는 어레이 기판.
삭제
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표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 기판;

상기 표시 영역에 배치되고, 상기 주변 영역까지 연장된 다수의 데이터 라인들;

상기 주변 영역에 배치되고, 상기 주변 영역으로 연장된 상기 데이터 라인들과 교차하는 리페어 라인;

상기 주변 영역과 상기 표시 영역의 경계 중에서 상기 데이터 라인들과 교차하지 않는 경계의 일측과 인접한 데이터 라인과 이격된 입력 전극, 상기 리페어 라인과 전기적으로 연결된 출력 전극, 및 상기 입력 전극과 상기 출력 전극 사이에 개재된 액티브 패턴을 포함하는 정전기 다이오드부;

상기 주변 영역에 형성되고, 상기 리페어 라인의 일부와 평행하게 형성된 정전기 분산 배선; 및

상기 데이터 라인들 각각과 상기 정전기 분산 배선과 연결된 양방향 다이오드를 포함하고,

상기 정전기 분산 배선은

상기 리페어 라인의 양측에 각각에 배치된 것을 특징으로 하는 어레이 기판.
제10항에 있어서, 상기 데이터 라인들 중 어느 하나는 단선된 데이터 라인이고,

상기 단선된 데이터 라인과 상기 리페어 라인과 교차하는 부분은 리페어되어 서로 전기적으로 연결된 것을 특징으로 하는 어레이 기판.
표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 기판의 상기 표시 영역에서부터 상기 주변 영역까지 연장된 다수의 데이터 라인들을 형성하는 단계;

상기 주변 영역에 상기 데이터 라인들의 일단부들과 교차하는 리페어 라인을 형성하는 단계; 및

상기 주변 영역과 상기 표시 영역의 경계 중에서 상기 데이터 라인들과 교차하지 않는 경계의 일측과 인접한 데이터 라인 및 상기 리페어 라인과 전기적으로 연결된 정전기 다이오드부를 형성하는 단계를 포함하고,

상기 기판은 상기 주변 영역에 형성되고, 상기 리페어 라인의 일부와 평행하게 형성된 정전기 분산 배선; 및

상기 데이터 라인들 각각과 상기 정전기 분산 배선과 연결된 양방향 다이오드를 포함하고,

상기 정전기 분산 배선은

상기 리페어 라인의 양측에 각각에 배치된 것을 특징으로 하는 어레이 기판의 제조 방법.
제12항에 있어서, 상기 정전기 다이오드부를 형성하는 단계는,

상기 주변 영역과 상기 표시 영역의 경계 중에서 상기 데이터 라인들과 교차하지 않는 경계의 일측과 인접한 첫 번째 데이터 라인 및 상기 리페어 라인과 전기적으로 연결된 제1 정전기 다이오드를 형성하는 단계를 포함하는 것을 특징으로 하 는 어레이 기판의 제조 방법.
제13항에 있어서, 상기 제1 정전기 다이오드를 형성하는 단계는

상기 주변 영역과 상기 표시 영역의 경계 중에서 상기 일측과 대향하는 타측과 인접한 마지막 데이터 라인 및 상기 리페어 라인과 전기적으로 연결된 제2 정전기 다이오드를 형성하는 단계를 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
제13항에 있어서, 상기 리페어 라인을 형성하는 단계는

상기 주변 영역에 상기 리페어 라인의 일부와 평행하게 정전기 분산 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
제12항에 있어서, 상기 리페어 라인을 형성하는 단계는

상기 표시 영역에 상기 데이터 라인들과 교차하는 게이트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 기판의 상기 표시 영역에 배치되고 상기 주변 영역까지 연장된 다수의 데이터 라인들, 상기 주변 영역에 배치되어 상기 주변 영역으로 연장된 상기 데이터 라인들과 교차하는 리페어 라인, 및 상기 주변 영역과 상기 표시 영역의 경계 중에서 상기 데이터 라인들과 교차하지 않는 경계의 일측과 인접한 데이터 라인 및 상기 리페어 라인과 전기적으로 연결된 정전기 다이오드부, 상기 주변 영역에 형성되고, 상기 리페어 라인의 일부와 평행하게 형성된 정전기 분산 배선 및 상기 데이터 라인들 각각과 상기 정전기 분산 배선과 연결된 양방향 다이오드를 포함하는 어레이 기판을 제조하는 단계;

상기 데이터 라인들의 단선을 검사하는 단계; 및

단선된 데이터 라인 및 상기 단선된 데이터 라인과 교차하는 리페어 라인을 전기적으로 연결시켜 상기 단선된 데이터 라인을 리페어하는 단계를 포함하고,

상기 정전기 분산 배선은

상기 리페어 라인의 양측에 각각에 배치된 것을 특징으로 하는 어레이 기판의 리페어 방법.
제17항에 있어서, 상기 단선된 데이터 라인을 리페어하는 단계는

상기 정전기 다이오드부와 상기 데이터 라인의 연결 부분을 커팅하는 단계를 포함하는 것을 특징으로 하는 어레이 기판의 리페어 방법.
제18항에 있어서, 상기 정전기 다이오드부는 상기 주변 영역과 상기 표시 영역의 경계 중에서 상기 데이터 라인들과 교차하지 않는 경계의 일측에 배치된 첫 번째 데이터 라인 및 상기 리페어 라인과 전기적으로 연결된 제1 정전기 다이오드를 포함하고,

상기 단선된 데이터 라인을 리페어하는 단계는 상기 제1 정전기 다이오드와 상기 첫 번째 데이터 라인의 연결 부분을 커팅하는 것을 특징으로 하는 어레이 기판의 리페어 방법.
제19항에 있어서, 상기 정전기 다이오드부는 상기 주변 영역과 상기 표시 영 역의 경계 중에서 상기 데이터 라인들과 교차하지 않는 일측과 대향하는 타측에 배치된 마지막 데이터 라인 및 상기 리페어 라인과 전기적으로 연결된 제2 정전기 다이오드를 더 포함하고,

상기 단선된 데이터 라인을 리페어하는 단계는 상기 제2 정전기 다이오드와 상기 마지막 데이터 라인의 연결 부분을 커팅하는 것을 특징으로 하는 어레이 기판의 리페어 방법.