KR101569526B1 - Ｅｌ 표시 패널 및 전자기기 - Google Patents

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카쓰히데 우치노
유키히토 이이다
미쓰루 아사노
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Abstract

액티브 매트릭스 구동방식에 대응한 화소 구조를 갖는 EL(electro luminescent) 표시 패널은 복수의 화소회로에 공통적으로 접속되도록 구성된 전류공급선을 구비하고, 상기 전류공급선과 신호선의 교차부분의 선폭이, 상기 전류공급선의 다른 부분의 선폭보다도 작다.
액티브 매트릭스, EL 표시 패널, 화소회로, 전류공급선

Description

ＥＬ 표시 패널 및 전자기기{ELECTRO LUMINESCENT DISPLAY PANEL AND ELECTRONIC APPARATUS}
본 발명은 전체 내용이 본 명세서에 참고로 통합되어 있는 2007년 11월 28일자로 출원된 일본 특허출원번호 제2007-307042호와 관련된 주제를 포함한다.
이 명세서에서 설명하는 발명은, 액티브 매트릭스 구동방식에 근거해서 구동이 제어되는 EL(Electro Luminescent)표시패널의 구조에 관한 것이다. 또한, 이 명세서에서 제안하는 발명은, EL 표시 패널 및 전자기기로서의 측면도 갖는다
도 1은, 액티브 매트릭스 구동형의 유기 EL 패널의 일반적인 회로 블록 구성을 나타낸다. 도 1에 나타나 있는 바와 같이, 유기 EL 패널(1)은, 화소 어레이부(3)와, 그 구동회로로서의 기록제어선 구동부(5) 및 수평 셀렉터(7)로 구성된다. 또한, 화소 어레이부(3)에는, 신호선 DTL과 기록제어선 WSL의 각 교점에 화소회로(9)가 배치된다.
유기 EL 소자는 전류 구동형의 발광소자다. 이 때문에, 유기 EL 패널에서는, 각 화소에 대응하는 유기 EL 소자에 흐르는 전류량의 제어에 의하여 발색의 계조를 제어한다.
도 2는, 이 종류의 화소회로(9)의 가장 단순한 회로 구성 중의 하나를 나타낸다. 이 화소회로(9)는, 기록 트랜지스터 T1, 구동 트랜지스터 T2 및 저장용량 Cs으로 구성된다.
기록 트랜지스터 T1은, 대응화소의 계조에 의존하는 신호전위 Vsig를 저장용량 Cs에 기록하는 것을 제어하는 박막 트랜지스터다. 구동 트랜지스터 T2는, 저장용량 Cs에 저장된 신호전위 Vsig에 의존하는 게이트·소스간 전압 Vgs에 근거해서 구동전류 Ids를 유기 EL 소자 OLED에 공급하는 박막 트랜지스터다. 도 2의 구성에서, 기록 트랜지스터 T1은, N채널형의 박막 트랜지스터로 구성되고, 구동 트랜지스터 T2는, P채널형의 박막 트랜지스터로 구성된다.
도 2의 구성에서, 구동 트랜지스터 T2의 소스 전극은, 전원전위 Vcc이 고정적으로 인가되는 전류공급선(전원선)에 접속된다. 이 때문에, 구동 트랜지스터 T2는, 항상 포화영역에서 동작한다. 즉, 구동 트랜지스터 T2는, 신호전위 Vsig에 의존하는 구동전류를 유기 EL 소자 OLED에 공급하는 정전류원으로서 동작한다. 이때, 구동전류 Ids는 다음 식에서 주어진다.
Ids = ｋ·μ·(Vgs - Vth)2/2
이와 관련하여, μ은, 구동 트랜지스터 T2의 다수 캐리어의 이동도다. Vth는, 구동 트랜지스터 T2의 임계치 전압이다. k는, (W/Ｌ)·Cox으로 표현된 계수이다. W는 채널 폭, L은 채널길이, Cox는 단위면적당의 게이트 용량이다.
이 구성을 갖는 화소회로에서, 도 3에 나타내는 유기 EL 소자의 I-V 특성의 시간경과에 따라, 구동 트랜지스터 T2의 드레인 전압이 변화한다.
그러나, 게이트·소스간 전압 Vgs는 일정하게 유지되므로, 유기 EL 소자에 공급되는 전류량에는 변화가 없어, 발광 휘도를 일정하게 유지할 수 있다.
이하에, 액티브 매트릭스 구동방식을 채용하는 유기 EL 패널 디스플레이에 관한 문헌의 예는, 일본국 공개특허공보 특개 2003-255856호, 특개 2003-271095호, 특개 2004-133240호, 특개 2004-029791호, 및 특개 2004-093682호를 포함한다.
박막 프로세스의 종류에 따라서는, 도 2에 나타낸 회로 구성을 채용할 수 없는 경우가 있다. 즉, 현재의 박막 프로세스에서는, P채널형의 박막 트랜지스터를 채용할 수 없는 경우가 있다. 이러한 경우, 구동 트랜지스터 T2로서의 P채널형의 트랜지스터를 N채널형의 박막 트랜지스터로 치환하게 된다.
도 4는, 이러한 종류의 화소회로의 구성을 나타낸다. 이 구성에서, 구동 트랜지스터 T2의 소스 전극은 유기 EL 소자 OLED의 애노드 단자에 접속된다. 따라서, 이 화소회로(9)는, 유기 EL 소자의 I-V 특성이 시간의 경과에 따라 변화하면, 구동 트랜지스터 T2의 게이트·소스간 전압 Vgs가 변동하는 문제가 있다. 이 게이트·소스간 전압 Vgs의 변동은 구동전류량을 변화시키고, 그 결과 발광 휘도를 변화시켜 버린다.
한층 더, 각 화소회로를 구성하는 구동 트랜지스터 T2의 임계치 및 이동도는, 화소마다 다르다. 이 구동 트랜지스터 T2의 임계치와 이동도의 차는, 구동 전류값의 변동으로서 출현하여, 각 화소의 발광 휘도를 변화시키는 원인이 된다.
따라서, 도 4에 나타낸 화소회로를 채용할 경우에는, 시간경과에 따른 변화에 관계없이 안정한 발광 특성을 허용하는 구동방법의 확립이 요청된다. 동시에, 표시 품질이 높은 패널구조의 실현이 요청된다.
발명자 등은, 액티브 매트릭스 구동방식에 대응한 화소 구조를 갖는 EL 표시 패널로서, 복수의 화소회로들에 공통적으로 접속되는 전류공급선을 포함하는 EL 표시 패널을 제안한다. 이 EL 표시 패널에서, 신호선과 전류공급선의 교차 부분의 선폭은, 전류공급선의 다른 부분의 선폭보다도 작다.
이 패널구조의 경우, 전류공급선과 신호선과의 교차 부분의 면적을 증가시키지 않고, 교차부분 이외의 전류공급선의 선폭을 증가시킬 수 있다. 이것은, 전류공급선의 전체로서의 배선 저항을 감소시킬 수 있다는 것을 의미한다. 결과적으로, 표시된 영상과 화소 위치에 의존한 전류공급선의 전위 변동을 줄일 수 있다.
이 패널구조는, 전류공급선의 구동이 2치 이상의 전위로 제어될 경우에, 보다 높은 효과를 기대할 수 있다. 전류공급선에 고정 전위가 인가되지 않을 경우, 신호선과의 교차 부분의 면적이 크면, 전류공급선의 전위변동이 신호선과의 교차 부분에 형성되는 커플링 용량을 통해서 신호선에 전파하기 쉬워진다.
그렇지만, 이 패널구조의 경우, 전류공급선과 신호선과의 교차 부분의 면적을 전류구동능력에 비해서 작게 할 수 있다. 이 때문에, 전류공급선의 전위변동이 신호선에 주는 영향을 감소시킬 수 있다. 결과적으로, 신호선에 전파하는 전위변동은 작아지고, 기록 전위에의 영향을 최소화할 수 있다. 결과적으로, 표시 품질의 저하를 억제할 수 있다.
제안하는 패널구조는, 화소 구조가 톱 이미션(top-emission) 구조를 갖고 있는 경우에 보다 효과적이다. 톱 이미션 구조의 경우, 전류공급선의 형성층은 광선의 출력 경로와 교차하지 않는다. 따라서, 개구률에 영향을 주지 않고, 신호선과의 교차부 이외의 전류공급선의 선폭을 증가시킬 수 있다.
제안하는 패널구조의 경우, 어떤 행에 대응하는 전류공급선의 전위변동의 타이밍이 다른 행의 신호선 전위의 기록기간에 존재할 경우에 보다 높은 효과를 기대할 수 있다. 전술한 바와 같이, 전류공급선의 전위변동은 신호선과의 교차부를 통해서 전파하지만, 신호선과의 교차 부분의 면적이 작다. 이 때문에, 다른 행에 위치하는 화소회로에 있어서의 신호선의 전위의 기록에의 영향을 최소화할 수 있다.
신호선 전위의 기록 기간 중에 이동도 보정이 실행될 경우에는, 구동 트랜지스터의 이동도 보정의 정밀도를 향상시키는 것이 가능하게 된다. 또한, 임계치 보정이 실행될 경우에는, 구동 트랜지스터의 임계치 보정의 정밀도를 높이는 것이 가능하게 된다. 이렇게, 상술한 패널 구조는 표시 품질의 저하의 억제에 효과적이다.
또한, 발명자 등은, 전술한 패널구조를 갖는 EL 표시 패널을 탑재한 전자기기를 제안한다.
전자기기는, EL 표시 패널과, 시스템 전체의 동작을 제어하는 시스템 제어부와, 시스템 제어부에 대한 조작 입력을 접수하는 조작 입력부를 포함한다.
발명자들이 제안하는 본 발명을 채용함으로써, 전류공급선과 신호선과의 교 차 부분의 면적을 증가시키는 일없이, 교차 부분 이외의 전류공급선의 선폭을 증가시키는 것이 가능하게 된다. 이 선폭의 증대에 의하여, 전류공급선의 전체로서의 배선 저항을 작게 할 수 있다. 그 결과, 표시 영상과 화소위치에 의존한 전류공급선의 전위 저하를 억제해서 화질을 개선할 수 있다.
또한, 전류공급선과 신호선과의 교차 부분의 면적을 작게 할 수 있다. 이 때문에, 전류공급선으로부터 신호선에의 전위변동의 전파량을 억제할 수 있다. 이와 같이, 신호선 전위의 변동에 의한 화소회로에의 오기록을 막을 수 있다.
이하, 본 발명의 실시 예를, 액티브 매트릭스 구동형의 유기 EL 패널에 적용하는 경우에 대해서 설명한다.
본 명세서에서 특히 도시 또는 기재되지 않는 부분에는, 해당 기술분야의 주지 또는 공지기술을 적용한다. 또 이하에 설명하는 형태 예는, 발명의 하나의 형태 예이며, 이것들에 한정되는 것은 아니다.
(A) 외관 구성
또한, 이 명세서에서는, 화소 어레이부와 구동회로를 같은 반도체 프로세스를 사용해서 같은 기판 위에 형성한 표시 패널뿐만 아니라, 예를 들면 특정 용도대상 IC로서 제조된 구동 회로를 화소 어레이부의 형성된 기판 위에 설치한 것도 유기 EL 패널이라고 부른다.
도 5는, 유기 EL 패널의 외관 구성 예를 나타낸다. 유기 EL 패널(11)은, 지지 기판(13)의 화소 어레이부의 형성 영역에 대향부(15)를 접착시킴으로써 얻은 구 조를 갖고 있다.
지지 기판(13)은, 유리, 플라스틱, 또는 다른 재료로 구성되고, 그 표면에 유기 EL층이나 보호막 등을 형성한다. 대향부(15)의 베이스는, 유리, 플라스틱, 또는 다른 투명부재로 구성된다. 유기 EL 패널(11)에는, 외부로부터/에 지지 기판(13)에/으로부터 신호 등을 입출력하기 위한 FPC(flexible printed circuit)(17)이 배치된다.
(B)제1 형태 예
(B-1) 시스템 구성
이하에서는, N채널형의 박막 트랜지스터로 구성된 구동 트랜지스터 T2의 특성 변동을 막고, 또 화소 회로를 구성하는 소자 수가 적은 유기 EL 패널(11)의 시스템 구성 예를 나타낸다.
도 6은, 유기 EL 패널(11)의 시스템 구성 예다. 도 6에 나타내는 유기 EL 패널(11)은, 화소 어레이부(21)와, 화소 어레이부(21)의 구동회로로서의 기록제어선 구동부(23), 전류공급선 구동부(25), 수평 셀렉터(27), 및 타이밍 제너레이터(29)로 구성된다.
화소 어레이부(21)는, 신호선 DTL과 기록제어선 WSL과의 각 교점 위치에 서브 화소를 배치한 매트릭스 구조를 갖고 있다. 서브 화소는 1화소를 구성하는 화소 구조의 최소 단위다. 예를 들면, 화이트 유닛(white unit)으로서의 1화소는, 유기 EL 재료가 서로 다른 3개의 서브 화소(R, G, B)로 구성된다.
도 7은, 서브 화소에 대응하는 화소회로와 각 구동회로와의 접속 관계를 나 타낸다. 도 8은, 제1 형태 예로서 제안하는 화소회로의 내부구성을 나타낸다. 도 8에 나타내는 화소회로는, 2개의 N채널형의 박막 트랜지스터 T1 및 T2과 1개의 저장용량 Cs로 구성된다.
이 회로 구성에서도, 기록제어선 구동부(23)는, 기록제어선 WSL을 통해서 기록 트랜지스터 T1의 개폐를 제어하고, 그것에 의해 신호선 전위를 저장용량 Cs에 기록하는 것을 제어한다. 기록제어선 구동부(23)는, 수직 해상도와 같은 출력단 수를 갖는 시프트 레지스터로 구성된다.
전류공급선 구동부(25)는, 구동 트랜지스터 T2의 한쪽의 주 전극에 접속되는 전류공급선 DSLa를 2치적으로 제어하고, 다른 구동회로와의 협동 동작에 의해 화소회로 내의 동작을 제어한다. 이 화소회로에서의 동작에는, 유기 EL 소자의 발광/비발광뿐만 아니라, 특성 변동의 보정동작도 포함된다. 이 형태 예의 경우, 특성 변동의 보정은, 구동 트랜지스터 T2의 임계치의 변동과 이동도의 변동에 의해 유니포미티(uniformity)의 열화의 보정을 의미한다.
수평 셀렉터(27)는, 신호선 DTL에 화소 데이터 Din에 의존한 신호전위 Vsig 또는 임계치 보정용의 오프셋 전위 Vofs를 인가한다. 또한, 수평 셀렉터(27)는, 수평 해상도와 같은 출력단 수를 갖는 시프트 레지스터와, 각 출력단에 대응하는 래치회로와, D/A 변환회로와, 버퍼 회로와, 셀렉터로 구성된다.
타이밍 제너레이터(29)는, 기록제어선 WSL, 전류공급선 DSLa, 및 신호선 DTL의 구동에 필요한 타이밍 펄스를 생성한다.
(B-2) 구동 동작 예
도 9a 내지 9e는, 도 8에 나타내는 화소회로의 구동 동작 예를 나타낸다. 도 9a 내지 9e에서는, 전류공급선 DSLa에 인가하는 2종류의 전원전위 중, 고전위(발광 전위)를 Vcc로 나타내고, 저전위(비발광 전위)를 Vss로 나타낸다.
우선, 발광 상태에 있어서의 화소회로 내의 동작 상태를 도 10에 나타낸다. 이 상태에서, 기록 트랜지스터 T1은 오프 상태에 있다. 한편, 구동 트랜지스터 T2는 포화 영역에서 동작하고, 게이트 ·소스간 전압 Vgs에 따라 정해지는 전류 Ids를 유기 EL 소자 OLED에 공급한다(도 9a 내지 9e(t1)).
다음에, 비발광 상태의 동작 상태를 설명한다. 비발광 상태의 시작시에는, 전류공급선 DSLa의 전위가 고전위 Vcc으로부터 저전위 Vss로 전환한다(도 9a 내지 9e(t2)). 이때, 유기 EL 소자의 임계치 전압 Vthel이 Vss-Vcath(캐소드 전위) <Vthel이면 유기 EL 소자는 소등한다.
구동 트랜지스터 T2의 소스 전위 Vs는, 전류공급선 DSLa의 전위와 같게 된다. 즉, 유기 EL 소자의 애노드 전극은 저전위 Vss로 충전된다. 도 11은, 기간 t2에 있어서의 화소회로 내의 동작 상태를 나타낸다. 도 11에 파선으로 나타나 있는 바와 같이, 이때, 저장용량 Cs에 저장된 전하는 전류공급선 DSLa으로 방전된다.
이후, 신호선 DTL의 전위가 임계치 보정용의 오프셋 전위 Vofs로 천이한 후에, 기록제어선 WSL이 고전위로 변화하면, 온 동작한 기록 트랜지스터 T1을 통해서 구동 트랜지스터 T2의 게이트 전위가 오프셋 전위 Vofs로 변화한다(도 9a 내지 9e(t3)).
도 12는, 이 기간 t3에 있어서의 화소회로 내의 동작 상태를 나타낸다. 이 기간 t3에서, 구동 트랜지스터 T2의 게이트·소스간 전압 Vgs는 Vofs-Vss로 주어진다. 이 전압은, 구동 트랜지스터 T2의 임계치 전압 Vth보다도 크게 설정된다. 이것은 Vofs-Vss>Vth의 관계를 만족하지 않으면 임계치 보정동작을 실행할 수 없기 때문이다.
다음에, 전류공급선 DSLa의 전위가 다시 고전위 Vcc로 전환한다(도 9a 내지 9e(t4)). 전류공급선 DSLa의 전위가 고전위 Vcc로 변화함으로써, 유기 EL 소자 OLED의 애노드 전위 Vel이 구동 트랜지스터 T2의 소스 전위 Vs가 된다.
도 13은, 이 기간 t4에 있어서의 화소회로 내의 동작 상태를 나타낸다. 도 13에서는, 유기 EL 소자 OLED를 등가회로로 나타낸다. 즉, 다이오드와 기생 용량Cel로 나타낸다. 이 기간 t4에서, Vel≤Vcat+Vthel의 관계를 충족시키는 한(유기 EL 소자의 리이크 전류가 구동 트랜지스터 T2에 흐르는 구동전류 Ids보다 상당히 작다고 하는 가정에 근거해서), 구동 트랜지스터 T2에 흐르는 구동전류 Ids는, 저장용량 Cs와 기생 용량 Cel을 충전하는데도 사용된다.
결과적으로, 유기 EL 소자 OLED의 애노드 전위 Vel은, 도 14에 나타나 있는 바와 같이, 시간의 경과와 함께 상승한다. 즉, 구동 트랜지스터 T2의 게이트 전위Vg은 오프셋 전위 Vofs로 고정한 상태 그대로, 구동 트랜지스터 T2의 소스 전위 Vs가 상승을 시작한다. 이 동작이 임계치 보정동작이다.
그러는 동안, 구동 트랜지스터 T2의 게이트·소스간 전압 Vgs는 임계치 전압Vth에 수속(收束)한다. 이때, Vel=Vofs-Vth≤Vcat+Vthel의 관계를 만족시키고 있다.
임계치 보정기간이 종료하면, 기록 트랜지스터 T1이 다시 오프된다(도 9a 내지 9e(t5)).
이 오프에 의해, 구동 트랜지스터 T2의 게이트 전위 Vg은 플로팅 상태가 된다. 다만, 게이트·소스간 전압 Vgs는 임계치 전압 Vth에 수속하고 있으므로 구동 트랜지스터 T2는 컷오프 상태에 있어, 구동전류 Ids는 흐르지 않는다.
이후, 신호선 DTL의 전위가 신호전위 Vsig로 천이하는데 필요한 타이밍 이후에, 기록 트랜지스터 T1은 다시 온 상태로 제어된다(도 9a 내지 9e(t6)). 도 15는, 이 기간 t6에 있어서의 화소회로 내의 동작 상태를 나타낸다. 신호전위 Vsig은, 대응화소의 계조값에 따라 공급되는 전위다.
이 기간 t6에서, 구동 트랜지스터 T2의 게이트 전위 Vg은, 신호전위 Vsig로 천이한다. 즉, 게이트·소스간 전압 Vgs가 임계치 전압 Vth보다 커진다. 이에 따라, 구동 트랜지스터 T2은 온 상태가 되어, 저장용량 Cs와 기생 용량 Cel을 충전하도록 구동전류 Ids를 흘려보내기 시작한다.
이 구동전류 Ids의 공급 시작에 따라, 구동 트랜지스터 T2의 소스 전위 Vs는 상승한다. 구동 트랜지스터 T2의 소스 전위 Vs가 유기 EL 소자의 임계치 전압 Vthel과 캐소드 전압 Vcat의 합을 초과하지 않는 한(유기 EL 소자 OLED에 흘러 들어 오는 리이크 전류가 구동전류 Ids보다도 상당히 작으면), 구동 트랜지스터 T2에 의해 공급되는 구동전류 Ids는, 저장용량 Cs와 기생 용량 Cel을 충전하는데 사용된다.
이 동작 개시 시점에 있어서는, 이미 구동 트랜지스터 T2의 임계치 보정동작 이 완료했다. 따라서, 구동 트랜지스터 T2로부터 공급되는 구동전류 Ids는, 구동 트랜지스터 T2의 이동도 μ을 반영한 값이 된다. 구체적으로는, 구동 트랜지스터가 이동도 μ보다 크면, 보다 큰 구동전류 Ids가 흘러, 소스 전위 Vs의 상승도 한층 더 빨라진다.
반대로, 구동 트랜지스터가 보다 낮은 이동도 μ를 가지면, 보다 작은 구동전류 Ids가 흘러서, 소스 전위 Vs의 상승도 더 늦어진다(도 16).
결과적으로, 저장용량 Cs에 저장된 전압은, 구동 트랜지스터 T2의 이동도 μ 에 따라 보정된다. 즉, 구동 트랜지스터 T2의 게이트·소스간 전압 Vgs는, 이동도 μ을 보정한 전압으로 변화한다.
최후에, 기록 트랜지스터 T1이 오프되어서, 신호전위 Vsig의 기록이 종료한다. 이때, 구동 트랜지스터 T2의 게이트·소스간 전압 Vgs(=Vsig-Vofs+Vth-ΔV)은, 임계치 전압 Vth보다 크다. 따라서, 구동전류 Ids'의 공급이 계속되고, 유기 EL 소자 OLED의 발광이 개시된다.
유기 EL 소자 OLED에 구동전류 Ids'가 흐름으로써, 구동 트랜지스터 T2의 소스 전위 Vs는 전위 Vx까지 상승한다. 도 17은 이 발광 기간에 있어서의 화소회로 내의 동작 상태를 나타낸다.
이 발광 기간에서, 구동 트랜지스터 T2의 게이트 전위 Vg는 플로팅 상태에 있다. 따라서, 구동 트랜지스터 T2의 게이트 전위 Vg은, 저장용량 Cs의 부트스트랩 동작에 의해, 게이트·소스간 전압 Vgs를 일정하게 유지한 채 상승한다(도 9a 내지 9e(t7)).
또한, 이 형태 예로서 제안하는 구동회로에서도, 총 발광 시간이 길어지면, 유기 EL 소자 OLED의 I-V 특성이 변화한다. 즉, 구동 트랜지스터 T2의 소스 전위 Vs도 변화한다.
그렇지만, 구동 트랜지스터 T2의 게이트·소스간 전압 Vgs는, 저장용량 Cs에 의해 일정하게 유지되므로 유기 EL 소자 OLED에 흐르는 전류량은 변화하지 않는다.
이 형태 예로서 제안하는 화소회로와 구동방식을 채용하면, 유기 EL 소자 OLED의 I-V 특성의 변화에 관계없이, 신호전위 Vsig에 의존한 구동전류 Ids를 항상 공급할 수 있다.
즉, 유기 EL 소자 OLED의 특성의 시간경과에 따른 변화에 관계없이, 발광 휘도를 신호전위 Vsig에 의존한 휘도로 계속해서 유지할 수 있다.
(B-3) 정리
이상과 같이, 이 형태 예에서 설명한 화소회로와 구동방식의 채용에 의해, 구동 트랜지스터 T2을 N채널형의 박막 트랜지스터로 구성할 경우에도, 화소마다 휘도 변동이 없는 유기 EL 패널을 실현할 수 있다. 또한, N채널형의 박막 트랜지스터만을 이용해서 화소회로를 구성할 수 있어, 유기 EL 패널의 제조에 아모르포스(amorphous) 실리콘계의 프로세스를 채용하는 것이 가능하게 된다.
(C)제2 형태 예
(C-1) 다른 기술과제의 고찰
전술한 바와 같이, 유기 EL 소자 OLED는 전류구동소자다. 이 때문에, 전류공급선 DSLa에는, 각 화소회로에 필요한 구동전류 Ids가 누적적으로 흐르고 있다. 도 18은, 전류공급선 DSLa가 수평 라인에 대하여 평행하게 연장될 경우에 있어서의 화소위치와 전압 강하와의 관계를 나타낸다. 도 18에서는, 전류공급선 DSLa의 저항성분을 명시적으로 나타내고 있다.
도 18에 나타낸 저항성분의 영향에 의해, 화소위치가 전류공급선 구동부(25)로부터 더 멀어짐에 따라 전류공급선 DSLa의 전압강하의 양이 서서히 커진다. 이것은, 1화소당의 전압강하를, 각 화소회로에 대응하는 구동전류 Ids와 1화소당의 배선 저항의 적으로서 나타내기 때문이다. 당연히, 화면의 우측에 위치하는 화소회로의 전원전위 Vy는, 화면의 좌측에 위치하는 화소회로의 전원전위 Vx보다도 낮다.
이 전원전위의 저하는, 화소회로를 구성하는 구동 트랜지스터 T2의 드레인·소스간 전압 Vds를 작게 하는 작용을 한다.
도 19는, 화면의 우측단과 좌측단의 전원전위의 차가 구동전류 Ids에 주는 영향을 나타낸다. 도 19에 나타나 있는 바와 같이, 같은 계조값에서도, 구동전류Ids가 다르면, 발광 휘도차가 발생한다. 이 현상은 쉐이딩 현상으로서 지각된다.
이 쉐이딩이라고 불리는 현상은, 전술한 바와 같이 전류공급선 DSLa의 배선구조에 기인한다. 이 때문에, 제1 형태 예에서 설명한 구동 트랜지스터 T2의 특성보정 기능에서는, 그 쉐이딩 발생을 막는 것은 불가능하다.
게다가, 쉐이딩 현상은, 크로스토크(crosstalk)의 발생에도 관련이 있다.
크로스토크란, 도 20a에 나타나 있는 바와 같은 화상(모든 백색 배경 화상의 일부 영역에 흑색 표시창을 배치한 화상 등)의 표시시에, 도 20b에 나타나 있는 바와 같이 수평 라인 간에서 휘도차가 지각되는 현상을 말한다. 구체적으로는, 흑색 표시창과 같은 수평 라인의 배경 흰색 부분과, 흑색 표시창의 상하에 위치하는 수평 라인의 배경 흰색 부분과의 사이에 휘도차가 생기는 현상을 말한다.
이 휘도차는, 도 21에 나타나 있는 바와 같이 흑색 표시창 부분에 대응하는 화소회로에는 구동전류 Ids가 흐르지 않는 상태에 영향을 주고 있다. 구체적으로는, 이 휘도차는 흑색 표시창 부분에서의 전류공급선 DSL의 전압강하가 매우 작은 상태에 영향을 주고 있다. 결과적으로, 흑색 표시창 부분과 같은 열의 화면 우측단 부근에 있어서의 전류공급선 DSL의 전압강하는 매우 작아, 높은 발광 휘도가 얻어진다.
한편, 도 21에 나타나 있는 바와 같이 흑색 표시창과는 다른 수평라인 상의 화면 우측단 부근에서는, 전압강하의 누적에 의해 전압강하량이 커진다. 즉, 발광 휘도는 전원전위의 강하만큼 낮아진다. 결과적으로, 같은 화면 우측단의 열에서도, 흑색 표시창이 있는 수평 라인과 그 밖의 수평 라인과의 사이에서는 휘도차가 발생하고, 그 휘도차가 일정량 이상이 되면 시각적으로 인식된다.
전압강하량은, 구동전류와 전류공급선의 배선 저항과의 곱의 합으로서 취득된다.
예를 들면, 도 21의 패널구조의 경우, 수평라인 상의 화소수(R화소, G화소, B화소의 모두를 포함한다)를 N, 각 화소에서 필요로 하는 구동전류 Ids의 최대값을 I, 1화소당의 배선 저항을 r이라고 하면, 전류공급선 DSL 중 전류공급선 구동부(25)로부터 가장 먼 위치(이 형태 예의 경우, 화면 우측단)의 전원강하량 Vy는, 다음 식으로 주어진다.
Vｙ = {N(N+1)/2}×I×r (식1)
따라서, 전압강하량을 작게 하기 위해서는, N, I, r의 적어도 하나를 작게 하면 된다.
여기에서는, 배선 저항 r를 작게 하는 것을 고려한다. 배선 저항 r를 작게 하기 위해서는, 전류공급선 DSL의 배선 폭을 증가시키거나, 전류공급선 DSL을 구성하는 금속막(예를 들면, 알루미늄막)의 두께를 증가시키는 것이 필요하다.
이들 방법 중, 막 두께를 증대하는 방법은 프로세스의 변경을 수반하고, 생산 택트(takt)나 수율의 저하 등을 초래할 가능성이 있다. 이 때문에, 다른 방법이 선택되어야 한다. 즉, 전류공급선 DSL의 선폭을 증가시키는 방법이 선택되어야 한다.
도 22는, 제1 형태 예에 대응하는 화소회로(31)의 배치 예를 나타낸다. 도 8과 같은 도 22의 부호는, 같은 구성소자를 나타낸다. 도 22의 경우, 전류공급선 DSLa의 선폭은 W1로 나타낸다.
도 23은, 전류공급선 DSLa의 선폭을 W2(>W1)까지 증가시킨 배치 예를 나타낸다. 도 23의 배치를 채용하면, 전류공급선 DSLa의 배선 저항을 작게 할 수 있다. 결과적으로, 쉐이딩 및 크로스토크의 개선을 기대할 수 있다.
그렇지만, 전류공급선 DSLa의 선폭이 증가하면, 전류공급선 DSLa와 신호선 DTL이 교차하는 부분(도 23에서 파선으로 둘러싸여 나타낸 부호 A의 부분)의 면적이 증가한다.
이 면적의 증가는, 전류공급선 DSLa와 신호선 DTL과의 사이에 형성되는 배선 간 용량(커플링 용량)의 증가를 의미한다. 즉, 면적의 증가에 의해 전류공급선 DSLa의 전위 변동이 신호선 DTL에 전파하기 쉬워지는 또 다른 기술과제가 발생한다.
예를 들면, 어떤 수평 라인에 대응하는 화소회로의 신호전위 Vsig의 기록 타이밍에서, 또 다른 수평 라인에 대응하는 전류공급선 DSLa의 전위가 변동할 가능성이 있다. 이 경우, 이동도 보정기간 중에 전류공급선 DSLa의 전위의 변동에 의한 구동 트랜지스터 T2의 게이트와 소스의 전위 변동이 캔슬되지 않으면, 구동 트랜지스터 T2의 이동도 보정이 부정확하게 실행될 것이다.
도 24a 내지 24f는, 어떤 수평 라인에 대응하는 화소회로(31)의 구동 동작 예를 나타낸다. 주목하는 수평 라인의 위치를 첨자 "ｉ"로 나타낸다. 첨자 "ｉ"는, 화면의 가장 위쪽의 행으로부터 i번째에 위치하는 수평 라인을 의미한다.
도 24a는, i번째의 수평 라인에 대응하는 화소회로(31)의 기록제어선 WSL(i)의 신호 파형 예다. 도 24b는, i번째의 수평 라인에 대응하는 전류공급선 DSLa(i)의 신호 파형 예다. 도 24c는, i+1번째의 수평 라인에 대응하는 전류공급선 DSLa(i+1)의 신호 파형 예다.
도 24d는, 전류공급선과 교차하는 신호선 DTL의 신호 파형을 나타낸다. 도 24e는, i번째의 수평 라인에 대응하는 화소회로(31)를 구성하는 구동 트랜지스터 T2의 게이트 전위 Vg의 신호 파형이다. 도 24f는, i번째의 수평 라인에 대응하는 화소회로(31)를 구성하는 구동 트랜지스터 T2의 소스 전위 Vs의 신호 파형이다.
도 24d에 나타나 있는 바와 같이, 전류공급선 DSLa의 전위변동은, 이 전위변 동이 이동도 보정 대상으로서의 화소회로와 같은 행에서 발생했는지 혹은 또 다른 행에서 발생했는지의 여부에 관계없이 교차부분의 배선 용량을 통해서 신호선 DTL(i)에 전파된다. 도 24a 내지 24f의 경우, 신호전위 Vsig의 기록 및 이동도 보정 기간 중(t6)에 있어서의 전원전위의 변동(고전위 Vcc로부터 저전위 Vss로의 변동)이 구동 트랜지스터 T2의 게이트 전위 Vg와 소스 전위 Vs에 미치는 현상을 확인할 수 있다.
그럼에도 불구하고, 게이트 전위 Vg와 소스 전위 Vs가 이동도 보정기간 중에 본래의 전위로 돌아가면, 문제없이 이동도 보정동작을 완료할 수 있다. 그러나, 이들 전위가 본래의 전위로 돌아가지 않을 경우, 이동도 보정동작을 정상적으로 완료할 수 없다.
그 이유는, 소스 전위 Vs의 전위변동량은, 저장용량 Cs를 매개로 인해 게이트 전위 Vg의 전위변동량보다 작기 때문이다.
즉, 게이트 전위 Vg의 변동이 이동도 보정기간 중에 캔슬되지 않으면, 정상적인 이동도 보정의 경우에 비해서 구동 트랜지스터 T2의 게이트·소스간 전압 Vgs가 작아진다. 이것은, 화면상의 휘도가 본래의 휘도 레벨보다도 낮아지는 것을 의미한다.
게다가, 커플링의 영향에 의한 전위의 변동량은, 신호전위 Vsig와는 무관하게 일정하다.
따라서, 신호전위 Vsig가 저휘도의 값을 갖는 경우, 이 휘도 레벨의 저하는 더욱 크게 나타나게 된다. 이것은, 100% 흑색으로서의 낮아지는 측의 그레이스케 일(grayscale)의 잘못된 표현 및 감마 보정의 부족으로서 화질의 저하를 일으킨다.
또한, 이 신호선 DTL에의 전위변동의 전파는, 임계치 보정기간이 복수의 수평주사기간에서 복수의 기간으로 분할될 경우에 화소회로의 구동에 영향을 주는 경우가 있다.
예를 들면, 어떤 수평 라인에 대응하는 화소회로의 임계치 보정기간 중에, 다른 수평 라인에 대응하는 전류공급선 DSLa의 전위가 변동할 가능성이 있다. 이 경우, 임계치 보정기간 중에 전류공급선 DSLa의 전위의 변동에 의한 구동 트랜지스터 T2의 게이트와 소스의 전위 변동이 캔슬되지 않으면, 구동 트랜지스터 T2의 임계치 보정이 정확하게 실행되지 않는다.
도 25a 내지 25g는, 어떤 수평 라인에 대응하는 화소회로(31)의 구동 동작 예를 나타낸다. 특히, 도 25a 내지 25g는, 임계치 보정동작을 3수평 주사 기간으로 분할해서 실행하는 경우의 동작 예다. 또한, 도 25a 내지 25g에 있어서도, 주목하는 수평 라인의 위치를 첨자 "ｉ"로 나타낸다. 첨자 "ｉ"는, 화면의 가장 위에 있는 행으로부터 i번째의 행에 위치하는 수평 라인을 의미한다.
도 25a는, i번째의 수평 라인에 대응하는 화소회로(31)의 기록제어선 WSL(i)의 신호 파형 예다. 도 25b는, i번째의 수평 라인에 대응하는 전류공급선 DSLa(i)의 신호 파형 예다. 도 25c는, i+1번째의 수평 라인에 대응하는 전류공급선 DSLa(i+1)의 신호 파형 예다.
도 25d는, i+2번째의 수평 라인에 대응하는 전류공급선 DSLa(i+2)의 신호 파형 예다.
도 25e는, 전류공급선과 교차하는 신호선 DTL의 신호 파형을 나타낸다. 도 25f는, i번째의 수평 라인에 대응하는 화소회로(31)를 구성하는 구동 트랜지스터 T2의 게이트 전위 Vg의 신호 파형이다. 도 25g는, i번째의 수평 라인에 대응하는 화소회로(31)를 구성하는 구동 트랜지스터 T2의 소스 전위 Vs의 신호 파형이다.
도 25e에 나타나 있는 바와 같이, 전류공급선 DSLa의 전위변동은, 이 전위변동이 임계치 보정 대상으로서의 화소회로와 같은 행에서 발생했는지 혹은 다른 행에서 발생했는지의 여부에 관계없이, 교차 부분의 배선 용량을 통해서 신호선 DTL에 전파된다. 도 25a 내지 25g의 경우, 기록 트랜지스터 T1이 온 상태인 기간 t3, t4, t6, t8의 전원전위의 변동(저전위 Vss로부터 고전위 Vcc로의 변동)이 구동 트랜지스터 T2의 게이트 전위 Vg와 소스 전위 Vs로 전파된다.
이 경우에도, 게이트 전위 Vg와 소스 전위 Vs의 전위변동이 임계치 보정기간 중에 캔슬되면, 문제없이 임계치 보정을 완료할 수 있다. 그러나, 임계치 보정동작의 거의 종료 직전에 다른 행의 전류공급선 DSLa의 전위변동이 전파되어, 게이트 전위 Vg와 소스 전위 Vs가 변동해서 본래의 전위로 돌아가지 않는 경우에는, 임계치 보정동작을 정상적으로 완료할 수 없다.
도 26a 내지 26d는, 그 이유를 나타낸다. 도 26a는, 전류공급선 DSLa에 전위변동이 생기기 전의 화소회로 내의 전위관계를 나타내고 있다. 도 26a의 경우, 구동 트랜지스터 T2의 게이트·소스간 전압 Vgs는 이미 임계치 전압 Vth에 수속되었다. 도 26b는, 임계치 보정기간의 종료 직전에 전류공급선 DSLa의 전위가 변동한 상태를 나타내고 있다.
이 시점의 게이트 전위 Vg는, 오프셋 전위 Vofs보다 전위 변동에 대응하는 ΔV만큼 크다. 한편, 소스 전위 Vs의 변동량 ΔVs는, 저장용량 Cs를 통해서 전위 변동이 전파되므로, 게이트 전위 Vg의 변동량 ΔV보다 작다. 이 때문에, 구동 트랜지스터 T2의 게이트·소스간 전압 Vgs는 임계치 전압 Vth보다 커지고, 구동 트랜지스터 T2은 다시 온한다.
결과적으로, 도 26c에 나타나 있는 바와 같이, 구동 트랜지스터 T2의 이동도 보정동작은 계속하므로, 소스 전위 Vs는 더욱더 ΔVs'만큼 상승한다.
드디어, 도 26d에 나타나 있는 바와 같이, 전류공급선 DSLa의 전위변동의 영향이 사라지면, 구동 트랜지스터 T2의 게이트 전위 Vg은 오프셋 전위 Vofs에 수속하고, 소스 전위 Vs는 전위변동 전의 전위보다 ΔVs'만큼 큰 전위에 수속한다.
이것은, 임계치 보정기간의 종료시점에서, 구동 트랜지스터 T2의 게이트·소스간 전압 Vgs가 임계치 전압 Vth보다도 낮은 전압 Vgs'으로 변화되었다는 것을 의미한다.
즉, 임계치 보정동작이 정상적으로 실행되지 않고 있는 것을 의미한다. 결과적으로, 발광 휘도가 본래의 휘도와 일치하지 않게 된다.
또한, 전류공급선 DSLa와 신호선 DTL의 교차 면적의 증대는, 금속층끼리의 중첩 면적의 증대를 의미한다. 따라서, 교차 면적의 증대는, 층간 쇼트의 가능성을 향상시키는 원인으로도 된다.
또한, 도 23에 나타나 있는 바와 같이, 전류공급선 DSLa가 신호선 DTL의 상층(제2층)으로서 형성될 경우, 신호선 DTL 중 전류공급선 DSLa의 하층(제1층)부분 의 배선 길이가 길어진다. 이 경우에, 하층(제1층)부분의 배선 저항이 상층(제2층)의 배선 저항보다 크면, 신호선 DTL의 전체로서의 배선 저항이 커지는 원인으로도 된다.
(C-2) 제안하는 배치
이들 문제를 해결하기 위해서, 본 발명자 등은, 도 27에 나타내는 배치를 제안한다. 즉, 전류공급선 DSLb 중 신호선 DTL과의 교차 부분만 작은 선폭 W3(<W 1)을 갖고, 전류공급선 DSLb의 그 밖의 부분은 큰 선폭 W4(>W1)을 갖는다.
이 때문에, 전류공급선 DSLb의 작은 선폭과 큰 선폭은, 수평 라인을 따라 화소 피치의 사이클로 교대로 출현하게 된다.
도 27의 경우, 전류공급선 DSL의 선폭은, 선폭 W3으로부터 선폭 W4로 서서히 수평방향을 따라 증가하고, 선폭 W4로부터 선폭 W3으로 서서히 수평방향을 따라 감소한다.
무엇보다, 전류공급선 DSL의 선폭은, 선폭 W3과 W4의 사이에서 계단형(직각)으로 변화해도 된다.
이 배선구조의 채용에 의해, 전류공급선 DSL의 전체로서의 배선 저항을 저하시킬 수 있어, 쉐이딩 및 크로스토크의 발생을 효과적으로 억제할 수 있다.
물론, 선폭 W3 및 W4(특히, W4)은, 식 1로 주어지는 전압강하량 Vy가 크로스토크의 시각적 인식과 관련된 한계값 미만으로 되도록 설계된다. 크로스토크의 시각적 인식과 관련된 한계값은, 사용 환경이나 수평주사 주기 등에 따라 다르다. 여기에서는, 한계값의 하나로서, 예를 들면, 가장 높은 계조값에 대응하는 휘도의 1% 가 이용가능하다.
또한, 도 27에 나타낸 배선구조는, 전술한 그 밖의 과제도 해결할 수 있다.
우선, 도 27에 나타낸 배선구조의 경우, 전류공급선 DSL과 신호선 DTL과의 사이에 형성되는 배선간 용량은 작다. 그 이유는, 배선부분의 선폭이 W3로 감소하기 때문이다. 이 때문에, 전류공급선 DSLb의 전위변동의 신호선 DTL에의 전파를 줄일 수 있다.
따라서, 어떤 수평 라인에 대응하는 화소회로의 신호전위 Vsig의 기록 타이밍에서, 다른 수평 라인에 대응하는 전류공급선 DSLb의 전위가 변동하여, 기록 중의 신호전위 Vsig에 전위변동이 생긴 경우에도, 변동 자체가 작으므로 이동도 보정기간 중에 전위의 변동을 캔슬할 수 있다. 즉, 정상적인 이동도 보정의 실행을 확보할 수 있다.
도 28a 내지 28f는, 어떤 수평 라인에 대응하는 화소회로(31)의 구동 동작 예를 나타낸다. 도 28a 내지 28f는, 전술한 도 24a 내지 24f에 대응하는 도면이며, 주목하는 수평 라인의 위치를 첨자 "ｉ"로 나타낸다. 따라서, 도 28a∼도 28f의 신호 파형은, 모두 도 24a∼도 24f의 신호 파형에 대응한다.
물론, 본 발명자들이 제안하는 배선구조의 경우에도, 도 28d에 나타나 있는 바와 같이, 전류공급선 DSLb의 전위 변동이, 신호선 DTL과의 교차부분에 형성되는 배선간 용량을 통해서 신호선 DTL에 전파된다. 다만, 그 전파량은 도 24a 내지 24f보다 작다.
따라서, 신호전위 Vsig의 기록 및 이동도 보정기간 중(t6)에, 전원전위가 고전위 Vcc로부터 저전위 Vss로 변화될 때에도, 구동 트랜지스터 T2의 게이트 전위Vg과 소스 전위 Vs에 출현하는 변동량은 적다.
이 때문에, 게이트 전위 Vg와 소스 전위 Vs은, 거의 틀림없이 이동도 보정기간 중에 본래의 전위로 되돌리는 것이 가능해지므로, 이동도 보정동작을 기간 내에 완료할 수 있다. 따라서, 신호전위 Vsig가 고휘도의 값을 갖는 경우는 물론, 저휘도의 값을 갖는 경우에도, 계조값에 대응하는 본래의 발광 휘도를 실현할 수 있다.
또한, 신호선 DTL에 전파된 전위 변동량의 억제는, 임계치 보정기간이 복수의 수평주사기간에서 복수의 기간으로 분할되는 경우에도 유리한 효과를 발휘한다.
여기에서는, 도 29a 내지 29g를 참조해서 이 특징을 설명한다. 도 29a 내지 29g는, 전술한 도 25a 내지 25g에 대응하는 도면이며, 주목하는 수평 라인의 위치를 첨자 "ｉ"로 나타내고 있다. 따라서, 도 29a 내지 29g의 신호 파형은, 모두 도 25a∼도 25g의 신호 파형에 대응한다.
도 29a 내지 29g의 경우에도, 기록 트랜지스터 T1이 온 상태인 기간 t3, t4, t6, t8에 발생한 전류공급선 DSLb의 전위변동(저전위 Vss로부터 고전위 Vcc로의 변동)이, 구동 트랜지스터 T2의 게이트 전위 Vg와 소스 전위 Vs에 전파된다.
그렇지만, 본 발명자들이 제안하는 배선구조에 근거해 전류공급선 DSL과 신호선 DTL과의 교차 부분에 형성되는 배선간 용량(커플링 용량)은 작기 때문에, 전위변동의 전파량이 대단히 작다.
결과적으로, 게이트 전위 Vg와 소스 전위Vs의 전위변동이 임계치 보정기간의 종료 직전에 발생해도, 그 변동을 나머지의 보정기간 동안에 캔슬할 수 있으므로, 문제없이 임계치 보정을 완료할 수 있다. 또한, 임계치 보정동작의 완료 후에 전위변동이 전파되어 임계치 보정동작이 재개되어도, 그때에 나타나는 소스 전위 Vs의 상승량 ΔVs'은 무시할 수 있을 만큼 매우 작다. 따라서, 임계치 보정동작에의 영향을 고려할 필요가 없다.
또한, 도 27에 나타낸 배선구조에서는, 전류공급선 DSLb와 신호선 DTL의 교차면적이 작으므로, 금속층끼리의 중첩 면적도 작다. 따라서, 층간 쇼트의 가능성을 줄이는 효과도 기대할 수 있다.
또한, 도 27에 나타나 있는 바와 같이, 전류공급선 DSLa가 신호선 DTL의 상층(제2층)으로서 형성될 경우, 신호선 DTL 중 전류공급선 DSLa의 하층(제1층)부분의 배선 길이를 짧게 할 수 있다.
따라서, 하층(제1층)부분의 배선 저항이 상층(제2층)의 배선 저항보다 커도, 신호선 DTL의 전체로서의 배선 저항을 작게 할 수 있다.
전술한 각종의 효과는, 유기 EL 패널이 톱 이미션(top-emission)형의 화소 구조를 채용할 경우에 특히 크다.
도 30은, 톱 이미션 구조를 갖는 유기 EL 패널의 단면 구조 예를 나타낸다. 이 구조의 경우, 기록 트랜지스터 T1, 구동 트랜지스터 T2, 및 저장용량 Cs 등의 각 소자가 지지 기판으로서의 유리 기판(33) 위에 형성되고, 이들 소자의 상층에 유기 EL 소자 OLED가 형성된다.
유기 EL 소자 OLED 상층에는, 밀봉재(35), 컬러 필터(37), 및 유리 기판(39)이 순번으로 배치된다.
이 층 구조의 경우, 유기층으로 출력된 빛은, 반투명막으로 구성된 캐소드 전극과 컬러 필터(37)를 순번으로 통과함으로써, 이들 구성소자를 밀봉하는 유리 기판(39)의 표면에서 외부로 출력된다.
톱 이미션 구조에서는, 전류공급선 DSLb와 신호선 DTL 등의 배선층을 광로 위에 배치하지 않는다. 즉, 전류공급선 DSLb는, 유기 EL 소자 OLED의 하위계층에 배치된다.
따라서, 높은 개구률의 확보의 관점에서 보면, 신호선 DTL과의 교차부 이외의 부분에 전류공급선 DSLb의 선폭 W4을 넓히는 것에는 한계가 없으므로, 선폭 W4을 필요한 폭만큼 넓히는 것이 가능하다.
(C-3)시스템 구성
도 31은, 전술한 배선구조를 갖는 유기 EL 패널(11)의 시스템 구성 예를 나타낸다. 도 31에서는, 도 6과의 대응부분에 동일한 부호를 부착해서 나타내고 있다.
도 31에 나타낸 유기 EL 패널(11)은, 화소 어레이부(41)와, 이 화소 어레이부(41)의 구동회로로서의 기록제어선 구동부(23), 전류공급선 구동부(25), 수평 셀렉터(27), 및 타이밍 제너레이터(29)로 구성된다.
이들 유닛 중, 화소 어레이부(41)는, 전류공급선 DSLb(도 27) 이외는, 제1 형태 예에서 설명한 화소 어레이부(21)와 같은 구조를 갖고 있다. 즉, 화소 어레이부(41)는, 전류공급선 DSLb의 2치 전위 구동에 의해 화소회로의 동작 상태를 제어하는 액티브 매트릭스형 구동방식에 대응한 화소 구조를 채용한다.
따라서, 화소회로(31)와 각 구동회로와의 접속관계(도 32)와 화소회로(31)의 내부구성(도 33)에 관해서는 제1 형태 예와 같다.
(D) 다른 형태 예
(D-1) 구동방식 1
상기의 형태 예의 경우에는, 전류공급선 DSLb가 2치 전위(고전위 Vcc와 저전위 Vss)로 구동을 제어하는 경우에 관하여 설명했다.
그렇지만, 전류공급선 DSLb의 구동이 3치 이상의 전위로 제어되는 구성에도, 물론 상술한 배선 구조를 적용할 수 있다. 전술한 배선구조에 근거한 전류공급선 DSLb을 사용하면, 3치 이상의 전위로 전류공급선 DSLb의 구동이 제어될 경우에도 신호선 DTL에의 전위변경의 전파를 효과적으로 억제할 수 있다.
(D-2) 구동방식 2
상기의 형태 예의 경우에는, 전류공급선 DSLb의 구동이 2치 전위(고전위 Vcc와 저전위 Vss)로 제어되는 경우에 관하여 설명했다.
그렇지만, 전류공급선 DSLb는, 예를 들면 도 2 및 도 4에 나타내는 화소 구조에 채용될 수 있다. 즉, 전류공급선 DSLb가 고정 전위로 제어되는 구조에도 상술한 배선 구조를 적용할 수 있다.
이 경우에도, 전류공급선 DSLb의 배선 저항을 작게 할 수 있기 때문에, 쉐이딩 및 크로스토크의 영향을 작게 할 수 있다.
또한, 신호선 DTL과의 교차 부분의 면적을 작게 할 수 있으므로, 배선간 용량(커플링 용량)의 소형화나 신호선 DTL의 저저항화 등을 실현한다.
(D-3) 구동방식 3
상기의 형태 예의 설명에서는, 다른 수평 라인에 대응하는 전류공급선 DSLb의 전위변동의 타이밍이 어떤 수평 라인의 신호선 전위(신호전위 Vsig나 오프셋 전위 Vofs)의 기록기간과 중첩될 경우에 관하여 설명했다.
그렇지만, 이것은 필수적인 구동조건이 아니라, 다른 수평 라인에 대응하는 전류공급선 DSLb의 전위변동의 타이밍이 어떤 수평 라인의 신호전위 Vsig의 기록기간이나 오프셋 전위 Vofs의 기록기간과 겹치지 않아도, 전술한 배선구조는 쉐이딩이나 크로스토크의 억제에 효과적이다.
(D-4)구동방식 4
상기의 형태 예의 설명에서는, 신호전위 Vsig의 기록기간에서는 이동도 보정도 동시에 실행되는 경우에 관하여 설명했다.
그렇지만, 신호전위 Vsig의 기록과 이동도 보정이 각각 실행되는 경우에도 전류공급선 DSLb이 적용될 수 있다.
(D-5)구동방식 5
상기의 형태 예의 설명에서는, 전류공급선 구동부(25)가 화소 어레이부(41)의 한쪽에서 전류공급선 DSLb를 구동하는 경우에 관하여 설명했다.
그렇지만, 화소 어레이부(41)의 양측에서 1개의 전류공급선 DSLb을 구동하는 경우에도 상술한 배선 구조를 적용할 수 있다.
이 경우, 1개의 전류공급선 구동부(25)에 의해 구동되는 화소 수는, 전류공급선 DSLb이 한쪽에서 구동되는 경우의 절반정도이다.
따라서, 식 1에서는, 화소 수 N을 N/2로 치환함으로써 얻은 식을 계산함으로써, 화면 중앙 부근의 전압 강하량을 산출할 수 있다.
이 경우, 취득한 전압강하량이 휘도차로서 지각되지 않도록 1화소당의 저항 r를 제공하도록 선폭 W3 및 W4을 설계한다.
(D-6) 화소 구조 1
전술한 형태 예에서는, 톱 이미션 화소 구조에 전류공급선 DSLb이 적용가능하므로, 배선 폭의 제약이 없어, 특히 효과적이다.
그렇지만, 이 화소 구조는 반드시 톱 이미션 구조에 한정되는 것은 아니고, 바텀 이미션(bottom-emission) 구조의 경우에도 전류공급선 DSLb이 적용가능하다.
(D-7) 화소 구조 2
전술한 형태 예에서는, 화소회로가 2개의 박막 트랜지스터와 저장용량 Cs으로 구성된다.
그렇지만, 3개 이상의 박막 트랜지스터를 포함하는 화소회로에도, 전류공급선 DSLb를 적용할 수 있다. 예를 들면, 신호선 DTL은 신호전위 Vsig의 인가 전용으로 사용되어도 되고, 오프셋 전위 Vofs의 인가에는 별도 다른 박막 트랜지스터를 준비해도 된다.
(D-8) 제품 예
(a) 전자기기
상기의 설명에서는, 유기 EL 패널을 본 발명의 실시 예로서 설명했다. 그러나, 전술한 유기 EL 패널은, 각종의 전자기기에 실장한 상품형태로도 유통된다. 이 하, 전자기기에 유기 EL 패널을 실장함으로써 얻은 제품 예를 설명한다.
도 34는, 전자기기(51)의 개념 구성 예를 나타낸다. 전자기기(51)는, 유기 EL 패널(53), 시스템 제어부(55) 및 조작 입력부(57)로 구성된다. 여기에서의 유기 EL 패널(53)로서는, 예를 들면 제2 형태 예에서 설명한 유기 EL 패널(11)이 이용된다.
시스템 제어부(55)로 실행되는 처리 내용은, 전자기기(51)의 상품형태에 따라 다르다. 조작 입력부(57)는, 시스템 제어부(55)에 대한 조작 입력을 접수하는 디바이스다. 조작 입력부(57)로서는, 예를 들면 스위치, 버튼 등의 기계식 인터페이스 혹은 그래픽 인터페이스 등을 사용한다.
전자기기(51)는, 기기 내에서 생성되는 또는 외부에서 입력되는 화상 및 영상을 표시하는 기능을 탑재하고 있으면, 특정한 분야의 기기에 한정되지 않는다.
도 35는, 유기 EL 패널이 적용되는 전자기기로서의 텔레비전 수상기의 외관 예를 나타낸다.
텔레비전 수상기(61)의 케이싱 정면에는, 프런트(front) 패널(63) 및 필터 글래스(65) 등으로 구성되는 표시 화면(67)이 배치된다. 표시 화면(67)은, 형태 예에서 설명한 유기 EL 패널에 대응한다.
또한, 이 종류의 전자기기(51)로서는, 예를 들면 디지털 카메라가 이용가능하다. 도 36a 및 36b는 디지털 카메라(71)의 외관 예를 나타낸다. 도 36a는 정면측 (피사체측)의 외관 예이며, 도 36b는 배면측(촬영자측)의 외관 예다.
디지털 카메라(71)는, 보호 커버(73), 촬영 렌즈부(75), 표시 화면(77), 컨 트롤 스위치(79) 및 셔터 버튼(81)으로 구성된다. 표시 화면(77)은, 형태 예에서 설명한 유기 EL 패널에 대응한다.
또한, 이 종류의 전자기기(51)로서는, 예를 들면 비디오 카메라가 이용 가능하다. 도 37은, 비디오 카메라(91)의 외관 예를 나타낸다.
비디오 카메라(91)는, 본체(93)의 전방측에 배치되며 피사체를 촬상하기 위해 사용되는 촬영 렌즈(95), 촬영의 스타트/스톱 스위치(97) 및 표시 화면(99)으로 구성된다. 표시 화면(99)은, 형태 예에서 설명한 유기 EL 패널에 대응한다.
또한, 이 종류의 전자기기(51)로서는, 예를 들면 휴대 단말장치가 이용 가능하다. 도 38은, 휴대 단말장치로서의 휴대전화기(101)의 외관 예를 나타낸다. 도 38a 및 38b에 나타내는 휴대전화기(101)는 접혀지는(foldable)형태이다. 도 38a는 케이싱을 연 상태의 외관 예이며, 도 38b는 케이싱을 닫은 상태의 외관 예다.
휴대 전화기(101)는, 상측 케이싱(103), 하측 케이싱(105), 연결부(이 예에서는 힌지부(hinge))(107), 표시 화면(109), 보조 표시 화면(111), 픽처 라이트(picture light)(113) 및 촬영 렌즈(115)로 구성된다. 표시 화면(109) 및 보조 표시 화면(111)은, 형태 예에서 설명한 유기 EL 패널에 대응한다.
또한, 이 종류의 전자기기(51)로서는, 예를 들면 컴퓨터가 이용 가능하다. 도 39는, 노트북형 컴퓨터(121)의 외관 예를 나타낸다.
노트북형 컴퓨터(121)는, 하측 케이싱(123), 상측 케이싱(125), 키보드(127) 및 표시 화면(129)으로 구성된다. 표시 화면(129)은, 형태 예에서 설명한 유기 EL 패널에 대응한다.
이러한 디바이스 이외에, 전자기기(51)로서는, 오디오 재생장치, 게임기, 전자북, 전자사서 등이 이용가능하다.
(D-9) 기타의 표시 디바이스 예
상기의 형태 예에 있어서는, 발명을 유기 EL 패널에 적용하는 경우에 관하여 설명했다.
그렇지만, 전술한 구동기술은, 그 밖의 EL 표시장치에 대하여도 적용될 수 있다. 예를 들면, LED를 배열하는 표시장치와 다이오드 구조를 갖는 발광소자를 화면 위에 배열한 다른 표시장치에 대해서도 구동기술을 적용할 수 있다. 또한, 무기 EL 소자를 화면 위에 배열한 표시장치에도 구동기술을 적용할 수 있다.
(D-10) 기타
전술한 형태 예에는, 발명의 취지의 범위 내에서 여러 가지 변형 예가 고려된다. 또한, 본 명세서의 기재에 의거하여 창작되는 또는 조합되는 각종의 변형 예 및 응용 예도 고려된다.
도 1은 유기 EL 패널의 기능 블록 구성을 설명하는 도면이다.
도 2는 화소회로와 구동회로와의 접속 관계를 설명하는 도면이다.
도 3은 유기 EL 소자의 I-V특성의 시간경과에 따른 변화를 설명하는 도면이다.
도 4는 다른 화소회로 예를 도시한 도면이다.
도 5는 유기 EL 패널의 외관 구성 예를 도시한 도면이다.
도 6은 유기 EL 패널의 시스템 구성 예를 도시한 도면이다.
도 7은 화소회로와 구동회로와의 접속 관계를 설명하는 도면이다.
도 8은 제1 형태 예에 따른 화소회로의 구성 예를 도시한 도면이다.
도 9a 내지 9e는 제1 형태 예에 따른 구동동작 예를 도시한 도면이다.
도 10은 화소회로의 동작 상태를 설명하는 도면이다.
도 11은 화소회로의 동작 상태를 설명하는 도면이다.
도 12는 화소회로의 동작 상태를 설명하는 도면이다.
도 13은 화소회로의 동작 상태를 설명하는 도면이다.
도 14는 소스 전위의 상승을 도시한 도면이다.
도 15는 화소회로의 동작 상태를 설명하는 도면이다.
도 16은 이동도의 차이에 의한 소스 전위의 상승도의 차이를 도시한 도면이다.
도 17은 화소회로의 동작 상태를 설명하는 도면이다.
도 18은 쉐이딩 현상을 설명하는 도면이다.
도 19는 쉐이딩 현상의 발생 원인을 설명하는 도면이다.
도 20a 및 20b는 크로스토크 현상을 설명하는 도면이다.
도 21은 크로스토크 현상의 발생 원인을 설명하는 도면이다.
도 22는 제1 형태 예에 대응하는 화소회로의 배치를 도시한 도면이다.
도 23은 화소회로의 개선된 배치 예를 도시한 도면이다.
도 24a 내지 24f는 전류공급선의 전위변동이 이동도 보정에 주는 영향을 설명하는 도면이다.
도 25a 내지 25g는 전류공급선의 전위변동이 임계치 보정에 주는 영향을 설명하는 도면이다.
도 26a 내지 26d는 임계치 보정에 나타나는 영향의 발생 원리를 설명하는 도면이다.
도 27은 제2 형태 예로서 제안하는 화소회로의 배치를 도시한 도면이다.
도 28a 내지 28f는 이동도 보정의 개선을 설명하는 도면이다.
도 29a 내지 29g는 임계치 보정의 개선을 설명하는 도면이다.
도 30은 톱 이미션 구조 예를 설명하는 도면이다.
도 31은 제2 형태 예에 따른 유기 EL 패널의 구성 예를 도시한 도면이다.
도 32는 제2 형태 예에 따른 화소회로와 구동회로와의 접속 관계를 도시한 도면이다.
도 33은 제2 형태 예에 따른 화소회로의 구성 예를 도시한 도면이다.
도 34는 전자기기의 개념 구성 예를 도시한 도면이다.
도 35는 전자기기의 상품 예를 도시한 도면이다.
도 36a 및 36b는 전자기기 상품 예를 도시한 도면이다.
도 37은 전자기기 상품 예를 도시한 도면이다.
도 38은 전자기기 상품 예를 도시한 도면이다.
도 39는 전자기기 상품 예를 도시한 도면이다.

Claims (9)

  1. 액티브 매트릭스 구동방식에 대응한 화소 구조를 갖는 EL(electro luminescent) 표시 패널로서,
    복수의 화소회로들에 공통적으로 접속되도록 구성된 전류공급선을 구비하고, 신호선과 상기 전류공급선의 교차부분의 선폭이, 상기 전류공급선의 다른 부분의 선폭보다도 작고,
    특정한 행에 대응하는 상기 전류공급선에서의 전류 공급의 개시의 타이밍이, 다른 행의 신호선 전위의 기록기간에 존재하고,
    신호선과의 교차 부분에서의 전류공급선의 금속 부분의 선폭은, 그 교차 부분의 신호선의 선폭보다 큰 것을 특징으로 하는 EL 표시 패널.
  2. 제 1 항에 있어서,
    상기 화소 구조는 톱 이미션 구조를 갖는 것을 특징으로 하는 EL 표시 패널.
  3. 제 1 항에 있어서,
    상기 전류공급선의 구동은, 2치 이상의 전위로 제어되는 것을 특징으로 하는 EL 표시 패널.
  4. 제 3 항에 있어서,
    상기 화소 구조는 톱 이미션 구조를 갖는 것을 특징으로 하는 EL 표시 패널.
  5. 제 1 항에 있어서,
    특정한 행에 대응하는 상기 전류공급선의 전위변동의 타이밍이, 다른 행의 신호선 전위의 기록기간에 존재하는 것을 특징으로 하는 EL 표시 패널.
  6. 제 5 항에 있어서,
    상기 신호선 전위의 기록 기간 중에 이동도 보정이 실행되는 것을 특징으로 하는 EL 표시 패널.
  7. 제 5 항에 있어서,
    특정한 행에 대응하는 상기 전류공급선의 전위변동의 타이밍이, 다른 행의 임계치 보정기간에 존재하는 것을 특징으로 하는 EL 표시 패널.
  8. 액티브 매트릭스 구동방식에 대응한 화소 구조를 갖고 복수의 화소회로들에 공통적으로 접속되는 전류공급선을 포함하도록 구성되며, 신호선과 상기 전류공급선의 교차 부분의 선폭이 상기 전류공급선의 다른 부분의 선폭보다 작고, 특정한 행에 대응하는 상기 전류공급선에서의 전류 공급의 개시의 타이밍이, 다른 행의 신호선 전위의 기록기간에 존재하며, 신호선과의 교차 부분에서의 전류공급선의 금속 부분의 선폭은, 그 교차 부분의 신호선의 선폭보다 큰 EL 표시 패널과,
    시스템 전체의 동작을 제어하도록 구성된 시스템 제어부와,
    상기 시스템 제어부에 대한 조작 입력을 접수하도록 구성된 조작 입력부를 구비한 것을 특징으로 하는 전자기기.
  9. 액티브 매트릭스 구동방식에 대응한 화소 구조를 갖는 EL 표시 패널로서,
    복수의 화소회로들에 공통적으로 접속되도록 구성된 전류공급선을 구비하고, 신호선과 상기 전류공급선의 교차부분의 선폭이, 상기 전류공급선의 다른 부분의 선폭보다도 작고,
    특정한 행에 대응하는 상기 전류공급선에서의 전류 공급의 개시의 타이밍이, 상기 신호선에서 다른 행의 신호선 전위를 갖는 기간에 존재하고,
    신호선과의 교차 부분에서의 전류공급선의 금속 부분의 선폭은, 신호선과 기록 제어선이 교차하는 부분에서의 기록 제어선의 선폭보다 큰 것을 특징으로 하는 EL 표시 패널.
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