KR101560403B1 - Method for Driving Liquid crystal display device - Google Patents

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Abstract

액정표시장치가 개시된다.A liquid crystal display device is disclosed.

본 발명에 따른 액정표시장치는 블랙(Black) 데이터용 구동회로를 제거하여 회로의 유효면적을 증가시키게 함과 아울러 외부 사용자의 선택에 의해 블랙 데이터 삽입(Black Data Insertion, BDI) 구동을 적용할 수 있으며 상기 블랙 데이터 삽입 구동을 적용하지 않는 경우에 120Hz로 고속구동을 가능하게 할 수 있다. The liquid crystal display according to the present invention can increase the effective area of the circuit by eliminating the driving circuit for black data and can apply black data insertion (BDI) And it is possible to perform high-speed driving at 120 Hz when the black data insertion drive is not applied.

블랙 데이터 삽입(Black Dta Insertion, BDI), 내장 게이트 드라이버, 클럭신호 Black Dta Insertion (BDI), Embedded Gate Driver, Clock Signal

Description

액정표시장치 구동방법{Method for Driving Liquid crystal display device}[0001] The present invention relates to a method for driving a liquid crystal display device,

본 발명은 액정표시장치에 관한 것으로, 특히 블랙 데이터 삽입(BDI) 구동 기능을 내장형 게이트 드라이버의 면적증가 없이 가능하게 하는 액정표시장치에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display, and more particularly, to a liquid crystal display capable of performing a black data insertion (BDI) driving function without increasing the area of an embedded gate driver.

통상의 액정표시장치는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시한다. 이러한 액정표시장치는 액정 셀(Clc)들이 매트릭스 형태로 배열된 액정패널과 상기 액정패널을 구동하기 위한 구동회로로 이루어져 있다. A conventional liquid crystal display device displays an image by adjusting the light transmittance of a liquid crystal using an electric field. Such a liquid crystal display device comprises a liquid crystal panel in which liquid crystal cells Clc are arranged in a matrix form and a driving circuit for driving the liquid crystal panel.

상기 액정패널에는 다수의 게이트라인과 데이터라인이 배열되고 상기 게이트라인과 데이터라인의 교차부에는 액정 셀(Clc)을 구동하기 위한 박막트랜지스터(TFT)가 형성되어 있다. 상기 박막트랜지스터(TFT)는 게이트라인을 통해 공급되는 스캔신호에 응답하여 데이터라인을 통해 공급되는 데이터 전압을 액정 셀(Clc)의 화소전극에 공급한다. 액정 셀(Clc)은 화소전극에 공급되는 데이터 전압과 공통전극에 공급되는 공통전압의 전위차로 충전되며, 이 전위차로 형성되는 전계에 의해 액정 셀(Clc)의 액정분자들의 배열이 바뀌면서 투과되는 빛의 광량을 조절하거나 빛을 차단하게 된다.A plurality of gate lines and data lines are arranged in the liquid crystal panel, and thin film transistors (TFT) for driving the liquid crystal cells Clc are formed at intersections of the gate lines and the data lines. The thin film transistor TFT supplies a data voltage supplied through a data line to a pixel electrode of the liquid crystal cell Clc in response to a scan signal supplied through a gate line. The liquid crystal cell Clc is charged with the potential difference between the data voltage supplied to the pixel electrode and the common voltage supplied to the common electrode and the arrangement of the liquid crystal molecules of the liquid crystal cell Clc is changed by the electric field formed by this potential difference, The light amount of the light is controlled or the light is blocked.

상기 구동회로는 상기 게이트라인을 구동하기 위한 게이트 드라이버와, 상기 데이터라인을 구동하기 위한 데이터 드라이버와, 상기 게이트 및 데이터 드라이버를 제어하기 위한 제어신호 및 데이터 등을 공급하는 타이밍 컨트롤러를 포함한다. The driving circuit includes a gate driver for driving the gate line, a data driver for driving the data line, and a timing controller for supplying control signals and data for controlling the gate and the data driver.

이러한 액정표시장치로 동화상 표시를 행한 경우, 그 홀드 특성 때문에 모션 블러링(동화상 윤곽 열화가 발생하고 화상 품질이 저하된다. 이러한 모션 블러링(동화상 윤곽 열화)을 방지하기 위한 하나의 방법으로 1 프레임을 제1 및 제2 서브 프레임으로 나누고 상기 제1 서브 프레임에 로우 레벨의 감마전압을 적용하고, 제2 서브 프레임에 하이 레벨의 감마전압을 적용함으로써, 임펄시브 구동의 효과를 나타내는 그레이 필드 삽입(Gray Field Insertion:이하 'GFI'라 함) 방식이 제안되었다.When moving picture display is performed with such a liquid crystal display device, motion blurring (moving image outline deterioration occurs and image quality deteriorates) due to the hold characteristics thereof. As one method for preventing such motion blurring (deterioration of moving image outline) Is applied to the first and second subframes, a low-level gamma voltage is applied to the first subframe, and a high-level gamma voltage is applied to the second subframe, gray field insertion ( Gray Field Insertion (hereinafter referred to as " GFI ").

이때, 상기 제1 서브 프레임에 로우 레벨의 감마전압을 적용(어두운 계조)함에 따라 프레임 중간에 블랙 데이터를 삽입하는 블랙 데이터 삽입(Black Data Insertion:BDI)과 같은 임펄시브 구동을 함으로써 동영상 화질을 개선할 수 있다. At this time, by applying a low-level gamma voltage to the first sub-frame (dark gray level), the image quality is improved by performing impulsive driving such as black data insertion (BDI) in which black data is inserted in the middle of a frame can do.

한편, 상기 액정표시장치의 게이트 드라이버는 각각의 게이트라인에 순차적으로 스캔 신호를 출력하기 위한 쉬프트 레지스터를 구비한다. 상기 쉬프트 레지스터는 서로 종속적으로 연결된 다수의 스테이지들로 구성된다. 상기 다수의 스테이지들은 상기 스캔 신호를 순차적으로 출력하여 액정패널의 게이트라인들을 순차적으로 구동한다.The gate driver of the liquid crystal display device includes a shift register for sequentially outputting a scan signal to each gate line. The shift register is composed of a plurality of stages connected to each other in dependence. The plurality of stages successively outputs the scan signals to sequentially drive the gate lines of the liquid crystal panel.

상기 게이트 드라이버는 쉬프트 레지스터가 내장되는 별도의 게이트 드라이버 집적회로(IC)를 만들어 상기 액정패널 상에 형성된 게이트 패드와 연결되도록 상기 액정패널 상에 내장되도록 제조된다.The gate driver is fabricated to be a separate gate driver integrated circuit (IC) in which a shift register is embedded and is built in the liquid crystal panel to be connected to a gate pad formed on the liquid crystal panel.

상기 게이트 드라이버 집적회로(IC)는 데이터 충전을 위한 데이터용 게이트 스테이지와 블랙 데이터를 충전하기 위한 블랙 데이터용 게이트 스테이지를 포함하도록 구성될 수 있다.The gate driver integrated circuit (IC) may be configured to include a gate stage for data for charging data and a gate stage for black data for charging black data.

따라서, 화소 전극에 데이터를 충전하는 경우에, 상기 데이터용 게이트 스테이지가 구동되어 해당하는 게이트라인으로 스캔 신호를 공급하고, 블랙 데이터를 화소전극에 충전하는 경우(블랙 데이터 삽입(BDI) 기술 적용시)에, 상기 블랙 데이터용 게이트 스테이지가 구동되어 해당하는 게이트라인으로 스캔 신호를 공급한다.Therefore, in the case of charging data to the pixel electrode, the data gate stage is driven to supply the scan signal to the corresponding gate line, and when the black data is charged in the pixel electrode (when the black data insertion (BDI) ), The gate stage for black data is driven to supply a scan signal to the corresponding gate line.

이때, 상기 데이터용 게이트 스테이지와 블랙 데이터용 게이트 스테이지는 각각 상이한 클럭 신호에 의해 동기되어 구동된다. 상기 데이터용 및 블랙 데이터용 게이트 스테이지를 제어하기 위한 클럭신호를 발생하는 타이밍 컨트롤러는 상기 데이터용 게이트 스테이지를 위한 클럭신호와 상기 블랙 데이터용 게이트 스테이지를 위한 클럭신호를 별도로 발생한다.At this time, the gate stage for data and the gate stage for black data are driven in synchronization with each other by different clock signals. A timing controller for generating a clock signal for controlling the gate stages for data and black data separately generates a clock signal for the gate stage for data and a clock signal for the gate stage for black data.

결국, 상기 액정패널에 블랙 데이터 삽입(BDI) 기술을 적용할 경우에, 상기 게이트 드라이버 집적회로에 데이터용 게이트 스테이지와 블랙 데이터용 게이트 스테이지를 별도로 구비해야 하므로 상기 게이트 드라이버 집적회로의 회로면적이 줄어들게 된다. 이로 인해, 상기 게이트 드라이버 집적회로 내의 유효면적의 사이즈가 감소하게 되어 120Hz와 같은 고속 구동을 수행하기 어렵다. As a result, when the black data insertion (BDI) technique is applied to the liquid crystal panel, the gate driver integrated circuit needs to separately include a gate stage for data and a gate stage for black data, thereby reducing the circuit area of the gate driver integrated circuit do. As a result, the size of the effective area in the gate driver integrated circuit is reduced, and it is difficult to perform high-speed driving such as 120 Hz.

본 발명은 게이트 드라이버 집적회로 내에 블랙 데이터용 게이트 드라이버를 제거하여 유효 면적을 증가시킬 수 있는 액정표시장치를 제공함에 그 목적이 있다. An object of the present invention is to provide a liquid crystal display device capable of increasing a effective area by removing a gate driver for a black data in a gate driver integrated circuit.

또한, 본 발명은 외부의 사용자의 선택에 의해 블랙 데이터 삽입(BDI) 구동을 적용하거나 상기 블랙 데이터 삽입(BDI) 구동을 적용하지 않을 경우에 120Hz로 고속 구동이 가능한 액정표시장치를 제공함에 그 목적이 있다.Also, the present invention provides a liquid crystal display device capable of high-speed driving at 120 Hz when black data insertion (BDI) driving is applied or black data insertion (BDI) driving is not applied by an external user selection .

이와 더불어, 본 발명은 블랙 데이터 삽입(BDI) 구동 및 120Hz의 고속 구동의 기능을 동일한 패널 설계로 구현하여 원가절감이 가능한 액정표시장치를 제공함에 그 목적이 있다.It is another object of the present invention to provide a liquid crystal display device capable of realizing black data insertion (BDI) driving and high-speed driving of 120 Hz with the same panel design and cost reduction.

본 발명의 실시예에 따른 액정표시장치는 비표시영역과 표시영역으로 구분되며 다수의 게이트라인과 다수의 데이터라인이 배열된 액정패널과, 상기 액정패널의 비표시영역 상에 형성되며 상기 다수의 게이트라인 각각과 일대일로 대응되도록 연결되며 상기 다수의 게이트라인으로 스캔 신호를 공급하는 다수의 스테이지로 이루어진 게이트 드라이버 및 외부에서 사용자의 블랙 데이터 삽입(BDI) 구동 적용 여부에 따라 제1 내지 제8 클럭신호를 이용하여 상기 적용 여부에 대응되는 제어신호를 생성하여 상기 게이트 드라이버로 상기 제어신호를 공급하는 타이밍 컨트롤러;를 포함하고, 상기 게이트 드라이버의 다수의 스테이지 중 제n 스테이지는 제n-2 스테이지의 출력단자 및 제n+2 스테이지의 출력단자와 종속적으로 연결되며 상기 제n-2 및 제n+2 스테이지의 출력단자로부터 출력된 출력신호 및 상기 제1 내지 제8 클럭신호 중 대응되는 클럭신호를 이용하여 상기 다수의 게이트라인 중 제n 번째 게이트라인으로 스캔 신호를 출력한다.A liquid crystal display according to an exemplary embodiment of the present invention includes a liquid crystal panel divided into a non-display region and a display region and having a plurality of gate lines and a plurality of data lines arranged thereon, A gate driver which is connected to each of the gate lines in a one-to-one correspondence and supplies a scan signal to the plurality of gate lines, and a gate driver which is connected to the first to eighth clocks And a timing controller which generates a control signal corresponding to the application or not using the signal and supplies the control signal to the gate driver, wherein the n-th stage of the plurality of stages of the gate driver is a Th stage and the (n + 2) -th stage are connected to the output terminals of the And outputs a scan signal to an n-th gate line of the plurality of gate lines by using an output signal output from an output terminal of the scan line and a corresponding clock signal among the first to eighth clock signals.

본 발명의 다른 실시예에 따른 액정표시장치는 비표시영역과 표시영역으로 구분되며 다수의 게이트라인과 다수의 데이터라인이 배열된 액정패널과, 상기 액정패널의 비표시영역에 내장되고 상기 다수의 게이트라인과 일대일로 연결되어 상기 다수의 게이트라인으로 스캔 신호를 공급하며, 상기 액정패널을 블랙 데이터 삽입(BDI) 방식으로 구동하기 위한 블랙 데이터용 스테이지와 상기 블랙 데이터 삽입(BDI) 방식을 적용하지 않고 상기 액정패널을 구동하기 위한 데이터용 스테이지를 하나로 통합한 다수의 스테이지를 포함하는 게이트 드라이버와, 외부에서 사용자의 블랙 데이터 삽입(BDI) 구동 적용 여부에 따라 위상이 다른 n개의 클럭신호를 발생하여 상기 블랙 데이터 삽입(BDI) 구동 적용 여부에 따라 대응되는 제어신호를 생성하여 상기 다수의 스테이지로 제어신호를 공급하는 타이밍 컨트롤러 및 상기 액정패널의 비표시영역 상에 형성되어 상기 n개의 클럭신호를 상기 다수의 스테이지로 공급하기 위한 n개의 클럭신호라인을 포함한다.According to another aspect of the present invention, there is provided a liquid crystal display device including a liquid crystal panel divided into a non-display area and a display area and having a plurality of gate lines and a plurality of data lines arranged therein, (BDI) scheme for driving the liquid crystal panel by a black data insertion (BDI) scheme and a black data insertion mode (BDI) scheme for supplying a scan signal to the plurality of gate lines by one-to- A gate driver including a plurality of stages in which a data stage for driving the liquid crystal panel is integrated, and n clock signals having different phases depending on whether a black data insertion (BDI) drive of the user is applied externally Generates a corresponding control signal according to whether the black data insertion (BDI) drive is applied, A timing controller for supplying control signals to the plurality of stages, and n clock signal lines formed on the non-display region of the liquid crystal panel for supplying the n clock signals to the plurality of stages.

본 발명은 액정패널 상에 내장된 게이트 드라이버 집적회로 내에 블랙 데이터 삽입을 위한 블랙 데이터용 게이트 드라이버를 제거하여 게이트 드라이버 집적회로 내의 유효면적을 확보함과 아울러 블랙 데이터 삽입(BDI) 구동 및 120Hz의 고속 구동의 기능을 동일 패널 상에서 구현하여 원가 절감할 수 있습니다. In the present invention, a black data gate driver for inserting black data is removed in a gate driver integrated circuit built in a liquid crystal panel to secure an effective area in a gate driver integrated circuit, and a black data insertion (BDI) You can reduce the cost by implementing the driving function on the same panel.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 설명하기로 한다.Hereinafter, embodiments according to the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 액정표시장치의 액정패널을 개략적으로 나타낸 도면이다.1 is a schematic view of a liquid crystal panel of a liquid crystal display device according to an embodiment of the present invention.

도 1에 도시된 바와 같이, 본 발명에 따른 액정패널(102)은 일정 공간을 갖고 시일재(sealant)(140)에 의해 합착된 하부 기판(131)과 상부기판(132)으로 이루어져 있다. 1, a liquid crystal panel 102 according to an embodiment of the present invention includes a lower substrate 131 and an upper substrate 132 bonded together by a sealant 140 having a predetermined space.

상기 하부 기판(131)은 상기 상부 기판(132)보다 더 크게 형성되어 회로 등이 실장되는 비표시영역을 갖고, 상기 시일재(140) 안쪽에서 위치하는 상/하부 기판(132, 131)은 표시영역을 갖는다. 이때, 상기 하부기판(131)의 비표시영역에는 TCP(137)가 실장되어 있다.The lower substrate 131 has a non-display area larger than the upper substrate 132 and on which a circuit or the like is mounted. The upper and lower substrates 132 and 131 located inside the sealing material 140 are disposed on the upper surface of the upper substrate 132, Area. At this time, a TCP 137 is mounted on the non-display area of the lower substrate 131.

상기 하부기판(131) 상에는 다수의 게이트라인 및 다수의 데이터라인이 배열되고, 그 교차부에는 스위칭 소자인 박막트랜지스터(TFT)가 형성된다.A plurality of gate lines and a plurality of data lines are arranged on the lower substrate 131, and a thin film transistor (TFT) which is a switching device is formed at the intersection.

상기 박막트랜지스터(TFT)는 게이트라인으로부터의 스캔 신호에 턴-온(turn-on) 되어 데이터라인으로부터의 데이터를 액정 셀(Clc)에 공급한다. 상기 박막트랜지스터(TFT)는 게이트라인으로부터의 게이트 로우 전압(VGL)이 공급되는 경우 턴-오프(turn-off) 되어 액정셀(Clc)에 충전된 데이터가 유지되게 한다.The thin film transistor TFT is turned on to a scan signal from the gate line to supply data from the data line to the liquid crystal cell Clc. The thin film transistor TFT is turned off when a gate low voltage VGL from the gate line is supplied to maintain the data charged in the liquid crystal cell Clc.

상기 액정 셀(Clc)은 등가적으로 캐패시터로 표현되며, 액정을 사이에 두고 대면하는 공통전극과 박막트랜지스터(TFT)에 접속된 화소 전극으로 구성된다. 상기 액정 셀(Clc)은 충전된 데이터가 다음 데이터가 충전될 때까지 안정적으로 유지되 게 하기 위해 스토리지 캐패시터(Cst)를 추가로 구비한다. 상기 스토리지 캐패시터(Cst)는 이전단 게이트라인과 화소 전극 사이에 형성된다. 이러한 액정 셀(Clc)은 박막트랜지스터(TFT)를 통해 충전되는 데이터에 따라 유전 이방성을 가지는 액정의 배열 상태가 가변하여 광 투과율을 조절함으로써 계조를 구현하게 된다.The liquid crystal cell Clc is equivalently expressed by a capacitor and is composed of a common electrode facing the liquid crystal and a pixel electrode connected to the thin film transistor TFT. The liquid crystal cell Clc further includes a storage capacitor Cst to keep the charged data stably until the next data is charged. The storage capacitor Cst is formed between the previous-stage gate line and the pixel electrode. In such a liquid crystal cell Clc, the alignment state of the liquid crystal having dielectric anisotropy varies according to the data to be filled through the thin film transistor (TFT), and the light transmittance is adjusted to realize the gradation.

상기 상/하부 기판(132, 131) 사이에는 액정층이 형성된다.A liquid crystal layer is formed between the upper and lower substrates 132 and 131.

상기 게이트 드라이버(133)는 도 2에 도시된 바와 같이, 상기 게이트라인과 각각 연결되는 다수의 스테이지(135)들을 포함한다. 상기 다수의 스테이지(135) 중 제1 스테이지(135a)에는 도시하지 않은 타이밍 컨트롤러로부터 제1 클럭신호(CLK1)와 스타트 펄스(SP)가 공급되며, 제2 스테이지(135b)에는 제2 클럭신호(CLK2)가 공급된다. The gate driver 133 includes a plurality of stages 135 connected to the gate lines, respectively, as shown in FIG. A first clock signal CLK1 and a start pulse SP are supplied from a timing controller not shown to the first stage 135a of the plurality of stages 135 and a second clock signal CLK2 are supplied.

상기 다수의 스테이지(135) 중 제3 스테이지(135c)에는 제3 클럭신호(CLK3)가 공급되고, 제4 스테이지(135d)에는 제4 클럭신호(CLK4)가 공급되며, 제5 스테이지(135e)에는 제5 클럭신호(CLK5)가 공급된다. 상기 다수의 스테이지(135) 중 제6 스테이지(135f)에는 제6 클럭신호(CLK6)가 공급되고, 제7 스테이지(135g)에는 제7 클럭신호(CLK7)가 공급되며, 제8 스테이지(135h)에는 제8 클럭신호(CLK8)가 공급된다. A third clock signal CLK3 is supplied to the third stage 135c of the plurality of stages 135 and a fourth clock signal CLK4 is supplied to the fourth stage 135d. The fifth clock signal CLK5 is supplied. The seventh stage 135g is supplied with the seventh clock signal CLK7 and the eighth stage 135h is supplied with the sixth clock signal CLK6, The eighth clock signal CLK8 is supplied.

위에서 서술한 바와 같이, 상기 제1 내지 제8 스테이지(135a ~ 135h)에는 각각 제1 내지 제8 클럭신호(CLK1 ~ CLK8)가 공급된다. 이때, 상기 제1 클럭신호(CLK1)는 제1 스테이지(135a)에만 공급되는 것이 아니라, 상기 제1 스테이지(135a)와 함께 종속적으로 연결된 임의의 스테이지(도시하지 않음)로 공급될 수 있다. 상기 제8 클럭신호(CLK8) 또한 제8 스테이지(135h)에만 공급되는 것이 아니라, 상기 제8 스테이지(135h)와 함께 종속적으로 연결된 임의의 스테이지(도시하지 않음)로 공급될 수 있다.As described above, the first to eighth stages 135a to 135h are supplied with the first to eighth clock signals CLK1 to CLK8, respectively. At this time, the first clock signal CLK1 may not be supplied only to the first stage 135a but may be supplied to any stage (not shown) which is connected with the first stage 135a. The eighth clock signal CLK8 may not be supplied only to the eighth stage 135h but may be supplied to any stage (not shown) which is connected with the eighth stage 135h in a dependent manner.

상기 제1 스테이지(135a)는 상기 제1 클럭신호(CLK1) 및 스타트 펄스(SP)를 이용하여 상기 제1 스테이지(135a)와 전기적으로 접속된 제1 게이트라인(GL1)으로 스캔 신호를 공급한다. 상기 제2 스테이지(135b)는 상기 제2 클럭신호(CLK2)와 도시하지 않은 더미 스테이지의 출력신호 및 상기 제4 스테이지(135d)의 출력 신호를 이용하여 상기 제2 스테이지(135b)와 전기적으로 접속된 제2 게이트라인(GL2)으로 스캔신호를 공급한다.The first stage 135a supplies a scan signal to the first gate line GL1 electrically connected to the first stage 135a using the first clock signal CLK1 and the start pulse SP . The second stage 135b is electrically connected to the second stage 135b using the second clock signal CLK2 and an output signal of a dummy stage (not shown) and an output signal of the fourth stage 135d And supplies a scan signal to the second gate line GL2.

상기 제3 스테이지(135c)는 상기 제3 클럭신호(CLK3)와 상기 제1 스테이지(135a)의 출력신호 및 제5 스테이지(135e)의 출력신호를 이용하여 상기 제3 스테이지(135c)와 전기적으로 접속된 제3 게이트라인(GL3)으로 스캔 신호를 공급한다. 상기 제4 스테이지(135d)는 상기 제4 클럭신호(CLK4)와 상기 제2 스테이지(135b)의 출력신호 및 제6 스테이지(135f)의 출력신호를 이용하여 상기 제4 스테이지(135d)와 전기적으로 접속된 제4 게이트라인(GL4)으로 스캔 신호를 공급한다.The third stage 135c is electrically connected to the third stage 135c using the third clock signal CLK3 and the output signal of the first stage 135a and the output signal of the fifth stage 135e And supplies a scan signal to the connected third gate line GL3. The fourth stage 135d is electrically connected to the fourth stage 135d using the fourth clock signal CLK4, the output signal of the second stage 135b and the output signal of the sixth stage 135f And supplies a scan signal to the connected fourth gate line GL4.

상기 제5 스테이지(135e)는 상기 제5 클럭신호(CLK5)와 상기 제3 스테이지(135c)의 출력신호 및 제7 스테이지(135g)의 출력신호를 이용하여 상기 제5 스테이지(135e)와 전기적으로 접속된 제5 게이트라인(GL5)으로 스캔 신호를 공급한다. 상기 제6 스테이지(135f)는 상기 제6 클럭신호(CLK6)와 상기 제4 스테이지(135d)의 출력신호 및 제8 스테이지(135h)의 출력신호를 이용하여 상기 제6 스테이지(135f) 와 전기적으로 접속된 제6 게이트라인(GL6)으로 스캔 신호를 공급한다.The fifth stage 135e is electrically connected to the fifth stage 135e using the fifth clock signal CLK5, the output signal of the third stage 135c and the output signal of the seventh stage 135g And supplies a scan signal to the connected fifth gate line GL5. The sixth stage 135f is electrically connected to the sixth stage 135f using the sixth clock signal CLK6, the output signal of the fourth stage 135d, and the output signal of the eighth stage 135h. And supplies a scan signal to the connected sixth gate line GL6.

상기 제7 스테이지(135g)는 상기 제7 클럭신호(CLK7)와 상기 제5 스테이지(135e)의 출력신호 및 도시하지 않은 제9 스테이지의 출력신호를 이용하여 상기 제7 스테이지(135g)와 전기적으로 접속된 제7 게이트라인(GL7)으로 스캔신호를 공급한다. 상기 제8 스테이지(135h)는 상기 제8 클럭신호(CLK8)와 상기 제6 스테이지(135f)의 출력신호 및 도시하지 않은 제10 스테이지의 출력신호를 이용하여 상기 제8 스테이지(135h)와 전기적으로 접속된 제8 게이트라인(GL8)으로 스캔신호를 공급한다. The seventh stage 135g is electrically connected to the seventh stage 135g using the seventh clock signal CLK7, the output signal of the fifth stage 135e, and the output signal of the ninth stage And supplies a scan signal to the connected seventh gate line GL7. The eighth stage 135h is electrically connected to the eighth stage 135h using the eighth clock signal CLK8, the output signal of the sixth stage 135f, and the output signal of the tenth stage (not shown) And supplies a scan signal to the connected eighth gate line GL8.

즉, 제n 스테이지는 상기 제n 스테이지로 공급되는 클럭신호와 제n-2 스테이지의 출력신호 및 제n+2 스테이지의 출력신호를 이용하여 상기 제n 스테이지와 전기적으로 연결된 제n 게이트라인으로 스캔신호를 공급한다.That is, the n-th stage is scanned into the n-th gate line electrically connected to the n-th stage using the clock signal supplied to the n-th stage, the output signal of the n-2 stage and the output signal of the Signal.

상기 각각의 게이트라인(GL1 ~ GL8)은 각각 하나의 스테이지(135a ~ 135h)와 전기적으로 연결되어 있다. Each of the gate lines GL1 to GL8 is electrically connected to one of the stages 135a to 135h.

도 3은 사용자가 BDI 구동을 선택한 경우, 도 2의 게이트 드라이버로 공급되는 클럭신호들을 나타내는 파형도이다.3 is a waveform diagram showing clock signals supplied to the gate driver of FIG. 2 when the user selects BDI driving;

도 2 및 도 3에 도시된 바와 같이, 외부 사용자에 의해 블랙 데이터 삽입(BDI) 구동이 선택되면, 도시하지 않은 타이밍 컨트롤러는 데이터 충전을 위한 제1 스타트 펄스(SP1)와 블랙 데이터 충전을 위한 제2 스타트 펄스(SP2)를 발생한다. 또한, 상기 타이밍 컨트롤러는 블랙 데이터 삽입(BDI) 구동에 대응되는 제1 클럭신호 그룹인 제1 내지 제8 클럭신호(CLK1 ~ CLK8)를 발생한다.2 and 3, when the black data insertion (BDI) driving is selected by an external user, a timing controller (not shown) outputs a first start pulse SP1 for data charging and a second data pulse for black data charging And generates a two-start pulse SP2. In addition, the timing controller generates first to eighth clock signals CLK1 to CLK8, which are first clock signal groups corresponding to black data insertion (BDI) driving.

상기 제1 스타트 펄스(SP1)는 한 프레임의 시작되는 시점에 발생되고, 상기 제2 스타트 펄스(SP2)는 일반적으로 한 프레임의 3/4 시점에서 발생된다. 이때, 상기 제2 스타트 펄스(SP2)의 발생시점은 액정표시장치의 모델, 적용 환경 등에 따라 엔지니어에 의해 상이하게 조정이 가능하다. The first start pulse SP1 is generated at the beginning of one frame, and the second start pulse SP2 is generally generated at the third quarter of one frame. At this time, the generation timing of the second start pulse SP2 can be adjusted differently by the engineer depending on the model, application environment, and the like of the liquid crystal display device.

상기 제1 클럭신호(CLK1)는 상기 제1 스타트 펄스(SP1)의 하이(High) 구간에 일부분 중첩되는 제1 하이(High) 펄스와, 상기 제1 및 제2 스타트 펄스(SP1, SP2) 사이에서 상기 제1 하이(High) 펄스 다음에 나타나는 제2 하이(High) 펄스와, 상기 제2 스타트 펄스(SP2)의 하이(High) 구간의 일부분에 중첩되는 제3 하이(High) 펄스 및 상기 제3 하이(High) 펄스와 일정간격을 갖고 나타나는 다수의 하이(High) 펄스 등을 포함한다. The first clock signal CLK1 is generated by applying a first high pulse partially overlapping a high section of the first start pulse SP1 and a second high pulse partially overlapping the high section of the first start pulse SP1, A second high pulse appearing after the first high pulse and a third high pulse overlapping a portion of the high section of the second start pulse SP2, 3 high pulses and a plurality of high pulses appearing at regular intervals.

상기 제2 클럭신호(CLK2)는 상기 제1 스타트 펄스(SP1)의 폴링 에지(falling edge) 이후에 발생되어 발생되는 하이(High) 펄스와 상기 제1 클럭신호(CLK1)의 제1 하이(High) 펄스와 일부분 중첩되는 제1 하이(High) 펄스와 상기 제1 클럭신호(CLK2)의 제2 하이(High) 펄스와 일부분 중첩되는 제2 하이(High) 펄스를 포함한다. 또한, 상기 제2 클럭신호(CLK2)는, 상기 제2 스타트 펄스(SP2)의 폴링 에지(falling edge) 이후에 발생되어 상기 제1 클럭신호(CLK1)의 제3 하이(High) 펄스와 일부분 중첩되는 제3발생되는 하이(High) 펄스 및 상기 제3 하이(High) 펄스와 일정간격을 갖고 나타나는 다수의 하이(High) 펄스 등을 포함한다. The second clock signal CLK2 is a high pulse generated after a falling edge of the first start pulse SP1 and a first high pulse of the first clock signal CLK1 And a second high pulse partially overlapping with a second high pulse of the first clock signal CLK2. The second clock signal CLK2 may be generated after a falling edge of the second start pulse SP2 and partially overlapped with the third high pulse of the first clock signal CLK1 And a plurality of high pulses appearing at a constant interval from the third high pulse and the like.

상기 제3 클럭신호(CLK3)는 상기 제1 클럭신호(CLK1)의 하이(High) 펄스의 폴링 에지(falling edge) 이후에 발생되어 상기 제2 클럭신호(CLK2)의 하이(High) 펄스와 일부분 중첩되는 다수의 하이(High) 펄스를 포함한다. 상기 제4 클럭신호(CLK4)는 상기 제2 클럭신호(CLK2)의 하이(High) 펄스의 폴링 에지(falling edge) 이후에 발생되어 상기 제3 클럭신호(CLK3)의 하이(High) 펄스와 일부분 중첩되는 다수의 하이(High) 펄스를 포함한다.The third clock signal CLK3 may be generated after a falling edge of the high pulse of the first clock signal CLK1 and may correspond to a high pulse of the second clock signal CLK2 And a plurality of high pulses overlapping each other. The fourth clock signal CLK4 may be generated after a falling edge of the high pulse of the second clock signal CLK2 and may be a part of the high pulse of the third clock signal CLK3 And a plurality of high pulses overlapping each other.

상기 제5 클럭신호(CLK5)는 상기 제3 클럭신호(CLK3)의 하이(High) 펄스의 폴링 에지(falling edge) 이후에 발생되어 상기 제4 클럭신호(CLK4)의 하이(High) 펄스와 일부분 중첩되는 다수의 하이(High) 펄스를 포함한다. 상기 제6 클럭신호(CLK6)는 상기 제4 클럭신호(CLK4)의 하이(High) 펄스의 폴링 에지(falling edge) 이후에 발생되어 상기 제5 클럭신호(CLK5)의 하이(High) 펄스와 일부분 중첩되는 다수의 하이(High) 펄스를 포함한다.The fifth clock signal CLK5 may be generated after a falling edge of the high pulse of the third clock signal CLK3 and may be a part of the high pulse of the fourth clock signal CLK4 And a plurality of high pulses overlapping each other. The sixth clock signal CLK6 may be generated after a falling edge of the high pulse of the fourth clock signal CLK4 and may correspond to a high pulse of the fifth clock signal CLK5 And a plurality of high pulses overlapping each other.

상기 제7 클럭신호(CLK7)는 상기 제5 클럭신호(CLK5)의 하이(High) 펄스의 폴링 에지(falling edge) 이후에 발생되어 상기 제6 클럭신호(CLK6)의 하이(High) 펄스와 일부분 중첩되는 다수의 하이(High) 펄스를 포함한다. 상기 제8 클럭신호(CLK8)는 상기 제6 클럭신호(CLK6)의 하이(High) 펄스의 폴링 에지(falling edge) 이후에 발생되어 상기 제7 클럭신호(CLK7)의 하이(High) 펄스와 일부분 중첩되는 다수의 하이(High) 펄스를 포함한다.The seventh clock signal CLK7 is generated after a falling edge of the high pulse of the fifth clock signal CLK5 and is generated after the falling edge of the high pulse of the sixth clock signal CLK6 And a plurality of high pulses overlapping each other. The eighth clock signal CLK8 is generated after a falling edge of the high pulse of the sixth clock signal CLK6 and is a part of the high pulse of the seventh clock signal CLK7 And a plurality of high pulses overlapping each other.

상기 제4 클럭신호(CLK4)가 상기 제4 스테이지(135d)에 공급되는 경우를 예를 들어 설명하기로 한다. The case where the fourth clock signal CLK4 is supplied to the fourth stage 135d will be described as an example.

상기 제4 클럭신호(CLK4)가 상기 제4 스테이지(135d)로 공급될 때에, 상기 제2 스테이지(135b)의 출력신호가 상기 제4 스테이지(135d)로 공급되고 상기 제6 스테이지(135f)의 출력신호가 상기 제4 스테이지(135d)로 공급된다. 상기 제4 스테이지(135d) 내부에 상기 제4 게이트라인(GL4)으로 공급되는 스캔 신호에 영향을 주는 Q 노드는 상기 제2 스테이지(135b)의 출력신호에 의해 셋(SET) 되고 상기 제6 스테이지(135f)의 출력신호에 의해 리셋(RESET) 된다. When the fourth clock signal CLK4 is supplied to the fourth stage 135d, the output signal of the second stage 135b is supplied to the fourth stage 135d and the output signal of the sixth stage 135d And an output signal is supplied to the fourth stage 135d. A Q node affecting the scan signal supplied to the fourth gate line GL4 in the fourth stage 135d is set by the output signal of the second stage 135b, (RESET) by the output signal of the inverter 135f.

구체적으로, 상기 제2 스타트 펄스(SP2) 전에 발생되어 상기 제2 스타트 펄스(SP2)와 일부분 중첩되는 상기 제4 클럭신호(CLK4)의 하이(High) 펄스가 상기 제4 스테이지(135d)로 공급되면, 상기 제4 스테이지(135d)와 접속된 제4 게이트라인(GL4)으로 스캔 신호가 공급된다. 이어, 상기 제4 클럭신호(CLK4)의 하이(High) 펄스의 폴링 에지(falling edge) 이후에 발생되는 제6 클럭신호(CLK6)의 하이(High) 펄스가 입력될 때의 제6 스테이지(135f)의 출력신호는 상기 제4 스테이지(135d)의 Q 노드로 입력되어 공급됩니다. Specifically, a high pulse of the fourth clock signal CLK4 generated before the second start pulse SP2 and partially overlapped with the second start pulse SP2 is supplied to the fourth stage 135d A scan signal is supplied to the fourth gate line GL4 connected to the fourth stage 135d. The sixth stage 135f when the high pulse of the sixth clock signal CLK6, which is generated after the falling edge of the high pulse of the fourth clock signal CLK4, Is input to the Q node of the fourth stage 135d and supplied.

이로 인해, 상기 제4 스테이지(135d)의 Q 노드는 리셋(RESET) 됩니다.As a result, the Q node of the fourth stage 135d is reset.

이로 인해, 상기 제4 스테이지(135d)는 상기 제4 클럭신호(CLK4)의 다음 하이(High) 펄스가 입력되기 전에 충분히 리셋(RESET) 됩니다. Therefore, the fourth stage 135d is reset (RESET) sufficiently before the next high pulse of the fourth clock signal CLK4 is input.

상기 제4 스테이지(135d)로 공급되는 제4 클럭신호(CLK4)는 상기 제4 스테이지(135d) 뿐만 아니라, 임의의 스테이지로 공급될 수 있다. 예를 들어, 제100 스테이지로 상기 제4 클럭신호(CLK4)가 공급되면, 상기 제4 클럭신호(CLK4)의 하이(High) 펄스의 폴링 에지(falling edge) 이후에 발생되는 제6 클럭신호(CLK6)의 하이(High) 펄스가 입력되는 제102 스테이지의 출력신호에 의해 Q 노드가 리셋(RESET) 된다.The fourth clock signal CLK4 supplied to the fourth stage 135d may be supplied to any stage as well as the fourth stage 135d. For example, when the fourth clock signal CLK4 is supplied to the 100th stage, the sixth clock signal CLK4 generated after the falling edge of the high pulse of the fourth clock signal CLK4 The Q node is reset by the output signal of the 102nd stage to which the high pulse of the CLK6 is inputted.

이와 같이, 제n 스테이지로 대응되는 클럭신호와 제n-2 스테이지의 출력신호와, 제n+2 스테이지의 출력신호와, 제1 및 제2 스타트 펄스(SP1, SP2)를 이용하여제n 스테이지의 Q 노드에 충/방전(SET/RESET)이 충분히 이루어지도록 하여 사용자의 선택에 의해 블랙 데이터 삽입(BDI) 구동을 수행할 수 있다. Thus, by using the clock signal corresponding to the n-th stage, the output signal of the (n-2) -th stage, the output signal of the (n + 2) -th stage, and the first and second start pulses SP1 and SP2, (SET / RESET) can be sufficiently performed on the Q node of the black data insertion (BDI) drive by the user's selection.

도 4는 사용자가 BDI 구동을 선택하지 않은 경우, 도 2의 게이트 드라이버로 공급되는 클럭신호들을 나타낸 파형도이다.FIG. 4 is a waveform diagram showing clock signals supplied to the gate driver of FIG. 2 when the user does not select BDI driving.

도 2 및 도 4에 도시된 바와 같이, 외부 사용자에 의해 블랙 데이터 삽입(BDI) 구동이 선택되지 않는 경우, 도시하지 않은 타이밍 컨트롤러는 데이터 충전을 위한 스타트 펄스(SP)를 발생한다. 또한, 상기 타이밍 컨트롤러는 제2 클럭신호 그룹인 제1 내지 제8 클럭신호(CLK1 ~ CLK8)를 발생한다. 이때, 상기 타이밍 컨트롤러에서 발생된 제2 클럭신호 그룹인 제1 내지 제8 클럭신호(CLK1 ~ CLK8)들은 블랙 데이터 삽입(BDI) 구동시 발생되는 제1 클럭신호 그룹인 제1 내지 제8 클럭신호들(CLK1~CLK8)과 상이하다.As shown in FIGS. 2 and 4, when black data insertion (BDI) driving is not selected by an external user, a timing controller (not shown) generates a start pulse SP for data charging. In addition, the timing controller generates the first to eighth clock signals CLK1 to CLK8 which are the second clock signal group. At this time, the first to eighth clock signals CLK1 to CLK8, which are the second clock signal groups generated by the timing controller, are supplied to the first to eighth clock signals (CLK1 to CLK8).

상기 제1 클럭신호(CLK1)는 스타트 펄스(SP)의 하이(High) 구간에 일부분 중첩되는 제1 하이(High) 펄스와, 상기 제1 하이(High) 펄스와 일정간격을 갖고 나타나는 다수의 하이(High)펄스를 포함한다. 제2 클럭신호(CLK2)는 상기 스타트 펄스(SP)의 하이(High) 구간의 폴링 에지(falling edge) 이후에 발생하여 상기 제1 클럭신호(CLK1)의 제1 하이(High) 펄스와 일부분 중첩되는 제1 하이(High) 펄스와 상기 제1 하이(High) 펄스와 일정간격을 갖고 나타나며 상기 제1 클럭신호(CLK1)의 다수의 하이(High) 펄스와 일부분 중첩되는 다수의 하이(High) 펄스를 포함한다.The first clock signal CLK1 includes a first high pulse partially overlapping a high portion of the start pulse SP and a plurality of high pulses having a predetermined interval from the first high pulse. (High) pulse. The second clock signal CLK2 is generated after a falling edge of the high period of the start pulse SP and is partially overlapped with the first high pulse of the first clock signal CLK1 And a plurality of high pulses which are partially overlapped with a plurality of high pulses of the first clock signal CLK1 and are spaced apart from the first high pulse and the first high pulse, .

제3 클럭신호(CLK3)는 상기 제1 클럭신호(CLK1)의 하이(High) 펄스의 폴링 에지(falling edge) 이후에 발생되어 상기 제2 클럭신호(CLK2)의 하이(High) 펄스와 일부분 중첩되는 다수의 하이(High) 펄스를 포함한다. 상기 제4 클럭신호(CLK4)는 상기 제2 클럭신호(CLK2)의 하이(High) 펄스의 폴링 에지(falling edge) 이후에 발생되어 상기 제3 클럭신호(CLK3)의 하이(High) 펄스와 일부분 중첩되는 다수의 하이(High) 펄스를 포함한다.The third clock signal CLK3 is generated after a falling edge of the high pulse of the first clock signal CLK1 and overlaps with the high pulse of the second clock signal CLK2 And a plurality of high pulses. The fourth clock signal CLK4 may be generated after a falling edge of the high pulse of the second clock signal CLK2 and may be a part of the high pulse of the third clock signal CLK3 And a plurality of high pulses overlapping each other.

상기 제5 클럭신호(CLK5)는 상기 제3 클럭신호(CLK3)의 하이(High) 펄스의 폴링 에지(falling edge) 이후에 발생되어 상기 제4 클럭신호(CLK4)의 하이(High) 펄스와 일부분 중첩되는 다수의 하이(High) 펄스를 포함한다. 상기 제6 클럭신호(CLK6)는 상기 제4 클럭신호(CLK4)의 하이(High) 펄스의 폴링 에지(falling edge) 이후에 발생되어 상기 제5 클럭신호(CLK5)의 하이(High) 펄스와 일부분 중첩되는 다수의 하이(High) 펄스를 포함한다.The fifth clock signal CLK5 may be generated after a falling edge of the high pulse of the third clock signal CLK3 and may be a part of the high pulse of the fourth clock signal CLK4 And a plurality of high pulses overlapping each other. The sixth clock signal CLK6 may be generated after a falling edge of the high pulse of the fourth clock signal CLK4 and may correspond to a high pulse of the fifth clock signal CLK5 And a plurality of high pulses overlapping each other.

상기 제7 클럭신호(CLK7)는 상기 제5 클럭신호(CLK5)의 하이(High) 펄스의 폴링 에지(falling edge) 이후에 발생되어 상기 제6 클럭신호(CLK6)의 하이(High) 펄스와 일부분 중첩되는 다수의 하이(High) 펄스를 포함한다. 상기 제8 클럭신호(CLK8)는 상기 제6 클럭신호(CLK6)의 하이(High) 펄스의 폴링 에지(falling edge) 이후에 발생되어 상기 제7 클럭신호(CLK7)의 하이(High) 펄스와 일부분 중첩되는 다수의 하이(High) 펄스를 포함한다.The seventh clock signal CLK7 is generated after a falling edge of the high pulse of the fifth clock signal CLK5 and is generated after the falling edge of the high pulse of the sixth clock signal CLK6 And a plurality of high pulses overlapping each other. The eighth clock signal CLK8 is generated after a falling edge of the high pulse of the sixth clock signal CLK6 and is a part of the high pulse of the seventh clock signal CLK7 And a plurality of high pulses overlapping each other.

상기 제2 클럭신호 그룹의 제1 내지 제8 클럭신호(CLK1 ~ CLK8)의 하이(High) 펄스는 블랙 데이터 삽입(BDI) 구동시의 제1 클럭신호 그룹의 제1 내지 제8 클럭신호(도 3의 CLK1 ~ CLK8)의 하이(High) 펄스 보다 적게 발생된다.The high pulse of the first to eighth clock signals CLK1 to CLK8 of the second clock signal group is applied to the first to eighth clock signals of the first clock signal group 3 of CLK1 to CLK8).

블랙 데이터 삽입(BDI) 구동이 적용되지 않는 경우에도 제n 스테이지는 대응되는 클럭신호와 제n-2 스테이지의 출력신호 및 제n+2 스테이지의 출력신호를 이용하여 전기적으로 연결된 제n 번째 게이트라인으로 스캔 신호를 공급한다. Even if the black data insertion (BDI) driving is not applied, the n < th > stage is also connected to the n < th > gate line As shown in FIG.

이상에서와 같이, 본 발명에 따른 액정표시장치는 블랙 데이터용 게이트 드라이버를 제거하여 게이트라인이 하나의 구동 스테이지와 접속되게 함으로써, 블랙 데이터 삽입(BDI) 구동을 위해 블랙 데이터용 게이트 드라이버와 데이터용 게이트 드라이버 모두 포함하는 종래의 액정표시장치에 비해 게이트 드라이버 내의 유효면적을 확보할 수 있다. As described above, the liquid crystal display according to the present invention eliminates the gate driver for the black data and connects the gate line to one driving stage, so that the gate driver for black data and the data driver for black data insertion (BDI) The effective area in the gate driver can be secured as compared with the conventional liquid crystal display device including both gate drivers.

또한, 게이트 드라이버 내의 유효면적을 확보할 수 있으므로 120Hz와 같이 고속 구동을 위한 회로를 게이트 드라이버 내에 구비할 수 있어 동일한 액정패널에 고속 구동 및 블랙 데이터 삽입(BDI) 구동이 가능해질 수 있다. In addition, since an effective area in the gate driver can be secured, a circuit for high-speed driving such as 120 Hz can be provided in the gate driver, and high-speed driving and black data insertion (BDI) driving can be performed on the same liquid crystal panel.

이상에서 설명한 것은 본 발명에 따른 액정표시장치의 예시적인 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이, 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 특징이 있다고 할 것이다. It is to be understood that the present invention is not limited to the above-described embodiment, but may be modified and changed without departing from the scope of the present invention, It will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims.

도 1은 본 발명의 실시예에 따른 액정표시장치의 액정패널을 개략적으로 나타낸 도면.1 is a schematic view of a liquid crystal panel of a liquid crystal display device according to an embodiment of the present invention.

도 2는 도 1의 게이트 드라이버를 상세히 나타낸 도면.2 is a detailed view of the gate driver of FIG. 1;

도 3은 사용자가 BDI 구동을 선택한 경우, 도 2의 게이트 드라이버로 공급되는 클럭신호들을 나타내는 파형도.3 is a waveform diagram showing clock signals supplied to the gate driver of FIG. 2 when the user selects BDI drive;

도 4는 사용자가 BDI 구동을 선택하지 않은 경우, 도 2의 게이트 드라이버로 공급되는 클럭신호들을 나타낸 파형도.4 is a waveform diagram showing clock signals supplied to the gate driver of FIG. 2 when the user does not select BDI drive;

<도면의 주요부분에 대한 간단한 설명>BRIEF DESCRIPTION OF THE DRAWINGS FIG.

102: 액정패널 131: 하부 기판102: liquid crystal panel 131: lower substrate

132: 상부 기판 133: 게이트 드라이버132: upper substrate 133: gate driver

135: 스테이지 135a ~ 135h: 제1 내지 제8 스테이지135: stages 135a to 135h: first to eighth stages

137: TCP 140: 시일재137: TCP 140: Seal material

Claims (7)

서로 종속적으로 연결된 다수의 스테이지들을 구비한 게이트 드라이버로부터 스캔신호를 공급받아 동작하는 액정표시장치 구동방법에 있어서,A method of driving a liquid crystal display (LCD) device, comprising: receiving a scan signal from a gate driver having a plurality of stages connected to each other, 외부에서 사용자의 블랙 데이터 삽입(BDI) 구동 적용 여부에 따라 서로 상이한 클럭신호들을 구비한 제1 또는 제2 클럭신호 그룹을 생성하는 단계;Generating a first or second group of clock signals having different clock signals depending on whether a black data insertion (BDI) drive of the user is applied from the outside; 상기 액정표시장치가 블랙 데이터 삽입(BDI) 구동이 적용되는 경우, 상기 게이트 드라이버로 공급하기 위한 한 프레임 동안 두 번의 하이(High) 구간을 갖는 제1 및 제2 스타트 펄스(SP1, SP2)와 상기 제1 클럭신호 그룹을 생성하는 단계; 및When the liquid crystal display device applies black data insertion (BDI) driving, first and second start pulses (SP1, SP2) having two high periods during one frame for supplying to the gate driver, Generating a first group of clock signals; And 상기 다수의 스테이지 각각에 상기 제1 클럭신호 그룹의 클럭신호들을 공급하여, 각각의 스테이지에서 다수개의 게이트 라인들 각각에 공급할 스캔신호를 출력하는 단계를 포함하고,Supplying clock signals of the first clock signal group to each of the plurality of stages and outputting a scan signal to be supplied to each of the plurality of gate lines at each stage, 상기 제1 클럭신호 그룹은 상기 스테이지들에 순차적으로 공급하는 제1 내지 제8 클럭신호들(CLK1~CLK8)을 구비하며,The first clock signal group includes first through eighth clock signals (CLK1 through CLK8) sequentially supplied to the stages, 상기 제1 클럭신호는 상기 제1 스타트 펄스(SP1)의 하이 구간에 일부분 중첩되는 제1 하이(High) 펄스와, 상기 제1 및 제2 스타트 펄스(SP1, SP2) 사이의 제2 하이(High) 펄스와 상기 제2 스타트 펄스(SP2)의 하이(High) 구간의 일부와 중첩되는 제3 하이(High) 펄스를 포함하는 액정표시장치 구동방법.The first clock signal has a first high pulse partially overlapping a high section of the first start pulse SP1 and a second high pulse having a second high pulse between the first and second start pulses SP1 and SP2. And a third high pulse overlapped with a part of the high period of the second start pulse SP2. 제1 항에 있어서, 상기 제1 클럭신호 그룹의 제1 내지 제8 클럭신호들(CLK1~CLK8) 각각은 복수개의 하이 펄스가 일정간격을 갖고 나타나는 액정표시장치 구동방법.The method of claim 1, wherein each of the first to eighth clock signals (CLK1 to CLK8) of the first clock signal group exhibits a plurality of high pulses at regular intervals. 제1 항에 있어서, 상기 제1 스타트 펄스(SP1)에 의해 출력되는 스캔신호에 의해 데이터를 충전하는 액정표시장치 구동방법.The method according to claim 1, wherein the data is charged by a scan signal output by the first start pulse (SP1). 제1 항에 있어서, 상기 제2 스타트 펄스(SP2)에 의해 출력되는 스캔신호에 의해 블랙 데이터를 충전하는 액정표시장치 구동방법.The method according to claim 1, wherein the black data is charged by a scan signal output by the second start pulse (SP2). 삭제delete 삭제delete 삭제delete
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