KR101542161B1 - The solder bump structure and method of fabricating the same - Google Patents

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이정중
최한주
권순호
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서울대학교산학협력단
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Abstract

The present invention relates to a method for fabricating a solder bump and a solder bump structure thereof. The method comprises the steps of: preparing a device formed with a conductive pad; forming an insulating layer on at least parts of the upper conductive pad and the device; forming insulating layer patterns comprising cavities which expose the conductive pad by etching the insulating layer; forming a solder layer on a front surface of the conductive pad and insulating layer patterns; forming a solder bump in the solder layer, wherein the solder bump directly touches the conductive pad surrounded by the insulating layer patterns, by a dewetting treatment using plasma; and removing the insulating layer patterns.

Description

솔더 범프 구조체 및 그 제조방법{The solder bump structure and method of fabricating the same}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a solder bump structure,

본 발명은 전자 소자의 배선 구조체 및 그 제조방법에 관한 것으로서, 더 상세하게는 솔더 범프 구조체 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wiring structure of an electronic device and a manufacturing method thereof, and more particularly to a solder bump structure and a manufacturing method thereof.

공정이 완료된 반도체 칩을 외부회로(external circuitry)에 실장(mounting)하는 방법은 크게 두 가지가 있다. 하나는 전통적인 캐리어 베이스 시스템(carrier-based system)으로 금속패드를 칩의 가장 자리에 형성하여 와이어 본딩(wire bonding)으로 회로에 연결하는 방법이 있다. 두 번째 방법은 플립칩 본딩(flip chip bonding)이라 불리는 공정으로 칩의 금속패드 위에 작은 솔더 범프를 증착하고 칩을 플립(flip)하여 외부회로의 매칭 패드와 연결한다. 플립칩 본딩 공정을 진행하기 위해서는 캐리어 베이스 시스템 대비 몇 가지 추가되는 공정이 필요하지만, 보다 높은 전도성과 칩 사이즈를 줄일 수 있는 장점 때문에 캐리어 베이스 시스템을 대체하고 있다.There are two methods for mounting the completed semiconductor chip on an external circuitry. One is a traditional carrier-based system in which a metal pad is formed at the edge of the chip and connected to the circuit by wire bonding. The second method is a process called flip chip bonding which deposits a small solder bump on the metal pad of the chip and flips the chip and connects it to the matching pad of the external circuit. The flip chip bonding process requires some additional process compared to the carrier base system, but it is replacing the carrier base system because of its higher conductivity and reduced chip size.

솔더 범프 증착은 반도체 공정의 마지막 단계에서 이루어지며, 현재 이용되고 있는 솔더 범프 증착 과정은 금속패드 위에 솔더 범프 형성을 위해서 포토 레지스트(photo resist, 이하, PR이라 함.) 패터닝(patterning) 작업을 수차례 수행한다. 한번의 PR 패터닝 작업을 하기 위해서는 PR 코팅, 노출, 현상 및 PR 제거 공정을 거치게 된다. The solder bump deposition is performed at the final stage of the semiconductor process and the current solder bump deposition process can be performed by patterning a photoresist (hereinafter referred to as PR) to form a solder bump on the metal pad. Perform it in turn. In order to perform a single PR patterning operation, the PR coating, exposure, development and PR removal processes are performed.

한국공개특허 제 2003-0070728호 (2003.09.02)Korean Patent Publication No. 2003-0070728 (September 2, 2003)

일반적인 반도체 제조 공정에서 솔더 범프 형성 공정은 가장 마지막 단계에서 이루어진다. 플립칩 패키지에서 소자의 입출력 패드로는 알루미늄을 많이 사용한다. 그러나, 알루미늄은 솔더 범프와의 젖음성이 나쁘기 때문에 젖음성을 확보하기 위해 알루미늄 패드 위에 UBM(Under Bump Metallurgy)층을 증착한다.In a typical semiconductor manufacturing process, the solder bump forming process is performed at the final stage. In the flip-chip package, a lot of aluminum is used as the input / output pad of the device. However, since the aluminum has poor wettability with the solder bump, an under bump metallurgy (UBM) layer is deposited on the aluminum pad to ensure wettability.

UBM층 위에 일정량의 솔더 범프를 도포하기 위해서는 다수의 PR 공정 및 리플로우 공정을 거쳐야 한다.In order to apply a certain amount of solder bump on the UBM layer, a plurality of PR processes and a reflow process must be performed.

본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 일반적으로 솔더 범프 구조체를 제조하는 공정을 단순화하고, 시간절약 및 저비용으로 일정한 간격을 갖는 솔더 범프 구조체의 제조방법을 제공하는데 목적을 두고 있다. 그러나, 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.Disclosure of Invention Technical Problem [8] Accordingly, the present invention has been made in view of the above problems, and it is an object of the present invention to provide a method of manufacturing a solder bump structure having a uniform interval, Respectively. However, these problems are illustrative and do not limit the scope of the present invention.

본 발명의 일 관점에 따르면, 도전성 패드가 형성된 소자를 준비하는 단계, 상기 도전성 패드 및 상기 소자의 적어도 일부 상에 절연층을 형성하는 단계, 상기 절연층을 식각하여 상기 도전성 패드를 노출시키는 캐비티를 구비하는 절연층 패턴을 형성하는 단계, 상기 도전성 패드 및 상기 절연층 패턴 상의 전면에 솔더층을 형성하는 단계, 상기 솔더층에 플라즈마에 의한 디웨팅(dewetting) 처리를 하여 상기 절연층 패턴에 둘러싸인 상기 도전성 패드와 직접 접촉하는 솔더 범프를 형성하는 단계; 및 상기 절연층 패턴을 제거하는 단계를 포함할 수 있다.According to one aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: preparing a device having a conductive pad; forming an insulating layer on at least a part of the conductive pad and the device; A step of forming a solder layer on the entire surface of the conductive pad and the insulating layer pattern, a step of dewetting the solder layer by plasma, Forming a solder bump in direct contact with the conductive pad; And removing the insulating layer pattern.

상기 솔더층이 상기 디웨팅 처리에 의하여 액상 상태로 상기 도전성 패드 상으로 재배치될 수 있도록, 상기 절연층 패턴의 측벽은 경사면을 가질 수 있고, 상기 절연층 패턴은 상부에서 하부로 갈수록 단면적이 넓어지는 형상을 포함할 수 있다.The sidewall of the insulating layer pattern may have an inclined surface such that the solder layer may be relocated on the conductive pad in a liquid state by the dewetting process, Shape.

상기 솔더 범프의 간격 및 크기는 상기 절연층 패턴의 간격 또는 상기 절연층 패턴의 경사면 각도에 의해 조절할 수 있다.The spacing and size of the solder bumps may be adjusted by the spacing of the insulating layer patterns or the inclined angle of the insulating layer pattern.

상기 솔더 범프의 간격 및 크기는 상기 솔더층의 도포된 양 또는 두께에 의해 조절할 수 있다.The spacing and size of the solder bumps can be adjusted by the applied amount or thickness of the solder layer.

상기 솔더층을 형성하는 단계는 스퍼터링 방법으로 증착할 수 있다.The step of forming the solder layer may be deposited by a sputtering method.

상기 솔더층은 주석(Sn) 또는 주석(Sn) 합금을 포함할 수 있다.The solder layer may include tin (Sn) or tin (Sn) alloys.

상기 플라즈마는 아르곤(Ar), 수소(H) 및 헬륨(He)으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 방전가스를 사용하여 형성할 수 있다.The plasma may be formed using a discharge gas containing at least one selected from the group consisting of argon (Ar), hydrogen (H), and helium (He).

상기 솔더 범프를 형성하는 단계는, 상기 소자에 인가하는 플라즈마의 처리 조건을 조절함으로써 상기 솔더 범프들의 간격 및 크기를 조절하는 단계를 포함할 수 있으며, 상기 플라즈마의 처리 조건은 플라즈마 발생 파워, 식각가스의 비율 또는 처리시간을 포함할 수 있다.The step of forming the solder bumps may include adjusting the gap and the size of the solder bumps by adjusting a process condition of the plasma to be applied to the device, and the process conditions of the plasma include a plasma generation power, an etching gas Or processing time.

상기 절연층을 식각하는 단계, 상기 솔더층을 형성하는 단계 및 상기 플라즈마에 의한 디웨팅 처리하는 단계 및 상기 절연층 패턴을 제거하는 단계는 인-시튜(in-situ) 공정으로 수행할 수 있다.The step of etching the insulating layer, the step of forming the solder layer, the step of de-wetting by the plasma, and the step of removing the insulating layer pattern may be performed by an in-situ process.

상기 절연층은 산화물 및 질화물 중 적어도 어느 하나를 포함할 수 있다.The insulating layer may include at least one of an oxide and a nitride.

상기 식각은 아르곤(Ar), 사불화탄소(CF4) 및 삼불화메탄(CHF3) 중 적어도 어느 하나를 포함할 수 있다.The etching may include at least one of argon (Ar), carbon tetrafluoride (CF 4 ), and trifluoromethane (CHF 3 ).

본 발명의 다른 관점에 따르면, 도전성 패드가 형성된 소자를 준비하는 단계, 상기 도전성 패드 및 상기 소자의 적어도 일부 상에 절연층을 형성하는 단계, 상기 절연층을 식각하여 상기 도전성 패드를 노출시키는 캐비티를 구비하는 절연층 패턴을 형성하는 단계, 상기 도전성 패드 및 상기 절연층 패턴 상의 전면에 UBM층을 형성하는 단계, 상기 UBM층 상에 솔더층을 형성하는 단계, 상기 솔더층에 플라즈마에 의한 디웨팅(dewetting) 처리를 하여 상기 캐비티 하부의 UBM층 상에 솔더 범프를 형성하는 단계 및 상기 절연층 패턴을 제거하는 단계를 포함할 수 있다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: preparing a device having a conductive pad; forming an insulating layer on at least a part of the conductive pad and the device; Forming a UBM layer on the entire surface of the conductive pad and the insulating layer pattern; forming a solder layer on the UBM layer; dewetting by plasma on the solder layer dewetting to form a solder bump on the UBM layer under the cavity, and removing the insulating layer pattern.

본 발명의 또 다른 관점에 따르면, 상기 서술한 솔더 범프 구조체의 제조방법에 의해 구현되는, 솔더 범프 구조체를 제조할 수 있다.According to another aspect of the present invention, a solder bump structure, which is implemented by the above-described method of manufacturing the solder bump structure, can be manufactured.

상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 구리(Cu) 씨드층 및 불필요한 PR 공정의 생략이 가능하다. 이에 따라, 솔더 범프 구조체의 구조 및 공정이 간단해지고, 시간절약과 비용절감 효과를 얻을 수 있는 솔더 범프 구조체의 제조방법을 제공할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.According to the embodiment of the present invention as described above, it is possible to omit the copper (Cu) seed layer and the unnecessary PR process. Accordingly, it is possible to provide a method of manufacturing a solder bump structure in which the structure and process of the solder bump structure are simplified, and time and cost reduction effects can be obtained. Of course, the scope of the present invention is not limited by these effects.

도 1은 본 발명의 일 실시예에 따른 솔더 범프 구조체의 제조방법을 개략적으로 도해하는 공정순서도이다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 솔더 범프 구조체를 제조하는 방법을 단계별로 도시한 단면도이다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 솔더 범프 구조체를 제조하는 방법을 단계별로 도시한 단면도이다.
도 4은 본 발명의 일 실험예에 따른 솔더 범프 구조체의 제조 단계별 시편의 전자현미경 분석 결과이다.
도 5는 본 발명의 다른 실험예에 따른 솔더 범프 구조체를 피치별로 테스트한 시편의 전자현미경 분석 결과이다.FIG. 1 is a process flow diagram schematically illustrating a method of manufacturing a solder bump structure according to an embodiment of the present invention. Referring to FIG.
2A to 2G are cross-sectional views illustrating a method of manufacturing a solder bump structure according to an embodiment of the present invention.
3A to 3C are cross-sectional views illustrating a method of manufacturing a solder bump structure according to another embodiment of the present invention.
FIG. 4 is an electron microscopic analysis result of a test piece according to an embodiment of the present invention for manufacturing a solder bump structure.
FIG. 5 is an electron microscopic analysis result of a test piece of the pitch of the solder bump structure according to another experimental example of the present invention.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. It should be understood, however, that the invention is not limited to the disclosed embodiments, but may be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, Is provided to fully inform the user. Also, for convenience of explanation, the components may be exaggerated or reduced in size.

일반적인 솔더 범프 형성 공정은 다음과 같다. 기판 상에 먼저, UBM층을 도포한 후 그 위에 구리 도금을 위한 씨앗층을 도포한다. UBM층은 예를 들어, 티타늄(Ti) 및 질화티탄(TiN)을 스퍼터링 방법으로 증착할 수 있다. 다음, 솔더의 높이와 위치를 고려해 PR을 도포하고, 노광 및 현상을 통해 소정의 패턴으로 패터닝한다. PR의 패터닝 후 노출 되어 있는 씨앗층을 이용해, 구리 도금을 수행하고 도금된 구리 상에 주석(Sn) 또는 주석합금을 도금하여 솔더 범프를 형성한다. 마지막으로 솔더 범프의 조성과 높이를 균일하게 하고, 접합력을 증가시키기 위해 리플로우 공정을 거쳐 솔더 범프를 형성시킨다.The general solder bump forming process is as follows. First, a UBM layer is coated on the substrate, and then a seed layer for copper plating is applied on the UBM layer. The UBM layer can deposit, for example, titanium (Ti) and titanium nitride (TiN) by a sputtering method. Then, PR is applied in consideration of the height and position of the solder, and patterning is performed in a predetermined pattern through exposure and development. Using the seed layer exposed after patterning of the PR, copper plating is performed and tin (Sn) or tin alloy is plated on the plated copper to form solder bumps. Finally, solder bumps are formed through a reflow process to make the composition and height of the solder bumps uniform, and to increase the bonding force.

상기 솔더 범프 형성 공정은 씨앗층 및 솔더를 위한 PR공정, 리플로우 공정을 거쳐야 한다. 이는 시간이 많이 소비되고 공정이 복잡하게 되는 단점이 있다.The solder bump forming process must be subjected to a PR process and a reflow process for the seed layer and the solder. This is disadvantageous in that it takes a lot of time and complicates the process.

이를 해결하기 위해 본 발명은, 플라즈마 디웨팅 처리를 통해 공정을 단순화하고, 도전성 패드(20) 상에 직접 연결되는 솔더 범프 구조체의 제조방법을 제공할 수 있다.In order to solve this problem, the present invention can provide a method of manufacturing a solder bump structure which is directly connected to the conductive pad 20 by simplifying the process through the plasma dewetting process.

도 1은 본 발명의 일 실시예에 따른 솔더 범프 구조체(1)의 제조방법을 개략적으로 도해하는 공정순서도이다. 도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 솔더 범프 구조체의 제조과정을 단계별로 개략적으로 나타내는 도면들이다.1 is a process flow diagram schematically illustrating a method of manufacturing a solder bump structure 1 according to an embodiment of the present invention. FIGS. 2A to 2G are schematic views showing steps of manufacturing a solder bump structure according to an embodiment of the present invention.

이하 도 1 및 도 2a 내지 도 2g를 참조하여 본 발명의 일 실시예를 따르는 솔더 범프 구조체(1)의 제조방법에 대해서 설명한다.Hereinafter, a method of manufacturing the solder bump structure 1 according to an embodiment of the present invention will be described with reference to FIGS. 1 and 2A to 2G.

도 2a를 참조하면, 본 발명의 일 실시예를 따르는 솔더 범프 구조체의 제조방법은, 예를 들면, 도전성 패드(20)가 형성된 소자(10)를 준비하는 단계(S10)를 포함할 수 있다.Referring to FIG. 2A, a method of manufacturing a solder bump structure according to an embodiment of the present invention may include a step (S10) of preparing an element 10 having a conductive pad 20 formed thereon, for example.

소자(10)는 실리콘 웨이퍼, 유리를 포함한 세라믹 및 폴리머와 같은 기판을 이용하여 제조한 반도체 칩 일 수 있다. 도전성 패드(20)는 도 2a와 같이 소자(10)에 형성된 비아 상에 금속을 도포한 후 패터닝하여 형성할 수 있다. 이때 상기 금속은 알루미늄 또는 텅스텐을 포함할 수 있다.The device 10 may be a semiconductor chip fabricated using a substrate such as a silicon wafer, ceramics including glass, and a polymer. The conductive pad 20 may be formed by applying a metal on a via formed in the element 10 and patterning the conductive pad 20 as shown in FIG. 2A. The metal may include aluminum or tungsten.

도전성 패드(20)를 형성 후 절연층을 형성하는 단계(S20)를 포함할 수 있다. 이때 절연층은 예를 들어, 도 2a와 같이 제 1 절연층(30a)과 제 2 절연층(30b)을 순차적으로 형성할 수 있다. 제 1 절연층(30a)과 제 2 절연층(30b)은 각각 질화물 또는 산화물 중 적어도 하나를 포함할 수 있다.And forming an insulating layer after forming the conductive pad 20 (S20). At this time, the insulating layer may include a first insulating layer 30a and a second insulating layer 30b, for example, as shown in FIG. 2A. The first insulating layer 30a and the second insulating layer 30b may each include at least one of nitride and oxide.

형성된 절연층을 식각하여 도전성 패드(20)가 노출되고, 캐비티(30c)를 구비하는 절연층 패턴을 형성하는 단계(S30)를 수행할 수 있다.The formed insulating layer may be etched to expose the conductive pad 20 and form the insulating layer pattern including the cavity 30c (S30).

예를 들어, 절연층(30a, 30b)을 형성한 후, 절연층(30a, 30b)을 식각하기 위해 제 2 절연층(30b) 상에 PR층(35)을 형성한 후 패터닝을 수행한다.For example, after the insulating layers 30a and 30b are formed, a PR layer 35 is formed on the second insulating layer 30b to etch the insulating layers 30a and 30b, and patterning is performed.

도 2b는 PR층(35)을 패터닝한 모식도로써, 식각하고자 하는 형상에 따라 노광공정, 현상공정 등을 거쳐 일정한 패턴을 형성한다.FIG. 2B is a schematic view of patterning the PR layer 35. The pattern is formed through an exposure process, a development process, and the like according to the shape to be etched.

PR층(35)을 패터닝한 후 식각가스를 사용해 절연층(30a, 30b)을 식각할 수 있다. 식각가스는 예를 들어 아르곤(Ar), 사불화탄소(CF4) 및 삼불화메탄(CHF3) 중 적어도 어느 하나를 이용할 수 있다. 제 2 절연층(30b) 및 제 1 절연층(30a)를 순차적으로 식각한 후 PR층(35)을 제거함으로서 도 2c와 같이 제 2 절연층(30b)상에 일정한 패턴을 가진 캐비티(30c)를 형성할 수 있다. 캐비티(30c)는 일반적으로 PR층(35)의 패턴의 형상에 따라 형성된다.After the PR layer 35 is patterned, the insulating layers 30a and 30b can be etched using an etching gas. The etching gas may be at least one of argon (Ar), carbon tetrafluoride (CF 4 ), and trifluoromethane (CHF 3 ). The second insulating layer 30b and the first insulating layer 30a are sequentially etched and then the PR layer 35 is removed to form a cavity 30c having a predetermined pattern on the second insulating layer 30b as shown in FIG. Can be formed. The cavity 30c is generally formed in accordance with the shape of the pattern of the PR layer 35. [

이 때, 제 2 절연층(30b)에 형성된 캐비티(30c)는 내부에 경사면을 가지는 크레이터(crater) 형태로 식각되며, 캐비티(30c)를 통해 도전성 패드(20)의 상부가 노출될 수 있다. 예를 들어, 도 2c와 같이 캐비티(30c)를 구비하는 제 2 절연층(30b) 패턴의 단면 구조는 제 2 절연층(30b)의 상부에서 하부로 갈수록 단면적이 넓어지는 구조를 가질 수 있다.At this time, the cavity 30c formed in the second insulating layer 30b is etched in the form of a crater having an inclined surface inside, and the upper portion of the conductive pad 20 can be exposed through the cavity 30c. For example, as shown in FIG. 2C, the cross-sectional structure of the second insulating layer 30b having the cavity 30c may have a structure in which the cross-sectional area increases from the upper portion to the lower portion of the second insulating layer 30b.

제 2 절연층(30b)에 형성된 캐비티의 단면은 원뿔, 원뿔대, 각뿔 및 각뿔대 중 적어도 어느 하나를 포함할 수 있다. 또한, 캐비티(30c)를 구비하는 제 2 절연층(30b)의 단면 구조는 뿔구조 이외에 기둥구조도 가능하다. 상기 제 2 절연층(30b) 패턴 형상은 예시적이며, 본 발명은 이러한 예시로 한정되는 것은 아니다.The section of the cavity formed in the second insulating layer 30b may include at least one of a cone, a truncated cone, a pyramid and a truncated pyramid. In addition, the cross-sectional structure of the second insulating layer 30b including the cavity 30c may have a columnar structure other than a horn structure. The pattern shape of the second insulating layer 30b is illustrative, and the present invention is not limited to these examples.

이때 건식식각의 처리 조건, 예를 들어 플라즈마 발생 파워(power), 식각가스의 비율, 처리시간 등에 따라, 캐비티(30c) 내 경사면의 프로파일(profile)을 조절할 수 있다.At this time, the profile of the inclined surface in the cavity 30c can be adjusted according to the processing conditions of the dry etching, for example, the plasma generating power, the etching gas ratio, the processing time and the like.

제 2 절연층(30b) 패턴 구조 내 경사면은 플라즈마에 의해 솔더층(40a)이 용융될 경우, 캐비티(30c) 영역의 하부 부근에서 응집되도록 유도할 수 있다. 즉 입사된 이온 에너지에 의해 용융된 솔더층(40a)이 식각된 제 2 절연층(30b)의 경사면을 따라 쉽게 흐를 수 있으며, 캐비티(30c)의 하부영역에 모여 응집 후 응고될 수 있다. 이에 대한 상세한 설명은 도 2d 내지 도 2f를 참조하여 설명하도록 한다.The inclined surface in the pattern structure of the second insulating layer 30b can be induced to flocculate in the vicinity of the lower portion of the region of the cavity 30c when the solder layer 40a is melted by the plasma. That is, the solder layer 40a melted by the incident ion energy can easily flow along the inclined surface of the etched second insulating layer 30b, and can be gathered in the lower region of the cavity 30c and solidified after coagulation. A detailed description thereof will be described with reference to Figs. 2D to 2F.

노출된 도전성 패드(20) 및 절연층 패턴 전면에 솔더층(40a)을 형성하는 단계(S40)를 수행할 수 있다.A step S40 of forming a solder layer 40a on the exposed conductive pad 20 and the insulating layer pattern may be performed.

도 2d를 참조하면, 캐비티(30c)를 구비하는 제 2 절연층(30b)과 도전성 패드(20) 상에 스퍼터링 방법으로 솔더층(40a)을 증착할 수 있다.Referring to FIG. 2D, the solder layer 40a may be deposited on the second insulating layer 30b having the cavity 30c and the conductive pad 20 by a sputtering method.

이때 도전성 패드가 알루미늄일 경우, 솔더층(40a)를 증착하기 전에 식각 가스를 이용해 알루미늄 표면에 형성된 산화막을 제거하는 공정을 추가적으로 수행할 수 있다. 식각 가스는, 예를 들어, 불화수소(HF) 가스를 포함할 수 있다.In this case, when the conductive pad is aluminum, a process of removing the oxide film formed on the aluminum surface using an etching gas may be additionally performed before the solder layer 40a is deposited. The etching gas may include, for example, hydrogen fluoride (HF) gas.

솔더층(40a)은 금속재료로서, 주석(Sn) 또는 주석(Sn)을 포함하는 합금일 수 있다.The solder layer 40a may be an alloy containing tin (Sn) or tin (Sn) as a metal material.

도 2d의 Q 영역을 참조하면, 예를 들어, 식각된 제 2 절연층(30b)의 단면 구조가 원뿔구조일 때, 제 2 절연층(30b)의 최상부에 증착된 솔더층(40a)의 양이 도전성 패드(20) 상에 증착된 솔더층(40a)의 양보다 상대적으로 적게 증착될 수 있다. 플라즈마에 의한 디웨팅 처리시 제 2 절연층(30b) 최상부의 적은 양의 솔더가 원뿔구조의 양방향으로 쉽게 분리되어 흐를 수 있다.Referring to the Q region in FIG. 2D, for example, when the sectional structure of the etched second insulating layer 30b is a conical structure, the amount of the solder layer 40a deposited on the top of the second insulating layer 30b Can be deposited relatively less than the amount of solder layer 40a deposited on the conductive pad 20. [ A small amount of solder on the uppermost portion of the second insulating layer 30b can easily separate and flow in both directions of the conical structure during the de-wettling process by the plasma.

다음으로 솔더층(40a)에 플라즈마에 의한 디웨팅 처리를 하여 도전성 패드(20)와 직접 접촉하는 솔더 범프(40b)를 형성하는 단계(S50)를 수행할 수 있다.Next, the solder layer 40a may be dewetted by plasma to form a solder bump 40b in direct contact with the conductive pad 20 (S50).

도 2e에는 솔더층(40a)을 플라즈마를 이용하여 디웨팅(dewetting) 처리하는 과정이 개략적으로 나타나 있다. 디웨팅 처리 과정은 예를 들어, P 영역에서 발생된 플라즈마에 의해 수행될 수 있다. 이 때, 플라즈마는 아르곤(Ar), 수소(H) 및 헬륨(He)으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 방전가스를 사용할 수 있다.FIG. 2E schematically shows a process of dewetting the solder layer 40a using plasma. The de-weting process may be performed, for example, by a plasma generated in the P region. At this time, the plasma may use a discharge gas containing at least one selected from the group consisting of argon (Ar), hydrogen (H) and helium (He).

솔더층(40a)은 플라즈마 내 높은 에너지를 가지는 입자가 충돌하면서 발생된 열에너지에 의해 용융되어 액상 상태로 변한다. 액상의 솔더는 제 2 절연층(30b) 패턴의 측벽의 경사면을 따라 화살표 방향을 따라 아래쪽으로 쉽게 흐르게 된다. 양방향으로 흘러 모이게 된 솔더는 응집하기 시작한다. 따라서, 원뿔구조의 제 2 절연층(30b)은 솔더층(40a)이 도전성 패드(20) 상에 쉽게 응집 되도록 도움을 줄 수 있다.The solder layer 40a is melted and changed into a liquid state by the heat energy generated when the particles having high energy in the plasma collide. The liquid solder easily flows downward along the inclined surface of the side wall of the pattern of the second insulating layer 30b along the arrow direction. The solder flowing in both directions starts to coalesce. Thus, the conical second insulation layer 30b can help the solder layer 40a easily flocculate on the conductive pad 20.

도 2f에는 플라즈마에 용융된 솔더층(40a)이 제 2 절연층(30b) 패턴의 측벽의 경사면을 따라 아래로 흘러 도전성 패드(20) 상에 응집된 형상이 예시적으로 도시되어 있다. 도 2f를 참조하면, 플라즈마에 의해 용융된 솔더층(40a)은 최종적으로 도전성 패드(20)에 직접 접촉하고, 캐비티(30c)를 구비하는 제 2 절연층(30b)에 둘러싸인 구(sphere) 형상을 가진 균일한 솔더 범프(40b)를 형성할 수 있다.In FIG. 2F, a solder layer 40a melted in a plasma flows down along the inclined surface of the sidewall of the second insulating layer 30b pattern, and is shown as an example of a shape that is agglomerated on the conductive pad 20. Referring to FIG. 2F, the solder layer 40a melted by the plasma finally contacts the conductive pad 20 and forms a sphere shape surrounded by the second insulating layer 30b having the cavity 30c A solder bump 40b having a uniform thickness can be formed.

또한, 제 2 절연층(30b) 패턴의 간격 또는 제 2 절연층(30b) 패턴의 경사면 각도에 의해 솔더 범프(40b)의 간격 및 크기가 조절될 수 있으며, 솔더층(40a)의 도포된 양 또는 두께에 의해서도 조절이 가능하다.The interval and size of the solder bumps 40b can be adjusted by the interval of the patterns of the second insulating layer 30b or the inclined angle of the pattern of the second insulating layer 30b and the applied amount of the solder layer 40a It is also adjustable by thickness.

마지막으로 절연층 패턴을 제거하는 단계(S60)를 수행할 수 있다.Finally, a step of removing the insulating layer pattern (S60) may be performed.

도 2g를 참조하면, 솔더 범프(40b)가 형성된 후 불필요한 제 2 절연층(30b)을 건식식각 또는 습식식각을 이용하여 선택적으로 제거함으로서 일정한 피치에 따라 균일하게 형성된 솔더 범프 구조체(1)를 제조할 수 있다.Referring to FIG. 2G, after the solder bump 40b is formed, the unnecessary second insulating layer 30b is selectively removed by dry etching or wet etching to uniformly form the solder bump structure 1 according to a predetermined pitch can do.

본 실시예에서 솔더층을 디웨팅하기 위하여 이용되는 플라즈마는 예시적으로 유도결합 플라즈마 일 수 있다.The plasma used to dewet the solder layer in this embodiment may be illustratively an inductively coupled plasma.

유도결합 플라즈마는 주로 석영 등의 유전체 반응기 외부에 코일을 감아 전기장을 변화시키면 코일의 내부에 유도자장이 발생하게 된다. 그에 따른 2차 유도전류가 반응기 내부에 형성되는 것을 이용하여 발생되는 고밀도 플라즈마이다. 유도결합 플라즈마는 수 mT 내지 수백 mT의 공정압력에서 아르곤, 수소 및 헬륨으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 방전가스를 사용하여 형성될 수 있다.Inductively Coupled Plasma induces an induction magnetic field inside a coil when a coil is wound around a dielectric reactor such as quartz to change the electric field. And a secondary induction current is formed in the inside of the reactor. The inductively coupled plasma may be formed using a discharge gas comprising at least one selected from the group consisting of argon, hydrogen and helium at a process pressure of several mT to several hundreds mT.

특히, 유도결합 플라즈마는 300℃ 이하에서 형성되는 저온 공정이다. 고온에 취약한 고분자 물질을 포함하는 소자(10)의 경우에서는 300℃ 이하에서 형성되는 저온 공정은 매우 유리한 이점을 가진다. 유도결합 플라즈마를 발생시키는 과정에서 소자에 적절한 바이어스 전압을 인가하면 솔더 범프(40b)의 간격과 크기를 효과적으로 제어할 수 있다.Particularly, the inductively coupled plasma is a low-temperature process which is formed at 300 ° C or lower. In the case of the device 10 including a polymer material susceptible to high temperatures, the low temperature process formed at 300 DEG C or less has a very advantageous advantage. When the bias voltage suitable for the device is applied during the process of generating the inductively coupled plasma, the interval and the size of the solder bump 40b can be effectively controlled.

고분자 물질 상의 솔더 범프(40b)의 크기와 분산 정도는 유도결합 플라즈마의 처리 조건을 조절하여 제어할 수 있다. 예를 들어, 유도결합 플라즈마를 유지하기 위하여 인가하는 파워(power)에 따라 솔더 범프(40b)의 뭉침 정도를 제어할 수 있다. 나머지 조건들이 동일한 경우 유도결합 플라즈마의 파워가 높을수록 솔더 범프(40b)들이 더 뭉치는 경향이 나타난다.The size and dispersion of the solder bump 40b on the polymer material can be controlled by controlling the process conditions of the inductively coupled plasma. For example, the degree of aggregation of the solder bumps 40b can be controlled according to the power applied to maintain the inductively coupled plasma. When the remaining conditions are the same, the higher the power of the inductively coupled plasma, the more the solder bumps 40b tend to be bundled.

도 3a 내지 도 3c는 본 발명의 다른 실시예를 따르는 솔더 범프 구조체의 제조방법을 개략적으로 나타내는 단면도이다.3A to 3C are cross-sectional views schematically showing a method of manufacturing a solder bump structure according to another embodiment of the present invention.

도 3a 내지 도 3c를 참조하면, 또 다른 변형예로써, 절연층 상에 UBM층을 포함할 수 있다. 예를 들면, 도 2a 내지 도 2c와 동일한 방법으로 형성된 절연층 패턴을 구비하는 소자를 준비할 수 있다.Referring to FIGS. 3A to 3C, as another modification, a UBM layer may be formed on an insulating layer. For example, an element having an insulating layer pattern formed in the same manner as in Figs. 2A to 2C can be prepared.

준비된 소자의 제 2 절연층(30b)의 패턴을 따라 UBM층(38), 예를 들어 티타늄(Ti), 질화티탄(TiN) 혹은 티타늄(Ti) 및 질화티탄(TiN)의 순차 적층된 이중층 등을 형성할 수 있다. 형성된 UBM층(38) 상에 스퍼터링 방법으로 솔더층(40a)을 증착할 수 있다.A double layer of a sequentially stacked UBM layer 38, for example, titanium (Ti), titanium nitride (TiN) or titanium (Ti) and titanium nitride (TiN) along the pattern of the second insulating layer 30b of the prepared element Can be formed. The solder layer 40a may be deposited on the formed UBM layer 38 by a sputtering method.

도 3a에 의하면, 형성된 솔더층(40a)을 플라즈마를 이용하여 디웨팅 처리하는 과정이 개략적으로 나타나 있다. 디웨팅 처리 과정은 예를 들어, P 영역에서 발생된 플라즈마에 의해 수행될 수 있다. 솔더층(40a)은 플라즈마에 의해 액상 상태로 변한다. 액상의 솔더는 제 2 절연층(30b)의 패턴의 측벽의 경사면을 따라 화살표 방향으로 쉽게 흐르게 된다.3A, a process of dewetting the formed solder layer 40a using plasma is schematically shown. The de-weting process may be performed, for example, by a plasma generated in the P region. The solder layer 40a is changed into a liquid state by the plasma. The liquid solder easily flows in the direction of the arrow along the inclined surface of the side wall of the pattern of the second insulating layer 30b.

이 때, UBM층(38)은 솔더층(40a) 보다 상대적으로 융점이 높은 물질, 예를 들어 티타늄(Ti) 및/또는 질화티탄(TiN)로 구성되어 있으므로 플라즈마 조건을 조정함으로써 솔더층(40a)은 용융되나 UBM층(38)은 용융되지 않는 조건에서 플라즈마 처리를 수행한다.At this time, the UBM layer 38 is made of a material having a relatively higher melting point than the solder layer 40a, for example, titanium (Ti) and / or titanium nitride (TiN), so that the solder layer 40a ) Is melted but the UBM layer (38) is not melted.

도 3b에 의하면, 플라즈마에 용융된 솔더층(40a)이 캐비티(30c) 하부의 UBM층(38) 상에 응집되어 구 형상을 가진 균일한 솔더 범프(40b)가 형성된다. 도 3c를 참조하면, 솔더 범프(40b)가 형성된 후 불필요한 제 2 절연층(30b) 및 UBM층(38)을 건식식각 또는 습식식각을 이용하여 선택적으로 제거함으로서 균일하게 형성된 솔더 범프 구조체(1)를 제조할 수 있다.3B, the solder layer 40a melted in the plasma is agglomerated on the UBM layer 38 under the cavity 30c to form a uniform solder bump 40b having a spherical shape. Referring to FIG. 3C, after the solder bump 40b is formed, the unnecessary second insulating layer 30b and the UBM layer 38 are selectively removed by dry etching or wet etching to uniformly form the solder bump structure 1, Can be produced.

UBM층(38)의 추가는 도전성 패드(20)와 솔더 범프(40b)의 접합력을 더 증가시킬 수 있고, 전기전도도가 더 우수한 솔더 범프 구조체(1)를 제조할 수 있다.The addition of the UBM layer 38 can further increase the bonding force between the conductive pad 20 and the solder bump 40b and can produce a solder bump structure 1 with better electrical conductivity.

한편, 본 발명의 실시예에 의할 경우, 상기 절연층을 식각하는 단계, 상기 솔더층을 형성하는 단계, 상기 플라즈마에 의한 디웨팅 처리하는 단계 및 상기 절연층 패턴을 제거하는 단계는 인-시튜(in-situ) 공정으로 수행될 수 있다.Meanwhile, according to an embodiment of the present invention, the step of etching the insulating layer, forming the solder layer, de-wetting the plasma, and removing the insulating layer pattern may be performed in- (in-situ) process.

예시적으로 인라인으로 공정이 진행될 수 있으며, 또는 동일한 진공 챔버에서 공정을 수행할 수 있다. 인-시튜 공정으로 진행될 경우, 진공을 유지한 상태에서 연속적으로 공정이 진행되므로 외부로부터의 파티클(particle) 유입이 없는 깨끗한 솔더 범프 구조체를 제조할 수 있다.The process may proceed in-line, illustratively, or may be performed in the same vacuum chamber. When the process proceeds to the in-situ process, since the process is continuously performed while maintaining the vacuum, a clean solder bump structure free from particles from the outside can be manufactured.

이하에서, 본 발명의 이해를 돕기 위해서 상술한 기술적 사상을 적용한 실험예들을 설명한다. 다만, 하기의 실험예들은 본 발명의 이해를 돕기 위한 것일 뿐, 본 발명이 아래의 실험예들에 의해서 한정되는 것은 아니다.Hereinafter, experimental examples to which the above-described technical ideas are applied will be described in order to facilitate understanding of the present invention. It should be understood, however, that the following examples are for the purpose of promoting understanding of the present invention and are not intended to limit the scope of the present invention.

[실험예1][Experimental Example 1]

실리콘 웨이퍼 기판을 식각하여 캐비티를 형성한 후, 스퍼터링을 이용하여 약 750nm 두께로 주석(Sn)을 증착하여 솔더층을 형성하였다. 이 솔더층을 수소 플라즈마 처리하여 균일한 솔더 범프를 형성하였다.The silicon wafer substrate was etched to form a cavity, and then tin (Sn) was deposited to a thickness of about 750 nm by sputtering to form a solder layer. This solder layer was subjected to a hydrogen plasma treatment to form a uniform solder bump.

도 4는 약 2um 피치를 갖는 캐비티의 표면 및 단면을 각 공정 순서에 따라 전자현미경으로 분석한 결과이다.Fig. 4 shows the result of analyzing the surface and cross-section of a cavity having a pitch of about 2 mu by an electron microscope in accordance with the order of each process.

도 4의 (a) 및 도 4의 (d)는 식각으로 캐비티(30c)가 형성된 기판을 분석한 결과이다. 구체적으로 도 4의 (a)는 패터닝된 기판의 표면을 관찰한 결과이며, 도 4의 (d)는 도 4의 (a)의 A-A'를 따라 절단한 기판의 단면을 관찰한 결과이다. 도 4(a) 및 도 4(d)를 참조하면, 패턴된 시편의 표면은 격자 모양을 하고 있음을 확인할 수 있었고, 단면은 실리콘(S)이 균일한 뿔구조의 형상으로 패터닝 되면서 캐비티(30c)가 형성되었음을 확인할 수 있었다.4 (a) and 4 (d) are the results of the analysis of the substrate on which the cavity 30c is formed by etching. More specifically, FIG. 4A shows the result of observing the surface of the patterned substrate, and FIG. 4D shows the result of observing the cross section of the substrate cut along the line A-A 'in FIG. 4A . 4 (a) and 4 (d), it can be seen that the surface of the patterned specimen has a lattice shape. The cross-section of the patterned silicon specimen is patterned in the shape of a uniform horn structure while the cavity 30c ) Was formed.

도 4의 (b)와 (e)는 패턴된 시편 상에 약 750nm 두께의 솔더층(40a)이 증착 된 시편의 표면과 단면을 전자현미경으로 분석한 결과이다. 도 4의 (e)는 도 4의 (b)의 A-A'를 따라 절단한 기판의 단면을 관찰한 결과이다. 도 4의 (b) 및 도 4의 (e)를 참조하면, 이미 형성되어 있는 실리콘(S) 패턴의 상에 솔더층(40a)이 도포되어 있음을 확인할 수 있다.4 (b) and 4 (e) are the results of electron microscope analysis of the surface and cross-section of the specimen on which the solder layer 40a having a thickness of about 750 nm is deposited on the patterned specimen. 4 (e) shows the result of observing the cross section of the substrate cut along the line A-A 'in FIG. 4 (b). Referring to FIGS. 4 (b) and 4 (e), it can be seen that the solder layer 40a is coated on the already formed silicon (S) pattern.

도 4의 (c) 및 도 4의 (f)는 솔더층이 증착된 시편 상에 수소 플라즈마를 약 5분간 실시 후 표면과 단면을 전자현미경으로 분석한 결과이다. 도 4의 (f)은 도 4의 (c)의 A-A'를 따라 절단한 기판의 단면을 관찰한 결과이다. 도 4의 (c) 및 도 4의 (f)를 참조하면, 수소 플라즈마에 의해 솔더층이 용융된 후 응집되어 캐비티 내에 구 형상의 솔더 범프(40b)가 형성됨을 확인할 수 있다.4 (c) and 4 (f) show the result of analyzing the surface and cross section of the specimen on which the solder layer is deposited by conducting hydrogen plasma for about 5 minutes, and then analyzing it with an electron microscope. Fig. 4 (f) shows the result of observing the cross section of the substrate cut along the line A-A 'in Fig. 4 (c). Referring to FIGS. 4C and 4F, it can be seen that the solder layer is melted by the hydrogen plasma and then agglomerated to form spherical solder bumps 40b in the cavity.

[실험예2][Experimental Example 2]

실리콘 웨이퍼 기판 상에 알루미늄 패드를 약 250nm 두께로 형성하였다. 다음, 알루미늄 패드상에 약 250nm 두께의 실리콘나이트라이드(Si3N4)와 약 2000nm 두께의 실리콘옥사이드(SiO2)를 순차적으로 형성하였다. 증착된 실리콘옥사이드(O)를 식각하여 캐비티를 형성한 후, 스퍼터링을 이용하여 약 750nm 두께로 주석(Sn)을 증착하여 솔더층을 형성하였다. 이 솔더층을 수소 플라즈마 처리하여 균일한 솔더 범프를 형성하였다.An aluminum pad was formed to a thickness of about 250 nm on a silicon wafer substrate. Next, silicon nitride (Si 3 N 4 ) of about 250 nm thickness and silicon oxide (SiO 2 ) of about 2000 nm thickness were sequentially formed on the aluminum pad. The deposited silicon oxide (O) was etched to form a cavity, and tin (Sn) was deposited to a thickness of about 750 nm by sputtering to form a solder layer. This solder layer was subjected to a hydrogen plasma treatment to form a uniform solder bump.

도 5를 참조하면, 도 5의 (a)와 (d)는 약 1um 피치, 도 5의 (b)와 (e)는 약 5um 피치 및 도 5의 (c)와 (f)는 약 10um 피치를 갖는 캐비티(30c)에 형성된 솔더 범프(40b)의 표면과 단면을 전자현미경으로 분석한 결과이다. 캐비티(30c)의 피치가 달라져도 구 형상의 솔더 범프(40b)가 캐비티(30c) 내에 균일하게 형성됨을 확인할 수 있다.5 (a) and 5 (d) show a pitch of about 1 um, Figs. 5 (b) and 5 (e) show a pitch of about 5 um, And the surface and cross-section of the solder bump 40b formed in the cavity 30c having the solder bump 40b are analyzed by an electron microscope. It can be confirmed that the spherical solder bump 40b is uniformly formed in the cavity 30c even if the pitch of the cavity 30c is changed.

[실험예3][Experimental Example 3]

실리콘 웨이퍼 기판을 식각하여 캐비티를 형성한 후, 스퍼터링을 이용하여 약 2000nm 두께로 주석(Sn)을 증착하여 솔더층을 형성하였다. 이 솔더층을 수소 플라즈마 처리하여 균일한 솔더 범프를 형성하였다.The silicon wafer substrate was etched to form a cavity, and then tin (Sn) was deposited to a thickness of about 2000 nm by sputtering to form a solder layer. This solder layer was subjected to a hydrogen plasma treatment to form a uniform solder bump.

또한, 실리콘 웨이퍼 기판 상에 UBM층을 형성하기 위해 약 50nm 두께의 티타늄과 약 100nm 두께의 질화티탄(N)을 순차적으로 증착하였다. 증착된 UBM층을 식각하여 캐비티를 형성한 후, 스퍼터링을 이용하여 약 2000nm 두께로 주석(Sn)을 증착하여 솔더층을 형성하였다. 이 솔더층을 수소 플라즈마 처리하여 균일한 솔더 범프를 형성하였다.Further, about 50 nm thick titanium and about 100 nm thick titanium nitride (N) were sequentially deposited to form a UBM layer on a silicon wafer substrate. The deposited UBM layer was etched to form a cavity, and then tin (Sn) was deposited to a thickness of about 2000 nm by sputtering to form a solder layer. This solder layer was subjected to a hydrogen plasma treatment to form a uniform solder bump.

도 6을 참조하면, 도 6의 (a)와 (c)는 실리콘(S) 패턴의 상에 바로 솔더 범프(40b)를 형성한 시편의 표면을 전자현미경으로 분석한 결과이다. 도 6의 (b)와 (d)는 질화티탄(N) 패턴의 상에 솔더 범프(40b)를 형성한 시편의 표면을 전자현미경으로 분석한 결과이다. UBM층의 존재여부에 상관없이 구 형상의 솔더 범프(40b)가 캐비티(30c) 내에 균일하게 형성됨을 확인할 수 있다.Referring to FIG. 6, (a) and (c) of FIG. 6 are the results of an electron microscope analysis of the surface of a specimen on which a solder bump 40b is directly formed on a silicon (S) pattern. 6 (b) and 6 (d) show the result of analyzing the surface of the test piece on which the solder bump 40b is formed on the titanium nitride (N) pattern by an electron microscope. It can be confirmed that the spherical solder bump 40b is uniformly formed in the cavity 30c irrespective of the presence or absence of the UBM layer.

본 발명에 의하면, 종래의 공정과 달리 구리 도금을 위한 씨드층 형성단계, 솔더를 위한 PR 공정 단계, 구리 도금 공정 단계, 리플로우 공정 단계없이 플립칩 본딩을 할 수 있다. 특히 본 발명에 의하면 인-시튜(in-situ) 공정으로 솔더층을 형성할 수 있다. 즉, 금속 배선 상에 직접 접촉하는 솔더층(40a)을 스퍼터링 방법으로 바로 증착한 후, 같은 챔버 내에서 연속하여 플라즈마 디웨팅 처리를 해 균일한 솔더 범프 구조체를 제조할 수 있다.According to the present invention, unlike conventional processes, flip chip bonding can be performed without a seed layer forming step for copper plating, a PR processing step for solder, a copper plating step, and a reflow step. In particular, according to the present invention, a solder layer can be formed by an in-situ process. That is, the solder layer 40a directly contacting the metal wiring can be directly deposited by the sputtering method, and plasma dewetting treatment can be continuously performed in the same chamber to produce a uniform solder bump structure.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is evident that many alternatives, modifications and variations will be apparent to those skilled in the art. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

1 : 솔더 범프 구조체 10 : 소자
20 : 도전성 패드 30a : 제 1 절연층
30b : 제 2 절연층 30c : 캐비티
35 : PR층 38 : UBM층
40a : 솔더층 40b : 솔더 범프1: Solder bump structure 10: Element
20: conductive pad 30a: first insulating layer
30b: second insulation layer 30c: cavity
35: PR layer 38: UBM layer
40a: solder layer 40b: solder bump

Claims (15)

도전성 패드가 형성된 소자를 준비하는 단계;
상기 도전성 패드 및 상기 소자의 적어도 일부 상에 절연층을 형성하는 단계;
상기 절연층을 식각하여 상기 도전성 패드를 노출시키는 캐비티를 구비하는 절연층 패턴을 형성하는 단계;
상기 도전성 패드 및 상기 절연층 패턴 상의 전면에 솔더층을 형성하는 단계;
상기 솔더층에 플라즈마에 의한 디웨팅(dewetting) 처리를 하여 상기 절연층 패턴에 둘러싸인 상기 도전성 패드와 직접 접촉하는 솔더 범프를 형성하는 단계; 및
상기 절연층 패턴을 제거하는 단계;
를 포함하는, 솔더 범프 구조체의 제조방법.Preparing an element having a conductive pad formed thereon;
Forming an insulating layer on at least a portion of the conductive pad and the device;
Forming an insulating layer pattern having a cavity for exposing the conductive pad by etching the insulating layer;
Forming a solder layer on an entire surface of the conductive pad and the insulating layer pattern;
Performing a dewetting process on the solder layer by plasma to form a solder bump which is in direct contact with the conductive pad surrounded by the insulating layer pattern; And
Removing the insulating layer pattern;
Wherein the solder bump structure comprises a plurality of solder bump structures. 제 1 항에 있어서,
상기 솔더층이 상기 디웨팅 처리에 의하여 액상 상태로 상기 도전성 패드 상으로 재배치될 수 있도록, 상기 절연층 패턴의 측벽은 경사면을 가지는, 솔더 범프 구조체의 제조방법.The method according to claim 1,
Wherein the sidewall of the insulating layer pattern has an inclined surface such that the solder layer can be relocated onto the conductive pad in a liquid state by the dewetting process. 제 1 항에 있어서,
상기 절연층 패턴은 상부에서 하부로 갈수록 단면적이 넓어지는 형상을 포함하는, 솔더 범프 구조체의 제조방법.The method according to claim 1,
Wherein the insulating layer pattern includes a shape in which the cross-sectional area increases from the upper portion to the lower portion. 제 1 항에 의하면,
상기 솔더 범프의 간격 및 크기는 상기 절연층 패턴의 간격 또는 상기 절연층 패턴의 경사면 각도에 의해 조절되는, 솔더 범프 구조체의 제조방법.According to the present invention,
Wherein an interval and a size of the solder bumps are adjusted by an interval of the insulation layer pattern or an inclined angle of the insulation layer pattern. 제 1 항에 의하면,
상기 솔더 범프의 간격 및 크기는 상기 솔더층의 도포된 양 또는 두께에 의해 조절되는, 솔더 범프 구조체의 제조방법.According to the present invention,
Wherein the spacing and size of the solder bumps are adjusted by the applied amount or thickness of the solder layer. 제 1 항에 있어서,
상기 솔더층을 형성하는 단계는 스퍼터링 방법으로 증착하는, 솔더 범프 구조체의 제조방법.The method according to claim 1,
Wherein the step of forming the solder layer is deposited by a sputtering method. 제 6 항에 있어서,
상기 솔더층은 주석(Sn) 또는 주석(Sn) 합금을 포함하는, 솔더 범프 구조체의 제조방법.The method according to claim 6,
Wherein the solder layer comprises a tin (Sn) or tin (Sn) alloy. 제 1 항에 있어서,
상기 플라즈마는 아르곤(Ar), 수소(H) 및 헬륨(He)으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 방전가스를 사용하여 형성되는, 솔더 범프 구조체의 제조방법.The method according to claim 1,
Wherein the plasma is formed using a discharge gas including at least one selected from the group consisting of argon (Ar), hydrogen (H), and helium (He). 제 1 항에 있어서,
상기 솔더 범프를 형성하는 단계는, 상기 소자에 인가하는 플라즈마의 처리 조건을 조절함으로써 상기 솔더 범프들의 간격 및 크기를 조절하는 단계를 포함하는, 솔더 범프 구조체의 제조방법.The method according to claim 1,
Wherein forming the solder bumps comprises adjusting the spacing and size of the solder bumps by adjusting the process conditions of the plasma applied to the device. 제 1 항에 있어서,
상기 플라즈마의 처리 조건은 플라즈마 발생 파워, 식각가스의 비율 또는 처리시간을 포함하는, 솔더 범프 구조체의 제조방법.The method according to claim 1,
Wherein the processing conditions of the plasma include a plasma generation power, a ratio of the etching gas, or a processing time. 제 1 항에 있어서,
상기 절연층을 식각하는 단계, 상기 솔더층을 형성하는 단계, 상기 플라즈마에 의한 디웨팅 처리하는 단계 및 상기 절연층 패턴을 제거하는 단계는 인-시튜(in-situ) 공정으로 수행되는, 솔더 범프 구조체의 제조방법.The method according to claim 1,
Wherein the step of etching the insulating layer, forming the solder layer, de-wetting the plasma, and removing the insulating layer pattern are performed by an in-situ process, ≪ / RTI > 제 1 항에 있어서,
상기 절연층은 산화물 및 질화물 중 적어도 어느 하나를 포함하는, 솔더 범프 구조체의 제조방법.The method according to claim 1,
Wherein the insulating layer comprises at least one of an oxide and a nitride. 제 1 항에 있어서,
상기 식각은 아르곤(Ar), 사불화탄소(CF4) 및 삼불화메탄(CHF3) 중 적어도 어느 하나를 포함하는, 솔더 범프 구조체의 제조방법.The method according to claim 1,
Wherein the etch comprises at least one of argon (Ar), carbon tetrafluoride (CF 4 ), and trifluoromethane (CHF 3 ). 도전성 패드가 형성된 소자를 준비하는 단계;
상기 도전성 패드 및 상기 소자의 적어도 일부 상에 절연층을 형성하는 단계;
상기 절연층을 식각하여 상기 도전성 패드를 노출시키는 캐비티를 구비하는 절연층 패턴을 형성하는 단계;
상기 도전성 패드 및 상기 절연층 패턴 상의 전면에 UBM층을 형성하는 단계;
상기 UBM층 상에 솔더층을 형성하는 단계;
상기 솔더층에 플라즈마에 의한 디웨팅(dewetting) 처리를 하여 상기 캐비티 하부의 UBM층 상에 솔더 범프를 형성하는 단계; 및
상기 절연층 패턴을 제거하는 단계;
를 포함하는, 솔더 범프 구조체의 제조방법.Preparing an element having a conductive pad formed thereon;
Forming an insulating layer on at least a portion of the conductive pad and the device;
Forming an insulating layer pattern having a cavity for exposing the conductive pad by etching the insulating layer;
Forming a UBM layer on the entire surface of the conductive pad and the insulating layer pattern;
Forming a solder layer on the UBM layer;
Forming a solder bump on the UBM layer under the cavity by dewetting the solder layer by plasma; And
Removing the insulating layer pattern;
Wherein the solder bump structure comprises a plurality of solder bump structures. 제 1 항 내지 제 14 항 중 어느 한 항에 의한 제조방법에 의하여 구현되는, 솔더 범프 구조체.
A solder bump structure, which is implemented by the method of any one of claims 1 to 14.
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