KR101542125B1

KR101542125B1 - Common Data Bus Circuit and Integrated Circuit Including Said Common Data Bus

Info

Publication number: KR101542125B1
Application number: KR1020140141517A
Authority: KR
Inventors: 김영승; 정민철; 남효윤; 이현석
Original assignee: (주)에이디테크놀로지
Priority date: 2014-10-20
Filing date: 2014-10-20
Publication date: 2015-08-06

Abstract

Disclosed are a common data bus circuit and an integrated circuit including the bus circuit thereof. According to the present invention, the common data bus circuit comprises: a common data bus for connecting a plurality of output units and one output end unit; a plurality of output unit drivers provided at the output units, respectively, realized as a 3-state logic that is selectively operated by a separate control signal (EN), and driving a signal of the output units as the common data bus signal; and at least one auxiliary driver, wherein the auxiliary driver senses transition of the common data bus signal in order to pull up or pull down the common data bus signal, such that the transition of the common data bus signal according to an output unit driver which is not selected among the output drivers and a capacitance of the common data bus is not delayed but rapidly performed.

Description

공통 데이터 버스회로 및 그 버스회로를 구비한 집적회로{Common Data Bus Circuit and Integrated Circuit Including Said Common Data Bus}BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a common data bus circuit and an integrated circuit having the bus circuit.

본 발명은 많은 수의 출력부 또는 입력부가 하나의 공통 데이터 버스에 연결되는 공통 데이터 버스 구조에서 메탈 로딩(Metal Loading)과 게이트 로딩(Gate Loading)에 의한 신호의 왜곡을 개선하여, 하나의 공통 데이터 버스에 복수 개의 논리 게이트를 연결할 수 있는 공통 데이터 버스회로 및 그 버스회로를 구비한 집적회로에 관한 것이다.
The present invention improves the distortion of signals due to metal loading and gate loading in a common data bus structure in which a large number of output units or input units are connected to one common data bus, A common data bus circuit capable of connecting a plurality of logic gates to a bus, and an integrated circuit having the bus circuit.

데이터 버스 회로를 포함하는 집적회로들이 점점 더 많은 입력(In) 및 출력(Out) 단부를 가지게 되면서 그만큼 더 많은 입력 및 출력 데이터 버스를 가지게 되고 칩의 사이즈가 커지게 되는 부담을 가지게 된다. 이러한 문제를 해결하기 위하여, '공통 데이터 버스' 구조에 대한 연구가 있어 왔다. The integrated circuits including the data bus circuit have more and more input (In) and output (Out) ends, so that they have more input and output data buses and a burden of increasing the chip size. To solve this problem, there has been a research on a structure of a 'common data bus'.

예컨대, 도 1은 종래의 공통 데이터 버스 회로를 도시한 회로도이다. 도 1을 참조하면, 복수(n, n>1인 자연수) 개의 출력부와 하나의 출력단부가 하나의 공통 데이터 버스(10)에 의해 연결되며, 각각의 출력부와 공통 데이터 버스(10) 사이마다 출력부 드라이버(21, 23, 25)가 마련된다. For example, FIG. 1 is a circuit diagram showing a conventional common data bus circuit. Referring to FIG. 1, a plurality of (n is an integer of n> 1) output units and one output terminal are connected by a common data bus 10, and between each output unit and the common data bus 10 Output drivers 21, 23, and 25 are provided.

복수 개의 출력부가 하나의 데이터 버스(10)를 공용하는 것이므로, 출력부에서 공통 데이터 버스(10)로의 데이터 전달은 선택적으로 이루어진다. 따라서, 출력부 드라이버(21, 23, 25)는 소위 '3-상태 로직(3-State Logic)'으로 구현되어, 제어신호(EN, ENB)에 의해 선택되지 않은 출력부 드라이버는 하이 임피던스(High Impedance)의 상태로 유지된다.Since a plurality of output units share one data bus 10, data transfer from the output unit to the common data bus 10 is selectively performed. Therefore, the output sub-drivers 21, 23 and 25 are implemented as so-called 3-state logic, and the output sub-drivers not selected by the control signals EN and ENB are high impedance Impedance.

도 1의 경우, 동시에 m 개(도 1에서는 96개)의 데이터를 동시에 입력하거나 출력한다고 가정하면, 출력단부나 입력단부의 수가 각각 m 개가 되고, m 개의 출력단부와 m 개의 입력단부 각각에 데이터 버스가 연결되어 전체 m×2 개의 데이터 버스가 배치될 것이다. 그리고 그 각각의 데이터 버스에는 n 개의 출력부와 n 개의 입력부가 연결된 집적회로가 된다. 만약 이러한 구조의 집적회로가 공통 데이터 버스를 사용하지 않을 경우에는, 전체 데이터 버스의 개수는 n×m×2 개가 될 것이고, 입출력단부의 개수도 n×m×2가 될 것이므로 칩 사이즈는 그만큼 더 커지게 되고 회로는 더 복잡해질 것이다. 1, the number of output terminals and the number of input ends is m, and the number of output terminals and the number of input ends are m, respectively. Assuming that m (96 in FIG. 1) So that a total of m x 2 data buses will be arranged. And each data bus is an integrated circuit having n output sections and n input sections. If the integrated circuit of this structure does not use a common data bus, the total number of data buses will be n x m x 2 and the number of input / output ends will be n x m x 2, The circuit will become more complex.

문제는, 집적회로에 따라 칩 사이즈를 고려하여 공통 데이터 버스구조를 채택하더라도, 하나의 데이터 버스(10)에 연결된 출력부의 개수가 수 십개에 이르면 그 데이터 버스(10)의 길이도 수 천㎛ 이상의 긴 형태로 구현될 수 있다. 따라서, 공통 데이터 버스구조를 채택하는 경우라도 길어진 데이터 버스와 그 데이터 버스(10)에 연결된 출력부의 개수에 의해 메탈 로딩(Metal Loading)과 게이트 로딩(Gate Loading)이 상당히 큰 상태로 설계될 수 밖에 없다.The problem is that even if a common data bus structure is adopted in consideration of chip size according to an integrated circuit, if the number of output units connected to one data bus 10 is several tens, the length of the data bus 10 is also several thousand mu m or more And can be implemented in a long form. Therefore, even when adopting the common data bus structure, the metal loading and the gate loading can be designed in a considerably large state by a long data bus and the number of output portions connected to the data bus 10 none.

결국, 하나의 출력부 드라이버가 선택되어 공통 데이터 버스에 신호를 구동할 경우에, 선택되지 않은 출력부 드라이버와 길어진 데이터 버스에 의해 커진 커패시턴스에 의하여 데이터 버스로 전달되는 신호(펄스)는 상승 에지(Edge)나 하강 에지에 상당한 경사가 있게 된다. 결국 데이터 버스에서의 신호 전달이 지연되는 문제가 발생하고 당연히 신호 처리가 매우 어려워질 수 있다.
As a result, when one output driver is selected to drive a signal on the common data bus, the signal (pulse) transferred to the data bus by the capacitance selected by the unselected output driver and the extended data bus is the rising edge Edge) or a falling edge. As a result, there is a problem that the signal transmission on the data bus is delayed, and the signal processing can be very difficult.

본 발명의 목적은, 많은 수의 출력부 또는 입력부가 하나의 공통 데이터 버스에 연결되는 공통 데이터 버스 구조에서 메탈 로딩(Metal Loading)과 게이트 로딩(Gate Loading)에 의한 신호의 왜곡을 개선하여, 하나의 공통 데이터 버스에 복수 개의 논리 게이트를 연결할 수 있는 공통 데이터 버스회로를 제공함에 있다. It is an object of the present invention to improve the distortion of signals by metal loading and gate loading in a common data bus structure in which a large number of output units or input units are connected to one common data bus, And a plurality of logic gates can be connected to the common data bus of the common data bus.

본 발명의 다른 목적은 그 공통 데이터 버스회로를 구비한 집적회로를 제공함에 있다.
It is another object of the present invention to provide an integrated circuit having the common data bus circuit.

상기 목적을 달성하기 위한 본 발명에 따른 공통 데이터 버스회로는 복수 개의 출력부가 공통 데이터 버스를 통해 하나의 출력단부에 연결되는 구조를 가진다. 복수 개의 출력부를 공통 데이터 버스에 연결하기 위하여, 복수 개의 출력부 드라이버가 출력부마다 마련된다. 출력부 드라이버는 별도의 제어신호(EN)에 따라 선택적으로 동작하는 3-상태 로직으로 구현되어 상기 출력부의 신호를 상기 공통 데이터 버스 신호로 구동한다.In order to achieve the above object, a common data bus circuit according to the present invention has a structure in which a plurality of output units are connected to one output terminal through a common data bus. In order to connect a plurality of output units to the common data bus, a plurality of output sub drivers are provided for each output unit. The output driver is implemented as a 3-state logic that selectively operates in accordance with a separate control signal EN to drive the output of the output unit with the common data bus signal.

나아가, 상기 복수 개의 출력부 드라이버 중에서 선택되지 않은 출력부 드라이버와 상기 공통 데이터 버스의 커패시턴스에 따른 상기 공통 데이터 버스 신호가 왜곡되지 않고 신속하게 이루어지도록 하기 위하여, 적어도 하나의 보조 드라이버가 상기 공통 데이터 버스에 연결된다. Furthermore, in order to ensure that the output sub-driver not selected among the plurality of output sub-drivers and the common data bus signal according to the capacitance of the common data bus are quickly and without distortion, at least one auxiliary driver is connected to the common data bus Lt; / RTI >

보조 드라이버는 상기 공통 데이터 버스 신호의 전이(Transition)을 감지하여 상기 공통 데이터 버스 신호를 풀 업(Pull Up) 또는 풀 다운(Pull Down)시킴으로써, 상기 공통 데이터 버스 신호의 전이가 신속하게 이루어지도록 한다. 실시 예에 따라, 상기 보조 드라이버는 상기 출력부 드라이버의 배치 간격으로 상기 출력부 드라이버의 개수만큼 배치하는 것이 바람직하다.The auxiliary driver senses the transition of the common data bus signal and pulls up or pulls down the common data bus signal to rapidly transfer the common data bus signal . According to an embodiment of the present invention, it is preferable that the auxiliary drivers are arranged by the number of the output sub-drivers at an arrangement interval of the output sub-drivers.

상기 공통 데이터 버스를 입력 모드에서의 입력 신호용 데이터 버스로 공용하기 위하여, 공통 데이터 버스에는, 3-상태 로직으로 구현되어, 입력모드에서 별도의 입력단부의 신호를 상기 공통 데이터 버스 신호로 구동하는 입력단부 드라이버를 구비하여, 상기 입력모드에서 상기 공통 데이터 버스 신호를 복수 개의 입력부 중에서 선택된 입력부에게 제공함으로써 상기 공통 데이터 버스가 입출력에 함께 사용될 수 있다. In order to share the common data bus with the data bus for the input signal in the input mode, the common data bus is implemented with a three-state logic, and an input for driving a signal at the other input end in the input mode to the common data bus signal And an end driver for providing the common data bus signal to the input unit selected from the plurality of input units in the input mode, so that the common data bus can be used for input and output.

상기 보조 드라이버는, 상기 공통 데이터 버스 신호를 풀 업시키는 풀 업 트랜지스터; 상기 공통 데이터 버스 신호를 풀 다운시키는 풀 다운 트랜지스터; 및 감지부가 구비된다. 감지부는 상기 공통 데이터 버스 신호의 전이를 감지하여, 논리 로우(Low)에서 논리 하이(High)로의 전이에서는 상기 풀업 트랜지스터를 구동시키고, 논리 하이에서 논리 로우로의 전이에서는 상기 풀 다운 트랜지스터를 구동시킨다. Wherein the auxiliary driver comprises: a pull-up transistor for pulling up the common data bus signal; A pull-down transistor for pulling down the common data bus signal; And a sensing unit. The sensing unit senses the transition of the common data bus signal to drive the pull-up transistor in a transition from a logic low to a logic high and drives the pull-down transistor in a transition from a logic high to a logic low .

상기 감지부는, 상기 공통 데이터 버스 신호의 전이를 감지한 시점으로부터 기 설정된 시간만큼 동작하고, 다음 전이를 감지할 때까지 상기 풀 업 트랜지스터 및 풀 다운 트랜지스터를 오프시킬 수 있다. The sensing unit may operate for a preset time from a point of time when the transition of the common data bus signal is sensed and turn off the pull-up transistor and the pull-down transistor until the next transition is sensed.

구현 예에 따라, 상기 감지부는, 상기 공통 데이버 버스 신호를 입력받는 버퍼; 상기 버퍼의 출력을 상기 설정된 시간 동안 지연시켜 출력하는 지연회로; 상기 지연회로의 출력을 반전시키는 인버터; 상기 공통 데이버 버스 신호와 상기 인버터 출력을 입력받아 상기 기 설정된 시간동안 상기 풀 업 트랜지스터를 구동하는 NAND 게이트; 및 상기 공통 데이버 버스 신호와 상기 인버터 출력을 입력받아 상기 기 설정된 시간동안 상기 풀 다운 트랜지스터를 구동하는 NOR 게이트를 구비할 수 있다. According to an embodiment, the sensing unit comprises: a buffer receiving the common data bus signal; A delay circuit for delaying the output of the buffer for the set time and outputting the delayed output; An inverter for inverting the output of the delay circuit; A NAND gate receiving the common data bus signal and the inverter output and driving the pull-up transistor for the predetermined time; And a NOR gate receiving the common data bus signal and the inverter output and driving the pull-down transistor for the predetermined period of time.

본 발명의 다른 실시 예에 따라, 공통 데이터 버스회로는, 상기 공통 데이버 버스 신호를 래치하여 상기 다음 전이 시점까지 유지하는 래치부를 적어도 하나 포함할 수 있다. According to another embodiment of the present invention, the common data bus circuit may include at least one latch unit that latches the common data bus signal and holds it until the next transition point.

여기서, 상기 버퍼가 상기 공통 데이터 버스의 신호를 반전시키는 제1 인버터와 상기 제1 인버터의 신호를 다시 반전시키는 제2 인버터를 포함하는 경우의 상기 래치부는 다음과 같이 구현될 수 있다. 즉, 래치부는, 상기 제1 인버터의 출력에 의해 스위칭되는 피모스(P-MOS) 트랜지스터와, 상기 제어신호(EN)에 의해 스위칭되는 피모스 트랜지스터와, 상기 NOR 게이트 출력에 의해 스위칭되는 피모스 트랜지스터가 직렬 스위치 형태로 연결되어 상기 공통 데이터 버스의 신호를 풀업시킬 수 있다. 또한, 래치부는 상기 제1 인버터의 출력에 의해 스위칭되는 엔모스(N-MOS) 트랜지스터와, 상기 제어신호(ENB)에 의해 스위칭되는 엔모스 트랜지스터와, 상기 NAND 게이트 출력에 의해 스위칭되는 엔모스 트랜지스터가 직렬 스위치 형태로 연결되어 상기 공통 데이터 버스의 신호를 풀 다운시킬 수 있다.Here, the latch unit in the case where the buffer includes a first inverter for inverting the signal of the common data bus and a second inverter for inverting the signal of the first inverter again may be implemented as follows. That is, the latch unit includes a PMOS transistor that is switched by the output of the first inverter, a PMOS transistor that is switched by the control signal EN, and a PMOS transistor that is switched by the NOR gate output. Transistors may be connected in series to pull up the signal on the common data bus. The latch section includes an N-MOS transistor that is switched by the output of the first inverter, an NMOS transistor that is switched by the control signal ENB, and an NMOS transistor that is switched by the NAND gate output. May be connected in the form of a serial switch to pull down the signal on the common data bus.

본 발명의 또 다른 실시 예에 따르면, 이상의 공통 데이터 버스회로를 구비한 집적회로에도 본 발명이 미친다.
According to still another embodiment of the present invention, the present invention is also applied to an integrated circuit having the above-described common data bus circuit.

본 발명에 따른 공통 데이터 버스회로는 하나의 데이터 버스에 복수 개의 출력부 및 입력부를 연결하여 데이터 출력 및 입력에 공용으로 사용할 수 있다. The common data bus circuit according to the present invention can be commonly used for data output and input by connecting a plurality of output units and input units to one data bus.

이 경우, 출력부 또는 입력부의 개수가 늘어남에 따라 길어진 데이터 버스에 의한 메탈 로딩이나 출력부 또는 입력부의 게이트 로딩의 영향에 불구하고, 본 발명의 데이터 버스는 보조 드라이버를 이용하여 공통 데이터 버스 신호를 그 전이 형태(논리 로우→논리 하이, 또는 그 반대)에 따라 풀 업 또는 풀 다운 시킴으로써 신호가 왜곡되어서 데이터의 라이징 에지(Rising Edge)나 폴링 에지(Falling Edge)에서 신호의 경사가 길어지면서 데이터 전이가 늦어지는 문제를 해결할 수 있다. In this case, as the number of output units or the number of input units increases, regardless of the effect of metal loading by the extended data bus or gate loading of the output unit or the input unit, the data bus of the present invention uses the auxiliary driver to generate the common data bus signal The signal is distorted by pulling up or pulling down according to its transition (logic low → logic high or vice versa), leading to a longer signal slope at the rising edge or falling edge of the data, Can be solved.

나아가, 본 발명의 공통 데이터 버스회로는 별도의 래치부를 구비함으로써, 출력부나 입력부를 제어하는 제어신호가 유지되는 시간과 공통 데이터 버스 신호를 읽어 가는 시간에 오류가 있거나, 그러한 상황이 아니더라도 제어신호가 오프되면서 발생할 수 있는 공통 데이터 버스의 플로팅(Floating) 상태를 차단하여 회로의 동작을 안정시킬 수 있다.
Furthermore, since the common data bus circuit of the present invention is provided with a separate latch portion, there is a possibility that the control signal for controlling the output portion or the input portion is held and the time for reading the common data bus signal is erroneous, The floating state of the common data bus that may occur when the data bus is turned off may be blocked to stabilize the operation of the circuit.

도 1은 종래의 공통 데이터 버스회로,
도 2는 본 발명의 일 실시 예에 따른 공통 데이터 버스회로를 구비한 집적회로,
도 3은 도 2의 공통 데이터 버스회로의 보조 드라이버의 일 예를 도시한 회로도, 그리고
도 4는 도 3의 보조 드라이버를 구비한 공통 데이터 버스회로의 동작 설명에 제공되는 타이밍도이다.1 shows a conventional common data bus circuit,
2 shows an integrated circuit having a common data bus circuit according to an embodiment of the present invention,
3 is a circuit diagram showing an example of an auxiliary driver of the common data bus circuit of FIG. 2, and
4 is a timing diagram provided in the description of the operation of the common data bus circuit having the auxiliary driver of FIG.

이하 도면을 참조하여 본 발명을 더욱 상세히 설명한다.BEST MODE FOR CARRYING OUT THE INVENTION The present invention will be described in more detail with reference to the drawings.

본 발명의 공통 데이터 버스회로는 복수 개의 입력 및 출력 단부를 구비하는 메모리 회로, 디스플레이 구동회로 등과 같은 집적회로에 사용될 수 있다. The common data bus circuit of the present invention can be used in an integrated circuit such as a memory circuit, a display driver circuit, etc. having a plurality of input and output ends.

도 2에는 본 발명의 공통 데이터 버스회로가 적용된 집적회로가 도시되어 있다. 도 2에서는 하나의 출력단부, 하나의 입력단부 및 하나의 공통 데이터 버스회로를 도시하였으나, 종래기술에서 설명한 것처럼, 동시에 m 개의 데이터를 쓰고 읽기 위하여, 도 2의 집적회로 역시 m 개의 출력단부와 입력단부를 구비하고, 도 2에 도시된 회로가 m 개 배치될 수 있다. FIG. 2 shows an integrated circuit to which the common data bus circuit of the present invention is applied. 2 shows one output terminal, one input end and one common data bus circuit, however, as described in the prior art, in order to simultaneously write and read m data, the integrated circuit of FIG. 2 also has m output terminals and input terminals M, and the number of the circuits shown in Fig. 2 may be m.

본 발명의 공통 데이터 버스회로는 하나의 공통 데이터 버스(210)에 복수 개의 출력부(31, 33, 35)가 공통으로 연결되어 있으며, 복수 개의 출력부(31, 33, 35)의 신호가 최종 전달되는 하나의 출력단부(51)가 연결된다. 각 출력부(31, 33, 35)에는 별도의 제어신호(EN1/ENB1, EN2/ENB2 또는 EN3/ENB3)에 따라 선택적으로 동작하여 3-상태(3-State)의 신호 형태로 출력부(31, 33, 35)의 출력을 공통 데이터 버스(210)에게 제공하는 출력부 드라이버(21a, 23a, 25a)가 마련된다.In the common data bus circuit of the present invention, a plurality of output units 31, 33, and 35 are commonly connected to one common data bus 210, and signals of the plurality of output units 31, 33, One output end portion 51 to be transmitted is connected. The output units 31, 33, and 35 selectively operate according to separate control signals EN1 / ENB1, EN2 / ENB2, or EN3 / ENB3 to output signals in a 3- 23a, and 25a for providing the outputs of the data buses 33, 35 to the common data bus 210 are provided.

또한, 본 발명의 공통 데이터 버스(210)에는 적어도 하나의 보조 드라이버가 연결된다. 출력부 드라이버(21a, 23a, 25a)는 출력부(31, 33, 35)의 신호를 공통 데이터 버스(210)에 전달하는 것이므로 출력부(31, 33, 35)의 개수만큼 설치되어야 하지만, 보조 드라이버와 아래에서 설명하는 래치부는 설계 사양에 따라 하나를 설치할 수도 있고, 출력부(31, 33, 35)의 개수만큼 설치할 수도 있으며, 정확히는 그 수에 제한이 없다. Also, at least one auxiliary driver is connected to the common data bus 210 of the present invention. Since the output section drivers 21a, 23a and 25a transmit the signals of the output sections 31, 33 and 35 to the common data bus 210, they must be installed as many as the output sections 31, 33 and 35, The driver and the latch unit described below may be provided according to the design specification, or may be provided by the number of the output units 31, 33, and 35, and there is no limit to the number of the latch units.

출력부 드라이버(21a, 23a, 25a)의 각각의 동작에는 동일한 설명이 적용될 수 있고, 보조 드라이버(231, 233, 235)의 각각의 동작에도 동일한 설명이 적용될 수 있으므로, 이하에서는 설명의 편리를 위해, 제1 출력부 드라이버(21a), 제1 출력부(31), 제1 보조 드라이버(231)의 동작을 중심으로 설명한다. The same description can be applied to the operation of each of the output section drivers 21a, 23a and 25a and the same description can be applied to the operation of each of the subsidiary drivers 231, 233 and 235. Therefore, The first output driver 21a, the first output unit 31, and the first auxiliary driver 231 will be mainly described.

제1 출력부 드라이버(21a)는 3-상태 로직(3-State Logic)으로 구현되어, 논리 하이(High, 1), 논리 로우(Low, 0) 및 하이 임피던스(High Impedance) 중 하나의 신호를 공통 데이터 버스(210)의 신호(이하, '공통 데이터 버스 신호'라 함)로 구동한다. 출력부 드라이버(21a)는 선택적으로 동작하므로, 제1 출력부 드라이버(21a)가 동작 중일 때 다른 출력부 드라이버(23a, 25a)는 하이 임피던스 상태로 유지된다. 종래기술에서 설명한 바와 같이, 공통 데이터 버스(210)가 상당히 길어지거나 하나의 공통 데이터 버스(210)에 연결된 출력부(31, 33, 35)의 개수가 많을 경우에, 공통 데이터 버스(210)나 출력부 드라이버(21a, 23a, 25a)에 의한 로딩이 커짐에 따라 공통 데이터 버스 신호의 왜곡이 발생할 수 있는 상황이 된다. The first output sub-driver 21a is implemented as a 3-state logic so that one of a logic high (High), a logic low (Low), and a high impedance (High Impedance) And is driven by a signal of the common data bus 210 (hereinafter referred to as a 'common data bus signal'). Since the output section driver 21a selectively operates, when the first output section driver 21a is in operation, the other output section drivers 23a and 25a are maintained in the high impedance state. As described in the related art, when the common data bus 210 is considerably long or the number of output units 31, 33, and 35 connected to one common data bus 210 is large, As the loading by the output driver (21a, 23a, 25a) increases, the common data bus signal may be distorted.

제1 보조 드라이버(231)는 공통 데이터 버스(210)에 연결되며, 공통 데이터 버스 신호의 전이(Transition)을 감지하여 공통 데이터 버스 신호를 풀 업(Pull Up) 또는 풀 다운(Pull Down)시킨다. 이를 통해, 제1 보조 드라이버(231)는 공통 데이터 버스 신호가 복수 개의 출력부 드라이버(21a, 23a, 25a) 중에서 선택되지 않은 출력부 드라이버와 공통 데이터 버스(210)의 커패시턴스에 따라 왜곡되는 것을 방지한다. 다시 말해, 공통 데이터 버스 신호 펄스의 라이징 에지(Rising Edge) 또는 폴링 에지(Falling Edge)가 과도한 경사를 가지게 되는 것을 차단하여 공통 데이터 버스 신호의 전이가 지연되지 않고 신속하게 이루어지도록 한다. The first auxiliary driver 231 is connected to the common data bus 210 and senses the transition of the common data bus signal to pull up or pull down the common data bus signal. Accordingly, the first auxiliary driver 231 prevents the common data bus signal from being distorted according to the capacitance of the output sub driver and the common data bus 210 that are not selected among the plurality of output sub drivers 21a, 23a, and 25a do. In other words, the rising edge or the falling edge of the common data bus signal pulse is prevented from having excessive inclination, so that the transfer of the common data bus signal is performed quickly without delay.

앞서 설명한 바와 같이, 보조 드라이버는 적어도 하나 이상 설치될 수 있으며, 예를 들어 종래의 출력부 드라이버(21)의 사이즈를 본 발명의 제1 출력부 드라이버(21a)와 제1 보조 드라이버(231)의 공간으로 나누어 배치함으로써, 도 2에서처럼 출력부 드라이버(21a, 23a, 25a)의 배치 간격으로 출력부 드라이버(21a, 23a, 25a)의 개수만큼 배치하는 것이 바람직할 수 있다. As described above, at least one auxiliary driver may be installed. For example, the size of the conventional output driver 21 may be set to be smaller than that of the first output driver 21a and the first auxiliary driver 231 of the present invention. It may be preferable to arrange the output driver drivers 21a, 23a and 25a as many as the number of the output driver drivers 21a, 23a and 25a by arranging the output driver drivers 21a, 23a and 25a as shown in Fig.

도 3을 참조하면, 제1 보조 드라이버(231)는 공통 데이터 버스 신호를 풀 업시키는 풀 업 트랜지스터, 공통 데이터 버스 신호를 풀 다운시키는 풀 다운 트랜지스터 및 감지부(301)를 포함한다. 도 3에서, 풀 업 트랜지스터는 제1 피모스(P-MOS) 트랜지스터(Q1)가 사용되고, 풀 다운 트랜지스터로는 제1 엔모스(N-MOS) 트랜지스터(Q2)가 사용되었다. Referring to FIG. 3, the first auxiliary driver 231 includes a pull-up transistor for pulling up the common data bus signal, a pull-down transistor for pulling down the common data bus signal, and a sensing unit 301. 3, a first PMOS transistor Q1 is used as the pull-up transistor and a first NMOS transistor Q2 is used as the pull-down transistor.

감지부(301)는 공통 데이터 버스 신호의 전이를 감지하여, 논리 로우(Low)에서 논리 하이(High)로의 전이에서는 제1 피모스 트랜지스터(Q1)를 구동시키고, 논리 하이에서 논리 로우로의 전이에서는 제1 엔모스 트랜지스터(Q2)를 구동시킨다. 이때, 감지부(301)는 공통 데이터 버스 신호의 전이를 감지한 시점으로부터 기 설정된 지연 시간(d)만큼 동작하고 다음 전이를 감지할 때까지 제1 피모스 트랜지스터(Q1) 및 제1 엔모스 트랜지스터(Q2)를 오프시킨다. The sensing unit 301 senses the transition of the common data bus signal and drives the first PMOS transistor Q1 in a transition from a logic low to a logic high and makes a transition from a logic high to a logic low The first NMOS transistor Q2 is driven. At this time, the sensing unit 301 operates for a predetermined delay time d from the point of time when the transition of the common data bus signal is sensed, and the first PMOS transistor Q1 and the first NMOS transistor Q2 (Q2) is turned off.

지연시간(d)의 크기는 공통 데이터 버스(210)의 길이와 공통 데이터 버스(210)에 연결된 출력부 드라이버(21a)(경우에 따라서 아래에서 설명한 입력부 드라이버의 수를 포함)에 의해 발생하는 공통 데이터 버스 신호의 왜곡 정도에 따라 정하되, 당연히 공통 데이터 버스 신호보다 짧게 정해져야 하며, 제어신호(EN1, ENB1)보다 길어질 필요는 없다. The size of the delay time d depends on the length of the common data bus 210 and the size of the common data bus 210 that is generated by the output driver 21a (including the number of input driver units described below, It is naturally determined according to the degree of distortion of the data bus signal, but it is naturally required to be shorter than the common data bus signal and need not be longer than the control signals EN1 and ENB1.

이러한 지연 시간(d)의 설정을 위하여, 감지부(301)는 제1 인버터(U1)와 제2 인버터(U2)를 구비하여 공통 데이버 버스 신호를 입력받는 버퍼(U1, U2), 버퍼(U1, U2)의 출력을 지연시간(d) 만큼 지연시켜 출력하는 지연회로(303), 지연회로(303)의 출력을 반전시킨 지연신호(a)를 출력하는 제3 인버터(U3), NAND 게이트(U4) 및 NOR 게이트(U5)를 포함한다. In order to set the delay time d, the sensing unit 301 includes buffers U1 and U2 having a first inverter U1 and a second inverter U2 and receiving a common data bus signal, a buffer A third inverter U3 for outputting a delay signal a obtained by inverting the output of the delay circuit 303 and a third inverter U3 for outputting the delayed signal a by inverting the output of the delay circuit 303, (U4) and a NOR gate (U5).

NAND 게이트(U4)는 제2 인버터(U2)의 출력과 제3 인버터(U3)의 출력인 지연신호(a)를 입력받아 NAND 연산한 제1 펄스(b)를 출력하게 되며, 제1 펄스(b)는 논리 로우에서 논리 하이로 공통 데이터 버스 신호의 전이가 감지되는 시점부터 지연시간(d) 동안 논리 로우를 유지함으로써, 지연시간(d)동안 제1 피모스 트랜지스터(Q1)를 구동시켜 공통 데이터 버스 신호를 풀업시키고 신호의 전이를 지원한다. The NAND gate U4 receives the output of the second inverter U2 and the delay signal a that is the output of the third inverter U3 and outputs a first pulse b obtained by NANDing the output of the third inverter U3. b drives the first PMOS transistor Q1 during the delay time d by maintaining a logical low during the delay time d from the time when the transition of the common data bus signal is sensed from the logic low to the logic high, It pulls up the data bus signal and supports the transition of the signal.

NOR 게이트(U5)는 제2 인버터(U2)의 출력과 제3 인버터(U3)의 출력을 입력받아 NOR 연산한 제2 펄스(c)를 출력하게 되며, 제2 펄스(c)는 논리 하이에서 논리 로우로 공통 데이터 버스 신호의 전이가 감지되는 시점부터 지연시간(d) 동안 논리 하이를 유지함으로써, 지연시간(d)동안 제1 엔모스 트랜지스터(Q2)를 구동시켜 공통 데이터 버스 신호를 풀 다운시키고 신호의 전이를 지원한다.
The NOR gate U5 receives the output of the second inverter U2 and the output of the third inverter U3 and outputs a second pulse c obtained by NORing the second pulse c. The first NMOS transistor Q2 is driven during the delay time d by holding the logic high during the delay time d from the time when the transition of the common data bus signal is detected at the logic low to pull down the common data bus signal And supports the transition of the signal.

이하에서는 도 4를 참조하여, 제1 보조 드라이버(231)의 동작 설명을 중심으로 공통 데이터 버스(210)의 동작을 설명한다. 설명의 편리를 위해, 복수 개의 출력부 드라이버(21a) 중에서 제1 출력부 드라이버(21a)가 제1 제어신호(EN1, ENB1)가 동작하는 경우를 설명한다. Hereinafter, the operation of the common data bus 210 will be described with reference to an operation description of the first auxiliary driver 231 with reference to FIG. A description will be given of the case where the first output driver 21a among the plurality of output driver 21a operates the first control signals EN1 and ENB1.

설명의 편리를 위해, n 개의 출력부 드라이버(21a, 23a, 25a)와 n 개의 보조 드라이버(231, 233, 235)가 하나의 공통 데이터 버스(210)에 연결되어 있다고 가정한다. 그 중에서 제1 출력부 드라이버(21a)가 t1 시점에서 제1 제어신호(EN1, ENB1)에 의해 동작하고, 제2 출력부 드라이버(23a)가 t2 시점에서 제2 제어신호(EN2, ENB2)에 의해 동작하는 경우를 설명한다. 우선, t1 시점에서, 제1 제어신호(EN1, ENB1)가 동작하여 제1 출력부 드라이버(21a)가 제1 출력부(31)의 신호를 공통 데이터 버스(210)에게 제공한다. 도 4에서 t1 시점의 제1 출력부(31)의 신호는 논리 하이가 되므로, 공통 데이터 버스 신호도 논리 로우에서 논리 하이로 전이된다. 다시 t2 시점에서는 제2 출력부 드라이버(23a)가 동작하여 공통 데이터 버스 신호를 다시 논리 하이에서 논리 로우로 구동한다. For convenience of explanation, it is assumed that n output driver 21a, 23a, 25a and n auxiliary driver 231, 233, 235 are connected to one common data bus 210. [ The first output sub driver 21a operates at the time t1 by the first control signals EN1 and ENB1 and the second output sub driver 23a receives the second control signals EN2 and ENB2 at the time t2 A case in which the operation is performed by the user is explained. First, at time t1, the first control signals EN1 and ENB1 operate and the first output sub-driver 21a provides the signal of the first output unit 31 to the common data bus 210. [ In FIG. 4, the signal at the first output 31 at the time t1 becomes logic high, so that the common data bus signal also transitions from logic low to logic high. At the time t2 again, the second output sub driver 23a operates to drive the common data bus signal again from logic high to logic low.

따라서, t1 시점이 되면, 제3 인버터(U3)는 제1 인버터(U1)와 제2 인버터(U2)에 의해 버퍼링되었다가 지연회로(303)에서 지연시간(d) 만큼 지연된 신호를 다시 반전시켜, 지연 신호(a)를 NAND 게이트(U4)와 NOR 게이트(U5)로 출력한다. Therefore, at the time t1, the third inverter U3 is buffered by the first inverter U1 and the second inverter U2, and the signal delayed by the delay time d is again inverted by the delay circuit 303 , And outputs the delay signal (a) to the NAND gate U4 and the NOR gate U5.

NAND 게이트(U4)의 출력인 제1 펄스(b)는 논리 로우에서 논리 하이로 공통 데이터 버스 신호의 전이가 감지되는 t1 부터 지연시간(d) 동안 논리 로우를 유지함으로써, 지연시간(d) 동안 제1 피모스 트랜지스터(Q1)를 턴 온시켜 공통 데이터 버스 신호를 풀 업시킨다. 따라서, 공통 데이터 버스 내에 존재하는 메탈 로딩 및 게이트 로딩의 효과가 제거되고 공통 데이터 버스 신호의 왜곡도 발생하지 않는다. 이때, NOR 게이트(U5)의 출력인 제2 펄스(c)는 논리 로우를 유지하므로, 제1 엔모드 트랜지스터(Q2)가 턴온되지 못한다. The first pulse b, which is the output of the NAND gate U4, maintains a logic low during the delay time d from t1 when the transition of the common data bus signal from the logic low to the logic high is sensed, The first PMOS transistor Q1 is turned on to pull up the common data bus signal. Thus, the effects of metal loading and gate loading present in the common data bus are eliminated, and no distortion of the common data bus signal occurs. At this time, the second pulse c, which is the output of the NOR gate U5, maintains a logic low, so that the first n-mode transistor Q2 can not be turned on.

t1에서 t2 동안, n개 보조 드라이버(231, 233, 235)의 동작은 위에서 설명한 제1 보조 드라이버(231)와 동일하게 이루어진다. 제1 출력부 드라이버(21a)로부터 제일 멀리 배치된 제n 보조 드라이버(235)의 경우 공통 데이터 버스의 감지 시점에서 차이가 발생할 수 있으나 그 시점에서 공통 데이터 버스 신호의 전이를 지원하게 되며, 보조 드라이버의 역할이 바로 그러한 문제를 해결하는 것이다. 제1 출력부 드라이버(21a) 이외의 다른 출력부 드라이버는 하이 임피던스 상태에 있는 것이다. During t1 to t2, the operations of the n auxiliary drivers 231, 233, and 235 are the same as those of the first auxiliary driver 231 described above. In the case of the n-th auxiliary driver 235 disposed farthest from the first output sub-driver 21a, a difference may occur at the detection timing of the common data bus, but the transition of the common data bus signal is supported at that point, The role of this is to solve the problem. The output sub driver other than the first output sub driver 21a is in the high impedance state.

t2 시점이 되면, 제1 출력부 드라이버(21a)는 다시 하이 임피던스 상태로 돌아가고, 제2 출력부 드라이버(23a)가 동작하여 공통 데이터 버스 신호도 논리 하이에서 논리 로우로 구동된다. NOR 게이트(U5)의 출력인 제2 펄스(c)는 논리 하이에서 논리 로우로 공통 데이터 버스 신호의 전이가 감지되는 t2 부터 지연시간(d) 동안 논리 하이를 유지함으로써, 공통 데이터 버스 신호가 논리 하이에서 논리 로우로 전이할 때에 제1 엔모스 트랜지스터(Q2)를 턴 온시켜 공통 데이터 버스 신호를 풀 다운시킨다. 마찬가지로, 공통 데이터 버스 내에 존재하는 메탈 로딩 및 게이트 로딩의 효과가 제거되고 공통 데이터 버스 신호의 왜곡도 발생하지 않는다. 이때, NAND 게이트(U4)의 출력인 제1 펄스(b)는 논리 하이를 유지하므로, 제1 피모스 트랜지스터(Q1)가 턴 온되지 못한다.
At time t2, the first output sub driver 21a returns to the high impedance state, and the second output sub driver 23a operates to drive the common data bus signal also from logic high to logic low. The second pulse c, which is the output of the NOR gate U5, maintains a logic high during the delay time d from t2 when the transition of the common data bus signal from the logic high to the logic low is sensed, The first NMOS transistor Q2 is turned on to pull down the common data bus signal when transitioning from high to logic low. Likewise, the effects of metal loading and gate loading present in the common data bus are eliminated and no distortion of the common data bus signal occurs. At this time, the first pulse b, which is the output of the NAND gate U4, maintains a logic high, so that the first PMOS transistor Q1 is not turned on.

<실시 예: 입력 데이터용 데이터 버스와의 공용>&Lt; Embodiment: Common with Data Bus for Input Data >

도 2에 도시된 것처럼, 실시 예에 따라, 공통 데이터 버스(210)는 입력부(71, 73, 75)와 입력단부(53)를 연결하기 위한 입력 신호용 데이터 버스로 공용될 수 있다. 이를 위해, 공통 데이터 버스(210)에는 3-상태 로직으로 구현되어, 입력모드에서 별도의 입력단부(53)의 신호를 공통 데이터 버스 신호로 구동하는 입력단부 드라이버(251)가 연결된다. 2, according to an embodiment, the common data bus 210 may be shared by a data bus for an input signal for connecting the input section 71, 73, 75 and the input end section 53. FIG. To this end, the common data bus 210 is implemented as a three-state logic and connected to an input end driver 251 which drives the signal at the other input end 53 in the input mode as a common data bus signal.

입력모드에서, 복수 개의 입력부(71, 73, 75)는 공통 데이터 버스 신호를 선택적으로 전달받게 됨으로써 공통 데이터 버스(210)는 입출력에 공용으로 사용된다. In the input mode, the plurality of input units 71, 73, and 75 receive the common data bus signal selectively, so that the common data bus 210 is commonly used for input and output.

입력단부 드라이버(251)가 공통 데이터 버스 신호를 구동할 경우에도, 보조 드라이버(231, 233, 235)의 동작은 앞에서 설명한 바와 동일하다. 즉, 공통 데이터 버스 신호의 전이를 감지하고, 그 전이 형태에 따라 공통 데이터 버스 신호를 풀 업시키거나 풀 다운 시킴으로써 공통 데이터 버스(210) 상의 입력 데이터의 왜곡을 방지한다.
Even when the input end driver 251 drives the common data bus signal, the operations of the auxiliary drivers 231, 233, and 235 are the same as those described above. That is, it senses the transition of the common data bus signal and prevents distortion of the input data on the common data bus 210 by pulling up or pulling down the common data bus signal according to the transition.

<실시 예: 래치부>&Lt; Embodiment: Latch part >

통상 설계자들은 제어신호(EN, ENB)가 유지되어 출력부 드라이버(21a)가 공통 데이터 버스(210)에 공통 데이터 버스 신호를 구동하는 동안 출력단부(51)에서 공통 데이터 버스 신호를 읽어가도록 설계한다. 다만, 제어신호(EN1/ENB1, EN2/ENB2 또는 EN3/ENB3)가 유지되는 시간과 공통 데이터 버스 신호를 읽어 가는 시간이 오류가 있거나, 그러한 상황이 아니더라도 제어신호(EN1/ENB1, EN2/ENB2, EN3/ENB3)가 모두 오프되면 공통 데이터 버스(210)가 플로팅(Floating) 상태가 되는데 이러한 상태가 바람직하지 않을 수 있다. 이러한 상황을 해결하기 위하여, 본 발명의 공통 데이터 버스(210)에는 적어도 하나의 래치부(310)를 구비하여, 공통 데이터 버스 신호의 전이와 다음 전이 사이 동안에 공통 데이터 버스 신호를 래치하여 논리 하이 또는 논리 로우 중 하나의 상태를 유지하도록 설계할 수 있다. The designers usually design the control signal EN and ENB to be held so that the output section driver 21a reads the common data bus signal at the output terminal 51 while driving the common data bus signal to the common data bus 210 . EN2, EN2, EN3, EN3, EN3, EN3, EN3, EN3, EN3, EN3, EN3 / ENB3 are all off, the common data bus 210 is in a floating state, which may be undesirable. In order to solve this situation, the common data bus 210 of the present invention is provided with at least one latch unit 310 to latch the common data bus signal during the transition of the common data bus signal and the next transition, It can be designed to maintain one of the logic low states.

래치부(310)는 공통 데이버 버스 신호를 래치하여 다음 전이 시점까지 해당 공통 데이터 버스 신호를 유지한다. 이후에, 래치부(310)는 공통 데이버 버스 신호가 새로운 출력부 드라이버(21a)에 의해 새로운 값으로 구동될 때에 다시 플로팅(Floating)되는 것이 바람직하다. 이를 위해 래치부는 래치 시점을 결정하기 위한 소정의 래치부-제어신호를 이용할 수 있다. 당연히 전체 래치부에 공용으로 사용될 래치부-제어신호를 별도로 구비하여도 좋고, 기존의 제어신호(ENB1, EN2/ENB2 또는 EN3/ENB3)를 사용하여도 충분하다. 다만, 래치부(310)는 출력부 드라이버(21a, 23a, 25a)의 구동능력보다 작게 구현하여 출력부 드라이버(21a, 23a, 25a)가 공통 데이터 버스 신호를 구동할 때 래치부(310)가 방해되지 않는 것이 중요하다. The latch unit 310 latches the common data bus signal and holds the common data bus signal until the next transition point. Thereafter, the latch unit 310 is preferably floated again when the common data bus signal is driven to a new value by the new output driver 21a. To this end, the latch unit may use a predetermined latch unit-control signal for determining the latch time point. Naturally, the latch portion-control signal to be commonly used for the entire latch portion may be separately provided, or the conventional control signals ENB1, EN2 / ENB2, or EN3 / ENB3 may suffice. The latch unit 310 is implemented to be smaller than the driving capacities of the output unit drivers 21a, 23a and 25a so that when the output unit drivers 21a, 23a and 25a drive the common data bus signal, the latch unit 310 It is important not to be disturbed.

도 3의 실시 예는 기존의 제어신호(ENB1, EN2/ENB2 또는 EN3/ENB3)를 사용하여 제어신호(ENB1, EN2/ENB2 또는 EN3/ENB3)가 오프된 때에 래치하는 예로서, 래치부(310)에 의해 출력부 드라이버(21a, 23a, 25a)의 동작이 방해되는 것을 최소화한다. 3 is an example of latching when the control signals ENB1, EN2 / ENB2 or EN3 / ENB3 are turned off using the conventional control signals ENB1, EN2 / ENB2 or EN3 / ENB3, , The operation of the output sub-drivers 21a, 23a, 25a is minimized.

도 3의 래치부(310)는, 제1 인버터(U1)의 출력에 의해 스위칭되는 제2 피모스 트랜지스터(Q3)와, 제1-1 제어신호(EN1)에 의해 스위칭되는 제3 피모스 트랜지스터(Q4)와, NOR 게이트(U5)에서 출력되는 제2 펄스(c)에 의해 스위칭되는 제4 피모스 트랜지스터(Q5)가 직렬 스위치 형태로 연결되어 공통 데이터 버스 신호를 풀 업시킨다. 3 includes a second PMOS transistor Q3 switched by the output of the first inverter U1 and a third PMOS transistor Q3 switched by the first control signal EN1. The fourth PMOS transistor Q5 switched by the second pulse c outputted from the NOR gate U5 is connected in the form of a serial switch to pull up the common data bus signal.

공통 데이터 버스 신호가 논리 로우에서 논리 하이로 전이하면, 제1 인버터(U1)의 출력과 제2 펄스(c)는 논리 로우가 되어 제2 피모스 트랜지스터(Q3)와 제4 피모스 트랜지스터(Q5)가 턴 온된다. 그러나, 제3 피모스 트랜지스터(Q4)는 제1-1 제어신호(EN1)가 논리 하이를 유지하는 동안은 턴 오프되므로, 공통 데이터 버스 신호를 풀 업시킬 수 없다. 따라서, 제2 내지 제4 피모스 트랜지스터(Q3~Q5)에 의한 직렬 스위치는 제1-1 제어신호(EN1)가 오프되는 시점에서 모두 턴 온되어 공통 데이버 버스 신호를 래치하게 된다. When the common data bus signal transitions from a logic low to a logic high, the output of the first inverter U1 and the second pulse c become logic low, causing the second and third PMOS transistors Q3 and Q5 ) Is turned on. However, since the third PMOS transistor Q4 is turned off while the 1-1 control signal EN1 is held at logic high, the common data bus signal can not be pulled up. Therefore, the serial switch by the second to fourth PMOS transistors Q3 to Q5 is turned on at the time when the 1-1 control signal EN1 is turned off to latch the common data bus signal.

공통 데이터 버스 신호가 논리 로우에서 논리 하이로 전이하는 과정에서, 제 1 인버터(U1)의 출력이 논리 로우가 되기 이 전에는 제3 엔모스 트랜지스터(Q7)가 제1-2 제어신호(ENB1)에 의해 턴 오프되고, 제 1 인버터(U1)의 출력이 논리 로우가 된 이후에는 제4 엔모스 트랜지스터(Q8)가 오프되므로, 제2 내지 제4 엔모스 트랜지스터(Q6 ~ Q8) 직렬 스위치에 의한 공통 데이버 버스 신호의 풀 다운이 발생하지 않는다. In the process of the transition of the common data bus signal from the logic low to the logic high, the third NMOS transistor Q7 is set to the first control signal ENB1 before the output of the first inverter U1 becomes logic low And the fourth NMOS transistor Q8 is turned off after the output of the first inverter U1 becomes a logic low. Therefore, the second to fourth NMOS transistors Q6 to Q8 No pull-down of the data bus signal occurs.

또한, 래치부(310)는 제1 인버터(U1)의 출력에 의해 스위칭되는 제4 엔모스 트랜지스터(Q8)와, 제1-2 제어신호(ENB1)에 의해 스위칭되는 제3 엔모스 트랜지스터(Q7)와, NAND 게이트(U4)에서 출력되는 제1 펄스(b)에 의해 스위칭되는 제2 엔모스 트랜지스터(Q6)가 직렬 스위치 형태로 연결되어 공통 데이터 버스의 신호를 풀 다운시킨다. The latch unit 310 includes a fourth NMOS transistor Q8 that is switched by the output of the first inverter U1 and a third NMOS transistor Q7 that is switched by the first and second control signals ENB1, And a second NMOS transistor Q6 switched by the first pulse b outputted from the NAND gate U4 are connected in the form of a serial switch to pull down the signal on the common data bus.

공통 데이터 버스 신호가 논리 하이에서 논리 로우로 전이하면, 제1 인버터(U1)의 출력과 제1 펄스(b)는 논리 하이가 되어 제4 엔모스 트랜지스터(Q8)와 제2 엔모스 트랜지스터(Q6)가 턴 온된다. 그러나, 제3 엔모스 트랜지스터(Q7)는 제1-2 제어신호(ENB1)가 논리 로우를 유지하는 동안은 턴 오프되므로, 공통 데이터 버스 신호를 풀 다운시킬 수 없다. 따라서, 제2 내지 제4 엔모스 트랜지스터(Q6 ~ Q8)에 의한 직렬 스위치는 제1-2 제어신호(ENB)가 오프되는 시점에서 모두 턴 온되어 공통 데이버 버스 신호를 래치하게 된다. When the common data bus signal transitions from a logic high to a logic low, the output of the first inverter U1 and the first pulse b become logic high, causing the fourth and sixth NMOS transistors Q8 and Q6 ) Is turned on. However, since the third NMOS transistor Q7 is turned off while the 1-2 control signal ENB1 maintains the logic low, the common data bus signal can not be pulled down. Therefore, the serial switch by the second to fourth NMOS transistors Q6 to Q8 is turned on at the time when the 1-2 control signal ENB is turned off to latch the common data bus signal.

공통 데이터 버스 신호가 논리 하이에서 논리 로우로 전이하는 과정에서, 제 1 인버터(U1)의 출력이 논리 하이가 되기 전에는 제3 피모스 트랜지스터(Q4)가 제1-1 제어신호(EN1)에 의해 턴 오프되고, 제 1 인버터(U1)의 출력이 논리 하이가 된 이후에는 제2 피모스 트랜지스터(Q3)가 오프되므로, 제2 내지 제4 피모스 트랜지스터(Q3~Q5)의 직렬 스위치에 의한 공통 데이버 버스 신호의 풀 업이 발생하지 않는다. In the process in which the common data bus signal transits from the logic high to the logic low, the third PMOS transistor Q4 is controlled by the 1-1 control signal EN1 until the output of the first inverter U1 becomes logic high Since the second PMOS transistor Q3 is turned off after the output of the first inverter U1 turns to logic high, the common resistance of the second to fourth PMOS transistors Q3 to Q5 No pull-up of the data bus signal occurs.

앞서 설명한 바와 같이, 래치부는 공통 데이터 버스 내에 적어도 하나가 설치되면 족하지만, 복수 개를 구비할 수도 있다. 복수 개의 래치부를 구비한 경우, 별도의 공용 래치부-제어신호를 구비하였다면, 복수 개 래치부의 동작은 모두 동일하며 위의 동작으로 설명될 것이다. As described above, at least one latch unit may be provided in the common data bus, but a plurality of latch units may be provided. If a plurality of latch portions are provided and a separate common latch portion-control signal is provided, the operations of the plurality of latch portions are all the same and will be described by the above operation.

그러나, 도 3의 실시 예는 제어신호(EN1/ENB1, EN2/ENB2 또는 EN3/ENB3)를 받아야 하므로, 모든 출력부 드라이버(21a, 23a, 25a)마다 설치되는 구성이다. 이때, 선택되지 않은 래치부는 보조 드라이버(231)의 출력 신호(특히, 제1 펄스 및 제2 펄스)에 의해서 공통 데이터 버스 신호를 풀 업 또는 풀 다운 시킴으로써 선택된 래치부의 동작과 충돌되지 않는다. However, since the embodiment of FIG. 3 needs to receive the control signals EN1 / ENB1, EN2 / ENB2 or EN3 / ENB3, it is provided for every output driver 21a, 23a, 25a. At this time, the unselected latch portion does not collide with the operation of the selected latch portion by pulling up or pulling down the common data bus signal by the output signals of the auxiliary driver 231 (particularly, the first pulse and the second pulse).

예컨대, 제1 출력부 드라이버(21a)가 선택되지 못하여 래치부(310)에 제어신호(EN1, ENB1)가 제공되지 않는 경우를 가정해 보자. 공통 데이터 버스 신호가 논리 하이에서 논리 로우로 전이할 때는, 풀 업을 유지하던 래치부(310)는 제4 피모스 트랜지스터(Q5)가 유지시간(d) 동안 턴 오프되면서 풀 업이 종료됨으로써 공통 데이터 버스 신호의 전이와 충돌하지 않는다. 반대로 공통 데이터 버스 신호가 논리 로우에서 논리 하이로 전이할 때는, 풀 다운을 유지하던 래치부(310)는 제2 엔모스 트랜지스터(Q6)가 유지시간(d) 동안 턴 오프되어 풀 다운이 종료된다. 따라서 공통 데이터 버스 신호의 전이와 충돌하지 않게 된다.
For example, assume that the first output sub driver 21a is not selected and the control signals EN1 and ENB1 are not provided to the latch unit 310. [ When the common data bus signal transits from the logic high to the logic low, the latch unit 310 which has maintained the pull-up ends the pull-up while the fourth PMOS transistor Q5 is turned off for the holding time d, Does not collide with the transition of the data bus signal. On the other hand, when the common data bus signal transits from the logic low to the logic high, the latch unit 310 which has kept the pull down is turned off during the holding time d for the second NMOS transistor Q6 to terminate the pull down . So that it does not collide with the transition of the common data bus signal.

이러한 상황은 입력단부 드라이버(251)가 동작하는 경우에도 마찬가지이다.
This situation is also true when the input end driver 251 is operated.

이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안 될 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is clearly understood that the same is by way of illustration and example only and is not to be construed as limiting the scope of the invention as defined by the appended claims. It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the present invention.

Claims

복수 개의 출력부와 하나의 출력단부를 연결하는 공통 데이터 버스;
상기 복수 개의 출력부마다 마련되고, 별도의 제어신호(EN, ENB)에 따라 선택적으로 동작하는 3-상태 로직으로 구현되어 상기 출력부의 신호를 상기 공통 데이터 버스 신호로 구동하는 복수 개의 출력부 드라이버; 및
상기 공통 데이터 버스 신호의 전이(Transition)을 감지하여 상기 공통 데이터 버스 신호를 풀 업(Pull Up) 또는 풀 다운(Pull Down)시킴으로써, 상기 복수 개의 출력부 드라이버 중에서 선택되지 않은 출력부 드라이버와 상기 공통 데이터 버스의 커패시턴스에 따른 상기 공통 데이터 버스 신호의 전이가 지연되지 않고 신속하게 이루어지도록 하는 적어도 하나의 보조 드라이버를 구비하는 것을 특징으로 하는 공통 데이터 버스회로.
A common data bus connecting a plurality of output units and one output terminal;
A plurality of output sub-drivers provided in each of the plurality of output units and implemented as three-state logic selectively operating according to separate control signals (EN, ENB) to drive signals of the output unit with the common data bus signals; And
And an output driver driver for selecting either one of the plurality of output driver drivers and the common driver circuit among the plurality of output driver drivers by pulling up or pulling down the common data bus signal by sensing a transition of the common data bus signal. And at least one auxiliary driver for causing the transfer of the common data bus signal according to the capacitance of the data bus to be performed quickly without delay.

제1항에 있어서,
상기 보조 드라이버는 상기 출력부 드라이버의 배치 간격으로 상기 출력부 드라이버의 개수만큼 배치하는 것을 특징으로 하는 공통 데이터 버스회로.
The method according to claim 1,
Wherein the auxiliary drivers are arranged in the number corresponding to the number of the output sub-drivers at the arrangement intervals of the output sub-drivers.

제1항에 있어서,
상기 공통 데이터 버스에는,
3-상태 로직으로 구현되어, 입력모드에서 별도의 입력단부의 신호를 상기 공통 데이터 버스 신호로 구동하는 입력단부 드라이버를 구비하여, 상기 입력모드에서 상기 공통 데이터 버스 신호를 복수 개의 입력부 중에서 선택된 입력부에게 제공함으로써 상기 공통 데이터 버스가 입출력에 함께 사용되는 것을 특징으로 하는 공통 데이터 버스회로.
The method according to claim 1,
The common data bus includes:
And an input end driver for driving a signal at a different input end in the input mode to the common data bus signal, wherein the common data bus signal is input to an input unit selected from a plurality of input units in the input mode And the common data bus is used together with the input / output.

제1항 내지 제3항 중 어느 한 항에 있어서,
상기 보조 드라이버는,
상기 공통 데이터 버스 신호를 풀 업시키는 풀 업 트랜지스터;
상기 공통 데이터 버스 신호를 풀 다운시키는 풀 다운 트랜지스터; 및
상기 공통 데이터 버스 신호의 전이를 감지하여, 논리 로우(Low)에서 논리 하이(High)로의 전이에서는 상기 풀업 트랜지스터를 구동시키고, 논리 하이에서 논리 로우로의 전이에서는 상기 풀 다운 트랜지스터를 구동시키는 감지부를 구비하는 것을 특징으로 하는 공통 데이터 버스회로.
4. The method according to any one of claims 1 to 3,
The auxiliary driver,
A pull-up transistor for pulling up the common data bus signal;
A pull-down transistor for pulling down the common data bus signal; And
And a sense unit for sensing the transition of the common data bus signal to drive the pull-up transistor in a transition from a logic low to a logic high and driving the pull-down transistor in a transition from a logic high to a logic low And the common data bus circuit.

제4항에 있어서,
상기 감지부는,
상기 공통 데이터 버스 신호의 전이를 감지한 시점으로부터 기 설정된 시간만큼 동작하고, 다음 전이를 감지할 때까지 상기 풀 업 트랜지스터 및 풀 다운 트랜지스터를 오프시키는 것을 특징으로 하는 공통 데이터 버스회로.
5. The method of claim 4,
The sensing unit includes:
And the pull-up transistor and the pull-down transistor are turned off until a transition is detected for a predetermined time from a point of time when the transition of the common data bus signal is sensed.

제5항에 있어서,
상기 감지부는,
상기 공통 데이버 버스 신호를 입력받는 버퍼;
상기 버퍼의 출력을 상기 설정된 시간 동안 지연시켜 출력하는 지연회로;
상기 지연회로의 출력을 반전시키는 인버터;
상기 공통 데이버 버스 신호와 상기 인버터 출력을 입력받아 상기 기 설정된 시간동안 상기 풀 업 트랜지스터를 구동하는 NAND 게이트; 및
상기 공통 데이버 버스 신호와 상기 인버터 출력을 입력받아 상기 기 설정된 시간동안 상기 풀 다운 트랜지스터를 구동하는 NOR 게이트를 구비한 것을 특징으로 하는 공통 데이터 버스회로.
6. The method of claim 5,
The sensing unit includes:
A buffer for receiving the common data bus signal;
A delay circuit for delaying the output of the buffer for the set time and outputting the delayed output;
An inverter for inverting the output of the delay circuit;
A NAND gate receiving the common data bus signal and the inverter output and driving the pull-up transistor for the predetermined time; And
And a NOR gate receiving the common data bus signal and the inverter output and driving the pull-down transistor for the predetermined period of time.

제6항에 있어서,
상기 공통 데이버 버스 신호를 래치하여 상기 다음 전이 시점까지 유지하는 래치부를 적어도 하나 포함하는 것을 특징으로 하는 공통 데이터 버스회로.
The method according to claim 6,
And a latch unit latching the common data bus signal and holding the common data bus signal until the next transition time.

제7항에 있어서,
상기 버퍼는 상기 공통 데이터 버스의 신호를 반전시키는 제1 인버터와 상기 제1 인버터의 신호를 다시 반전시키는 제2 인버터를 포함하고, 상기 래치부는 상기 복수 개의 출력부 드라이버마다 배치되며,
상기 래치부는,
상기 제1 인버터의 출력에 의해 스위칭되는 피모스(P-MOS) 트랜지스터와, 상기 제어신호 중 제1 제어신호(EN)에 의해 스위칭되는 피모스 트랜지스터와, 상기 NOR 게이트 출력에 의해 스위칭되는 피모스 트랜지스터가 직렬 스위치 형태로 연결되어 상기 공통 데이터 버스의 신호를 풀업시키고,
상기 제1 인버터의 출력에 의해 스위칭되는 엔모스(N-MOS) 트랜지스터와, 상기 제어신호 중 제2 제어신호(ENB)에 의해 스위칭되는 엔모스 트랜지스터와, 상기 NAND 게이트 출력에 의해 스위칭되는 엔모스 트랜지스터가 직렬 스위치 형태로 연결되어 상기 공통 데이터 버스의 신호를 풀 다운시키는 것을 특징으로 하는 공통 데이터 버스회로.
8. The method of claim 7,
Wherein the buffer includes a first inverter for inverting a signal of the common data bus and a second inverter for inverting a signal of the first inverter again and the latch unit is disposed for each of the plurality of output sub-
The latch unit includes:
A PMOS transistor which is switched by an output of the first inverter, a PMOS transistor which is switched by a first control signal (EN) of the control signal, and a PMOS transistor which is switched by the NOR gate output, Transistors are connected in a serial switch form to pull up the signal on the common data bus,
An N-MOS transistor which is switched by an output of the first inverter, an NMOS transistor which is switched by a second control signal ENB of the control signal, and an NMOS transistor which is switched by the NAND gate output, Wherein the transistors are connected in the form of a serial switch to pull down the signal on the common data bus.

복수 개의 출력부;
상기 복수 개의 출력부와 하나의 출력단부를 연결하는 공통 데이터 버스;
상기 복수 개의 출력부마다 마련되고, 별도의 제어신호(EN, ENB)에 따라 선택적으로 동작하는 3-상태 로직으로 구현되어 상기 출력부의 신호를 상기 공통 데이터 버스 신호로 구동하는 복수 개의 출력부 드라이버; 및
상기 공통 데이터 버스 신호의 전이(Transition)을 감지하여 상기 공통 데이터 버스 신호를 풀 업(Pull Up) 또는 풀 다운(Pull Down)시킴으로써, 상기 복수 개의 출력부 드라이버 중에서 선택되지 않은 출력부 드라이버와 상기 공통 데이터 버스의 커패시턴스에 따른 상기 공통 데이터 버스 신호의 전이가 지연되지 않고 신속하게 이루어지도록 하는 적어도 하나의 보조 드라이버를 구비하는 것을 특징으로 하는 집적회로.
A plurality of output units;
A common data bus connecting the plurality of output units and one output terminal;
A plurality of output sub-drivers provided in each of the plurality of output units and implemented as three-state logic selectively operating according to separate control signals (EN, ENB) to drive signals of the output unit with the common data bus signals; And
And an output driver driver for selecting either one of the plurality of output driver drivers and the common driver circuit among the plurality of output driver drivers by pulling up or pulling down the common data bus signal by sensing a transition of the common data bus signal. And at least one auxiliary driver for causing the transfer of the common data bus signal according to a capacitance of the data bus to be performed quickly without delay.

제9항에 있어서,
상기 공통 데이터 버스에는,
3-상태 로직으로 구현되어, 입력모드에서 별도의 입력단부의 신호를 상기 공통 데이터 버스 신호로 구동하는 입력단부 드라이버; 및
상기 입력모드에서, 상기 공통 데이터 버스 신호를 선택적으로 전달받을 복수 개의 입력부가 같이 연결됨으로써 상기 공통 데이터 버스가 입출력에 함께 사용되는 것을 특징으로 하는 집적회로.10. The method of claim 9,
The common data bus includes:
State logic to provide an input end driver for driving a signal at a different input end in the input mode to the common data bus signal; And
Wherein in the input mode, the common data bus is used together with the input / output by being connected together as a plurality of input units to selectively receive the common data bus signal.