KR101539166B1 - Wiring board incorporating electronic component, and method for manufacturing wiring board incorporating electronic component - Google Patents

Wiring board incorporating electronic component, and method for manufacturing wiring board incorporating electronic component Download PDF

Info

Publication number
KR101539166B1
KR101539166B1 KR1020137030068A KR20137030068A KR101539166B1 KR 101539166 B1 KR101539166 B1 KR 101539166B1 KR 1020137030068 A KR1020137030068 A KR 1020137030068A KR 20137030068 A KR20137030068 A KR 20137030068A KR 101539166 B1 KR101539166 B1 KR 101539166B1
Authority
KR
South Korea
Prior art keywords
conductor
substrate
electronic component
cavity
wiring board
Prior art date
Application number
KR1020137030068A
Other languages
Korean (ko)
Other versions
KR20130139369A (en
Inventor
게이스케 시미즈
유키노부 미카도
?스케 사카이
미츠히로 도미카와
도시키 후루타니
Original Assignee
이비덴 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2011155278A external-priority patent/JP2012164952A/en
Priority claimed from JP2011220865A external-priority patent/JP2013038374A/en
Application filed by 이비덴 가부시키가이샤 filed Critical 이비덴 가부시키가이샤
Priority claimed from PCT/JP2012/063956 external-priority patent/WO2013008552A1/en
Publication of KR20130139369A publication Critical patent/KR20130139369A/en
Application granted granted Critical
Publication of KR101539166B1 publication Critical patent/KR101539166B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4697—Manufacturing multilayer circuits having cavities, e.g. for mounting components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Abstract

배선판 (10) 이, 제 1 면 (F1) 과, 제 1 면 (F1) 과는 반대측의 제 2 면 (F2) 과, 제 1 면 (F1) 부터 제 2 면 (F2) 까지 관통하는 캐비티 (R10) 와, 스루홀 (300a) 을 갖는 기판 (100) 과, 캐비티 (R10) 에 배치되는 전자 부품 (200) 을 갖는다. 스루홀 (300a) 은 도체로 충전되어 이루어지고, 스루홀 도체 (300b) 는 제 1 면 (F1) 으로부터 제 2 면 (F2) 을 향하여 가늘어지는 제 1 도체부와 제 2 면 (F2) 으로부터 제 1 면 (F1) 을 향하여 가늘어지는 제 2 도체부로 형성되어 있으며, 제 1 도체부와 제 2 도체부는 기판 (100) 내에서 연결되어 있다.The wiring board 10 has a first surface F1 and a second surface F2 opposite to the first surface F1 and a cavity penetrating from the first surface F1 to the second surface F2 R10, a substrate 100 having a through hole 300a, and an electronic component 200 disposed in the cavity R10. The through hole conductor 300a is filled with a conductor and the through hole conductor 300b is formed from a first conductor portion which tapers from the first surface F1 toward the second surface F2 and a second conductor portion which is tapered from the second surface F2 The first conductor portion and the second conductor portion are connected to each other in the substrate 100. The first conductor portion and the second conductor portion are connected to each other.

Figure R1020137030068
Figure R1020137030068

Description

전자 부품 내장 배선판 및 그 제조 방법{WIRING BOARD INCORPORATING ELECTRONIC COMPONENT, AND METHOD FOR MANUFACTURING WIRING BOARD INCORPORATING ELECTRONIC COMPONENT}TECHNICAL FIELD [0001] The present invention relates to an electronic component built-in wiring board and a method of manufacturing the same. BACKGROUND ART [0002]

본 발명은 전자 부품 내장 배선판 및 그 제조 방법에 관한 것이다.The present invention relates to an electronic component built-in wiring board and a manufacturing method thereof.

특허문헌 1 에는, 캐비티가 형성된 수지 기판 (코어 기판) 과, 캐비티 내에 배치되고, 수지 기판의 측방에 위치하는 콘덴서를 갖는 전자 부품 내장 배선판이 개시되어 있다.Patent Document 1 discloses an electronic component built-in wiring board having a resin substrate (core substrate) on which a cavity is formed and a capacitor disposed in the cavity and located on the side of the resin substrate.

또한, 특허문헌 2 에는, 코어 기판에 개구부 (캐비티) 를 형성하는 것과, 개구부에 콘덴서를 수용하는 것과, 개구부에 있어서의 코어 기판과 콘덴서의 간극을 수지로 충전하는 것과, 코어 기판의 양측에 절연층을 형성하는 것과, 각 절연층에 콘덴서의 전극에 접속되는 비아 도체를 형성하는 것을 포함하는 전자 부품 내장 배선판의 제조 방법, 및 그 방법에 의해 제조되는 전자 부품 내장 배선판이 개시되어 있다.Patent Document 2 discloses a structure in which an opening (cavity) is formed in a core substrate, a capacitor is accommodated in the opening, a gap between the core substrate and the capacitor in the opening is filled with resin, And forming a via conductor to be connected to the electrode of the capacitor in each insulating layer, and an electronic component built-in wiring board manufactured by the method.

일본 공개특허공보 2007-266197호Japanese Patent Application Laid-Open No. 2007-266197 일본 공개특허공보 2002-204045호Japanese Laid-Open Patent Publication No. 2002-204045

최근, 배선판의 박형화가 요구되고 있다. 특허문헌 1 에 기재된 배선판에서는, 콘덴서를 내장함으로써, 콘덴서 (특히 세라믹 재료) 의 열 팽창 계수와 코어 기판 (수지 기판) 의 열 팽창 계수 사이의 차이에서 기인하여 휘기 쉬워지는 것으로 생각된다. 그리고, 배선판이 휜 경우에는, 콘덴서의 전극과 비아 도체의 접속 신뢰성이 저하되기 쉬워지고, 혹은 콘덴서의 전극 표면에서 절연 재료의 델라미네이션이 발생하기 쉬워진다.In recent years, the thickness of the wiring board has been demanded. In the wiring board described in Patent Document 1, it is considered that by embedding a capacitor, the wiring board becomes warped due to the difference between the coefficient of thermal expansion of the capacitor (particularly the ceramic material) and the coefficient of thermal expansion of the core substrate (resin substrate). When the wiring board is bent, the connection reliability between the electrode of the capacitor and the via conductor tends to deteriorate, or delamination of the insulating material tends to occur on the surface of the electrode of the capacitor.

또한, 특허문헌 2 에 기재되는 전자 부품 내장 배선판에서는, 코어 기판의 주면과 개구부를 향하는 측면의 모서리가 직각 코너 (대략 직각으로 교차하는 2 개의 평면으로 구성되는 모서리) 로 되어 있다. 이 때문에, 콘덴서 (전자 부품) 가 그 모서리에 부딪혀 들어가기 어렵고, 게다가 부딪힌 충격에 의해 콘덴서가 결손되기 쉬워진다. 또한, 이것을 피하고자 하여, 개구부와 콘덴서의 클리어런스를 약간 크게 취하면, 콘덴서를 개구부에 수용한 후에, 콘덴서가 움직여 비아 도체의 얼라인먼트가 곤란해질 염려가 있다.In the electronic component built-in wiring board described in Patent Document 2, the main surface of the core substrate and the side surface of the side surface facing the opening are at right angled corners (edges formed by two planes intersecting at substantially right angles). For this reason, it is difficult for the condenser (electronic component) to strike against the edge, and the capacitor is liable to be damaged by the impact. Further, if the clearance between the opening and the capacitor is slightly increased to avoid this, there is a fear that alignment of the via conductor becomes difficult after the capacitor is housed in the opening and the capacitor moves.

본 발명은, 이러한 실정을 감안하여 이루어진 것으로, 배선판에 있어서의 전기적 접속의 신뢰성을 높이는 것을 목적으로 한다. 또한, 본 발명은, 개구부에 전자 부품을 넣기 쉽게 하는 것을 가능하게 하는 것을 다른 목적으로 한다. 또한, 본 발명은, 개구부와 전자 부품의 클리어런스를 작게 하는 것을 가능하게 하는 것을 다른 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made in view of such circumstances, and an object thereof is to improve the reliability of electrical connection in a wiring board. It is another object of the present invention to make it easy to insert an electronic component into an opening. It is another object of the present invention to make it possible to reduce the clearance between the opening and the electronic component.

본 발명에 관련된 전자 부품 내장 배선판은,In the electronic component built-in wiring board according to the present invention,

제 1 면과, 그 제 1 면과는 반대측의 제 2 면과, 그 제 1 면부터 그 제 2 면까지 관통하는 개구부와, 스루홀을 갖는 코어 기판과,A core substrate having a first surface, a second surface opposite to the first surface, an opening penetrating from the first surface to the second surface, and a through hole,

상기 개구부에 배치되는 콘덴서를 갖는 전자 부품 내장 배선판으로서,An electronic component built-in wiring board having a condenser disposed in the opening,

상기 스루홀은, 도체로 충전되어 있고,The through hole is filled with a conductor,

그 도체는 상기 제 1 면으로부터 상기 제 2 면을 향하여 가늘어지는 제 1 도체부와 상기 제 2 면으로부터 상기 제 1 면을 향하여 가늘어지는 제 2 도체부로 형성되어 있으며, 상기 제 1 도체부와 상기 제 2 도체부는 상기 코어 기판 내에서 연결되어 있다.Wherein the conductor is formed from a first conductor portion that tapers from the first surface toward the second surface and a second conductor portion that tapers from the second surface toward the first surface, The two conductors are connected in the core substrate.

본 발명에 관련된 전자 부품 내장 배선판은,In the electronic component built-in wiring board according to the present invention,

제 1 면과, 그 제 1 면과는 반대측의 제 2 면과, 개구부를 갖는 기판과,A substrate having a first surface, a second surface opposite to the first surface, and an opening,

제 3 면과, 그 제 3 면과는 반대측의 제 4 면을 갖고, 그 제 3 면이 상기 기판의 제 1 면과 동일한 방향이 되도록 상기 개구부에 배치되는 전자 부품을 갖는 전자 부품 내장 배선판으로서,An electronic component built-in wiring board having an electronic component having a third surface and a fourth surface opposite to the third surface, the third surface being disposed in the opening so as to be in the same direction as the first surface of the substrate,

상기 전자 부품은, 그 측면과 상기 제 4 면의 모서리에 곡면을 갖고,Wherein the electronic component has a curved surface at a side of the electronic component and at an edge of the fourth surface,

상기 기판은, 상기 개구부의 내벽과 상기 제 1 면의 모서리에, 상기 제 1 면으로부터 상기 제 2 면을 향하여 테이퍼면을 가지고 있다.The substrate has an inner wall of the opening and an edge of the first surface, and a tapered surface from the first surface toward the second surface.

본 발명에 관련된 전자 부품 내장 배선판의 제조 방법은,A manufacturing method of an electronic component built-up wiring board according to the present invention is characterized by comprising:

제 1 면과, 그 제 1 면과는 반대측의 제 2 면을 갖는 기판을 준비하는 것과,Preparing a substrate having a first surface and a second surface opposite to the first surface,

제 3 면과, 그 제 3 면과는 반대측의 제 4 면을 갖고, 상기 제 4 면과 측면의 모서리에 곡면을 갖는 전자 부품을 준비하는 것과,Preparing an electronic component having a third surface and a fourth surface opposite to the third surface and having a curved surface at the edge of the fourth surface and the side surface;

상기 기판에 개구부를 형성하는 것과,Forming an opening in the substrate,

상기 개구부의 내벽과 상기 제 1 면의 모서리에, 상기 제 1 면으로부터 상기 제 2 면을 향하여 테이퍼면을 형성하는 것과,Forming a tapered surface at an edge of the inner wall of the opening and the first surface from the first surface toward the second surface,

상기 제 3 면을 상기 제 1 면과 동일한 방향으로 하여 상기 전자 부품을 상기 개구부에 배치하는 것을 포함한다.And arranging the electronic component in the opening with the third surface in the same direction as the first surface.

또한, 상기 제조 방법에 있어서의 각 처리의 기재 순서는, 처리의 순서를 규정하는 것은 아니다. 예를 들어 테이퍼면의 형성은, 상기 개구부의 형성과 동시, 상기 개구부의 형성 전, 상기 개구부의 형성 후의 어디에서 실시해도 된다.In addition, the description order of each process in the above manufacturing method does not specify the order of the process. For example, the formation of the tapered surface may be performed at any time of forming the opening, before forming the opening, and after forming the opening.

본 발명에 의하면, 배선판에 있어서의 전기적 접속의 신뢰성을 높일 수 있다. 또한, 본 발명에 의하면, 이 효과에 더하여 또는 이 효과 대신에, 개구부에 전자 부품을 넣기 쉬워진다는 효과가 나타나는 경우가 있다. 또한, 본 발명에 의하면, 이들 효과에 더하여 또는 이들 효과 대신에, 개구부와 전자 부품의 클리어런스가 작아진다는 효과가 나타나는 경우가 있다.According to the present invention, reliability of electrical connection in the wiring board can be enhanced. Further, according to the present invention, in addition to or in addition to this effect, the effect of facilitating the insertion of the electronic component into the opening may be exhibited. Further, according to the present invention, in addition to these effects, or in place of these effects, the effect of reducing the clearance between the opening and the electronic component may be exhibited.

도 1 은 본 발명의 실시형태 1 에 관련된 배선판의 단면도이다.
도 2a 는 도 1 중의 코어 기판에 형성되는 스루홀 도체의 확대도이다.
도 2b 는 도 2a 에 나타내는 스루홀 도체의 평면도이다.
도 3 은 본 발명의 실시형태 1 에 관련된 배선판에 내장되는 콘덴서의 단면도이다.
도 4 는 본 발명의 실시형태 1 에 관련된 배선판에 있어서, 캐비티에 수용된 콘덴서의 배치 및 형태를 나타내는 평면도이다.
도 5a 는 코어 기판의 제 1 면측에 형성되는 제 1 빌드업부에 포함되는 비아 도체의 확대도이다.
도 5b 는 코어 기판의 제 2 면측에 형성되는 제 2 빌드업부에 포함되는 비아 도체의 확대도이다.
도 6 은 두께 방향에 있어서의 중앙부가 양단부보다 외측으로 부풀어 있는 측면 전극을 갖는 콘덴서를 나타내는 도면이다.
도 7 은 본 발명의 실시형태 1 에 관련된 배선판의 제조 방법을 나타내는 플로우 차트이다.
도 8 은 도 7 에 나타내는 제조 방법에 있어서, 기판 (코어 기판) 을 준비하는 공정을 설명하기 위한 도면이다.
도 9 는 도 7 에 나타내는 제조 방법에 있어서, 기판에 스루홀 도체 및 도체층을 형성하는 제 1 공정을 설명하기 위한 도면이다.
도 10 은 도 9 의 공정 후의 제 2 공정을 설명하기 위한 도면이다.
도 11 은 도 10 의 공정 후의 제 3 공정을 설명하기 위한 도면이다.
도 12a 는 도 9 ∼ 도 11 에 나타내는 공정에 의해 형성된 도체층의 형상의 제 1 예를 나타내는 도면이다.
도 12b 는 도 9 ∼ 도 11 에 나타내는 공정에 의해 형성된 도체층의 형상의 제 2 예를 나타내는 도면이다.
도 13 은 도 7 에 나타내는 제조 방법에 있어서, 캐비티를 형성하는 공정을 설명하기 위한 도면이다.
도 14 는 도 7 에 나타내는 제조 방법에 있어서, 캐비티 형성 후의 기판을 나타내는 도면이다.
도 15 는 도 7 에 나타내는 제조 방법에 있어서, 캐비티가 형성된 기판을 캐리어에 장착하는 공정을 설명하기 위한 도면이다.
도 16 은 도 7 에 나타내는 제조 방법에 있어서, 캐비티 내에 콘덴서를 배치하는 공정을 설명하기 위한 도면이다.
도 17 은 도 7 에 나타내는 제조 방법에 있어서, 캐비티 내에 콘덴서가 배치된 상태를 나타내는 도면이다.
도 18 은 도 7 에 나타내는 제조 방법에 있어서, 절연 기판 상 및 콘덴서 상에, 제 1 층간 절연층 및 제 1 구리박을 형성하는 공정을 설명하기 위한 도면이다.
도 19a 는 도 7 에 나타내는 제조 방법에 있어서, 프레스 공정을 설명하기 위한 도면이다.
도 19b 는 도 19a 의 프레스 후의 상태를 나타내는 도면이다.
도 20 은 도 7 에 나타내는 제조 방법에 있어서, 캐리어 제거 후, 절연 기판 상 및 콘덴서 상에, 제 2 층간 절연층 및 제 2 구리박을 형성하는 공정을 설명하기 위한 도면이다.
도 21 은 도 7 에 나타내는 제조 방법에 있어서, 제 1, 제 2 층간 절연층 상에 도체층을 형성하고, 각 도체층의 도체 패턴과 콘덴서의 전극을 서로 전기적으로 접속하는 제 1 공정을 설명하기 위한 도면이다.
도 22a 는 도 21 의 공정 후의 제 2 공정을 설명하기 위한 도면이다.
도 22b 는 도 22a 의 공정 후의 제 3 공정을 설명하기 위한 도면이다.
도 22c 는 도 22b 의 공정 후의 제 4 공정을 설명하기 위한 도면이다.
도 23 은 도 22c 의 공정 후의 제 5 공정을 설명하기 위한 도면이다.
도 24 는 본 발명의 실시형태 1 에 관련된 배선판의 표면에 전자 부품이 실장된 상태를 나타내는 도면이다.
도 25 는 본 발명의 실시형태 2 에 관련된 전자 부품 내장 배선판을 나타내는 단면도이다.
도 26 은 본 발명의 실시형태 2 에 관련된 전자 부품 내장 배선판에 있어서, 전자 부품이 코어 기판의 개구부에 수용된 상태를 나타내는 평면도이다.
도 27 은 배선판에 내장되는 전자 부품의 단면도이다.
도 28 은 실시형태 2 에 관련된 테이퍼면의 형태를 나타내는 단면도이다.
도 29a 는 실시형태 2 에 관련된 테이퍼면의 형태의 제 1 변형예를 나타내는 단면도이다.
도 29b 는 실시형태 2 에 관련된 테이퍼면의 형태의 제 2 변형예를 나타내는 단면도이다.
도 30a 는 실시형태 2 에 관련된 전자 부품의 곡면의 형태를 나타내는 단면도이다.
도 30b 는 실시형태 2 에 관련된 전자 부품의 곡면의 형태의 제 1 변형예를 나타내는 단면도이다.
도 30c 는 실시형태 2 에 관련된 전자 부품의 곡면의 형태의 제 2 변형예를 나타내는 단면도이다.
도 31 은 본 발명의 실시형태 2 에 관련된 전자 부품 내장 배선판의 제조 방법을 나타내는 플로우 차트이다.
도 32 는 실시형태 2 에 관련된 제조 방법에 있어서, 기판을 준비하는 공정을 설명하기 위한 단면도이다.
도 33 은 도 32 의 공정 후, 기판을 레이저 가공하는 공정을 설명하기 위한 평면도이다.
도 34 는 실시형태 2 에 관련된 레이저 가공을 설명하기 위한 단면도이다.
도 35a 는 실시형태 2 에 관련된 레이저 가공에 의해 개구부가 형성된 기판을 나타내는 단면도이다.
도 35b 는 실시형태 2 에 관련된 제조 방법에 있어서, 기판의 편측에 캐리어를 형성하는 공정을 설명하기 위한 단면도이다.
도 35c 는 실시형태 2 에 관련된 제조 방법에 있어서, 곡면을 갖는 전자 부품을 준비하는 공정을 설명하기 위한 단면도이다.
도 36a 는 실시형태 2 에 관련된 제조 방법에 있어서, 전자 부품을 개구부에 넣는 공정에 있어서의 제 1 상태를 나타내는 단면도이다.
도 36b 는 도 36a 에 나타내는 제 1 상태 후의 제 2 상태를 나타내는 단면도이다.
도 36c 는 도 36b 에 나타내는 제 2 상태 후의 제 3 상태를 나타내는 단면도이다.
도 37a 는 제 1 테이퍼 각도에 기초하는 작용을 설명하기 위한 단면도이다.
도 37b 는 제 2 테이퍼 각도에 기초하는 작용을 설명하기 위한 단면도이다.
도 37c 는 제 3 테이퍼 각도에 기초하는 작용을 설명하기 위한 단면도이다.
도 38 은 실시형태 2 에 관련된 제조 방법에 있어서, 기판의 개구부에 전자 부품이 배치된 상태를 나타내는 단면도이다.
도 39a 는 실시형태 2 에 관련된 제조 방법에 있어서, 기판 상 및 개구부 상에 절연층을 형성하는 공정을 설명하기 위한 도면이다.
도 39b 는 도 39a 의 공정 후의 프레스 공정을 설명하기 위한 도면이다.
도 40a 는 도 39b 의 프레스 공정에 의해 기판의 개구부에 절연체가 충전되는 모습을 나타내는 도면이다.
도 40b 는 도 39b 의 프레스 후의 상태를 나타내는 도면이다.
도 41a 는 실시형태 2 에 관련된 제조 방법에 있어서, 빌드업의 제 1 공정을 설명하기 위한 도면이다.
도 41b 는 도 41a 의 공정 후의 제 2 공정을 설명하기 위한 도면이다.
도 41c 는 도 41b 의 공정 후의 제 3 공정을 설명하기 위한 도면이다.
도 42 는 본 발명의 실시형태 3 에 관련된 전자 부품 내장 배선판의 단면도이다.
도 43 은 실시형태 3 에 관련된 제조 방법에 있어서, 출발 재료가 되는 배선판을 준비하는 공정을 설명하기 위한 단면도이다.
도 44a 는 도 43 의 공정 후, 기판을 레이저 가공하는 공정을 설명하기 위한 평면도이다.
도 44b 는 실시형태 3 에 관련된 레이저 가공의 변형예를 설명하기 위한 평면도이다.
도 45 는 실시형태 3 에 관련된 레이저 가공을 설명하기 위한 단면도이다.
도 46 은 본 발명의 다른 실시형태에 있어서, 코어 기판에 형성되는 스루홀 도체의 제 1 다른 예를 나타내는 도면이다.
도 47a 는 도 46 에 나타내는 스루홀 도체의 제조 방법의 일례에 대하여, 제 1 공정을 설명하기 위한 도면이다.
도 47b 는 도 47a 의 공정 후의 제 2 공정을 설명하기 위한 도면이다.
도 47c 는 도 47b 의 공정 후의 제 3 공정을 설명하기 위한 도면이다.
도 48a 는 도 47c 의 공정 후의 제 4 공정을 설명하기 위한 도면이다.
도 48b 는 도 48a 의 공정 후의 제 5 공정을 설명하기 위한 도면이다.
도 49 는 본 발명의 다른 실시형태에 있어서, 코어 기판에 형성되는 스루홀 도체의 제 2 다른 예를 나타내는 도면이다.
도 50a 는 도 49 에 나타내는 스루홀 도체의 제조 방법의 일례에 대하여, 제 1 공정을 설명하기 위한 도면이다.
도 50b 는 도 50a 의 공정 후의 제 2 공정을 설명하기 위한 도면이다.
도 50c 는 도 50b 의 공정 후의 제 3 공정을 설명하기 위한 도면이다.
도 51a 는 도 50c 의 공정 후의 제 4 공정을 설명하기 위한 도면이다.
도 51b 는 도 51a 의 공정 후의 제 5 공정을 설명하기 위한 도면이다.
도 52 는 본 발명의 다른 실시형태에 있어서, 코어 기판에 형성되는 스루홀 도체의 제 3 다른 예를 나타내는 도면이다.
도 53 은 본 발명의 다른 실시형태에 관련된 배선판에 있어서, 캐비티의 형상을 나타내는 도면이다.
도 54a 는 필드 도체의 평면 형상의 다른 예로서의 정사각형을 나타내는 도면이다.
도 54b 는 필드 도체의 평면 형상의 다른 예로서의 십자형을 나타내는 도면이다.
도 54c 는 필드 도체의 평면 형상의 다른 예로서의 정다각 별형을 나타내는 도면이다.
도 55 는 본 발명의 다른 실시형태에 있어서, 편면 배선판을 나타내는 도면이다.
도 56 은 본 발명의 다른 실시형태에 있어서, 보다 다층의 구조를 갖는 배선판을 나타내는 도면이다.
도 57 은 본 발명의 다른 실시형태에 있어서, 금속판을 내장하는 코어 기판을 갖는 배선판을 나타내는 도면이다.
도 58a 는 도 57 에 나타내는 배선판에 사용되는 금속판의 제 1 형태를 나타내는 도면이다.
도 58b 는 도 57 에 나타내는 배선판에 사용되는 금속판의 제 2 형태를 나타내는 도면이다.
도 59 는 도 57 에 나타내는 배선판에 있어서, 배선판에 내장되는 금속판과 코어 기판 상의 도체층의 제 1 형태를 나타내는 도면이다.
도 60a 는 도 57 에 나타내는 배선판에 있어서, 배선판에 내장되는 금속판과 코어 기판 상의 도체층의 제 2 형태를 나타내는 도면이다.
도 60b 는 도 57 에 나타내는 배선판에 있어서, 배선판에 내장되는 금속판과 코어 기판 상의 도체층의 제 3 형태를 나타내는 도면이다.
도 60c 는 도 57 에 나타내는 배선판에 있어서, 배선판에 내장되는 금속판과 코어 기판 상의 도체층의 제 4 형태를 나타내는 도면이다.
도 61a 는 도 57 에 나타내는 배선판에 사용되는 코어 기판을 제조하는 제 1 공정을 설명하기 위한 도면이다.
도 61b 는 도 61a 의 공정 후의 제 2 공정을 설명하기 위한 도면이다.
도 62 는 도 57 에 나타내는 배선판에 있어서, 코어 기판에 형성된 개구부에 배치되는 콘덴서와 코어 기판의 경계부 주변을 나타내는 도면이다.
도 63a 는 전자 부품 내장 배선판의 바람직한 일례를 나타내는 단면도이다.
도 63b 는 도 63a 에 나타내는 스루홀 도체의 평면도이다.
도 64a 는 개구부 형상의 제 1 변형예를 나타내는 평면도이다.
도 64b 는 개구부의 형상의 제 2 변형예를 나타내는 평면도이다.
도 65 는 다른 실시형태에 대하여, 전자 부품의 전극에 전기적으로 접속하는 비아 도체를, 코어 기판의 테이퍼면을 갖는 측에 갖는 전자 부품 내장 배선판을 나타내는 단면도이다.
도 66 은 다른 실시형태에 대하여, 코어 기판의 편측에 2 층 이상의 빌드업층을 갖는 전자 부품 내장 배선판을 나타내는 단면도이다.
도 67 은 다른 실시형태에 대하여, 코어 기판의 편측에만 도체층을 갖는 전자 부품 내장 배선판의 제 1 예를 나타내는 단면도이다.
도 68 은 다른 실시형태에 대하여, 코어 기판의 편측에만 도체층을 갖는 전자 부품 내장 배선판의 제 2 예를 나타내는 단면도이다.
도 69 는 표면에 개구부를 갖는 전자 부품 내장 배선판을 나타내는 단면도이다.
도 70 은 코어 기판의 양측에 테이퍼면을 갖는 전자 부품 내장 배선판을 나타내는 단면도이다.
도 71 은 개구부의 주연부에 부분적으로 테이퍼면이 형성되어 있는 전자 부품 내장 배선판을 나타내는 단면도이다.
도 72 는 재질이 상이한 제 1 층 및 제 2 층의 제 1 예를 나타내는 단면도이다.
도 73 은 재질이 상이한 제 1 층 및 제 2 층의 제 2 예를 나타내는 단면도이다.
도 74 는 재질이 상이한 제 1 층 및 제 2 층의 제 3 예를 나타내는 단면도이다.
도 75 는 재질이 상이한 제 1 층 및 제 2 층의 제 4 예를 나타내는 단면도이다.
도 76 은 본 발명의 다른 실시형태에 있어서, 금속판을 내장하는 코어 기판을 갖는 전자 부품 내장 배선판을 나타내는 단면도이다.
도 77a 는 개구부의 내벽의 모서리에 테이퍼면이 형성되어 있지 않은 코어 기판으로 구성되는 배선판의 제조 프로세스에 있어서, 코어 기판에 형성된 개구부에 전자 부품을 넣는 공정을 설명하기 위한 도면이다.
도 77b 는 도 77a 에 나타내는 공정에 있어서, 마운터와 코어 기판이 간섭하는 모양을 나타내는 도면이다.
도 78 은 도 76 에 나타내는 배선판의 제조 프로세스에 있어서, 코어 기판에 형성된 개구부에 전자 부품을 넣는 공정을 설명하기 위한 도면이다.
도 79a 는 도 76 에 나타내는 배선판에 사용되는 금속판의 제 1 형태를 나타내는 도면이다.
도 79b 는 도 76 에 나타내는 배선판에 사용되는 금속판의 제 2 형태를 나타내는 도면이다.
도 80 은 도 76 에 나타내는 배선판에 있어서, 배선판에 내장되는 금속판과 코어 기판 상의 도체층의 제 1 형태를 나타내는 도면이다.
도 81a 는 도 76 에 나타내는 배선판에 있어서, 배선판에 내장되는 금속판과 코어 기판 상의 도체층의 제 2 형태를 나타내는 도면이다.
도 81b 는 도 76 에 나타내는 배선판에 있어서, 배선판에 내장되는 금속판과 코어 기판 상의 도체층의 제 3 형태를 나타내는 도면이다.
도 81c 는 도 76 에 나타내는 배선판에 있어서, 배선판에 내장되는 금속판과 코어 기판 상의 도체층의 제 4 형태를 나타내는 도면이다.
도 82a 는 도 76 에 나타내는 배선판에 사용되는 코어 기판을 제조하는 제 1 공정을 설명하기 위한 도면이다.
도 82b 는 도 82a 의 공정 후의 제 2 공정을 설명하기 위한 도면이다.
도 83 은 도 76 에 나타내는 배선판에 있어서, 코어 기판에 형성된 개구부에 배치되는 전자 부품과 코어 기판의 경계부 주변을 나타내는 도면이다.1 is a cross-sectional view of a wiring board according to Embodiment 1 of the present invention.
2A is an enlarged view of a through hole conductor formed on a core substrate in Fig.
FIG. 2B is a plan view of the through-hole conductor shown in FIG. 2A. FIG.
3 is a cross-sectional view of a capacitor incorporated in a wiring board according to Embodiment 1 of the present invention.
4 is a plan view showing the arrangement and shape of a capacitor accommodated in a cavity of a wiring board according to Embodiment 1 of the present invention.
5A is an enlarged view of the via conductor included in the first build-up portion formed on the first surface side of the core substrate.
5B is an enlarged view of the via conductor included in the second build-up portion formed on the second surface side of the core substrate.
6 is a view showing a capacitor having a side electrode in which a center portion in a thickness direction is swollen outward than both end portions.
7 is a flowchart showing a manufacturing method of a wiring board according to Embodiment 1 of the present invention.
Fig. 8 is a view for explaining a step of preparing a substrate (core substrate) in the manufacturing method shown in Fig.
Fig. 9 is a diagram for explaining a first step of forming a through-hole conductor and a conductor layer on a substrate in the manufacturing method shown in Fig. 7;
FIG. 10 is a view for explaining the second step after the step of FIG. 9; FIG.
11 is a view for explaining the third step after the step shown in Fig.
12A is a diagram showing a first example of the shape of a conductor layer formed by the steps shown in Figs. 9 to 11. Fig.
12B is a view showing a second example of the shape of the conductor layer formed by the steps shown in Figs. 9 to 11. Fig.
13 is a view for explaining a step of forming a cavity in the manufacturing method shown in Fig.
Fig. 14 is a diagram showing a substrate after cavity formation in the manufacturing method shown in Fig. 7; Fig.
Fig. 15 is a view for explaining a step of mounting a substrate on which a cavity is formed to a carrier in the manufacturing method shown in Fig. 7;
Fig. 16 is a diagram for explaining a step of arranging a capacitor in a cavity in the manufacturing method shown in Fig. 7;
17 is a view showing a state in which a capacitor is disposed in a cavity in the manufacturing method shown in Fig.
Fig. 18 is a view for explaining a step of forming a first interlayer insulating layer and a first copper foil on an insulating substrate and a capacitor in the manufacturing method shown in Fig. 7;
19A is a view for explaining the pressing step in the manufacturing method shown in Fig.
Fig. 19B is a view showing the state after the press of Fig. 19A. Fig.
FIG. 20 is a view for explaining a step of forming a second interlayer insulating layer and a second copper foil on an insulating substrate and a capacitor after carrier removal in the manufacturing method shown in FIG. 7;
21 shows a first step of forming a conductor layer on the first and second interlayer insulating layers and electrically connecting the conductor pattern of each conductor layer and the electrodes of the capacitor in the manufacturing method shown in Fig. 7 FIG.
22A is a view for explaining the second step after the step of FIG.
Fig. 22B is a view for explaining the third step after the step of Fig. 22A.
22C is a view for explaining the fourth step after the step of FIG. 22B. FIG.
FIG. 23 is a view for explaining the fifth step after the step of FIG. 22C. FIG.
24 is a diagram showing a state in which an electronic component is mounted on the surface of a wiring board according to Embodiment 1 of the present invention.
25 is a cross-sectional view showing an electronic component built-in wiring board according to Embodiment 2 of the present invention.
26 is a plan view showing a state in which an electronic component is housed in an opening of a core substrate in the electronic component built-in wiring board according to the second embodiment of the present invention.
Fig. 27 is a sectional view of an electronic part embedded in a wiring board. Fig.
28 is a cross-sectional view showing the shape of a tapered surface according to the second embodiment.
29A is a cross-sectional view showing a first modification of the tapered surface configuration according to the second embodiment.
29B is a cross-sectional view showing a second modification of the tapered surface configuration according to the second embodiment.
30A is a cross-sectional view showing the shape of a curved surface of an electronic part according to the second embodiment.
30B is a cross-sectional view showing a first modification of the curved surface shape of the electronic component according to the second embodiment.
30C is a cross-sectional view showing a second modification of the curved surface shape of the electronic component according to the second embodiment.
31 is a flowchart showing a manufacturing method of an electronic component built-in wiring board according to the second embodiment of the present invention.
32 is a cross-sectional view for explaining a step of preparing a substrate in the manufacturing method according to the second embodiment.
Fig. 33 is a plan view for explaining a step of laser-processing a substrate after the process of Fig. 32;
34 is a cross-sectional view for explaining laser processing according to the second embodiment.
35A is a cross-sectional view showing a substrate on which an opening is formed by laser machining according to the second embodiment.
35B is a cross-sectional view for explaining a step of forming a carrier on one side of the substrate in the manufacturing method according to the second embodiment;
35C is a cross-sectional view for explaining a step of preparing an electronic component having a curved surface in the manufacturing method according to the second embodiment.
36A is a cross-sectional view showing a first state in a process of inserting an electronic component into an opening in the manufacturing method according to the second embodiment;
Fig. 36B is a cross-sectional view showing the second state after the first state shown in Fig. 36A.
FIG. 36C is a cross-sectional view showing the third state after the second state shown in FIG. 36B;
37A is a sectional view for explaining the action based on the first taper angle.
37B is a sectional view for explaining the action based on the second taper angle.
37C is a cross-sectional view for explaining an action based on the third taper angle;
38 is a cross-sectional view showing a state in which an electronic component is disposed in an opening of a substrate in the manufacturing method according to the second embodiment;
39A is a view for explaining a step of forming an insulating layer on a substrate and on an opening in the manufacturing method according to the second embodiment.
Fig. 39B is a view for explaining the pressing step after the step of Fig. 39A. Fig.
Fig. 40A is a view showing a state where an opening portion of the substrate is filled with an insulator by the pressing process of Fig. 39B. Fig.
FIG. 40B is a view showing the state after the press of FIG. 39B. FIG.
41A is a diagram for explaining the first step of build-up in the manufacturing method according to the second embodiment.
Fig. 41B is a view for explaining the second step after the step of Fig. 41A.
41C is a view for explaining the third step after the step of FIG. 41B.
42 is a sectional view of an electronic component built-in wiring board according to Embodiment 3 of the present invention.
43 is a cross-sectional view for explaining a step of preparing a wiring board to be a starting material in the manufacturing method according to the third embodiment.
44A is a plan view for explaining a step of laser processing a substrate after the step of FIG. 43; FIG.
44B is a plan view for explaining a modified example of the laser machining according to the third embodiment.
45 is a cross-sectional view for explaining laser processing according to the third embodiment.
46 is a view showing a first another example of the through hole conductor formed in the core substrate in another embodiment of the present invention.
47A is a view for explaining the first step with respect to an example of a method of manufacturing a through-hole conductor shown in Fig. 46. Fig.
FIG. 47B is a view for explaining the second step after the step of FIG. 47A; FIG.
47C is a view for explaining the third step after the step of FIG. 47B. FIG.
Fig. 48A is a diagram for explaining the fourth step after the step of Fig. 47C.
48B is a view for explaining the fifth step after the step of FIG. 48A.
49 is a view showing a second example of the through hole conductor formed on the core substrate in another embodiment of the present invention.
50A is a diagram for explaining the first step with respect to an example of a manufacturing method of the through-hole conductor shown in Fig.
Fig. 50B is a view for explaining the second step after the step of Fig. 50A.
Fig. 50C is a view for explaining the third step after the step of Fig. 50B.
Fig. 51A is a view for explaining the fourth step after the step of Fig. 50C.
51B is a view for explaining the fifth step after the step of FIG. 51A.
52 is a view showing a third example of the through hole conductor formed in the core substrate in another embodiment of the present invention.
53 is a view showing the shape of a cavity in a wiring board according to another embodiment of the present invention.
54A is a diagram showing a square as another example of the planar shape of the field conductor.
Fig. 54B is a cross-sectional view showing another example of the planar shape of the field conductor. Fig.
54C is a diagram showing a constant polygonal star shape as another example of the planar shape of the field conductor.
55 is a view showing a single-sided wiring board according to another embodiment of the present invention.
56 is a view showing a wiring board having a multilayer structure according to another embodiment of the present invention.
57 is a view showing a wiring board having a core board incorporating a metal plate according to another embodiment of the present invention.
58A is a view showing a first form of a metal plate used for the wiring board shown in Fig.
FIG. 58B is a view showing a second form of the metal plate used in the wiring board shown in FIG. 57; FIG.
FIG. 59 is a view showing a first form of a metal plate embedded in a wiring board and a conductor layer on the core board in the wiring board shown in FIG. 57; FIG.
Fig. 60A is a view showing a second form of a metal plate embedded in a wiring board and a conductor layer on a core board in the wiring board shown in Fig. 57;
Fig. 60B is a view showing a third form of the metal plate embedded in the wiring board and the conductor layer on the core board in the wiring board shown in Fig. 57;
Fig. 60C is a view showing a fourth form of the metal plate embedded in the wiring board and the conductor layer on the core board in the wiring board shown in Fig. 57;
61A is a diagram for explaining a first step of manufacturing a core substrate used in the wiring board shown in Fig.
FIG. 61B is a view for explaining the second step after the step of FIG. 61A.
Fig. 62 is a diagram showing the periphery of the boundary between the capacitor and the core substrate disposed in the opening formed in the core substrate in the wiring board shown in Fig. 57;
63A is a cross-sectional view showing a preferred example of the electronic component built-in wiring board.
FIG. 63B is a plan view of the through-hole conductor shown in FIG. 63A. FIG.
FIG. 64A is a plan view showing a first modification of the shape of the opening. FIG.
64B is a plan view showing a second modification of the shape of the opening portion.
65 is a cross-sectional view showing an electronic component built-in wiring board having a via conductor electrically connected to an electrode of an electronic component on a side having a tapered surface of the core substrate, according to another embodiment;
66 is a cross-sectional view showing an electronic component built-in wiring board having two or more buildup layers on one side of a core board, according to another embodiment;
67 is a cross-sectional view showing a first example of an electronic component built-in wiring board having a conductor layer on only one side of the core board, according to another embodiment;
68 is a cross-sectional view showing a second example of an electronic component built-in wiring board having a conductor layer on only one side of the core board, according to another embodiment;
69 is a cross-sectional view showing an electronic component built-in wiring board having an opening on its surface.
70 is a cross-sectional view showing an electronic component built-in wiring board having tapered surfaces on both sides of the core substrate.
71 is a cross-sectional view showing an electronic component built-in wiring board in which a tapered surface is partially formed in the periphery of the opening;
72 is a cross-sectional view showing a first example of the first layer and the second layer having different materials.
73 is a cross-sectional view showing a second example of the first layer and the second layer which are different in material.
74 is a cross-sectional view showing a third example of the first layer and the second layer having different materials.
75 is a cross-sectional view showing a fourth example of the first layer and the second layer which are different in material.
76 is a cross-sectional view showing an electronic component built-in wiring board having a core board incorporating a metal plate according to another embodiment of the present invention.
77A is a view for explaining a step of inserting an electronic component into an opening formed in a core substrate in a process of manufacturing a wiring board composed of a core substrate in which a tapered surface is not formed at an edge of an inner wall of the opening;
FIG. 77B is a view showing a state in which the mounter and the core substrate interfere with each other in the step shown in FIG. 77A. FIG.
78 is a view for explaining a step of inserting an electronic component into an opening formed in the core substrate in the manufacturing process of the wiring board shown in Fig. 76; Fig.
Fig. 79A is a view showing a first form of a metal plate used in the wiring board shown in Fig. 76. Fig.
79B is a view showing a second form of the metal plate used for the wiring board shown in Fig. 76. Fig.
80 is a view showing a first form of a metal plate embedded in a wiring board and a conductor layer on the core board in the wiring board shown in FIG. 76;
81A is a view showing a second form of a metal plate embedded in a wiring board and a conductor layer on a core board in the wiring board shown in FIG. 76; FIG.
FIG. 81B is a view showing a third form of the metal plate embedded in the wiring board and the conductor layer on the core board in the wiring board shown in FIG. 76; FIG.
Fig. 81C is a view showing a fourth form of the metal plate embedded in the wiring board and the conductor layer on the core board in the wiring board shown in Fig. 76;
82A is a diagram for explaining a first step of manufacturing a core substrate used in the wiring board shown in FIG. 76; FIG.
82B is a view for explaining the second step after the step of FIG. 82A.
Fig. 83 is a diagram showing the periphery of the boundary between the electronic component and the core substrate disposed in the opening formed in the core substrate in the wiring board shown in Fig. 76;

이하, 본 발명의 실시형태에 대하여, 도면을 참조하면서 상세하게 설명한다. 또한, 도면 중, 화살표 Z1, Z2 는, 각각 배선판의 주면 (표리면) 의 법선 방향에 상당하는 배선판의 적층 방향 (또는 배선판의 두께 방향) 을 가리킨다. 한편, 화살표 X1, X2 및 Y1, Y2 는, 각각 적층 방향에 직교하는 방향 (또는 각 층의 측방) 을 가리킨다. 배선판의 주면은, X-Y 평면이 된다. 또한, 배선판의 측면은, X-Z 평면 또는 Y-Z 평면이 된다.DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawing, the arrows Z1 and Z2 indicate the stacking direction of the wiring board (or the thickness direction of the wiring board) corresponding to the normal direction of the main surface (top and bottom surfaces) of the wiring board, respectively. On the other hand, the arrows X1, X2 and Y1, Y2 indicate the direction perpendicular to the lamination direction (or the side of each layer). The main surface of the wiring board becomes the X-Y plane. Further, the side surface of the wiring board is an X-Z plane or a Y-Z plane.

상반되는 법선 방향을 향한 2 개의 주면을, 제 1 면 또는 제 3 면 (Z1 측의 면), 제 2 면 또는 제 4 면 (Z2 측의 면) 이라고 한다. 적층 방향에 있어서, 코어에 가까운 측을 하층 (또는 내층측), 코어로부터 먼 측을 상층 (또는 외층측) 이라고 한다. 직상은, Z 방향 (Z1 측 또는 Z2 측) 을 의미한다. 평면 형상은, 특별히 지정이 없으면, X-Y 평면의 형상을 의미한다. 또한, X-Y 평면에 있어서, 배선판에 내장되는 전자 부품 (콘덴서 등) 으로부터 멀어지는 측을 외측이라고 하고, 전자 부품에 가까워지는 측을 내측이라고 한다.The two main surfaces facing the opposite normal direction are referred to as the first surface or the third surface (the surface on the Z1 side), the second surface or the fourth surface (the surface on the Z2 side). In the lamination direction, the side closer to the core is referred to as the lower layer (or the inner layer side) and the side farther from the core is referred to as the upper layer (or the outer layer side). The straight line means the Z direction (Z1 side or Z2 side). The plane shape means the shape of the X-Y plane unless otherwise specified. In the X-Y plane, the side remote from the electronic component (condenser or the like) built in the wiring board is referred to as the outer side, and the side closer to the electronic component is referred to as the inner side.

도체층은, 1 내지 복수의 도체 패턴으로 구성되는 층이다. 도체층은, 전기 회로를 구성하는 도체 패턴, 예를 들어 배선 (그라운드도 포함한다), 패드, 또는 랜드 등을 포함하는 경우도 있고, 전기 회로를 구성하지 않는 평면상의 도체 패턴 등을 포함하는 경우도 있다.The conductor layer is a layer composed of one to a plurality of conductor patterns. The conductor layer may include a conductor pattern constituting an electric circuit, for example, a wiring (including ground), a pad, or a land, and may include a conductor pattern or the like on a plane that does not constitute an electric circuit There is also.

개구부에는, 구멍이나 홈 외에, 결절이나 틈새 등도 포함된다. 구멍은 관통공에 한정되지 않고, 비관통의 구멍도 포함하여, 구멍이라고 한다. 구멍에는, 비아홀 및 스루홀이 포함된다. 이하, 비아홀 내 (벽면 또는 저면) 에 형성되는 도체를 비아 도체라고 하고, 스루홀 내 (벽면) 에 형성되는 도체를 스루홀 도체라고 한다.The openings include nodules and gaps in addition to holes and grooves. The hole is not limited to a through hole, but includes a non-through hole and is referred to as a hole. The hole includes a via hole and a through hole. Hereinafter, a conductor formed in a via hole (wall surface or bottom surface) is referred to as a via conductor, and a conductor formed in a through hole (wall surface) is referred to as a through hole conductor.

도금에는, 전해 도금 등의 습식 도금 외에, PVD (Physical Vapor Deposition) 나 CVD (Chemical Vapor Deposition) 등의 건식 도금도 포함된다.In addition to wet plating such as electrolytic plating, plating includes dry plating such as PVD (Physical Vapor Deposition) and CVD (Chemical Vapor Deposition).

「준비하는 것」 에는, 재료나 부품을 구입하여 스스로 제조하는 것 외에, 완성품을 구입하여 사용하는 것 등도 포함된다."Preparing" includes purchasing and using finished products in addition to purchasing materials or parts and making them by themselves.

전자 부품 (예를 들어 콘덴서) 이 개구부에 배치되는 것에는, 전자 부품 전체가 개구부에 완전하게 수용되는 것 외에, 전자 부품의 일부만이 개구부에 배치되는 것도 포함된다.The arrangement of the electronic component (for example, the condenser) in the opening includes not only the entire electronic component is completely housed in the opening, but also only a part of the electronic component is disposed in the opening.

구멍 또는 주체 (柱體) (돌기) 의 「폭」 은, 특별히 지정이 없으면, 원의 경우에는 직경을 의미하고, 원 이외의 경우에는 2√ (단면적/π) 를 의미한다.The "width" of a hole or a column (protrusion) means the diameter in the case of a circle unless otherwise specified, and 2√ (cross sectional area / π) in the case of a circle other than a circle.

균일하지 않은 치수 (요철이 있는 부분의 두께 또는 테이퍼된 부분의 폭 등) 가 소정의 범위에 포함되는지 여부는, 원칙으로서, 그 치수의 평균값 (이상치를 제외한 유효값 만의 평균) 이 그 범위에 포함되는지 여부에 따라 판단한다. 단, 최대값 등, 평균값 이외의 값을 사용하는 것을 명기하고 있는 경우에는, 예외로 한다.Whether or not the nonuniform dimensions (such as the thickness of the uneven portion or the width of the tapered portion) is included in the predetermined range can be determined in principle by including the average value of the dimensions (average only of the effective values except the ideal value) Or not. However, in cases where it is specified that a value other than the average value such as the maximum value is used, an exception shall be made.

또한, 함유량을 비교하는 경우에는, 특별히 지정이 없으면, 단위 체적당의 중량으로 비교한다.In the case of comparing the contents, unless otherwise specified, the contents are compared by weight per unit volume.

(실시형태 1)(Embodiment 1)

본 실시형태에 관련된 배선판 (10) 은, 도 1 에 나타내는 바와 같이, 기판 (100) (절연 기판) 과, 제 1 빌드업부 (B1) 와, 제 2 빌드업부 (B2) 와, 전자 부품 (200) (본 실시형태에서는, 콘덴서) 과, 솔더 레지스트 (11, 12) 를 갖는다. 본 실시형태의 배선판 (10) 은, 사각형 판상의 리지드 배선판이다. 단, 배선판 (10) 은 플렉시블 배선판이어도 된다. 이하, 기판 (100) 의 표리면 (2 개의 주면) 의 일방을 제 1 면 (F1), 타방을 제 2 면 (F2) 이라고 한다. 또한, 전자 부품 (200) 의 표리면 (2 개의 주면) 중, 제 1 면 (F1) 과 동일한 방향을 향하는 면을 제 3 면 (F3) 이라고 하고, 타방을 제 4 면 (F4) 이라고 한다.1, the wiring board 10 according to the present embodiment includes a substrate 100 (insulating substrate), a first buildup portion B1, a second buildup portion B2, an electronic component 200 (In this embodiment, a capacitor) and solder resists 11 and 12, respectively. The wiring board 10 of the present embodiment is a rectangular board-shaped rigid wiring board. However, the wiring board 10 may be a flexible wiring board. Hereinafter, one of the front and back surfaces (two main surfaces) of the substrate 100 is referred to as a first surface F1 and the other surface is referred to as a second surface F2. Of the front and back surfaces (two main surfaces) of the electronic component 200, a surface facing the same direction as the first surface F1 is referred to as a third surface F3 and the other surface is referred to as a fourth surface F4.

제 1 빌드업부 (B1) 는, 기판 (100) 의 제 1 면 (F1) 측에 형성되고, 제 2 빌드업부 (B2) 는, 기판 (100) 의 제 2 면 (F2) 측에 형성된다. 제 1 빌드업부 (B1) 는, 절연층 (101) (층간 절연층) 과 도체층 (110) 으로 구성되고, 제 2 빌드업부 (B2) 는, 절연층 (102) (층간 절연층) 과 도체층 (120) 으로 구성된다. 전자 부품 (200) 은 배선판 (10) 에 내장된다. 제 1 빌드업부 (B1), 제 2 빌드업부 (B2) 상에는 각각, 솔더 레지스트 (11, 12) 가 형성된다.The first buildup portion B1 is formed on the first surface F1 side of the substrate 100 and the second buildup portion B2 is formed on the second surface F2 side of the substrate 100. [ The first buildup portion B1 is composed of the insulating layer 101 (interlayer insulating layer) and the conductor layer 110 and the second buildup portion B2 is composed of the insulating layer 102 (interlayer insulating layer) Layer 120 as shown in FIG. The electronic component (200) is embedded in the wiring board (10). Solder resists 11 and 12 are formed on the first build-up portion B1 and the second build-up portion B2, respectively.

기판 (100) 은, 절연성을 갖고, 배선판 (10) 의 코어 기판이 된다. 기판 (100) 의 제 1 면 (F1) 상에는 도체층 (301) 이 형성되고, 기판 (100) 의 제 2 면 (F2) 상에는 도체층 (302) 이 형성된다. 기판 (100) 에는 캐비티 (R10) 가 형성된다. 캐비티 (R10) 는 전자 부품 (200) 이 수용되는 개구부에 상당한다. 본 실시형태에서는, 캐비티 (R10) 가, 기판 (100) 을 관통하는 구멍으로 이루어진다.The substrate 100 has insulating property and becomes a core substrate of the wiring board 10. [ A conductor layer 301 is formed on the first surface F1 of the substrate 100 and a conductor layer 302 is formed on the second surface F2 of the substrate 100. [ A cavity R10 is formed in the substrate 100. The cavity R10 corresponds to an opening portion in which the electronic component 200 is accommodated. In the present embodiment, the cavity R10 is a hole penetrating the substrate 100. [

전자 부품 (200) 은, 캐비티 (R10) 에 배치됨으로써, 기판 (100) 의 측방 (X 방향 또는 Y 방향) 에 위치한다. 본 실시형태에서는, 전자 부품 (200) 의 대략 전체가 캐비티 (R10) 에 완전하게 수용된다. 그러나 이에 한정되지 않고, 전자 부품 (200) 의 일부만이 캐비티 (R10) 에 배치되어도 된다. 본 실시형태에서는, 캐비티 (R10) 에 있어서의 전자 부품 (200) 과 기판 (100) 의 간극 (R1) 에, 절연체 (101a) 가 충전된다. 본 실시형태에서는, 절연체 (101a) 가, 상층의 절연층 (101) (상세하게는 수지 절연층) 을 구성하는 절연 재료 (상세하게는 수지) 로 이루어진다 (도 19a 참조). 절연체 (101a) 는, 기판 (100) 및 전자 부품 (200) 의 어느 것보다 큰 열 팽창 계수를 갖는다. 절연체 (101a) 는, 전자 부품 (200) 의 주위를 완전히 덮는다. 이로써, 전자 부품 (200) 이, 절연체 (101a) (수지) 로 보호됨과 함께, 소정의 위치에 고정된다.The electronic component 200 is located on the side (X direction or Y direction) of the substrate 100 by being disposed in the cavity R10. In this embodiment, substantially all of the electronic component 200 is completely contained in the cavity R10. However, the present invention is not limited to this, and only a part of the electronic component 200 may be disposed in the cavity R10. In the present embodiment, the gap R1 between the electronic component 200 and the substrate 100 in the cavity R10 is filled with the insulator 101a. In this embodiment, the insulator 101a is made of an insulating material (resin in detail) that constitutes the upper insulating layer 101 (specifically, the resin insulating layer) (see Fig. 19A). The insulator 101a has a larger coefficient of thermal expansion than either of the substrate 100 and the electronic component 200. [ The insulator 101a completely covers the periphery of the electronic component 200. [ Thereby, the electronic component 200 is protected by the insulator 101a (resin) and is fixed at a predetermined position.

절연층 (101) (제 1 절연층) 은, 기판 (100) 의 제 1 면 (F1) 상 및 전자 부품 (200) 의 제 3 면 (F3) 상에 형성되고, 절연층 (102) (제 2 절연층) 은, 기판 (100) 의 제 2 면 (F2) 상 및 전자 부품 (200) 의 제 4 면 (F4) 상에 형성된다. 그리고, 캐비티 (R10) (구멍) 의 일방 (제 1 면 (F1) 측) 의 개구는 절연층 (101) 에 의해 막히고, 캐비티 (R10) (구멍) 의 타방 (제 2 면 (F2) 측) 의 개구는 절연층 (102) 에 의해 막힌다. 본 실시형태에서는, 도체층 (110 및 120) 이, 최외층이 된다. 단 이에 한정되지 않고, 보다 많은 층간 절연층 및 도체층을 적층해도 된다 (후술하는 도 56 참조).The insulating layer 101 (first insulating layer) is formed on the first surface F1 of the substrate 100 and on the third surface F3 of the electronic component 200, and the insulating layer 102 2 insulating layer) is formed on the second surface F2 of the substrate 100 and on the fourth surface F4 of the electronic component 200. [ The opening on one side (first surface F1 side) of the cavity R10 (hole) is blocked by the insulating layer 101 and the other side (on the second surface F2 side) of the cavity R10 Is blocked by the insulating layer (102). In the present embodiment, the conductor layers 110 and 120 are the outermost layers. However, the present invention is not limited thereto, and more interlayer insulating layers and conductor layers may be stacked (see Fig. 56 to be described later).

도체층 (110) 은, 제 1 면 (F1) 측의 최외의 도체층이 되고, 도체층 (120) 은, 제 2 면 (F2) 측의 최외의 도체층이 된다. 도체층 (110, 120) 상에는 각각, 솔더 레지스트 (11, 12) 가 형성된다. 단, 솔더 레지스트 (11, 12) 에는 각각, 개구부 (11a, 12a) 가 형성되어 있다. 이 때문에, 도체층 (110) 의 소정의 부위 (개구부 (11a) 에 위치하는 부위) 는, 솔더 레지스트 (11) 에 덮이지 않고 노출되어 있으며, 패드 (P1) 가 된다. 또한, 도체층 (120) 의 소정의 부위 (개구부 (12a) 에 위치하는 부위) 는 패드 (P2) 가 된다. 패드 (P1) 는, 예를 들어 다른 배선판과 전기적으로 접속하기 위한 외부 접속 단자가 되고, 패드 (P2) 는, 예를 들어 전자 부품을 실장하기 위한 외부 접속 단자가 된다 (후술하는 도 24 참조). 단 이에 한정되지 않고, 패드 (P1, P2) 의 용도는 임의이다.The conductor layer 110 becomes the outermost conductor layer on the first face F1 side and the conductor layer 120 becomes the outermost conductor layer on the second face F2 side. Solder resists 11 and 12 are formed on the conductor layers 110 and 120, respectively. However, openings 11a and 12a are formed in the solder resists 11 and 12, respectively. Therefore, a predetermined portion (a portion located in the opening 11a) of the conductor layer 110 is exposed without covering the solder resist 11, and becomes a pad P1. In addition, a predetermined portion (a portion located in the opening 12a) of the conductor layer 120 becomes the pad P2. The pad P1 serves as an external connection terminal for electrically connecting, for example, another wiring board, and the pad P2 serves as an external connection terminal for mounting electronic components, for example (see FIG. 24 to be described later) . However, the present invention is not limited to this, and the use of the pads P1 and P2 is arbitrary.

본 실시형태에서는, 패드 (P1, P2) 가, 그 표면에, 예를 들어 Ni/Au 막으로 이루어지는 내식층을 갖는다. 내식층은, 전해 도금 또는 스퍼터링 등에 의해 형성할 수 있다. 또한, OSP (Organic Solderability Preservative) 처리를 실시함으로써, 유기 보호막으로 이루어지는 내식층을 형성해도 된다. 또한, 내식층은 필수의 구성이 아니며, 필요하지 않으면 할애해도 된다.In the present embodiment, the pads P1 and P2 have a corrosion resistant layer made of, for example, a Ni / Au film on the surface thereof. The corrosion resistant layer can be formed by electrolytic plating, sputtering or the like. In addition, by performing OSP (Organic Solderability Preservative) treatment, a corrosion resistant layer made of an organic protective film may be formed. Further, the corrosion-resistant layer is not essential, and may be omitted if not required.

기판 (100) (코어 기판) 에는 스루홀 (300a) 이 형성되고, 스루홀 (300a) 내에 도체 (예를 들어 구리 도금) 가 충전됨으로써, 스루홀 도체 (300b) 가 형성된다. 본 실시형태에서는, 스루홀 도체 (300b) 의 형상이, 모래 시계상 (고상 (鼓狀)) 이다.A through hole 300a is formed in the substrate 100 (core substrate), and a conductor (for example, copper plating) is filled in the through hole 300a, thereby forming the through hole conductor 300b. In the present embodiment, the shape of the through-hole conductor 300b is a sand clock shape (drum shape).

본 실시형태의 스루홀 도체 (300b) 는, 도 2a 에 나타내는 바와 같이, 기판 (100) (코어 기판) 중의 기준면 (F0) 으로부터 제 1 면 (F1) 을 향하여 폭이 넓어지는 제 1 도체부 (R11) 와, 기준면 (F0) 으로부터 제 2 면 (F2) 을 향하여 폭이 넓어지는 제 2 도체부 (R12) 를 갖는다. 도 2b 에 나타내는 바와 같이, 제 1 도체부 (R11) 및 제 2 도체부 (R12) 의 평면 형상은, 예를 들어 원이다. 즉, 본 실시형태에 있어서의 제 1 도체부 (R11) 및 제 2 도체부 (R12) 의 형상은 각각, 기준면 (F0) 을 향하여 폭이 좁아지도록 (가늘어지도록) 테이퍼된 테이퍼 원주 (원추대) 이다. 스루홀 도체 (300b) 는, 제 1 도체부 (R11) 와 제 2 도체부 (R12) 가, 기준면 (F0) 에서 직접 접속되어 이루어진다. 스루홀 도체 (300b) 는, 최소 폭이 되는 잘록부 (300c) 를 갖고, 잘록부 (300c) 는 기준면 (F0) 에 위치한다. 본 실시형태에서는, 기준면 (F0) 이, X-Y 평면에 상당한다. 도 2b 에 나타내는 바와 같이, 잘록부 (300c) 의 평면 형상은, 예를 들어 원이다.2A, the through-hole conductor 300b of the present embodiment includes a first conductor portion (core substrate) 100 having a width wider from the reference plane F0 to the first plane F1 R11 and a second conductor portion R12 extending from the reference plane F0 toward the second surface F2. 2B, the planar shape of the first conductor R11 and the second conductor R12 is, for example, a circle. That is, the shapes of the first conductor portion R11 and the second conductor portion R12 in the present embodiment are each a tapered circumferential tapered (tapered) so as to be narrowed toward the reference plane F0 . The through-hole conductor 300b is formed such that the first conductor R11 and the second conductor R12 are connected directly to the reference plane F0. The through hole conductor 300b has a constriction 300c having a minimum width and the constriction 300c is located on the reference plane F0. In the present embodiment, the reference plane F0 corresponds to the X-Y plane. As shown in Fig. 2B, the planar shape of the constricted portion 300c is, for example, a circle.

본 실시형태에서는, 제 1 면 (F1) 부터 기준면 (F0) 까지의 치수 (T11) 와, 제 2 면 (F2) 부터 기준면 (F0) 까지의 치수 (T12) 가, 서로 대략 동일하다. 또한, 제 1 도체부 (R11) 는, 제 1 면 (F1) 으로부터 잘록부 (300c) (기준면 (F0)) 에 가까워짐에 따라 서서히 가늘어지고, 제 2 도체부 (R12) 는, 제 2 면 (F2) 으로부터 잘록부 (300c) (기준면 (F0)) 에 가까워짐에 따라 서서히 가늘어진다. 여기서, 제 1 도체부 (R11) 의 테이퍼 각도 (θ1) 와 제 2 도체부 (R12) 의 테이퍼 각도 (θ2) 는, 서로 대략 동일하다. 스루홀 도체 (300b) 는, 기준면 (F0) 에 대하여 대칭적인 형상을 갖는다. 또한, 테이퍼 각도는, 폭이 좁아지는 비율 또는 폭이 넓어지는 비율에 상당한다.In the present embodiment, the dimension T11 from the first surface F1 to the reference plane F0 and the dimension T12 from the second plane F2 to the reference plane F0 are substantially equal to each other. The first conductor R11 is gradually tapered from the first surface F1 toward the constricted portion 300c (reference surface F0), and the second conductor R12 is tapered toward the second surface F2) to the constricted portion 300c (reference plane F0). Here, the taper angle [theta] 1 of the first conductor portion R11 and the taper angle [theta] 2 of the second conductor portion R12 are substantially equal to each other. The through-hole conductors 300b have a symmetrical shape with respect to the reference plane F0. Further, the taper angle corresponds to the ratio of narrowing the width or increasing the width.

본 실시형태에서는, 스루홀 (300a) 의 벽면이 평면이다. 이로써, 제 1 도체부 (R11) 의 테이퍼 각도 및 제 2 도체부 (R12) 의 테이퍼 각도가 각각, 대략 일정해진다. 그러나 이에 한정되지 않고, 스루홀 (300a) 의 벽면은 곡면이어도 된다 (도 46 및 도 49 참조). 도체층 (301, 302) 에는 각각, 스루홀 도체 (300b) 의 랜드가 포함된다.In the present embodiment, the wall surface of the through hole 300a is flat. As a result, the taper angle of the first conductor R11 and the taper angle of the second conductor R12 become substantially constant. However, the present invention is not limited to this, and the wall surface of the through hole 300a may be a curved surface (see Figs. 46 and 49). The conductor layers 301 and 302 each include a land of the through hole conductor 300b.

여기서, 스루홀 도체 (300b) 의 각 치수의 바람직한 값의 일례를 나타낸다. 제 1 면 (F1) 측 단면 (端面) 의 폭 (D31) 은 80 ㎛ 이고, 잘록부 (300c) 의 폭 (D32) 은 50 ㎛ 이고, 제 2 면 (F2) 측 단면의 폭 (D33) 은 80 ㎛ 이다.Here, an example of preferred values of the respective dimensions of the through-hole conductors 300b is shown. The width D31 of the end face on the first face F1 is 80 占 퐉 and the width D32 of the constriction 300c is 50 占 퐉 and the width D33 of the end face on the second face F2 is 80 탆.

절연층 (101) 에는 구멍 (311a 및 312a) (각각 비아홀) 이 형성되고, 절연층 (102) 에는 구멍 (321a 및 322a) (각각 비아홀) 이 형성되어 있다. 구멍 (311a, 312a, 321a, 322a) 내에 각각 도체 (예를 들어 구리의 도금) 가 충전됨으로써, 각 구멍 내의 도체가 각각, 비아 도체 (311b, 312b, 321b, 322b) (각각 필드 도체) 가 된다. 본 실시형태에서는, 구멍 (311a) 이 제 1 비아홀에 상당하고, 구멍 (321a) 이 제 2 비아홀에 상당한다.Holes 311a and 312a (via holes) are formed in the insulating layer 101 and holes 321a and 322a (via holes, respectively) are formed in the insulating layer. The conductors in the respective holes become the via conductors 311b, 312b, 321b and 322b (field conductors, respectively) by filling conductors (for example, copper plating) in the holes 311a, 312a, 321a and 322a . In this embodiment, the hole 311a corresponds to the first via hole, and the hole 321a corresponds to the second via hole.

구멍 (311a 및 321a) 의 각각은, 전자 부품 (200) 의 전극 (210 및 220) 에 달하고, 비아 도체 (311b 및 321b) 는 각각, 기판 (100) 의 제 1 면 (F1) 측 또는 제 2 면 (F2) 측으로부터, 전자 부품 (200) 의 전극 (210, 220) 에 전기적으로 접속된다. 구멍 (311a) (제 1 비아홀) 에 충전된 도체 (비아 도체 (311b)) 및 구멍 (321a) (제 2 비아홀) 에 충전된 도체 (비아 도체 (321b)) 는 각각, 전자 부품 (200) 을 향하여 폭이 좁아져, 전자 부품 (200) 의 전극에 전기적으로 접속된다. 이와 같이, 본 실시형태에서는, 전자 부품 (200) 이 양면으로부터 비아 도체 (311b 및 321b) 에 접속되어 있다. 이하, 이 구조를, 양면 비아 구조라고 한다. 본 실시형태에서는, 양면 비아 구조에 의해, 배선판 (10) 의 구조가 상하 대칭에 가까워지고, 배선판 (10) 의 휨이 억제되는 것으로 생각된다.Each of the holes 311a and 321a corresponds to the electrodes 210 and 220 of the electronic component 200 and the via conductors 311b and 321b correspond to the first surface F1 side of the substrate 100, And is electrically connected to the electrodes 210 and 220 of the electronic component 200 from the side of the surface F2. The conductor (via conductor 311b) filled in the hole 311a (first via hole) and the conductor (via conductor 321b) filled in the hole 321a (second via hole) And is electrically connected to the electrode of the electronic component 200. [ As described above, in this embodiment, the electronic component 200 is connected to the via conductors 311b and 321b from both sides. Hereinafter, this structure is referred to as a double-sided via structure. In the present embodiment, it is considered that the structure of the wiring board 10 approaches the vertical symmetry by the double-sided via structure, and warpage of the wiring board 10 is suppressed.

상기 양면 비아 구조에 의해, 전자 부품 (200) 의 전극 (210, 220) 과 절연층 (101) 상의 도체층 (110) 은, 비아 도체 (311b) 를 개재하여, 서로 전기적으로 접속되고, 또한, 전자 부품 (200) 의 전극 (210, 220) 과 절연층 (102) 상의 도체층 (120) 은, 비아 도체 (321b) 를 개재하여, 서로 전기적으로 접속된다. 본 실시형태에서는, 전자 부품 (200), 비아 도체 (311b), 및 비아 도체 (321b) 가, 전원 라인을 구성한다.The double-sided via structure allows the electrodes 210 and 220 of the electronic component 200 and the conductor layer 110 on the insulating layer 101 to be electrically connected to each other via the via conductor 311b, The electrodes 210 and 220 of the electronic component 200 and the conductive layer 120 on the insulating layer 102 are electrically connected to each other via the via conductor 321b. In the present embodiment, the electronic component 200, the via conductor 311b, and the via conductor 321b constitute a power supply line.

또한, 기판 (100) 의 제 1 면 (F1) 상의 도체층 (301) 과 절연층 (101) 상의 도체층 (110) 은, 비아 도체 (312b) 를 개재하여, 서로 전기적으로 접속되고, 또한, 기판 (100) 의 제 2 면 (F2) 상의 도체층 (302) 과 절연층 (102) 상의 도체층 (120) 은, 비아 도체 (322b) 를 개재하여, 서로 전기적으로 접속된다. 또한, 기판 (100) 의 제 1 면 (F1) 상의 도체층 (301) 과 기판 (100) 의 제 2 면 (F2) 상의 도체층 (302) 은, 스루홀 도체 (300b) 를 개재하여, 서로 전기적으로 접속되어 있다. 비아 도체 (312b, 322b) 및 스루홀 도체 (300b) 는, 모두 필드 도체이고, 이들이 Z 방향으로 스택됨으로써, 필드 스택 (S) 이 형성된다. 본 실시형태에서는, 필드 스택 (S) 이 신호 라인을 구성한다.The conductor layer 301 on the first surface F1 of the substrate 100 and the conductor layer 110 on the insulating layer 101 are electrically connected to each other with the via conductor 312b interposed therebetween, The conductor layer 302 on the second surface F2 of the substrate 100 and the conductor layer 120 on the insulating layer 102 are electrically connected to each other via the via conductor 322b. The conductor layer 301 on the first surface F1 of the substrate 100 and the conductor layer 302 on the second surface F2 of the substrate 100 are connected to each other via the through- And are electrically connected. The via conductors 312b and 322b and the through-hole conductors 300b are both field conductors, and they are stacked in the Z direction, so that the field stack S is formed. In this embodiment, the field stack S constitutes a signal line.

전자 부품 (200) 은, 예를 들어 도 3 에 나타내는 바와 같이, 칩형의 MLCC (적층 세라믹·콘덴서) 로, 콘덴서 본체 (201) 와 U 자상의 전극 (210 및 220) 을 갖는다. 콘덴서 본체 (201) 는, 복수의 유전층 (231 ∼ 239) 과 복수의 도체층 (211 ∼ 214 및 221 ∼ 224) 이 교대로 적층되어 구성된다. 유전층 (231 ∼ 239) 은 각각, 예를 들어 세라믹으로 이루어진다. 전극 (210 및 220) 은, 콘덴서 본체 (201) 의 양단부에 각각 형성되어 있다. 콘덴서 본체 (201) 는, 하면 (제 4 면 (F4) 측의 면) 으로부터, 측면, 그리고 상면 (제 3 면 (F3) 측의 면) 에 걸쳐서, 전극 (210 및 220) 으로 덮인다. 이하, 전극 (210) 중, 콘덴서 본체 (201) 의 상면을 덮는 부분을 상부 (210a) 라고 하고, 콘덴서 본체 (201) 의 측면을 덮는 부분을 측부 (210b) 라고 하고, 콘덴서 본체 (201) 의 하면을 덮는 부분을 하부 (210c) 라고 한다. 또한, 전극 (220) 중, 콘덴서 본체 (201) 의 상면을 덮는 부분을 상부 (220a) 라고 하고, 콘덴서 본체 (201) 의 측면을 덮는 부분을 측부 (220b) 라고 하고, 콘덴서 본체 (201) 의 하면을 덮는 부분을 하부 (220c) 라고 한다. 본 실시형태에서는, 측부 (210b 및 220b) 가 각각, 측면 전극에 상당한다. 상부 (210a 및 220a) 는 각각, 비아 도체 (311b) 에 전기적으로 접속되고, 하부 (210c 및 220c) 는 각각, 비아 도체 (321b) 에 전기적으로 접속된다. 본 실시형태에서는, 전자 부품 (200) 의 전극 (210, 220) 의 표면이 조화 (粗化) 되어 있지 않다.As shown in Fig. 3, for example, the electronic component 200 is a chip-type MLCC (multilayer ceramic capacitor), and has a capacitor body 201 and U-shaped electrodes 210 and 220. The capacitor main body 201 is constituted by alternately stacking a plurality of dielectric layers 231 to 239 and a plurality of conductor layers 211 to 214 and 221 to 224. Each of the dielectric layers 231 to 239 is made of, for example, ceramic. The electrodes 210 and 220 are formed at both ends of the capacitor body 201, respectively. The capacitor main body 201 is covered with the electrodes 210 and 220 from the lower surface (the surface on the fourth surface F4) side to the upper surface (the surface on the third surface F3 side). A portion of the electrode 210 covering the upper surface of the capacitor main body 201 is referred to as an upper portion 210a and a portion covering the side surface of the capacitor main body 201 is referred to as a side portion 210b, And a portion covering the lower surface is referred to as a lower portion 210c. A portion of the electrode 220 covering the upper surface of the capacitor main body 201 is referred to as an upper portion 220a and a portion covering the side surface of the capacitor main body 201 is referred to as a side portion 220b, And a portion covering the lower surface is referred to as a lower portion 220c. In this embodiment, the side portions 210b and 220b correspond to side electrodes, respectively. The upper portions 210a and 220a are electrically connected to the via conductor 311b and the lower portions 210c and 220c are electrically connected to the via conductor 321b, respectively. In this embodiment, the surfaces of the electrodes 210 and 220 of the electronic component 200 are not roughened.

전극 (210) 과 전극 (220) 사이에 위치하는 콘덴서 본체 (201) 의 중앙부는, 도 3 에 나타내는 바와 같이, 전극 (210, 220) 에 덮이지 않고, 유전층 (231, 239) (세라믹) 이 노출되기 때문에, 비교적 강도가 약해진다. 그러나, 전자 부품 (200) 이 배선판 (10) 에 실장 (내장) 된 상태에 있어서는, 콘덴서 본체 (201) 의 중앙부는 절연층 (101, 102) 또는 절연체 (101a) 로 덮이기 때문에, 그들 절연 재료 (수지 등) 에 의해, 콘덴서 본체 (201) 가 보호되는 것으로 생각된다.The central portion of the capacitor main body 201 positioned between the electrode 210 and the electrode 220 is not covered with the electrodes 210 and 220 and the dielectric layers 231 and 239 (ceramic) Since it is exposed, the strength is relatively weak. However, when the electronic component 200 is mounted (embedded) in the wiring board 10, since the central portion of the capacitor main body 201 is covered with the insulating layers 101 and 102 or the insulator 101a, It is considered that the capacitor body 201 is protected by the resin (resin or the like).

도 4 에, 전자 부품 (200) 이 기판 (100) (코어 기판) 의 캐비티 (R10) 에 수용된 상태를 나타낸다.Fig. 4 shows a state in which the electronic component 200 is housed in the cavity R10 of the substrate 100 (core substrate).

캐비티 (R10) 는, 기판 (100) 을 관통한다. 캐비티 (R10) 의 양단 (제 1 면 (F1) 측 및 제 2 면 (F2) 측) 의 개구 형상은 각각, 대략 장방형으로 되어 있다. 전자 부품 (200) 의 형상은, 예를 들어 사각형 판상이고, 전자 부품 (200) 의 주면의 형상은, 예를 들어 대략 장방형이다. 본 실시형태에서는, 전자 부품 (200) 이 캐비티 (R10) 에 대응한 평면 형상 (예를 들어 대략 동일한 크기의 상사형) 을 갖는다.The cavity R10 passes through the substrate 100. The openings at both ends (the first surface F1 side and the second surface F2 side) of the cavity R10 are substantially rectangular. The shape of the electronic component 200 is, for example, a rectangular plate shape, and the shape of the major surface of the electronic component 200 is, for example, approximately rectangular. In this embodiment, the electronic component 200 has a planar shape corresponding to the cavity R10 (for example, a topology of approximately the same size).

여기서, 도 1 ∼ 도 3 중에 나타내는 각 치수의 바람직한 값의 일례를 나타낸다.Here, an example of preferable values of the respective dimensions shown in Figs. 1 to 3 is shown.

배선판 (10) 의 두께 (T1) (도 1), 즉 솔더 레지스트 (11) 부터 솔더 레지스트 (12) 까지의 두께는 290 ㎛ 이다. 기판 (100) (코어 기판) 의 두께 (T20) (도 2a) 는 106 ㎛ 이다. 전자 부품 (200) 의 두께 (T3) (도 3), 상세하게는 전극 (210, 220) 까지 포함한 두께는 150 ㎛ 이다. 도체층 (301, 302) 의 두께 (T4) (도 2a) 는 각각 20 ㎛ 이다. 절연층 (101, 102) 의 두께 (T5) (도 1) 는 각각 39 ㎛ 이다. 도체층 (110, 120) 의 두께 (T6) (도 1) 는 각각 18 ㎛ 이다. 솔더 레지스트 (11, 12) 의 두께 (T7) (도 1) 는 각각 15 ㎛ 이다.The thickness T1 of the wiring board 10 (FIG. 1), that is, the thickness from the solder resist 11 to the solder resist 12 is 290 占 퐉. The thickness T20 (Fig. 2A) of the substrate 100 (core substrate) is 106 mu m. The thickness T3 of the electronic component 200 (FIG. 3), specifically, the thickness including the electrodes 210 and 220 is 150 占 퐉. The thickness T4 (Fig. 2A) of the conductor layers 301 and 302 is 20 mu m each. The thickness T5 (FIG. 1) of the insulating layers 101 and 102 is 39 占 퐉, respectively. The thickness T6 (FIG. 1) of the conductor layers 110 and 120 is 18 占 퐉, respectively. The thickness T7 (FIG. 1) of the solder resists 11 and 12 is 15 占 퐉, respectively.

배선판 (10) 의 두께 (T1) 와, 기판 (100) (코어 기판) 및 그 양면의 도체층 (301, 302) 의 두께의 합계 T2 (= T20＋T4×2) 와, 전자 부품 (200) 의 두께 (T3) 에 대해서는, T3/T2 가 0.6 ∼ 1.7 의 범위에 있고, 또한, T3/T1 이 0.2 ∼ 0.7 의 범위에 있는 것이 바람직하다. 이러한 치수이면, 휨을 억제하기 쉬워지는 것으로 추측된다.The total thickness T2 (= T20 + T4 x 2) of the thickness T1 of the wiring board 10 and the thicknesses of the conductor layers 301 and 302 on both sides of the substrate 100 (core substrate) and the thickness T2 of the electronic component 200 It is preferable that T3 / T2 is in the range of 0.6 to 1.7 and T3 / T1 is in the range of 0.2 to 0.7. It is presumed that such a dimension facilitates suppressing the warpage.

다음으로, 도 4 중에 나타내는 각 치수의 바람직한 값의 일례를 나타낸다.Next, examples of preferable values of the respective dimensions shown in Fig. 4 are shown.

캐비티 (R10) 의 긴 쪽 방향의 폭 (D1) 은 1080 ㎛ 이고, 캐비티 (R10) 의 짧은 쪽 방향의 폭 (D2) 은 580 ㎛ 이다. 전자 부품 (200) 의 긴 쪽 방향의 폭 (D11) 은 1000 ㎛ 이고, 전자 부품 (200) 의 짧은 쪽 방향의 폭 (D12) 은 500 ㎛ 이다. 전자 부품 (200) 과 캐비티 (R10) 의 간극의 긴 쪽 방향의 폭 (D3) 은 40 ㎛ (클리어런스는 2 배인 80 ㎛) 이고, 전자 부품 (200) 과 캐비티 (R10) 의 간극의 짧은 쪽 방향의 폭 (D4) 은 40 ㎛ (클리어런스는 2 배인 80 ㎛) 이다. 전극 (210) 의 상부 (210a) 혹은 하부 (210c), 또는, 전극 (220) 의 상부 (220a) 혹은 하부 (220c) 의 폭 (D13) 은 230 ㎛ 이다.The width D1 of the cavity R10 in the longer direction is 1080 占 퐉 and the width D2 of the cavity R10 in the shorter direction is 580 占 퐉. The width D11 in the longitudinal direction of the electronic component 200 is 1000 mu m and the width D12 in the short direction of the electronic component 200 is 500 mu m. The width D3 of the clearance between the electronic component 200 and the cavity R10 in the long direction is 40 占 퐉 (the clearance is 80 占 퐉 which is twice as large) and the width D3 in the short direction of the gap between the electronic component 200 and the cavity R10 Is 40 占 퐉 (the clearance is doubled to 80 占 퐉). The upper portion 210a or the lower portion 210c of the electrode 210 or the width D13 of the upper portion 220a or the lower portion 220c of the electrode 220 is 230 占 퐉.

비아 도체 (311b) 와 비아 도체 (321b) 는, 예를 들어 전자 부품 (200) 을 사이에 두고, 서로 대향하도록 배치된다. 비아 도체 (311b 또는 321b) 의 피치 (D5) 는 770 ㎛ 이다.The via conductor 311b and the via conductor 321b are arranged so as to face each other with, for example, the electronic component 200 therebetween. The pitch D5 of the via conductors 311b or 321b is 770 占 퐉.

전자 부품 (200) 의 표리면 (제 3 면 (F3) 및 제 4 면 (F4)) 의 적어도 일방은, 면적 점유율 40 ％ ∼ 90 ％ 이고 전극 (210, 220) 을 가지고 있는 것이 바람직하다. 즉, 전극 (210) 의 제 3 면 (F3) 에 있어서 상부 (210a 및 220a) 가 차지하는 비율 (이하, 제 1 면적 점유율이라고 한다) 은, 40 ％ ∼ 90 ％ 의 범위에 있는 것이 바람직하다. 또한, 전극 (220) 의 제 4 면 (F4) 에 있어서 하부 (210c 및 220c) 가 차지하는 비율 (이하, 제 2 면적 점유율이라고 한다) 은, 40 ％ ∼ 90 ％ 의 범위에 있는 것이 바람직하다. 제 1 또는 제 2 면적 점유율이 40 ％ 이상이면, 전극 (210, 220) 과 비아 도체 (311b, 321b) 의 전기적 접속 (비아 접속) 의 얼라인먼트가 용이해진다. 또한, 제 1 또는 제 2 면적 점유율이 90 ％ 이하이면, 전극 (210, 220) 의 표면에서의 델라미네이션이 잘 발생하지 않게 되기 때문에, 델라미네이션을 억제하기 위한 처리, 예를 들어 전극 (210, 220) 표면의 조화 처리 등을 할애하기 쉬워진다. 또한, 본 실시형태에서는, 제 1 및 제 2 면적 점유율 (％) 이 각각, 100×(폭 (D12)×폭 (D13)＋폭 (D12)×폭 (D13))/(폭 (D11)×폭 (D12)) 에 상당한다.It is preferable that at least one of the front and back surfaces (the third surface F3 and the fourth surface F4) of the electronic component 200 has the area occupancy rate of 40% to 90% and the electrodes 210 and 220. That is, the ratio of the upper portions 210a and 220a (hereinafter referred to as the first area occupancy rate) on the third surface F3 of the electrode 210 is preferably in the range of 40% to 90%. The ratio of the lower portions 210c and 220c on the fourth surface F4 of the electrode 220 (hereinafter referred to as the second area occupancy rate) is preferably in the range of 40% to 90%. If the first or second area occupation ratio is 40% or more, alignment of the electrical connection (via connection) between the electrodes 210 and 220 and the via conductors 311b and 321b is facilitated. If the first or second area occupation ratio is 90% or less, the delamination on the surfaces of the electrodes 210 and 220 hardly occurs. Therefore, a process for suppressing delamination, for example, 220) surface roughness and the like easily. In the present embodiment, the first and second area occupancies (%) are 100 × (width D12 × width D13 + width D12 × width D13) / (width D11 × Width D12).

본 실시형태에서는, 예를 들어 도 4 에 나타내는 바와 같이, 복수의 스루홀 도체 (300b) (및 필드 스택 (S)) 가, 전자 부품 (200) 의 주변에 배치된다. 단 이에 한정되지 않고, 스루홀 도체 (300b) 의 배치 및 수는 임의이다. 스루홀 도체 (300b) 의 수는 1 개여도 되고 복수여도 된다.In the present embodiment, a plurality of through-hole conductors 300b (and a field stack S) are disposed around the electronic component 200, for example, as shown in Fig. However, the present invention is not limited thereto, and the arrangement and the number of the through-hole conductors 300b are arbitrary. The number of through-hole conductors 300b may be one or plural.

기판 (100) 은, 예를 들어 유리 클로스 (심재) 에 에폭시 수지를 함침시킨 것 (이하, 유리 에폭시라고 한다) 으로 이루어진다. 심재는, 주재료 (본 실시형태에서는 에폭시 수지) 보다 열 팽창률이 작은 재료이다. 심재로는, 예를 들어 유리 섬유 (예를 들어 유리 천 또는 유리 부직포), 아라미드 섬유 (예를 들어 아라미드 부직포), 또는 실리카 필러 등의 무기 재료가 바람직한 것으로 생각된다. 단, 기판 (100) 의 재료는, 기본적으로 임의이다. 예를 들어 에폭시 수지 대신에, 폴리에스테르 수지, 비스말레이미드트리아진 수지 (BT 수지), 이미드 수지 (폴리이미드), 페놀 수지, 또는 알릴화페닐렌에테르 수지 (A-PPE 수지) 등을 사용해도 된다. 기판 (100) 은, 이종 재료로 이루어지는 복수의 층으로 구성되어 있어도 된다.The substrate 100 is made of, for example, glass cloth (core material) impregnated with an epoxy resin (hereinafter referred to as glass epoxy). The core material is a material whose coefficient of thermal expansion is smaller than that of the main material (the epoxy resin in this embodiment). As the core material, an inorganic material such as glass fiber (for example, glass cloth or glass nonwoven fabric), aramid fiber (for example, aramid nonwoven fabric), or silica filler is considered to be preferable. However, the material of the substrate 100 is basically arbitrary. (A-PPE resin) or the like is used instead of the epoxy resin, for example, by using a polyester resin, a bismaleimide triazine resin (BT resin), an imide resin (polyimide), a phenol resin or an allylphenylene ether resin . The substrate 100 may be composed of a plurality of layers made of different materials.

본 실시형태에서는, 절연층 (101, 102) 의 각각이, 심재를 수지에 함침시켜 이루어진다. 절연층 (101, 102) 은, 예를 들어 유리 에폭시로 이루어진다. 단 이에 한정되지 않고, 예를 들어 절연층 (101, 102) 은 심재를 포함하지 않는 수지로 이루어져도 된다. 또한, 절연층 (101, 102) 의 재료는, 기본적으로 임의이다. 예를 들어 에폭시 수지 대신에, 폴리에스테르 수지, 비스말레이미드트리아진 수지 (BT 수지), 이미드 수지 (폴리이미드), 페놀 수지, 또는 알릴화페닐렌에테르 수지 (A-PPE 수지) 등을 사용해도 된다. 각 절연층은, 이종 재료로 이루어지는 복수의 층으로 구성되어 있어도 된다.In this embodiment, each of the insulating layers 101 and 102 is formed by impregnating a core with a resin. The insulating layers 101 and 102 are made of, for example, glass epoxy. However, the present invention is not limited thereto, and for example, the insulating layers 101 and 102 may be made of a resin not including a core material. The materials of the insulating layers 101 and 102 are basically arbitrary. (A-PPE resin) or the like is used instead of the epoxy resin, for example, by using a polyester resin, a bismaleimide triazine resin (BT resin), an imide resin (polyimide), a phenol resin or an allylphenylene ether resin . Each insulating layer may be composed of a plurality of layers made of different materials.

도체층 (110) 은, 구리박 (111) (하층) 과 구리 도금 (112) (상층) 으로 구성되고, 도체층 (120) 은 구리박 (121) (하층) 과 구리 도금 (122) (상층) 으로 구성된다. 도체층 (110, 120) 은, 예를 들어 전기 회로 (예를 들어 전자 부품 (200) 을 포함하는 전기 회로) 를 구성하는 배선, 랜드, 및 배선판 (10) 의 강도를 높이기 위한 베타 패턴 등을 갖는다.The conductive layer 110 is composed of a copper foil 111 (lower layer) and a copper plating layer 112 (upper layer), and the conductor layer 120 is composed of a copper foil 121 (lower layer) and a copper plating layer 122 ). The conductor layers 110 and 120 may be formed by a wiring or a land which constitutes an electric circuit (for example, an electric circuit including the electronic component 200), a beta pattern or the like for increasing the strength of the wiring board 10 .

도체층 (301) 에 전기적으로 접속되는 비아 도체 (312b) 의 각각은, 도 1 에 나타내는 바와 같이, 기준면 (F0) 을 향하여 폭이 좁아져 있다. 또한, 전자 부품 (200) 의 전극 (210, 220) (상세하게는, 상부 (210a, 220a)) 에 전기적으로 접속되는 비아 도체 (311b) 의 각각은, 도 1 에 나타내는 바와 같이, 기준면 (F0) 을 향하여 폭이 좁아져 있다. 본 실시형태에서는, 도 5a 에 나타내는 바와 같이, 비아 도체 (311b 및 312b) 의 형상이 각각, 예를 들어 도체층 (301) 또는 전자 부품 (200) 의 전극 (210, 220) 으로부터 상층을 향하여 폭이 넓어지도록 테이퍼된 테이퍼 원주 (원추대) 이다. 비아 도체 (311b, 312b) 의 각각은, 예를 들어 구리 도금으로 이루어진다.Each of the via conductors 312b electrically connected to the conductor layer 301 is narrowed toward the reference plane F0 as shown in Fig. Each of the via conductors 311b electrically connected to the electrodes 210 and 220 (specifically, the upper portions 210a and 220a) of the electronic component 200 has a reference plane F0 ) In the width direction. 5A, the via conductors 311b and 312b are formed so as to have a width from the electrodes 210 and 220 of the conductor layer 301 or the electronic component 200 toward the upper layer, Is a tapered tapered circumferential (frustum). Each of the via conductors 311b and 312b is made of, for example, copper plating.

한편, 도체층 (302) 에 전기적으로 접속되는 비아 도체 (322b) 의 각각은, 도 1 에 나타내는 바와 같이, 기준면 (F0) 을 향하여 폭이 좁아져 있다. 또한, 전자 부품 (200) 의 전극 (210, 220) (상세하게는, 하부 (210c, 220c)) 에 전기적으로 접속되는 비아 도체 (321b) 의 각각은, 도 1 에 나타내는 바와 같이, 기준면 (F0) 을 향하여 폭이 좁아져 있다. 본 실시형태에서는, 도 5b 에 나타내는 바와 같이, 비아 도체 (321b 및 322b) 의 형상이 각각, 예를 들어 도체층 (302) 의 도체 패턴 또는 전자 부품 (200) 의 전극 (210, 220) 으로부터 상층을 향하여 폭이 넓어지도록 테이퍼된 테이퍼 원주 (원추대) 이다. 비아 도체 (321b, 322b) 의 각각은, 예를 들어 구리 도금으로 이루어진다.On the other hand, each of the via conductors 322b electrically connected to the conductor layer 302 is narrowed toward the reference plane F0 as shown in Fig. Each of the via conductors 321b electrically connected to the electrodes 210 and 220 (specifically, the lower portions 210c and 220c) of the electronic component 200 has a reference plane F0 ) In the width direction. 5B, the via conductors 321b and 322b are respectively formed in the shape of a conductor pattern of the conductor layer 302 or the electrodes 210 and 220 of the electronic component 200. In this embodiment, (Tapered) circumferential (tapered) circumferential tapered so that the width becomes wider toward the center. Each of the via conductors 321b and 322b is made of, for example, copper plating.

기판 (100) 의 열 팽창 계수 (X, Y 방향) 는, 예를 들어 3 ppm ∼ 11 ppm 의 범위에 있고, 전자 부품 (200) 의 열 팽창 계수는, 예를 들어 10 ppm ∼ 15 ppm 의 범위에 있다. 단, 기판 (100) 의 두께 (T20) (도 2a) 가 0.06 mm ∼ 1.0 mm 의 범위에 있는 경우에는, 기판 (100) (코어 기판) 의 열 팽창 계수가, 전자 부품 (200) 의 열 팽창 계수와 동일 혹은 이보다 작은 것이 바람직하다. 이로써, 기판 (100) (코어 기판) 이 얇은 경우에도, 휨을 억제하기 쉬워진다.The thermal expansion coefficient (X, Y direction) of the substrate 100 is, for example, in the range of 3 ppm to 11 ppm, and the thermal expansion coefficient of the electronic component 200 is, for example, in the range of 10 ppm to 15 ppm . However, when the thickness T20 (FIG. 2A) of the substrate 100 is in the range of 0.06 mm to 1.0 mm, the thermal expansion coefficient of the substrate 100 (core substrate) It is preferable that the coefficient is equal to or smaller than the coefficient. As a result, even if the substrate 100 (core substrate) is thin, the warpage can be easily suppressed.

각 도체층 및 각 비아 도체의 재료는, 도체이면 임의이고, 금속이어도 되고 비금속이어도 된다. 각 도체층 및 각 비아 도체는, 이종 재료로 이루어지는 복수의 층으로 구성되어 있어도 된다.The material of each conductor layer and each via conductor may be a conductor, a metal, or a base metal. Each conductor layer and each via conductor may be composed of a plurality of layers made of dissimilar materials.

본 실시형태의 기판 (100) 에는, 기판 (100) (코어 기판) 중의 기준면 (F0) 으로부터 제 1 면 (F1) 을 향하여 폭이 넓어지는 제 1 도체부 (R11) 와 기준면 (F0) 으로부터 제 2 면 (F2) 을 향하여 폭이 넓어지는 제 2 도체부 (R12) 를 갖는 스루홀 도체 (300b) (도 2a 참조) 가 형성되어 있다. 이 때문에, 예를 들어 도 6 에 나타내는 바와 같이, 전극 (210) 의 측부 (210b) (측면 전극) 에 있어서 전자 부품 (200) 의 두께 방향 (Z 방향) 에 있어서의 중앙부가 양단부보다 외측으로 부풀어 있는 경우, 스루홀 도체 (300b) 와 전자 부품 (200) (상세하게는, 측부 (210b) 의 표면) 의 거리 (D0) 가, 전자 부품 (200) 의 두께 방향에 있어서 대략 균일해지기 쉬워진다. 이로써, 스루홀 도체 (300b) 와 전자 부품 (200) 사이에서의 열 응력에 의한 수축량이 전자 부품 (200) 의 두께 방향에 있어서 대략 균일해지기 때문에, 배선판 (10) 에 변형이 잘 발생하지 않게 된다. 그 결과, 배선판 (10) 의 휨이 억제된다. 그리고, 배선판 (10) 의 휨이 억제됨으로써, 전자 부품 (200) 의 전극 (210, 220) 표면에서의 델라미네이션, 각 전기적 접속 부위에 있어서의 균열, 또는 전자 부품 (200) 의 크랙 등이 잘 발생하지 않게 된다. 그 결과, 배선판 (10) 에 있어서의 전기적 접속의 신뢰성이 향상된다. 또한, 거리 (D0) 가 균일해짐으로써, 스루홀 도체 (300b) 와 전자 부품 (200) 사이에 있어서의 절연 신뢰성을 확보하기 쉬워진다. 그 결과, 스루홀 도체 (300b) 와 전자 부품 (200) 을 서로 접근시키는 것이 가능해져, 전자 부품 (200) 의 근방에 스루홀 도체 (300b) 를 배치하기 쉬워진다. 스루홀 도체 (300b) 와 전자 부품 (200) 의 거리 (D0) 는 150 ㎛ ∼ 500 ㎛ 의 범위에 있는 것이 바람직하다. 거리 (D0) 가 이러한 범위에 있으면, 스루홀 도체 (300b) 와 전자 부품 (200) 사이에 있어서의 절연 신뢰성을 확보하면서, 배선판 (10) 의 소형화를 도모하기 쉬워진다. 특히 바람직한 일례에서는, 거리 (D0) 는 200 ㎛ 이다.The substrate 100 of the present embodiment is provided with a first conductor R11 extending from the reference plane F0 to the first plane F1 and a second conductor R11 extending from the reference plane F0, Hole conductor 300b (refer to Fig. 2A) having a second conductor portion R12 whose width becomes larger toward the second surface F2 is formed. 6, the central portion in the thickness direction (Z direction) of the electronic component 200 at the side portion 210b (side electrode) of the electrode 210 swells outward beyond both ends, The distance D0 between the through-hole conductor 300b and the electronic component 200 (more specifically, the surface of the side portion 210b) is likely to be substantially uniform in the thickness direction of the electronic component 200 . Thus, the shrinkage amount due to the thermal stress between the through-hole conductor 300b and the electronic component 200 becomes substantially uniform in the thickness direction of the electronic component 200, so that the wiring board 10 is prevented from being deformed do. As a result, warping of the wiring board 10 is suppressed. By suppressing the warpage of the wiring board 10, delamination at the surfaces of the electrodes 210 and 220 of the electronic component 200, cracks at the respective electrical connection portions, and cracks of the electronic component 200 . As a result, the reliability of the electrical connection in the wiring board 10 is improved. Also, since the distance D0 is made uniform, the insulation reliability between the through-hole conductor 300b and the electronic component 200 can be easily ensured. As a result, the through-hole conductor 300b and the electronic component 200 can be brought closer to each other, and the through-hole conductor 300b can be easily disposed in the vicinity of the electronic component 200. [ It is preferable that the distance D0 between the through hole conductor 300b and the electronic component 200 is in the range of 150 mu m to 500 mu m. When the distance D0 is in this range, it becomes easy to achieve miniaturization of the wiring board 10 while ensuring insulation reliability between the through-hole conductor 300b and the electronic component 200. [ In a particularly preferred example, the distance D0 is 200 占 퐉.

또한, 도 6 의 예에서는, 측면 전극 (측부 (210b)) 의 중앙부가, 그 양단부보다 치수 (D20) 만큼 외측으로 부풀어 있다.In the example of Fig. 6, the central portion of the side electrode (side portion 210b) bulges outward by the dimension D20 from both ends thereof.

본 실시형태에서는, 절연층 (101) (제 1 절연층) 에 형성되는 모든 비아 도체 (비아 도체 (311b 및 312b)) 가 기준면 (F0) 을 향하여 폭이 좁아지고, 또한, 절연층 (102) (제 2 절연층) 에 형성되는 모든 비아 도체 (비아 도체 (321b 및 322b)) 가 기준면 (F0) 을 향하여 폭이 좁아진다. 이로써, 응력 등이, 기판 (100) (코어 기판) 중의 기준면 (F0) 에 집중되기 쉬워지고, X-Y 평면에 있어서의 응력 분포의 균일화가 도모되는 것으로 생각된다. 또한 그 결과, 배선판 (10) 의 휨이 억제되고, 배선판 (10) 에 있어서의 전기적 접속의 신뢰성이 향상되는 것으로 생각된다.All the via conductors (via conductors 311b and 312b) formed in the insulating layer 101 (the first insulating layer) become narrow toward the reference plane F0 and the insulating layer 102 All the via conductors (via conductors 321b and 322b) formed in the first insulating layer (second insulating layer) become narrow toward the reference plane F0. This makes it easy for the stress or the like to concentrate on the reference plane F0 of the substrate 100 (the core substrate), and the stress distribution in the X-Y plane can be made uniform. As a result, it is considered that the warpage of the wiring board 10 is suppressed, and the reliability of the electrical connection in the wiring board 10 is improved.

배선판 (10) 의 비아 도체는, 기준면 (F0) 에 대하여 대칭적인 구조를 갖는다. 상세하게는, 기준면 (F0) 의 제 1 면 (F1) 측에 위치하는 비아 도체 (비아 도체 (311b 및 312b)) 와 기준면 (F0) 의 제 2 면 (F2) 측에 위치하는 비아 도체 (비아 도체 (321b 및 322b)) 는, 서로 대칭적인 배치 및 형상을 갖는다 (도 1 참조). 이로써, 기준면 (F0) 의 양측으로 응력이 상쇄되기 쉬워지는 것으로 생각된다. 또한 그 결과, 배선판 (10) 의 휨이 억제되고, 배선판 (10) 에 있어서의 전기적 접속의 신뢰성이 향상되는 것으로 생각된다.The via conductors of the wiring board 10 have a symmetrical structure with respect to the reference plane F0. Specifically, via conductors (via conductors 311b and 312b) located on the first plane F1 side of the reference plane F0 and via conductors (via conductors 311b and 312b) located on the second plane F2 side of the reference plane F0, Conductors 321b and 322b) have symmetrical arrangements and shapes (see Fig. 1). As a result, it is considered that stresses are easily canceled on both sides of the reference plane F0. As a result, it is considered that the warpage of the wiring board 10 is suppressed, and the reliability of the electrical connection in the wiring board 10 is improved.

배선판 (10) 의 기준면 (F0) 을 사이에 두는 상하 (Z1 측 및 Z2 측) 사이에서 열 팽창·열 수축의 언밸런스가 있는 경우, 배선판 (10) 에 휨이 발생하기 쉬워지는 것으로 생각된다. 그러나, 본 실시형태에서는, 강성이 높은 전자 부품 (200) (예를 들어 MLCC) 및 스루홀 도체 (300b) 가, 기준면 (F0) 부근에 위치하기 때문에, 이와 같은 경우에서도 배선판 (10) 에 휨이 잘 발생하지 않는다. 즉, 전자 부품 (200) 이 존재하는 영역에서는, 전자 부품 (200) 의 강성이 높은 점에서, 휨이 억제된다. 또한, 전자 부품 (200) 이 존재하지 않는 영역에서도, 높은 강성을 갖고 기준면 (F0) 으로부터 멀어짐에 따라 폭이 넓어지는 스루홀 도체 (300b) 에 의해, 열 응력이, 기준면 (F0) 으로부터 외측에, 나아가서는 기판 (100) 전체에 전파되기 어려워진다. 그 결과, 배선판 (10) 의 휨은 억제된다.It is considered that when there is unbalance of thermal expansion and contraction between the upper and lower sides (Z1 side and Z2 side) between the reference plane F0 of the wiring board 10, warpage is likely to occur in the wiring board 10. However, in the present embodiment, since the electronic parts 200 (for example, MLCC) and the through-hole conductors 300b having high rigidity are located near the reference plane F0, even in such a case, This does not happen very well. That is, in the region where the electronic component 200 is present, warpage is suppressed because the rigidity of the electronic component 200 is high. The through-hole conductor 300b which has a high rigidity and becomes wider as the distance from the reference plane F0 is larger than the reference plane F0 in the region where the electronic component 200 does not exist And moreover, propagation to the entire substrate 100 becomes difficult. As a result, warping of the wiring board 10 is suppressed.

이하, 도 7 등을 참조하여, 배선판 (10) 의 제조 방법에 대하여 설명한다. 도 7 은, 본 실시형태에 관련된 배선판 (10) 의 제조 방법의 개략적인 내용 및 순서를 나타내는 플로우 차트이다.Hereinafter, a method of manufacturing the wiring board 10 will be described with reference to FIG. 7 and the like. Fig. 7 is a flowchart showing a schematic content and a procedure of a manufacturing method of the wiring board 10 according to the present embodiment.

단계 S11 에서는, 도 8 에 나타내는 바와 같이, 출발 재료로서 양면 구리 피복 적층판 (1000) 을 준비한다. 양면 구리 피복 적층판 (1000) 은, 기판 (100) (코어 기판) 과, 기판 (100) 의 제 1 면 (F1) 상에 형성된 구리박 (1001) 과, 기판 (100) 의 제 2 면 (F2) 상에 형성된 구리박 (1002) 으로 구성된다. 본 실시형태에서는, 이 단계에 있어서, 기판 (100) 이, 완전하게 경화된 상태 (C 스테이지) 의 유리 에폭시로 이루어진다.In step S11, as shown in Fig. 8, a double-sided copper clad laminate 1000 is prepared as a starting material. The double-sided copper clad laminate 1000 includes a substrate 100 (core substrate), a copper foil 1001 formed on the first surface F1 of the substrate 100, a second surface F2 of the substrate 100 And a copper foil 1002 formed on the copper foil. In this embodiment, in this step, the substrate 100 is made of a glass epoxy in a completely cured state (C stage).

계속해서, 도 7 의 단계 S12 에서, 스루홀 도체 (300b) 및 도체층 (301, 302) 을 형성한다.Subsequently, in step S12 of Fig. 7, the through-hole conductor 300b and conductor layers 301 and 302 are formed.

상세하게는, 도 9 에 나타내는 바와 같이, 예를 들어 CO2 레이저를 이용하여, 제 1 면 (F1) 측으로부터 레이저를 양면 구리 피복 적층판 (1000) 에 조사함으로써 구멍 (1003) 을 형성하고, 제 2 면 (F2) 측으로부터 레이저를 양면 구리 피복 적층판 (1000) 에 조사함으로써 구멍 (1004) 을 형성한다. 구멍 (1003) 의 형상은 제 1 도체부 (R11) (도 2a 및 도 2b 참조) 에 대응하고, 구멍 (1004) 의 형상은 제 2 도체부 (R12) (도 2a 및 도 2b 참조) 에 대응한다. 구멍 (1003) 과 구멍 (1004) 은, X-Y 평면에 있어서 대략 동일한 위치에 형성되고, 최종적으로는 연결되어, 양면 구리 피복 적층판 (1000) 을 관통하는 스루홀 (300a) 이 된다. 스루홀 (300a) 의 형상은, 스루홀 도체 (300b) (도 2a 및 도 2b 참조) 에 대응하고, 모래 시계상 (고상) 이다. 구멍 (1003) 과 구멍 (1004) 의 경계는 잘록부 (300c) (도 2a 및 도 2b 참조) 에 상당한다. 제 1 면 (F1) 에 대한 레이저 조사와 제 2 면 (F2) 에 대한 레이저 조사는, 동시에 실시해도 되고, 편면씩 실시해도 된다. 스루홀 (300a) 을 형성한 후에는, 스루홀 (300a) 에 대하여 디스미어를 실시하는 것이 바람직하다. 디스미어에 의해, 불필요한 도통 (쇼트) 이 억제된다. 또한, 레이저 광의 흡수 효율을 높이기 위해서, 레이저 조사에 앞서 구리박 (1001, 1002) 의 표면을 흑화 처리해도 된다. 또한, 스루홀 (300a) 의 형성은, 드릴 또는 에칭 등, 레이저 이외의 방법으로 실시해도 된다. 단, 레이저 가공이면, 미세한 가공을 하기 쉽다. 특히, 기판 (100) 의 열 팽창 계수가 작은 경우에는, 드릴 가공이 곤란해지기 때문에, 레이저 가공이 유효하다.Specifically, as shown in Fig. 9, holes 1003 are formed by irradiating a double-sided copper clad laminate 1000 with a laser from the first surface F1 side using, for example, a CO 2 laser, A laser beam is irradiated from the second surface (F2) side to the double-sided copper clad laminate (1000) to form the hole (1004). The shape of the hole 1003 corresponds to the first conductor R11 (see Figs. 2A and 2B), and the shape of the hole 1004 corresponds to the second conductor R12 (see Figs. 2A and 2B) do. The hole 1003 and the hole 1004 are formed at substantially the same position in the XY plane and finally connected to each other to form a through hole 300a penetrating the double-sided copper clad laminate 1000. The shape of the through hole 300a corresponds to the through hole conductor 300b (see Figs. 2A and 2B) and is in the form of an hourglass (solid phase). The boundary between the hole 1003 and the hole 1004 corresponds to the constricted portion 300c (see Figs. 2A and 2B). The laser irradiation on the first surface F1 and the laser irradiation on the second surface F2 may be performed simultaneously, or may be performed one by one. After the formation of the through hole 300a, desirably, the through hole 300a is desmeared. Unnecessary conduction (short) is suppressed by the desmear. Further, in order to increase the absorption efficiency of the laser light, the surfaces of the copper foils 1001 and 1002 may be blackened prior to laser irradiation. The formation of the through hole 300a may be performed by a method other than laser, such as drilling or etching. However, in the case of laser processing, it is easy to perform fine processing. Particularly, when the coefficient of thermal expansion of the substrate 100 is small, drilling becomes difficult, and laser processing is effective.

계속해서, 예를 들어 패널 도금법에 의해, 도 10 에 나타내는 바와 같이, 구리박 (1001, 1002) 상 및 스루홀 (300a) 내에, 예를 들어 구리의 도금 (1005) 을 형성한다. 구체적으로는, 먼저 무전해 도금을 실시하고, 계속해서 도금액을 이용하여, 그 무전해 도금막을 시드층으로 하여 전해 도금을 실시함으로써, 도금 (1005) 을 형성한다. 이로써, 스루홀 (300a) 에 도금 (1005) 이 충전되고, 스루홀 도체 (300b) 가 형성된다.10, copper plating 1005, for example, copper is formed on the copper foils 1001 and 1002 and in the through hole 300a by, for example, a panel plating method. More specifically, the electroless plating is performed first, and then the electroless plating film is used as the seed layer by electrolytic plating using the plating solution, thereby forming the plating 1005. Thus, the plating 1005 is filled in the through hole 300a, and the through hole conductor 300b is formed.

계속해서, 예를 들어 에칭 레지스트 및 에칭액을 이용하여, 기판 (100) 의 제 1 면 (F1) 및 제 2 면 (F2) 에 형성된 각 도체층의 패터닝을 실시한다. 구체적으로는, 도체층 (301, 302) 에 대응한 패턴을 갖는 에칭 레지스트로 각 도체층을 덮고, 각 도체층의, 에칭 레지스트로 덮이지 않은 부분 (에칭 레지스트의 개구부로 노출되는 부위) 을, 에칭으로 제거한다. 이로써, 도 11 에 나타내는 바와 같이, 기판 (100) 의 제 1 면 (F1), 제 2 면 (F2) 상에 각각, 도체층 (301, 302) 이 형성된다. 또한, 에칭은, 습식에 한정되지 않으며, 건식이어도 된다.Subsequently, the conductor layers formed on the first surface F1 and the second surface F2 of the substrate 100 are patterned, for example, by using an etching resist and an etching solution. More specifically, each conductor layer is covered with an etching resist having a pattern corresponding to the conductor layers 301 and 302, and a portion of each conductor layer not covered with the etching resist (a portion exposed to the opening of the etching resist) And is removed by etching. 11, the conductor layers 301 and 302 are formed on the first surface F1 and the second surface F2 of the substrate 100, respectively. The etching is not limited to wet etching, and may be dry etching.

본 실시형태에서는, 도 12a 에 나타내는 바와 같이, 기판 (100) 상, 캐비티 (R10) 에 대응하는 영역 (R100) 에는, 도체층 (301) 이 형성되지 않는다. 도체층 (301) 이 이러한 도체 패턴을 가지면, 캐비티 (R10) 의 위치 및 형상이 명확해지기 때문에, 후의 공정 (도 7 의 단계 S13) 에 있어서, 캐비티 (R10) 를 형성하기 위한 레이저 조사의 얼라인먼트가 용이해진다.In this embodiment, as shown in Fig. 12A, the conductor layer 301 is not formed on the substrate 100 and in the region R100 corresponding to the cavity R10. Since the position and shape of the cavity R10 are clarified when the conductor layer 301 has such a conductor pattern, in the subsequent process (step S13 in Fig. 7), alignment of laser irradiation for forming the cavity R10 .

단, 도체층 (301) 의 도체 패턴은, 도 12a 에 나타내는 패턴에 한정되지 않는다. 예를 들어 도 12b 에 나타내는 바와 같이, 기판 (100) 상의, 후의 공정 (도 7 의 단계 S13) 에 있어서 레이저를 조사하는 부분 (이하, 레이저 조사로라고 한다) 만, 도체층 (301) 이 형성되어 있지 않아도 된다. 이 경우, 레이저 조사로의 내측에는, 도체층 (301) 이 존재한다. 이러한 도체층 (301) 이어도, 캐비티 (R10) 를 형성하기 위한 레이저 조사의 얼라인먼트가 용이해진다.However, the conductor pattern of the conductor layer 301 is not limited to the pattern shown in Fig. 12A. 12B, a conductor layer 301 is formed only on a portion (hereinafter referred to as a laser irradiation portion) for irradiating a laser in a subsequent process (Step S13 in Fig. 7) on the substrate 100 You do not have to. In this case, the conductor layer 301 is present inside the laser irradiation path. Even in such a conductor layer 301, alignment of laser irradiation for forming the cavity R10 is facilitated.

또한, 본 실시형태에서는, 도 12a 에 나타내는 바와 같이, 도체층 (301) 이 얼라인먼트 마크 (301a) 를 갖는다. 얼라인먼트 마크 (301a) 는, 예를 들어 후의 공정 (도 7 의 단계 S14) 에 있어서 광학적으로 인식할 수 있는 패턴으로, 예를 들어 에칭 등에 의해, 부분적으로 도체를 제거함으로써 형성할 수 있다. 본 실시형태에서는, 얼라인먼트 마크 (301a) 가, 영역 (R100) 의 주위 (예를 들어 4 모서리) 에 배치된다. 단 이에 한정되지 않고, 얼라인먼트 마크 (301a) 의 배치 및 형상은 임의이다.In this embodiment, as shown in Fig. 12A, the conductor layer 301 has the alignment mark 301a. The alignment mark 301a can be formed by removing the conductor partly by etching, for example, in a pattern that can be optically recognized in a later step (step S14 in Fig. 7), for example. In this embodiment, the alignment mark 301a is arranged around the area R100 (for example, at four corners). However, the arrangement and shape of the alignment marks 301a are not limited thereto.

계속해서, 도 7 의 단계 S13 에서, 기판 (100) (코어 기판) 에 캐비티 (R10) 를 형성한다. 본 실시형태에서는, 도 13 에 나타내는 바와 같이, 기판 (100) 에 레이저를 조사함으로써, 캐비티 (R10) 를 형성한다. 구체적으로는, 예를 들어 도 12a 에 나타내는 바와 같이, 사각형을 그리도록 레이저를 조사함으로써, 기판 (100) 에 있어서의, 캐비티 (R10) 에 대응한 영역 (R100) 을, 그 주위의 부분으로부터 잘라낸다. 레이저의 조사 각도는, 예를 들어 기판 (100) 의 제 1 면 (F1) 에 대하여 대략 수직의 각도로 한다. 이로써, 도 14 에 나타내는 바와 같이, 캐비티 (R10) 가 형성된다. 본 실시형태에서는, 캐비티 (R10) 를 레이저에 의해 형성하기 때문에, 캐비티 (R10) 가 용이하게 얻어진다. 캐비티 (R10) 는, 전자 부품 (200) 의 수용 스페이스가 된다.Subsequently, in step S13 in Fig. 7, a cavity R10 is formed in the substrate 100 (core substrate). In this embodiment, as shown in Fig. 13, a cavity R10 is formed by irradiating the substrate 100 with a laser. Specifically, for example, as shown in Fig. 12A, a region R100 corresponding to the cavity R10 in the substrate 100 is cut from a portion around the cavity R10 by irradiating a laser to draw a quadrangle I will. The irradiation angle of the laser is, for example, an angle substantially perpendicular to the first surface F1 of the substrate 100. [ Thus, as shown in Fig. 14, the cavity R10 is formed. In the present embodiment, since the cavity R10 is formed by laser, the cavity R10 is easily obtained. The cavity R10 serves as a space for accommodating the electronic component 200.

계속해서, 도 7 의 단계 S14 에서, 전자 부품 (200) 을, 기판 (100) 의 캐비티 (R10) 에 배치한다.Subsequently, the electronic component 200 is placed in the cavity R10 of the substrate 100 in step S14 of Fig.

구체적으로는, 도 15 에 나타내는 바와 같이, 예를 들어 PET (폴리·에틸렌·테레프탈레이트) 로 이루어지는 캐리어 (1006) 를, 기판 (100) 의 편측 (예를 들어 제 2 면 (F2)) 에 형성한다. 이로써, 캐비티 (R10) (구멍) 의 일방의 개구가 캐리어 (1006) 로 막힌다. 본 실시형태에서는, 캐리어 (1006) 가, 점착 시트 (예를 들어 테이프) 로 이루어지고, 기판 (100) 측에 점착성을 갖는다. 캐리어 (1006) 는, 예를 들어 라미네이트에 의해, 기판 (100) 과 접착된다.Specifically, as shown in FIG. 15, a carrier 1006 made of, for example, PET (polyethylene terephthalate) is formed on one side (for example, the second surface F2) of the substrate 100 do. Thereby, one opening of the cavity R10 (hole) is blocked with the carrier 1006. [ In the present embodiment, the carrier 1006 is made of an adhesive sheet (for example, a tape) and has adhesiveness to the substrate 100 side. The carrier 1006 is bonded to the substrate 100 by, for example, a laminate.

계속해서, 도 16 에 나타내는 바와 같이, 캐비티 (R10) (구멍) 가 막힌 개구와는 반대측 (Z1 측) 으로부터, 캐비티 (R10) 에 전자 부품 (200) 을 넣는다. 전자 부품 (200) 은, 예를 들어 부품 실장기에 의해 캐비티 (R10) 에 넣어진다. 예를 들어 전자 부품 (200) 은, 진공 척 등에 의해 유지되고, 캐비티 (R10) 의 상방 (Z1 측) 에 운반된 후, 그곳으로부터 연직 방향을 따라 하강하여, 캐비티 (R10) 에 넣어진다. 이로써, 도 17 에 나타내는 바와 같이, 캐리어 (1006) (점착 시트) 상에, 전자 부품 (200) 이 배치된다. 또한, 전자 부품 (200) 의 위치 결정을 할 때에는, 얼라인먼트 마크 (301a) (도 12a, 도 12b 참조) 를 사용하는 것이 바람직하다. 그렇게 함으로써, 전자 부품 (200) 과 캐비티 (R10) 의 위치 맞춤의 정밀도를 높이는 것이 가능해 지는 것으로 생각된다.Subsequently, as shown in Fig. 16, the electronic component 200 is inserted into the cavity R10 from the side (Z1 side) opposite to the opening in which the cavity R10 (hole) is clogged. The electronic component 200 is put into the cavity R10 by, for example, a component mounting machine. For example, the electronic component 200 is held by a vacuum chuck or the like, is transported to the upper side (Z1 side) of the cavity R10, thereafter descends along the vertical direction from the cavity R10, and is put into the cavity R10. Thus, as shown in Fig. 17, the electronic component 200 is disposed on the carrier 1006 (adhesive sheet). In order to position the electronic component 200, it is preferable to use the alignment mark 301a (see Figs. 12A and 12B). By doing so, it is considered that it becomes possible to improve the precision of positioning of the electronic component 200 and the cavity R10.

본 실시형태에서는, 전자 부품 (200) 의 전극 (210, 220) 및 도체층 (301, 302) 의 표면을 조화하지 않는다. 그러나, 필요에 따라, 에칭 등에 의해 조화해도 된다.In the present embodiment, the electrodes 210 and 220 of the electronic component 200 and the surfaces of the conductor layers 301 and 302 are not matched. However, if necessary, they may be matched by etching or the like.

계속해서, 도 7 의 단계 S15 에서, 도 18 에 나타내는 바와 같이, 반경화 상태로, 캐비티 (R10) (구멍) 가 막힌 개구와는 반대측 (Z1 측) 의, 기판 (100) 의 제 1 면 (F1) 상 및 전자 부품 (200) 의 제 3 면 (F3) 상에, 절연층 (101) (제 1 층간 절연층) 을 배치한다. 또한 절연층 (101) 상에, 구리박 (111) (제 1 구리박) 을 배치한다. 절연층 (101) 은, 예를 들어 유리 에폭시의 프리프레그로 이루어진다. 계속해서, 도 19a 에 나타내는 바와 같이, 절연층 (101) 을 반경화 상태로 프레스함으로써, 절연층 (101) 으로부터 수지를 유출시켜 캐비티 (R10) 에 흘려 넣는다. 이로써, 도 19b 에 나타내는 바와 같이, 캐비티 (R10) 에 있어서의 기판 (100) 과 전자 부품 (200) 의 간극 (R1) 에 절연체 (101a) (절연층 (101) 을 구성하는 수지) 가 충전된다. 이 때, 기판 (100) 과 전자 부품 (200) 의 간극이 좁으면, 전자 부품 (200) 의 고정이 약해도, 수지가 캐비티 (R10) 에 흘러 들어가는 힘으로, 전자 부품 (200) 의 위치 어긋남이나, 바람직하지 않은 기울기가 잘 발생하지 않는다. 또한, 절연체 (101a) 는, 기판 (100) 및 전자 부품 (200) 의 어느 것보다 큰 열 팽창 계수를 갖는다.Subsequently, in step S15 of Fig. 7, as shown in Fig. 18, the first surface (first surface) of the substrate 100 on the side (Z1 side) opposite to the opening in which the cavity R10 An insulating layer 101 (first interlayer insulating layer) is disposed on the third surface F3 of the electronic component 200 and the electronic component 200, Further, a copper foil 111 (first copper foil) is disposed on the insulating layer 101. The insulating layer 101 is made of, for example, a glass epoxy prepreg. Then, as shown in Fig. 19A, the insulating layer 101 is pressed in a semi-cured state so that the resin flows out from the insulating layer 101 and flows into the cavity R10. 19B, the gap R1 between the substrate 100 and the electronic component 200 in the cavity R10 is filled with the insulator 101a (resin constituting the insulating layer 101) . At this time, if the gap between the substrate 100 and the electronic component 200 is narrow, even if the fixation of the electronic component 200 is weak, the positional deviation of the electronic component 200 due to the force of the resin flowing into the cavity R10 However, an undesirable tilt does not occur well. The insulator 101a has a larger thermal expansion coefficient than either the substrate 100 or the electronic component 200. [

캐비티 (R10) 에 절연체 (101a) 가 충전되면, 그 충전 수지 (절연체 (101a)) 와 전자 부품 (200) 의 가용착을 실시한다. 구체적으로는, 가열에 의해 충전 수지에 전자 부품 (200) 을 지지할 수 있을 정도의 유지력을 발현시킨다. 이로써, 캐리어 (1006) 에 지지되어 있던 전자 부품 (200) 이, 충전 수지에 의해 지지되게 된다. 그 후, 캐리어 (1006) 를 제거한다.When the cavity R10 is filled with the insulator 101a, the filled resin (the insulator 101a) and the electronic component 200 are made to adhere to each other. Concretely, a holding force enough to support the electronic component 200 to the filled resin is developed by heating. As a result, the electronic component 200 supported by the carrier 1006 is supported by the filling resin. Then, the carrier 1006 is removed.

또한, 이 단계에서는, 절연체 (101a) (충전 수지) 및 절연층 (101) 은 반경화되어 있는 것에 지나지 않아, 완전하게는 경화되어 있지 않다. 단 이에 한정되지 않고, 예를 들어, 이 단계에서 절연체 (101a) 및 절연층 (101) 을 완전하게 경화시켜도 된다.At this stage, the insulator 101a (filled resin) and the insulating layer 101 are only semi-cured and are not completely cured. However, the present invention is not limited thereto. For example, the insulator 101a and the insulating layer 101 may be completely cured at this stage.

계속해서, 도 7 의 단계 S16 에서, 기판 (100) 의 제 2 면 (F2) 측에 빌드업을 실시한다.Subsequently, in step S16 of Fig. 7, the build-up is performed on the second surface F2 side of the substrate 100. Fig.

구체적으로는, 도 20 에 나타내는 바와 같이, 기판 (100) 의 제 2 면 (F2) 상에, 절연층 (102) (제 2 층간 절연층) 및 구리박 (121) (제 2 구리박) 을 배치한다. 절연층 (102) 은, 예를 들어 유리 에폭시의 프리프레그로 이루어진다. 계속해서, 예를 들어 프레스에 의해, 절연층 (102) 을 반경화 상태로 기판 (100) 및 전자 부품 (200) 에 접착시킨 후, 가열하여 절연층 (101, 102) 의 각각을 경화시킨다. 본 실시형태에서는, 점착 시트 (캐리어 (1006)) 를 제거한 후에, 캐비티 (R10) 에 충전한 수지를 경화시키기 때문에, 절연층 (101, 102) 의 경화를 동시에 실시하는 것이 가능해진다. 그리고, 양면의 절연층 (101, 102) 의 경화를 동시에 실시함으로써, 기판 (100) 의 휨이 억제되기 때문에, 기판 (100) 을 얇게 하기 쉬워진다.20, an insulating layer 102 (a second interlayer insulating layer) and a copper foil 121 (a second copper foil) are formed on the second surface F2 of the substrate 100 . The insulating layer 102 is made of, for example, a prepreg of glass epoxy. Subsequently, the insulating layer 102 is adhered to the substrate 100 and the electronic component 200 in a semi-cured state by, for example, a press, and then heated to cure each of the insulating layers 101 and 102. In the present embodiment, since the resin filled in the cavity R10 is cured after the adhesive sheet (carrier 1006) is removed, the insulating layers 101 and 102 can be simultaneously cured. Since the warpage of the substrate 100 is suppressed by simultaneously performing the curing of the insulating layers 101 and 102 on both sides, the substrate 100 can be easily made thin.

계속되는 도 7 의 단계 S17 에서는, 비아 도체 및 도체층을 형성한다.Subsequently, in step S17 of Fig. 7, a via conductor and a conductor layer are formed.

상세하게는, 도 21 에 나타내는 바와 같이, 예를 들어 레이저에 의해, 절연층 (101) 및 구리박 (111) 에 구멍 (311a 및 312a) (각각 비아홀) 을 형성하고, 절연층 (102) 및 구리박 (121) 에 구멍 (321a 및 322a) (각각 비아홀) 을 형성한다. 구멍 (311a 및 312a) 의 각각은 절연층 (101) 및 구리박 (111) 을 관통하고, 구멍 (321a 및 322a) 의 각각은 절연층 (102) 및 구리박 (121) 을 관통한다. 그리고, 구멍 (311a 및 321a) 의 각각은, 전자 부품 (200) 의 전극 (210 또는 220) 에 이르고, 구멍 (312a 및 322a) 의 각각은, 스루홀 도체 (300b) 의 직상에 이른다. 그 후, 필요에 따라, 디스미어를 실시한다.More specifically, as shown in Fig. 21, holes 311a and 312a (via holes, respectively) are formed in the insulating layer 101 and the copper foil 111 by using, for example, Holes 321a and 322a (via holes, respectively) are formed in the copper foil 121. [ Each of the holes 311a and 312a penetrates the insulating layer 101 and the copper foil 111 and each of the holes 321a and 322a penetrates the insulating layer 102 and the copper foil 121. [ Each of the holes 311a and 321a reaches the electrode 210 or 220 of the electronic component 200 and each of the holes 312a and 322a reaches directly above the through hole conductor 300b. Thereafter, desmear is performed as necessary.

계속해서, 도 22a 에 나타내는 바와 같이, 예를 들어 화학 도금법에 의해, 구리박 (111, 121) 상 및 구멍 (311a, 312a, 321a, 322a) 내에, 예를 들어 구리의 무전해 도금막 (1007, 1008) 을 형성한다. 또한, 무전해 도금에 앞서, 예를 들어 침지에 의해, 팔라듐 등으로 이루어지는 촉매를, 절연층 (101, 102) 의 표면에 흡착시켜도 된다.Subsequently, as shown in Fig. 22A, an electroless plating film 1007 (for example, copper) is formed in the copper foils 111 and 121 and in the holes 311a, 312a, 321a and 322a by chemical plating, , 1008 are formed. Prior to the electroless plating, a catalyst made of palladium or the like may be adsorbed onto the surfaces of the insulating layers 101 and 102 by, for example, dipping.

계속해서, 도 22b 에 나타내는 바와 같이, 리소그래피 기술 또는 인쇄 등에 의해, 제 1 면 (F1) 측의 주면 (무전해 도금막 (1007) 상) 에, 개구부 (1009a) 를 갖는 도금 레지스트 (1009) 를, 또한, 제 2 면 (F2) 측의 주면 (무전해 도금막 (1008) 상) 에, 개구부 (1010a) 를 갖는 도금 레지스트 (1010) 을 각각 형성한다. 개구부 (1009a, 1010a) 는 각각, 도체층 (110, 120) (도 1) 에 대응한 패턴을 갖는다.Subsequently, as shown in Fig. 22B, a plating resist 1009 having an opening 1009a is formed on the main surface (on the electroless plated film 1007) on the first surface F1 side by lithography or printing, And a plating resist 1010 having an opening 1010a are formed on the main surface (on the electroless plated film 1008) on the second surface F2 side. The openings 1009a and 1010a each have a pattern corresponding to the conductor layers 110 and 120 (FIG. 1).

계속해서, 도 22c 에 나타내는 바와 같이, 예를 들어 패턴 도금법에 의해, 도금 레지스트 (1009, 1010) 의 개구부 (1009a, 1010a) 에, 각각 예를 들어 구리의 전해 도금 (1011, 1012) 을 형성한다. 구체적으로는, 양극에 도금하는 재료인 구리를 접속하고, 음극에 피도금재인 무전해 도금막 (1007, 1008) 을 접속하여, 도금액에 침지시킨다. 그리고, 양극 (兩極) 사이에 직류의 전압을 인가하여 전류를 흘리고, 무전해 도금막 (1007, 1008) 의 표면에 구리를 석출시킨다. 이로써, 구멍 (311a 및 312a), 구멍 (321a 및 322a) 에, 각각 전해 도금 (1011, 1012) 이 충전되고, 예를 들어 구리의 도금으로 이루어지는 비아 도체 (311b, 312b, 321b, 322b) 가 형성된다.22C, electrolytic platings 1011 and 1012 of copper, for example, are formed on the openings 1009a and 1010a of the plating resist 1009 and 1010, respectively, by patterning, for example, . Concretely, the electroless plating films 1007 and 1008, which are plated members, are connected to the anode and copper is plated on the anode, and the cathode is immersed in the plating solution. Then, a DC voltage is applied between the positive and negative electrodes to flow a current to deposit copper on the surfaces of the electroless plated films 1007 and 1008. As a result, the holes 311a and 312a and the holes 321a and 322a are filled with the electrolytic platings 1011 and 1012, respectively, and the via conductors 311b, 312b, 321b and 322b made of, for example, copper plating are formed do.

그 후, 예를 들어 소정의 박리액에 의해, 도금 레지스트 (1009 및 1010) 를 제거하고, 계속해서 불필요한 무전해 도금막 (1007, 1008) 및 구리박 (111, 121) 을 제거함으로써, 도 23 에 나타내는 바와 같이, 도체층 (110 및 120) 이 형성된다.Thereafter, the plating resist 1009 and 1010 are removed by a predetermined stripping solution, and then the unnecessary electroless plating films 1007 and 1008 and the copper foils 111 and 121 are removed, Conductor layers 110 and 120 are formed, as shown in Fig.

또한, 전해 도금을 위한 시드층은 무전해 도금막에 한정되지 않고, 무전해 도금막 (1007, 1008) 대신에, 스퍼터막 등을 시드층으로서 사용해도 된다.The seed layer for electroplating is not limited to the electroless plated film, and instead of the electroless plated films 1007 and 1008, a sputter film or the like may be used as the seed layer.

계속해서, 도 7 의 단계 S18 에서, 절연층 (101, 102) 상에 각각, 개구부 (11a) 를 갖는 솔더 레지스트 (11), 개구부 (12a) 를 갖는 솔더 레지스트 (12) 를 형성한다 (도 1 참조). 도체층 (110, 120) 은 각각, 개구부 (11a, 12a) 에 위치하는 소정의 부위 (패드 (P1, P2) 및 랜드 등) 를 제외하고, 솔더 레지스트 (11, 12) 로 덮인다. 솔더 레지스트 (11 및 12) 는, 예를 들어 스크린 인쇄, 스프레이 코팅, 롤 코팅, 또는 라미네이트 등에 의해 형성할 수 있다.Subsequently, a solder resist 11 having an opening 11a and a solder resist 12 having an opening 12a are formed on the insulating layers 101 and 102, respectively, in step S18 of Fig. 7 Reference). The conductor layers 110 and 120 are covered with the solder resists 11 and 12 except for predetermined portions (pads P1 and P2 and lands and the like) located in the openings 11a and 12a. The solder resists 11 and 12 can be formed by, for example, screen printing, spray coating, roll coating, or lamination.

계속해서, 전해 도금 또는 스퍼터링 등에 의해, 도체층 (110, 120) 상, 상세하게는 솔더 레지스트 (11, 12) 로 덮이지 않은 패드 (P1, P2) (도 1 참조) 의 표면에 각각, 예를 들어 Ni/Au 막으로 이루어지는 내식층을 형성한다. 또한, OSP 처리를 실시함으로써, 유기 보호막으로 이루어지는 내식층을 형성해도 된다.Subsequently, on the surfaces of the pads P1 and P2 (see Fig. 1) which are not covered with the solder resists 11 and 12 on the conductor layers 110 and 120, in detail, by electrolytic plating or sputtering, To form a corrosion resistant layer made of a Ni / Au film. Further, by carrying out the OSP treatment, a corrosion resistant layer made of an organic protective film may be formed.

이렇게 하여, 기판 (100) 의 제 1 면 (F1) 상에, 절연층 (101) 및 도체층 (110) 으로 구성되는 제 1 빌드업부 (B1) 가 형성되고, 기판 (100) 의 제 2 면 (F2) 상에, 절연층 (102) 및 도체층 (120) 으로 구성되는 제 2 빌드업부 (B2) 가 형성된다. 그 결과, 본 실시형태의 배선판 (10) (도 1) 이 완성된다. 그 후, 필요한 경우, 전자 부품 (200) 의 전기 테스트 (용량값 및 절연성 등의 체크) 를 실시한다.In this way, a first build-up portion B1 composed of an insulating layer 101 and a conductor layer 110 is formed on the first surface F1 of the substrate 100, A second buildup portion B2 composed of an insulating layer 102 and a conductor layer 120 is formed on the second insulating layer F2. As a result, the wiring board 10 (Fig. 1) of the present embodiment is completed. Then, if necessary, an electrical test (check of capacitance value, insulation property, etc.) of the electronic component 200 is performed.

본 실시형태의 제조 방법은, 배선판 (10) 의 제조에 적절하다. 이러한 제조 방법이면, 저비용으로, 양호한 배선판 (10) 이 얻어지는 것으로 생각된다.The manufacturing method of the present embodiment is suitable for manufacturing the wiring board 10. [ With such a manufacturing method, it is considered that a good wiring board 10 can be obtained at low cost.

본 실시형태의 배선판 (10) 은, 예를 들어 전자 부품 또는 다른 배선판과 전기적으로 접속할 수 있다. 예를 들어 도 24 에 나타내는 바와 같이, 땜납 등에 의해, 배선판 (10) 의 패드 (P2) 에 전자 부품 (400) (예를 들어 IC 칩) 을 실장할 수 있다. 또한, 패드 (P1) 에 의해, 배선판 (10) 을 다른 배선판 (500) (예를 들어 메인 보드) 에 실장할 수 있다. 본 실시형태의 배선판 (10) 은, 예를 들어 휴대 전화의 회로 기판으로서 사용할 수 있다.The wiring board 10 of the present embodiment can be electrically connected to, for example, electronic components or other wiring boards. An electronic component 400 (for example, an IC chip) can be mounted on the pad P2 of the wiring board 10 by soldering or the like, as shown in Fig. The wiring board 10 can be mounted on another wiring board 500 (for example, a main board) by the pad P1. The wiring board 10 of the present embodiment can be used, for example, as a circuit board of a cellular phone.

(실시형태 2)(Embodiment 2)

실시형태 2 에 관련된 배선판 (20) 은, 전자 부품 내장 배선판으로, 도 25 에 나타내는 바와 같이, 기판 (100) 과, 절연층 (101 및 102) 과, 도체층 (110 및 120) 과, 전자 부품 (200) 을 갖는다. 또한, 본 실시형태의 배선판 (20) 은 리지드 배선판이다. 단, 배선판 (20) 은 플렉시블 배선판이어도 된다.The wiring board 20 according to the second embodiment is an electronic component built-in wiring board and includes a substrate 100, insulating layers 101 and 102, conductor layers 110 and 120, (200). The wiring board 20 of the present embodiment is a rigid wiring board. However, the wiring board 20 may be a flexible wiring board.

기판 (100) 은, 절연성을 갖고, 배선판 (20) 의 코어 기판이 된다. 이하, 기판 (100) 의 표리면 (2 개의 주면) 의 일방을 제 1 면 (F1), 타방을 제 2 면 (F2) 이라고 한다.The substrate 100 has an insulating property and becomes a core substrate of the wiring board 20. [ Hereinafter, one of the front and back surfaces (two main surfaces) of the substrate 100 is referred to as a first surface F1 and the other surface is referred to as a second surface F2.

전자 부품 (200) 은, 배선판 (20) 에 내장된다. 이하, 전자 부품 (200) 의 표리면 (2 개의 주면) 의 일방을 제 3 면 (F3), 타방을 제 4 면 (F4) 이라고 한다.The electronic component (200) is embedded in the wiring board (20). Hereinafter, one of the front and back surfaces (two main surfaces) of the electronic component 200 is referred to as a third surface F3 and the other surface is referred to as a fourth surface F4.

기판 (100) 에는 캐비티 (R10) (개구부) 가 형성되고, 캐비티 (R10) 에는 전자 부품 (200) 이 수용된다. 도 26 에, 전자 부품 (200) 이 기판 (100) (코어 기판) 의 캐비티 (R10) 에 수용된 상태를 나타낸다.A cavity R10 (opening) is formed in the substrate 100, and an electronic component 200 is accommodated in the cavity R10. 26 shows a state in which the electronic component 200 is housed in the cavity R10 of the substrate 100 (core substrate).

캐비티 (R10) 는, 부분적으로 테이퍼된 구멍으로 이루어지고, 기판 (100) 을 관통한다. 캐비티 (R10) 의 폭광측 (Z1 측) 개구 (이하, 제 1 개구라고 한다) 의 형상 및 폭협측 (Z2 측) 개구 (이하, 제 2 개구라고 한다) 의 형상은 각각, 대략 장방형으로 되어 있다. 여기서, 제 2 개구의 형상은, 캐비티 (R10) 를 향하는 기판 (100) 의 측면 (F10) (캐비티 (R10) 의 내벽) 으로 둘러싸이는 영역의 형상에 상당한다. 전자 부품 (200) 은, 예를 들어 캐비티 (R10) 의 제 2 개구의 형상에 대응한 외형 (예를 들어 대략 동일한 크기의 상사형) 을 갖는 칩으로, 전자 부품 (200) 의 두께와 캐비티 (R10) (구멍) 의 깊이는, 대략 일치한다. 또한, 기판 (100) 의 두께와 전자 부품 (200) 의 두께도 대략 일치한다.The cavity R10 is made of a partially tapered hole and penetrates the substrate 100. [ The shape of the opening on the light-receiving side (Z1 side) of the cavity R10 (hereinafter referred to as the first opening) and the shape of the opening on the width-wise side (Z2 side) (hereinafter referred to as the second opening) . Here, the shape of the second opening corresponds to the shape of the area surrounded by the side surface F10 (the inner wall of the cavity R10) of the substrate 100 facing the cavity R10. The electronic component 200 is a chip having an external shape corresponding to the shape of the second opening of the cavity R10 (for example, a top shape of approximately the same size), and the thickness of the electronic component 200 and the thickness of the cavity R10 ) (Holes) are approximately coincident with each other. In addition, the thickness of the substrate 100 and the thickness of the electronic component 200 are substantially the same.

도 26 에 나타내는 바와 같이, X 방향도 Y 방향도, 전자 부품 (200) 의 폭은, 캐비티 (R10) 의 제 2 개구의 폭보다 작아져 있으며, 전자 부품 (200) 을 캐비티 (R10) 에 수용하기 위해서 소정의 클리어런스가 확보되어 있다. 클리어런스는, 캐비티 (R10) 의 제 2 개구의 폭으로부터 전자 부품 (200) 의 폭을 뺀 것이다. X 방향 및 Y 방향의 클리어런스는 각각, 약 0 ㎛ ∼ 약 142 ㎛ 의 범위에 있는 것이 바람직한 것으로 생각된다. 약 142 ㎛ 는, 실장 정밀도 및 부품 외형 정밀도를 고려한 값이다.The width of the electronic component 200 is smaller than the width of the second opening of the cavity R10 and the electronic component 200 is accommodated in the cavity R10 as shown in Fig. A predetermined clearance is secured. The clearance is obtained by subtracting the width of the electronic component 200 from the width of the second opening of the cavity R10. It is considered that the clearances in the X direction and the Y direction are preferably in the range of about 0 mu m to about 142 mu m, respectively. Approximately 142 탆 is a value in consideration of mounting accuracy and component outer shape accuracy.

전자 부품 (200) 은, 제 3 면 (F3) 을 기판 (100) 의 제 1 면 (F1) 과 동일한 방향으로 하여 캐비티 (R10) 에 배치된다. 전자 부품 (200) 은, 캐비티 (R10) 에 배치됨으로써, 기판 (100) 의 측방 (X 방향 또는 Y 방향) 에 위치한다. 본 실시형태에서는, 전자 부품 (200) 의 대략 전체가 캐비티 (R10) 에 완전하게 수용된다. 그러나 이에 한정되지 않고, 전자 부품 (200) 의 일부만이 캐비티 (R10) 에 배치되어도 된다. 본 실시형태에서는, 캐비티 (R10) 에 있어서의 전자 부품 (200) 과 기판 (100) 의 간극에, 절연체 (101a) 가 충전된다. 절연체 (101a) 는, 예를 들어 상층의 절연층 (101) (수지 절연층) 을 구성하는 수지만으로 이루어진다 (도 40a 참조). 그러나 이에 한정되지 않고, 절연층 (101) 을 구성하는 수지 대신에 또는 거기에 더하여, 기판 (100) 또는 절연층 (102) 을 구성하는 재료 (예를 들어 수지) 를 충전해도 되고, 또한, 별도로 준비한 절연 재료를 충전해도 된다. 본 실시형태에서는, 절연체 (101a) 가, 전자 부품 (200) 의 주위를 완전하게 덮는다. 이로써, 전자 부품 (200) 이, 절연체 (101a) (수지) 로 보호됨과 함께, 소정의 위치에 고정된다.The electronic component 200 is disposed in the cavity R10 with the third surface F3 in the same direction as the first surface F1 of the substrate 100. [ The electronic component 200 is located on the side (X direction or Y direction) of the substrate 100 by being disposed in the cavity R10. In this embodiment, substantially all of the electronic component 200 is completely contained in the cavity R10. However, the present invention is not limited to this, and only a part of the electronic component 200 may be disposed in the cavity R10. In the present embodiment, the gap between the electronic component 200 and the substrate 100 in the cavity R10 is filled with the insulator 101a. The insulator 101a is made of, for example, only the resin constituting the upper insulating layer 101 (resin insulating layer) (see Fig. 40A). Instead of or in addition to the resin constituting the insulating layer 101, a material (e.g., resin) constituting the substrate 100 or the insulating layer 102 may be filled, The prepared insulating material may be charged. In the present embodiment, the insulator 101a completely covers the periphery of the electronic component 200. [ Thereby, the electronic component 200 is protected by the insulator 101a (resin) and is fixed at a predetermined position.

절연층 (101) 은, 기판 (100) 의 제 1 면 (F1) 상 및 전자 부품 (200) 의 제 3 면 (F3) 상에 형성된다. 절연층 (102) 은, 기판 (100) 의 제 2 면 (F2) 상 및 전자 부품 (200) 의 제 4 면 (F4) 상에 형성된다. 캐비티 (R10) 는, 기판 (100) 을 관통하는 구멍으로 이루어지고, 절연층 (101) 이 캐비티 (R10) (구멍) 의 일방의 개구를 막고, 절연층 (102) 이 캐비티 (R10) (구멍) 의 타방의 개구를 막고 있다. 도체층 (110) 은, 절연층 (101) 상에 형성되고, 도체층 (120) 은, 절연층 (102) 상에 형성된다. 본 실시형태에서는, 도체층 (110 및 120) 이, 최외층이 된다. 단 이에 한정되지 않고, 보다 많은 층간 절연층 및 도체층을 적층해도 된다.The insulating layer 101 is formed on the first surface F1 of the substrate 100 and on the third surface F3 of the electronic component 200. [ The insulating layer 102 is formed on the second surface F2 of the substrate 100 and on the fourth surface F4 of the electronic component 200. [ The cavity R10 is a hole penetrating the substrate 100 and the insulating layer 101 covers one opening of the cavity R10 and the insulating layer 102 covers the cavity R10 ) Of the other side. The conductor layer 110 is formed on the insulating layer 101 and the conductor layer 120 is formed on the insulating layer 102. [ In the present embodiment, the conductor layers 110 and 120 are the outermost layers. However, the present invention is not limited to this, and more interlayer insulating layers and conductor layers may be laminated.

절연층 (102) 에는 구멍 (321a) (비아홀) 이 형성되어 있다. 구멍 (321a) 내에 도체 (예를 들어 구리의 도금) 가 충전됨으로써, 그 구멍 (321a) 내의 도체가, 비아 도체 (321b) (필드 도체) 가 된다. 구멍 (321a) 은, 전자 부품 (200) 의 전극 (210, 220) 에 달하고, 구멍 (321a) 내의 비아 도체 (321b) 는 전극 (210, 220) 과 전기적으로 접속된다. 그리고, 전자 부품 (200) 의 전극 (210, 220) 과 절연층 (102) 상의 도체층 (120) 은, 비아 도체 (321b) 를 개재하여, 서로 전기적으로 접속된다.In the insulating layer 102, a hole 321a (via hole) is formed. A conductor (for example, copper plating) is filled in the hole 321a, so that the conductor in the hole 321a becomes the via conductor 321b (field conductor). The hole 321a reaches the electrodes 210 and 220 of the electronic component 200 and the via conductor 321b in the hole 321a is electrically connected to the electrodes 210 and 220. The electrodes 210 and 220 of the electronic component 200 and the conductive layer 120 on the insulating layer 102 are electrically connected to each other with the via conductor 321b interposed therebetween.

기판 (100), 절연층 (101, 102), 및 전자 부품 (200) 의 형상은, 예를 들어 사각형 판상이다. 전자 부품 (200) 의 주면의 형상은, 예를 들어 대략 장방형이다. 단 이에 한정되지 않고, 이들의 형상은 임의이다.The substrate 100, the insulating layers 101 and 102, and the shape of the electronic component 200 are, for example, rectangular plates. The shape of the main surface of the electronic component 200 is, for example, approximately rectangular. However, the present invention is not limited thereto, and their shapes are arbitrary.

기판 (100) 은, 예를 들어 유리 클로스 (심재) 에 에폭시 수지를 함침시킨 것 (이하, 유리 에폭시라고 한다) 로 이루어진다. 심재는, 주재료 (본 실시형태에서는 에폭시 수지) 보다 열 팽창률이 작은 재료이다. 심재로는, 예를 들어 유리 섬유 (예를 들어 유리 천 또는 유리 부직포), 아라미드 섬유 (예를 들어 아라미드 부직포), 또는 실리카 필러 등의 무기 재료가 바람직한 것으로 생각된다. 단, 기판 (100) 의 형상이나, 두께, 재료 등은, 기본적으로 임의이다. 예를 들어 에폭시 수지 대신에, 폴리에스테르 수지, 비스말레이미드트리아진 수지 (BT 수지), 이미드 수지 (폴리이미드), 페놀 수지, 또는 알릴화페닐렌에테르 수지 (A-PPE 수지) 등을 사용해도 된다. 기판 (100) 은, 이종 재료로 이루어지는 복수의 층으로 구성되어 있어도 된다.The substrate 100 is made of, for example, glass cloth (core material) impregnated with an epoxy resin (hereinafter referred to as glass epoxy). The core material is a material whose coefficient of thermal expansion is smaller than that of the main material (the epoxy resin in this embodiment). As the core material, an inorganic material such as glass fiber (for example, glass cloth or glass nonwoven fabric), aramid fiber (for example, aramid nonwoven fabric), or silica filler is considered to be preferable. However, the shape, thickness, material, and the like of the substrate 100 are basically arbitrary. (A-PPE resin) or the like is used instead of the epoxy resin, for example, by using a polyester resin, a bismaleimide triazine resin (BT resin), an imide resin (polyimide), a phenol resin or an allylphenylene ether resin . The substrate 100 may be composed of a plurality of layers made of different materials.

절연층 (101, 102) 은, 예를 들어 에폭시 수지로 이루어진다. 본 실시형태에서는, 기판 (100) 이 심재를 포함하는 수지로 이루어지고, 절연층 (101, 102) 이 심재를 포함하지 않는 수지로 이루어진다. 단 이에 한정되지 않고, 절연층 (101, 102) 의 형상이나, 두께, 재료 등은, 기본적으로 임의이다. 예를 들어 에폭시 수지 대신에, 폴리에스테르 수지, 비스말레이미드트리아진 수지 (BT 수지), 이미드 수지 (폴리이미드), 페놀 수지, 또는 알릴화페닐렌에테르 수지 (A-PPE 수지) 등을 사용해도 된다. 각 절연층은, 이종 재료로 이루어지는 복수의 층으로 구성되어 있어도 된다.The insulating layers 101 and 102 are made of, for example, an epoxy resin. In the present embodiment, the substrate 100 is made of a resin including a core material, and the insulating layers 101 and 102 are made of a resin not containing a core material. The shape, thickness, material, etc. of the insulating layers 101 and 102 are basically arbitrary. (A-PPE resin) or the like is used instead of the epoxy resin, for example, by using a polyester resin, a bismaleimide triazine resin (BT resin), an imide resin (polyimide), a phenol resin or an allylphenylene ether resin . Each insulating layer may be composed of a plurality of layers made of different materials.

비아 도체 (321b) 는, 예를 들어 구리 도금으로 이루어진다. 비아 도체 (321b) 의 형상은, 예를 들어 기판 (100) (코어 기판) 으로부터 상층을 향하여 확경되도록 테이퍼된 테이퍼 원주 (원추대) 이고, 비아 도체의 횡단면 (X-Y 평면) 의 형상은 예를 들어 대략 진원이다. 그러나 이에 한정되지 않고, 비아 도체의 형상은 임의이다.The via conductor 321b is made of, for example, copper plating. The shape of the via conductor 321b is a tapered circumferential tapered (tapered) from the substrate 100 (core substrate) toward the upper layer, and the shape of the cross section (XY plane) of the via conductor is, for example, approximately It is true. However, the shape of the via conductor is not limited thereto, and the shape of the via conductor is arbitrary.

도체층 (110) 은, 구리박 (111) (하층) 과 구리 도금 (112) (상층) 으로 구성되고, 도체층 (120) 은, 구리박 (121) (하층) 과 구리 도금 (122) (상층) 으로 구성된다. 도체층 (110, 120) 은, 예를 들어 전기 회로 (예를 들어 전자 부품 (200) 을 포함하는 전기 회로) 를 구성하는 배선, 및 배선판 (20) 의 강도를 높이기 위한 베타 패턴 등을 갖는다.The conductor layer 110 is composed of a copper foil 111 (lower layer) and a copper plating 112 (upper layer), and the conductor layer 120 is composed of a copper foil 121 Upper layer). The conductor layers 110 and 120 have, for example, wiring constituting an electric circuit (for example, an electric circuit including the electronic component 200) and a beta pattern for increasing the strength of the wiring board 20. [

단 이에 한정되지 않고, 도체층 및 비아 도체의 재료는 임의이다. 각 도체층 및 각 비아 도체는, 이종 재료로 이루어지는 복수의 층으로 구성되어 있어도 된다.The material of the conductor layer and the via conductor is not limited thereto. Each conductor layer and each via conductor may be composed of a plurality of layers made of dissimilar materials.

전자 부품 (200) 은, 예를 들어 칩 콘덴서이다. 전자 부품 (200) 은, 예를 들어 두께가 약 50 ㎛ ∼ 약 300 ㎛ 의 범위에 있고, 각 변의 길이가 약 0.5 mm ∼ 약 2 mm 의 범위에 있는 사각형 판상의 외형을 갖는다. 전자 부품 (200) 의 주면 (제 3 면 (F3) 및 제 4 면 (F4)) 의 형상은, 예를 들어 대략 장방형이다. 그러나 이에 한정되지 않고, 전자 부품 (200) 의 종류, 형상, 및 치수 등은 임의이다.The electronic component 200 is, for example, a chip capacitor. The electronic component 200 has, for example, a rectangular plate shape with a thickness ranging from about 50 탆 to about 300 탆 and a length of each side ranging from about 0.5 mm to about 2 mm. The major surfaces (the third surface F3 and the fourth surface F4) of the electronic component 200 have, for example, a substantially rectangular shape. However, the present invention is not limited to this, and the type, shape, dimensions and the like of the electronic component 200 are arbitrary.

전자 부품 (200) 은, 도 27 에 나타내는 바와 같이, 콘덴서 본체 (201) 와 U 자상의 전극 (210 및 220) 을 갖는다. 콘덴서 본체 (201) 는, 복수의 유전층 (231 ∼ 239) 과 복수의 도체층 (211 ∼ 214 및 221 ∼ 224) 이 교대로 적층되어 구성된다. 유전층 (231 ∼ 239) 은 각각, 예를 들어 세라믹으로 이루어진다. 전극 (210 및 220) 은, 콘덴서 본체 (201) 의 양단부에 각각 형성되어 있다. 이렇게 하여, 콘덴서 본체 (201) 의 양단부, 상세하게는 제 4 면 (F4) (하면) 으로부터, 측면, 그리고 제 3 면 (F3) (상면) 에 걸쳐서는, 전극 (210 및 220) 으로 덮인다.The electronic component 200 has a capacitor body 201 and U-shaped electrodes 210 and 220 as shown in Fig. The capacitor main body 201 is constituted by alternately stacking a plurality of dielectric layers 231 to 239 and a plurality of conductor layers 211 to 214 and 221 to 224. Each of the dielectric layers 231 to 239 is made of, for example, ceramic. The electrodes 210 and 220 are formed at both ends of the capacitor body 201, respectively. Thus, the electrodes 210 and 220 are covered from both ends of the condenser body 201, in particular, from the fourth surface F4 (lower surface) to the side surface and the third surface F3 (upper surface) .

여기서, 전극 (210) 과 전극 (220) 사이에 위치하는 콘덴서 본체 (201) 의 중앙부는, 도 26 에 나타내는 바와 같이, 전극 (210, 220) 으로 덮이지 않고, 유전층 (231, 239) (세라믹) 이 노출되기 때문에, 비교적 강도가 약해진다. 그러나, 전자 부품 (200) 이 배선판 (20) 에 실장 (내장) 된 상태에 있어서는, 콘덴서 본체 (201) 의 중앙부는 절연체 (101a) (수지) 로 덮인다. 그 결과, 절연체 (101a) 에 의해, 콘덴서 본체 (201) 가 보호되는 것으로 생각된다.26, the central portion of the capacitor main body 201 located between the electrode 210 and the electrode 220 is not covered with the electrodes 210 and 220 and the dielectric layers 231 and 239 ) Is exposed, the strength is relatively weak. However, when the electronic component 200 is mounted (embedded) in the wiring board 20, the central portion of the capacitor main body 201 is covered with the insulator 101a (resin). As a result, it is considered that the capacitor body 201 is protected by the insulator 101a.

본 실시형태의 배선판 (20) 에 있어서, 기판 (100) 은, 캐비티 (R10) 를 향하는 기판 (100) 의 측면 (F10) (캐비티 (R10) 의 내벽) 과 제 1 면 (F1) 의 모서리에, 제 1 면 (F1) 으로부터 제 2 면 (F2) 을 향하여 캐비티 (R10) 를 축폭하는 테이퍼면 (C11) 을 갖는다.In the wiring board 20 of the present embodiment, the substrate 100 is arranged on the side face F10 (the inner wall of the cavity R10) of the substrate 100 facing the cavity R10 and on the edge of the first face F1 And a tapered surface C11 for extending the cavity R10 from the first surface F1 toward the second surface F2.

기판 (100) 은, 도 28 에 나타내는 바와 같이, 재질이 상이한 제 1 층 (100a) 및 제 2 층 (100b) 으로 구성된다. 제 1 층 (100a) 및 제 2 층 (100b) 은, 제 1 면 (F1) 으로부터 제 2 면 (F2) 을 향하여, 이 순서로 배치된다. 즉, 제 2 층 (100b) 은, 제 1 층 (100a) 상에 형성되어 있다. 본 실시형태에서는, 제 1 층 (100a) 과 제 2 층 (100b) 이 각각, 동일한 수지 (예를 들어 에폭시 수지) 로 구성되고, 제 2 층 (100b) 은, 무기 재료 (예를 들어 유리 클로스) 를 포함하지만, 제 1 층 (100a) 은, 무기 재료를 포함하지 않는다.As shown in Fig. 28, the substrate 100 is composed of a first layer 100a and a second layer 100b which are made of different materials. The first layer 100a and the second layer 100b are arranged in this order from the first surface F1 to the second surface F2. That is, the second layer 100b is formed on the first layer 100a. In the present embodiment, the first layer 100a and the second layer 100b are made of the same resin (for example, an epoxy resin), and the second layer 100b is made of an inorganic material , But the first layer 100a does not include an inorganic material.

여기서, 캐비티 (R10) 를 향하는 기판 (100) 의 측면 (F10) 은, 제 2 층 (100b) 의 측면에 상당하고, 기판 (100) 의 제 1 면 (F1) 은, 제 1 층 (100a) 의 주면에 상당하고, 측면 (F10) 과 제 1 면 (F1) 의 모서리에 위치하는 테이퍼면 (C11) 은, 제 1 층 (100a) 의 측면에 상당한다.Here, the side surface F10 of the substrate 100 facing the cavity R10 corresponds to the side surface of the second layer 100b, and the first surface F1 of the substrate 100 corresponds to the side surface of the first layer 100a. And the tapered surface C11 located at the edge of the side surface F10 and the first surface F1 corresponds to the side surface of the first layer 100a.

본 실시형태에 있어서, 도 28 중, 캐비티 (R10) 를 향하는 기판 (100) 의 측면 (F10) 과 제 2 면 (F2) 의 각도 (θ1) 는, 약 90° 이다. 즉, 측면 (F10) (캐비티 (R10) 의 내벽) 은, 제 2 면 (F2) 에 대하여 대략 수직인 면으로 이루어진다.In the present embodiment, in Fig. 28, the angle [theta] 1 between the side surface F10 of the substrate 100 facing the cavity R10 and the second surface F2 is about 90 [deg.]. That is, the side surface F10 (the inner wall of the cavity R10) is a surface substantially perpendicular to the second surface F2.

테이퍼면 (C11) 은, 도 28 에 나타내는 바와 같이, 기판 (100) 의 제 1 면 (F1) 에 대하여 경사진 평면 (경사면) 으로 되어 있다. 기판 (100) 의 제 1 면 (F1) 과 테이퍼면 (C11) 의 각도 (이하, 테이퍼 각도 (θ2) 라고 한다) 는, 적어도 90° 보다는 큰 각도이고, 약 120° ∼ 약 150° 의 범위에 있는 것이 바람직하고, 약 135° 인 것이 특히 바람직한 것으로 생각된다. 또한, 테이퍼 각도 (θ2) 가 클수록 캐비티 (R10) 의 축폭률은 커진다.The tapered surface C11 has a plane inclined to the first surface F1 of the substrate 100 as shown in Fig. The angle between the first surface F1 of the substrate 100 and the tapered surface C11 (hereinafter referred to as the taper angle? 2) is an angle at least greater than 90 degrees and is in a range of about 120 degrees to about 150 degrees , And it is considered that particularly preferably about 135 DEG. In addition, the larger the taper angle? 2, the larger the axial ratio of the cavity R10.

테이퍼면 (C11) 은, 예를 들어 도 26 에 나타내는 바와 같이, 캐비티 (R10) 의 전체 주연부 (4 변) 에 형성되어 있다. 그러나 이에 한정되지 않고, 테이퍼면 (C11) 은, 캐비티 (R10) 의 주연부에 부분적으로 형성되어 있어도 된다 (후술하는 도 53 참조). 본 실시형태에서는, 테이퍼면 (C11) 의 폭 (D11, D12) 이 대략 균일하다. 즉, X 방향의 폭 (D11) 과 Y 방향의 폭 (D12) 은, 예를 들어 대략 동일하다. 단 이에 한정되지 않고, X 방향의 폭 (D11) 과 Y 방향의 폭 (D12) 은, 상이한 크기여도 된다.The tapered surface C11 is formed on the entire periphery (four sides) of the cavity R10, for example, as shown in Fig. However, the present invention is not limited to this, and the tapered surface C11 may be partially formed on the periphery of the cavity R10 (see FIG. 53 described later). In the present embodiment, the widths D11 and D12 of the tapered surface C11 are substantially uniform. That is, the width D11 in the X direction and the width D12 in the Y direction are substantially the same, for example. However, the present invention is not limited to this, and the width D11 in the X direction and the width D12 in the Y direction may be of different sizes.

테이퍼면 (C11) 의 치수나 형상 등은, 상기의 것에 한정되지 않고, 임의이다. 테이퍼면 (C11) 은, 제 1 면 (F1) 으로부터 제 2 면 (F2) 을 향하여 캐비티 (R10) 를 축폭하는 것이면 된다. 예를 들어 도 29a 에 나타내는 바와 같이, 테이퍼면 (C11) 은, 제 1 면 (F1) 으로부터 제 2 면 (F2) 을 향할수록 축폭률이 작아지는 곡면이어도 된다. 또한, 예를 들어 도 29b 에 나타내는 바와 같이, 테이퍼면 (C11) 은, 제 1 면 (F1) 으로부터 제 2 면 (F2) 을 향할수록 축폭률이 커지는 곡면이어도 된다.The dimensions and shape of the tapered surface C11 are not limited to those described above, and may be arbitrary. The tapered surface C11 may be one that extends the cavity R10 from the first surface F1 toward the second surface F2. For example, as shown in FIG. 29A, the tapered surface C11 may be a curved surface in which the axial width ratio becomes smaller toward the second surface F2 from the first surface F1. For example, as shown in Fig. 29B, the tapered surface C11 may be a curved surface having a larger axial rate from the first surface F1 to the second surface F2.

도 26 중, 폭 (D3) 은, 기판 (100) 과 전자 부품 (200) 의 X 방향의 간극의 최대값 (X1 측의 간극 및 X2 측의 간극 중 큰 쪽) 을 나타내고, 폭 (D4) 은, 기판 (100) 과 전자 부품 (200) 의 Y 방향의 간극의 최대값 (Y1 측의 간극 및 Y2 측의 간극 중 큰 쪽) 을 나타낸다. 폭 (D3 또는 D4) (보다 바람직하게는 양방) 은, 약 0 ㎛ ∼ 약 100 ㎛ 의 범위에 있는 것이 바람직하고, 그 중에서도, 약 0 ㎛ ∼ 약 5 ㎛ 의 범위에 있는 것이 특히 바람직한 것으로 생각된다. 폭 (D3 또는 D4) 이 약 100 ㎛ 이하 (특히 약 5 ㎛ 이하) 이면, 캐비티 (R10) 에 있어서 전자 부품 (200) 이 움직일 수 있는 공극이 적어지기 때문에, 전자 부품 (200) 의 위치 정밀도가 높아진다. 그 결과, 전자 부품 (200) 과 비아 도체 (321b) 의 위치 맞춤의 정밀도도 높아진다. 또한, 기판 (100) 상에, 배선 (후술하는 도 42 에 나타내는 도체층 (301, 302) 등) 을 형성하기 위한 영역을 확보하기 쉬워진다. 또한, 기판 (100) 상에 형성되는 절연층 (절연층 (101, 102)) 의 평탄도를 높이기 쉬워진다.26, the width D3 indicates the maximum value (the gap on the X1 side and the larger one on the X2 side) of the gap between the substrate 100 and the electronic component 200 in the X direction, and the width D4 (The gap on the Y1 side and the gap on the Y2 side) of the gap between the substrate 100 and the electronic component 200 in the Y direction. The width (D3 or D4) (more preferably both) is preferably in the range of about 0 탆 to about 100 탆, and it is particularly preferable that the width is in the range of about 0 탆 to about 5 탆 . The gap of the cavity R10 in which the electronic component 200 can move is small and the positional accuracy of the electronic component 200 is small when the width D3 or D4 is less than about 100 占 퐉 . As a result, the accuracy of the alignment between the electronic component 200 and the via conductor 321b also increases. In addition, it becomes easy to secure a region for forming wirings (conductor layers 301 and 302 shown in Fig. 42 and the like described later) on the substrate 100. [ Further, the flatness of the insulating layers (insulating layers 101 and 102) formed on the substrate 100 can be easily increased.

캐비티 (R10) 를 향하는 기판 (100) 의 측면 (F10) (캐비티 (R10) 의 내벽) 은, 레이저에 의한 절단면으로 이루어지는 것이 바람직한 것으로 생각된다. 레이저에 의한 절단면이면, 평활한 면이 되기 쉽다. 또한, 레이저로 기판 (100) 의 소정의 부위 (캐비티 (R10) 에 상당하는 부위) 를 잘라냄으로써, 캐비티 (R10) 와 함께 테이퍼면 (C11) 을 형성하기 쉬워진다.It is considered that the side face F10 of the substrate 100 facing the cavity R10 (the inner wall of the cavity R10) is preferably made of a laser cut surface. If the surface is cut by laser, it tends to be a smooth surface. Further, by cutting out a predetermined portion (a portion corresponding to the cavity R10) of the substrate 100 with a laser, it is easy to form the tapered surface C11 together with the cavity R10.

전자 부품 (200) 은, 도 27 및 도 30a 에 나타내는 바와 같이, 그 측면 (F20) 과 제 4 면 (F4) 의 모서리에 곡면 (C21) 을 갖는다. 콘덴서 본체 (201) 의 모서리 각각은, 직각으로 교차하는 2 개의 평면으로 구성되고, 곡면을 가지고 있지 않지만, 콘덴서 본체 (201) 의 표면을 덮는 전극 (210 또는 220) 에 의해, 전자 부품 (200) 의 측면 (F20) 과 제 4 면 (F4) 의 모서리에는, 곡면 (C21) 이 형성된다.The electronic component 200 has a curved surface C21 at the corners of the side surface F20 and the fourth surface F4 as shown in Fig. 27 and Fig. 30A. Each of the corners of the capacitor main body 201 is formed by two planes intersecting at right angles and does not have a curved surface but is formed by the electrode 210 or 220 covering the surface of the capacitor main body 201, A curved surface C21 is formed at the edges of the side surface F20 and the fourth surface F4.

곡면 (C21) 은, 전자 부품 (200) 의 전극 (210 또는 220) 의 표면으로 이루어진다. 곡면 (C21) 에 전극 재료 정도의 강도가 있으면, 전자 부품 (200) 을 캐비티 (R10) 에 넣을 때, 곡면 (C21) 이 테이퍼면 (C11) 에 부딪힌 경우에도, 전자 부품 (200) 의 성능 저하는 잘 발생하지 않는 것으로 생각된다.The curved surface C21 is formed by the surface of the electrode 210 or 220 of the electronic component 200. [ If the curved surface C21 has a strength as high as that of the electrode material, even if the curved surface C21 hits the tapered surface C11 when the electronic component 200 is placed in the cavity R10, the performance of the electronic component 200 Is thought not to occur.

전자 부품 (200) 의 전극 (210 및 220) 의 적어도 표면은 각각, 도금막으로 이루어지는 것이 바람직한 것으로 생각된다. 도금의 조건을 조정하면, 콘덴서 본체 (201) 의 모서리가 곡면을 가지고 있지 않은 경우에도, 용이하게 콘덴서 본체 (201) 의 표면에 원하는 곡면 (C21) 을 얻을 수 있는 것으로 생각된다. 또한, 평활한 곡면 (C21) 을 형성하기 쉬워진다. 평활한 곡면 (C21) 이 얻어지면, 그 위를 전자 부품 (200) 이 미끄러지기 쉬워진다. 곡면 (C21) 의 곡률 반경은, 약 20 ㎛ ∼ 약 40 ㎛ 의 범위에 있는 것이 바람직하고, 그 중에서도 약 30 ㎛ 인 것이 특히 바람직한 것으로 생각된다. 또한, 본 실시형태에서는, 콘덴서 본체 (201) 의 모서리 각각이 직각으로 교차하는 평면으로 구성되지만, 이에 한정되지 않고, 콘덴서 본체 (201) 의 모서리가 곡면을 가지고 있어도 된다.At least the surfaces of the electrodes 210 and 220 of the electronic component 200 are each preferably formed of a plated film. It is considered that a desired curved surface C21 can be easily obtained on the surface of the capacitor main body 201 even when the edge of the capacitor main body 201 does not have a curved surface. In addition, it is easy to form a smooth curved surface C21. When the smooth curved surface C21 is obtained, the electronic component 200 is easily slipped on the curved surface C21. The radius of curvature of the curved surface C21 is preferably in the range of about 20 mu m to about 40 mu m, and it is particularly preferable that the radius of curvature is about 30 mu m. In this embodiment, each of the corners of the capacitor main body 201 is a plane intersecting at a right angle. However, the present invention is not limited to this, and the corners of the capacitor main body 201 may have curved surfaces.

본 실시형태에서는, 도 26 에 나타내는 바와 같이, 전자 부품 (200) 의 4 개의 측면 (F20) 과 제 4 면 (F4) 의 모서리 중, 전극 (210 및 220) 이 형성되어 있는 부분에는, 곡면 (C21) 이 형성된다. 그러나 이에 한정되지 않고, 곡면 (C21) 의 형성 양태는 임의이다. 본 실시형태에서는, 곡면 (C21) 의 폭 (D21, D22) 이 대략 균일하다. 즉, X 방향의 폭 (D21) 과 Y 방향의 폭 (D22) 은, 예를 들어 대략 동일하다. 폭 (D21 및 D22) 은 각각, 약 0 ㎛ ∼ 약 71 ㎛ 의 범위에 있는 것이 바람직한 것으로 생각된다. 약 71 ㎛ 는, 실장 정밀도 및 부품 외형 정밀도를 고려한 값이다. 단 이에 한정되지 않고, X 방향의 폭 (D11) 과 Y 방향의 폭 (D12) 은, 상이한 크기여도 된다.26, portions of the four sides F20 and F4 of the electronic component 200 where the electrodes 210 and 220 are formed are provided with curved surfaces C21) are formed. However, the present invention is not limited to this, and the curved surface C21 may be formed in any manner. In the present embodiment, the widths D21 and D22 of the curved surface C21 are substantially uniform. That is, the width D21 in the X direction and the width D22 in the Y direction are substantially the same, for example. It is believed that the widths D21 and D22 are preferably in the range of about 0 탆 to about 71 탆, respectively. The value of about 71 탆 is a value in consideration of mounting accuracy and component outer shape accuracy. However, the present invention is not limited to this, and the width D11 in the X direction and the width D12 in the Y direction may be of different sizes.

도 30a 에 나타내는 바와 같이, 본 실시형태에서는, 곡면 (C21) 과 전자 부품 (200) 의 측면 (F20) 의 경계 (P21) 가, 콘덴서 본체 (201) 의 하면 (F21) 보다 내측에 위치한다. 또한, 곡면 (C21) 과 전자 부품 (200) 의 제 4 면 (F4) (하면) 의 경계 (P22) 가, 콘덴서 본체 (201) 의 측면 (F22) 보다 외측에 위치한다. 단 이에 한정되지 않고, 도 30b 에 나타내는 바와 같이, 경계 (P21) 가 하면 (F21) 보다 외측에 위치하고, 또한, 경계 (P22) 가 측면 (F22) 보다 외측에 위치해도 된다. 또한, 도 30c 에 나타내는 바와 같이, 경계 (P21) 가 하면 (F21) 보다 외측에 위치하고, 또한, 경계 (P22) 가 측면 (F22) 보다 내측에 위치해도 된다.30A, in this embodiment, the boundary P21 between the curved surface C21 and the side surface F20 of the electronic component 200 is positioned inside the lower surface F21 of the condenser main body 201. As shown in Fig. The boundary P22 between the curved surface C21 and the fourth surface F4 of the electronic component 200 is located outside the side surface F22 of the condenser main body 201. [ However, the present invention is not limited to this. As shown in Fig. 30B, the boundary P21 may be located on the outer side of the lower surface F21, and the boundary P22 may be located on the outer side of the side surface F22. In addition, as shown in Fig. 30C, the boundary P21 may be located on the outer side of the lower surface F21, and the boundary P22 may be located on the inner side of the side surface F22.

본 실시형태의 전자 부품 (200) 은, 도 27 에 나타내는 바와 같이, 그 측면 (F20) 과 제 3 면 (F3) 의 모서리에, 곡면 (C22) 을 갖는다. 곡면 (C22) 은, 예를 들어 곡면 (C21) 과 동일한 형상을 갖는다. 그러나 이에 한정되지 않고, 예를 들어 측면 (F20) 과 제 3 면 (F3) 의 모서리에서는, 측면 (F20) 과 제 3 면 (F3) (평면끼리) 이 곡면을 개재하지 않고 직교하고 있어도 된다.The electronic component 200 of the present embodiment has a curved surface C22 at the corners of its side F20 and third side F3 as shown in Fig. The curved surface C22 has the same shape as the curved surface C21, for example. However, the present invention is not limited to this. For example, at the corners of the side surface F20 and the third surface F3, the side surface F20 and the third surface F3 (planes) may be orthogonal to each other without interposing a curved surface.

도 30a 중, 전극 (210, 220) 의 측면 (F20) 측의 두께 (D23) 는, 약 5 ㎛ ∼ 약 30 ㎛ 의 범위에 있는 것이 바람직한 것으로 생각된다. 또한, 전극 (210, 220) 의 제 4 면 (F4) 측의 두께 (D24) 는, 약 5 ㎛ ∼ 약 30 ㎛ 의 범위에 있는 것이 바람직한 것으로 생각된다. 30A, the thickness D23 on the side surface F20 side of the electrodes 210 and 220 is preferably in the range of about 5 mu m to about 30 mu m. It is also considered that the thickness D24 of the electrodes 210 and 220 on the fourth surface F4 side is preferably in the range of about 5 mu m to about 30 mu m.

상기와 같이, 본 실시형태의 배선판 (20) 은, 캐비티 (R10) 가 형성된 기판 (100) 과, 제 3 면 (F3) 을 기판 (100) 의 제 1 면 (F1) 과 동일한 방향으로 하여 캐비티 (R10) 에 배치되는 전자 부품 (200) 을 갖는다. 그리고, 전자 부품 (200) 은, 그 측면 (F20) 과 제 4 면 (F4) 의 모서리에 곡면 (C21) 을 갖는다. 또한, 기판 (100) 은, 캐비티 (R10) 를 향하는 측면 (F10) (캐비티 (R10) 의 내벽) 과 제 1 면 (F1) 의 모서리에, 제 1 면 (F1) 으로부터 제 2 면 (F2) 을 향하여 캐비티 (R10) 를 축폭하는 테이퍼면 (C11) 을 갖는다. 이러한 구조에 의해, 캐비티 (R10) 에 전자 부품 (200) 을 넣기 쉬워진다. 또한, 전자 부품 (200) 과 비아 도체 (321b) 의 위치 맞춤을 용이하게 하는 것이 가능해진다. 또한, 전자 부품 (200) 의 균열을 억제하는 것이 가능해진다.As described above, the wiring board 20 of the present embodiment includes the substrate 100 on which the cavity R10 is formed, and the third surface F3 in the same direction as the first surface F1 of the substrate 100, And an electronic component (200) disposed on the first substrate (R10). The electronic component 200 has a curved surface C21 at the corners of the side surface F20 and the fourth surface F4. The substrate 100 further includes a second surface F2 from the first surface F1 to a corner F10 (the inner wall of the cavity R10) facing the cavity R10 and the first surface F1, And has a tapered surface C11 which extends the width of the cavity R10. With this structure, it is easy to insert the electronic component 200 into the cavity R10. In addition, it is possible to easily align the electronic component 200 and the via conductor 321b. Further, cracking of the electronic component 200 can be suppressed.

이하, 도 31 등을 참조하여, 배선판 (20) 의 제조 방법에 대하여 설명한다. 도 31 은, 본 실시형태에 관련된 배선판 (20) 의 제조 방법의 개략적인 내용 및 순서를 나타내는 플로우 차트이다.Hereinafter, a method of manufacturing the wiring board 20 will be described with reference to FIG. 31 and the like. Fig. 31 is a flowchart showing a schematic content and a procedure of a manufacturing method of the wiring board 20 according to the present embodiment.

단계 S21 에서는, 도 32 에 나타내는 바와 같이, 기판 (100) (출발 재료) 을 준비한다. 기판 (100) 은, 예를 들어 완전하게 경화된 유리 에폭시로 이루어진다.In step S21, the substrate 100 (starting material) is prepared as shown in Fig. The substrate 100 is made, for example, of fully cured glass epoxy.

계속해서, 도 31 의 단계 S22 에서는, 기판 (100) 에 캐비티 (R10) (도 25, 도 26) 를 형성한다.Subsequently, in step S22 of Fig. 31, a cavity R10 (Fig. 25, Fig. 26) is formed on the substrate 100. Fig.

구체적으로는, 예를 들어 도 33 에 나타내는 바와 같이, 사각형을 그리도록 레이저를 조사함으로써, 기판 (100) 에 있어서의, 캐비티 (R10) 에 대응한 영역 (R100) 을, 그 주위의 부분으로부터 잘라낸다. 이 때, 레이저는, 도 34 에 나타내는 바와 같이, 제 1 층 (100a) 을 관통하여 제 2 층 (100b) 에 도달하도록, 기판 (100) 의 제 1 면 (F1) 에 조사된다. 레이저의 조사 각도는, 예를 들어 기판 (100) 의 제 1 면 (F1) 에 대하여 대략 수직의 각도로 한다. 본 실시형태에서는, 제 2 층 (100b) 이 무기 재료를 포함하고, 제 1 층 (100a) 이 무기 재료를 포함하지 않는 점에서, 레이저의 조사에 의해, 제 1 층 (100a) 에서는, X 방향 및 Y 방향으로의 용해가 진행되어 테이퍼면 (C11) 이 얻어지고, 제 2 층 (100b) 에서는, X 방향 및 Y 방향으로의 용해가 거의 진행되지 않아, 대략 Z 방향을 따른 측면 (F10) (캐비티 (R10) 의 내벽) 이 얻어진다. 이 때문에, 캐비티 (R10) 를 향하는 기판 (100) 의 측면 (F10) 과 제 1 면 (F1) 의 모서리에 테이퍼면 (C11) 을 용이하게 형성할 수 있다.Specifically, as shown in Fig. 33, for example, a region R100 corresponding to the cavity R10 in the substrate 100 is cut from a portion around the cavity R10 by irradiating a laser to draw a quadrangle, for example, as shown in Fig. 33 I will. At this time, as shown in Fig. 34, the laser beam is irradiated on the first surface F1 of the substrate 100 so as to penetrate the first layer 100a and reach the second layer 100b. The irradiation angle of the laser is, for example, an angle substantially perpendicular to the first surface F1 of the substrate 100. [ In this embodiment, in the first layer 100a, the second layer 100b includes an inorganic material, and the first layer 100a does not contain an inorganic material. In the first layer 100a, And dissolution in the Y direction proceeds to obtain the tapered surface C11. In the second layer 100b, the dissolution in the X direction and the Y direction hardly proceeds and the side surface F10 ( The inner wall of the cavity R10) is obtained. Therefore, the tapered surface C11 can be easily formed on the side surface F10 of the substrate 100 facing the cavity R10 and the edge of the first surface F1.

상기 레이저 가공에 의해, 도 35a 에 나타내는 바와 같이, 기판 (100) 에 캐비티 (R10) 가 형성된다. 캐비티 (R10) 는, 기판 (100) 을 관통하는 구멍으로 이루어진다. 테이퍼면 (C11) 은, 캐비티 (R10) 를 향하는 기판 (100) 의 측면 (F10) (캐비티 (R10) 의 내벽) 과 제 1 면 (F1) 의 모서리에 위치하고, 제 1 면 (F1) 으로부터 제 2 면 (F2) 을 향하여 캐비티 (R10) 를 축폭한다. 본 실시형태에서는, 캐비티 (R10) 를 레이저에 의해 형성하기 때문에, 전술한 구조 (도 28 참조) 를 갖는 캐비티 (R10) 가 용이하게 얻어진다. 캐비티 (R10) 는, 전자 부품 (200) 의 수용 스페이스가 된다.35A, a cavity R10 is formed in the substrate 100 by the above-described laser machining. The cavity R10 is made of a hole penetrating the substrate 100. The tapered surface C11 is located at the edge of the first surface F1 and the side surface F10 of the substrate 100 facing the cavity R10 (the inner wall of the cavity R10) And the cavity R10 is extended toward the second surface F2. In the present embodiment, since the cavity R10 is formed by laser, the cavity R10 having the above-described structure (see Fig. 28) can be easily obtained. The cavity R10 serves as a space for accommodating the electronic component 200.

계속해서, 도 31 의 단계 S23 에서, 곡면 코너 (곡면 (C21) 을 갖는 모서리) 를 갖는 전자 부품 (200) 을, 기판 (100) 의 캐비티 (R10) 에 배치한다.Subsequently, an electronic component 200 having a curved corner (a corner having a curved surface C21) is disposed in the cavity R10 of the substrate 100 in step S23 of Fig.

구체적으로는, 도 35b 에 나타내는 바와 같이, 예를 들어 PET (폴리·에틸렌·테레프탈레이트) 로 이루어지는 캐리어 (2001) 를, 기판 (100) 의 편측 (예를 들어 제 2 면 (F2)) 에 형성한다. 이로써, 캐비티 (R10) (구멍) 의 일방의 개구가 캐리어 (2001) 로 막힌다. 본 실시형태에서는, 캐리어 (2001) 가, 점착 시트 (예를 들어 테이프) 로 이루어지고, 기판 (100) 측에 점착성을 갖는다. 캐리어 (2001) 는, 예를 들어 라미네이트에 의해, 기판 (100) 과 접착된다.More specifically, as shown in Fig. 35B, a carrier 2001 made of, for example, PET (polyethylene terephthalate) is formed on one side (e.g., the second surface F2) of the substrate 100 do. Thereby, one opening of the cavity R10 (hole) is clogged with the carrier 2001. In the present embodiment, the carrier 2001 is made of an adhesive sheet (for example, a tape) and has adhesive property on the substrate 100 side. The carrier 2001 is bonded to the substrate 100 by, for example, a laminate.

계속해서, 도 35c 에 나타내는 바와 같이, 제 4 면 (F4) 과 측면 (F20) 의 모서리에 곡면 (C21) 을 갖는 전자 부품 (200) 을 준비한다. 곡면 (C21) 은, 전자 부품 (200) 의 전극 (210, 220) 의 표면으로 이루어진다. 전자 부품 (200) 의 전극 (210 및 220) 은 각각, 도금막으로 이루어진다.Subsequently, as shown in Fig. 35C, the electronic component 200 having the curved surface C21 at the edges of the fourth surface F4 and the side surface F20 is prepared. The curved surface C21 is composed of the surfaces of the electrodes 210 and 220 of the electronic component 200. [ Electrodes 210 and 220 of the electronic component 200 are each made of a plated film.

계속해서, 캐비티 (R10) (구멍) 가 막힌 개구와는 반대측 (Z1 측) 으로부터, 캐비티 (R10) 에 전자 부품 (200) 을 넣음으로써, 캐리어 (2001) (점착 시트) 상에 전자 부품 (200) 을 배치한다.Subsequently, the electronic part 200 is placed in the cavity R10 from the side (Z1 side) opposite to the opening in which the cavity R10 (hole) is blocked, so that the electronic part 200 ).

전자 부품 (200) 은, 예를 들어 부품 실장기 (마운터) 에 의해 캐비티 (R10) 에 넣어진다. 예를 들어 전자 부품 (200) 은, 진공 척 등에 의해 유지되고, 도 36a 에 나타내는 바와 같이, 캐비티 (R10) 의 상방 (Z1 측) 에 운반된 후, 그곳으로부터 연직 방향을 따라 하강하여, 캐비티 (R10) 에 넣어진다. 전자 부품 (200) 을 캐비티 (R10) 에 넣을 때에는, 전자 부품 (200) 의 곡면 코너 (곡면 (C21)) 가 기판 (100) 을 향하도록 한다. 부품 실장 정밀도의 편차 등에 의해, 전자 부품 (200) 과 캐비티 (R10) 의 위치 맞춤이 조금 어긋나 있으면, 도 36b 에 나타내는 바와 같이, 기판 (100) 의 테이퍼면 (C11) 과 전자 부품 (200) 의 곡면 (C21) 이 접촉한다. 그리고, 테이퍼면 (C11) 과 곡면 (C21) 이 접촉한 채로, 전자 부품 (200) 은, 테이퍼면 (C11) 상을 미끄러지면서 캐비티 (R10) 로 유도되고, 도 36c 에 나타내는 바와 같이, 기판 (100) 의 캐비티 (R10) 에 수용되어 안정된다. 또한, 도 36a ∼ 도 36c 중, Z 방향은 연직 방향에 상당한다. 전자 부품 (200) 을 넣는 작업은, 사람이 실시해도 되고, 장치가 실시하도록 해도 된다. 또한, 중력을 이용하여, 전자 부품 (200) 을 캐비티 (R10) 를 향하여 낙하시킴으로써, 전자 부품 (200) 을 캐비티 (R10) 에 넣어도 된다.The electronic component 200 is put into the cavity R10 by, for example, a component body (a mounter). For example, the electronic component 200 is held by a vacuum chuck or the like and is transported to the upper side (Z1 side) of the cavity R10 as shown in Fig. 36A, and thereafter descends along the vertical direction from the cavity R10, R10). The curved corner (curved surface C21) of the electronic component 200 is directed toward the substrate 100 when the electronic component 200 is inserted into the cavity R10. The tapered surface C11 of the substrate 100 and the tapered surface C11 of the electronic component 200 are slightly displaced from each other as shown in Figure 36B because the alignment of the electronic component 200 and the cavity R10 is slightly deviated due to a variation in component mounting precision, The curved surface C21 contacts. The electronic component 200 slides on the tapered surface C11 and is guided to the cavity R10 while the tapered surface C11 and the curved surface C21 are in contact with each other, 100 in the cavity R10. 36A to 36C, the Z direction corresponds to the vertical direction. The operation of inserting the electronic component 200 may be performed by a person or by an apparatus. The electronic component 200 may be dropped into the cavity R10 by dropping the electronic component 200 toward the cavity R10 using gravity.

본 실시형태에서는, 전자 부품 (200) 과 기판 (100) 이 부딪힐 때, 테이퍼면 (C11) 과 직각 코너 (대략 직각으로 교차하는 2 개의 평면으로 구성되는 모서리) 가 부딪히는 것이 아니라, 테이퍼면 (C11) 과 곡면 (C21) 이 부딪히기 때문에, 전자 부품 (200) 에 대한 충격이 억제되어, 전자 부품 (200) 에 균열 등이 잘 발생하지 않게 되는 것으로 생각된다.In the present embodiment, when the electronic component 200 and the substrate 100 collide with each other, the tapered surface C11 does not strike a right-angled corner (a corner formed by two planes intersecting at substantially right angles) C11 and the curved surface C21 collide with each other, so that the impact on the electronic component 200 is suppressed, and it is considered that the electronic component 200 is not easily cracked.

본 실시형태에서는, 전자 부품 (200) 의 곡면 (C21) 을 기판 (100) 의 테이퍼면 (C11) 에 접촉시키면서, 전자 부품 (200) 을 캐비티 (R10) 에 배치한다. 이로써, 전자 부품 (200) 이 테이퍼면 (C11) 상을 미끄러져 캐비티 (R10) 로 유도되고, 전자 부품 (200) 과 캐비티 (R10) 의 위치 맞춤이 조금 어긋나도, 전자 부품 (200) 이 기판 (100) 의 캐비티 (R10) 에 배치되게 된다. 또한, 작은 가압으로도 미끄러지면서 수용되게 된다.The electronic component 200 is placed in the cavity R10 while bringing the curved surface C21 of the electronic component 200 into contact with the tapered surface C11 of the substrate 100 in this embodiment. As a result, even if the electronic component 200 slides on the tapered surface C11 and is guided to the cavity R10 so that the alignment of the electronic component 200 and the cavity R10 is slightly shifted, Is disposed in the cavity (R10) of the housing (100). In addition, it is slipped and accommodated even with a small pressure.

또한, 전자 부품 (200) 과 캐비티 (R10) 의 위치 맞춤이 용이해지기 때문에, 캐비티 (R10) 와 전자 부품 (200) 의 클리어런스, 나아가서는 기판 (100) 과 전자 부품 (200) 의 간극 (폭 (D3, D4)) 을 좁히기 쉬워진다. 이 점에 대해서는, 현격히 향상되는 것이 발명자에 의해 확인되어 있다.The clearance between the cavity R10 and the electronic component 200 and the clearance between the cavity 100 and the electronic component 200 can be easily adjusted because the electronic component 200 and the cavity R10 are easily aligned with each other. (D3, D4)). This point has been confirmed by the inventors to be remarkably improved.

또한, 기판 (100) 과 전자 부품 (200) 의 간극 (폭 (D3, D4)) 을 좁게 함으로써, 전자 부품 (200) 의 위치 정밀도가 높아진다. 그 결과, 전자 부품 (200) 과 비아 도체 (321b) 의 위치 맞춤의 정밀도도 높아진다.Further, by narrowing the gaps (widths D3 and D4) between the substrate 100 and the electronic component 200, the positional accuracy of the electronic component 200 is enhanced. As a result, the accuracy of the alignment between the electronic component 200 and the via conductor 321b also increases.

또한, 곡면 (C21) 이, 전극 (210 및 220) (도금막) 의 표면으로 이루어짐으로써, 전자 부품 (200) 이 곡면 (C21) 상을 미끄러지기 쉬워진다. 이로써, 전자 부품 (200) 에 대한 충격이 억제되어, 전자 부품 (200) 에 균열 등이 잘 발생하지 않게 되는 것으로 생각된다.In addition, since the curved surface C21 is formed by the surfaces of the electrodes 210 and 220 (plated film), the electronic component 200 is likely to slide on the curved surface C21. Thus, it is considered that the impact on the electronic component 200 is suppressed, and the electronic component 200 is not likely to generate cracks or the like.

이하, 도 37a ∼ 도 37c 를 참조하여, 테이퍼 각도 (θ2) 의 차이에 기초하는, 테이퍼면 (C11) 의 작용의 차이에 대하여 설명한다. 또한, 테이퍼 각도 (θ2) 는, 도 37c 에 나타내는 기판 (100) 에서 가장 크고, 다음으로 도 37a 에 나타내는 기판 (100) 에서 크고, 도 37b 에 나타내는 기판 (100) 에서 가장 작다.Hereinafter, with reference to Figs. 37A to 37C, the difference in the action of the tapered surface C11 based on the difference in the taper angle? 2 will be described. The taper angle? 2 is the largest in the substrate 100 shown in FIG. 37C, and is large in the substrate 100 shown in FIG. 37A and smallest in the substrate 100 shown in FIG. 37B.

도 37a ∼ 도 37c 에 나타내는 바와 같이, 테이퍼 각도 (θ2) 가 작아질수록, 전자 부품 (200) 을 캐비티 (R10) 로 유도하는 힘은 강해진다. 또한, 테이퍼 각도 (θ2) 가 커질수록, 테이퍼면 (C11) 의 폭 (D11 또는 D12) 을 크게 하기 쉬워지기 때문에, 전자 부품 (200) 이 테이퍼면 (C11) 상에 떨어질 가능성이 높아진다.As shown in Figs. 37A to 37C, the smaller the taper angle? 2, the stronger the force for guiding the electronic component 200 to the cavity R10. The larger the taper angle? 2, the larger the width D11 or D12 of the tapered surface C11, and therefore the possibility that the electronic component 200 falls on the tapered surface C11 is increased.

이러한 점을 감안하여, 테이퍼 각도 (θ2) 는, 약 120° ∼ 약 150° 의 범위에 있는 것이 바람직하고, 약 135° 인 것이 특히 바람직한 것으로 생각된다. 이러한 테이퍼 각도 (θ2) 이면, 전자 부품 (200) 을 캐비티 (R10) 에 유도하기 위해서 충분한 힘이 얻어짐과 함께, 전자 부품 (200) 과 캐비티 (R10) 의 위치 맞춤을 하기 위해서 충분한 테이퍼면 (C11) 의 폭 (D11 또는 D12) 이 얻어진다.In view of this, it is preferable that the taper angle [theta] 2 is in the range of about 120 DEG to about 150 DEG, and it is particularly preferable that the taper angle is about 135 DEG. This taper angle? 2 provides a sufficient force for guiding the electronic component 200 to the cavity R10 and provides a sufficient tapered surface The width D11 or D12 of the first and second electrodes C11 and C11 is obtained.

전자 부품 (200) 은, 도 38 에 나타내는 바와 같이, 제 3 면 (F3) 을 기판 (100) 의 제 1 면 (F1) 과 동일한 방향 (모두 Z1 의 방향) 으로 하여 캐비티 (R10) 에 배치된다. 전자 부품 (200) 은, 캐리어 (2001) 상에 재치 (載置) 되고, 캐리어 (2001) 의 점착성에 의해 고정 (가고정) 된다. 전자 부품 (200) 을 캐리어 (2001) 상에 재치함으로써, 전자 부품 (200) 의 기울기를 수평으로 하기 쉬워진다.The electronic component 200 is disposed in the cavity R10 with the third surface F3 in the same direction as the first surface F1 of the substrate 100 (all in the Z1 direction) as shown in Fig. 38 . The electronic component 200 is placed on the carrier 2001 and fixed (temporarily fixed) by the tackiness of the carrier 2001. The inclination of the electronic component 200 can be made horizontal by placing the electronic component 200 on the carrier 2001. [

계속해서, 도 31 의 단계 S24 에서, 도 39a 에 나타내는 바와 같이, 절연층 (101) 을, 반경화 상태로, 캐비티 (R10) (구멍) 가 막힌 개구와는 반대측 (Z1 측) 의, 기판 (100) 상 및 전자 부품 (200) 상에 형성한다. 또한, 절연층 (101) 상에, 구리박 (2003) 을 형성한다. 절연층 (101) 은, 예를 들어 열경화성을 갖는 에폭시 수지의 프리프레그로 이루어진다. 계속해서, 도 39b 에 나타내는 바와 같이, 절연층 (101) 을 반경화 상태로 프레스함으로써, 도 40a 에 나타내는 바와 같이, 절연층 (101) 으로부터 수지를 유출시켜 캐비티 (R10) 에 흘려 넣는다. 이로써, 도 40b 에 나타내는 바와 같이, 캐비티 (R10) 에 있어서의 기판 (100) 과 전자 부품 (200) 사이에 절연체 (101a) (절연층 (101) 을 구성하는 수지) 가 충전된다. 이 때, 기판 (100) 과 전자 부품 (200) 의 간극 (폭 (D3, D4)) 이 좁으면, 전자 부품 (200) 의 고정이 약해도, 수지가 캐비티 (R10) 에 흘러 들어가는 힘으로, 전자 부품 (200) 의 위치 어긋남이나, 바람직하지 않은 기울기는 잘 발생하지 않는다. 그리고, 캐비티 (R10) 에 절연체 (101a) 가 충전되면, 그 충전 수지 (절연체 (101a)) 와 전자 부품 (200) 의 가용착을 실시한다. 구체적으로는, 가열에 의해 충전 수지에 전자 부품 (200) 을 지지할 수 있을 정도의 유지력을 발현시킨다. 이로써, 캐리어 (2001) 에 지지되어 있던 전자 부품 (200) 이, 충전 수지에 의해 지지되게 된다. 그 후, 캐리어 (2001) 를 제거한다.Subsequently, in step S24 of Fig. 31, as shown in Fig. 39A, the insulating layer 101 is formed in a semi-cured state on the substrate (Z1 side) opposite to the opening in which the cavity R10 100) phase and the electronic component 200, respectively. Further, on the insulating layer 101, a copper foil 2003 is formed. The insulating layer 101 is made of, for example, a prepreg of an epoxy resin having a thermosetting property. Subsequently, as shown in Fig. 39 (b), the insulating layer 101 is pressed in a semi-cured state to flow the resin out of the insulating layer 101 and into the cavity R10 as shown in Fig. 40 (a). 40B, the insulator 101a (resin constituting the insulating layer 101) is filled between the substrate 100 and the electronic component 200 in the cavity R10. At this time, if the gaps (widths D3 and D4) between the substrate 100 and the electronic component 200 are narrow, even if the fixation of the electronic component 200 is weak, the resin flows into the cavity R10, The positional deviation and the undesirable inclination of the electronic component 200 do not occur. Then, when the cavity R10 is filled with the insulator 101a, the filled resin (the insulator 101a) and the electronic component 200 are made to adhere to each other. Concretely, a holding force enough to support the electronic component 200 to the filled resin is developed by heating. As a result, the electronic component 200 supported by the carrier 2001 is supported by the filling resin. Thereafter, the carrier 2001 is removed.

또한, 이 단계에서는, 절연체 (101a) (충전 수지) 및 절연층 (101) 은 반경화되어 있는 것에 지나지 않아, 완전하게는 경화되어 있지 않다. 단 이에 한정되지 않고, 예를 들어, 이 단계에서 절연체 (101a) 및 절연층 (101) 을 완전하게 경화시켜도 된다.At this stage, the insulator 101a (filled resin) and the insulating layer 101 are only semi-cured and are not completely cured. However, the present invention is not limited thereto. For example, the insulator 101a and the insulating layer 101 may be completely cured at this stage.

계속해서, 도 31 의 단계 S25 에서, 각 주면에 대하여 각각 빌드업을 실시한다.Subsequently, in step S25 in Fig. 31, build-ups are performed for each main surface.

구체적으로는, 도 41a 에 나타내는 바와 같이, 기판 (100) 의 제 2 면 (F2) 상에, 절연층 (102) 및 구리박 (2004) 을 형성한다. 전자 부품 (200) 의 전극 (210 및 220) 은 각각, 절연층 (102) 으로 덮인다. 예를 들어 프레스에 의해, 절연층 (102) 을 프리프레그 상태로 기판 (100) 에 접착시킨 후, 가열하여 절연층 (101, 102) 의 각각을 경화시킨다. 본 실시형태에서는, 점착 시트 (캐리어 (2001)) 를 제거한 후에, 캐비티 (R10) 에 충전한 수지를 경화시키기 때문에, 절연층 (101, 102) 의 경화를 동시에 실시하는 것이 가능해진다. 그리고, 양면의 절연층 (101, 102) 의 경화를 동시에 실시함으로써, 기판 (100) 의 휨이 억제되기 때문에, 기판 (100) 을 얇게 하기 쉬워진다.Specifically, as shown in Fig. 41A, the insulating layer 102 and the copper foil 2004 are formed on the second surface F2 of the substrate 100. Then, as shown in Fig. The electrodes 210 and 220 of the electronic component 200 are covered with an insulating layer 102, respectively. For example, the insulating layer 102 is bonded to the substrate 100 in a prepreg state by a press, and then heated to cure each of the insulating layers 101 and 102. In the present embodiment, since the resin filled in the cavity R10 is cured after the adhesive sheet (carrier 2001) is removed, the insulating layers 101 and 102 can be simultaneously cured. Since the warpage of the substrate 100 is suppressed by simultaneously performing the curing of the insulating layers 101 and 102 on both sides, the substrate 100 can be easily made thin.

계속되는 도 31 의 단계 S26 에서는, 도 41b 에 나타내는 바와 같이, 예를 들어 레이저에 의해, 절연층 (102) 및 구리박 (2004) 에 구멍 (321a) (비아홀) 을 형성한다. 구멍 (321a) 은, 절연층 (102) 및 구리박 (2004) 을 관통하여, 전자 부품 (200) 의 전극 (210 또는 220) 에 이른다. 그 후, 필요에 따라, 디스미어를 실시한다.31B, holes 321a (via holes) are formed in the insulating layer 102 and the copper foil 2004 by a laser, for example. The hole 321a passes through the insulating layer 102 and the copper foil 2004 and reaches the electrode 210 or 220 of the electronic component 200. [ Thereafter, desmear is performed as necessary.

계속해서, 도 41c 에 나타내는 바와 같이, 예를 들어 패널 도금법에 의해, 구리박 (2003) 상에, 예를 들어 구리의 전해 도금 (2005) 을 형성함과 함께, 구리박 (2004) 상 및 구멍 (321a) 내에 각각, 예를 들어 구리의 전해 도금 (2006) 을 형성한다. 구멍 (321a) 내의 도체는, 비아 도체 (321b) 가 된다. 또한, 이 전해 도금에 앞서 무전해 도금을 실시함으로써, 구리박 (2003) 과 전해 도금 (2005) 사이, 또는 구리박 (2004) 과 전해 도금 (2006) 사이에, 무전해 도금막을 형성해도 된다.Subsequently, as shown in Fig. 41C, for example, electrolytic plating 2005 of copper is formed on the copper foil 2003 by, for example, a panel plating method, For example, copper electroplating 2006 in the copper plating layer 321a. The conductor in the hole 321a becomes the via conductor 321b. An electroless plating film may be formed between the copper foil 2003 and the electrolytic plating 2005 or between the copper foil 2004 and the electrolytic plating 2006 by performing electroless plating prior to the electrolytic plating.

그 후, 도 31 의 단계 S27 에서, 예를 들어 에칭에 의해, 전해 도금 (2005, 2006) 을 각각 패터닝하여, 도체층 (110, 120) 으로 함으로써, 본 실시형태의 배선판 (20) (도 25) 이 완성된다. 그 후, 필요한 경우, 전자 부품 (200) 의 전기 테스트 (용량값 및 절연성 등의 체크) 를 실시한다.Thereafter, the conductive layers 110 and 120 are formed by patterning the electrolytic plating 2005 and 2006, respectively, by etching, for example, in step S27 of Fig. 31 to form the wiring board 20 ) Is completed. Then, if necessary, an electrical test (check of capacitance value, insulation property, etc.) of the electronic component 200 is performed.

본 실시형태의 제조 방법은, 기판 (100) 을 준비하는 것 (도 32) 과, 제 4 면 (F4) 과 측면 (F20) 의 모서리에 곡면 (C21) 을 갖는 전자 부품 (200) 을 준비하는 것 (도 35c) 과, 기판 (100) 에 캐비티 (R10) 를 형성하는 것 (도 33, 도 34) 과, 캐비티 (R10) 를 향하는 기판 (100) 의 측면 (F10) (캐비티 (R10) 의 내벽) 과 제 1 면 (F1) 의 모서리에, 제 1 면 (F1) 으로부터 제 2 면 (F2) 을 향하여 캐비티 (R10) 를 축폭하는 테이퍼면 (C11) 을 형성하는 것 (도 33, 도 34) 과, 제 3 면 (F3) 을 제 1 면 (F1) 과 동일한 방향으로 하여 전자 부품 (200) 을 캐비티 (R10) 에 배치하는 것 (도 36a ∼ 도 36c) 을 포함한다. 이러한 제조 방법에 의하면, 캐비티 (R10) 에 전자 부품 (200) 을 넣기 쉬워진다. 또한, 캐비티 (R10) 와 전자 부품 (200) 의 클리어런스를 작게 하는 것이 가능해진다. 또한, 전자 부품 (200) 과 비아 도체 (321b) 의 위치 맞춤을 용이하게 하는 것이 가능해진다. 또한, 전자 부품 (200) 의 균열을 억제하는 것이 가능해진다.The manufacturing method of the present embodiment is a method of preparing the electronic component 200 having the substrate 100 (Fig. 32) and the curved surface C21 at the edges of the fourth surface F4 and the side surface F20 (Fig. 35C), forming a cavity R10 in the substrate 100 (Figs. 33 and 34), side F10 of the substrate 100 facing the cavity R10 (cavity R10 A tapered surface C11 extending from the first surface F1 toward the second surface F2 and extending in the width direction of the cavity R10 is formed at the edge of the first surface F1 And arranging the electronic component 200 in the cavity R10 with the third surface F3 in the same direction as the first surface F1 (Figs. 36A to 36C). According to this manufacturing method, it is easy to insert the electronic component 200 into the cavity R10. In addition, it is possible to reduce the clearance between the cavity R10 and the electronic component 200. [ In addition, it is possible to easily align the electronic component 200 and the via conductor 321b. Further, cracking of the electronic component 200 can be suppressed.

또한, 상기 실시형태 2 에서는, 레이저 가공에 의해 테이퍼면 (C11) 을 형성하고 있지만, 드라이 에칭 등, 다른 방법으로도 테이퍼면 (C11) 을 얻는 것은 가능하다. 그러나, 레이저 가공에 의하면, 특히 양호한 테이퍼면 (C11) 을 얻을 수 있는 것으로 생각된다. 게다가, 재질이 상이한 제 1 층 (100a) 및 제 2 층 (100b) 에 의해, 비스듬한 방향의 레이저 조사 등, 특별한 기술을 이용하지 않고, 양호한 테이퍼면 (C11) 이 얻어진다.Although the tapered surface C11 is formed by laser machining in the second embodiment, it is possible to obtain the tapered surface C11 by other methods such as dry etching. However, laser machining is considered to provide a particularly good tapered surface C11. In addition, the first layer 100a and the second layer 100b having different materials can obtain a preferable tapered surface C11 without using a special technique such as laser irradiation in an oblique direction.

(실시형태 3)(Embodiment 3)

본 발명의 실시형태 3 에 대하여, 상기 실시형태 2 와의 차이점을 중심으로 설명한다. 또한 여기에서는, 상기 도 25 등에 나타낸 요소와 동일한 요소에는 각각 동일한 부호를 부여하고, 이미 설명한 공통의 부분, 즉 설명이 중복되는 부분에 대해서는, 편의상, 그 설명을 생략 또는 간략화하는 것으로 한다.The third embodiment of the present invention will be described focusing on the differences from the second embodiment. Here, the same reference numerals are given to the same elements as those shown in Fig. 25 and the like, and the common portions already described, that is, the portions where the description is duplicated, are omitted or simplified for the sake of convenience.

본 실시형태의 배선판 (30) 에서는, 도 42 에 나타내는 바와 같이, 기판 (100) (코어 기판) 에 스루홀 (300a) 이 형성되고, 스루홀 (300a) 내에 도체 (예를 들어 구리 도금) 가 충전됨으로써, 스루홀 도체 (300b) 가 형성되어 있다. 스루홀 도체 (300b) 의 형상은, 예를 들어 고상이다. 그러나 이에 한정되지 않고, 스루홀 도체 (300b) 의 형상은 임의이고, 예를 들어 대략 원주이어도 된다.42, the through hole 300a is formed in the substrate 100 (core substrate), and a conductor (for example, copper plating) is formed in the through hole 300a And through-hole conductors 300b are formed. The shape of the through hole conductor 300b is, for example, a solid phase. However, the present invention is not limited thereto, and the shape of the through-hole conductor 300b is arbitrary, and may be, for example, substantially a circle.

기판 (100) 의 제 1 면 (F1) 상에는 도체층 (301) 이 형성되고, 기판 (100) 의 제 2 면 (F2) 상에는 도체층 (302) 이 형성된다. 도체층 (301, 302) 에는 각각, 스루홀 도체 (300b) 의 랜드가 포함된다.A conductor layer 301 is formed on the first surface F1 of the substrate 100 and a conductor layer 302 is formed on the second surface F2 of the substrate 100. [ The conductor layers 301 and 302 each include a land of the through hole conductor 300b.

절연층 (101) 에 구멍 (311a 및 312a) (비아홀) 이 형성되고, 절연층 (102) 에 구멍 (321a 및 322a) (비아홀) 이 형성되어 있다. 구멍 (311a, 312a, 321a, 322a) 내에 각각 도체 (예를 들어 구리의 도금) 가 충전됨으로써, 그 구멍 (311a, 312a, 321a, 322a) 내의 도체가 각각, 비아 도체 (311b, 312b, 321b, 322b) (필드 도체) 로 되어 있다. 비아 도체 (311b 및 321b) 는 각각, 기판 (100) 의 제 1 면 (F1) 측 또는 제 2 면 (F2) 측으로부터, 전자 부품 (200) 의 전극 (210, 220) 에 전기적으로 접속되어 있다. 이와 같이, 본 실시형태에서는, 전자 부품 (200) 이 양면으로부터 비아 도체 (311b 및 321b) 에 접속되어 있다. 이하, 이 구조를, 양면 비아 구조라고 한다.Holes 311a and 312a (via holes) are formed in the insulating layer 101 and holes 321a and 322a (via holes) are formed in the insulating layer 102. [ The conductors in the holes 311a, 312a, 321a and 322a are electrically connected to the via conductors 311b, 312b, 321b and 321b, respectively, by filling conductors (for example, copper plating) 322b (field conductor). The via conductors 311b and 321b are electrically connected to the electrodes 210 and 220 of the electronic component 200 from the first surface F1 side or the second surface F2 side of the substrate 100 . As described above, in this embodiment, the electronic component 200 is connected to the via conductors 311b and 321b from both sides. Hereinafter, this structure is referred to as a double-sided via structure.

기판 (100) 의 제 1 면 (F1) 상의 도체층 (301) 과 기판 (100) 의 제 2 면 (F2) 상의 도체층 (302) 은, 스루홀 도체 (300b) 를 개재하여, 서로 전기적으로 접속되어 있다. 비아 도체 (312b, 322b) 및 스루홀 도체 (300b) 는, 모두 필드 도체이고, 이들은 Z 방향으로 스택되어 있다.The conductor layer 301 on the first surface F1 of the substrate 100 and the conductor layer 302 on the second surface F2 of the substrate 100 are electrically connected to each other via the through hole conductor 300b Respectively. The via conductors 312b and 322b and the through-hole conductors 300b are both field conductors and they are stacked in the Z direction.

기판 (100) 의 제 1 면 (F1) 상의 도체층 (301) 과 절연층 (101) 상의 도체층 (110) 은, 비아 도체 (312b) 를 개재하여, 서로 전기적으로 접속된다. 또한, 기판 (100) 의 제 2 면 (F2) 상의 도체층 (302) 과 절연층 (102) 상의 도체층 (120) 은, 비아 도체 (322b) 를 개재하여, 서로 전기적으로 접속된다.The conductor layer 301 on the first surface F1 of the substrate 100 and the conductor layer 110 on the insulating layer 101 are electrically connected to each other via the via conductor 312b. The conductor layer 302 on the second surface F2 of the substrate 100 and the conductor layer 120 on the insulating layer 102 are electrically connected to each other via the via conductor 322b.

본 실시형태에 관련된 배선판 (30) 도, 실시형태 2 와 동일하게, 예를 들어 도 31 에 나타내는 바와 같은 순서로 제조된다.Similarly to the second embodiment, the wiring board 30 according to the present embodiment is also manufactured in the order shown in Fig. 31, for example.

도 31 의 단계 S21 에서는, 도 43 에 나타내는 바와 같이, 배선판 (3000) (출발 재료) 을 준비한다. 본 실시형태에서는, 배선판 (3000) 이, 기판 (100) 과, 기판 (100) 의 제 1 면 (F1) 상에 형성된 도체층 (3001) 과, 기판 (100) 의 제 2 면 (F2) 상에 형성된 도체층 (3002) 과, 스루홀 도체 (300b) 로 구성된다. 기판 (100) 은, 예를 들어 완전하게 경화된 유리 에폭시로 이루어진다. 도체층 (3001 및 3002) 은 각각, 예를 들어 구리박 (하층) 및 전해 구리 도금 (상층) 의 2 층 구조로 이루어진다.In step S21 of Fig. 31, a wiring board 3000 (starting material) is prepared as shown in Fig. The wiring board 3000 includes a substrate 100, a conductor layer 3001 formed on the first surface F1 of the substrate 100 and a conductor layer 3002 formed on the second surface F2 of the substrate 100 A conductor layer 3002 formed on the substrate 3002, and a through-hole conductor 300b. The substrate 100 is made, for example, of fully cured glass epoxy. The conductor layers 3001 and 3002 each have a two-layer structure of, for example, copper foil (lower layer) and electrolytic copper plating (upper layer).

고상의 스루홀 (300a) 은, 예를 들어 양면에 구리박이 형성된 기판 (100) (양면 구리 피복 적층판) 의 양측으로부터 레이저를 조사함으로써, 형성할 수 있다. 그리고, 기판 (100) 상에 구리박이, 또한, 기판 (100) 내에 스루홀 (300a) 이, 각각 형성된 상태로, 예를 들어 구리의 전해 도금을 실시함으로써, 도체층 (3001, 3002), 및 스루홀 도체 (300b) 를 형성할 수 있다.The solid through-hole 300a can be formed, for example, by irradiating a laser from both sides of a substrate 100 (double-sided copper clad laminate) on both sides of which a copper foil is formed. Then, by conducting electrolytic plating of copper, for example, in the state that the copper foil is formed on the substrate 100 and the through hole 300a is formed in the substrate 100, the conductor layers 3001 and 3002, The through-hole conductors 300b can be formed.

상기 레이저 조사 후, 스루홀 (300a) 에 디스미어를 실시하는 것이 바람직한 것으로 생각된다. 디스미어에 의해, 불필요한 도통 (쇼트) 이 억제된다. 또한, 필요에 따라, 에칭 등에 의해, 도체층 (3001 및 3002) 의 표면을 조화하는 것이 바람직한 것으로 생각된다.It is considered preferable to perform the desmear in the through hole 300a after the laser irradiation. Unnecessary conduction (short) is suppressed by the desmear. It is also considered that, if necessary, the surfaces of the conductor layers 3001 and 3002 should be roughened by etching or the like.

본 실시형태에서는, 도 44a 에 나타내는 바와 같이, 기판 (100) 상, 캐비티 (R10) 에 대응한 영역 (R100) 에는, 도체층 (3001) 이 형성되지 않는다. 도체층 (3001) 이 이러한 도체 패턴을 가지면, 캐비티 (R10) 의 위치 및 형상이 명확해지기 때문에, 후의 공정 (도 31 의 단계 S22) 에 있어서, 캐비티 (R10) 를 형성하기 위한 레이저 조사의 얼라인먼트가 용이해진다.In this embodiment, as shown in Fig. 44A, the conductor layer 3001 is not formed on the substrate 100 and in the region R100 corresponding to the cavity R10. If the conductor layer 3001 has such a conductor pattern, the position and shape of the cavity R10 become clear. Therefore, in the subsequent step (step S22 in FIG. 31), alignment of laser irradiation for forming the cavity R10 .

단, 도체층 (3001) 의 도체 패턴은, 도 44a 에 나타내는 패턴에 한정되지 않는다. 예를 들어 도 44b 에 나타내는 바와 같이, 기판 (100) 상, 후의 공정 (도 31 의 단계 S22) 에 있어서 레이저를 조사하는 부분 (이하, 레이저 조사로라고 한다) 만, 도체층 (3001) 이 형성되어 있지 않아도 된다. 이 경우, 레이저 조사로의 내측에는, 도체층 (3001) 이 존재한다. 이러한 도체층 (3001) 이어도, 캐비티 (R10) 를 형성하기 위한 레이저 조사의 얼라인먼트가 용이해진다.However, the conductor pattern of the conductor layer 3001 is not limited to the pattern shown in Fig. 44A. 44B, a conductor layer 3001 is formed only on a portion of the substrate 100 to be irradiated with a laser (hereinafter referred to as laser irradiation) in a subsequent step (step S22 in FIG. 31) You do not have to. In this case, the conductor layer 3001 is present inside the laser irradiation path. Even in such a conductor layer 3001, alignment of laser irradiation for forming the cavity R10 is facilitated.

또한, 본 실시형태에서는, 도 44a 에 나타내는 바와 같이, 도체층 (3001) 이 얼라인먼트 마크 (301a) 를 갖는다. 얼라인먼트 마크 (301a) 는, 예를 들어 후의 공정 (도 31 의 단계 S23) 에 있어서 광학적으로 인식할 수 있는 패턴으로, 예를 들어 에칭 등에 의해, 부분적으로 도체를 제거함으로써 형성할 수 있다. 본 실시형태에서는, 얼라인먼트 마크 (301a) 가, 영역 (R100) 의 주위 (예를 들어 4 모서리) 에 배치된다. 단 이에 한정되지 않고, 얼라인먼트 마크 (301a) 의 배치 및 형상 등은 임의이다.In this embodiment, as shown in Fig. 44A, the conductor layer 3001 has the alignment mark 301a. The alignment mark 301a can be formed by removing the conductor partly by etching, for example, in a pattern that can be optically recognized in a later step (step S23 in Fig. 31), for example. In this embodiment, the alignment mark 301a is arranged around the area R100 (for example, at four corners). However, the arrangement and shape of the alignment marks 301a are not limited thereto.

또한, 본 실시형태에서는, 도체층 (3001) 의 측면 (F30) 이, 도 45 에 나타내는 바와 같이, 테이퍼되어 있다. 측면 (F30) 의 테이퍼 각도 (θ3) 는, 테이퍼면 (C11) 의 테이퍼 각도 (θ2) 와 대략 일치하고 있는 것이 바람직한 것으로 생각된다.Further, in this embodiment, the side surface F30 of the conductor layer 3001 is tapered as shown in Fig. It is considered that the taper angle? 3 of the side surface F30 is preferably substantially coincident with the taper angle? 2 of the tapered surface C11.

계속해서, 도 31 의 단계 S22 에서, 기판 (100) 에 캐비티 (R10) 를 형성한다. 구체적으로는, 예를 들어 도 44a 에 나타내는 바와 같이, 사각형을 그리도록 레이저를 조사함으로써, 기판 (100) 에 있어서의, 캐비티 (R10) 에 대응한 영역 (R100) 을, 그 주위의 부분으로부터 잘라낸다. 이 때, 레이저는, 도 45 에 나타내는 바와 같이, 제 1 층 (100a) 을 관통하여 제 2 층 (100b) 에 도달하도록, 기판 (100) 의 제 1 면 (F1) 에 조사된다. 레이저의 조사 각도는, 예를 들어 기판 (100) 의 제 1 면 (F1) 에 대하여 대략 수직의 각도로 한다. 도체층 (3001) 의 측면 (F30) 이 테이퍼되어 있으면, 레이저가 측면 (F30) 에서 반사되어 비스듬하게 진행되어, 테이퍼면 (C11) 이 형성되기 쉬워진다.Subsequently, in step S22 of FIG. 31, a cavity R10 is formed in the substrate 100. Next, as shown in FIG. Specifically, for example, as shown in Fig. 44A, a region R100 corresponding to the cavity R10 in the substrate 100 is cut from a portion around the cavity R10 by irradiating a laser to draw a quadrangle I will. At this time, the laser beam is irradiated on the first surface F1 of the substrate 100 so as to penetrate the first layer 100a and reach the second layer 100b, as shown in Fig. The irradiation angle of the laser is, for example, an angle substantially perpendicular to the first surface F1 of the substrate 100. [ If the side surface F30 of the conductor layer 3001 is tapered, the laser beam is reflected by the side surface F30 and advances obliquely, so that the tapered surface C11 is easily formed.

그 후, 도 31 의 단계 S23 ∼ S27 을 거침으로써, 본 실시형태의 배선판 (30) (도 42) 을 제조할 수 있다.Thereafter, the wiring board 30 (Fig. 42) of the present embodiment can be manufactured by going through steps S23 to S27 of Fig.

단, 본 실시형태에서는, 도 31 의 단계 S23 에서, 얼라인먼트 마크 (301a) 를 이용하여, 전자 부품 (200) 의 위치 결정을 한다. 이로써, 전자 부품 (200) 과 캐비티 (R10) 의 위치 맞춤의 정밀도를 높이는 것이 가능해진다.However, in the present embodiment, the electronic component 200 is positioned using the alignment mark 301a in step S23 of Fig. This makes it possible to improve the alignment accuracy between the electronic component 200 and the cavity R10.

또한, 도 31 의 단계 S26 에서는, 구멍 (311a, 312a, 및 322a) 을, 구멍 (321a) 과 동일하게 형성하고 (도 41b 참조), 계속해서, 비아 도체 (311b, 312b, 및 322b) 를, 비아 도체 (321b) 와 동일하게 형성한다 (도 41c 참조).In the step S26 of Fig. 31, the holes 311a, 312a and 322a are formed in the same manner as the hole 321a (see Fig. 41B), and subsequently, the via conductors 311b, 312b, Is formed in the same manner as the via conductor 321b (see Fig. 41C).

본 실시형태의 제조 방법은, 배선판 (30) 의 제조에 적합하다. 이러한 제조 방법이면, 저비용으로, 양호한 배선판 (30) 이 얻어진다.The manufacturing method of the present embodiment is suitable for manufacturing the wiring board 30. [ With this manufacturing method, a good wiring board 30 can be obtained at low cost.

실시형태 2 와 동일한 구성 및 처리에 대해서는, 본 실시형태에서도, 전술한 실시형태 2 의 효과에 준하는 효과가 얻어진다. 예를 들어 실시형태 3 에 관련된 배선판 (30) 의 각 치수의 바람직한 범위는, 실시형태 2 에 관련된 배선판 (20) 과 동일하다. 또한, 저비용화나 제조 용이화 등의 면에서는, 간소한 구조를 갖는 실시형태 2 에 관련된 배선판 (20) 이, 실시형태 3 에 관련된 배선판 (30) 보다 바람직한 것으로 생각되고, 고기능화나 고성능화 등의 면에서는, 양면 비아 구조를 갖는 실시형태 3 에 관련된 배선판 (30) 이, 실시형태 2 에 관련된 배선판 (20) 보다 바람직한 것으로 생각된다.With respect to the same constitution and processing as those of Embodiment 2, the effect according to the above-described Embodiment 2 is also obtained in this embodiment. For example, the preferable range of each dimension of the wiring board 30 according to the third embodiment is the same as that of the wiring board 20 according to the second embodiment. In addition, in terms of cost reduction and ease of manufacture, it is considered that the wiring board 20 according to the second embodiment having a simple structure is preferable to the wiring board 30 according to the third embodiment, and in terms of high performance and high performance, , It is considered that the wiring board 30 according to the third embodiment having the double-sided via structure is preferable to the wiring board 20 according to the second embodiment.

(다른 실시형태)(Other Embodiments)

상기 실시형태에서는, 스루홀 도체 (300b) 는, 기준면 (F0) 에 대하여 대칭적인 형상을 가지고 있었지만, 스루홀 도체 (300b) 의 형상은 이에 한정되지 않는다. 도 46 에 나타내는 바와 같이, 기준면 (F0) 에 대하여 비대칭적인 형상을 갖는 스루홀 도체 (300b) 여도 된다. 도 46 의 예에서는, 제 2 면 (F2) 부터 기준면 (F0) 까지의 치수 (T12) 가, 제 1 면 (F1) 부터 기준면 (F0) 까지의 치수 (T11) 보다 크다. 또한, 스루홀 도체 (300b) 의 치수에 대하여, 제 1 면 (F1) 측 단면의 폭 (D31) 과 잘록부 (300c) 의 폭 (D32) 과 제 2 면 (F2) 측 단면의 폭 (D33) 은, 큰 쪽부터, 폭 (D31), 폭 (D33), 폭 (D32) 의 순서로 되어 있다. 제 1 도체부 (R11) 의 측면은 곡면이고, 제 2 도체부 (R12) 의 측면은 평면이다. 제 1 도체부 (R11) 의 테이퍼 각도 (θ1) 는, 제 2 도체부 (R12) 의 테이퍼 각도 (θ2) 보다 크다.In the above embodiment, the through-hole conductor 300b has a symmetrical shape with respect to the reference plane F0, but the shape of the through-hole conductor 300b is not limited thereto. Hole conductor 300b having an asymmetrical shape with respect to the reference plane F0 as shown in Fig. 46, the dimension T12 from the second surface F2 to the reference plane F0 is larger than the dimension T11 from the first plane F1 to the reference plane F0. The width D31 of the end face on the first face F1 side and the width D32 of the constricted portion 300c and the width D33 of the end face on the second face F2 side of the through hole conductor 300b Are in the order of width D31, width D33, and width D32 from the larger side. The side surface of the first conductor portion R11 is curved and the side surface of the second conductor portion R12 is flat. The taper angle? 1 of the first conductor portion R11 is larger than the taper angle? 2 of the second conductor portion R12.

이하, 도 47a ∼ 도 48b 를 참조하여, 도 46 에 나타내는 스루홀 도체 (300b) 의 제조 방법의 일례에 대하여 설명한다.Hereinafter, an example of a method of manufacturing the through-hole conductor 300b shown in Fig. 46 will be described with reference to Figs. 47A to 48B.

먼저, 도 47a 에 나타내는 바와 같이, 상기 실시형태와 동일하게, 양면 구리 피복 적층판 (1000) 을 준비한다 (도 7 의 단계 S11 참조).First, as shown in Fig. 47A, a double-sided copper clad laminate 1000 is prepared in the same manner as in the above-described embodiment (see step S11 in Fig. 7).

계속해서, 도 47b 에 나타내는 바와 같이, 예를 들어 CO2 레이저를 이용하여, 제 1 면 (F1) 측으로부터 레이저를 양면 구리 피복 적층판 (1000) 에 조사함으로써 구멍 (1003) 을 형성한다. 구멍 (1003) 은 유저공이고, 구멍 (1003) 의 형상은, 예를 들어 깊어짐에 따라 폭이 좁아지도록 테이퍼된 반구상이다. 구멍 (1003) 의 형상은 제 1 도체부 (R11) (도 46 참조) 에 대응한다. 즉, 구멍 (1003) 의 벽면은 곡면이 된다.Subsequently, as shown in Fig. 47B, a hole 1003 is formed by irradiating a double-sided copper clad laminate 1000 with a laser from the first surface F1 side using, for example, a CO 2 laser. The hole 1003 is a user hole, and the shape of the hole 1003 is tapered semi-spherical so that the width becomes narrower as it becomes deeper, for example. The shape of the hole 1003 corresponds to the first conductor R11 (see Fig. 46). That is, the wall surface of the hole 1003 becomes a curved surface.

계속해서, 도 47c 에 나타내는 바와 같이, 예를 들어 양면 구리 피복 적층판 (1000) 을 뒤집어, 제 2 면 (F2) 측으로부터 레이저를 양면 구리 피복 적층판 (1000) 에 조사함으로써, 구멍 (1003) 에 연결되는 구멍 (1004) 을 형성한다. 구멍 (1004) 의 형상은 제 2 도체부 (R12) (도 46 참조) 에 대응한다. 구멍 (1003) 과 구멍 (1004) 이 연결됨으로써, 양면 구리 피복 적층판 (1000) 을 관통하는 스루홀 (300a) 이 형성된다. 그 후, 필요에 따라, 스루홀 (300a) 에 대하여 디스미어를 실시한다. 스루홀 (300a) 의 형상은, 스루홀 도체 (300b) (도 46 참조) 에 대응하여, 모래 시계상 (고상) 이 된다. 구멍 (1003) 과 구멍 (1004) 의 경계는 잘록부 (300c) (도 46 참조) 에 상당한다. 또한, 제 1 면 (F1) 에 대한 레이저 조사와 제 2 면 (F2) 에 대한 레이저 조사는, 동시에 실시해도 된다.47C, for example, the double-sided copper clad laminate 1000 is turned over and a laser is irradiated from the second surface F2 side to the double-sided copper clad laminate 1000 to be connected to the hole 1003 Hole 1004 is formed. The shape of the hole 1004 corresponds to the second conductor R12 (see Fig. 46). The hole 1003 and the hole 1004 are connected to each other to form a through hole 300a penetrating the double-sided copper clad laminate 1000. [ Thereafter, if necessary, the through hole 300a is subjected to desmear. The shape of the through hole 300a corresponds to the through hole conductor 300b (see FIG. 46), and becomes a sand clock (solid phase). The boundary between the hole 1003 and the hole 1004 corresponds to the constricted portion 300c (see Fig. 46). The laser irradiation on the first surface F1 and the laser irradiation on the second surface F2 may be performed at the same time.

계속해서, 도 48a 에 나타내는 바와 같이, 무전해 도금을 실시하여, 구리박 (1001, 1002) 상 및 스루홀 (300a) 내에, 예를 들어 구리의 무전해 도금막 (1005a) 을 형성한다.Subsequently, as shown in Fig. 48A, electroless plating is performed to form an electroless plated film 1005a of copper, for example, on the copper foils 1001 and 1002 and in the through holes 300a.

계속해서, 도 48b 에 나타내는 바와 같이, 도금액을 이용하여, 무전해 도금막 (1005a) 을 시드층으로 하여 전해 도금을 실시함으로써, 전해 도금 (1005b) 을 형성한다. 이로써, 무전해 도금막 (1005a) 및 전해 도금 (1005b) 으로 이루어지는 도금 (1005) 이 스루홀 (300a) 에 충전되고, 스루홀 도체 (300b) 가 형성된다.Subsequently, as shown in FIG. 48B, electrolytic plating 1005b is formed by performing electrolytic plating using the electroless plating film 1005a as a seed layer using a plating solution. Thus, the plating 1005 comprising the electroless plating film 1005a and the electrolytic plating 1005b is filled in the through-hole 300a, and the through-hole conductor 300b is formed.

계속해서, 예를 들어 에칭 레지스트 및 에칭액을 이용하여, 기판 (100) 의 제 1 면 (F1) 및 제 2 면 (F2) 에 형성된 각 도체층의 패터닝을 실시한다. 이로써, 기판 (100) 의 제 1 면 (F1), 제 2 면 (F2) 상에 각각, 도체층 (301, 302) 이 형성된다 (도 46 참조). 또한, 에칭은, 습식에 한정되지 않고, 건식이어도 된다.Subsequently, the conductor layers formed on the first surface F1 and the second surface F2 of the substrate 100 are patterned, for example, by using an etching resist and an etching solution. Thus, the conductor layers 301 and 302 are formed on the first surface F1 and the second surface F2 of the substrate 100, respectively (see FIG. 46). The etching is not limited to wet etching, but may be dry etching.

상기 실시형태에서는, 스루홀 도체 (300b) 에 있어서의 제 1 도체부 (R11) 및 제 2 도체부 (R12) 의 테이퍼 각도가 각각 대략 일정했지만, 이에 한정되지 않는다. 예를 들어 도 49 에 나타내는 바와 같이, 제 1 도체부 (R11) 가, 테이퍼 각도 (θ11) 의 도체부 (R21) 와, 테이퍼 각도 (θ11) 보다 작은 테이퍼 각도 (θ12) 를 갖는 (즉, 폭이 좁아지는 비율 또는 폭이 넓어지는 비율이 작은) 도체부 (R22) 로 구성되어 있어도 된다. 도 49 의 예에서는, 제 1 면 (F1) 으로부터 도체부 (R21) 와 도체부 (R22) 의 경계면 (F100) 을 향하여 폭이 좁아지는 도체부 (R21) 와, 경계면 (F100) 으로부터 기준면 (F0) 을 향하여 폭이 좁아지는 도체부 (R22) 와, 기준면 (F0) 으로부터 제 2 면 (F2) 을 향하여 폭이 넓어지는 제 2 도체부 (R12) 가 서로 접속됨으로써, 스루홀 도체 (300b) 가 형성되어 있다. 도체부 (R21) 와 도체부 (R22) 와 제 2 도체부 (R12) 는, 연속적 (일체적) 으로 형성되어 있다. 도체부 (R21) 의 측면 및 제 2 도체부 (R12) 의 측면은 각각 곡면이고, 도체부 (R22) 의 측면은 평면이다. 도체부 (R21) 의 테이퍼 각도 (θ11) 와 제 2 도체부 (R12) 의 테이퍼 각도 (θ2) 는, 서로 대략 동일하다.In the above embodiment, the taper angles of the first conductor portion R11 and the second conductor portion R12 in the through hole conductor 300b are substantially constant, but are not limited thereto. For example, as shown in FIG. 49, the first conductor R11 may be formed of a conductor R21 having a taper angle 11 and a conductor R21 having a taper angle? 12 smaller than the taper angle? Or a conductor R22 having a smaller ratio of narrowing or a wider width). In the example of Fig. 49, a conductor R21 whose width is narrowed from the first surface F1 toward the interface F100 between the conductor R21 and the conductor R22 and a conductor R21 whose width is narrower from the interface F100 to the reference plane F0 And the second conductor portion R12 having a larger width from the reference plane F0 toward the second surface F2 are connected to each other so that the through hole conductor 300b Respectively. The conductor portion R21, the conductor portion R22 and the second conductor portion R12 are formed continuously (integrally). The side surface of the conductor portion R21 and the side surface of the second conductor portion R12 are curved surfaces and the side surface of the conductor portion R22 is flat. The taper angle 11 of the conductor portion R21 and the taper angle 2 of the second conductor portion R12 are substantially equal to each other.

또한, 제 2 면 (F2) 부터 기준면 (F0) 까지의 치수 (T12) 는, 제 1 면 (F1) 부터 기준면 (F0) 까지의 치수 (T11) 보다 작다. 스루홀 도체 (300b) 의 치수에 대해서는, 제 1 면 (F1) 측 단면의 폭 (D31) 과, 잘록부 (300c) 의 폭 (D32) 과, 제 2 면 (F2) 측 단면의 폭 (D33) 과, 도체부 (R21) 와 도체부 (R22) 의 경계부의 폭 (D34) 이, 큰 쪽부터, 폭 (D31) (= 폭 (D33)), 폭 (D34), 폭 (D32) 의 순서로 되어 있다.The dimension T12 from the second surface F2 to the reference surface F0 is smaller than the dimension T11 from the first surface F1 to the reference surface F0. The dimensions of the through hole conductor 300b are set such that the width D31 of the end face on the first face F1 side and the width D32 of the constriction 300c and the width D33 of the end face on the second face F2 side And the width D34 of the boundary between the conductor R21 and the conductor R22 are set in the order of the width D31 (= width D33), the width D34 and the width D32 .

이하, 도 50a ∼ 도 51b 를 참조하여, 도 49 에 나타내는 스루홀 도체 (300b) 의 제조 방법의 일례에 대하여 설명한다.Hereinafter, an example of a method of manufacturing the through-hole conductor 300b shown in Fig. 49 will be described with reference to Figs. 50A to 51B.

먼저, 도 50a 에 나타내는 바와 같이, 상기 실시형태와 동일하게, 양면 구리 피복 적층판 (1000) 을 준비한다 (도 7 의 단계 S11 참조).First, as shown in Fig. 50A, a double-sided copper clad laminate 1000 is prepared as in the above embodiment (see step S11 in Fig. 7).

계속해서, 도 50b 에 나타내는 바와 같이, 예를 들어 CO2 레이저를 이용하여, 제 1 면 (F1) 측으로부터 레이저를 양면 구리 피복 적층판 (1000) 에 조사함으로써 구멍 (1003a) 을 형성하고, 제 2 면 (F2) 측으로부터 레이저를 양면 구리 피복 적층판 (1000) 에 조사함으로써 구멍 (1004) 을 형성한다. 구멍 (1003a) 과 구멍 (1004) 은, 각각 유저공이고, X-Y 평면에 있어서 대략 동일한 위치에, Z 방향에 어긋나게 형성된다. 이로써, 구멍 (1003a) 과 구멍 (1004) 은, 기판 (100) 을 사이에 두고, 서로 대향하도록 배치된다. 구멍 (1003a) 의 형상은 도체부 (R21) (도 49 참조) 에 대응하고, 구멍 (1004) 의 형상은 제 2 도체부 (R12) (도 49 참조) 에 대응한다. 구멍 (1003a 및 1004) 의 형상은 각각, 예를 들어 깊어짐에 따라 폭이 좁아지도록 테이퍼된 반구상이다. 구멍 (1003a 및 1004) 의 벽면은 각각, 예를 들어 곡면이 된다. 제 1 면 (F1) 에 대한 레이저 조사와 제 2 면 (F2) 에 대한 레이저 조사는, 편면씩 실시해도 되고, 동시에 실시해도 된다.Subsequently, as shown in Fig. 50B, a hole 1003a is formed by irradiating a double-sided copper clad laminate 1000 with a laser from the first surface F1 side using, for example, a CO 2 laser, A laser beam is irradiated from the side of the surface F2 to the double-sided copper clad laminate 1000 to form the hole 1004. The hole 1003a and the hole 1004 are each a user hole and are formed to be shifted in the Z direction at substantially the same position in the XY plane. Thus, the hole 1003a and the hole 1004 are arranged so as to face each other with the substrate 100 therebetween. The shape of the hole 1003a corresponds to the conductor R21 (see FIG. 49), and the shape of the hole 1004 corresponds to the second conductor R12 (see FIG. 49). The shapes of the holes 1003a and 1004 are tapered semi-spheres such that, for example, the widths become narrower as they become deeper. The wall surfaces of the holes 1003a and 1004 respectively become, for example, curved surfaces. The laser irradiation on the first surface F1 and the laser irradiation on the second surface F2 may be performed one by one or simultaneously.

계속해서, 도 50c 에 나타내는 바와 같이, 예를 들어 CO2 레이저를 이용하여, 제 1 면 (F1) 측으로부터 레이저를 양면 구리 피복 적층판 (1000) (상세하게는 구멍 (1003a) 내) 에 조사함으로써, 구멍 (1003a) 과 구멍 (1004) 을 연통시키는 구멍 (1003b) 을 형성한다. 구멍 (1003b) 의 형상은 도체부 (R22) (도 49 참조) 에 대응한다. 구멍 (1003a) 과 구멍 (1003b) 과 구멍 (1004) 이 연결됨으로써, 양면 구리 피복 적층판 (1000) 을 관통하는 스루홀 (300a) 이 형성된다. 그 후, 필요에 따라, 스루홀 (300a) 에 대하여 디스미어를 실시한다. 스루홀 (300a) 의 형상은, 스루홀 도체 (300b) (도 49 참조) 에 대응하여, 모래 시계상 (고상) 이 된다. 구멍 (1003b) 과 구멍 (1004) 의 경계는 잘록부 (300c) (도 49 참조) 에 상당한다.Subsequently, as shown in Fig. 50C, a laser is irradiated from the first surface F1 side to the double-sided copper clad laminate 1000 (specifically, in the hole 1003a) by using, for example, a CO 2 laser , And a hole (1003b) for communicating the hole (1003a) and the hole (1004) is formed. The shape of the hole 1003b corresponds to the conductor R22 (see Fig. 49). Hole 1003a and hole 1003b are connected to hole 1004 to form through hole 300a penetrating through double-sided copper clad laminate 1000. [ Thereafter, if necessary, the through hole 300a is subjected to desmear. The shape of the through hole 300a corresponds to the through-hole conductor 300b (see FIG. 49), and becomes a sand clock (solid phase). The boundary between the hole 1003b and the hole 1004 corresponds to the constricted portion 300c (see FIG. 49).

계속해서, 도 51a 에 나타내는 바와 같이, 무전해 도금을 실시하여, 구리박 (1001, 1002) 상 및 스루홀 (300a) 내에, 예를 들어 구리의 무전해 도금막 (1005a) 을 형성한다.Subsequently, as shown in FIG. 51A, electroless plating is performed to form an electroless plated film 1005a of copper, for example, on the copper foils 1001 and 1002 and in the through holes 300a.

계속해서, 도 51b 에 나타내는 바와 같이, 도금액을 이용하여, 무전해 도금막 (1005a) 을 시드층으로 하여 전해 도금을 실시함으로써, 전해 도금 (1005b) 을 형성한다. 이로써, 무전해 도금막 (1005a) 및 전해 도금 (1005b) 으로 이루어지는 도금 (1005) 이 스루홀 (300a) 에 충전되고, 스루홀 도체 (300b) 가 형성된다.Subsequently, as shown in FIG. 51B, electrolytic plating 1005b is formed by performing electrolytic plating with the electroless plated film 1005a as a seed layer using a plating solution. Thus, the plating 1005 comprising the electroless plating film 1005a and the electrolytic plating 1005b is filled in the through-hole 300a, and the through-hole conductor 300b is formed.

계속해서, 예를 들어 에칭 레지스트 및 에칭액을 이용하여, 기판 (100) 의 제 1 면 (F1) 및 제 2 면 (F2) 에 형성된 각 도체층의 패터닝을 실시한다. 이로써, 기판 (100) 의 제 1 면 (F1), 제 2 면 (F2) 상에 각각, 도체층 (301, 302) 이 형성된다 (도 49 참조). 또한, 에칭은, 습식에 한정되지 않고, 건식이어도 된다.Subsequently, the conductor layers formed on the first surface F1 and the second surface F2 of the substrate 100 are patterned, for example, by using an etching resist and an etching solution. Thus, the conductor layers 301 and 302 are formed on the first surface F1 and the second surface F2 of the substrate 100, respectively (see FIG. 49). The etching is not limited to wet etching, but may be dry etching.

도 52 에 나타내는 바와 같이, 스루홀 도체 (300b) 에 있어서의 제 1 도체부 (R11) 와 제 2 도체부 (R12) 는, X 방향 또는 Y 방향으로 어긋나게 연결되어 있어도 된다. 또한, 제 1 도체부 (R11) 와 제 2 도체부 (R12) 의 경계면은, 배선판의 주면에 대하여 기울어져 있어도 되고, 곡면이어도 된다.As shown in Fig. 52, the first conductor R11 and the second conductor R12 in the through-hole conductor 300b may be connected to be shifted in the X direction or the Y direction. The interface between the first conductor portion R11 and the second conductor portion R12 may be inclined with respect to the main surface of the wiring board or may be a curved surface.

전자 부품 (200) 및 캐비티 (R10) 의 형상은 임의이다. 예를 들어 도 53 에 나타내는 바와 같이, 캐비티 (R10) 의 개구 형상이 대략 타원이어도 된다. 전자 부품 (200) 의 주면의 형상, 및 캐비티 (R10) 의 개구 형상은, 대략 원 (대략 진원) 이어도 되고, 또한, 대략 정방형, 대략 정육각형, 대략 정팔각형 등, 대략 장방형 이외의 대략 다각형이어도 된다. 또한, 다각형의 모서리의 형상은 임의이고, 예를 들어 대략 직각이어도 되고, 예각이어도 되고, 둔각이어도 되며, 둥그스름해도 된다.The shapes of the electronic component 200 and the cavity R10 are arbitrary. For example, as shown in Fig. 53, the opening shape of the cavity R10 may be substantially elliptical. The shape of the main surface of the electronic component 200 and the shape of the opening of the cavity R10 may be substantially circular or may be a substantially polygonal shape other than a substantially rectangular shape such as a substantially square shape, . The shape of the edge of the polygon is arbitrary, and may be, for example, substantially perpendicular, acute, obtuse, or rounded.

스루홀 도체 (300b) 또는 비아 도체 (311b) 등의 필드 도체의 평면 형상은, 원에 한정되지 않고 임의이다. 배선판에 있어서의 필드 도체의 평면 형상은, 예를 들어 도 54a 에 나타내는 바와 같이, 정방형 등의 사각형이어도 되고, 예를 들어 도 54b 또는 도 54c 에 나타내는 바와 같이, 십자형 또는 정다각 별형 등, 중심으로부터 방사상으로 직선을 그은 형태 (복수의 날개를 방사상으로 배치한 형태) 여도 되고, 그 외에, 타원 또는 삼각형 등이어도 된다. 또한, 제 1 도체부 (R11), 제 2 도체부 (R12), 및 잘록부 (300c) 의 평면 형상이, 서로 상이한 형상이어도 된다. 예를 들어 제 1 도체부 (R11) 및 제 2 도체부 (R12) 의 평면 형상이 각각 원이고, 잘록부 (300c) 의 평면 형상이 사각형이어도 된다.The planar shape of the field conductors such as the through-hole conductors 300b and the via conductors 311b is not limited to a circle but may be arbitrary. The planar shape of the field conductor in the wiring board may be, for example, a square such as a square as shown in Fig. 54A. For example, as shown in Fig. 54B or 54C, The shape may be a radial straight line shape (a plurality of blades radially arranged), an ellipse or a triangle, or the like. The first conductor portion R11, the second conductor portion R12, and the constricted portion 300c may have different planar shapes. For example, the planar shapes of the first conductor R11 and the second conductor R12 may each be a circle, and the planar shape of the constriction 300c may be a square.

상기 실시형태에서는, 전자 부품 (200) 에 대하여 양면 비아 구조를 가지고 있었지만, 이에 한정되지 않는다. 예를 들어 도 55 에 나타내는 바와 같이, 전자 부품 (200) 의 전극 (210, 220) 에 전기적으로 접속하는 비아 도체 (311b) 를 편측에만 갖는 배선판이어도 된다.In the above embodiment, the electronic component 200 has a double-sided via structure, but the present invention is not limited thereto. For example, as shown in FIG. 55, a wiring board having only a via conductor 311b electrically connected to the electrodes 210 and 220 of the electronic component 200 on one side may be used.

상기 실시형태 1 에서는, 코어 기판의 양측에 도체층을 갖는 양면 배선판 (배선판 (10)) 을 나타냈지만, 이에 한정되지 않는다. 예를 들어 도 55 에 나타내는 바와 같이, 코어 기판 (기판 (100)) 의 편측에만 제 1 빌드업부 (B1) (도체층 (110) 을 포함한다) 를 갖는 편면 배선판이어도 된다.In Embodiment 1, the double-sided wiring board (wiring board 10) having conductor layers on both sides of the core board is shown, but the present invention is not limited to this. For example, as shown in Fig. 55, a single-sided wiring board having the first buildup portion B1 (including the conductor layer 110) only on one side of the core substrate (substrate 100) may be used.

또한, 예를 들어 도 55 에 나타내는 바와 같이, 캐비티 (R10) (전자 부품 (200) 의 수용 스페이스) 는, 기판 (100) 을 관통하지 않는 구멍 (오목부) 이어도 된다. 이 경우에도, 전자 부품 (200) 의 두께와 캐비티 (R10) (구멍) 의 깊이는, 대략 일치하는 것이 바람직한 것으로 생각된다.55, the cavity R10 (accommodation space for the electronic component 200) may be a hole (concave portion) that does not penetrate through the substrate 100. In this case, as shown in Fig. Also in this case, it is considered that the thickness of the electronic component 200 and the depth of the cavity R10 (hole) are preferably approximately the same.

상기 실시형태에서는, 기판 (100) 의 두께와 전자 부품 (200) 의 두께가 대략 일치하고 있는 예를 나타냈지만, 이에 한정되지 않는다. 예를 들어 도 55 에 나타내는 바와 같이, 전자 부품 (200) 의 두께보다 기판 (100) 의 두께가 커도 된다.In the above embodiment, the thickness of the substrate 100 and the thickness of the electronic component 200 are substantially the same. However, the present invention is not limited to this. For example, as shown in FIG. 55, the thickness of the substrate 100 may be larger than the thickness of the electronic component 200.

기판 (100) (코어 기판) 의 편측에 2 층 이상의 빌드업층을 갖는 배선판이어도 된다. 예를 들어 도 56 에 나타내는 바와 같이, 기판 (100) 의 제 1 면 (F1) 측에, 2 층의 절연층 (101, 103) 과 2 층의 도체층 (110, 130) 이 교대로 적층되고, 기판 (100) 의 제 2 면 (F2) 측에, 2 층의 절연층 (102, 104) 과 2 층의 도체층 (120, 140) 이 교대로 적층되어도 된다. 도 56 의 예에서는, 절연층 (101) 상의 도체층 (110) 과 절연층 (103) 상의 도체층 (130) 이, 절연층 (103) 에 형성된 구멍 (332a) (비아홀) 내의 비아 도체 (332b) 를 개재하여, 서로 전기적으로 접속된다. 또한, 절연층 (102) 상의 도체층 (120) 과 절연층 (104) 상의 도체층 (140) 이, 절연층 (104) 에 형성된 구멍 (342a) (비아홀) 내의 비아 도체 (342b) 를 개재하여, 서로 전기적으로 접속된다. 스루홀 도체 (300b) 및 비아 도체 (312b, 322b, 332b, 342b) 는 모두 필드 도체이고, 이들이 Z 방향으로 스택됨으로써, 필드 스택 (S) 이 형성되어 있다.Or a wiring board having two or more buildup layers on one side of the substrate 100 (core substrate). 56, two insulating layers 101 and 103 and two conductive layers 110 and 130 are alternately stacked on the first surface F1 side of the substrate 100 Two insulating layers 102 and 104 and two conductive layers 120 and 140 may be alternately stacked on the second surface F2 side of the substrate 100. [ 56, the conductor layer 110 on the insulating layer 101 and the conductor layer 130 on the insulating layer 103 are electrically connected to the via conductor 332b (via hole) in the hole 332a (via hole) formed in the insulating layer 103 And are electrically connected to each other. The conductor layer 120 on the insulating layer 102 and the conductor layer 140 on the insulating layer 104 are electrically connected to each other via the via conductor 342b in the hole 342a (via hole) formed in the insulating layer 104 And are electrically connected to each other. The through-hole conductor 300b and the via conductors 312b, 322b, 332b, and 342b are both field conductors, and they are stacked in the Z direction, thereby forming the field stack S.

도 56 의 예에서는, 기판 (100) (코어 기판) 의 제 1 면 (F1) 측에 형성되는 제 1 빌드업부 (B1) 에 포함되는 모든 비아 도체 (비아 도체 (311b 및 312b 및 332b)) 가 각각, 기준면 (F0) 을 향하여 폭이 좁아지고, 기판 (100) (코어 기판) 의 제 2 면 (F2) 측에 형성되는 제 2 빌드업부 (B2) 에 포함되는 모든 비아 도체 (비아 도체 (321b 및 322b 및 342b)) 가 각각, 기준면 (F0) 을 향하여 폭이 좁아진다. 이로써, 응력 등이, 기판 (100) (코어 기판) 중의 기준면 (F0) 에 집중되기 쉬워져, X-Y 평면에 있어서의 응력 분포의 균일화를 도모할 수 있는 것으로 생각된다. 또한 그 결과, 배선판의 휨이 억제되고, 배선판에 있어서의 전기적 접속의 신뢰성이 향상되는 것으로 생각된다. 그리고, 특히, 절연층 (101) (제 1 절연층) 에 형성되는 모든 비아 도체 (비아 도체 (311b 및 312b)) 가 기준면 (F0) 을 향하여 폭이 좁아지고, 또한, 절연층 (102) (제 2 절연층) 에 형성되는 모든 비아 도체 (비아 도체 (321b 및 322b)) 가 기준면 (F0) 을 향하여 폭이 좁아지는 구성이, 상기 서술한 배선판의 휨을 억제하는 효과에 기여하는 것으로 생각된다.56, all the via conductors (via conductors 311b and 312b and 332b) included in the first buildup portion B1 formed on the first surface F1 side of the substrate 100 (core substrate) All the via conductors (via conductors 321b, 322b) included in the second buildup portion B2 formed on the second surface F2 side of the substrate 100 (core substrate) become narrower toward the reference plane F0, And 322b and 342b) are narrowed toward the reference plane F0, respectively. This makes it easy for the stress or the like to concentrate on the reference plane F0 in the substrate 100 (the core substrate), and it is considered that the stress distribution in the X-Y plane can be made uniform. As a result, it is considered that the warpage of the wiring board is suppressed and the reliability of the electrical connection in the wiring board is improved. Particularly, all the via conductors (via conductors 311b and 312b) formed in the insulating layer 101 (first insulating layer) become narrower toward the reference plane F0 and the insulating layer 102 All the via conductors (via conductors 321b and 322b) formed in the first insulating layer (second insulating layer) are narrowed toward the reference plane F0, contributing to the effect of suppressing the warpage of the above-described wiring board.

또한, 기판 (100) 의 제 1 면 (F1) 측과 기판 (100) 의 제 2 면 (F2) 측에서, 빌드업층의 수가 상이해도 된다. 단, 응력을 완화하기 위해서는, 기판 (100) 의 제 1 면 (F1) 측과 기판 (100) 의 제 2 면 (F2) 측에서, 빌드업층의 수를 동일하게 하여, 표리의 대칭성을 높이는 것이 바람직한 것으로 생각된다.The number of buildup layers may be different on the first face F1 side of the substrate 100 and on the second face F2 side of the substrate 100. [ However, in order to alleviate the stress, it is necessary to increase the number of build-up layers on the first surface F1 side of the substrate 100 and the second surface F2 side of the substrate 100 to increase the symmetry of the front and back surfaces Is considered to be preferable.

도 57 에 나타내는 바와 같이, 기판 (100) (코어 기판) 이 금속판 (100d) (예를 들어 구리박) 을 내장하고 있어도 된다. 이러한 기판 (100) 에서는, 금속판 (100d) 에 의해 방열성이 향상된다. 도 57 의 예에서는, 금속판 (100d) 에 이르는 비아 도체 (100e) 가 기판 (100) 에 형성되고, 금속판 (100d) 과 그라운드 라인 (도체층 (301, 302) 에 포함되는 도체 패턴) 이, 비아 도체 (100e) 를 개재하여, 서로 전기적으로 접속되어 있다. 금속판 (100d) 은, 도 57 에 나타내는 바와 같이, 기준면 (F0) 부근에 배치되는 것이 바람직하다. 금속판 (100d) 의 평면 형상은 임의이고, 예를 들어 도 58a 에 나타내는 바와 같이 사각형이어도 되고, 예를 들어 도 58b 에 나타내는 바와 같이 원이어도 된다.As shown in Fig. 57, the substrate 100 (core substrate) may incorporate a metal plate 100d (for example, copper foil). In such a substrate 100, heat dissipation is improved by the metal plate 100d. 57, a via conductor 100e leading to the metal plate 100d is formed on the substrate 100 and a metal plate 100d and a ground line (a conductor pattern included in the conductor layers 301 and 302) And are electrically connected to each other through a conductor 100e. It is preferable that the metal plate 100d is disposed in the vicinity of the reference plane F0 as shown in Fig. The planar shape of the metal plate 100d is arbitrary, and may be a square as shown in Fig. 58A, or may be a circle as shown in Fig. 58B, for example.

금속판 (100d) 은, 예를 들어 도 59 에 나타내는 바와 같이, 캐비티 (R10) (개구부) 를 둘러싸도록 형성되어도 된다. 도 59 의 예에서는, 캐비티 (R10) 의 사방에, 스루홀 도체 (300b) 가 배치된다. 기판 (100) (코어 기판) 상에는, 스루홀 도체 (300b) 의 랜드 (301b) 와 랜드 (301b) 에 접속되는 배선 (301c) 이 형성된다. 도체층 (301) 에는, 랜드 (301b) 및 배선 (301c) 에 포함된다.The metal plate 100d may be formed so as to surround the cavity R10 (opening) as shown in Fig. 59, for example. In the example of Fig. 59, through-hole conductors 300b are arranged on all four sides of the cavity R10. On the substrate 100 (core substrate), a land 301b of the through-hole conductor 300b and a wiring 301c connected to the land 301b are formed. The conductor layer 301 is included in the land 301b and the wiring 301c.

도 59 의 예에서는, 기판 (100) (코어 기판) 의 관통부 (캐비티 (R10) 또는 스루홀 (300a) 등) 근방을 제외한 대략 전체면에, 금속판 (100d) 이 형성되어 있다. 금속판 (100d) 은, 관통부 근방 (예를 들어 관통부로부터 거리 (D40) 의 범위) 을 피하여 형성되어 있다. 거리 (D40) 는, 예를 들어 120 ㎛ 이다. 또한, 기판 (100) (코어 기판) 상의 도체층 (301) 은, 금속판 (100d) 보다 캐비티 (R10) (개구부) 로부터 떨어진 위치에 형성되어 있다. 즉, 도체층 (301) 및 금속판 (100d) 은 각각, 캐비티 (R10) 근방을 피하여 형성되어 있다. 또한, 금속판 (100d) 의 일부는, 스루홀 도체 (300b) (또는 스루홀 (300a)) 와 캐비티 (R10) 사이에 배치되어 있다.In the example of Fig. 59, a metal plate 100d is formed on substantially the entire surface excluding the vicinity of the penetration portion (cavity R10, through hole 300a, etc.) of the substrate 100 (core substrate). The metal plate 100d is formed to avoid the vicinity of the penetrating portion (for example, the range from the penetrating portion to the distance D40). The distance D40 is, for example, 120 占 퐉. The conductor layer 301 on the substrate 100 (core substrate) is formed at a position away from the cavity R10 (opening) than the metal plate 100d. That is, the conductor layer 301 and the metal plate 100d are each formed to avoid the vicinity of the cavity R10. A part of the metal plate 100d is disposed between the through hole conductor 300b (or the through hole 300a) and the cavity R10.

도 59 중의 치수의 바람직한 일례를 나타낸다. 전자 부품 (200) 과 금속판 (100d) 의 거리 (D41) 는, 예를 들어 160 ㎛ 이다. 전자 부품 (200) 과 기판 (100) 의 간극 (R1) (폭 (D3 및 D4) 의 각각) 은, 예를 들어 40 ㎛ 이다.59 shows a preferred example of dimensions. The distance D41 between the electronic component 200 and the metal plate 100d is, for example, 160 占 퐉. The gap R1 (widths D3 and D4) between the electronic component 200 and the substrate 100 is, for example, 40 占 퐉.

금속판 (100d) 은, 예를 들어 캐비티 (R10) 로부터 120 ㎛ (거리 (D41) -폭 (D3)) 의 범위에는 형성되어 있지 않다. 또한, 기판 (100) (코어 기판) 상의 도체층 (301) 은, 금속판 (100d) 보다 캐비티 (R10) (개구부) 로부터 떨어진 위치에 형성되어 있다. 즉, 도체층 (301) 및 금속판 (100d) 은 각각, 캐비티 (R10) 근방을 피하여 형성되어 있다.The metal plate 100d is not formed in the range of, for example, 120 占 퐉 (distance D41 - width D3) from the cavity R10. The conductor layer 301 on the substrate 100 (core substrate) is formed at a position away from the cavity R10 (opening) than the metal plate 100d. That is, the conductor layer 301 and the metal plate 100d are each formed to avoid the vicinity of the cavity R10.

기판 (100) (코어 기판) 상의 도체층 (301) 은, 예를 들어 도 60a ∼ 도 60c 에 나타내는 바와 같이, 금속판 (100d) 보다 캐비티 (R10) (개구부) 에 가까운 위치에 형성되어도 된다.The conductor layer 301 on the substrate 100 (core substrate) may be formed closer to the cavity R10 (opening) than the metal plate 100d, for example, as shown in Figs. 60A to 60C.

도 60a 의 예에서는, 스루홀 도체 (300b) 의 랜드 (301b) 가, 금속판 (100d) 보다 캐비티 (R10) (개구부) 에 가까운 위치에 형성되어 있다. 즉, 전자 부품 (200) 과 랜드 (301b) 의 거리 (D42) 는, 전자 부품 (200) 과 금속판 (100d) 의 거리 (D41) 보다 작다.In the example of Fig. 60A, the land 301b of the through-hole conductor 300b is formed closer to the cavity R10 (opening) than the metal plate 100d. That is, the distance D42 between the electronic component 200 and the land 301b is smaller than the distance D41 between the electronic component 200 and the metal plate 100d.

도 60b 의 예에서는, 도체층 (301) 에 포함되는 보강 패턴 (301d) 이, 금속판 (100d) 보다 캐비티 (R10) (개구부) 에 가까운 위치에 형성되어 있다. 즉, 전자 부품 (200) 과 보강 패턴 (301d) 의 거리 (D43) 는, 전자 부품 (200) 과 금속판 (100d) 의 거리 (D41) 보다 작다. 도 60b 의 예에서는, 링상의 외형을 갖는 보강 패턴 (301d) 이, 캐비티 (R10) (개구부) 를 둘러싸도록 형성되어 있다.In the example of Fig. 60B, the reinforcing pattern 301d included in the conductor layer 301 is formed at a position closer to the cavity R10 (opening) than the metal plate 100d. That is, the distance D43 between the electronic component 200 and the reinforcing pattern 301d is smaller than the distance D41 between the electronic component 200 and the metal plate 100d. 60B, a reinforcement pattern 301d having a ring-shaped outer shape is formed so as to surround the cavity R10 (opening portion).

도 60c 의 예에서는, 도체층 (301) 에 포함되는 배선 패턴 (301e) 이, 금속판 (100d) 보다 캐비티 (R10) (개구부) 에 가까운 위치에 형성되어 있다. 즉, 전자 부품 (200) 과 배선 패턴 (301e) 의 거리 (D44) 는, 전자 부품 (200) 과 금속판 (100d) 의 거리 (D41) 보다 작다.In the example of Fig. 60C, the wiring pattern 301e included in the conductor layer 301 is formed at a position closer to the cavity R10 (opening) than the metal plate 100d. That is, the distance D44 between the electronic component 200 and the wiring pattern 301e is smaller than the distance D41 between the electronic component 200 and the metal plate 100d.

이하, 도 61a 및 도 61b 를 참조하여, 도 57 에 나타내는 기판 (100) (코어 기판) 의 제조 방법의 일례에 대하여 설명한다.Hereinafter, an example of a method of manufacturing the substrate 100 (core substrate) shown in Fig. 57 will be described with reference to Figs. 61A and 61B.

먼저, 도 61a 에 나타내는 바와 같이, 예를 들어 구리박으로 이루어지는 금속판 (100d) 을 사이에 두도록 절연층 (4001, 4002) 을 배치하고, 추가로 절연층 (4001) 상에 구리박 (4001a) 을 배치하고, 절연층 (4002) 상에 구리박 (4001b) 을 배치한다. 이로써, 절연층 (4001) (제 1 절연 수지층) 과, 소정의 패턴을 갖는 금속판 (100d) 과, 절연층 (4002) (제 2 절연 수지층) 이, 이 순서로 적층된다. 절연층 (4001, 4002) 은 각각, 예를 들어 유리 에폭시의 프리프레그로 이루어진다. 금속판 (100d) 은, 예를 들어 도 59 에 나타내는 패턴 (X-Y 평면) 을 갖는다. 금속판 (100d) 의 두께 (D22) 는, 예를 들어 35 ㎛ 이다.First, as shown in Fig. 61A, insulating layers 4001 and 4002 are disposed so as to sandwich a metal plate 100d made of, for example, copper foil, and copper foil 4001a is further formed on the insulating layer 4001 And a copper foil 4001b is disposed on the insulating layer 4002. [ Thus, an insulating layer 4001 (first insulating resin layer), a metal plate 100d having a predetermined pattern, and an insulating layer 4002 (second insulating resin layer) are laminated in this order. Each of the insulating layers 4001 and 4002 is made of, for example, a prepreg of glass epoxy. The metal plate 100d has a pattern (X-Y plane) shown in Fig. 59, for example. The thickness D22 of the metal plate 100d is, for example, 35 mu m.

계속해서, 구리박 (4001a), 절연층 (4001), 금속판 (100d), 절연층 (4002), 및 구리박 (4001b) 의 적층체를 프레스하여, 금속판 (100d) 을 향하여 압력을 가한다. 절연층 (4001, 4002) 을 반경화 상태로 프레스함으로써, 도 61b 에 나타내는 바와 같이, 절연층 (4001, 4002) 으로부터 각각 수지를 유출시킨다. 이로써, 금속판 (100d) 의 측방 (금속판 (100d) 의 패턴에 있어서의 금속판 (100d) 이 없는 부분) 에 절연층 (4001 또는 4002) 을 구성하는 수지가 충전되고, 절연층 (4003) 이 형성된다. 그 후, 가열하여 절연층 (4001, 4002, 4003) 의 각각을 경화시킨다. 이로써, 금속판 (100d) 을 내장하는 기판 (100) (코어 기판) 이 완성된다.Subsequently, a laminate of the copper foil 4001a, the insulating layer 4001, the metal plate 100d, the insulating layer 4002 and the copper foil 4001b is pressed to apply pressure to the metal plate 100d. The resin is discharged from the insulating layers 4001 and 4002, respectively, as shown in Fig. 61B, by pressing the insulating layers 4001 and 4002 in a semi-cured state. Thus, the resin constituting the insulating layer 4001 or 4002 is filled in the lateral side of the metal plate 100d (the portion where the metal plate 100d does not exist in the pattern of the metal plate 100d), and the insulating layer 4003 is formed . Thereafter, each of the insulating layers 4001, 4002 and 4003 is heated by heating. Thereby, the substrate 100 (core substrate) in which the metal plate 100d is embedded is completed.

이러한 방법에 의해 제조된 배선판에서는, 도 62 에 나타내는 바와 같이, 캐비티 (R10) (개구부) 에 있어서의 전자 부품 (200) 과 기판 (100) (코어 기판) 의 간극 (R1) 에 절연체 (101a) (제 1 절연체) 가 충전되고, 기판 (100) 은, 금속판 (100d) 과 캐비티 (R10) 사이에, 절연층 (4003) (제 2 절연체) 을 갖는다. 절연층 (4003) 은, 절연체 (101a) 와는 상이한 재료로 이루어진다. 구체적으로는, 절연체 (101a) 는, 캐비티 (R10) 에 있어서의 전자 부품 (200) 과 기판 (100) 의 간극 (R1) 에 걸쳐서 기판 (100) 상 및 전자 부품 (200) 상에 형성되는 절연층 (101 또는 102) 을 구성하는 수지로 이루어진다 (도 19a 참조). 한편, 절연층 (4003) 은, 절연층 (4001, 4002) 을 구성하는 수지로 이루어진다 (도 61b 참조). 여기서, 절연층 (101, 102) 을 구성하는 수지의 각각은, 절연층 (4001, 4002) 을 구성하는 각 수지보다, 열 팽창률 (CTE) 이 낮다. 이 때문에, 절연체 (101a) 의 열 팽창률은, 절연층 (4003) 보다 낮아져 있다. 이로써, 콘덴서와 수지의 CTE 미스매치가 완화되고, 콘덴서와 수지 사이의 밀착성이 향상된다. 절연층 (101, 102) 의 각각은, 예를 들어 무기 필러가 들어 있는 에폭시계 수지 필름 (무기 필러 함유율 40 ％ 이상) 으로 이루어지고, 절연층 (4001, 4002) 의 각각은, 예를 들어 프리프레그 (유리 기재가 들어 있는 에폭시계 수지 시트) 로 이루어진다.62, in the wiring board manufactured by this method, the insulator 101a is formed in the gap R1 between the electronic component 200 and the substrate 100 (core substrate) in the cavity R10 (opening portion) And the substrate 100 has an insulating layer 4003 (second insulator) between the metal plate 100d and the cavity R10. The insulating layer 4003 is made of a material different from that of the insulator 101a. Specifically, the insulator 101a is formed on the substrate 100 over the gap R1 between the electronic component 200 and the substrate 100 in the cavity R10, and on the insulation formed on the electronic component 200 Layer 101 or 102 (see Fig. 19A). On the other hand, the insulating layer 4003 is made of resin that constitutes the insulating layers 4001 and 4002 (see FIG. 61B). Here, each of the resins constituting the insulating layers 101 and 102 has a lower coefficient of thermal expansion (CTE) than that of each of the resins constituting the insulating layers 4001 and 4002. Therefore, the thermal expansion coefficient of the insulator 101a is lower than that of the insulating layer 4003. This alleviates the CTE mismatch between the capacitor and the resin, and improves the adhesion between the capacitor and the resin. Each of the insulating layers 101 and 102 is made of, for example, an epoxy based resin film (inorganic filler content: 40% or more) containing an inorganic filler. Each of the insulating layers 4001 and 4002 is, Legs (an epoxy resin sheet containing a glass substrate).

전자 부품 내장 배선판의 바람직한 일례로는, 도 63a 에 나타내는 바와 같은 배선판도 생각할 수 있다. 이하, 도 63a 에 나타내는 배선판에 대하여, 상기 실시형태와의 차이점을 중심으로 설명한다.As a preferable example of the electronic component built-in wiring board, a wiring board as shown in Fig. 63A is also conceivable. Hereinafter, the wiring board shown in FIG. 63A will be described focusing on differences from the above-described embodiment.

도 63a 의 예에서는, 기판 (100) 의 제 1 면 (F1) 측에, 4 층의 절연층 (101, 103, 105, 107) (각각 층간 절연층) 과 4 층의 도체층 (110, 130, 150, 170) 이 교대로 적층되어, 이들이 제 1 빌드업부 (B1) 를 구성하고 있다. 또한, 기판 (100) 의 제 2 면 (F2) 측에, 4 층의 절연층 (102, 104, 106, 108) (각각 층간 절연층) 과 4 층의 도체층 (120, 140, 160, 180) 이 교대로 적층되어, 이들이 제 2 빌드업부 (B2) 를 구성하고 있다. 기판 (100) 의 제 1 면 (F1) 상의 도체층 (301), 및 그보다 상층의 도체층 (110, 130, 150, 170) 은, 각 층간 절연층에 형성된 비아 도체 (312b, 332b, 352b, 372b) 에 의해, 서로 전기적으로 접속되어 있다. 또한, 기판 (100) 의 제 2 면 (F2) 상의 도체층 (302), 및 그보다 상층의 도체층 (120, 140, 160, 180) 은, 각 층간 절연층에 형성된 비아 도체 (322b, 342b, 362b, 382b) 에 의해, 서로 전기적으로 접속되어 있다.In the example of FIG. 63A, four insulating layers 101, 103, 105 and 107 (interlayer insulating layers) and four conductive layers 110 and 130 (interlayer insulating layers) are formed on the first surface F1 side of the substrate 100 , 150, and 170 are alternately stacked, and these constitute the first build-up portion B1. Four insulating layers 102, 104, 106 and 108 (interlayer insulating layers) and four conductive layers 120, 140, 160 and 180 (interlayer insulating layers) are formed on the second surface F2 side of the substrate 100, Are stacked alternately, and these constitute the second buildup portion B2. The conductor layers 301 on the first surface F1 of the substrate 100 and the conductor layers 110, 130, 150 and 170 on the upper layers are formed by via conductors 312b, 332b, 352b, 372b, respectively. The conductor layers 302 on the second surface F2 of the substrate 100 and the conductor layers 120, 140, 160 and 180 above the conductor layers 302 are formed on the via conductors 322b, 342b, 362b, and 382b, respectively.

도 63a 의 예에서도, 상기 실시형태와 동일하게, 전자 부품 (200) 이, 기판 (100) 에 형성된 캐비티 (R10) (관통공) 에 배치되어, 기판 (100) 의 측방 (X 방향 또는 Y 방향) 에 위치한다. 단, 전자 부품 (200) 의 전극 (210, 220) 은, 편면 (제 1 면 (F1) 측) 으로부터만, 비아 도체 (311b) 에 접속되어 있다. 전자 부품 (200) 의 전극 (210, 220) 은 각각, 절연층 (101) 에 형성된 비아 도체 (311b) 를 개재하여, 도체층 (110) 에 전기적으로 접속된다. 전자 부품 (200) 은, 편면 비아 구조에 의해, 배선판에 내장 (실장) 된다.63A, the electronic component 200 is disposed in the cavity R10 (through hole) formed in the substrate 100, and is arranged laterally (X-direction or Y-direction) of the substrate 100 ). The electrodes 210 and 220 of the electronic component 200 are connected to the via conductor 311b only from one side (the first surface F1 side). The electrodes 210 and 220 of the electronic component 200 are electrically connected to the conductor layer 110 via the via conductor 311b formed in the insulating layer 101, The electronic component 200 is embedded (mounted) on a wiring board by a single-sided via structure.

바람직한 일례로는, 기판 (100) 은 유리 에폭시로 이루어지고, 절연층 (101, 102) 은 각각, 수지 (프리프레그) 가 형성된 구리박으로 이루어지고, 절연층 (103, 104, 105, 106, 107, 108) 은 각각, ABF (Ajinomoto Build-up Film : 아지노모토 파인 테크노 주식회사 제조) 로 이루어진다. ABF 는, 절연 재료를 2 장의 보호 시트로 끼운 필름이다.A preferred example is that the substrate 100 is made of glass epoxy and the insulating layers 101 and 102 are each made of a copper foil formed with a resin (prepreg), and the insulating layers 103, 104, 105, 106, 107 and 108 are each made of ABF (Ajinomoto Build-up Film: manufactured by Ajinomoto Fine Techno Co., Ltd.). ABF is a film in which an insulating material is sandwiched between two protective sheets.

도체층 (110, 120) 은 각각, 예를 들어 구리박 (하층) 및 구리 도금 (상층) 으로 이루어지고, 예를 들어 서브트랙티브법에 의해 형성된다. 또한, 도체층 (130, 140, 150, 160, 170, 180) 은 각각, 예를 들어 구리 도금으로 이루어지고, 예를 들어 세미 애디티브 (SAP) 법에 의해 형성된다. 비아 도체 (311b, 312b, 322b) 는 각각, 예를 들어 구리 도금으로 이루어지는 컨포멀 도체이고, 비아 도체 (332b, 342b, 352b, 362b, 372b, 382b) 는 각각, 예를 들어 구리 도금으로 이루어지는 필드 도체이다.Each of the conductor layers 110 and 120 is made of, for example, copper foil (lower layer) and copper plating (upper layer), and is formed, for example, by the subtractive method. Each of the conductor layers 130, 140, 150, 160, 170 and 180 is made of, for example, copper plating and is formed by, for example, a semi-additive (SAP) method. Each of the via conductors 311b, 312b and 322b is a conformal conductor made of copper plating, and the via conductors 332b, 342b, 352b, 362b, 372b and 382b are, for example, It is a conductor.

바람직한 일례로는, 기판 (100) 의 두께는 600 ㎛ 이고, 전자 부품 (200) 의 두께 (전극 (210, 220) 을 포함한다) 는 550 ㎛ 이고, 도체층 (301, 302) 의 두께는 각각 35 ㎛ 이고, 도체층 (110, 120, 130, 140, 150, 160, 170, 180) 의 두께는 각각 60 ㎛ 이다.In a preferred example, the thickness of the substrate 100 is 600 占 퐉, the thickness of the electronic component 200 (including the electrodes 210 and 220) is 550 占 퐉, and the thicknesses of the conductor layers 301 and 302 are And the thicknesses of the conductor layers 110, 120, 130, 140, 150, 160, 170 and 180 are 60 占 퐉, respectively.

기판 (100) (코어 기판) 에는 스루홀 (300a) 이 형성되고, 스루홀 (300a) 의 벽면에 도체막 (예를 들어 구리 도금) 이 형성됨으로써, 스루홀 도체 (300d) 가 형성된다. 기판 (100) 의 제 1 면 (F1) 상의 도체층 (301) 과 기판 (100) 의 제 2 면 (F2) 상의 도체층 (302) 은, 서로 스루홀 도체 (300d) 를 개재하여 전기적으로 접속된다. 스루홀 (300a) 의 형상은, 예를 들어 원주이다.A through hole 300a is formed in the substrate 100 (core substrate), and a conductor film (for example, copper plating) is formed on the wall surface of the through hole 300a, thereby forming the through hole conductor 300d. The conductor layer 301 on the first surface F1 of the substrate 100 and the conductor layer 302 on the second surface F2 of the substrate 100 are electrically connected to each other through the through hole conductors 300d do. The shape of the through hole 300a is, for example, a circumference.

스루홀 (300a) 에 있어서의 스루홀 도체 (300d) 의 내측 (상세하게는, 스루홀 도체 (300d), 랜드 (300f, 300g) 로 둘러싸이는 공극) 에는, 절연체 (300e) 가 충전된다. 도체층 (301, 302) 에 포함되는 랜드 (300f, 300g) 는 각각, 도 63b 에 나타내는 바와 같이, 예를 들어 구리의 도금에 의해 절연체 (300e) 상에 형성되는 면상의 도체 (뚜껑 도금) 이고, 스루홀 도체 (300d) 에 전기적으로 접속된다. 절연체 (300e) 는, 예를 들어 수지로 이루어진다.The insulator 300e is filled inside the through-hole conductor 300d in the through hole 300a (more specifically, the void surrounded by the through-hole conductor 300d and the lands 300f and 300g). The lands 300f and 300g included in the conductor layers 301 and 302 are planar conductors (lid plating) formed on the insulator 300e, for example, by plating copper, as shown in Fig. 63B And is electrically connected to the through-hole conductor 300d. The insulator 300e is made of, for example, a resin.

도체층 (170) 은, 제 1 면 (F1) 측의 최외의 도체층이 되고, 도체층 (180) 은, 제 2 면 (F2) 측의 최외의 도체층이 된다. 도체층 (170, 180) 상에는 각각, 솔더 레지스트 (11, 12) 가 형성된다. 단, 솔더 레지스트 (11, 12) 에는 각각, 개구부 (11a, 12a) 가 형성되어 있다. 이 때문에, 도체층 (170) 의 소정의 부위 (개구부 (11a) 에 위치하는 부위) 는, 솔더 레지스트 (11) 에 덮이지 않고 노출되어 있으며, 패드 (P1) 가 된다. 또한, 도체층 (180) 의 소정의 부위 (개구부 (12a) 에 위치하는 부위) 는, 패드 (P2) 가 된다. 패드 (P1, P2) 는 각각, 그 표면에, 예를 들어 Ni/Au 막으로 이루어지는 내식층 (170a, 180a) 을 갖는다. 내식층 (170a, 180a) 은 각각, 예를 들어 전해 도금 또는 스퍼터링에 의해 형성할 수 있다. 또한, OSP (Organic Solderability Preservative) 처리를 실시함으로써, 유기 보호막으로 이루어지는 내식층 (170a, 180a) 을 형성해도 된다.The conductor layer 170 becomes the outermost conductor layer on the first face F1 side and the conductor layer 180 becomes the outermost conductor layer on the second face F2 side. Solder resists 11 and 12 are formed on the conductor layers 170 and 180, respectively. However, openings 11a and 12a are formed in the solder resists 11 and 12, respectively. Therefore, a predetermined portion (a portion located in the opening 11a) of the conductor layer 170 is exposed without being covered with the solder resist 11, and becomes a pad P1. In addition, a predetermined portion (a portion located in the opening 12a) of the conductor layer 180 becomes the pad P2. Each of the pads P1 and P2 has a corrosion-resistant layer 170a or 180a made of, for example, a Ni / Au film on its surface. The corrosion-resistant layers 170a and 180a may be formed by, for example, electrolytic plating or sputtering, respectively. Further, the corrosion-resistant layers 170a and 180a made of an organic protective film may be formed by performing OSP (Organic Solderability Preservative) treatment.

상기 도 63a 에 나타내는 배선판에 있어서, 스루홀 도체 (300d) (컨포멀 도체) 대신에, 상기 실시형태 (도 1 등을 참조) 에 관련된 모래 시계상 (고상) 의 스루홀 도체 (300b) (필드 도체) 를 적용해도 된다. 이 경우에도, 상기 실시형태와 동일하게, 배선판에 있어서의 전기적 접속의 신뢰성을 높이는 것이 가능해진다.In the wiring board shown in FIG. 63A, an hourglass-shaped (solid-phase) through-hole conductor 300b (corresponding to the field (see FIG. 1 and the like) Conductor) may be applied. In this case as well, reliability of the electrical connection in the wiring board can be improved as in the above embodiment.

전자 부품 (200) 의 주면의 형상, 그리고 캐비티 (R10) 의 제 1 개구의 형상 및 제 2 개구의 형상은, 대략 장방형에 한정되지 않고 임의이다. 예를 들어 도 64a 에 나타내는 바와 같이, 캐비티 (R10) 의 제 1 개구의 형상 및 제 2 개구의 형상이 대략 타원이어도 된다. 또한, 도 64b 에 나타내는 바와 같이, 캐비티 (R10) 의 제 1 개구의 형상 및 제 2 개구의 형상이 비상사의 관계여도 된다. 또한, 도 64b 의 예에서는, 캐비티 (R10) 의 제 1 개구의 형상이 대략 타원이고, 캐비티 (R10) 의 제 2 개구의 형상이 대략 장방형이다.The shape of the main surface of the electronic component 200 and the shape of the first opening and the shape of the second opening of the cavity R10 are not limited to a substantially rectangular shape but may be arbitrary. For example, as shown in Fig. 64A, the shape of the first opening and the shape of the second opening of the cavity R10 may be substantially elliptical. As shown in Fig. 64B, the shape of the first opening and the shape of the second opening of the cavity R10 may be in a non-emergency relationship. In the example of Fig. 64B, the shape of the first opening of the cavity R10 is substantially elliptical, and the shape of the second opening of the cavity R10 is substantially rectangular.

또한, 전자 부품 (200) 의 주면의 형상, 그리고 캐비티 (R10) 의 제 1 개구의 형상 및 제 2 개구의 형상은, 대략 원 (대략 진원) 이어도 된다. 또한, 대략 정방형, 대략 정육각형, 대략 정팔각형 등, 대략 장방형 이외의 대략 다각형이어도 된다. 또한, 다각형의 모서리의 형상은 임의이고, 예를 들어 대략 직각이어도 되고, 예각이어도 되고, 둔각이어도 되며, 둥그스름해도 된다.The shape of the main surface of the electronic component 200 and the shape of the first opening and the shape of the second opening of the cavity R10 may be substantially circular. Further, it may be a substantially polygonal shape other than a substantially rectangular shape such as an approximately square shape, a substantially regular shape, and a substantially regular octagonal shape. The shape of the edge of the polygon is arbitrary, and may be, for example, substantially perpendicular, acute, obtuse, or rounded.

상기 실시형태 2, 3 에 관련된 배선판 (20 또는 30) 은, 전자 부품 (200) 의 전극 (210, 220) 에 전기적으로 접속하는 비아 도체 (321b) 를, 제 2 면 (F2) 측 (테이퍼면 (C11) 과는 반대측) 에 가지고 있었지만, 이에 한정되지 않는다. 예를 들어 도 65 에 나타내는 바와 같이, 전자 부품 (200) 의 전극 (210, 220) 에 전기적으로 접속하는 비아 도체 (311b) (절연층 (101) 에 형성된 구멍 (311a) 내의 도체) 를, 기판 (100) 의 제 1 면 (F1) 측 (테이퍼면 (C11) 을 갖는 측) 에 갖는 배선판이어도 된다.The wiring board 20 or 30 relating to the second and third embodiments is configured so that the via conductor 321b electrically connected to the electrodes 210 and 220 of the electronic component 200 is electrically connected to the second surface F2 side (I.e., the side opposite to the side (C11)), but the present invention is not limited thereto. The via conductors 311b (conductors in the holes 311a formed in the insulating layer 101) that are electrically connected to the electrodes 210 and 220 of the electronic component 200 are electrically connected to the substrate 210, (The side having the tapered surface C11) on the first surface F1 side of the substrate 100 as shown in Fig.

코어 기판의 편측에 2 층 이상의 빌드업층을 갖는 전자 부품 내장 배선판이어도 된다. 예를 들어 도 66 에 나타내는 바와 같이, 기판 (100) 의 제 1 면 (F1) 측에, 2 층의 절연층 (101, 103) 과 2 층의 도체층 (110, 130) 이 교대로 적층되고, 기판 (100) 의 제 2 면 (F2) 측에, 2 층의 절연층 (102, 104) 과 2 층의 도체층 (120, 140) 이 교대로 적층되어 있어도 된다. 도 66 의 예에서는, 절연층 (103) 에 구멍 (331a) (비아홀) 이 형성되어 있고, 구멍 (331a) 내에 도체 (예를 들어 구리의 도금) 가 충전됨으로써, 그 구멍 (331a) 내의 도체가 비아 도체 (331b) (필드 도체) 가 된다. 절연층 (101) 상의 도체층 (110) 과 절연층 (103) 상의 도체층 (130) 은, 비아 도체 (331b) 를 개재하여, 서로 전기적으로 접속된다. 또한, 절연층 (104) 에 구멍 (341a) (비아홀) 이 형성되어 있고, 구멍 (341a) 내에 도체 (예를 들어 구리의 도금) 가 충전됨으로써, 그 구멍 (341a) 내의 도체가 비아 도체 (341b) (필드 도체) 가 된다. 절연층 (102) 상의 도체층 (120) 과 절연층 (104) 상의 도체층 (140) 은, 비아 도체 (341b) 를 개재하여, 서로 전기적으로 접속된다.An electronic component built-in wiring board having two or more build-up layers on one side of the core substrate. Two insulating layers 101 and 103 and two conductive layers 110 and 130 are alternately stacked on the first surface F1 side of the substrate 100 as shown in Fig. 66, for example Two insulating layers 102 and 104 and two conductive layers 120 and 140 may be alternately stacked on the second surface F2 side of the substrate 100. [ 66, holes 331a (via holes) are formed in the insulating layer 103, and conductors (for example, copper plating) are filled in the holes 331a so that conductors in the holes 331a And becomes a via conductor 331b (field conductor). The conductor layer 110 on the insulating layer 101 and the conductor layer 130 on the insulating layer 103 are electrically connected to each other via the via conductor 331b. A hole 341a (via hole) is formed in the insulating layer 104 and a conductor in the hole 341a is filled in the hole 341a so that the via conductor 341b ) (Field conductor). The conductor layer 120 on the insulating layer 102 and the conductor layer 140 on the insulating layer 104 are electrically connected to each other via the via conductor 341b.

기판 (100) 의 제 1 면 (F1) 측과 기판 (100) 의 제 2 면 (F2) 측에서, 빌드업층의 수가 상이해도 된다. 단, 응력을 완화하기 위해서는, 기판 (100) 의 제 1 면 (F1) 측과 기판 (100) 의 제 2 면 (F2) 측에서, 빌드업층의 수를 동일하게 하여, 표리의 대칭성을 높이는 것이 바람직한 것으로 생각된다.The number of buildup layers may be different on the first face F1 side of the substrate 100 and on the second face F2 side of the substrate 100. [ However, in order to alleviate the stress, it is necessary to increase the number of build-up layers on the first surface F1 side of the substrate 100 and the second surface F2 side of the substrate 100 to increase the symmetry of the front and back surfaces Is considered to be preferable.

상기 실시형태 2 에서는, 코어 기판의 양측에 도체층을 갖는 양면 배선판 (배선판 (20)) 을 나타냈지만, 이에 한정되지 않는다. 예를 들어 도 67 에 나타내는 바와 같이, 코어 기판 (기판 (100)) 의 편측에만 도체층을 갖는 편면 배선판이어도 된다. 또한, 도 67 에는, 제 1 면 (F1) 측 (테이퍼면 (C11) 을 갖는 측) 에만 도체층 (110) 을 갖는 편면 배선판을 나타내고 있지만, 이에 한정되지 않는다. 예를 들어 도 68 에 나타내는 바와 같이, 제 2 면 (F2) 측 (테이퍼면 (C11) 과는 반대측) 에만 도체층 (120, 140) 을 갖는 편면 배선판이어도 된다.In Embodiment 2, the double-sided wiring board (wiring board 20) having conductor layers on both sides of the core board is shown, but the present invention is not limited to this. For example, as shown in Fig. 67, a single-sided wiring board having a conductor layer on only one side of the core substrate (substrate 100) may be used. 67 shows a single-sided wiring board having the conductor layer 110 only on the first surface F1 side (the side having the tapered surface C11), but the present invention is not limited to this. For example, a single-sided wiring board having conductor layers 120 and 140 on only the second surface F2 side (the side opposite to the tapered surface C11) as shown in Fig.

또한, 예를 들어 도 67 에 나타내는 바와 같이, 캐비티 (R10) (전자 부품 (200) 의 수용 스페이스) 는, 기판 (100) 을 관통하지 않는 구멍 (오목부) 이어도 된다. 이 경우에도, 전자 부품 (200) 의 두께와 캐비티 (R10) (구멍) 의 깊이는, 대략 일치하는 것이 바람직한 것으로 생각된다.67, the cavity R10 (accommodation space for the electronic component 200) may be a hole (concave portion) that does not penetrate through the substrate 100, as shown in Fig. Also in this case, it is considered that the thickness of the electronic component 200 and the depth of the cavity R10 (hole) are preferably approximately the same.

상기 각 실시형태에서는, 기판 (100) 의 두께와 전자 부품 (200) 의 두께가 대략 일치하고 있는 예를 나타냈지만, 이에 한정되지 않는다. 예를 들어 도 67 에 나타내는 바와 같이, 전자 부품 (200) 의 두께보다 기판 (100) 의 두께가 커도 된다.In the above embodiments, the thickness of the substrate 100 and the thickness of the electronic component 200 are substantially the same, but the present invention is not limited thereto. For example, as shown in Fig. 67, the thickness of the substrate 100 may be larger than the thickness of the electronic component 200. [

도 69 에 나타내는 바와 같이, 표면에 캐비티 (R10) 를 갖는 배선판이어도 된다. 도 69 의 예에서는, 캐비티 (R10) 에 있어서의 전자 부품 (200) 과 기판 (100) 의 간극에, 절연체 (101a) 가 충전되어 있지만, 이에 한정되지 않는다. 예를 들어 접착제 등으로, 전자 부품 (200) 을 부분적으로 기판 (100) 에 고정시켜도 된다.As shown in Fig. 69, a wiring board having a cavity R10 on its surface may be used. In the example of Fig. 69, the gap between the electronic component 200 and the substrate 100 in the cavity R10 is filled with the insulator 101a, but is not limited thereto. The electronic component 200 may be partially fixed to the substrate 100 with an adhesive or the like.

코어 기판의 양측에 테이퍼면을 갖는 배선판이어도 된다. 도 70 에 나타내는 바와 같이, 기판 (100) 의 측면 (F10) (캐비티 (R10) 의 내벽) 과 제 1 면 (F1) 의 모서리에 테이퍼면 (C11) 이 형성되고, 기판 (100) 의 측면 (F10) (캐비티 (R10) 의 내벽) 과 제 2 면 (F2) 의 모서리에 테이퍼면 (C12) 이 형성되어 있어도 된다. 기판 (100) 의 양측에 테이퍼면 (C11, C12) 을 형성하면, 제조시에 기판 (100) 의 방향 (표/리) 을 맞추는 공정 등을 생략하는 것이 가능해진다.Or a wiring board having tapered surfaces on both sides of the core substrate. A tapered surface C11 is formed at the edge of the side surface F10 of the substrate 100 (the inner wall of the cavity R10) and the first surface F1, A tapered surface C12 may be formed at an edge of the first surface F10 (the inner wall of the cavity R10) and the second surface F2. The formation of the tapered surfaces C11 and C12 on both sides of the substrate 100 makes it possible to omit the process of aligning the direction of the substrate 100 during manufacture or the like.

상기 각 실시형태에서는, 테이퍼면 (C11) 이, 캐비티 (R10) 의 전체 주연부에 형성되어 있었다. 그러나 이에 한정되지 않고, 예를 들어 도 71 에 나타내는 바와 같이, 테이퍼면 (C11) 은, 캐비티 (R10) 의 주연부에 부분적으로 형성되어 있어도 된다. 도 71 의 예에서는, 전자 부품 (200) 을 캐비티 (R10) 에 수용하기 위한 클리어런스가, X 방향과 Y 방향에서 서로 상이하며, 캐비티 (R10) 의 전체 주연부 (4 변) 중, 클리어런스가 작은 부분 (예를 들어 대향하는 2 변) 에만, 테이퍼면 (C11) 이 형성되어 있다.In each of the above-described embodiments, the tapered surface C11 is formed on the entire periphery of the cavity R10. However, the present invention is not limited to this. For example, as shown in FIG. 71, the tapered surface C11 may be partially formed on the periphery of the cavity R10. 71, the clearance for accommodating the electronic component 200 in the cavity R10 is different from each other in the X direction and the Y direction, and the clearance between the entire periphery (four sides) of the cavity R10, (For example, two opposing sides), a tapered surface C11 is formed.

상기 각 실시형태에서는, 제 1 층 (100a) 이 무기 재료를 포함하지 않았지만, 이에 한정되지 않는다. 예를 들어 도 72 에 나타내는 바와 같이, 제 1 층 (100a) 이 제 2 층 (100b) 보다 적은 무기 재료를 포함하고 있는 경우에도, 테이퍼면 (C11) 의 형성이 용이해지는 것으로 생각된다.In each of the above embodiments, the first layer 100a does not contain an inorganic material, but is not limited thereto. For example, as shown in FIG. 72, even when the first layer 100a contains less inorganic material than the second layer 100b, it is considered that formation of the tapered surface C11 is facilitated.

또한, 기판 (100) 은, 예를 들어 도 73 에 나타내는 바와 같이, 제 1 면 (F1) 으로부터 제 2 면 (F2) 을 향하여, 재질이 상이한 제 1 층 (100a), 제 2 층 (100b), 및 제 3 층 (100c) 을, 이 순서로 가지고 있어도 된다. 도 73 의 예에서는, 제 1 층 (100a) 이 무기 재료를 포함하지 않고, 제 2 층 (100b) 이 무기 재료를 포함하며, 제 3 층 (100c) 이 제 2 층 (100b) 보다 많은 무기 재료를 포함한다. 그리고, 캐비티 (R10) 를 향하는 기판 (100) 의 측면 (F10) 은, 제 2 층 (100b) 의 측면 (F12) 및 제 3 층 (100c) 의 측면 (F11) 으로 구성된다. 이 예에서는, 도 73 중, 측면 (F12) 의 테이퍼 각도 (θ22) 가, 테이퍼면 (C11) 의 테이퍼 각도 (θ21) 보다 작다.73, the substrate 100 may include a first layer 100a, a second layer 100b, and a second layer 100b which are different in material from the first surface F1 to the second surface F2, , And a third layer 100c in this order. 73, the first layer 100a does not contain an inorganic material, the second layer 100b includes an inorganic material, and the third layer 100c contains more inorganic material than the second layer 100b. . The side surface F10 of the substrate 100 facing the cavity R10 is composed of the side surface F12 of the second layer 100b and the side surface F11 of the third layer 100c. 73, the taper angle? 22 of the side surface F12 is smaller than the taper angle? 21 of the tapered surface C11.

또한, 기판 (100) 은, 예를 들어 도 74 에 나타내는 바와 같이, 제 1 면 (F1) 으로부터 제 2 면 (F2) 을 향하여, 재질이 상이한 제 1 층 (100a) 및 제 2 층 (100b) 을, 이 순서로 가지고 있어도 된다. 도 74 의 예에서는, 제 1 층 (100a) 이 무기 재료를 포함하지 않고, 제 2 층 (100b) 이 무기 재료를 포함한다.74, the substrate 100 may include a first layer 100a and a second layer 100b which are different in material from the first surface F1 to the second surface F2, In this order. In the example of Fig. 74, the first layer 100a does not include an inorganic material, and the second layer 100b includes an inorganic material.

기판 (100) 의 내층에 가장 무기 재료가 많은 층을 갖는 배선판이어도 된다. 예를 들어 도 75 에 나타내는 바와 같이, 기판 (100) 이, 제 1 면 (F1) 으로부터 제 2 면 (F2) 을 향하여, 무기 재료를 포함하지 않는 제 1 층 (100a) 과, 무기 재료를 포함하는 제 2 층 (100b) 과, 무기 재료를 포함하지 않는 제 3 층 (100c) 을 가지고 있어도 된다. 이러한 구조이면, 기판 (100) 의 양측에 테이퍼면 (C11, C12) 을 형성하기 쉬워진다. 제 1 층 (100a) 및 제 3 층 (100c) (테이퍼면 (C11 및 C12)) 은 각각, 전자 부품 (200) 보다 얇게 하는 것이 바람직한 것으로 생각된다.Or a wiring board having a layer containing the most inorganic material in the inner layer of the substrate 100. For example, as shown in FIG. 75, the substrate 100 may include a first layer 100a that does not include an inorganic material, and a second layer that includes an inorganic material And a third layer 100c that does not contain an inorganic material. With such a structure, tapered surfaces C11 and C12 can be easily formed on both sides of the substrate 100. [ It is considered that the first layer 100a and the third layer 100c (tapered surfaces C11 and C12) are preferably thinner than the electronic component 200, respectively.

제 1 층 (100a) 의 재질과 제 2 층 (100b) 의 재질은, 무기 재료의 함유량 이외의 점에서 상이해도 된다. 예를 들어 제 1 층 (100a) 과 제 2 층 (100b) 이, 상이한 수지로 구성되어 있어도 된다. 이 경우에도, 제 2 층 (100b) 보다 제 1 층 (100a) 이, 기판 (100) 의 가공 (예를 들어 레이저 가공) 에 대하여 강하면, 테이퍼면 (C11) 의 형성이 용이해지는 것으로 생각된다.The material of the first layer 100a and the material of the second layer 100b may be different from the content of the inorganic material. For example, the first layer 100a and the second layer 100b may be made of different resins. Also in this case, it is considered that if the first layer 100a is stronger than the second layer 100b against the processing of the substrate 100 (for example, laser processing), the formation of the tapered surface C11 is considered to be facilitated.

상기 각 실시형태에서는, 레이저 가공으로 테이퍼면 (C11) 을 형성하도록 하였지만, 이에 한정되지 않고, 드라이 에칭 등으로 테이퍼면 (C11) 을 형성하는 경우에도, 재질이 상이한 제 1 층 (100a) 및 제 2 층 (100b) 에 의해, 테이퍼면 (C11) 의 형성이 용이해지는 것으로 생각된다. 단, 레이저 가공에 의하면, 특히 양호한 테이퍼면 (C11) 을 얻을 수 있는 것으로 생각된다.Although the tapered surface C11 is formed by laser machining in each of the above embodiments, the present invention is not limited to this, and the tapered surface C11 may be formed by dry etching or the like, It is considered that the formation of the tapered surface C11 is facilitated by the two-layered structure 100b. However, laser machining is considered to provide a particularly good tapered surface C11.

도 76 에 나타내는 바와 같이, 기판 (100) (코어 기판) 이 금속판 (100d) (예를 들어 구리박) 을 내장하고 있어도 된다. 이러한 기판 (100) 에서는, 금속판 (100d) 에 의해 방열성이 향상된다. 도 76 의 예에서는, 금속판 (100d) 에 이르는 비아 도체 (100e) 가 기판 (100) 에 형성되고, 금속판 (100d) 과 그라운드 라인 (도체층 (301, 302) 에 포함되는 도체 패턴) 이, 비아 도체 (100e) 를 개재하여, 서로 전기적으로 접속되어 있다.As shown in Fig. 76, the substrate 100 (core substrate) may incorporate a metal plate 100d (for example, copper foil). In such a substrate 100, heat dissipation is improved by the metal plate 100d. 76, the via conductor 100e leading to the metal plate 100d is formed on the substrate 100 and the metal plate 100d and the ground line (conductor pattern included in the conductor layers 301 and 302) And are electrically connected to each other through a conductor 100e.

금속판을 내장하는 기판은, 금속판을 내장하지 않은 기판에 비하여, 두꺼워지기 쉽다. 이 때문에, 금속판을 내장하는 기판은, 기판의 개구부에 배치되는 전자 부품보다 두꺼워지기 쉽다. 또한, 기판에 내장되는 금속판의 두께가 클수록, 기판의 두께는 커지기 쉬워진다. 그리고, 기판의 두께가 커질수록, 기판의 두께와 전자 부품의 두께의 차가 커지기 쉬워진다.The substrate in which the metal plate is embedded tends to be thicker than the substrate in which the metal plate is not embedded. Therefore, the substrate in which the metal plate is embedded tends to be thicker than the electronic parts disposed in the opening portion of the substrate. Further, the greater the thickness of the metal plate contained in the substrate, the greater the thickness of the substrate. The greater the thickness of the substrate, the greater the difference between the thickness of the substrate and the thickness of the electronic component.

기판의 두께와 전자 부품의 두께의 차가 커지면, 기판에 형성된 개구부에 전자 부품을 넣는 공정에 있어서, 마운터가 기판에 부딪히기 쉬워진다. 그러나, 도 76 에 나타내는 배선판에서는, 기판 (100) 에 테이퍼면 (C11) 이 형성되어 있음으로써, 이러한 마운터와 기판 (100) 의 간섭을 억제하는 것이 가능해진다. 이하, 도 77a ∼ 도 78 을 참조하여, 이에 대하여 추가로 설명한다.When the difference between the thickness of the substrate and the thickness of the electronic component increases, in the process of inserting the electronic component into the opening formed in the substrate, the mounter tends to hit the substrate. However, in the wiring board shown in Fig. 76, since the tapered surface C11 is formed on the substrate 100, interference between such a mounter and the substrate 100 can be suppressed. Hereinafter, this will be further described with reference to Figs. 77A to 78. Fig.

도 77a 에, 테이퍼면 (C11) 이 형성되어 있지 않은 기판 (100) (코어 기판) 으로 구성되는 배선판을 나타낸다. 이러한 배선판의 제조 프로세스에 있어서, 기판 (100) 에 형성된 캐비티 (R10) 에 전자 부품 (200) 을 넣는 경우에는, 예를 들어 진공 척에 의해 마운터 (3000a) 에 전자 부품 (200) 을 유지시킨다. 그리고, 그 마운터 (3000a) 를 캐비티 (R10) 의 상방 (Z1 측) 에 이동시킨 후, 캐비티 (R10) 에 전자 부품 (200) 을 넣기 위하여, 거기로부터 서서히 마운터 (3000a) 를 기판 (100) 에 접근시켜 간다. 이 때, 전자 부품 (200) 은, 캐비티 (R10) 보다 작기 때문에, 캐비티 (R10) 를 통과할 수 있지만, 마운터 (3000a) 는, 반드시 캐비티 (R10) 보다 작지 않기 때문에, 마운터 (3000a) 의 크기에 따라서는, 도 77b 에 나타내는 바와 같이, 마운터 (3000a) 가 기판 (100) (특히 그 모서리) 에 부딪히는 일이 일어날 수 있다.77A shows a wiring board composed of a substrate 100 (core substrate) on which a tapered surface C11 is not formed. When the electronic component 200 is placed in the cavity R10 formed in the substrate 100 in the manufacturing process of the wiring board, the electronic component 200 is held on the mounter 3000a by using, for example, a vacuum chuck. Then, after the mounter 3000a is moved to the upper side (Z1 side) of the cavity R10, the mounter 3000a is slowly moved from the cavity R10 to the substrate 100 in order to insert the electronic component 200 into the cavity R10 Approach. At this time, since the electronic component 200 is smaller than the cavity R10, the electronic component 200 can pass through the cavity R10. However, since the mounter 3000a is not necessarily smaller than the cavity R10, The mounter 3000a may hit the substrate 100 (particularly, its edge) as shown in Fig. 77B.

이 점, 도 76 에 나타내는 배선판에서는, 기판 (100) 이, 캐비티 (R10) 를 향하는 기판 (100) 의 측면 (F10) (캐비티 (R10) 의 내벽) 과 제 1 면 (F1) 의 모서리에, 제 1 면 (F1) 으로부터 제 2 면 (F2) 을 향하여 캐비티 (R10) 를 축폭하는 테이퍼면 (C11) 을 갖는다. 기판 (100) 에 테이퍼면 (C11) 이 형성됨으로써, 기판 (100) 의 측면 (F10) 과 제 1 면 (F1) 의 모서리가 모따기되고, 마운터 (3000a) 가 간섭하기 쉬운 기판 (100) 의 제 1 면 (F1) 측에 있어서 캐비티 (R10) 의 폭이 넓어진다. 그 결과, 도 78 에 나타내는 바와 같이, 마운터 (3000a) 와 기판 (100) 이 잘 간섭 (접촉) 하지 않게 된다.In this respect, in the wiring board shown in Fig. 76, the substrate 100 is bonded to the side face F10 (the inner wall of the cavity R10) of the substrate 100 facing the cavity R10 and the edge of the first face F1, And a tapered surface C11 extending from the first surface F1 toward the second surface F2 to extend the cavity R10. The tapered surface C11 is formed on the substrate 100 so that the edges of the side surface F10 and the first surface F1 of the substrate 100 are chamfered and the edge of the substrate 100 on which the mounter 3000a is likely to interfere The width of the cavity R10 on the side of the first surface F1 is widened. As a result, as shown in FIG. 78, the mounter 3000a and the substrate 100 do not interfere (contact) well.

이러한 마운터 (3000a) 와 기판 (100) 의 간섭은, 도 78 중, 기판 (100) 의 두께 (D51) 와 전자 부품 (200) 의 두께 (D53) 의 차 (D51-D53) 가, 약 20 ㎛ 이상인 경우에 특히 발생하기 쉽다. 이 점, 기판 (100) 에 테이퍼면 (C11) 이 형성된 배선판에 의하면, 상기와 같이 마운터 (3000a) 와 기판 (100) 의 간섭을 억제하는 것이 가능해지기 때문에, 기판 (100) 의 두께 (D51) 와 전자 부품 (200) 의 두께 (D53) 의 차 (D51-D53) 가 약 20 ㎛ 이상인 배선판을 제조하는 경우의 수율을 향상시키는 것이 가능해진다.The interference between the mounter 3000a and the substrate 100 is such that the difference D51-D53 between the thickness D51 of the substrate 100 and the thickness D53 of the electronic component 200 in FIG. 78 is about 20 占 퐉 Or more. In this respect, it is possible to suppress the interference between the mounter 3000a and the substrate 100 as described above by using the wiring board on which the tapered surface C11 is formed on the substrate 100. Therefore, the thickness D51 of the substrate 100 can be reduced, It is possible to improve the yield in the case of producing a wiring board in which the difference (D51-D53) between the thickness D53 of the electronic component 200 and the thickness D53 of the electronic component 200 is about 20 m or more.

또한, 방열성 또는 강도를 확보하기 위해서는, 금속판 (100d) 의 두께 (D52) 가 약 30 ㎛ 이상인 것이 바람직하다. 그러나, 금속판 (100d) 이 두꺼워질수록 기판 (100) 이 두꺼워지기 쉽기 때문에, 캐비티 (R10) 에 전자 부품 (200) 을 넣는 공정에 있어서, 마운터 (3000a) 와 기판 (100) 의 간섭이 발생하기 쉬워진다. 이 점, 기판 (100) 에 테이퍼면 (C11) 이 형성된 배선판에 의하면, 상기와 같이 마운터 (3000a) 와 기판 (100) 의 간섭을 억제하는 것이 가능해지기 때문에, 두꺼운 금속판 (100d) 을 내장하는 배선판을 제조하는 경우의 수율을 향상시키는 것이 가능해진다.In order to ensure heat dissipation or strength, it is preferable that the thickness D52 of the metal plate 100d is about 30 占 퐉 or more. However, since the substrate 100 is thicker as the metal plate 100d becomes thicker, interference occurs between the mounter 3000a and the substrate 100 in the process of inserting the electronic component 200 into the cavity R10 It gets easier. In this regard, according to the wiring board on which the tapered surface C11 is formed on the substrate 100, it is possible to suppress the interference between the mounter 3000a and the substrate 100 as described above, It is possible to improve the yield in the case of producing the catalyst.

도 78 에 나타내는 바와 같이, 테이퍼면 (C11) 은, 제 1 면 (F1) 으로부터, 전자 부품 (200) 의 제 3 면 (F3) 보다 깊은 위치까지 형성되어 있는 것이 바람직하다. 즉, 테이퍼면 (C11) 의 깊이 (D54) 가, 기판 (100) 의 두께 (D51) 와 전자 부품 (200) 의 두께 (D53) 의 차보다 큰 것 (D54 > D51-D53) 이 바람직하다. 이로써, 마운터 (3000a) 가 테이퍼면 (C11) 보다 깊게 진행되기 전에, 전자 부품 (200) 의 배치 (수용) 가 완료되기 쉬워진다. 그 결과, 마운터 (3000a) 와 기판 (100) (특히 그 모서리) 이 잘 간섭하지 않게 된다.It is preferable that the tapered surface C11 is formed from the first surface F1 to a position deeper than the third surface F3 of the electronic component 200 as shown in Fig. That is, it is preferable that the depth D54 of the tapered surface C11 is larger than the difference between the thickness D51 of the substrate 100 and the thickness D53 of the electronic component 200 (D54> D51-D53). As a result, the arrangement (accommodation) of the electronic component 200 is apt to be completed before the mounter 3000a proceeds deeper than the tapered surface C11. As a result, the mounter 3000a and the substrate 100 (particularly, the edges thereof) do not interfere with each other.

바람직한 일례로는, 기판 (100) 의 두께 (D51) 가 약 180 ㎛ 이고, 전자 부품 (200) 의 두께 (D53) 가 약 140 ㎛ 이고, 테이퍼면 (C11) 의 깊이 (D54) 가 약 40 ㎛ 이고, 금속판 (100d) 의 두께 (D52) 가 약 35 ㎛ 이다. 기판 (100) 의 두께 (D51) 와 전자 부품 (200) 의 두께 (D53) 의 차 (D51-D53) 는, 약 40 ㎛ 이다.A preferable example is that the thickness D51 of the substrate 100 is about 180 占 퐉, the thickness D53 of the electronic component 200 is about 140 占 퐉 and the depth D54 of the tapered surface C11 is about 40 占 퐉 And the thickness D52 of the metal plate 100d is about 35 占 퐉. The difference D51-D53 between the thickness D51 of the substrate 100 and the thickness D53 of the electronic component 200 is about 40 占 퐉.

금속판 (100d) 의 평면 형상은 임의이고, 예를 들어 도 79a 에 나타내는 바와 같이 사각형이어도 되고, 예를 들어 도 79b 에 나타내는 바와 같이 원이어도 된다.The planar shape of the metal plate 100d is arbitrary. For example, it may be a square as shown in Fig. 79A, or may be a circle as shown in Fig. 79B, for example.

금속판 (100d) 은, 예를 들어 도 80 에 나타내는 바와 같이, 캐비티 (R10) 를 둘러싸도록 형성되어도 된다. 도 80 의 예에서는, 캐비티 (R10) 의 사방에, 스루홀 도체 (300b) 가 배치된다. 기판 (100) (코어 기판) 상에는, 스루홀 도체 (300b) 의 랜드 (301b) 와 랜드 (301b) 에 접속되는 배선 (301c) 이 형성된다. 도체층 (301) 에는, 랜드 (301b) 및 배선 (301c) 이 포함된다.The metal plate 100d may be formed so as to surround the cavity R10, for example, as shown in Fig. In the example of Fig. 80, through-hole conductors 300b are arranged on all four sides of the cavity R10. On the substrate 100 (core substrate), a land 301b of the through-hole conductor 300b and a wiring 301c connected to the land 301b are formed. The conductor layer 301 includes a land 301b and a wiring 301c.

도 80 의 예에서는, 기판 (100) (코어 기판) 의 관통부 (캐비티 (R10) 또는 스루홀 (300a) 등) 근방을 제외한 대략 전체면에, 금속판 (100d) 이 형성되어 있다. 금속판 (100d) 은, 관통부 근방 (예를 들어 관통부로부터 거리 (D40) 의 범위) 을 피하여 형성되어 있다. 또한, 기판 (100) (코어 기판) 상의 도체층 (301) 은, 금속판 (100d) 보다 캐비티 (R10) 로부터 떨어진 위치에 형성되어 있다. 즉, 도체층 (301) 및 금속판 (100d) 은 각각, 캐비티 (R10) 근방을 피하여 형성되어 있다. 또한 금속판 (100d) 의 일부는, 스루홀 도체 (300b) (또는 스루홀 (300a)) 와 캐비티 (R10) 사이에 배치되어 있다.In the example of Fig. 80, a metal plate 100d is formed on substantially the entire surface excluding the vicinity of the penetration portion (cavity R10, through hole 300a, etc.) of the substrate 100 (core substrate). The metal plate 100d is formed to avoid the vicinity of the penetrating portion (for example, the range from the penetrating portion to the distance D40). The conductor layer 301 on the substrate 100 (core substrate) is formed at a position away from the cavity R10 than the metal plate 100d. That is, the conductor layer 301 and the metal plate 100d are each formed to avoid the vicinity of the cavity R10. A part of the metal plate 100d is disposed between the through hole conductor 300b (or the through hole 300a) and the cavity R10.

기판 (100) (코어 기판) 상의 도체층 (301) 은, 예를 들어 도 81a ∼ 도 81c 에 나타내는 바와 같이, 금속판 (100d) 보다 캐비티 (R10) 에 가까운 위치에 형성되어도 된다.The conductor layer 301 on the substrate 100 (core substrate) may be formed closer to the cavity R10 than the metal plate 100d, for example, as shown in Figs. 81A to 81C.

도 81a 의 예에서는, 스루홀 도체 (300b) 의 랜드 (301b) 가, 금속판 (100d) 보다 캐비티 (R10) 에 가까운 위치에 형성되어 있다. 즉, 전자 부품 (200) 과 랜드 (301b) 의 거리 (D42) 는, 전자 부품 (200) 과 금속판 (100d) 의 거리 (D41) 보다 작다.81A, the land 301b of the through-hole conductor 300b is formed closer to the cavity R10 than the metal plate 100d. That is, the distance D42 between the electronic component 200 and the land 301b is smaller than the distance D41 between the electronic component 200 and the metal plate 100d.

도 81b 의 예에서는, 도체층 (301) 에 포함되는 보강 패턴 (301d) 이, 금속판 (100d) 보다 캐비티 (R10) 에 가까운 위치에 형성되어 있다. 즉, 전자 부품 (200) 과 보강 패턴 (301d) 의 거리 (D43) 는, 전자 부품 (200) 과 금속판 (100d) 의 거리 (D41) 보다 작다. 도 81b 의 예에서는, 링상의 외형을 갖는 보강 패턴 (301d) 이, 캐비티 (R10) 를 둘러싸도록 형성되어 있다.In the example of Fig. 81B, the reinforcing pattern 301d included in the conductor layer 301 is formed at a position closer to the cavity R10 than the metal plate 100d. That is, the distance D43 between the electronic component 200 and the reinforcing pattern 301d is smaller than the distance D41 between the electronic component 200 and the metal plate 100d. In the example of Fig. 81B, a reinforcing pattern 301d having a ring-shaped outer shape is formed so as to surround the cavity R10.

도 81c 의 예에서는, 도체층 (301) 에 포함되는 배선 패턴 (301e) 이, 금속판 (100d) 보다 캐비티 (R10) 에 가까운 위치에 형성되어 있다. 즉, 전자 부품 (200) 과 배선 패턴 (301e) 의 거리 (D44) 는, 전자 부품 (200) 과 금속판 (100d) 의 거리 (D41) 보다 작다.81C, the wiring pattern 301e included in the conductor layer 301 is formed closer to the cavity R10 than the metal plate 100d. That is, the distance D44 between the electronic component 200 and the wiring pattern 301e is smaller than the distance D41 between the electronic component 200 and the metal plate 100d.

이하, 도 82a 및 도 82b 를 참조하여, 도 76 에 나타내는 기판 (100) (코어 기판) 의 제조 방법의 일례에 대하여 설명한다.Hereinafter, an example of a method of manufacturing the substrate 100 (core substrate) shown in Fig. 76 will be described with reference to Figs. 82A and 82B.

먼저, 도 82a 에 나타내는 바와 같이, 예를 들어 구리박으로 이루어지는 금속판 (100d) 을 사이에 두도록 절연층 (4001, 4002) 을 배치하고, 또한 절연층 (4001) 상에 구리박 (4001a) 을 배치하고, 절연층 (4002) 상에 구리박 (4001b) 을 배치한다. 이로써, 절연층 (4001) (제 1 절연 수지층) 과, 소정의 패턴을 갖는 금속판 (100d) 과, 절연층 (4002) (제 2 절연 수지층) 이, 이 순서로 적층된다. 절연층 (4001, 4002) 은 각각, 예를 들어 유리 에폭시의 프리프레그로 이루어진다. 금속판 (100d) 은, 예를 들어 도 80 에 나타내는 패턴 (X-Y 평면) 을 갖는다.First, as shown in FIG. 82A, insulating layers 4001 and 4002 are disposed so as to sandwich a metal plate 100d made of, for example, copper foil, and a copper foil 4001a is placed on the insulating layer 4001 And a copper foil 4001b is disposed on the insulating layer 4002. [ Thus, an insulating layer 4001 (first insulating resin layer), a metal plate 100d having a predetermined pattern, and an insulating layer 4002 (second insulating resin layer) are laminated in this order. Each of the insulating layers 4001 and 4002 is made of, for example, a prepreg of glass epoxy. The metal plate 100d has a pattern (X-Y plane) shown in Fig. 80, for example.

계속해서, 구리박 (4001a), 절연층 (4001), 금속판 (100d), 절연층 (4002), 및 구리박 (4001b) 의 적층체를 프레스하여, 금속판 (100d) 을 향하여 압력을 가한다. 절연층 (4001, 4002) 을 반경화 상태로 프레스함으로써, 도 82b 에 나타내는 바와 같이, 절연층 (4001, 4002) 으로부터 각각 수지를 유출시킨다. 이로써, 금속판 (100d) 의 측방 (금속판 (100d) 의 패턴에 있어서의 금속판 (100d) 이 없는 부분) 에 절연층 (4001 또는 4002) 을 구성하는 수지가 충전되고, 절연층 (4003) 이 형성된다. 그 후, 가열하여 절연층 (4001, 4002, 4003) 의 각각을 경화시킨다. 이로써, 금속판 (100d) 을 내장하는 기판 (100) (코어 기판) 이 완성된다.Subsequently, a laminate of the copper foil 4001a, the insulating layer 4001, the metal plate 100d, the insulating layer 4002 and the copper foil 4001b is pressed to apply pressure to the metal plate 100d. The insulating layers 4001 and 4002 are pressed in a semi-cured state to allow resin to flow out from the insulating layers 4001 and 4002, respectively, as shown in Fig. 82B. Thus, the resin constituting the insulating layer 4001 or 4002 is filled in the lateral side of the metal plate 100d (the portion where the metal plate 100d does not exist in the pattern of the metal plate 100d), and the insulating layer 4003 is formed . Thereafter, each of the insulating layers 4001, 4002 and 4003 is heated by heating. Thereby, the substrate 100 (core substrate) in which the metal plate 100d is embedded is completed.

이러한 방법에 의해 제조된 배선판에서는, 도 83 에 나타내는 바와 같이, 캐비티 (R10) 에 있어서의 전자 부품 (200) 과 기판 (100) (코어 기판) 의 간극 (R1) 에 절연체 (101a) (제 1 절연체) 가 충전되고, 기판 (100) 은, 금속판 (100d) 과 캐비티 (R10) 사이에, 절연층 (4003) (제 2 절연체) 을 갖는다. 절연층 (4003) 은, 절연체 (101a) 와는 상이한 재료로 이루어진다. 구체적으로는, 절연체 (101a) 는, 캐비티 (R10) 에 있어서의 전자 부품 (200) 과 기판 (100) 의 간극 (R1) 에 걸쳐서 기판 (100) 상 및 전자 부품 (200) 상에 형성되는 절연층 (101 또는 102) 을 구성하는 수지로 이루어진다. 한편, 절연층 (4003) 은, 절연층 (4001, 4002) 을 구성하는 수지로 이루어진다 (도 82b 참조). 여기서, 절연층 (101, 102) 을 구성하는 수지의 각각은, 절연층 (4001, 4002) 을 구성하는 각 수지보다, 열 팽창률 (CTE) 이 낮다. 이 때문에, 절연체 (101a) 의 열 팽창률은, 절연층 (4003) 보다 낮아져 있다. 이로써, 콘덴서와 수지의 CTE 미스매치가 완화되고, 콘덴서와 수지 사이의 밀착성이 향상된다. 절연층 (101, 102) 의 각각은, 예를 들어 무기 필러가 들어 있는 에폭시계 수지 필름 (무기 필러 함유율 40 ％ 이상) 으로 이루어지고, 절연층 (4001, 4002) 의 각각은, 예를 들어 프리프레그 (유리 기재가 들어 있는 에폭시계 수지 시트) 로 이루어진다.83, the gap R1 between the electronic component 200 and the substrate 100 (core substrate) in the cavity R10 is covered with the insulator 101a And the substrate 100 has an insulating layer 4003 (second insulator) between the metal plate 100d and the cavity R10. The insulating layer 4003 is made of a material different from that of the insulator 101a. Specifically, the insulator 101a is formed on the substrate 100 over the gap R1 between the electronic component 200 and the substrate 100 in the cavity R10, and on the insulation formed on the electronic component 200 Layer 101 or 102. As shown in Fig. On the other hand, the insulating layer 4003 is made of resin that constitutes the insulating layers 4001 and 4002 (see Fig. 82B). Here, each of the resins constituting the insulating layers 101 and 102 has a lower coefficient of thermal expansion (CTE) than that of each of the resins constituting the insulating layers 4001 and 4002. Therefore, the thermal expansion coefficient of the insulator 101a is lower than that of the insulating layer 4003. This alleviates the CTE mismatch between the capacitor and the resin, and improves the adhesion between the capacitor and the resin. Each of the insulating layers 101 and 102 is made of, for example, an epoxy based resin film (inorganic filler content: 40% or more) containing an inorganic filler. Each of the insulating layers 4001 and 4002 is, Legs (an epoxy resin sheet containing a glass substrate).

상기 각 실시형태에서는, 캐비티 (R10) (전자 부품 (200) 의 수용 스페이스) 에 전자 부품 (200) 을 1 개만 갖는 배선판을 나타냈지만, 이에 한정되지 않는다. 예를 들어 캐비티 (R10) 에 복수의 전자 부품 (200) 을 갖는 배선판이어도 된다. 복수의 전자 부품 (200) 은, 적층 방향 (Z 방향) 으로 나열하여 배치해도 되고, X 방향 또는 Y 방향으로 나열하여 배치해도 된다. 또한, 복수의 캐비티 (R10) 를 형성해도 된다.In each of the above embodiments, the wiring board having only one electronic component 200 in the cavity R10 (accommodation space of the electronic component 200) is shown, but the present invention is not limited thereto. For example, a wiring board having a plurality of electronic components 200 in the cavity R10. The plurality of electronic components 200 may be arranged in the stacking direction (Z direction), or may be arranged in the X direction or the Y direction. Further, a plurality of cavities R10 may be formed.

그 밖의 점에 대해서도, 상기 배선판 (10, 20, 30) (전자 부품 내장 배선판) 의 구성, 특히, 구성 요소의 종류, 성능, 치수, 재질, 형상, 층수, 또는 배치 등은, 본 발명의 취지를 일탈하지 않는 범위에 있어서 임의로 변경할 수 있다.20, and 30 (electronic component built-in wiring board), particularly, the kind, performance, dimensions, material, shape, number of layers, or arrangement of the components, It is possible to arbitrarily change it within a range that does not deviate.

전자 부품 (200) 의 전극 (210 및 220) 의 형상은, U 자 형상에 한정되지 않고, 예를 들어 평판상의 전극쌍으로 콘덴서 본체 (201) 를 사이에 두는 것이어도 된다.The shapes of the electrodes 210 and 220 of the electronic component 200 are not limited to the U-shape, and for example, the capacitor body 201 may be interposed between pairs of electrodes on a flat plate.

전자 부품 (200) 의 종류는, MLCC 에 한정되지 않고 임의이다. 예를 들어 콘덴서, 저항, 코일 등의 수동 부품 외에, IC 회로 등의 능동 부품 등, 임의의 전자 부품을 채용할 수 있다. 단, 칩 콘덴서는 깨지기 쉽기 때문에, 캐비티 (R10) 에 배치할 때의 균열을 억제하는 것의 중요성이 특히 높다.The kind of the electronic component 200 is not limited to the MLCC, but is arbitrary. Any electronic component such as an active component such as an IC circuit can be employed in addition to a passive component such as a capacitor, a resistor, and a coil, for example. However, since the chip capacitor is fragile, it is particularly important to suppress cracking when the chip capacitor is disposed in the cavity R10.

전자 부품 (200) 의 전극 (210 및 220) 의 형상은, U 자 형상에 한정되지 않고, 예를 들어 평판상의 전극쌍이고 콘덴서 본체 (201) 를 사이에 두는 것이어도 된다.The shape of the electrodes 210 and 220 of the electronic component 200 is not limited to the U-shape, and may be, for example, a pair of electrodes on a flat plate and a capacitor body 201 interposed therebetween.

예를 들어 비아 도체 (311b) 등은, 필드 도체에 한정되지 않고, 예를 들어 컨포멀 도체여도 된다.For example, the via conductor 311b and the like are not limited to the field conductor, but may be a conformal conductor, for example.

전자 부품 (200) 을 비아 접속 (비아 도체 (311b, 321b)) 으로 실장하지 않고, 와이어 본딩 접속 등, 다른 수법으로 실장해도 된다.The electronic component 200 may be mounted by other methods such as wire bonding without mounting via the via connection (via conductors 311b and 321b).

전자 부품 내장 배선판의 제조 공정은, 상기 도 7 또는 도 31 에 나타낸 순서나 내용에 한정되는 것이 아니고, 본 발명의 취지를 일탈하지 않는 범위에 있어서 임의로 순서나 내용을 변경할 수 있다. 또한, 용도 등에 따라, 필요없는 공정을 할애해도 된다.The manufacturing process of the electronic component built-in wiring board is not limited to the procedure and contents shown in FIG. 7 or FIG. 31, and the order and contents can be arbitrarily changed within the scope of the present invention. Further, unnecessary processes may be used depending on the use or the like.

예를 들어 테이퍼면 (C11) 의 형성은, 캐비티 (R10) 의 형성과 동시, 캐비티 (R10) 의 형성 전, 캐비티 (R10) 의 형성 후 중 어느 단계에서 실시해도 된다.For example, the formation of the tapered surface C11 may be performed at any time during the formation of the cavity R10, before the formation of the cavity R10, or after the formation of the cavity R10.

예를 들어 각 도체층의 형성 방법은 임의이다. 예를 들어 패널 도금법, 패턴 도금법, 풀 애디티브법, 세미 애디티브 (SAP) 법, 서브트랙티브법, 전사법, 및 텐팅법의 어느 1 개, 또는 이들의 2 이상을 임의로 조합한 방법으로, 도체층을 형성해도 된다.For example, the method of forming each conductor layer is arbitrary. For example, any one of a panel plating method, a pattern plating method, a full additive method, a semi-additive (SAP) method, a subtractive method, a transfer method and a tenting method, A conductor layer may be formed.

또한, 레이저 대신에, 습식 또는 건식의 에칭으로 가공해도 된다. 에칭으로 가공하는 경우에는, 미리 제거하고자 하지 않는 부분을 레지스트 등으로 보호해 두는 것이 바람직한 것으로 생각된다.Instead of the laser, wet or dry etching may be used. In the case of processing by etching, it is considered that it is preferable to protect a portion which is not to be removed beforehand with a resist or the like.

상기 각 실시형태나 변형예 등은, 임의로 조합할 수 있다. 용도 등에 따라 적절한 조합을 선택하는 것이 바람직한 것으로 생각된다. 예를 들어 도 46 또는 도 49 에 나타낸 구조를, 도 52 ∼ 도 63b 의 어느 것에 나타낸 구조에 적용해도 된다. 또한, 예를 들어 도 64a, 도 64b 의 어느 것에 나타낸 구조를, 도 65 ∼ 도 83 의 어느 것에 나타낸 구조에 적용해도 된다. 또한, 예를 들어 도 66 또는 도 70 등에 나타낸 구조를, 양면 비아 구조 (실시형태 3 참조) 에 적용해도 된다.The above-described embodiments, modifications, and the like can be arbitrarily combined. It is considered desirable to select an appropriate combination depending on the application and the like. For example, the structure shown in Fig. 46 or 49 may be applied to the structure shown in any of Figs. 52 to 63B. 64A and 64B may be applied to the structure shown in any of Figs. 65 to 83, for example. For example, the structure shown in Fig. 66 or 70 may be applied to the double-sided via structure (see Embodiment 3).

이상, 본 발명의 실시형태에 대하여 설명하였지만, 설계상의 형편이나 그 밖의 요인에 따라 필요한 다양한 수정이나 조합은, 「청구항」 에 기재되어 있는 발명이나 「발명을 실시하기 위한 형태」 에 기재되어 있는 구체예에 대응하는 발명의 범위에 포함되는 것으로 이해되어야 한다.Although the embodiment of the present invention has been described above, various modifications and combinations required depending on the design circumstance and other factors are not limited to the embodiments of the invention described in the " It is to be understood that the invention is included in the scope of the corresponding invention to the examples.

본 명세서 중에는, 일본 공개특허공보 2007-266197호, 및 일본 공개특허공보 2002-204045호의 내용이 받아들여진다.In this specification, the contents of Japanese Laid-Open Patent Publication No. 2007-266197 and Japanese Laid-Open Patent Publication No. 2002-204045 are accepted.

본 출원은, 2011년 7월 13일에 출원된 일본 특허 출원 제2011-155277호, 2011년 7월 13일에 출원된 일본 특허 출원 제2011-155278호, 및 2011년 10월 5일에 출원된 일본 특허 출원 제2011-220865호에 기초하여 우선권을 주장하고, 본 출원의 명세서 중에는, 일본 특허 출원 제2011-155277호, 일본 특허 출원 제2011-155278호, 및 일본 특허 출원 제2011-220865호의 명세서, 특허 청구의 범위, 및 도면의 내용이 받아들여진다.This application is related to Japanese Patent Application No. 2011-155277 filed on July 13, 2011, Japanese Patent Application No. 2011-155278 filed on July 13, 2011, and Japanese Patent Application No. 2011-155278 filed on October 5, 2011 Japanese Patent Application No. 2011-220865, and the specification of Japanese Patent Application No. 2011-155277, Japanese Patent Application No. 2011-155278, and Japanese Patent Application No. 2011-220865 , The claims, and the contents of the drawings are accepted.

산업상 이용가능성Industrial availability

본 발명의 전자 부품 내장 배선판은, 휴대 전화 등의 회로 기판을 실현하는 데에 적합하다. 또한, 본 발명에 관련된 전자 부품 내장 배선판의 제조 방법은, 휴대 전화 등의 회로 기판의 제조에 적합하다.The electronic component built-in wiring board of the present invention is suitable for realizing a circuit board such as a cellular phone. Further, the manufacturing method of the electronic component built-in wiring board according to the present invention is suitable for manufacturing a circuit board such as a cellular phone.

10, 20, 30 ; 배선판
11, 12 ; 솔더 레지스트
11a, 12a ; 개구부
100 ; 기판
100a ; 제 1 층
100b ; 제 2 층
100c ; 제 3 층
100d ; 금속판
100e ; 비아 도체
101 ∼ 108 ; 절연층
101a ; 절연체
110, 120, 130, 140, 150, 160, 170, 180 ; 도체층
111, 121 ; 구리박
112, 122 ; 구리 도금
170a, 180a ; 내식층
200 ; 전자 부품
201 ; 콘덴서 본체
210, 220 ; 전극
210a, 220a ; 상부
210b, 220b ; 측부
210c, 220c ; 하부
211 ∼ 214 ; 도체층
221 ∼ 224 ; 도체층
231 ∼ 239 ; 유전층
300a ; 스루홀
300b ; 스루홀 도체
300c ; 잘록부
300d ; 스루홀 도체
300e ; 절연체
300f, 300g ; 랜드
301, 302 ; 도체층
301a ; 얼라인먼트 마크
301b ; 랜드
301c ; 배선
301d ; 보강 패턴
301e ; 배선 패턴
311a, 312a, 321a, 322a ; 구멍
311b, 312b, 321b, 322b ; 비아 도체
331a, 332a, 341a, 342a ; 구멍
331b, 332b, 341b, 342b ; 비아 도체
352b, 362b, 372b, 382b ; 비아 도체
400 ; 전자 부품
500 ; 배선판
1000 ; 양면 구리 피복 적층판
1001, 1002 ; 구리박
1003, 1003a, 1003b, 1004 ; 구멍
1005 ; 도금
1005a ; 무전해 도금막
1005b ; 전해 도금
1006 ; 캐리어
1007, 1008 ; 무전해 도금막
1009, 1010 ; 도금 레지스트
1009a, 1010a ; 개구부
2001 ; 캐리어
2003, 2004 ; 구리박
3000 ; 배선판
3000a ; 마운터
3001, 3002 ; 도체층
4001 ∼ 4003 ; 절연층
4001a, 4001b ; 구리박
B1 ; 제 1 빌드업부
B2 ; 제 2 빌드업부
C11, C12 ; 테이퍼면
C21, C22 ; 곡면
F0 ; 기준면
F1 ; 제 1 면
F2 ; 제 2 면
F3 ; 제 3 면
F4 ; 제 4 면
F10 ; 측면
F11 ; 측면
F12 ; 측면
F20 ; 측면
F21 ; 하면
F22 ; 측면
F30 ; 측면
F100 ; 경계면
P1, P2 ; 패드
R1 ; 간극
R10 ; 캐비티
R11 ; 제 1 도체부
R12 ; 제 2 도체부
R21, R22 ; 도체부
R100 ; 영역
S ; 필드 스택10, 20, 30; Wiring board
11, 12; Solder resist
11a, 12a; Opening
100; Board
100a; The first layer
100b; Second layer
100c; Third Floor
100d; plate
100e; Vias
101-108; Insulating layer
101a; Insulator
110, 120, 130, 140, 150, 160, 170, 180; Conductor layer
111, 121; Copper foil
112, 122; Copper plating
170a, 180a; Corrosion resistant layer
200; Electronic parts
201; The capacitor body
210, 220; electrode
210a, 220a; Top
210b, 220b; Side
210c, 220c; bottom
211 to 214; Conductor layer
221-224; Conductor layer
231 to 239; Dielectric layer
300a; Through Hole
300b; Through hole conductor
300c; Constriction
300d; Through hole conductor
300e; Insulator
300f, 300g; rand
301, 302; Conductor layer
301a; Alignment mark
301b; rand
301c; Wiring
301d; Reinforcement pattern
301e; Wiring pattern
311a, 312a, 321a, 322a; hole
311b, 312b, 321b, 322b; Vias
331a, 332a, 341a, 342a; hole
331b, 332b, 341b, 342b; Vias
352b, 362b, 372b, 382b; Vias
400; Electronic parts
500; Wiring board
1000; Double-sided copper clad laminate
1001, 1002; Copper foil
1003, 1003a, 1003b, 1004; hole
1005; Plated
1005a; Electroless plating film
1005b; Electrolytic plating
1006; carrier
1007, 1008; Electroless plating film
1009, 1010; Plating resist
1009a, 1010a; Opening
2001; carrier
2003, 2004; Copper foil
3000; Wiring board
3000a; Mounter
3001, 3002; Conductor layer
4001 to 4003; Insulating layer
4001a, 4001b; Copper foil
B1; The first build-
B2; The second build-
C11, C12; Taper face
C21, C22; Curved surface
F0; Reference plane
F1; The first side
F2; Second side
F3; Third Side
F4; 4th face
F10; side
F11; side
F12; side
F20; side
F21; if
F22; side
F30; side
F100; Interface
P1, P2; pad
R1; Clearance
R10; Cavity
R11; The first conductor portion
R12; The second conductor portion
R21, R22; Conductor portion
R100; domain
S; Field stack

Claims (39)

제 1 면과, 그 제 1 면과는 반대측의 제 2 면과, 상기 제 1 면부터 상기 제 2 면까지 관통하는 개구부와, 스루홀을 갖는 코어 기판과,
상기 개구부에 배치되는 콘덴서를 갖는 전자 부품 내장 배선판에 있어서,
상기 스루홀은, 도체로 충전되어 있고,
상기 도체는 상기 제 1 면으로부터 상기 제 2 면을 향하여 가늘어지는 제 1 도체부와 상기 제 2 면으로부터 상기 제 1 면을 향하여 가늘어지는 제 2 도체부로 형성되고 있으며, 상기 제 1 도체부와 상기 제 2 도체부는 상기 코어 기판 내에서 연결되어 있고,
상기 콘덴서는 측면 전극을 갖고,
상기 측면 전극에 있어서는, 상기 스루홀 내의 도체와 상기 측면 전극 사이의 거리가 상기 콘덴서의 두께 방향에 있어서 균일하도록 상기 콘덴서의 두께 방향에 있어서의 중앙부가 양단부보다 외측으로 부풀어 있는 것을 특징으로 하는 전자 부품 내장 배선판.A core substrate having a first surface, a second surface opposite to the first surface, an opening penetrating from the first surface to the second surface, and a through hole,
In the electronic component built-in wiring board having a capacitor disposed in the opening,
The through hole is filled with a conductor,
Wherein the conductor is formed from a first conductor portion that tapers from the first surface toward the second surface and a second conductor portion that tapers from the second surface toward the first surface, The two conductors are connected in the core substrate,
Wherein the capacitor has a side electrode,
Wherein the center portion in the thickness direction of the capacitor bulges outward beyond both ends so that the distance between the conductor in the through hole and the side electrode is uniform in the thickness direction of the capacitor in the side electrode. Internal wiring board. 제 1 항에 있어서,
상기 코어 기판의 상기 제 1 면 상에 형성되는 제 1 절연층과,
상기 코어 기판의 상기 제 2 면 상에 형성되는 제 2 절연층과,
상기 제 1 절연층에 형성되는 제 1 비아홀과,
상기 제 2 절연층에 형성되는 제 2 비아홀을 추가로 갖고,
상기 제 1 비아홀 및 상기 제 2 비아홀은, 도체로 충전되어 있고,
상기 제 1 비아홀에 충전된 도체 및 상기 제 2 비아홀에 충전된 도체는 각각, 상기 콘덴서를 향하여 가늘어지고, 상기 콘덴서의 전극에 전기적으로 접속되는 것을 특징으로 하는 전자 부품 내장 배선판.The method according to claim 1,
A first insulating layer formed on the first surface of the core substrate,
A second insulating layer formed on the second surface of the core substrate,
A first via hole formed in the first insulating layer,
Further comprising a second via hole formed in the second insulating layer,
Wherein the first via hole and the second via hole are filled with a conductor,
Wherein the conductor filled in the first via hole and the conductor filled in the second via hole are each tapered toward the capacitor and electrically connected to the electrode of the capacitor. 제 2 항에 있어서,
상기 제 1 절연층의 모든 비아홀은 도체로 충전되어 있으며, 그 도체는, 상기 제 1 면을 향하여 가늘어지고,
상기 제 2 절연층의 모든 비아홀은 도체로 충전되어 있으며, 그 도체는, 상기 제 2 면을 향하여 가늘어지는 것을 특징으로 하는 전자 부품 내장 배선판.3. The method of claim 2,
Wherein all the via holes of the first insulating layer are filled with conductors, the conductors are tapered toward the first surface,
Wherein all the via holes of the second insulating layer are filled with conductors, and the conductors are tapered toward the second surface. 제 3 항에 있어서,
상기 코어 기판의 상기 제 1 면 측에 형성되는 제 1 빌드업부의 모든 비아홀은 도체로 충전되어 있으며, 그 도체는, 상기 제 1 면을 향하여 가늘어지고,
상기 코어 기판의 상기 제 2 면 측에 형성되는 제 2 빌드업부의 모든 비아홀은 도체로 충전되어 있으며, 그 도체는, 상기 제 2 면을 향하여 가늘어지는 것을 특징으로 하는 전자 부품 내장 배선판.The method of claim 3,
Wherein all the via-holes of the first build-up portion formed on the first surface side of the core substrate are filled with conductors, the conductors are tapered toward the first surface,
Wherein all the via-holes of the second build-up portion formed on the second surface side of the core substrate are filled with conductors, and the conductors are tapered toward the second surface. 제 4 항에 있어서,
상기 코어 기판의 상기 제 1 면 측에 위치하는 비아홀과, 상기 코어 기판의 상기 제 2 면 측에 위치하는 비아홀은, 서로 대칭적인 배치 및 형상을 갖는 것을 특징으로 하는 전자 부품 내장 배선판.5. The method of claim 4,
Wherein the via hole located on the first surface side of the core substrate and the via hole located on the second surface side of the core substrate have a symmetrical arrangement and shape. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
상기 스루홀 내의 도체는, 상기 제 1 도체부와 상기 제 2 도체부가 직접 접속되어 이루어지는 것을 특징으로 하는 전자 부품 내장 배선판.6. The method according to any one of claims 1 to 5,
Wherein the conductor in the through hole is directly connected to the first conductor portion and the second conductor portion. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
상기 코어 기판의 두께는, 0.06 mm ∼ 1.0 mm 의 범위에 있고,
상기 코어 기판의 열 팽창 계수는, 상기 콘덴서의 열 팽창 계수와 동일 또는 이보다 작은 것을 특징으로 하는 전자 부품 내장 배선판.6. The method according to any one of claims 1 to 5,
The thickness of the core substrate is in the range of 0.06 mm to 1.0 mm,
Wherein a coefficient of thermal expansion of the core substrate is equal to or smaller than a coefficient of thermal expansion of the capacitor. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
당해 전자 부품 내장 배선판의 두께를 T1, 상기 코어 기판 및 그 양면의 도체층의 두께의 합계를 T2, 상기 콘덴서의 두께를 T3 이라고 할 때,
T3/T2 는 0.6 ∼ 1.7 의 범위에 있고, 또한, T3/T1 은 0.2 ∼ 0.7 의 범위에 있는 것을 특징으로 하는 전자 부품 내장 배선판.6. The method according to any one of claims 1 to 5,
When the thickness of the electronic component built-in wiring board is T1, the total thickness of the core substrate and the conductor layers on both sides thereof is T2, and the thickness of the capacitor is T3,
Wherein T3 / T2 is in the range of 0.6 to 1.7, and T3 / T1 is in the range of 0.2 to 0.7. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
상기 콘덴서의 표리면의 적어도 일방은, 면적 점유율 40 ％ ∼ 90 ％ 로 전극을 갖는 것을 특징으로 하는 전자 부품 내장 배선판.6. The method according to any one of claims 1 to 5,
Wherein at least one of the front and back surfaces of the capacitor has an electrode occupying an area occupying ratio of 40% to 90%. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
KR1020137030068A 2011-07-13 2012-05-30 Wiring board incorporating electronic component, and method for manufacturing wiring board incorporating electronic component KR101539166B1 (en)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
JPJP-P-2011-155277 2011-07-13
JPJP-P-2011-155278 2011-07-13
JP2011155278A JP2012164952A (en) 2011-01-20 2011-07-13 Wiring board with built-in electronic component and method of manufacturing the same
JP2011155277 2011-07-13
JPJP-P-2011-220865 2011-10-05
JP2011220865A JP2013038374A (en) 2011-01-20 2011-10-05 Wiring board and manufacturing method of the same
PCT/JP2012/063956 WO2013008552A1 (en) 2011-07-13 2012-05-30 Wiring board incorporating electronic component, and method for manufacturing wiring board incorporating electronic component

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR20157002747A Division KR20150024944A (en) 2011-07-13 2012-05-30 Wiring board incorporating electronic component, and method for manufacturing wiring board incorporating electronic component

Publications (2)

Publication Number Publication Date
KR20130139369A KR20130139369A (en) 2013-12-20
KR101539166B1 true KR101539166B1 (en) 2015-07-23

Family

ID=48170065

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020137030068A KR101539166B1 (en) 2011-07-13 2012-05-30 Wiring board incorporating electronic component, and method for manufacturing wiring board incorporating electronic component
KR20157002747A KR20150024944A (en) 2011-07-13 2012-05-30 Wiring board incorporating electronic component, and method for manufacturing wiring board incorporating electronic component

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR20157002747A KR20150024944A (en) 2011-07-13 2012-05-30 Wiring board incorporating electronic component, and method for manufacturing wiring board incorporating electronic component

Country Status (3)

Country Link
KR (2) KR101539166B1 (en)
CN (1) CN103703874A (en)
TW (1) TWI436701B (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4156873A4 (en) * 2020-07-07 2024-02-28 Shennan Circuits Co Ltd Embedded circuit board and manufacturing method therefor

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013102542A1 (en) * 2013-03-13 2014-09-18 Schweizer Electronic Ag Electronic component and method for manufacturing an electronic component
CN104091792A (en) * 2014-06-20 2014-10-08 华进半导体封装先导技术研发中心有限公司 Structure for improving TSV adapter plate electromigration reliability and preparation method
KR20160013706A (en) * 2014-07-28 2016-02-05 삼성전기주식회사 Printed circuit board and method of manufacturing the same
JP2016127148A (en) * 2014-12-27 2016-07-11 京セラ株式会社 Wiring board manufacturing method
DE102015104641A1 (en) 2015-03-26 2016-09-29 At & S Austria Technologie & Systemtechnik Ag Carrier with passive cooling function for a semiconductor device
KR102306719B1 (en) 2015-04-22 2021-09-30 삼성전기주식회사 Printed circuit board and method of manufacturing the same, and electronic component module
KR101952861B1 (en) * 2016-06-23 2019-02-28 삼성전기주식회사 Fan-out semiconductor package
KR101999608B1 (en) 2016-11-23 2019-07-18 삼성전자주식회사 Fan-out semiconductor package
KR101870153B1 (en) * 2016-11-28 2018-06-25 주식회사 네패스 Semiconductor Package of using Insulating Frame and Method of fabricating the same
KR20180085219A (en) * 2017-01-18 2018-07-26 삼성전기주식회사 Inductor and Manufacturing Method for the Same
TWI785052B (en) * 2017-06-01 2022-12-01 美商康寧公司 Assembly substrates including through hole vias and methods for making such
TWI680705B (en) * 2017-12-20 2019-12-21 中華精測科技股份有限公司 Multi-dut testing interposer module and manufacturing method thereof
KR102029100B1 (en) * 2018-02-09 2019-11-08 삼성전자주식회사 Fan-out semiconductor package
CN110211931A (en) * 2019-06-14 2019-09-06 上海先方半导体有限公司 A kind of three-dimension packaging structure and its manufacturing method
CN112201652A (en) * 2019-07-07 2021-01-08 深南电路股份有限公司 Circuit board and manufacturing method thereof
KR20210046978A (en) * 2019-10-21 2021-04-29 엘지이노텍 주식회사 Printed circuit board, package board and manufacturing method thereof
JP7381323B2 (en) * 2019-12-17 2023-11-15 日東電工株式会社 Method for manufacturing double-sided printed circuit board and double-sided printed circuit board
EP4181636A4 (en) 2020-07-07 2024-02-28 Shennan Circuits Co Ltd Circuit board and method for manufacturing same
TWI783324B (en) * 2020-12-15 2022-11-11 何崇文 Circuit carrier and manufacturing method thereof
WO2022231017A1 (en) * 2021-04-26 2022-11-03 엘지이노텍 주식회사 Circuit board and package substrate comprising same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003218525A (en) * 2002-01-18 2003-07-31 Fujitsu Ltd Circuit board and its manufacturing method
JP2010212652A (en) * 2009-03-06 2010-09-24 Ibiden Co Ltd Wiring board and method for manufacturing the same
JP2011014882A (en) * 2009-06-01 2011-01-20 Ngk Spark Plug Co Ltd Ceramic capacitor and wiring board

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003218525A (en) * 2002-01-18 2003-07-31 Fujitsu Ltd Circuit board and its manufacturing method
JP2010212652A (en) * 2009-03-06 2010-09-24 Ibiden Co Ltd Wiring board and method for manufacturing the same
JP2011014882A (en) * 2009-06-01 2011-01-20 Ngk Spark Plug Co Ltd Ceramic capacitor and wiring board

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4156873A4 (en) * 2020-07-07 2024-02-28 Shennan Circuits Co Ltd Embedded circuit board and manufacturing method therefor

Also Published As

Publication number Publication date
TWI436701B (en) 2014-05-01
TW201309128A (en) 2013-02-16
KR20130139369A (en) 2013-12-20
CN103703874A (en) 2014-04-02
KR20150024944A (en) 2015-03-09

Similar Documents

Publication Publication Date Title
KR101539166B1 (en) Wiring board incorporating electronic component, and method for manufacturing wiring board incorporating electronic component
US8829357B2 (en) Wiring board and method for manufacturing the same
JP5600803B2 (en) Wiring board and manufacturing method thereof
US9215805B2 (en) Wiring board with built-in electronic component and method for manufacturing the same
US9119322B2 (en) Wiring board and method for manufacturing the same
US8785788B2 (en) Wiring board with built-in electronic component and method for manufacturing the same
US9883592B2 (en) Wiring board and method for manufacturing the same
US9743526B1 (en) Wiring board with stacked embedded capacitors and method of making
US9603248B2 (en) Wiring board and method for manufacturing the same
US9113575B2 (en) Wiring board with built-in electronic component and method for manufacturing the same
JP2012151372A (en) Wiring board and manufacturing method of the same
CN102918939A (en) Circuit board and manufacturing method therefor
US8908377B2 (en) Wiring board and method for manufacturing the same
US20130256007A1 (en) Wiring board with built-in electronic component and method for manufacturing the same
US20130025914A1 (en) Wiring board and method for manufacturing the same
JP2013183029A (en) Electronic component built-in wiring board and manufacturing method of the same
WO2013008552A1 (en) Wiring board incorporating electronic component, and method for manufacturing wiring board incorporating electronic component
JP2013183028A (en) Electronic component built-in wiring board, chip capacitor, and manufacturing method of electronic component built-in wiring board
KR20130048161A (en) Wiring board and method for manufacturing wiring board
JP2013183027A (en) Electronic component built-in wiring board

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
A107 Divisional application of patent
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190617

Year of fee payment: 5