KR101537390B1 - Stacked semiconductor package using of interposer - Google Patents

Abstract

본 발명에 따른 인터포저를 이용한 적층형 반도체 패키지는, 메인 기판; 상기 메인 기판상에 배치되며 단차부가 형성된 제 1 인터포저; 상기 제1 인터포저의 단차부 내에 배치되는 복수 개의 제 1 반도체 패키지들과; 상기 제 1 반도체 패키지들이 배치된 제 1 인터포저상에 형성된 제 2 인터포저; 및 상기 제 2 인터포저 상에 배치되는 복수 개의 제 2 반도체 패키지들을 포함하는 점에 그 특징이 있다.
본 발명에 따르면, 실리콘 인터포저 기판을 사용하여 적층형 반도체 패키지를 형성함으로써 열팽창 계수에 의한 기판의 휨을 방지하고 접합부의 신뢰성 및 방열 효과를 높일 수 있다. A stacked semiconductor package using an interposer according to the present invention includes: a main substrate; A first interposer disposed on the main substrate and having a stepped portion; A plurality of first semiconductor packages disposed within the step of the first interposer; A second interposer formed on a first interposer on which the first semiconductor packages are disposed; And a plurality of second semiconductor packages disposed on the second interposer.
According to the present invention, by forming a stacked semiconductor package using a silicon interposer substrate, it is possible to prevent the substrate from being warped by the thermal expansion coefficient, and to improve the reliability and heat radiation effect of the joint.

Description

인터포저를 이용한 적층형 반도체 패키지{Stacked semiconductor package using of interposer}[0001] The present invention relates to a stacked semiconductor package using an interposer,

본 발명은 인터포저를 이용한 적층형 반도체 패키지에 관한 것으로, 특히 실리콘 인터포저 기판을 사용하여 적층형 반도체 패키지를 형성함으로써 열팽창 계수에 의한 기판의 휨을 방지하고 접합부의 신뢰성 및 방열 효과를 높일 수 있는 인터포저를 이용한 적층형 반도체 패키지에 관한 것이다.
The present invention relates to a laminate type semiconductor package using an interposer, and more particularly, to a laminate type semiconductor package using a silicon interposer substrate to prevent the substrate from being warped due to a thermal expansion coefficient and to improve the reliability and heat radiation effect of the junction. To a stacked semiconductor package using the same.

일반적으로, 반도체 패키지는 인쇄회로기판(Printed Circuit Board, PCB) 상에 반도체 칩이 실장되는 구조를 갖는다. 반도체 패키지를 이용하여 특정 전자 회로 세트를 구현하기 위해서는 반도체 칩뿐만 아니라 특성 열화가 없는 신호 전달에 필수적인 여러 가지 수동 소자들이 기판에 실장될 수 있다. 수동 소자로는 커패시터(capacitor), 저항(resistor), 인덕터(Inductor) 등이 있을 수 있다. In general, a semiconductor package has a structure in which a semiconductor chip is mounted on a printed circuit board (PCB). In order to implement a specific electronic circuit set using a semiconductor package, various passive elements necessary for signal transmission without deterioration of characteristics as well as semiconductor chips can be mounted on a substrate. The passive element may be a capacitor, a resistor, an inductor, or the like.

한편, 다수의 메모리 반도체 칩과 로직 반도체 칩이 동일한 기판 상에 적층될 때 전체 사이즈가 증가되는 경향이 있기 때문에, 패키지의 사이즈를 줄이기 위하여, 반도체 칩들을 상하로 적층하는 시스템 인 패키지(SiP) 기술이 제공되고 있다. On the other hand, when a plurality of memory semiconductor chips and logic semiconductor chips are stacked on the same substrate, the total size tends to increase. Therefore, in order to reduce the size of the package, a package (SiP) technology Are provided.

종래 기술에 의한 시스템 인 패키지의 구성은 기판상에 메모리 반도체 칩들이 실장되고, 기판의 하부에는 리세스 영역(R)이 형성될 수 있다. 이러한 리세스 영역(R)에 수동 소자나 로직 반도체 칩이 실장됨으로써, 상기 각종 소자들이 기판과 전기적으로 연결될 수 있다. In the structure of the package, which is a system according to the prior art, the memory semiconductor chips are mounted on the substrate, and the recess region R is formed under the substrate. The passive element or the logic semiconductor chip is mounted in the recess region R so that the various elements can be electrically connected to the substrate.

이와 같이, 기판 위에는 메모리 반도체 칩들이 실장되고, 기판의 하부나 내부에는 각종 수동 소자나 로직 반도체 칩이 실장 됨으로써, 전체 반도체 패키지의 사이즈와 배선 길이를 줄일 수 있다. As described above, the memory semiconductor chips are mounted on the substrate, and various passive elements or logic semiconductor chips are mounted on the bottom or inside of the substrate, thereby reducing the size and wiring length of the entire semiconductor package.

그러나 각종 소자들이 장착된 적층형 반도체 기판의 몰딩 소재의 EMC는 반도체 소자들 간의 열팽창 계수(CTE; Coefficient of Thermal Expansion)의 차이에 의해 기판의 휨 현상이 발생되는 문제점이 있다.
However, the EMC of the molding material of the multi-layered semiconductor substrate in which various devices are mounted has a problem in that the substrate is warped due to a difference in coefficient of thermal expansion (CTE) between the semiconductor elements.

본 발명이 해결하고자 하는 기술적 과제는 실리콘 인터포저 기판을 사용하여 적층형 반도체 패키지를 형성함으로써 열팽창 계수에 의한 기판의 휨을 방지하고 접합부의 신뢰성 및 방열 효과를 높일 수 있는 인터포저를 이용한 적층형 반도체 패키지를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention provides a stacked semiconductor package using an interposer capable of preventing warping of a substrate due to a thermal expansion coefficient and improving reliability and heat dissipation of a junction by forming a stacked semiconductor package using a silicon interposer substrate .

본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.It is to be understood that both the foregoing general description and the following detailed description are exemplary and explanatory and are not restrictive of the invention, unless further departing from the spirit and scope of the invention as defined by the appended claims. It will be possible.

상기 기술적 과제를 해결하기 위한 본 발명에 따른 인터포저를 이용한 적층형 반도체 패키지는, 메인 기판; 상기 메인 기판상에 배치되며 단차부가 형성된 제 1 인터포저; 상기 제1 인터포저의 단차부 내에 배치되는 복수 개의 제 1 반도체 패키지들과; 상기 제 1 반도체 패키지들이 배치된 제 1 인터포저상에 형성된 제 2 인터포저; 및 상기 제 2 인터포저 상에 배치되는 복수 개의 제 2 반도체 패키지들을 포함하는 점에 그 특징이 있다. According to an aspect of the present invention, there is provided a stacked semiconductor package using an interposer, comprising: a main substrate; A first interposer disposed on the main substrate and having a stepped portion; A plurality of first semiconductor packages disposed within the step of the first interposer; A second interposer formed on a first interposer on which the first semiconductor packages are disposed; And a plurality of second semiconductor packages disposed on the second interposer.

여기서, 특히 상기 제 1 인터포저는 양면으로 구성되며, 상면의 중앙 영역에 단차부를 형성하는 제 1 베어 기판; 상기 제 1 배어 기판의 양면을 연결하는 제 1 관통 전극들; 상기 제 1 관통 전극들을 전기적으로 연결하는 제 1 재배선 패턴들; 상기 제 1 재배선 패턴들과 접촉하여, 상기 메인 기판으로부터 전달받은 외부 신호를 제 1 관통 전극들을 통하여 상기 제 1 반도체 패키지에 전달하는 제 1 접속 단자들을 포함하는 점에 그 특징이 있다. In particular, the first interposer includes a first bare substrate and a second bare substrate. The first interposer includes a first bare substrate and a second bare substrate. First penetrating electrodes connecting both sides of the first bare substrate; First rewiring patterns electrically connecting the first penetrating electrodes; And first connection terminals which are in contact with the first wiring patterns and transmit an external signal transmitted from the main board to the first semiconductor package through first penetrating electrodes.

여기서, 특히 상기 제 2 인터포저는, 양면을 포함하는 제 2 베어 기판; 상기 양면을 관통하는 제 2 관통 전극들; 상기 제 2 관통 전극들과 접촉하여, 상기 메인 기판 혹은 상기 제 1 인터포저로부터 전달받은 외부 신호를 상기 제 2 관통 전극들을 통하여 상기 제 2 반도체 패키지에 전달하는 제 2 재배선 패턴들을 포함하는 점에 그 특징이 있다. Here, in particular, the second interposer includes: a second bare substrate including both surfaces; Second penetrating electrodes passing through the both surfaces; And second rewiring patterns in contact with the second penetrating electrodes and transmitting an external signal received from the main substrate or the first interposer to the second semiconductor package through the second penetrating electrodes There are features.

여기서, 특히 상기 메인 기판은, 인쇄회로기판의 저면 및 상면에 형성되는 하부 및 상부 접속 패드들; 상기 접속 패드들을 상호 연결시키는 관통 전극들 및 재배선 패턴들; 및 상기 하부 접속 패드들과 접촉하여, 외부 신호를 상기 재배선 패턴들, 상기 관통 전극들, 그리고 상기 상부 접속 패드들을 통하여 상기 제 1 인터포저에 전달하는 기판 접속 단자들을 포함하는 점에 그 특징이 있다. In particular, the main board includes: lower and upper connection pads formed on a bottom surface and an upper surface of a printed circuit board; Penetrating electrodes and rewiring patterns interconnecting the connection pads; And substrate connection terminals in contact with the lower connection pads for transmitting an external signal to the first interposer through the redistribution patterns, the through electrodes, and the upper connection pads. have.

여기서, 특히 상기 메인 기판, 제 1 인터포저 및 상기 제 2 인터포저가 덮어지도록 몰딩 부재를 더 형성하는 점에 그 특징이 있다. In this case, particularly, a molding member is further formed to cover the main substrate, the first interposer, and the second interposer.

여기서, 특히 상기 제 1 반도체 패키지들 또는 상기 제 2 반도체 패키지들은 다수의 플래시 메모리 반도체 칩, 버퍼 메모리 반도체 칩, 로직 메모리 반도체 칩 및 수동 소자를 포함하여 적층형 반도체 패키지를 구성하는 점에 그 특징이 있다.
In particular, the first semiconductor packages or the second semiconductor packages are characterized in that they constitute a stacked semiconductor package including a plurality of flash memory semiconductor chips, a buffer memory semiconductor chip, a logic memory semiconductor chip and a passive element .

본 발명에 따르면, 실리콘 인터포저 기판을 이용하여 적층형 반도체 패키지를 형성함으로써 열팽창 계수에 의한 기판의 휨을 방지하고 접합부의 신뢰성 및 방열 효과를 높일 수 있다.
According to the present invention, by forming a stacked semiconductor package using a silicon interposer substrate, it is possible to prevent the substrate from being warped by the thermal expansion coefficient, and to improve the reliability and heat dissipation effect of the joint.

도 1은 본 발명의 제 1 실시 예에 따른 인터포저를 이용한 적층형 반도체 패키지의 구조를 개략적으로 도시한 도면.
도 2는 본 발명의 제 2 실시 예에 따른 인터포저를 이용한 적층형 반도체 패키지의 구조를 개략적으로 도시한 도면.BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a view schematically showing the structure of a stacked semiconductor package using an interposer according to a first embodiment of the present invention; FIG.
2 is a view schematically showing the structure of a stacked semiconductor package using an interposer according to a second embodiment of the present invention.

이하 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the detailed description of known functions and configurations incorporated herein will be omitted when it may unnecessarily obscure the subject matter of the present invention.

또한, 도면 전체에 걸쳐 유사한 기능 및 작용을 하는 부분에 대해서는 동일한 도면 부호를 사용한다.The same reference numerals are used for portions having similar functions and functions throughout the drawings.

덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 '연결'되어 있다고 할때, 이는 '직접적으로 연결'되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 '간접적으로 연결'되어 있는 경우도 포함한다. 또한 어떤 구성 요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라, 다른 구성요소를 더 포함할 수 있는 것을 의미한다. In addition, in the entire specification, when a part is referred to as being 'connected' to another part, it may be referred to as 'indirectly connected' not only with 'directly connected' . Also, to include an element does not exclude other elements unless specifically stated otherwise, but may also include other elements.

이하 본 발명의 일 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 제 1 실시 예에 따른 인터포저를 이용한 적층형 반도체 패키지의 구조를 개략적으로 도시한 도면이다. 도 1에 도시된 바와 같이, 본 발명에 따른 인터포저를 이용한 적층형 반도체 패키지는, 메인 기판(110); 상기 메인 기판(110)상에 배치되며 단차부(160)가 형성된 제 1 인터포저(120); 상기 제1 인터포저(120)의 단차부(160) 내에 배치되는 복수 개의 적층형 제 1 반도체 패키지(130)들과; 상기 제 1 반도체 패키지들(130)이 배치된 제 1 인터포저(120)상에 형성된 제 2 인터포저(140); 및 상기 제 2 인터포저(140) 상에 배치되는 복수 개의 적층형 제 2 반도체 패키지들(150)을 포함하여 구성된다. 1 is a schematic view showing a structure of a stacked semiconductor package using an interposer according to a first embodiment of the present invention. As shown in FIG. 1, a stacked semiconductor package using an interposer according to the present invention includes a main substrate 110; A first interposer 120 disposed on the main substrate 110 and having a step 160 formed therein; A plurality of stacked first semiconductor packages (130) disposed in a step (160) of the first interposer (120); A second interposer 140 formed on the first interposer 120 on which the first semiconductor packages 130 are disposed; And a plurality of stacked second semiconductor packages (150) disposed on the second interposer (140).

메인 기판(110)은 외부로부터 인가되는 신호를 제 1 인터포저(120) 혹은 제 2 인터포저(140)에 전달할 수 있다. 이를 위하여 인쇄회로기판(PCB)으로 구성되는 메인 기판(110)의 저면 및 상면에는 각각 다수의 하부 및 상부 접속 패드들(미도시)과, 접속 패드들을 절연하는 보호막(도시되지 않음)이 형성될 수 있다. The main substrate 110 may transmit signals applied from the outside to the first interposer 120 or the second interposer 140. To this end, a plurality of lower and upper connection pads (not shown) and a protection film (not shown) for insulating the connection pads are formed on the bottom surface and the top surface of the main substrate 110 composed of a printed circuit board .

도면에는 도시되지 않았지만, 접속 패드들을 상호 연결시키는 재배선 패턴들, 및 관통 전극들이 메인 기판(110)의 표면 및 내부에 더 포함될 수 있다. 접속 패드들은 전기 전도성이 우수한 구리(Cu), 알루미늄(Al), 니켈(Ni), 백금(Pt), 은(Ag), 금(Au) 또는 이들의 조합을 포함할 수 있다. 여기서, 접속 패드들에는 외부와 연결되는 기판 접속 단자들(111)이 부착될 수 있다. 기판 접속 단자들(111)은 하부 접속 패드들(미도시)과, 관통 전극들(도시되지 않음), 재배선 패턴들(도시되지 않음) 및 상부 접속 패드들을 통하여 제 1 인터포저(120)와 전기적으로 연결될 수 있다. 기판 접속 단자들(111)은 솔더 볼 또는 솔더 범프일 수 있다. 기판 접속 단자들(111)은 금(Au), 은(Ag), 니켈(Ni), 및 구리(Cu) 합금 중에서 선택된 하나를 포함할 수 있다. Although not shown in the drawings, the rewiring patterns interconnecting the connection pads, and the penetrating electrodes may be further included on the surface and inside of the main substrate 110. The connection pads may include copper (Cu), aluminum (Al), nickel (Ni), platinum (Pt), silver (Ag), gold (Au) or combinations thereof which are excellent in electrical conductivity. Here, the connection pads may be provided with substrate connection terminals 111 connected to the outside. The substrate connection terminals 111 are connected to the first interposer 120 through the lower connection pads (not shown), through electrodes (not shown), redistribution patterns (not shown) And can be electrically connected. The substrate connection terminals 111 may be solder balls or solder bumps. The substrate connection terminals 111 may include one selected from gold (Au), silver (Ag), nickel (Ni), and copper (Cu)

제 1 인터포저(120)는 외부의 신호를 메인 기판(110)으로부터 전달받아 제 1 반도체 패키지(130) 혹은 제 2 인터포저(140)로 전달할 수 있다. 이를 위하여 상기 제 1 인터포저(120)는 양측 표면으로 구성되고, 상면의 중앙 영역에 단차부(160)를 형성하는 제 1 베어 기판(미도시); 상기 제 1 배어 기판의 양면을 연결하는 제 1 관통 전극들(121); 상기 제 1 관통 전극들(121)을 전기적으로 연결하는 제 1 재배선 패턴들(미도시); 제1관통 전극들(121)과 전기적으로 연결되는 제 1 재배선 패턴들(미도시), 제1재배선 패턴들을 노출시키는 제1패시베이션막(도시되지 않음), 상기 제 1 재배선 패턴들(미도시)과 접촉하여, 상기 메인 기판(110)으로부터 전달받은 외부 신호를 제 1 관통 전극(131,132)들을 통하여 상기 제 1 반도체 패키지(130)에 전달하는 제 1 접속 단자들(122)을 포함할 수 있다. 제 1 베어 기판은, 실리콘 기판, 유리 기판 혹은 사파이어 기판을 포함할 수 있다. 제 1 인터포저(120)는 제1접속 단자(122)를 통하여 메인 기판(110)과 전기적으로 연결될 수 있다. 제1접속 단자(111)는 솔더 볼 혹은 솔더 범프로 구성될 수 있다. The first interposer 120 may receive an external signal from the main substrate 110 and transmit the signal to the first semiconductor package 130 or the second interposer 140. To this end, the first interposer 120 includes a first bare substrate (not shown) having both side surfaces and forming a step 160 in the central region of the upper surface thereof. First through electrodes (121) connecting both sides of the first bare substrate; First rewiring patterns (not shown) for electrically connecting the first penetrating electrodes 121; (Not shown) electrically connected to the first penetrating electrodes 121, a first passivation film (not shown) exposing the first rewiring patterns, a second passivation film And first connection terminals 122 for contacting an external signal transmitted from the main substrate 110 to the first semiconductor package 130 through the first penetrating electrodes 131 and 132 . The first bare substrate may include a silicon substrate, a glass substrate, or a sapphire substrate. The first interposer 120 may be electrically connected to the main substrate 110 through the first connection terminal 122. The first connection terminal 111 may be formed of a solder ball or a solder bump.

상기 제 1 반도체 패키지(130)는 상기 제 1 인터포저(120)와 메모리 기능의 반도체 소자로 구성할 수 있다. 제 2 인터포저(140)와 제 2 반도체 패키지(150)는 비메모리 기능의 반도체 소자로 구성할 수 있다. 따라서 2개의 인터포저(120, 140)를 매개로 이종 반도체 칩들을 하나의 메인 기판(110) 상에 패키지화하고, 비메모리 기능의 반도체 패키지를 메모리 기능의 반도체 패키지 상에 배치함으로써, 패키지의 사이즈를 현저하게 감소시키는 동시에 적층이 용이해질 뿐만 아니라 실장되는 각종 소자의 불량 검출도 수율이 향상된다.The first semiconductor package 130 may be composed of the first interposer 120 and a semiconductor device having a memory function. The second interposer 140 and the second semiconductor package 150 may be composed of semiconductor devices of non-memory function. Therefore, the semiconductor chips are packaged on one main substrate 110 via the two interposers 120 and 140, and the semiconductor packages of the non-memory functions are disposed on the semiconductor packages of the memory functions, It is possible to remarkably reduce the thickness and to facilitate the lamination, as well as to improve the yield of the defect detection of various devices to be mounted.

제 1 반도체 패키지(130)는, 다수의 메모리 반도체 칩들로 구성되고, 각 메모리 반도체 칩들은 내부에 형성되는 집적 회로(도시되지 않음), 상기 집적 회로와 전기적으로 연결되는 메모리 칩 패드들 및, 메모리 칩 패드들과 접촉하는 메모리 관통 전극들(131,132)을 포함한다. 메모리 반도체 칩들은 접착부재들(미도시)을 통하여 적층될 수 있다. The first semiconductor package 130 is composed of a plurality of memory semiconductor chips, and each memory semiconductor chip includes an integrated circuit (not shown) formed therein, memory chip pads electrically connected to the integrated circuit, And memory through electrodes 131 and 132 in contact with the chip pads. The memory semiconductor chips may be stacked through bonding members (not shown).

다수의 메모리 반도체 칩들은, 비휘발성 메모리, 수시로 접근이 가능한 휘발성 메모리 및/또는 기타 다양한 종류의 메모리를 포함할 수 있다. 가령, 플래시 메모리 칩, DRAM 칩, PRAM 칩 또는 이들의 조합을 포함할 수 있다.A plurality of memory semiconductor chips may include non-volatile memory, volatile memory that is often accessible, and / or other various types of memory. For example, a flash memory chip, a DRAM chip, a PRAM chip, or a combination thereof.

상기 상하에 위치하는 각각의 메모리 관통 전극들(131,132)은 메모리 칩 패드들(미도시)을 통해 전기적으로 연결될 수 있다. 이와 같이, 상부에 위치한 메모리 반도체 칩에 형성된 관통 전극의 저면과 하부에 위치한 메모리 반도체 칩에 형성된 관통 전극의 상면이 메모리 칩 패드로 연결되고, 마찬가지로 다수의 메모리 반도체 칩들의 관통 전극들이 메모리 칩 패드로 연결되는 방식으로 다수개의 메모리 반도체 칩들이 그 숫자에 제한을 받지 않고 상하로 적층될 수 있다. The upper and lower memory through electrodes 131 and 132 may be electrically connected through memory chip pads (not shown). In this manner, the bottom surface of the through electrode formed in the upper memory semiconductor chip and the upper surface of the through electrode formed in the lower side of the memory semiconductor chip are connected to the memory chip pad, and the through electrodes of the plurality of memory semiconductor chips are connected to the memory chip pad A plurality of memory semiconductor chips can be stacked up and down without being limited by the number.

다만 실시 예에서는 다수의 메모리 반도체 칩들(130,150)을 단순히 연결하는 것으로 구성하였지만, 고집적의 적층 패키지를 실현하고, 각 메모리 반도체 칩들이 상이한 신호 별로 구분될 수 있도록, 메모리 반도체 칩들 내에 재배선층(RDL)을 형성하고, 재배선층(RDL)를 각 메모리 반도체 칩들을 관통하는 메모리 관통 전극(121)들 혹은 이와 접촉하는 메모리 칩 패드들과 전기적으로 연결할 수 있다.However, the re-wiring layer RDL may be formed in the memory semiconductor chips so that each memory semiconductor chip can be divided into different signals. In this case, And the rewiring layer RDL may be electrically connected to the memory penetration electrodes 121 passing through the respective memory semiconductor chips or the memory chip pads in contact with the memory penetration electrodes 121. [

메모리 관통 전극들(131,132)과 메모리 칩 패드들을 통하여 메모리 반도체 칩들이 상호 연결될 수 있을 뿐만 아니라, 메모리 반도체 칩들이 제 1 인터포저(120)와도 전기적으로 연결될 수 있다. 메모리 칩 패드들 대신에 솔더 볼이 사용될 수 있다. 메모리 관통 전극들(131,132) 대신에 골드 와이어(Gold wire)를 이용하여 제1인터포저(120)와 전기적으로 연결될 수 있다. Not only memory semiconductor chips can be interconnected through memory through electrodes 131 and 132 and memory chip pads but also memory semiconductor chips can be electrically connected to first interposer 120 as well. Solder balls can be used instead of memory chip pads. And may be electrically connected to the first interposer 120 by using a gold wire instead of the memory penetrating electrodes 131 and 132.

제 2 인터포저(140)는 외부의 신호를 메인 기판(110) 혹은 제 1 인터포저(120)로부터 전달받아 제 2 반도체 패키지(150)로 전달할 수 있다. 이를 위하여 제 2 인터포저(140)는 실리콘 기판과 같은 제 2 베어 기판(미도시), 제 2 베어 기판을 관통하는 제2관통 전극들(141), 제2관통 전극들(141)과 전기적으로 연결되는 제2재배선 패턴들(미도시)을 포함할 수 있고, 제2반도체 패키지(150)는, 각종 반도체 칩들로 구성될 수 있다. 각종 반도체 칩들은 제2재배선 패턴들(미도시)을 통하여 제 2 인터포저(140)와 전기적으로 연결될 수 있다.The second interposer 140 may receive an external signal from the main substrate 110 or the first interposer 120 and may transfer the signal to the second semiconductor package 150. To this end, the second interposer 140 is electrically connected to a second bare substrate (not shown) such as a silicon substrate, second through electrodes 141 passing through the second bare substrate, and second through electrodes 141 (Not shown), and the second semiconductor package 150 may include various semiconductor chips. Various semiconductor chips may be electrically connected to the second interposer 140 through second rewiring patterns (not shown).

제 2 반도체 패키지(150)는 로직 반도체 칩일 수 있다. 가령, 제2반도체 패키지(150)는 제어 칩(controller chip), 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러 또는 이와 유사한 것들을 포함할 수 있다. 또한, 제 2 반도체 패키지(150)는 버퍼 메모리 반도체 칩일 수 있다. 버퍼 메모리 반도체 칩은 DRAM 칩 혹은 SRAM 칩일 수 있다. 이때, 제 2 반도체 패키지(150)는 능동 소자에 제한되지 않는다. 즉, 제 2 반도체 패키지(150)는 그 밖에 각종 수동 소자를 포함할 수 있다. 수동 소자는 예컨대, 커패시터(capacitor), 저항(resistor), 인덕터(inductor), 및 안테나(antenna) 등이 있다. 그 밖에 제2반도체 패키지(150)는 태양 전지 등 광전 소자를 포함하거나 혹은 트랜지스터 등 파워 소자를 포함할 수 있다.The second semiconductor package 150 may be a logic semiconductor chip. For example, the second semiconductor package 150 may include a controller chip, a microprocessor, a digital signal processor, a microcontroller, or the like. Further, the second semiconductor package 150 may be a buffer memory semiconductor chip. The buffer memory semiconductor chip may be a DRAM chip or an SRAM chip. At this time, the second semiconductor package 150 is not limited to an active device. That is, the second semiconductor package 150 may include various passive elements. Passive devices include, for example, capacitors, resistors, inductors, and antennas. In addition, the second semiconductor package 150 may include a photoelectric device such as a solar cell or a power device such as a transistor.

또한, 도 2는 본 발명의 제 2 실시 예에 따른 인터포저를 이용한 적층형 반도체 패키지의 구조를 개략적으로 도시한 도면이다. 도 2에 도시된 바와 같이, 본 발명에 따른 인터포저를 이용한 적층형 반도체 패키지는, 메인 기판(210); 상기 메인 기판(210)상에 배치되며 단차부(260)가 형성된 제 1 인터포저(220); 상기 제1 인터포저(220)의 단차부(260) 내에 배치되는 복수 개의 적층형 제 1 반도체 패키지(230)들과; 상기 제 1 반도체 패키지들(230)이 배치된 제 1 인터포저(220)상에 형성된 제 2 인터포저(240); 및 상기 제 2 인터포저(240) 상에 배치되는 복수 개의 제 2 반도체 패키지들(250)을 포함하여 구성된다. 2 is a schematic view showing a structure of a stacked semiconductor package using an interposer according to a second embodiment of the present invention. As shown in FIG. 2, the stacked semiconductor package using the interposer according to the present invention includes a main substrate 210; A first interposer 220 disposed on the main substrate 210 and having a step 260 formed therein; A plurality of stacked first semiconductor packages 230 disposed within the step 260 of the first interposer 220; A second interposer 240 formed on the first interposer 220 on which the first semiconductor packages 230 are disposed; And a plurality of second semiconductor packages 250 disposed on the second interposer 240.

여기서, 상기 제 1 실시 예와 동일한 구성에 대한 설명은 상기 제 1 실시 예를 참조하여 상세한 설명은 생략하기로 한다. Here, the description of the same configuration as the first embodiment will be omitted with reference to the first embodiment.

상기 제 2 실시 예에서는 제 1 반도체 패키지가 적층형 구조가 아닌 단층으로 구성될 수 있다. 이때, 상기 제 1 반도체 패키지(230)와 상기 제 1 인터포저(220) 사이에 몰딩 부재(미도시)를 더 형성하여 접착의 신뢰성을 높일 수 있다. In the second embodiment, the first semiconductor package may be a single layer rather than a stacked structure. At this time, a molding member (not shown) may be further formed between the first semiconductor package 230 and the first interposer 220 to increase the reliability of the bonding.

또한, 상기 제 1, 제 2 인터포저(120, 140)와 제 1, 제 2 반도체 패키지(230, 250) 상에 몰딩 부재(미도시)를 전체적으로 형성하여 외부로부터 보호할 수 있게 된다.
In addition, a molding member (not shown) may be formed on the first and second interposers 120 and 140 and the first and second semiconductor packages 230 and 250 so as to be protected from the outside.

이상에서 설명한 바와 같이, 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예에 관하여 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 범주에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 따라서 본 발명의 권리 범위는 설명된 실시 예에 국한되어 정해져서는 안되며, 후술하는 청구범위뿐만 아니라, 이와 균등한 것들에 의해 정해져야 한다. While the present invention has been particularly shown and described with reference to exemplary embodiments, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, Of course, this is possible. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be defined by the equivalents as well as the claims that follow.

<도면의 주요부분에 대한 부호의 설명>
110, 210 --- 메인 기판 120, 220 --- 제 1 인터포저
121, 221 --- 제 1 관통 전극 130, 230 --- 제 1 반도체 패키지
140, 240 --- 제 2 인터포저 150, 250 --- 제 2 반도체 패키지Description of the Related Art
110, 210 --- Main board 120, 220 --- First interposer
121, 221 --- First through electrode 130, 230 --- First semiconductor package
140, 240 --- Second interposer 150, 250 --- Second semiconductor package

Claims (6)

메인 기판;
상기 메인 기판상에 배치되며 단차부가 형성된 제 1 실리콘 인터포저와;
상기 제 1 실리콘 인터포저의 단차부 내에 배치되는 복수 개의 제 1 반도체 패키지들과;
상기 제 1 반도체 패키지들이 배치된 제 1 실리콘 인터포저상에 형성된 제 2 실리콘 인터포저; 및
상기 제 2 실리콘 인터포저 상에 배치되는 복수 개의 제 2 반도체 패키지들을 포함하는 인터포저를 이용한 적층형 반도체 패키지.
A main board;
A first silicon interposer disposed on the main substrate and having a stepped portion;
A plurality of first semiconductor packages disposed within the step of the first silicon interposer;
A second silicon interposer formed on a first silicon interposer on which the first semiconductor packages are disposed; And
And a plurality of second semiconductor packages disposed on the second silicon interposer.
제 1항에 있어서,
상기 제 1 실리콘 인터포저는,
양면으로 구성되며, 상면의 중앙 영역에 단차부를 형성하는 제 1 베어 기판;
상기 제 1 배어 기판의 양면을 연결하는 제 1 관통 전극들;
상기 제 1 관통 전극들을 전기적으로 연결하는 제 1 재배선 패턴들;
상기 제 1 재배선 패턴들과 접촉하여, 상기 메인 기판으로부터 전달받은 외부 신호를 제 1 관통 전극들을 통하여 상기 제 1 반도체 패키지에 전달하는 제 1 접속 단자들을 포함하는 것을 특징으로 하는 인터포저를 이용한 적층형 반도체 패키지.
The method according to claim 1,
Wherein the first silicon interposer comprises:
A first bare board formed on both sides and forming a stepped portion in a central region of an upper surface;
First penetrating electrodes connecting both sides of the first bare substrate;
First rewiring patterns electrically connecting the first penetrating electrodes;
And first connection terminals which are in contact with the first wiring patterns and transmit an external signal transmitted from the main board to the first semiconductor package through first penetrating electrodes, Semiconductor package.
제 1 항에 있어서,
상기 제 2 실리콘 인터포저는,
양면을 포함하는 제 2 베어 기판;
상기 양면을 관통하는 제 2 관통 전극들;
상기 제 2 관통 전극들과 접촉하여, 상기 메인 기판 혹은 상기 제 1 실리콘 인터포저로부터 전달받은 외부 신호를 상기 제 2 관통 전극들을 통하여 상기 제 2 반도체 패키지에 전달하는 제 2 재배선 패턴들을 포함하는 것을 특징으로 하는 인터포저를 이용한 적층형 반도체 패키지.
The method according to claim 1,
Wherein the second silicon interposer comprises:
A second bare board including both sides;
Second penetrating electrodes passing through the both surfaces;
And second rewiring patterns in contact with the second penetrating electrodes and transmitting an external signal received from the main substrate or the first silicon interposer to the second semiconductor package through the second penetrating electrodes Wherein the interposer is formed on the semiconductor substrate.
제 1항에 있어서,
상기 메인 기판은,
인쇄회로기판의 저면 및 상면에 형성되는 하부 및 상부 접속 패드들;
상기 접속 패드들을 상호 연결시키는 관통 전극들 및 재배선 패턴들; 및
상기 하부 접속 패드들과 접촉하여, 외부 신호를 상기 재배선 패턴들, 상기 관통 전극들, 그리고 상기 상부 접속 패드들을 통하여 상기 제 1 실리콘 인터포저에 전달하는 기판 접속 단자들을 포함하는 것을 특징으로 하는 인터포저를 이용한 적층형 반도체 패키지.
The method according to claim 1,
The main board includes:
Lower and upper connection pads formed on a bottom surface and an upper surface of the printed circuit board;
Penetrating electrodes and rewiring patterns interconnecting the connection pads; And
And substrate connection terminals in contact with the lower connection pads for transmitting an external signal to the first silicon interposer through the redistribution patterns, the through electrodes, and the upper connection pads. A stacked semiconductor package using a pore.
제 1항에 있어서,
상기 메인 기판, 상기 제 1 실리콘 인터포저 및 상기 제 2 실리콘 인터포저가 덮어지도록 몰딩 부재를 더 형성하는 것을 특징으로 하는 인터포저를 이용한 적층형 반도체 패키지.
The method according to claim 1,
Wherein a molding member is further formed to cover the main substrate, the first silicon interposer, and the second silicon interposer.
제 1항에 있어서,
상기 제 1 반도체 패키지들 또는 상기 제 2 반도체 패키지들은 다수의 플래시 메모리 반도체 칩, 버퍼 메모리 반도체 칩, 로직 메모리 반도체 칩 및 수동 소자를 포함하여 적층형 반도체 패키지를 구성하는 것을 특징으로 하는 인터포저를 이용한 적층형 반도체 패키지.
The method according to claim 1,
Wherein the first semiconductor packages or the second semiconductor packages comprise a stacked semiconductor package including a plurality of flash memory semiconductor chips, a buffer memory semiconductor chip, a logic memory semiconductor chip, and a passive device. Semiconductor package.

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