KR101528447B1 - Structures and methods of formation of contiguous and non-contiguous base regions for high efficiency back-contact solar cells - Google Patents
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Abstract
태양 전지의 다중-레벨 금속화와 관련된 제조 방법 및 구조체가 기재된다. 일 실시형태에 있어서, 후면 접촉 태양 전지는 패터닝된 에미터 및 비중첩 베이스 영역을 형성하기 위해 수광 전측면 및 후측면을 갖는 기판을 포함한다. 맞물려진 도핑 에미터 및 베이스 영역은 결정 반도체 기판의 후측면 상에 형성된다. 적어도 도핑층 및 언도핑 캡핑층의 조합을 포함하는 패터닝된 전기 절연층 스택은 패터닝된 도핑 에미터 및 베이스 영역 상에 형성된다. 접촉 금속화 패턴은 베이스 영역과 접촉하는 비중첩 베이스 금속화 전극 및 에미터 영역과 접촉하는 에미터 금속화 전극을 포함하여 형성되고, 비중첩 베이스 금속화 전극은, 상기 태양 전지에서 전기 션트를 일으키지 않고 상기 패터닝된 절연체의 적어도 일부를 오버랩하도록 상기 베이스 영역을 초과하게 된다.Fabrication methods and structures related to multi-level metallization of solar cells are described. In one embodiment, the back-contacting solar cell includes a substrate having a front side and a back side for receiving light to form a patterned emitter and a non-overlapping base region. An interdigitated doping emitter and a base region are formed on the rear side of the crystal semiconductor substrate. A patterned electrically insulating layer stack comprising at least a combination of a doping layer and an undoped capping layer is formed on the patterned doping emitter and base region. The contact metallization pattern is formed to include a non-overlapping base metallization electrode in contact with the base region and an emitter metallization electrode in contact with the emitter region, wherein the non-overlapping base metallization electrode causes an electrical shunt in the solar cell And over the base region to overlap at least a portion of the patterned insulator.
Description
관련 출원의 상호 참조Cross reference of related application
본 출원은 2012년 5월 29일에 출원된 미국 가출원 61/658,833, 2013년 4월 29일에 출원한 61/816,830, 및 2013년 5월 24일에 출원된 61/827,252의 이익을 주장하는 것이며, 이 내용은 전체가 여기에 참조로 인용된다.
This application claims the benefit of U.S. Provisional Application No. 61 / 658,833 filed on May 29, 2012, 61 / 816,830 filed April 29, 2013, and 61 / 827,252 filed May 24, 2013 , The entire contents of which are incorporated herein by reference.
본 출원은 2011년 8월 9일에 출원된 미국 가출원 61/521,754 및 2011년 8월 9일에 출원된 61/521,743의 우선권을 주장하고, 2012년 8월 9일에 출원된 P.C.T. 출원 PCT/US12/00348의 35 U.S.C. 371 국내 단계인, 2012년 12월 28일에 출원된 미국 일부 계속 출원 13/807,631이고, 이 내용은 전체가 여기에 참조로 인용된다.
This application claims the benefit of US Provisional Application No. 61 / 521,754, filed on August 9, 2011, and 61 / 521,743, filed August 9, 2011, and is a continuation-in-part of PCT Application No. PCT / US12 U.S. Ser. No. 13 / 807,631, filed on December 28, 2012, which is the 35 USC 371 domestic phase of / 00348, the entire content of which is incorporated herein by reference.
본 발명은 일반적으로 광기전 분야에 관한 것이다. 더욱 구체적으로, 본 발명은 고효율 후면 접촉 광기전 태양 전지에 관련된 방법, 구조체 및 장치에 관한 것이다.
The present invention relates generally to the photovoltaic field. More particularly, the present invention relates to a method, structure and apparatus related to a high efficiency rear-contact photovoltaic cell.
낮은 제조 비용으로 높은 전지 및 모듈 효율을 얻는 것은 태양 전지의 개발 및 제조에 중요하다. 일부 예에서, 후면 접촉 후면 접합 태양 전지 구조체(후면 접촉/후면 접합 또는 BC/BJ)은 매우 높은 전환 효율을 얻는 것이 가능하다. 종종, 현존하는 후면 접촉, 후면 접합 태양 전지는, 태양이 비치치 않는 측(후측) 상에 형성되는 패터닝된 에미터 접합 및 전지 금속화층을 가지고, 태양이 비치는 측(전측)은 태양광의 방해받지 않는, 최대 커플링을 얻기 위해 금속화를 갖지 않는다.
Achieving high cell and module efficiencies at low manufacturing costs is important for the development and manufacture of solar cells. In some instances, the rear contact back junction solar cell structure (back contact / rear junction or BC / BJ) can achieve very high conversion efficiency. Often, existing rear-facing, back-to-back solar cells have a patterned emitter junction and a cell metallization layer formed on the side (back side) where the sun is not present, and the sun side (front side) , Do not have metallization to get maximum coupling.
일반적인 후면 접촉/후면 접합 결정 실리콘 구조체(이후 BC/BJ) 태양 전지에서, 에미터 접합 및 높게 도핑된 베이스 확산 영역은, 베이스인 태양 전지 기판 체적의 대부분과 접촉을 제공하기 위해 태양 전지 후측(태양이 비치치 않는 측) 상에 형성될 수 있다. 또한, 높게 도핑된 베이스 확산 영역은, 접촉 재조합을 감소시키고, 베이스 금속 접촉 저항을 감소시키기 위해 베이스 금속 접촉 영역 아래에 형성된다. 일반적인 고효율 BC/BJ 태양 전지에서, 베이스 금속 및 에미터 금속은 종종 패터닝되고, 베이스 및 에미터 확산 영역 내에 함유되어, 각각, 산화물로 분리되는 경우에, 베이스 금속은 에미터 확산의 상부 상에서 이어지지 않는다(never runs). 이는, 이후에, 각 종류의 금속이 각각의 확산 내에 중첩되는, 중첩된 금속 접근(the nested metal approach)이라고도 한다. 중첩된 접근의 이점은, 반대 극성의 확산까지 금속의 션팅(shunting)에 대해 면제를 제공하는 것이다. 단점은, 베이스의 최소 금속 폭은 최소 베이스 확산 폭을 나타내고, 결국 베이스 확산이 태양 전지의 후측의 상대적으로 더 큰 부분이 되게 하여, 에미터 부분의 감소 및 전기적 셰이딩(electrical shading)의 증가를 일으킨다. 이는 결국, 베이스 확산 하에서 소수 캐리어가 베이스 내에서 재조합되지 않는 것을 보증하도록, 웨이퍼 또는 실리콘 흡수체가 매우 높은 소수 캐리어 수명(예컨대, >1 밀리세컨 범위)을 갖는 것을 요구한다. 따라서, 태양 전지의 전체 제조 비용은 더 높은 품질의 웨이퍼의 더 높은 비용에 기인하여 증가한다.
In a typical rear contact / rear bonded crystal silicon structure (hereinafter BC / BJ) solar cell, the emitter junction and highly doped base diffusion regions are formed on the back side of the solar cell to provide contact with most of the solar cell substrate volume On the side not to be provided). A highly doped base diffusion region is also formed below the base metal contact region to reduce contact recombination and reduce base metal contact resistance. In a typical high efficiency BC / BJ solar cell, the base metal and the emitter metal are often patterned and contained within the base and emitter diffusion regions, respectively, when separated into oxides, the base metal does not continue on top of the emitter diffusion (never runs). This is hereinafter also referred to as the nested metal approach, in which each type of metal is superimposed within each diffusion. An advantage of the nested approach is to provide an immunity to the shunting of the metal to the diffusion of the opposite polarity. The disadvantage is that the minimum metal width of the base represents the minimum base diffusion width and eventually causes the base diffusion to become a relatively larger part of the back side of the solar cell resulting in a reduction of the emitter portion and an increase in electrical shading . This eventually requires that the wafer or silicon absorber have a very high minority carrier lifetime (e.g.,> 1 millisecond range) to ensure that the minority carriers under the base diffusion are not recombined in the base. Thus, the total manufacturing cost of the solar cell increases due to the higher cost of higher quality wafers.
따라서, 태양 전지용 도핑 영역 및 금속화와 관련된 제조 방법 및 디자인이 요구된다. 개시된 주제에 따라, 비중첩 베이스 확산 패턴 및 태양 전지의 금속화를 위한 방법, 구조체, 및 장치가 제공된다. 이러한 개혁은 이전에 개발된 태양 전지와 관련된 문제 및 단점을 실질적으로 감소 또는 제거한다.
Thus, there is a need for a fabrication method and design associated with doping regions and metallization for solar cells. In accordance with the disclosed subject matter, a method, structure, and apparatus for metallizing a non-overlapping base diffusion pattern and a solar cell are provided. These reforms substantially reduce or eliminate problems and disadvantages associated with previously developed solar cells.
개시된 주제의 일 측에 따라, 태양 전지의 다중 레벨 금속화와 관련된 제조 방법 및 구조체가 기재된다. 일 실시형태에 있어서, 후면 접촉 태양 전지는 패터닝된 에미터 및 비중첩 베이스 영역을 형성하기 위해 수광(light receiving) 전측면 및 후측면을 갖는 기판을 포함한다. 맞물려진(interdigitated) 도핑 에미터 및 베이스 영역은 결정 반도체 기판의 후측면 상에 형성된다. 적어도 도핑층 및 언도핑 캡핑층의 조합을 포함하는 패터닝된 전기 절연층 스택은 패터닝된 도핑 에미터 및 베이스 영역 상에 형성된다. 접촉 금속화 패턴은 베이스 영역과 접촉하는 비중첩 베이스 금속화 전극 및 에미터 영역과 접촉하는 에미터 금속화 전극을 포함하여 형성되고, 비중첩 베이스 금속화 전극은, 상기 태양 전지에서 전기 션트를 일으키지 않고 상기 패터닝된 절연체의 적어도 일부를 오버랩하도록 상기 베이스 영역을 초과하게 된다.
According to one aspect of the disclosed subject matter, manufacturing methods and structures associated with multi-level metallization of solar cells are described. In one embodiment, the back-contacting solar cell includes a patterned emitter and a substrate having light receiving front and back sides to form a non-overlapping base region. An interdigitated doping emitter and a base region are formed on the rear side of the crystal semiconductor substrate. A patterned electrically insulating layer stack comprising at least a combination of a doping layer and an undoped capping layer is formed on the patterned doping emitter and base region. The contact metallization pattern is formed to include a non-overlapping base metallization electrode in contact with the base region and an emitter metallization electrode in contact with the emitter region, wherein the non-overlapping base metallization electrode causes an electrical shunt in the solar cell And over the base region to overlap at least a portion of the patterned insulator.
개시된 주제의 이러한 및 다른 이점 및 추가적인 특징은, 여기에 제공되는 설명으로부터 명백해질 것이다. 이러한 요약의 의도는 주제의 포괄적인 설명을 하려는 것이 아니라, 주제의 기능의 일부의 간략한 오버뷰를 제공하기 위한 것이다. 여기에 제공되는 다른 시스템, 방법, 특징 및 이점은 이하 도면들 및 상세한 설명을 검토하면서 당업자에게 명백해질 것이다. 이 설명 내에 포함되는 추가적인 시스템, 방법, 특징 및 이점 모두는 청구항의 범위 내가 되도록 하였다.
These and other advantages and further features of the disclosed subject matter will become apparent from the description provided herein. The intent of these summaries is not to provide a comprehensive description of the subject, but to provide a brief overview of some of the subject's features. Other systems, methods, features and advantages provided herein will become apparent to those skilled in the art upon review of the following drawings and detailed description. All the additional systems, methods, features, and advantages contained within this description are within the scope of the claims.
개시되는 주제의 특징, 특성 및 이점은, 유사한 참조 번호는 유사한 특징을 나타내는 도면과 함께 취해지는 경우에 이하에 설명되는 상세한 설명으로부터 더욱 명백해질 것이다:
도 1a는 중첩된 베이스 디자인을 나타내는 태양 전지 후측의 상면도이다;
도 1b는 비중첩 베이스 디자인을 나타내는 태양 전지 후측의 상면도이다;
도 2a는 균일한 분산된 인접/비중첩 베이스 디자인을 나타내는 태양 전지 후측의 상면도이다;
도 2b는 균일한 분산된 선택적 비인접/비중첩 베이스 디자인을 나타내는 태양 전지 후측의 상면도이다;
도 3a는 평행한 베이스 디자인을 갖는 균일한 베이스 패턴을 나타내는 태양 전지 후측의 상면도이고, 도 3a'는 도 3a의 패턴을 형성하기 위한 대응하는 스크린 인쇄 디자인이다;
도 3b는 엇갈린 베이스 디자인을 갖는 다른 균일한 베이스 패턴을 나타내는 태양 전지 후측의 상면도이고, 도 3b'는 도 3b의 패턴을 형성하기 위한 대응하는 스크린 인쇄 디자인이다;
도 3c는 다른 비중첩 베이스 패턴을 나타내는 태양 전지 후측의 상면도이다;
도 4는 예시적인 치수를 강조한 비중첩 베이스 패턴의 태양 전지 후측의 상면도이다;
도 5는 분산된 에미터 및 베이스 레이저 패턴을 나타내는 도식이다;
도 6a는 선택적 에미터(SE) 및 베이스 개방부를 나타내는 사진이다;
도 6b는 선택적 에미터(SE) 및 베이스 개방부 내에 에미터 및 베이스 접촉을 나타내는 사진이다;
도 7a는 선택적 에미터 개방부에서 레이저 어닐링 손상을 나타내는 도식이다;
도 7b는 선택적 베이스 개방부에서 레이저 어닐링 손상을 나타내는 도식이다;
도 7c는 선택적 에미터 개방부의 접촉에서 레이저 어닐링 손상을 나타내는 도식이다;
도 7d는 선택적 베이스 개방부의 접촉에서 레이저 어닐링 손상을 나타내는 도식이다;
도 8a는 어닐링 전 레이저 제거 스팟을 나타내는 사진이다;
도 8b는 30 나노세컨 UV 레이저로 어닐링 후 레이저 제거 스팟을 나타내는 사진이다;
도 9는 구체적으로 제거 스팟의 레이저 어닐링 후 얻어진 MCL(Minority Carrier Lifetime) 개선을 나타내는, 산화물 제거 후 실리콘 기판의 MCL 맵이다;
도 10a는 다중-스테이션 기판 레이저 가공 툴의 도식이고, 도 10b는 다중-웨이퍼를 홀딩하는 도 10a의 툴의 도식이다;
도 11a 내지 11I는 비정질 실리콘 마스크 공정 흐름 동안 가공 단계 후 태양 전지를 나타내는 단면도이다;
도 12는 구체적으로 비정질 실리콘이 하드 마스크로 이용되는 경우에 얻어지는 MCL 개선을 나타내는, 산화물 제거 후 실리콘 기판의 MCL 맵이다;
도 13a는 후면 접촉 후면 접합 태양 전지를 형성하기 위한 일반적인 공정 흐름이다;
도 13b는 후면 접촉/후면 접합 전지를 형성하기 위한 대표적인 제조 공정 흐름이다.The features, characteristics, and advantages of the disclosed subject matter will become more apparent from the detailed description set forth below when taken in conjunction with the drawings in which like reference numerals represent like features:
1A is a top view of the back side of a solar cell showing a superimposed base design;
1B is a top view of the rear side of the solar cell showing a non-overlapping base design;
Figure 2a is a top view of the rear side of a solar cell showing a uniformly distributed adjacent / non-overlapping base design;
Figure 2b is a top view of the rear side of the solar cell showing a uniformly distributed selective non-adjacent / non-overlapping base design;
Figure 3a is a top view of the back side of the solar cell showing a uniform base pattern with parallel base design, Figure 3a 'is the corresponding screen printing design for forming the pattern of Figure 3a;
Figure 3b is a top view of the back side of the solar cell showing another uniform base pattern with a staggered base design and Figure 3b 'is a corresponding screen printing design for forming the pattern of Figure 3b;
3C is a top view of the rear side of the solar cell showing another non-overlapping base pattern;
Figure 4 is a top view of the rear side of a solar cell of a non-overlapping base pattern emphasizing exemplary dimensions;
5 is a schematic representation of a dispersed emitter and base laser pattern;
6A is a photograph showing an optional emitter SE and a base opening;
6B is a photograph showing the emitter and base contact in the optional emitter SE and base opening;
7A is a schematic illustrating laser annealing damage in selective emitter openings;
Figure 7b is a schematic showing laser annealing damage at the optional base opening;
Figure 7C is a schematic illustrating laser annealing damage at the contact of the optional emitter openings;
7d is a schematic showing laser annealing damage at the contact of the optional base openings;
8A is a photograph showing a laser ablation spot before annealing;
8b is a photograph showing a laser ablation spot after annealing with a 30 nanosecond UV laser;
FIG. 9 is an MCL map of a silicon substrate after oxide removal, specifically showing Minority Carrier Lifetime (MCL) improvement obtained after laser annealing of the removed spot;
Figure 10a is a schematic of a multi-station substrate laser processing tool, Figure 10b is a schematic of the tool of Figure 10a holding a multi-wafer;
11A-11I are cross-sectional views illustrating a solar cell after a fabrication step during an amorphous silicon mask process flow;
Figure 12 is an MCL map of a silicon substrate after oxide removal, specifically showing MCL improvement obtained when amorphous silicon is used as a hard mask;
13A is a general process flow for forming a rear contact back junction solar cell;
13B is a representative manufacturing process flow for forming a rear contact / rear junction cell.
이하 설명은 제한의 의미로 받아들여지는 것이 아니라, 본 발명의 일반적인 원리를 설명하기 위해 만들어진 것이다. 본 발명의 범위는 청구항을 참조하여 결정되어야 한다. 본 발명의 실시예는, 유사한 숫자는 유사한 것 및 각종 도면의 대응 부위를 참조하도록 사용되는 도면에 설명된다.
The following description is not meant to be taken in a limiting sense, but rather to illustrate the general principles of the invention. The scope of the invention should be determined with reference to the claims. Embodiments of the present invention are illustrated in the figures, wherein like numerals are used to refer to like and corresponding parts in the various figures.
본 발명은 특정 실시예, 예컨대 결정 실리콘 및 다른 제조 물질과 관련하여 기재되지만, 당업자라면 과도한 실험 없이도 다른 물질, 기술 분야, 및/또는 실시예에 개시되는 원리를 적용할 수 있을 것이다.
While the present invention has been described with reference to specific embodiments, such as crystalline silicon and other fabrication materials, those skilled in the art will be able to apply the principles set forth in other materials, techniques, and / or examples without undue experimentation.
개시된 주제는, 박형 결정 반도체 흡수체, 예컨대 바람직하게는 두께가 약 1 미크론 (1 ㎛) 미만 내지 약 100 미크론 (100 ㎛)의 범위, 더욱 바람직하게는 두께가 약 1 미크론 (1 ㎛) 내지 약 50 미크론 (50 ㎛)의 범위인 전지 흡수층(또는 기판)을 갖는 단결정 실리콘을 이용하는 고효율 후면 접합/후면 접촉 태양 전지의 제조 방법 및 각종 구조체를 제공한다. 또한, 제공되는 전지 구조체 및 제조방법은, 두께가 약 100 ㎛ 내지 약 200 ㎛인(또한, 더욱 종래의 CZ 또는 FZ 웨이퍼 두께의 두께 범위를 포함함) 더 두꺼운 결정 반도체 기판 또는 흡수체를 적용한다. 결정 태양 전지 기판은, 에피택셜 성장(예컨대 상압 에피택시)을 포함하는 화학 기상 증착(CVD)법 또는 다른 결정 실리콘 물질 형성 기술(그것에 한정되지 않지만, 이른바 커프리스 슬라이싱(kerfless slicing) 또는 박리법 이용 프로톤 주입, 금속-스트레스-유도된 박리, 또는 레이저를 포함함)을 이용하여 형성될 수 있다. 초박형 결정 반도체 태양 전지 기판 가공의 모든 양태와 관련된 제조 방법의 각종 실시형태는, 커프리스 분해법, 예컨대 주입-어시스트 웨이퍼 분해법(implantation-assisted wafer cleavage method)을 포함하는 웨이퍼 기반의 접근 및 다른 형태의 물질까지 확장될 수 있다. 제공되는 각종 전지 실시형태의 주요 속성은, 실질적으로 감소된 반도체(예컨대 실리콘) 물질 소비, 매우 낮은 제조 비용, 높은 전지 효율 및 상대적으로 높은 에너지 수율, 따라서 개선된 태양 광기전 모듈 성능을 포함한다. 구체적으로, 이는, 박형 결정 반도체층을 이용하여 후면 접합/후면 접촉 태양 전지를 제조하고, 박형 결정 반도체 기판 상에서 매우 높은 전환 효율을 수득하고, 매우 낮은 비용을 수득하는 것을 수반하는 개시된 주제의 특정 전지 디자인 구조체 및 제조 방법의 조합에 기인하는 것이다.
The disclosed subject matter relates to a thin crystal semiconductor absorber, such as preferably having a thickness in the range of less than about 1 micron (1 micron) to about 100 microns (100 micron), more preferably about 1 micron (1 micron) A method of manufacturing a high-efficiency rear-bonding / rear-face-contact solar cell using monocrystalline silicon having a cell absorbing layer (or a substrate) in a range of 50-50 microns and a variety of structures is provided. In addition, the provided cell structures and fabrication methods apply thicker crystalline semiconductor substrates or absorbers having a thickness of about 100 [mu] m to about 200 [mu] m (and further including a thickness range of more conventional CZ or FZ wafer thicknesses). The crystalline solar cell substrate can be fabricated using chemical vapor deposition (CVD) techniques involving epitaxial growth (such as atmospheric pressure epitaxy) or other crystalline silicon material forming techniques, including, but not limited to, the so- Proton implantation, metal-stress-induced exfoliation, or laser). Various embodiments of the fabrication method associated with all aspects of ultra-thin crystalline semiconductor solar cell substrate fabrication are well known in the art, including wafer-based approaches including cuffless decomposition techniques such as implantation-assisted wafer cleavage methods and other types of materials . The main attributes of the various battery embodiments provided include substantially reduced semiconductor (e.g., silicon) material consumption, very low manufacturing cost, high battery efficiency and relatively high energy yield, and thus improved solar photovoltaic module performance. Specifically, this is achieved by manufacturing a back junction / rear contact solar cell using a thin crystal semiconductor layer, obtaining a very high conversion efficiency on a thin crystal semiconductor substrate, and obtaining a very low cost, The design structure and the manufacturing method.
또한, 본 발명은 특정 실시형태, 예컨대 두께가 10 내지 200 미크론 범위인 단결정 실리콘 기판 및 다른 기재된 제조 물질 금속화층을 이용하는 후면 접촉 태양 전지와 관련하여 기재하지만, 당업자라면 여기에서 논의되는 원리를 과도한 실험 없이 전면 접촉 전지, 다른 반도체 물질(예컨대 갈륨 비소, 게르마늄, 다결정 실리콘 등)을 포함하는 다른 제조 물질, 금속화 스택을 포함하는 금속화층, 기술 분야, 및/또는 실시형태에 적용할 수 있을 것이다. 전면 접촉, 후면 접촉/후면 접합 또는 후면 접촉/전면 접합 태양 전지와 같은 임의의 구조체에 적용 가능한 본 발명의 신규 도핑 영역 형성의 실시형태는, 후면 접촉/후면 접합 결정 실리콘 구조체(이후, BC/BJ)에 관하여 본 발명에서 구체적으로 설명된다.
The present invention is also described in the context of a particular embodiment, for example, a single crystal silicon substrate having a thickness in the range of 10 to 200 microns and a back contact solar cell employing another metallization layer of the described production material, but those skilled in the art will recognize that the principles Techniques, and / or embodiments that include a metallization stack, other fabrication materials including other semiconductor materials (e.g., gallium arsenide, germanium, polycrystalline silicon, etc.) Embodiments of the novel doped region formation of the present invention applicable to any structure such as front contact, back contact / rear junction or rear contact / front junction solar cell include a back contact / rear junction crystalline silicon structure (hereinafter BC / BJ ) In the present invention.
본 출원은 비중첩 베이스 금속 디자인을 확립하기 위한 견고한 방법을 제공한다. 비중첩 금속은 무거운 베이스 확산이 베이스 금속의 폭보다 작게 하지만, 베이스 금속과 언더라잉 에미터 사이에 산화물과 같은 전기 절연층을 단절시킬 경로가 없는 것을 보증한다. 이는, 에미터 확산으로부터 베이스 금속을 분리하는 유전체 스택이 스루-유전체 핀-홀(through-dielectric pin-holes)이 없어, 전기 션트를 일으키지 않고 비중첩 베이스 금속 디자인을 가능하게 한다는 것을 보증함으로써 확립된다. 특정 실시형태에서, 이는 몇 가지(예컨대 적어도 둘) APCVD 증착된 도핑 및 언도핑(캡핑) 유전체층을 이용하여 현실화될 수 있다. 이들은 일반적으로 실리콘 디옥사이드 (SiO2) 층이지만, 실리콘 니트라이드 (SiNx) 및/또는 비정질 실리콘 (a-Si), 및/또는 알루미늄 산화물 (Al2O3) 층 (각각의 경우에 도핑 및/또는 언도핑된)도 포함할 수 있다. 다른 실행(runs)에서 몇 가지 (적어도 둘) APCVD 층을 증착함으로써, 전체 유전체 스택을 통해 임의의 핀-홀의 라이닝 업(lining-up)의 통계적 확률은 급격하게 감소된다. 다른 실시형태에서, 견고성을 더욱 제공하기 위해, 션팅되는 핀홀이 없는 것을 보증하도록 APCVD 유전체층 전후, 또는 그 사이에 열적 산화물 단계가 추가될 수 있다(자세한 것은 본 출원이 우선권을 주장하고, 전체가 여기에 참조로 인용되는 미국 특허출원 제13/807,631을 참조한다).
The present application provides a robust method for establishing a non-overlapping base metal design. The non-overlapping metal ensures that the heavy base diffusion is smaller than the width of the base metal, but there is no path between the base metal and the underlying emitter to disconnect the electrical insulation layer, such as oxide. This is established by ensuring that the dielectric stack separating the base metal from the emitter diffusion is free of through-dielectric pin-holes, enabling non-overlapping base metal design without causing electrical shunting . In certain embodiments, this may be realized using several (e.g., at least two) APCVD deposited doping and undoping (capping) dielectric layers. These are generally silicon dioxide (SiO2) layers, but silicon nitride (SiNx) and / or amorphous silicon (a-Si) and / or aluminum oxide (Al2O3) layers (doped and / or undoped in each case) May also be included. By depositing several (at least two) APCVD layers at different runs, the statistical probability of lining-up of any pin-hole through the entire dielectric stack is drastically reduced. In other embodiments, a thermal oxide step may be added before or after the APCVD dielectric layer to ensure that there are no pinholes to be shunted, to further provide robustness (details of which are hereby incorporated herein by reference, U.S. Patent Application No. 13 / 807,631, which is incorporated herein by reference).
비중첩 금속화 디자인은 인접 베이스 또는 비인접 (분리된 베이스 어레이) 베이스 확산이 이용될 수 있다. 인접 베이스 확산의 경우에, 베이스는 일련의 직선 (컬럼)일 수 있다. 베이스 금속은 이러한 확산으로 오버랩되지만, 확산 내에 함유될 필요는 없다. 비인접 베이스 확산의 경우에, 이러한 확산은, 분리된 베이스 접촉이 요구되는 곳만을 둘러싸는 분리된 섬(island)일 수 있다. 확산은 원형, 직사각형 또는 다른 기하학적 형태일 수 있지만, 서로 베이스 금속선으로 연결된다.
Non-overlapping metallization designs may use adjacent bass or non-adjacent (separate base array) base diffusions. In the case of adjacent base diffusion, the base may be a series of straight lines (columns). The base metal overlaps with this diffusion, but need not be contained in the diffusion. In the case of non-adjacent base diffusions, this diffusion may be a separate island that surrounds only where a separate base contact is desired. Diffusion can be circular, rectangular or other geometric shapes, but connected to base metal wires with each other.
비인접 베이스 확산의 이점은, 제공된 금속 피치에 대해 에미터 부분 정수를 유지하면서(상대적으로 높은 레벨로) 실리콘을 통해 베이스 저항을 최소화할 수 있다는 점이다. BC/BJ 전지용 물질의 완화된 수명을 가능하게 하는, 베이스 확산 영역의 감소는, 제공된 금속 피치에 대한 베이스 확산 사이의 거리를 증가시켜, 베이스 저항의 증가를 통해 태양 전지의 충전율(fill factor)의 잠재적인 열화를 야기한다. 본 발명의 가능한 실시형태는 이러한 제한을 완화시켜주고, 고효율 태양 전지의 제조 및 디자인을 가능하게 한다. 본 발명은, 비중첩 베이스 디자인 구조체가 비인접 선택적/분산 베이스 확산의 더 큰 유연성을 통해 효율적으로 더 낮은 베이스 저항을 제공하게 한다.
An advantage of the non-adjacent base diffusion is that the base resistance can be minimized through silicon while maintaining the emitter partial constants (at a relatively high level) for the provided metal pitch. The reduction in the base diffusion area, which allows for a relaxed lifetime of the BC / BJ battery material, increases the distance between the base diffusion for the provided metal pitch, increasing the base resistance to increase the fill factor of the solar cell Resulting in potential deterioration. A possible embodiment of the present invention alleviates these limitations and enables the fabrication and design of high efficiency solar cells. The present invention allows a non-overlapping base design structure to efficiently provide a lower base resistance through greater flexibility of non-adjacent selective / distributed base spreading.
일 실시형태에서, 베이스 섬은 분리되지만(분리된 베이스 섬), 공 직선(co-linear) (또는 컬럼을 따라 배열됨)은, 분리된 베이스 섬 내에 베이스 접촉을 통해 주기적으로 실리콘 베이스와 접촉하는 단일 베이스 금속선에 의해 연결된다. 필요에 의해, 연결한 베이스 금속선은 에미터 영역의 상부 상에 (도핑된 에미터 영역을 커버하는 유전체층 상에) 분리된 베이스 확산 섬 사이에서 이어지기 때문에, 이러한 디자인은 비중첩될 것이다. 이런 이유로, 비인접 베이스 패턴 디자인의 성공은 션팅 없이 비중첩 베이스 금속을 이어지게 하는 능력에 매우 의존적이다. 이는 상술된 공정 기술에 의해 보증된다. 다른 예에서, 제공된 베이스 금속선 하에서 분산된 베이스 섬은 단일 공 직선 줄(co-linear row) (또는 컬럼)보다 많고; 오프셋(offset) 섬 위치를 갖는 2 또는 다중 줄 (또는 컬럼)을 가질 수 있다. 일반적인 구조체는 더 우수한 전기 성능을 위해 유연성을 제공한다. 이러한 비인접 도식의 구조 및 이점의 상세는 이후 부분에서 설명된다.
In one embodiment, the base islands are separated (separated base islands), co-linear (or arranged along the columns) are in contact with the silicon base periodically through base contacts in separate base islands It is connected by a single base metal wire. This design will be non-overlapping, if necessary, because the connected base metal lines extend between the separated base diffusions on the top of the emitter region (on the dielectric layer covering the doped emitter region). For this reason, the success of a non-adjacent base pattern design is highly dependent on its ability to connect non-overlapping base metal without shunting. This is ensured by the process technology described above. In another example, the base islands dispersed under the provided base metal lines are more than a single co-linear row (or column); May have two or multiple rows (or columns) with offset island positions. A typical structure provides flexibility for better electrical performance. The details of this non-contiguous scheme and its advantages are described in the following sections.
분산된, 비인접 베이스 확산(예컨대 본 출원이 우선권을 주장하고, 전체가 여기에 참조로 인용되는 미국 특허출원 제13/807,631에 나타낸 것과 같은 분리된 베이스 섬) 및 접촉 형성 도식은 비중첩 금속 구조체의 맥락에서 신규 패터닝 및 확산 방법을 포함하도록 되어 있고, 베이스 금속(베이스 확산 영역과 접촉하는 금속으로 정의된 것)은 견고한, 션트 없는 방법으로 유전체 패시베이션층(및 필요에 따라 반대로)의 상부 상에 에미터 확산 영역(도핑 에미터 영역 상에 유전체층으로 커버된)에 이어지는 것이 없다. 또한, 디자인은 스팟 인 스팟(SIS)이라고도 할 수도 있다. 이러한 이름은, 분리된 및 비인접 접촉 스팟이 비인접 베이스 확산 영역 내에 개방되는 사실로부터 그 기원을 얻는다. 도핑 유전체막은 상대적으로 가볍게 도핑된 베이스(n형 또는 p형)과 동일한 형태의 높게 도핑된 영역(n형 또는 p형)의 비인접 영역을 형성하도록 패터닝된다. 비인접(또는 분리된 섬) 높게 도핑된 베이스 구조체는 기하학적으로 최적의 방법으로 위치되지만, 서로 그 간격을 최소화하여, 가볍게 도핑된 베이스를 통해 확산 저항 손실을 최소화하기 위해, 여전히 베이스 금속 하에 있다. 초박형 태양 전지 흡수체에서, 이들 확산 패턴과 도핑 유전체 막으로 최적화된 확산의 조합은, 태양 전지의 베이스와 에미터 영역 사이에서 전기적 쇼트(short) 또는 션트의 위험을 줄이기 위해 우수한 전기 절연체로서도 작용할 수 있다.
Distributed, non-adjacent base diffusions (such as discrete base islands such as those shown in U. S. Patent Application Serial No. 13 / 807,631, the entirety of which is hereby incorporated by reference and are incorporated herein by reference) (Defined as the metal in contact with the base diffusion region) is formed on top of the dielectric passivation layer (and vice versa as needed) in a rigid, shunt-free manner There is no subsequent to the emitter diffusion region (covered by the dielectric layer on the doped emitter region). In addition, the design may be referred to as spot-in-spot (SIS). This name derives its origin from the fact that separate and non-adjacent contact spots are opened in the non-adjacent base diffusion region. The doping dielectric film is patterned to form non-adjacent regions of heavily doped regions (n-type or p-type) of the same type as the relatively lightly doped base (n-type or p-type). Non-adjacent (or isolated island) heavily doped base structures are located in a geometrically optimal manner, but are still under base metal to minimize their spacing from one another and minimize diffusion resistance loss through the lightly doped base. In ultra-thin solar cell absorbers, the combination of these diffusion patterns and optimized diffusion with the doping dielectric film can also serve as an excellent electrical insulator to reduce the risk of electrical shorts or shunts between the base and emitter regions of the solar cell .
아래 설명하는 바와 같이 이들 양태의 특이하고 독립적인 이점이 있다. 비중첩 및/또는 비인접 베이스 구조체를 설명하기 위한 몇가지 디자인 개념을 개시한다. 특히 고효율 결정 반도체(후면 접촉/후면 접합 단결정 또는 다결정 실리콘을 포함함) 태양 전지의 맥락에서, 본 발명의 이점도 설명된다.There is a distinct and independent advantage of these embodiments as described below. Several design concepts are disclosed to illustrate non-overlapping and / or non-adjacent base structures. In particular, in the context of high efficiency crystalline semiconductors (including back contact / back junction single crystals or polycrystalline silicon) solar cells, the benefits of the present invention are also illustrated.
A) 일반적으로 사용되는 구조체에서, 베이스 금속은 전지 션팅을 피하기 위해 베이스 확산(구체적으로 가볍게 도핑된 베이스와 접촉하기 위해 설치되는) 내에 중첩된다. 금속화 중첩의 이러한 제한 및 얻어진 디자인 룰의 영향은 최소 베이스 금속 폭으로 나타내는 최소 베이스 무거운 확산 영역을 필요로 한다. 이는, 결국 에미터 부분을 감소시키고, 광 여기된 캐리어가 긴 베이스 확산 하에서 재조합되지 않고, 결국 에미터까지 도달할 수 있는 것을 보증하기 위해 비싸고, 높은 수명의 웨이퍼를 필요로 한다. 비중첩 베이스는 후측 상에 더 높은 에미터 부분 영역을 가능하게 하고, 바람직한 전지 디자인은 높은 전지 효율을 얻도록 한다. 금속화 패턴 및 얻어진 에미터 영역 부분의 비중첩은, 매우 낮은 소수 캐리어 재조합 손실(특히, 흡수체 두께가 약 100 미크론 이하, 바람직하게는 80 미크론 이하인 초박형 전지 및/또는 전지 면적이 적어도 125 mm × 125 mm, 바람직하게는 156 mm × 156 mm 이상인 대면적의 전지를 이용하는 것이 매우 바람직하기 때문에)을 야기한다. 비중첩 베이스 금속은 유전체층으로부터 제공된 우수한 유전체 절연에 의해 제공된다. 전지 디자인의 진보는 이하 제약에 기초한다. 최소 베이스 및 에미터 금속 폭은 우선 바람직한 금속선 저항 조건에 근거하고, 직접 패터닝의 피코세컨 또는 펨토세컨 레이저 제거의 하나의 방법으로 선폭을 패터닝하기 위해 사용되는 방법의 이용 가능한 해상도(resolution)에 근거하여 결정된다. 제공된 전지 사이즈(면적) 및 금속의 최대 두께(흡수체 기판 상에 스트레스 및 비용에 의해 강요된)에 의해, 최대 금속 선폭이 결정된다. 이는 종래의 단일 금속 레벨 금속화의 경우이다. 다중 레벨(다중 레벨 전지 금속화를 위한 본 발명의 이중 레벨의 일 실시형태)의 경우에, 전지 접촉과 닿는 금속선은 매우 큰 저항이 만들어져(이들이 중간층 유전체 또는 전기 절연 백플레인에 의해 금속-1(M1)로부터 분리된 제2 레벨 금속 또는 금속-2(M2)에 연결된 비아(vias)를 통해 수직으로 추출되기 전에, 짧은 거리에서 국부적으로 전류를 이동시키기 때문에), 더 작은 폭이 되게 하도록 유연성을 얻을 수 있다. 금속 폭이 상기 기준을 이용하여 한번 정해지면, 종래의 중첩된 구조체는 패터닝한 얼라인먼트 해상도(alignment resolution)에 의해 지배되는 요구되는 디자인 룰에 의한 이러한 금속 폭 보다 더 넓도록 베이스 확산을 필요로 하여, 에미터 영역 부분에서 상대적인 손실 및 상대적으로 큰 베이스 확산 영역을 야기한다. 이는 결국 흡수체 기판의 전기적 품질 또는 소수 캐리어 수명의 엄격한 조건을 설정시켜, 더욱 비싸지도록 한다. 제안된 비중첩 접근법은 매우 큰 에미터 부분을 가능하게 하고, 상기 제한을 극복한다. 이는 동등한 효율 성능에 대한 수명 조건을 낮추어, 기판 비용을 감소시킨다. 또한, 본 발명의 실시형태는, 후면 접합 및 후면 접촉 구조체가, 보통의 매우 까다롭지 않은 품질, 즉 성능의 손실 없이 엄격하지 않은 높은 벌크 수명으로 성장될 수 있는 더 얇은 기판과 양립되도록 할 수 있다. 이러한 기판의 예는, n형 에피택셜 실리콘 성장을 위해 300 ㎲ 초과 내지 500 ㎲, 일반적으로 1 ㎳ 초과하지 않는 벌크 수명을 얻을 수 있는 다공성 실리콘의 상부 상에 에피택셜 성장된 실리콘이다. 다른 실시예는, 일반적으로 5 ㎛ 내지 100 ㎛, 바람직하게는 20 ㎛ 내지 80 ㎛ 범위까지 이들을 얇게 하고, 상대적으로 낮은 수명 (200 내지 500 ㎲)의 CZ 웨이퍼로 시작하는 것이다. 따라서, 본 발명은 종래의 후면 접촉 구조체의 비용을 감소시킬 뿐만 아니라(실리콘 기판의 품질에 대한 까다로운 조건을 낮추는 것에 기인함), 매우 높은 효율의 후면 접촉 후면 접합 박형 단결정 또는 다결정 태양 전지를 가능하게 하는 것에 중요하다.A) In a commonly used structure, the base metal is superimposed within the base diffusion (specifically installed to contact the lightly doped base) to avoid battery shunting. This limitation of the metallization superposition and the effect of the resulting design rule requires a minimum base heavy diffusion area, expressed as the minimum base metal width. This requires an expensive, high-lifetime wafer to eventually reduce the emitter portion and ensure that the optically-excited carriers can not reach recombination under long base diffusion and eventually reach the emitter. The non-overlapping base enables a higher emitter subregion on the rear side, and the preferred cell design allows for higher cell efficiency. The metallization pattern and the non-overlap of the resulting emitter region portions can result in a very low minority carrier recombination loss, particularly for ultra thin cells where the absorber thickness is less than about 100 microns, preferably less than 80 microns, and / mm, preferably 156 mm x 156 mm or more, is preferable). The non-overlapping base metal is provided by good dielectric isolation provided from the dielectric layer. Advances in battery design are based on the following constraints: The minimum base and emitter metal widths are based on the preferred metal line resistance conditions and based on the available resolution of the method used to pattern line widths in one way of direct patterning picosecond or femtosecond laser removal . The maximum metal linewidth is determined by the provided cell size (area) and the maximum thickness of the metal (stressed and forced on the absorber substrate). This is a case of conventional single metal level metallization. In the case of multiple levels (one embodiment of the dual level of the present invention for multi-level battery metallization), metal wires that contact the battery contact are made very large resistances, which are either metal- (Since it locally moves the current at short distances before it is extracted vertically through vias connected to the second level metal or metal-2 (M2) separated from the first level metal or M2-M2) . Once the metal width is determined using the above criteria, the conventional superimposed structure requires base diffusion to be wider than this metal width by the required design rule governed by the patterned alignment resolution, Resulting in relative losses in the emitter region portion and relatively large base diffusion regions. This, in turn, sets the stringent conditions of the electrical quality or minority carrier lifetime of the absorber substrate, making it more expensive. The proposed non-overlapping approach enables a very large emitter section and overcomes this limitation. This reduces the lifetime requirement for equivalent efficiency performance and reduces substrate cost. Embodiments of the present invention also allow the back side and back side contact structures to be compatible with the thinner substrates that can be grown with a normal, non-rigid quality, i.e., non-stringent high bulk life, without loss of performance . An example of such a substrate is silicon epitaxially grown on top of a porous silicon that can achieve bulk lifetimes in excess of 300 ㎲ to 500,, typically not exceeding 1 ㎳ for n-type epitaxial silicon growth. Another embodiment is to start with CZ wafers with a relatively low lifetime (200 to 500)), generally thinning them to the range of 5 탆 to 100 탆, preferably 20 탆 to 80 탆. Thus, the present invention enables a very high efficiency back contact back junction thin single crystal or polycrystalline solar cell not only to reduce the cost of conventional back contact structures (due to lowering the demanding conditions for the quality of the silicon substrate) It is important to do.
B) 비중첩 구조체는 인접 또는 비인접(분리된 섬) 베이스를 가질 수 있다. 비인접 베이스(분산된 베이스 또는 분리된 섬 베이스 디자인이라고도 함)는, 유전체가 산발적으로 및 비인접적으로 분리된 베이스 확산 섬을 형성하도록 패터닝되어, 이들 확산을 위치시키는 것의 유연성을 제공하고, 고효율 디자인의 필요에 따라 마음대로 보증 접촉을 제공한다. 비중첩 베이스와 함께 비인접 도식은 많은 디자인 가능성을 가능하게 한다.
B) Non-overlapping structures may have adjacent or non-adjacent (isolated island) bases. Non-adjacent bases (also referred to as distributed bases or isolated island-based designs) are patterned to form a diffused island of bases spreading sporadically and inadvertently so as to provide flexibility in locating these diffusions, To provide a warranty contact at will, as needed. Non-adjacent schemes with non-overlapping bases enable many design possibilities.
1. 디자인의 일 실시형태에서, 제공된 금속 피치에서, 하나의 베이스 확산 섬과 가장 가까운 섬 사이에 거리를 감소시킨다(그 결과, 베이스 저항의 감소).1. In one embodiment of the design, at a given metal pitch, the distance between one base diffusion island and the nearest island is reduced (resulting in a decrease in base resistance).
2. BC/BJ 전지는 에미터의 바다에 뒤얽힌 베이스 확산 영역을 갖는 태양 전지의 후측(태양이 비치지 않는 측) 상에 에미터 영역으로 거의 커버된다. 비중첩 및 비인접 베이스 개념을 이용하여, 모든 에미터 영역은 태양 전지의 전체 캐리어 수집 효율을 효율적으로 증가시키는 매우 더 큰 에미터 부분을 계속 유지할 수 있다.2. The BC / BJ cell is almost covered by the emitter region on the back side (the side where the sun does not shine) of the solar cell having the base diffusion region entwined with the sea of the emitter. Using the non-overlapping and non-adjacent base concept, all of the emitter regions can still maintain a much larger emitter portion that efficiently increases the overall carrier collection efficiency of the solar cell.
3. 비중첩 및 비인접 베이스 디자인은, 요구되는 높게 도핑된 베이스 확산 영역을 감소시킴으로써 에미터 부분 영역을 증가시키는 가능성이 접촉 재조합을 감소시킬 수 있고, 이는 확산 저항에서 임의의 패널티 없이 전기적 셰이딩을 최소화하는 것을 돕는다.
3. Non-overlapping and non-adjacent base designs can reduce contact recombination by reducing the required highly doped base diffusion region, thereby increasing the emitter subregion, which can reduce electrical shading without any penalty in diffusion resistance. It helps to minimize.
C) 비인접 베이스 디자인을 통해 더 넓은 금속 폭을 제공하는 능력은 상당한 비용 절감을 가능하게 한다. 완전히 연결된 베이스를 갖지 않는, 즉 베이스의 단편화된 확산 또는 분리된 섬의 디자인 유연성은, 결국 베이스 피치까지 더 낮은 베이스 및 더 높은 에미터 부분 영역을 가능하게 한다.
C) The ability to provide a wider metal width through non-adjacent base designs allows significant cost savings. Fragmented diffusion of the base, or design flexibility of the isolated island, which does not have a fully connected base, allows a lower base and higher emitter subregion to the base pitch.
고효율, 비용 효율적 태양 전지의 제조 및 디자인에 대한 다양한 조건이 있다. 이들은 비중첩, 비인접 베이스(즉, 분산 또는 분리된 베이스 섬)에 대해 아래에 설명된다. 일반적인 방법은 다중-레벨 금속화 도식으로 확장될 수 있고, 초박형 실리콘 태양 전지 및 종래의 두꺼운 태양 전지에 동등하게 적용 가능하다. 본 발명의 방법 및 구조를 이용하는 초박형(예컨대 약 80 미크론 두께 흡수층보다 얇은 것) 태양 전지는, 에피택셜 리프트 오프, 웨이퍼(예컨대 시작 두께가 130 미크론 내지 200 미크론인 CZ 웨이퍼)의 박화에 기반을 둔 화학 에칭, 프로톤 주입, 스트레스-유도된 스플리팅, 레이저 스플리팅, 또는 다른 박형 실리콘 슬라이싱 기술에 의해 형성되는 두께 범위가 몇 미크론 내지 수십 미크론인 결정 실리콘 흡수층을 가지는 초박형 결정 실리콘 태양 전지를 포함한다.
There are various conditions for the fabrication and design of high-efficiency, cost-effective solar cells. These are described below for non-overlapping, non-adjacent bass (i.e., dispersed or separated base islands). General methods can be extended to multi-level metallization schemes and are equally applicable to ultra-thin silicon solar cells and conventional thick solar cells. An ultra-thin (e.g., thinner than about 80 micron thick absorber layer) solar cell that utilizes the method and structure of the present invention can be used for epitaxial lift off, based on the thinning of wafers (e.g., a CZ wafer with a starting thickness of 130 microns to 200 microns) Thin crystal silicon solar cells having a crystalline silicon absorption layer with a thickness ranging from a few microns to tens of microns formed by chemical etching, proton implantation, stress-induced splitting, laser splitting, or other thin silicon slicing techniques do.
1. 확산 및 금속 아래에 전기 절연 유전체층을 위치시키는 방법(증착, 스크린 인쇄 등에 의해), 이러한 층은 모두 실리콘으로부터 금속을 분리하기 위한 매우 효율적인 유전체 및 태양 전지의 베이스 및 에미터 영역에서 확산을 형성하기 위해 도펀트원으로서 작용한다.1. By spreading and placing a dielectric dielectric layer under the metal (by deposition, screen printing, etc.), all of these layers form a highly efficient dielectric for separating metal from silicon and diffusion in the base and emitter regions of the solar cell Lt; / RTI >
2. 금속과 연결되도록 유전체를 통해 접촉 영역을 형성하고 베이스 확산을 패터닝하는 방법.2. A method of forming a contact region through a dielectric to be connected to a metal and patterning the base diffusion.
3. 금속의 증착 및 패터닝 방법
3. Deposition and patterning of metals
단계 1에서, 상압 화학 기상 증착(APCVD), 또는 패터닝 스크린 인쇄와 같은 기술은 도핑 유전체 막을 증착하기 위해 사용될 수 있다. 유전체 막 및 기술의 선택이, 실리콘에서 n 및 p형 확산과 우수한 접촉 및 우수한 광학 품질을 보증하기에 적당하다는 것을 보증하는데 주의를 기울여야 한다. APCVD(및/또는 플라즈마 강화 CVD)와 같은 블랭킷 증착 기술에서, 고온 로 어닐링(furnace anneal)은 도펀트에 드라이빙 하기 위해(to drive in the dopants) 사용될 수 있다. 확산 원(source) 유전체의 증착 후, 이들 막은 바람직하게는 실리콘 기판으로 도펀트를 드라이빙하기 위해 상대적으로 더 높은 온도(일반적으로 900 ℃ 내지 1150 ℃)에서 어닐링된다. 로 어닐링은 확산을 형성하는 중요한 양태이다. 우수한 에미터를 형성하고 매우 낮은 표면 재조합 속도를 얻기 위해 로 어닐링에서 드라이빙하고, 도펀트 농도를 변경함으로써 이들 확산을 형성하는 것에 주의를 기울여야 한다. 본 발명의 일 실시형태에서, 베이스 및 에미터 확산을 위한 유전체 물질은 언도핑 유전체의 캡핑층(p 또는 n형 실리콘 산화물, 보론 도핑된 유리라고도 함, p형의 BSG, 또는 인 도핑된 유리, n형의 PSG)을 갖는 도핑 유전체층 중 적어도 하나를 갖는 도핑 APCVD 실리콘 산화물을 포함하고; 이들 층은 이어서, 상당한 제거 손상을 일으키지 않고 실리콘 상에서 중단하면서, 산화물을 제거할 수 있는 펄스 피코세컨(또는 펄스 펨토세컨)을 이용하여 패터닝된다. 한 종류(예컨대 BSG)의 도핑 APCVD 층의 패터닝 후, 다른 도펀트형(예컨대 PSG)의 APCVD 층의 증착은, 도핑층 (BSG 및 PSG)의 두 형태가 미리 특정된 패터닝된 영역에서 실리콘과 접촉되도록 한다. 이들 도핑 산화물층은 각각 에미터 및 베이스 확산을 형성하기 위해 실리콘에서 궁극적으로 확산하는 보론 및 인의 원(source)으로 작용한다. 각 층의 실리콘과 접촉하는 부분 영역은 패턴 기하학에 의해 결정된다. 도핑층을 이용하는 이러한 시스템이 더높은 온도에서 어닐링되는 경우에, 에미터(BSG로 제조된) 및 베이스(PSG로 제조된) 확산으로 구성된 얻어진 태양 전지의 후측은 동시에 형성된다. 이들 확산의 각각의 부분은, 소정의 레이저 직접 인쇄 제거 패턴에 의해 정확하게 제어 및 지시된다. 또는, 스크린 인쇄된 도펀트 페이스트/잉크는 패터닝된 확산을 형성하는데 사용될 수 있다. 이러한 유전체층의 주요 조건은, 금속층으로부터 확산을 갖는 흡수층을 전기적으로 분리하는 것이다. 금속층은 흡수체를 오직 접촉해야 하며, 이는 명백한 접촉 홀을 개방함으로써 그렇게 되도록 하려는 것이다. 유전체 물질의 선택은, 핀홀이 없어야 하고, 태양 전지에서 최적의 광 흡수를 위한 전지 금속화층과 함께 우수한 후측 거울을 제조하는데 좋아야 한다. 핀홀의 존재는, 비중첩 베이스 금속과 에미터 사이에 전류를 위한 션팅 경로를 제공하기 때문에 바람직하지 않다.
In
확산을 위한 패터닝 방법과 관련된 단계 2에서, 패터닝은 표준 리소그래피/에칭 기술을 이용하거나 또는 블랭킷 증착 후 레이저 제거를 이용하여 행해질 수 있다. 또한, 유전체층은 스크린 인쇄 또는 스텐실 인쇄 또는 잉크젯 인쇄 (또는 에어로졸젯 인쇄)를 이용하여 적당한 도펀트 페이스트 또는 액체를 이용하여 직접 패터닝될 수 있다. 종래의 BC/BJ 태양 전지의 도 1은 에미터 및 베이스 금속선은 각각 맞물려진 에미터 및 베이스 확산 내에 독점적으로 있는 맞물려진 중첩된 금속 디자인을 갖는다. 본 발명의 주요 실시형태는, 맞물려진 및 비맞물려진 에미터 및 베이스 확산에 비중첩 베이스 확산 패턴을 형성하는 것과 관련된다. 이전 부분에서 설명한 바와 같이, 베이스 확산은 인접 또는 비인접일 수 있다.
In
인접/비중첩 디자인 및 비인접/비중첩 베이스의 패턴은 도 2에 기재된다. 비중첩 디자인의 주요 조력자는 베이스 금속이 킬러 션트의 위험 없이 에미터 확산을 이어지도록 하는 진정한 절연 유전체이다. 상술한 바와 같이, 비인접 베이스는, 그것에 한정되지 않지만, 충전율을 얻기 위해 베이스 확산 저항을 감소시키는 것, 전기적 셰이딩을 개선하기 위해 베이스 확산 영역을 감소시키는 것과 같은 다양한 목적을 위해 이용될 수 있다. 베이스 확산 영역의 형성 후, 접촉 홀은 표준 리소그래피 및 에칭 기술을 이용함으로써 또는 레이저 제거에 의해 형성된다. 상기 비인접 패러다임 내에서의 다양한 디자인은 도 3a, 3b 및 3c에 도시된다. 도 3a에 도시된 바와 같이, 에미터 부분 영역은, 전기적 셰이딩의 감소를 통해 베이스 확산 영역의 집전 손실을 감소시키도록 증가된다. 베이스 확산 및 접촉 영역 퍼센트 사이의 피치는 우수한 집전 능력으로 동일한 확산 저항을 얻기 위해 더 최적화될 수 있다. 또는, 디자인은, 전기적 셰이딩을 절충하지 않으면서, 베이스 확산 저항을 더 감소시키기 위해 도 3b 및 3c에 도시된 바와 같이 변경될 수 있다. 이러한 디자인의 실시형태는, 충전율이 높은 베이스 저항으로 제한되고, 전면 전계가 바람직하거나 가능하지 않을 수 있는 박형 단결정 태양 전지에 특히 유용하다.
The patterns of adjacent / non-overlapping designs and non-adjacent / non-overlapping bases are described in FIG. A major contributor to non-overlapping design is the base metal is a truly insulating dielectric that allows emitter diffusion to continue without the risk of a killer. As noted above, the non-adjacent base may be used for various purposes, such as, but not limited to, reducing the base diffusion resistance to obtain a fill rate, reducing the base diffusion area to improve electrical shading. After formation of the base diffusion region, the contact holes are formed by using standard lithography and etching techniques or by laser ablation. Various designs within the non-adjacent paradigms are shown in Figures 3a, 3b and 3c. As shown in FIG. 3A, the emitter sub region is increased to reduce the collector loss of the base diffusion region through reduction of electrical shading. The pitch between the base diffusion and the contact area percent can be further optimized to obtain the same diffusion resistance with good current collecting capability. Alternatively, the design can be modified as shown in Figures 3b and 3c to further reduce the base diffusion resistance without compromising the electrical shading. Embodiments of this design are particularly useful for thin monocrystalline solar cells where the charge rate is limited to a high base resistance and the front electric field may or may not be desirable.
마지막으로, 금속 증착 및 패터닝(또는 패터닝된 금속층의 직접 인쇄 증착)과 관련된 단계 3에서, 몇 가지 방법이 사용될 수 있다. 이는, 상기 유전체층의 상부 상에 금속 스퍼터링 또는 증착(evaporation)과 같은 기술을 포함한다. 그 결과, 증착된 금속은, 피코세컨 기반의 레이저 제거와 같은 기술을 이용하여 베이스 및 에미터 금속을 형성하기 위해 패터닝 및 분리될 수 있다. 또는, 임의의 몇 가지 직접 인쇄 기술, 예컨대 그것에 한정되지 않지만, 스크린 인쇄, 스텐실 인쇄, 마스킹 열 (또는 아크(arc) 또는 플라즈마) 금속 스프레이, 잉크겟 또는 에어로졸 인쇄 후 어닐링 또는 활성 단계는 베이스 및 에미터 금속을 형성하기 위해 사용될 수 있다. 인접 디자인의 경우에, 베이스 및 에미터 피치는, 최적의 태양 전지 집전에 이상적인 에미터 및 베이스 금속에 대칭인 금속 패턴을 제조하는 것과 동일할 수 있다. 다음 설명에서, 비중첩 및 비인접 태양 전지 디자인을 얻기 위한 특정 공정 방법이 설명된다. 상기 방법은 에피택셜 실리콘 리프트 오프 방법을 이용하여 후면 접촉/후면 접합 박형 단결정 실리콘 태양 전지의 맥락에서 설명되지만, 표준 결정 실리콘 웨이퍼 기반의 전지(예컨대 CZ 또는 FZ 웨이퍼를 이용하는 두께 범위가 100 ㎛ 내지 200 ㎛)를 포함하는 임의의 두께의 태양 전지에 사용될 수 있다. 흐름은 아래 표 1에 기재된다.
Finally, in
에미터(일 실시형태에서 p형 보론)에 소망되는 것과 유사한 도펀트 형태를 갖는 박형 도핑된 유전체층은, APCVD, PECVD, 열 확산 (가스 기반의 도펀트원으로부터)을 이용하거나, 직접, 패터닝된, 인쇄 방법, 예컨대 스크린 인쇄, 잉크젯 또는 에어로졸젯 인쇄를 이용하여 기판 상에 증착된다. 도펀트 막의 블랭킷 증착, 후속 증착(post deposition)의 경우에, 유전체 막은 피코세컨 레이저 제거를 이용하여 에칭된다. 에칭 패턴은 실리콘(패터닝된 층으로부터의 에미터 및 후속 유전체 막 증착으로부터의 베이스를 갖는)에서 베이스 및 에미터 영역을 반영하고, 인접 또는 비인접일 수 있다. 높게 도핑된 베이스 확산 영역을 형성하기 위해 도펀트 (인)의 반대 형태로 제2 유전체 막의 증착이 이어진다. 또는, 제2 도펀트층은 직접 인쇄법을 이용하여 증착될 수 있다. 한 단계에서 도펀트의 모든 형태를 활성화시키기 위해 열 어닐링이 이어진다. 이러한 어닐링은 질소 또는 아르곤과 같은 불활성 가스 환경일 수 있고, 단기간에 산소 함유 환경에서 동일한 온도에서 어닐링이 선택적으로 이어질 수 있다. 산소 환경의 목적은, 도펀트가 한번 확산되면, 유전체층을 통해 열 산화물 계면을 형성하는 것이다. 흡수층 베이스 및 에미터 영역과 후속 금속화 연결을 위한 접촉 개방부를 형성하기 위해 다른 피코세컨 레이저 제거가 이어진다. 박형 금속(바람직하게는 알루미늄 또는 알루미늄과 실리콘을 포함하는 합금을 포함함)은 블랭킷 플라즈마 스퍼터링 또는 증착 또는 이온 빔 증착을 이용하여 증착된다. 이는, 그것에 한정되지 않지만, 근적외 파장과 같은 적당한 레이저 파장을 이용하는 피코세컨 레이저 제거를 포함하는 많은 기술을 이용하여 수행될 수 있는 후속 패터닝이 요구된다. 또는, 미리 패터닝된 금속층(예컨대, 적당한 스크린 인쇄 가능한 알루미늄 및/또는 알루미늄-실리콘 합금 페이스트)의 직접 인쇄 또는 스크린 인쇄 (또는 에어로졸 인쇄, 잉크젯 인쇄, 및 스텐실 인쇄)가 적용될 수 있다. 소정의 경우에, 이러한 금속 증착은 이후에 패터닝된 금속층을 경화 및 활성화하기 위해 소결 또는 어닐링될 필요가 있다. 에피택셜 실리콘 리프트 오프법을 이용하는 박형 단결정 실리콘 태양 전지를 포함하는 특정 공정에서, 박형 실리콘층은 텍스처링, 패시베이팅 및 금속화와 같은 남아 있는 전지 공정을 계속하기 위해 제2 영구 캐리어(permanent carrier)와 부착될 수 있다. 상기 공정 흐름의 변화는 아래 표 2에 기재된다. 이 흐름에서, 공정 흐름은 최후 금속화 단계까지 동일하다. 구리 플레이팅 흐름은 PVD 금속층을 분리 및 패터닝하기 위해 레이저(펄스 나노세컨 레이저일 수 있음)를 이용하는 것과 함께 드라이 PVD(예컨대 증착 및/또는 플라즈마 스퍼터링) 기반의 금속 증착으로 대체된다.
A thin doped dielectric layer having a dopant morphology similar to that desired for the emitter (p-type boron in one embodiment) can be formed using APCVD, PECVD, thermal diffusion (from a gas-based dopant source) Methods, such as screen printing, ink jet or aerosol jet printing. In the case of blanket deposition of the dopant film, followed by post deposition, the dielectric film is etched using picocecan laser ablation. The etch pattern reflects the base and emitter regions in silicon (with emitter from the patterned layer and base from subsequent dielectric film deposition), and may be adjacent or non-adjacent. Followed by the deposition of the second dielectric film in the opposite form of the dopant (phosphorous) to form a highly doped base diffusion region. Alternatively, the second dopant layer can be deposited using direct printing. Thermal annealing is followed to activate all types of dopants in one step. Such annealing can be an inert gas environment, such as nitrogen or argon, and optionally annealing at the same temperature in an oxygen containing environment in a short period of time. The purpose of the oxygen environment is to form a thermal oxide interface through the dielectric layer once the dopant has diffused. Another picosecon laser removal is followed to form the contact openings for subsequent metallization connections with the absorbent layer base and emitter areas. A thin metal (preferably comprising aluminum or an alloy comprising aluminum and silicon) is deposited using blanket plasma sputtering or deposition or ion beam deposition. This requires subsequent patterning that can be performed using a number of techniques including, but not limited to, pico-second laser ablation using an appropriate laser wavelength, such as near-infrared wavelength. Alternatively, direct printing or screen printing (or aerosol printing, ink jet printing, and stencil printing) of a pre-patterned metal layer (such as a suitable screen printable aluminum and / or aluminum-silicon alloy paste) may be applied. In some cases, such metal deposition may require subsequent sintering or annealing to cure and activate the patterned metal layer. In a particular process involving a thin monocrystalline silicon solar cell using the epitaxial silicon lift-off method, the thin silicon layer is subjected to a second permanent carrier to continue the remaining cell process, such as texturing, passivating and metallization, As shown in FIG. The changes in the process flow are described in Table 2 below. In this flow, the process flow is the same up to the last metallization step. The copper plating flow is replaced by a dry PVD (e.g., deposition and / or plasma sputtering) based metal deposition with the use of a laser (which may be a pulsed nanosecond laser) to separate and pattern the PVD metal layer.
또 다른 공정 흐름은, 이하 표 3에 나타내는 박형 웨이퍼 기반의 태양 전지를 위한 상기 흐름의 변경이다. 여기서, 에피택셜 실리콘 성장 대신에, 표준 CZ 웨이퍼는 초고효율 태양 전지를 제조하기 위해 얇아질 수 있다. 다공성 실리콘, 에피택시 및 분리 단계가 없고, 대신 이들 단계는 웨이퍼까지 얇아지도록 라미네이팅 후 에치백 단계(etchback step) 및 절단시 생성된 손상을 제거하는 단계(a saw damage removal step)로 대체된다.
Another process flow is a modification of the flow for a thin wafer based solar cell shown in Table 3 below. Here, instead of epitaxial silicon growth, standard CZ wafers can be thinned to produce ultra-high efficiency solar cells. There is no porous silicon, epitaxy and separation step, but instead these steps are replaced by a saw damage removal step after laminating to etchback step and truncation to thin to wafer.
마지막으로, 웨트 또는 드라이 공정을 이용함으로써 인접 및 비인접(SIS) 구조체에 피코세컨 (또는 펨토세컨)을 이용함으로써 생성되는 레이저 손상을 제거하는 것도 가능하다. 레이저 손상을 감소/제거하기 위한 건조 방법은, 레이저 접촉을 개방한 후 레이저 어닐링을 하는 것이다. 이는 나노세컨 레이저를 이용하여 행해질 수 있다. 레이저 손상을 제거하기 위한 다른 방법은, 하드 마스크(일반적으로 a-Si)를 사용, 하드 마스크를 패터닝, 하드 마스크를 이용하여 산화물을 웨트 에칭하는 것이다. 피코세컨 레이저의 이러한 방법은 실리콘을 "참조(see)'하지 않는다.
Finally, it is also possible to eliminate laser damage generated by using picocecen (or femtosecond) in adjacent and non-adjacent (SIS) structures by using a wet or dry process. A drying method for reducing / eliminating laser damage is to perform laser annealing after opening the laser contact. This can be done using a nanosecond laser. Another way to eliminate laser damage is to wet etch the oxide using a hard mask (typically a-Si), patterning the hard mask, and using a hard mask. This method of pico-second laser does not "see" silicon.
레이저-유도된 제거 손상의 레이저 어닐링. 투명 패시베이션층의 레이저 제거는 실리콘 기판에서 적어도 일부 레이저 유도된 손상을 일으킨다. 실리콘 산화물 및 알루미늄 산화물과 같은 패시베이션층이 UV (355 nm)까지 낮아지는 파장에 투명하기 때문에, 투명층의 제거는 그 아래에 있는 실리콘의 용융 및 증착에 의해 일어난다. 초단 펄스 길이 및 UV 파장의 이용이 영향을 받는 실리콘의 깊이를 최소화하지만, 일부 손상은 여전히 존재한다. 도 5는 이들 영역 내에 중앙에 위치된 접촉을 갖는 분산된 선택적 에미터 및 베이스 개방부의 대표적인 패턴이다. 도 6a 및 6b는 각각 선택적 에미터 및 선택적 베이스 개방부, 및 이들 개방부 내에 접촉을 나타내는 SEM 현미경 사진이다. 이들 제거 스팟은 10 피코세컨 펄스 길이 및 UV 파장의 레이저를 이용하여 제조된다. 여전히 일부 표면 손상이 보일 수 있다.
Laser annealing of laser - induced removal damage . Laser removal of the transparent passivation layer causes at least some laser induced damage in the silicon substrate. Since the passivation layer, such as silicon oxide and aluminum oxide, is transparent to wavelengths down to UV (355 nm), removal of the transparent layer is caused by melting and deposition of the underlying silicon. The use of a short pulse length and UV wavelength minimizes the depth of the affected silicon, but some damage still exists. Figure 5 is an exemplary pattern of dispersed selective emitter and base openings having centrally located contacts in these regions. Figures 6A and 6B are SEM micrographs showing selective emitter and selective base openings, respectively, and contact within these openings. These removal spots are fabricated using a laser of 10 picosecond pulse length and UV wavelength. Still some surface damage can be seen.
여기에 제거 공정 동안 일어나는 손상을 감소 또는 제거하기 위해 제거된 영역의 어닐링이 개시된다(As disclosed herein, the annealing of the ablated region to reduce or eliminate the damage that occurs during the ablation process). 펄스 레이저 제거가 완료된 후, 제거된 영역은, 손상을 어닐링하는 다른 적당한 펄스 레이저 빔을 이용하여 어닐링된다. 분산된 선택적 에미터 및 베이스 개방부에서, 각각의 제거 스팟은 어닐링 레이저로부터 동시에 발생된 레이저 트리거링(synchronized laser triggering)을 이용하여 어닐링된다. 어닐링에서, 적당한 레이저는 일반적으로 긴 나노세컨 범위, 예컨대 약 10 내지 500 나노세컨 범위, 및 파장 532 nm에서의 펄스 길이를 갖는다. 그러나, 매우 더 짧은 또는 더 긴 펄스 길이 및 다른 파장을 갖는 다른 레이저는 어닐링 할 제거 레이저 손상의 범위에 따라 다르게 사용될 수 있다. 도 7a 및 7b는 선택적 에미터(SE) 및 선택적 베이스(SB) 제거 시 손상된 실리콘의 스팟 어닐링에 의한 스팟을 개략적으로 도시하고, 도 7c 및 7d는 레이저 어닐링을 이용하여 접촉 제거 영역에서 레이저 손상의 스팟 어닐링에 의한 유사한 스팟을 도시한다. 대응하는 광학 현미경 사진은 도 8a 및 8b에 도시된다. 도 8a는 레이저 어닐링 전 레이저 제거 스팟을 도시하지만, 도 8b는 레이저 어닐링 후 스팟을 도시한다. 레이저 어닐링에 의한 제거 스팟의 레이저 손상의 제거를 명백히 볼 수 있다.
Herein, annealing of the removed region is initiated to reduce or eliminate damage occurring during the removal process (see, for example, US Pat. After the pulsed laser removal is complete, the removed area is annealed using another suitable pulsed laser beam to anneal the damage. At the dispersed selective emitter and base openings, each removed spot is annealed using synchronized laser triggering from an annealing laser. In annealing, suitable lasers typically have a long nanosecond range, such as a range of about 10 to 500 nanoseconds, and a pulse length at a wavelength of 532 nm. However, other lasers with much shorter or longer pulse lengths and different wavelengths may be used differently depending on the extent of the removed laser damage to be annealed. Figures 7a and 7b schematically illustrate spots by spot annealing of damaged silicon in the removal of the optional emitter SE and selective base SB and Figures 7c and 7d illustrate the spots by laser annealing of the laser damage Showing similar spots by spot annealing. Corresponding optical micrographs are shown in Figures 8A and 8B. Figure 8a shows the laser ablation spot before laser annealing, while Figure 8b shows the spot after laser annealing. The removal of laser damage of the removed spot by laser annealing can be clearly seen.
도 9는 레이저 어닐링 동안 얻어지는 개선된 효율적 소수 캐리어 수명 (MCL)을 도시한다; 레이저 제거에 의해 패터닝된 웨이퍼의 반은 레이저 어닐링 처리를 받지 않은 나머지 반과 비교된다.
Figure 9 shows the improved effective minority carrier lifetime (MCL) obtained during laser annealing; Half of the wafers patterned by laser ablation are compared to the other half that has not undergone laser annealing.
하나의 도식에서, 제거된 영역의 레이저 어닐링은 제거된 영역을 커버하는 적어도 하나의 도핑된 산화물층으로 수행된다. 이러한 경우에, 레이저 어닐링 동안 실리콘 상의 용융은 각각 오버라잉(overlying) BSG 및 PSG 막으로부터 p형(보론, 예컨대) 및 n형 도펀트 (인, 예컨대)의 용융 도입(melt incorporation) 또는 흡수를 일으킨다. 이는, 표면의 부근에 고농도의 이들 도펀트 이외에, 로 어닐링에 의해 드라이빙되고, 상대적으로 고정된 도펀트원으로부터 확산된 에러 기능 프로파일(a diffused error function profile)을 갖는 도펀트를 제공한다. 이는 실리콘 표면에서 감소된 캐리어 흡수를 일으켜 전지 효율을 개선하는 이들 도펀트 접합의 하이-로우 접합(high-low junction)을 일으킨다.
In one scheme, laser annealing of the removed region is performed with at least one doped oxide layer covering the removed region. In this case, melting on the silicon during laser annealing causes melt incorporation or absorption of p-type (boron, for example) and n-type dopants (phosphorus, for example), respectively, from the overlying BSG and PSG film. This provides a dopant with a diffused error function profile driven by low annealing and relatively fixed dopant sources, in addition to these dopants at high concentrations in the vicinity of the surface. This results in a high-low junction of these dopant junctions which results in reduced carrier absorption at the silicon surface to improve cell efficiency.
매우 비용 효율적인 적합한 레이저 장치 형태는 다른 스테이션에서 평행한 가공을 제공하는 다중-스테이션 플랫폼(multi-station platform)이다. 도 10은 4가지 스테이션을 갖는 툴의 형태를 도시한다. 웨이퍼는, 제거/어닐링 공정의 다양한 단계가 수행되는, 하나의 척에서 다른 하나의 척으로 회전된다. 도 10에 도시된 바와 같이, 웨이퍼는, 레이저 제거 패터닝 및 얼라이닝 레이저 어닐링의 정확성의 기준 검출을 위한 스테이션 2로 이동되는 스테이션 1에 로딩된다. 레이저 제거는 스테이션 3에서 수행된 후, 스테이션 4에서 어닐링된다. 이들 도식은 다양한 척 상에서 평행한 가공을 제공하고, 스루풋(throughput)은 이러한 시퀀스에서 가장 느린 공정에 의해 제어된다는 것에 주의해야 한다. 스루풋을 개선하기 위해, 척 상에서 웨이퍼의 수는, 다중 웨이퍼 용량까지 레이저 제거 및 레이저 어닐링의 동시 증가와 함께 증가될 수 있다. 도 10b는 척 당 웨이퍼를 나타낸다.
A very cost-effective form of a suitable laser device is a multi-station platform that provides parallel processing at other stations. Figure 10 shows the form of a tool with four stations. The wafer is rotated from one chuck to the other, where various stages of the removal / annealing process are performed. As shown in FIG. 10, the wafer is loaded into
레이저 제거 손상을 방지하기 위한 제거 마스크의 적용. 마스크 물질의 박층이 레이저 손상을 방지하기 위해 제거 동안 레이저 빔을 흡수하도록 사용되는 도식이 여기에 개시된다. 이렇게 개방되는(마스크 물질이 제거되는) 영역은 그 아래에 있는 유전체층을 웨트 에칭함으로써 실리콘까지 더 개방될 것이다. 효과로, 이 도식에서, 마스크의 박층은 우선 제거 레이저를 이용하여 패터닝되고, 패턴은 개방부에서 유전체의 웨트 에칭에 의해 실리콘으로 이동된다. 실리콘 기판에 다다르는 레이저 빔의 강도는 낮기 때문에, 레이저 손상은 없고, 실리콘 소수 캐리어 수명(MCT)은 영향을 받지 않는다. 유전체를 패터닝하는데 사용되는 웨트 에칭에 내성이 있는 임의의 비도전성 막은 마스크로서 사용될 수 있다.
Application of a removal mask to prevent laser ablation damage . A schematic wherein a thin layer of mask material is used to absorb the laser beam during removal to prevent laser damage is disclosed herein. This open area (where the mask material is removed) will be further opened up to silicon by wet etching the underlying dielectric layer. Effectively, in this scheme, the thin layer of the mask is first patterned using a removal laser, and the pattern is transferred to the silicon by wet etch of the dielectric at the openings. Since the intensity of the laser beam reaching the silicon substrate is low, there is no laser damage and the silicon minority carrier lifetime (MCT) is not affected. Any non-conductive film that is resistant to wet etching used to pattern the dielectric can be used as a mask.
도 11a 내지 11i는, 비정질 실리콘(α-Si)의 박층이 레이저 제거를 위한 패터닝 마스크로서 사용되는, 공정 단계에서 태양 전지 구조를 개략적으로 설명한다.
Figures 11A through 11I schematically illustrate a solar cell structure in a process step, in which a thin layer of amorphous silicon (? -Si) is used as a patterning mask for laser ablation.
도 12는 웨이퍼의 소수 캐리어 수명 맵을 도시하고, 상부의 반은 제거 마스크 도식을 사용하지 않지만, 하부의 반은 α-Si 마스크 도식이 사용된다. 웨이퍼의 하부의 반에서는 수명 열화가 보이지 않았다.
Figure 12 shows the minority carrier lifetime map of the wafer, the upper half does not use the removal mask scheme, but the lower half uses the alpha -Si mask scheme. No degradation in service life was observed in the lower half of the wafer.
개시된 주제는 다중층 후측 금속화를 이용하는 고효율 후면 접촉 후면 접합 태양 전지의 형성이 직접적으로 적용될 수 있다. 전면 접촉 태양 전지와 비교하면, 모든 후면 접합, 후면 접촉 태양 전지는 전지의 후측 상에 위치되는 모든 금속화(베이스 및 에미터 금속화 및 부스바)를 가지고, 전지의 전면/태양이 비치는 면 상에 금속 러너(metal runner)에 기인하여 태양광 셰이딩을 제거할 수 있다(종래의 전면 접촉 태양 전지의 경우에 에미터 금속 핑거 및 부스바의 광학 셰이딩 손실). 또한, 광학 셰이딩 손실을 제거하기 위해 동일한 측(태양광이 비치는 측의 반대쪽) 상에 전지의 금속화(베이스 및 에미터 접촉)가 형성될 수 있지만, 베이스 및 에미터 전극이 동일한 측 상에 접촉해야 하기 때문에, 일부 후면 접촉 디자인에서 전지 금속화 복합성은 증가될 수 있다(그러나, 일부 예에서 동일한 측의 베이스 및 에미터 접촉은 모듈 레벨에서 태양 전지 상호 접촉을 단순화할 수 있다).
The disclosed subject matter can be applied directly to the formation of a high efficiency rear-facing rear-junction solar cell using multilayer rear metallization. Compared to front-contact solar cells, all rear-facing, rear-facing solar cells have all metallization (base and emitter metallization and bus bars) located on the rear side of the cell, Due to the metal runner on the emitter metal fingers and the bus bar's optical shading losses in the case of conventional front contact solar cells. Also, metallization of the cell (base and emitter contact) may be formed on the same side (opposite the sunlight side) to eliminate optical shading losses, but the base and emitter electrodes may be in contact on the same side , The battery metallization complexity may be increased in some rear contact designs (however, in some instances the base and emitter contacts on the same side may simplify solar cell interconnections at the module level).
일부 예에서, 높은 금속 패턴 정확도를 요구하는 맞물려진 금속화 도식이 사용될 수 있다. 또한, 금속화 패턴 기하학은 전지 효율을 증가시키기 위해 점점 더 작게 형성될 수 있기 때문에, 금속화층의 요구되는 두께는-예컨대 125 mm x 125 mm 내지 156 mm x 156 mm 치수의 태양 전지 상에서 구리 또는 알루미늄과 같은 고도전성 금속화층에서 30 내지 60 미크론으로 현저히 증가시킬 수 있다.
In some instances, a meshing metallization scheme that requires high metal pattern accuracy can be used. In addition, since the metallization pattern geometry can be made smaller and smaller to increase the cell efficiency, the required thickness of the metallization layer can be reduced to a desired value, for example, copper or aluminum on a solar cell of 125 mm x 125 mm to 156 mm x 156 mm dimensions Lt; RTI ID = 0.0 > 30-60 < / RTI > microns.
또한, 요구되는 금속화 두께를 감소시키기 위해서, 전지 금속화는 2개의 금속층/레벨로 나뉠 수 있고, 백플레인 물질(예컨대 폴리머 시트)은 더 두껍고 더 높은-도전성 제2 금속화 레벨로부터 유도된 스트레스를 감소시키는 것을 돕기 위해 2개의 금속화층 사이에 형성될 수 있다. 즉, 백플레인 물질은 2개의 금속화층으로 분리되고, 대면적의 후면 접촉 태양 전지에 스케일링을 시키는 태양 전지 기판에 구조적 지지체를 제공한다. 따라서, 각각의 층-제1금속화층, 백플레인 물질 및 제2금속화층은 비용 및 성능을 위해 따로 최적화될 수 있다. 또한, 일부 이중-레벨 금속화 실시형태에서, 2개의 금속 레벨은, 제1(온-셀(on-cell)) 금속 레벨보다 더 적고 거친 핑거를 갖는 제2(마지막) 금속 레벨을 가지고 서로에 직각으로 패터닝된다.
In addition, to reduce the required metallization thickness, the battery metallization can be divided into two metal layers / levels, and the backplane material (e.g., polymer sheet) is stressed to a greater thickness and a higher- And may be formed between two metallization layers to help reduce the thickness of the metal layer. That is, the backplane material is separated into two metallization layers and provides a structural support to the solar cell substrate that scales the large area back-contacting solar cell. Thus, each of the layer-first metallization layer, the backplane material and the second metallization layer can be optimized separately for cost and performance. Also, in some dual-level metallization embodiments, the two metal levels have a second (last) metal level with fewer and rougher fingers than the first (on-cell) Patterned at right angles.
또한, 이하 예시적인 후면 접합 후면 접촉 태양 전지 디자인 및 여기에 기재되는 제조 공정은 전기 절연 및 기계적으로 지지되는 백플레인층으로 분리되는 금속화의 2개 레벨(이중층 금속화)을 이용할 수 있고, 개시된 주제는, 금속화 스택(예컨대 Al/NiV/Sn의 제1 레벨 금속화층)을 포함하는 다중-레벨 금속화 패턴 및 금속화층을 포함하는 드릴링 종점(end-point) 검출을 통해 리얼 타임 인시투(in-situ) 공정 레이저를 필요로 하는 임의의 제조 실시형태에 적용 가능할 수 있다. 일부 예에서, 백플레인 및 금속화층의 임의의 조합은 영구적 구조 지지체/강화재(reinforcement)로 작용할 수 있고, 태양 전지 제조 비용을 추가 또는 태양 전지 전력을 현저히 절충하지 않고 고효율 박형 결정 실리콘 태양 전지용 임배딩된 고도전성(알루미늄 및/또는 구리) 인터커넥트를 제공한다. 고효율 태양 전지, 특히 50 미크론 미만 두께의 실리콘 기판을 기반으로 하는 박막 결정 실리콘 태양 전지를 제조하기 위한 도식을 이용하는 레이저 공정이 여기에 제공된다.
In addition, the exemplary back-joining back-contacting solar cell design and fabrication process described herein can utilize two levels of metallization (double layer metallization) that are separated by an electrically insulating and mechanically supported backplane layer, Point metallization layer comprising a metallization layer and a multi-level metallization pattern comprising a metallization stack (e.g., a first level metallization layer of Al / NiV / Sn) -situ < / RTI > process lasers. In some instances, any combination of backplane and metallization layers can serve as a permanent structure support / reinforcement and can be fabricated without the need to add solar cell manufacturing costs or significantly compromise solar cell power, (Aluminum and / or copper) interconnect. A laser process utilizing a scheme for manufacturing thin film crystalline silicon solar cells based on high efficiency solar cells, particularly silicon substrates less than 50 microns thick, is provided herein.
일부 예에서, 비중첩 기반의 영역 디자인 및 여기에 개시된 방법은, 통용되는 후면 접촉 후면 접합 태양 전지 구조 및 제조 공정과 통합 및 적용될 수 있다. 도 13a는, 예컨대 비중첩 베이스 영역을 이용할 수 있는 후면 접촉 후면 접합 태양 전지의 형성을 위한 일반적인 공정 흐름이다. 구체적으로 도 13a는 저비용, 고효율, 후면 접합/후면 접촉 단결정 전지를 형성하기 위해 종래의 제조 단계를 제거하고, 실리콘 사용을 실질적으로 저감하는 박형 에피택셜 실리콘 리프트 오프 가공을 이용하는 시험된 박형-결정-실리콘 태양 전지 제조 공정의 주요 가공을 강조한 일반적인 공정 흐름이다. 도 13a의 공정 흐름은 비중첩 베이스 영역 디자인 및 여기에 개시된 형성 방법을 이용 및 통합할 수 있는 다공성 실리콘의 분리층 상의 재사용 가능한 템플레이트 및 에피택셜 실리콘 증착을 이용하여 형성된 스마트 전지 및 스마트 모듈 디자인용 라미네이팅된 백플레인을 갖는 태양 전지의 제조를 도시한다.
In some examples, the non-overlapping based area design and the methods disclosed herein may be integrated and applied with conventional back contact rear junction solar cell structures and fabrication processes. 13A is a general process flow for forming a back contact rear junction solar cell that can utilize, for example, a non-overlapping base region. Specifically, FIG. 13A illustrates a tested thin-crystal-silicon-silicon-on-silicon (SOI) device using a thin epitaxial silicon lift-off process that eliminates conventional fabrication steps and substantially reduces silicon use to form a low cost, high efficiency, It is a general process flow emphasizing the main processing of silicon solar cell manufacturing process. The process flow of FIG. 13A includes a smart cell formed using reusable templates and epitaxial silicon deposition on a separate layer of porous silicon that can utilize and integrate the non-overlapping base region design and the forming methods disclosed herein, RTI ID = 0.0 > backplane < / RTI >
도 13a에 도시된 공정은, 다공성 실리콘의 박형 희생층이 형성된 것(예컨대, 전류의 존재 하에 HF/IPA 웨트 화학에서 표면 변형 공정을 통해 전기 화학 에칭 공정에 의해) 상에, 일반적으로 p형 단결정 실리콘 웨이퍼로 제조된 재사용 가능한 실리콘 템플레이트로 시작한다. 시작 물질 또는 재사용 가능한 템플레이트는, 예컨대 FZ, CZ, MCZ (마그네틱 안정화된 CZ)와 같은 결정 성장 방법을 이용하여 형성된 단일 결정 실리콘 웨이퍼일 수 있고, 이러한 실리콘 웨이퍼 상에 성장된 에피택셜층을 더 포함할 수 있다. 반도체 도핑 형태는 가장 일반적으로 사각형일 수 있지만, p 또는 n 및 웨이퍼형일 수 있고, 쿼시-스퀘어(quasi-square) 또는 라운드와 같은 임의의 기하학 또는 비기하학적인 형태일 수 있다.
The process shown in Fig. 13A is performed by forming a thin sacrificial layer of porous silicon (for example, by an electrochemical etching process through a surface modification process in HF / IPA wet chemistry in the presence of an electric current) Start with reusable silicon templates made from silicon wafers. The starting material or reusable template may be a single crystalline silicon wafer formed using a crystal growth method, such as FZ, CZ, MCZ (Magnetic Stabilized CZ), and further includes an epitaxial layer grown on such a silicon wafer can do. The semiconductor doping form may be the most generally rectangular, but may be p or n and wafer type, and may be any geometric or non-geometric form, such as quasi-square or round.
이후 분리/리프트 오프층 및 고품질 에피택셜 시드층(seed layer)으로 작용하는 희생 다공성 실리콘층의 형성 시에, 에피택셜 성장이라고도 하는, 인시투 도핑된(in-situ-doped) 단결정 실리콘의 박층(예컨대 층 두께가 몇 미크론 내지 약 70 미크론의 범위, 또는 두께 약 50 미크론 미만)이 형성된다. 인시투 도핑된 단결정 실리콘층은, 예컨대 트리클로로실란(trichlorosilane) 또는 TCS 및 수소와 같은 실리콘 가스를 포함하는 주변에서 화학 기상 증착 또는 CVD 공정을 이용하여 상압 에피택시에 의해 형성될 수 있다.
In the formation of a sacrificial porous silicon layer which then acts as a separation / lift-off layer and a high-quality epitaxial seed layer, a thin layer of in-situ-doped single crystal silicon (also referred to as epitaxial growth) Such as a layer thickness ranging from a few microns to about 70 microns, or a thickness less than about 50 microns). The in-situ doped monocrystalline silicon layer may be formed by atmospheric pressure epitaxy using a chemical vapor deposition or CVD process, for example, in a circumference comprising trichlorosilane or a silicon gas such as TCS and hydrogen.
백플레인 라미네이팅 전에, 태양 전지 베이스 및 에미터 접촉 금속화 패턴은, 예컨대 스크린 인쇄 또는 스퍼터링된(PVD) 또는 증착된 알루미늄(또는 알루미늄 실리콘 합금 또는 Al/NiV/Sn 스택) 물질층의 박층을 이용하여 전지 후측 상에 직접 형성된다. 금속화의 제1층(여기서 M1이라고도 함)은, 태양 전지 접촉 금속화 패턴, 예컨대 IBC 전지의 베이스 및 에미터 영역을 정의하는 파인-피치 맞물려진 후면 접촉(IBC) 컨덕터 핑거로 정의된다. M1층은 태양 전지 전류 및 전압을 추출하고, M1 후 형성된 더 높은 도전성의 태양 전지 금속화의 층/제2레벨(여기서 M2라고도 함)으로 태양 전지 전기 전력을 이동시킨다.
Prior to backplane laminating, the solar cell base and emitter contact metallization patterns are formed using thin layers of a layer of material, such as screen printed or sputtered (PVD) or deposited aluminum (or aluminum silicon alloy or Al / NiV / Sn stack) And is directly formed on the rear side. The first layer of metallization (also referred to as M1) is defined as a fine-pitch interfaced back-contact (IBC) conductor finger that defines the solar cell contact metallization pattern, e.g., the base and emitter regions of the IBC cell. The M1 layer extracts the solar cell current and voltage and moves the solar cell electrical power to a layer / second level of solar cell metallization of higher conductivity formed after M1 (here also referred to as M2).
대부분의 태양 전지 가공 단계가 완료된 후, 초저비용 백플레인층은 태양 전지의 고도전성 전지 금속화를 지지하기 위해서도, 영구 전지 지지체 및 강화재의 박형 에피9epi)층에 결합될 수 있다. 백플레인 물질은 박형(예컨대 두께가 약 50 내지 250 미크론의 범위, 일부 예에서 50 내지 150 미크론의 범위), 유연한, 전기 절연 폴리머 물질 시트, 예컨대 전지 공정 통합 및 신뢰성 요건을 만족하는 인쇄 회로판에 일반적으로 사용되는 저렴한 프리프레그(prepreg) 물질로 제조될 수 있다. 거의 가공된 후면 접촉, 후면 접합 백플레인 강화 대면적(예컨대 적어도 125 mm × 125 mm, 156 mm × 156 mm 또는 그 이상의 태양 전지 면적) 태양 전지는 기계적으로 약한 희생 다공성 실리콘층 (예컨대 기계적 분리 MR 공정을 통해)을 따라 템플레이트로부터 분리 및 리프트 오프되지만, 템플레이트는 태양 전지 제조 비용을 더 최소화하기 위해 여러 번 재사용될 수 있다. 최종 전지 가공은 템플레이트로부터 분리된 후 노출되는 태양 전지의 태양이 비치는 측 상에 수행될 수 있다. 태양이 비치는 측 가공은, 예컨대 전측 텍스처링 및 패시베이팅 및 반사 방지 코팅 증착 공정을 완료하는 것을 포함할 수 있다.
After most of the solar cell fabrication steps have been completed, the ultra low cost backplane layer can be bonded to the thin epitaxial layer of the permanent cell support and reinforcement to support the high-voltage battery metallization of the solar cell. Backplane materials are typically used in printed circuit boards that are thin (e.g., ranging in thickness from about 50 to 250 microns, and in some instances in the range of 50 to 150 microns), flexible, electrically insulated polymeric material sheets, such as battery circuit process integration and reliability requirements May be made of an inexpensive prepreg material used. (Eg, at least 125 mm × 125 mm, 156 mm × 156 mm or more solar cell area) solar cells can be fabricated from a mechanically weak sacrificial porous silicon layer (eg, a mechanical isolation MR process) , The template can be reused many times to further minimize the cost of manufacturing the solar cell. The final cell processing may be performed on the sun-exposed side of the solar cell exposed after being separated from the template. The sun side processing can include, for example, completing front side texturing and passivating and anti-reflective coating deposition processes.
도 13a에 설명된 흐름을 참조하여 기재된 바와 같이, 백플레인의 형성(M1 층 상에서 또는 내에서 및 주변에서), 기계적으로 약한 희생 다공성 실리콘층을 따라 템플레이트로부터 백플레인-지지된 태양 전지의 후속 분리, 및 전측 텍스처링 및 패시베이션 공정의 완료 후, 더 높은 도전성 M2층은 백플레인 상에 형성된다. 비아홀(일부 예에서 수백 또는 수천의 비아홀)은 백플레인으로 드릴링되고(예컨대 레이저 드릴링에 의해), 직경이 약 50 내지 500 미크론의 범위일 수 있다. 이들 비아홀은 이들 비아홀에 형성된 도전성 플러그를 통해 패터닝된 M2와 M1층 사이에 이어지는 전기 연결을 위해 M1의 미리-특정화된 영역 상에 랜딩된다. 비아홀 충전 및 도전성 플러그 형성에과 함께 또는 이어서, 패터닝된 더 높은 도전성 금속화층 M2가 형성된다(예컨대 스퍼터링, 플레이팅, 증착 또는 이들의 조합에 의해-알루미늄, Al/NIV, Al/NiV/Sn 또는 구리를 포함하는 M2 물질을 이용하여). M1 상에 파인 피치 IBC 핑거를 갖는 맞물려진 후면 접촉 (IBC) 태양 전지에서, 패터닝된 M2층은 M1에 직각으로 디자인될 수 있다-즉 직각 또는 테이퍼링된(tapered) M2 핑거는 M1 핑거에 필수적으로 직각이다. 이러한 직각 변형 때문에, M2 층은 M1층보다 더 적은 핑거를 가질 수 있다(예컨대 약 10 내지 50 더 작은 M2 핑거의 요인(factor)에 의해). 그 결과, M2 층은 M1 층보다 더 넓은 IBC 핑거를 갖는 매우 거친 패턴으로 형성될 수 있다. 태양 전지 부스바는 M2 층 상에 위치될 수 있고, 온-셀 부스바(on-cell busbar)와 관련된 전기적 셰이딩 손실을 제거하기 위해, M1 층(즉 부스바 없는 M1) 상에 없을 수 있다. 베이스 및 에미터 상호 접촉(interconnection) 및 부스바는 태양 전지의 후측 백플레인 상에 M2 층 상에 위치될 수 있고, 전기 접근(electrical access)은 태양 전지의 후측으로부터 백플레인 상에 태양 전지의 베이스 및 에미터 터미널에 제공될 수 있다.
The subsequent separation of the backplane-supported solar cell from the template along the mechanically weak sacrificial porous silicon layer, as described with reference to the flow described in Figure 13A, and the formation of a backplane (on or within the M1 layer) After completion of the front side texturing and passivation process, a higher conductive M2 layer is formed on the backplane. The via holes (in some instances, hundreds or thousands of via holes) can be drilled into the backplane (e.g., by laser drilling) and range in diameter from about 50 to 500 microns. These via holes are landed on the pre-specified areas of M1 for subsequent electrical connection between the M2 and M1 layers patterned through the conductive plugs formed in these via holes. Al / NIV, Al / NiV / Sn, or copper (e.g., by sputtering, plating, deposition, or a combination thereof) Lt; / RTI > material). In meshed back-contact (IBC) solar cells with fine pitch IBC fingers on M1, the patterned M2 layer can be designed at a right angle to M1 - that is, a right-angled or tapered M2 finger is essential for the M1 finger Right angle. Because of this orthogonal transformation, the M2 layer may have fewer fingers than the M1 layer (e.g., by about a factor of about 10 to 50 smaller M2 finger). As a result, the M2 layer can be formed in a very coarse pattern with IBC fingers wider than the M1 layer. The solar cell busbar may be located on the M2 layer and may not be on the M1 layer (i.e. M1 without busbars) to eliminate electrical shading losses associated with the on-cell busbar. The base and emitter interconnection and the bus bar may be located on the M2 layer on the back side of the solar cell and the electrical access may be from the back side of the solar cell to the base of the solar cell on the backplane, Terminal terminal.
M1과 M2 사이에 형성된 백플레인 물질은, 이러한 박형 실리콘층 상에 과도하게 열적으로 유도된 스트레스를 일으키는 것을 피하기 위해 충분히 낮은 열팽창계수(CTE)를 갖는 폴리머 물질의 박형 시트일 수 있다. 또한, 백플레인 물질은 백앤드 전지 제조 공정의 공정 통합 요건, 특히 전지 전측의 웨트 텍스처링 동안 화학 내성, 전측 패시베이팅 및 ARC층의 PECVD 증착 동안 열 안정성을 충족시켜야 한다. 또한, 전기 절연 백플레인 물질은 모듈-레벨 라미네이션 공정 및 장기간 신뢰성 요건을 충족시켜야 한다. 각종 적당한 폴리머(예컨대 플라스틱, 플루오로폴리머, 프리프레그, 등) 및 적당한 비폴리머 물질(예컨대 유리, 세라믹, 등)은 백플레인 물질로 사용될 수 있고, 백플레인 물질의 선택은 그것에 한정되지 않지만, 비용, 공정 통합의 용이성, 신뢰성, 유연성 등을 포함하는 많은 고려 사항에 따라 달라진다.
The backplane material formed between M1 and M2 may be a thin sheet of polymer material having a coefficient of thermal expansion (CTE) that is sufficiently low to avoid causing excessive thermally induced stress on such a thin silicon layer. In addition, the backplane material must meet the process integration requirements of the back-end cell manufacturing process, especially chemical resistance during wet texturing of the front side of the cell, front side passivation and thermal stability during PECVD deposition of the ARC layer. In addition, the electrically insulated backplane material must meet the module-level lamination process and long-term reliability requirements. Various suitable polymers (e.g., plastics, fluoropolymers, prepregs, etc.) and suitable nonpolymer materials (such as glass, ceramics, etc.) can be used as backplane materials and the choice of backplane material is not limited to this, Ease of integration, reliability, flexibility, and so on.
백플레인 물질에 적당한 물질의 선택은 프리프레그이다. 프리프레그 시트는 인쇄 회로판의 빌딩 블럭으로 사용되고, 수지 및 CTE-감소 섬유 또는 입자의 조합으로부터 제조될 수 있다. 백플레인 물질은, 적어도 180 ℃까지(또는 적어도 280 ℃만큼 높은)의 온도에서 열적으로 안정하고, 텍스처링 화학 물질에 상대적으로 화학적으로 내성이 있는, 저렴하고, 낮은 CTE(일반적으로 CTE <10 ppm/ ℃, 또는 CTE <5 ppm/ ℃), 박형(예컨대 50 내지 250 미크론, 더욱 특히 약 50 내지 150 미크론의 범위) 프리프레그 시트일 수 있다. 프리프레그 시트는 진공 라미네이터를 이용하여 여전히 템플레이트 상이면서(전지의 리프트 오프 공정 전) 태양 전지 후측에 부착될 수 있다. 열 및 압력을 적용할 때, 박형 프리프레그 시트는 가공된 태양 전지의 후측에 영구적으로 라미네이팅 또는 부착된다. 그 후, 리프트 오프 분리 경계는, 예컨대 펄스 레이저 스크라이빙 툴(scribing tool)을 이용함으로써 태양 전지(템플레이트 에지(edges) 근처)의 주변을 둘러싸도록 정의되고, 백플레인-라미네이팅된 태양 전지는 기계적 분리 또는 리프트 오프 공정을 이용하여 재사용 가능한 템플레이트로부터 분리된다. 이후 공정 단계는 이하를 포함할 수 있다: (i) 태양 전지의 태양이 비치는 측 상에 텍스처링 및 패시베이션 공정의 완료, (ii) 전지 후측 상에 태양 전지의 고도전성 금속화의 완료(태양 전지 백플레인의 일부를 포함할 수 있음). 에미터 및 베이스 극성을 포함하는 고도전성 금속화 M2 층(예컨대 알루미늄, 구리 또는 은을 포함함)은 라미네이팅된 태양 전지 백플레인 상에 형성된다.
The choice of material suitable for the backplane material is a prepreg. The prepreg sheet is used as a building block of a printed circuit board and can be made from a combination of resin and CTE-reducing fibers or particles. The backplane material is thermally stable at temperatures up to at least 180 占 폚 (or at least as high as 280 占 폚), has a low CTE (generally CTE < 10 ppm / 占 폚) that is relatively chemically resistant to texturing chemicals , Or CTE < 5 ppm / 占 폚), thin (e.g., in the range of 50 to 250 microns, more particularly in the range of about 50 to 150 microns). The prepreg sheet may still be in the form of a template using a vacuum laminator (before the lift-off process of the cell) and attached to the rear side of the solar cell. When applying heat and pressure, the thin prepreg sheet is permanently laminated or attached to the back side of the processed solar cell. The liftoff separation boundary is then defined to surround the periphery of the solar cell (near the edges of the template), for example, by using a pulsed laser scribing tool, and the backplane-laminated solar cell is mechanically isolated Or from a reusable template using a lift-off process. The subsequent process steps may include: (i) completion of the texturing and passivation process on the sun side of the solar cell, (ii) completion of the high-conductivity metallization of the solar cell on the rear side of the cell / RTI > A highly conductive metallized M2 layer (including, for example, aluminum, copper or silver) comprising emitter and base polarity is formed on the laminated solar cell backplane.
일반적으로, 프리프레그는 수지로 미리 함침된 강화 물질이고, 컴포지트 부분을 제조하기 위해 사용할 준비가 되었다(프리프레그는 웨트 레이업(lay-up) 시스템보다 빠르고 쉬운 컴포지트를 제조하기 위해 사용될 수 있다). 프리프레그는 조도를 보증하기 위해 고안된 기기를 이용하여 특별히 제조된 미리-촉매화된 수지(pre-catalyzed resin)와 강화 섬유 또는 직물을 조합함으로써 제조될 수 있다. 유연한 백킹 페이퍼(backing paper)로 커버된 프리프레그는 실온에서 소정의 시간 (아웃-라이프(out-life)) 동안 유연하게 유지되고 쉽게 처리될 수 있다. 또한, 프리프레그의 진전(prepreg advances)은 저장 시 냉동을 요하지 않는 물질, 유통기한이 더 긴 프리프레그 및 더 낮은 온도에서 경화하는 제품을 제조해왔다. 프리프레그 라미네이트는 압력 하에 가열함으로써 경화될 수 있다. 종래의 프리프레그는 오토클레이브 경화 동안 제조되지만, 저온 프리프레그는 더 낮은 온도에서 단독으로 진공 백 압력(vacuum bag pressure)을 이용함으로써 완전히 경화될 수 있다.
In general, prepregs are reinforcing materials previously impregnated with resin and are ready for use to make composite parts (prepreg can be used to make composites faster and easier than wet lay-up systems) . Prepreg can be made by combining reinforcing fibers or fabrics with pre-catalyzed resin specially prepared using equipment designed to insure roughness. The prepregs covered with flexible backing paper remain flexible and can be easily handled for a predetermined time (out-life) at room temperature. In addition, prepreg advances have produced products that do not require refrigeration during storage, prepregs with longer shelf life, and products that cure at lower temperatures. The prepreg laminate can be cured by heating under pressure. Conventional prepregs are prepared during autoclave curing, but the low temperature prepreg can be fully cured by using vacuum bag pressure alone at lower temperatures.
도 13b는 이하 제조 단계를 포함할 수 있는 에피택셜 실리콘 리프트 오프 가공을 이용하여 후면 접촉 후면 접합 전지를 형성하기 위한 대표적인 제조 공정 흐름이다: 1) 재사용 가능한 템플레이트를 시작; 2) 템플레이트 상에서 다공성 실리콘을 형성(예컨대 양극성 에칭을 이용하여 이중층 다공성 Si); 3) 인시투 도핑으로 에피택셜 실리콘을 증착; 4) M1 형성을 포함하는 템플레이트 상이지만, 후면 접촉/후면 접합 전지 가공을 수행; 5) 후면 접촉 전지 상의 백플레인 시트 라미네이팅, 에피택셜 실리콘층으로 백플레인 주변에 분리 보더를 레이저 스크라이빙, 및 전지 분리; 7) 이하를 포함하는 백앤드 공정으로 가공: 웨트 실리콘 에칭/텍스처링/세정, PECVD 태양이 비치는 측 및 트렌치(trench) 에지 패시베이팅, 백플레인에서 비아홀의 레이저 드릴링, 금속(-Al)의 PVD 증착 또는 증착, 또는 M2의 플레이팅 (Cu) 및 M2 패터닝을 완료하기 위해 최종 레이저 제거.
Figure 13b is an exemplary manufacturing process flow for forming a rear contact back junction cell using an epitaxial silicon lift-off process that may include the following manufacturing steps: 1) start a reusable template; 2) forming porous silicon on the template (e.g., dual layer porous Si using bipolar etching); 3) Deposition of epitaxial silicon by in-situ doping; 4) Perform the rear contact / rear junction cell processing, although it is a template phase containing M1 formation; 5) Backplane sheet lamination on the back contact battery, laser scribing the split border around the backplane with an epitaxial silicon layer, and battery separation; 7): Wet silicon etching / texturing / cleaning, PECVD sunlight side and trench edge passivating, laser drilling of via holes in backplane, PVD deposition of metal (-Al) Or final laser ablation to complete deposition, or Plating (Cu) and M2 patterning of M2.
도 13a 및 13b의 기재된 공정 흐름은, 여기에 개시된 비중첩 베이스 디자인과 쉽고 유리하게 통합될 수 있는 예시적으로 약 10 내지 약 100 미크론 범위의 두께를 갖는 에피택셜 증착된 박형 실리콘 막 상에 형성된 태양 전지를 생성한다.
The process flow described in FIGS. 13A and 13B is similar to that described above with respect to the formation of an epitaxially deposited thin silicon film having a thickness in the range of about 10 to about 100 microns, which can be easily and advantageously integrated with the non- A battery is produced.
당업자는, 개시된 실시형태가 상기 기재된 특정 실시예 이외에 넓고 다양한 영역과 관련된다는 것을 알 것이다.
Those skilled in the art will appreciate that the disclosed embodiments relate to a wide variety of areas other than the specific embodiments described above.
실시예의 앞선 설명은 당업자가 청구된 주제를 이용하거나 제조를 가능하게 하기 위해 제공된다. 이 실시예에 각종 변경은 당업자에게 명백하고, 여기에 정의되는 일반적인 원리는 혁신적인 노력을 이용하지 않고 다른 실시예에 적용될 수 있다. 따라서, 청구된 주제는 여기에 나타낸 실시예에 한정되는 것이 아니고, 여기에 개시된 원리 및 새로운 특징과 일치하는 가장 넓은 범위에 따르는 것이다. 또한, 이러한 설명 내에 포함되는 모든 이러한 추가적인 시스템, 방법, 특징 및 이점은 청구항의 범위 내인 것을 의도하는 것이다.
The foregoing description of the embodiments is provided to enable those skilled in the art to make or use the claimed subject matter. Various modifications to this embodiment will be readily apparent to those skilled in the art, and the generic principles defined herein may be applied to other embodiments without resorting to innovative efforts. Accordingly, the claimed subject matter is not limited to the embodiments shown herein but is to be accorded the widest scope consistent with the principles and novel features disclosed herein. It is also intended that all such additional systems, methods, features and advantages be included within the scope of the following claims.
Claims (26)
상기 후측면에 근접한 도핑층 및 상기 도핑층 상의 언도핑된 캡핑층을 포함하는, 상기 후측면 상의 패터닝된 전기 절연층; 및
상기 베이스 영역과 접촉하는 비중첩(non-nested) 베이스 금속화 전극 및 상기 에미터 영역과 접촉하는 에미터 금속화 전극을 포함하는 접촉 금속화 패턴;
을 포함하는, 후면 접촉 후면 접합 결정 반도체 태양 전지로,
상기 비중첩 베이스 금속화 전극은 상기 태양 전지에서 전기 션트를 일으키지 않고 상기 패터닝된 절연체의 적어도 일부를 오버랩하도록 상기 베이스 영역을 초과하는 것인, 후면 접촉 후면 접합 결정 반도체 태양 전지.
A crystalline semiconductor substrate comprising a passivated rear side and a light receiving passivated front side including a patterned interdigitated doping emitter and a base region;
A patterned electrically insulating layer on the backside comprising a doped layer proximate the back side and an undoped capping layer on the doped layer; And
A contact metallization pattern comprising a non-nested base metallization electrode in contact with said base region and an emitter metallization electrode in contact with said emitter region;
A rear-contact-back junction semiconductor solar cell comprising:
Wherein the non-overlapping base metallization electrode exceeds the base region to overlap at least a portion of the patterned insulator without causing an electrical shunt in the solar cell.
상기 에미터 및 베이스 금속화 전극은 알루미늄을 포함하는 것인, 후면 접촉 후면 접합 결정 반도체 태양 전지.
The method according to claim 1,
Wherein the emitter and base metallization electrode comprises aluminum.
상기 에미터 및 베이스 금속화 전극은 알루미늄 실리콘을 포함하는 것인, 후면 접촉 후면 접합 결정 반도체 태양 전지.
The method according to claim 1,
Wherein the emitter and base metallization electrode comprises aluminum silicon.
상기 에미터 및 베이스 금속화 전극은 맞물려진 패턴을 포함하는 것인, 후면 접촉 후면 접합 결정 반도체 태양 전지.
The method according to claim 1,
Wherein the emitter and base metallization electrodes comprise an interdigitated pattern.
상기 태양 전지는 전기 절연 백플레인에 의해 상기 접촉 금속화 패턴으로부터 분리된 제2 패터닝된 금속화층을 사용하는 것인, 후면 접촉 후면 접합 결정 반도체 태양 전지.
The method according to claim 1,
Wherein the solar cell uses a second patterned metallization layer separated from the contact metallization pattern by an electrically insulated backplane.
상기 패터닝된 전기 절연층은 적어도 도핑된 유리층 및 언도핑된 유리층의 조합을 포함하는 것인, 후면 접촉 후면 접합 결정 반도체 태양 전지.
The method according to claim 1,
Wherein the patterned electrically insulating layer comprises a combination of at least a doped glass layer and an undoped glass layer.
상기 패터닝된 전기 절연층은 보로실리케이트 유리의 제1층 및 인 실리케이트 유리의 제2층의 조합을 포함하는 것인, 후면 접촉 후면 접합 결정 반도체 태양 전지.
The method according to claim 1,
Wherein the patterned electrically insulating layer comprises a combination of a first layer of borosilicate glass and a second layer of phosphorous silicate glass.
상기 패터닝된 전기 절연층은 보로실리케이트 유리의 제1층, 보로실리케이트 유리의 제2층 및 인 실리케이트 유리의 조합을 포함하는 것인, 후면 접촉 후면 접합 결정 반도체 태양 전지.
The method according to claim 1,
Wherein the patterned electrically insulating layer comprises a combination of a first layer of borosilicate glass, a second layer of borosilicate glass, and a silicate glass.
상기 후측면에 근접한 도핑층 및 상기 도핑층 상의 언도핑된 캡핑층을 포함하는, 상기 후측면 상의 패터닝된 전기 절연층; 및
상기 베이스 영역과 접촉하는 비중첩 베이스 금속화 전극 및 상기 에미터 영역과 접촉하는 에미터 금속화 전극을 포함하는 접촉 금속화 패턴;
을 포함하는, 후면 접촉 후면 접합 결정 반도체 태양 전지로,
상기 비중첩 베이스 금속화 전극은 상기 태양 전지에서 전기 션트를 일으키지 않고 상기 패터닝된 절연체의 적어도 일부를 오버랩하도록 상기 베이스 영역을 초과하는 것인, 후면 접촉 후면 접합 결정 반도체 태양 전지.
A crystalline semiconductor substrate comprising a passivated rear side and a light-receiving passivated front side comprising a doped emitter and non-adjacent separated base regions;
A patterned electrically insulating layer on the backside comprising a doped layer proximate the back side and an undoped capping layer on the doped layer; And
A contact metallization pattern comprising a non-overlapping base metallization electrode in contact with said base region and an emitter metallization electrode in contact with said emitter region;
A rear-contact-back junction semiconductor solar cell comprising:
Wherein the non-overlapping base metallization electrode exceeds the base region to overlap at least a portion of the patterned insulator without causing an electrical shunt in the solar cell.
상기 에미터 및 베이스 금속화 전극은 알루미늄을 포함하는 것인, 후면 접촉 후면 접합 결정 반도체 태양 전지.
10. The method of claim 9,
Wherein the emitter and base metallization electrode comprises aluminum.
상기 에미터 및 베이스 금속화 전극은 알루미늄 실리콘을 포함하는 것인, 후면 접촉 후면 접합 결정 반도체 태양 전지.
10. The method of claim 9,
Wherein the emitter and base metallization electrode comprises aluminum silicon.
상기 에미터 및 베이스 금속화 전극은 맞물려진 패턴을 포함하는 것인, 후면 접촉 후면 접합 결정 반도체 태양 전지.
10. The method of claim 9,
Wherein the emitter and base metallization electrodes comprise an interdigitated pattern.
상기 태양 전지는 전기 절연 백플레인에 의해 상기 접촉 금속화 패턴으로부터 분리된 제2 패터닝된 금속화층을 사용하는 것인, 후면 접촉 후면 접합 결정 반도체 태양 전지.
10. The method of claim 9,
Wherein the solar cell uses a second patterned metallization layer separated from the contact metallization pattern by an electrically insulated backplane.
상기 패터닝된 전기 절연층은 적어도 도핑된 유리층 및 언도핑된 유리층의 조합을 포함하는 것인, 후면 접촉 후면 접합 결정 반도체 태양 전지.
10. The method of claim 9,
Wherein the patterned electrically insulating layer comprises a combination of at least a doped glass layer and an undoped glass layer.
상기 패터닝된 전기 절연층은 보로실리케이트 유리의 제1층 및 인 실리케이트 유리의 제2층의 조합을 포함하는 것인, 후면 접촉 후면 접합 결정 반도체 태양 전지.
10. The method of claim 9,
Wherein the patterned electrically insulating layer comprises a combination of a first layer of borosilicate glass and a second layer of phosphorous silicate glass.
상기 패터닝된 전기 절연층은 보로실리케이트 유리의 제1층, 보로실리케이트 유리의 제2층 및 인 실리케이트 유리의 조합을 포함하는 것인, 후면 접촉 후면 접합 결정 반도체 태양 전지.
10. The method of claim 9,
Wherein the patterned electrically insulating layer comprises a combination of a first layer of borosilicate glass, a second layer of borosilicate glass, and a silicate glass.
상기 패터닝된 도핑 에미터 및 베이스 영역 상에 적어도 도핑층 및 언도핑 캡핑층의 조합을 포함하는 패터닝된 전기 절연층 스택을 제조하는 단계;
상기 베이스 영역과 접촉하는 비중첩 베이스 금속화 전극 및 상기 에미터 영역과 접촉하는 에미터 금속화 전극을 포함하는 접촉 금속화 패턴을 제조하는 단계;
를 포함하는, 후면 접촉 후면 접합 결정 반도체 태양 전지의 제조방법으로,
상기 비중첩 베이스 금속화 전극은 상기 태양 전지에서 전기 션트를 일으키지 않고 상기 패터닝된 절연체의 적어도 일부를 오버랩하도록 상기 베이스 영역을 초과하는 것인, 후면 접촉 후면 접합 결정 반도체 태양 전지의 제조방법.
Fabricating a patterned interdigitated doping emitter and base region on the backside of the crystalline semiconductor substrate;
Fabricating a patterned electrically insulating layer stack comprising a combination of at least a doping layer and an undoped capping layer on the patterned doping emitter and base region;
Fabricating a contact metallization pattern comprising a non-overlapping base metallization electrode in contact with the base region and an emitter metallization electrode in contact with the emitter region;
Wherein the rear-surface-rear-side junction-bonding crystalline semiconductor solar cell comprises:
Wherein the non-overlapping base metallization electrode exceeds the base region to overlap at least a portion of the patterned insulator without causing an electrical shunt in the solar cell.
상기 전기 절연층 스택은 화학 기상 증착 공정에 따라 제조되는 것인, 후면 접촉 후면 접합 결정 반도체 태양 전지의 제조방법.
18. The method of claim 17,
Wherein the electrical insulating layer stack is fabricated by a chemical vapor deposition process.
상기 전기 절연층 스택은 상압 화학 기상 증착 공정을 이용하여 제조되는 것인, 후면 접촉 후면 접합 결정 반도체 태양 전지의 제조방법.
18. The method of claim 17,
Wherein the electrical insulating layer stack is fabricated using an atmospheric pressure chemical vapor deposition process.
상기 전기 절연층 스택은 저압 화학 기상 증착 공정에 따라 제조되는 것인, 후면 접촉 후면 접합 결정 반도체 태양 전지의 제조방법.
18. The method of claim 17,
Wherein the electrical insulation layer stack is fabricated by a low pressure chemical vapor deposition process.
상기 전기 절연층은 적어도 도핑 산화물층 및 언도핑된 산화물층의 조합을 포함하는 것인, 후면 접촉 후면 접합 결정 반도체 태양 전지의 제조방법.
18. The method of claim 17,
Wherein the electrical insulation layer comprises at least a combination of a doped oxide layer and an undoped oxide layer.
상기 패터닝된 도핑 에미터 및 베이스 영역 상에 적어도 도핑층 및 언도핑 캡핑층의 조합을 포함하는 패터닝된 전기 절연층 스택을 제조하는 단계;
상기 베이스 영역과 접촉하는 비중첩 베이스 금속화 전극 및 상기 에미터 영역과 접촉하는 에미터 금속화 전극을 포함하는 접촉 금속화 패턴을 제조하는 단계;
를 포함하는, 후면 접촉 후면 접합 결정 반도체 태양 전지의 제조방법으로,
상기 비중첩 베이스 금속화 전극은 상기 태양 전지에서 전기 션트를 일으키지 않고 상기 패터닝된 절연체의 적어도 일부를 오버랩하도록 상기 베이스 영역을 초과하는 것인, 후면 접촉 후면 접합 결정 반도체 태양 전지의 제조방법.
Fabricating a patterned doping emitter and non-adjacent discrete base regions on the back side of the crystalline semiconductor substrate;
Fabricating a patterned electrically insulating layer stack comprising a combination of at least a doping layer and an undoped capping layer on the patterned doping emitter and base region;
Fabricating a contact metallization pattern comprising a non-overlapping base metallization electrode in contact with the base region and an emitter metallization electrode in contact with the emitter region;
Wherein the rear-surface-rear-side junction-bonding crystalline semiconductor solar cell comprises:
Wherein the non-overlapping base metallization electrode exceeds the base region to overlap at least a portion of the patterned insulator without causing an electrical shunt in the solar cell.
상기 전기 절연층 스택은 화학 기상 증착 공정에 따라 제조되는 것인, 후면 접촉 후면 접합 결정 반도체 태양 전지의 제조방법.
23. The method of claim 22,
Wherein the electrical insulating layer stack is fabricated by a chemical vapor deposition process.
상기 전기 절연층 스택은 상압 화학 기상 증착 공정을 이용하여 제조되는 것인, 후면 접촉 후면 접합 결정 반도체 태양 전지의 제조방법.
23. The method of claim 22,
Wherein the electrical insulating layer stack is fabricated using an atmospheric pressure chemical vapor deposition process.
상기 전기 절연층 스택은 저압 화학 기상 증착 공정에 따라 제조되는 것인, 후면 접촉 후면 접합 결정 반도체 태양 전지의 제조방법.
23. The method of claim 22,
Wherein the electrical insulation layer stack is fabricated by a low pressure chemical vapor deposition process.
상기 전기 절연층은 적어도 도핑 산화물층 및 언도핑된 산화물층의 조합을 포함하는 것인, 후면 접촉 후면 접합 결정 반도체 태양 전지의 제조방법.
23. The method of claim 22,
Wherein the electrical insulation layer comprises at least a combination of a doped oxide layer and an undoped oxide layer.
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