KR101525672B1 - 어레이형 적층 세라믹 전자 부품 및 그 실장 기판 - Google Patents

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Abstract

본 발명은, 복수의 유전체층이 길이 방향으로 적층된 세라믹 본체; 서로 다른 용량을 가지며, 상기 세라믹 본체의 길이 방향을 따라 소정 간격으로 배치되며, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 측면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하는 복수의 커패시터부; 및 상기 세라믹 본체의 길이 방향을 따라 소정 간격으로 배치되며, 상기 세라믹 본체의 양 측면에 형성되어 상기 복수의 커패시터부의 제1 및 제2 내부 전극과 연결된 복수의 제1 및 제2 외부 전극; 을 포함하며, 상기 복수의 커패시터부는 내부 전극의 적층 수가 상이한 어레이형 적층 세라믹 전자 부품을 제공한다.

Description

어레이형 적층 세라믹 전자 부품 및 그 실장 기판{ARRAY-TYPE MULTI-LAYERED CERAMIC ELECTRONIC COMPONENT AND BOARD FOR MOUNTING THE SAME}
본 발명은 어레이형 적층 세라믹 전자 부품 및 그 실장 기판에 관한 것이다.
세라믹 재료를 사용하는 전자 부품으로 커패시터, 인턱터, 압전 소자, 바리스터 및 서미스터 등이 있다.
이러한 세라믹 전자 부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 가진다.
상기 적층 세라믹 커패시터는 액정표시장치(LCD: Liquid Crystal Display) 및 플라즈마 표시장치 패널(PDP: Plasma Display Panel) 등의 영상기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 회로 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터는 복수의 유전체층과 내부 전극을 교대로 적층하여 적층체를 형성한 다음, 이 적층체를 소성하고 외부 전극을 설치하여 제조되며, 일반적으로 내부 전극의 적층 수에 따라 제품의 용량이 결정된다.
상기 적층 세라믹 커패시터를 인쇄회로기판에 실장하기 위해서는 일정한 면적이 요구된다.
이때, 다양한 전기적 특성을 갖는 복수의 적층 세라믹 커패시터를 하나의 인쇄회로기판에 실장하는 경우 각각의 적층 세라믹 커패시터가 제대로 동작하기 위해서는 일정한 공간을 확보해야 한다.
최근에는 전자 제품이 소형화됨에 따라 이러한 전자 제품에 사용되는 적층 세라믹 커패시터도 초소형화 및 초고용량화가 요구되고 있다.
그러나, 전자 제품이 슬림(slim)화 및 소형화되는 경우 적층 세라믹 커패시터를 실장할 수 있는 공간이 한정되어 제품 설계가 곤란하다.
따라서, 다양한 전기적 특성을 갖는 복수의 적층 세라믹 커패시터를 하나의 인쇄회로기판에 동시에 실장하기 위해서는 전자 제품의 크기를 소형화하는데 한계가 있었다.
하기 특허문헌 1 및 2는 어레이형 전자 부품에 관한 것이나, 복수의 유전체층이 두께 방향으로 적층된 구조이며, 복수의 커패시터부가 서로 다른 용량을 갖는 것은 개시하지 않는다.
국내특허공개공보 10-2005-0044083 국내특허공개공보 10-2012-0056548
당 기술 분야에서는, 다양한 전기적 특성을 갖는 복수의 적층 세라믹 전자 부품을 하나의 기판에 실장할 때 실장에 필요한 면적을 최소화하여 실장 기판의 크기를 줄일 수 있는 새로운 방안이 요구되어 왔다.
본 발명의 일 측면은, 복수의 유전체층이 길이 방향으로 적층된 세라믹 본체; 서로 다른 용량을 가지며, 상기 세라믹 본체의 길이 방향을 따라 소정 간격으로 배치되며, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 측면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하는 복수의 커패시터부; 및 상기 세라믹 본체의 길이 방향을 따라 소정 간격으로 배치되며, 상기 세라믹 본체의 양 측면에 형성되어 상기 복수의 커패시터부의 제1 및 제2 내부 전극과 연결된 복수의 제1 및 제2 외부 전극; 을 포함하며, 상기 복수의 커패시터부는 내부 전극의 적층 수가 상이한 어레이형 적층 세라믹 전자 부품을 제공한다.
본 발명의 일 실시 예에서, 상기 각각의 커패시터부는 상이한 재료의 유전체층을 포함하여 구성될 수 있다.
본 발명의 일 실시 예에서, 상기 각각의 커패시터부는 고유전율의 BT 모재를 사용한 유전체층을 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 각각의 커패시터부는 저유전율의 CT 모재를 사용한 유전체층을 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 각각의 커패시터부는 고유전율의 BT 모재를 사용한 유전체층을 포함하는 고용량의 커패시터부와, 저유전율의 CT 모재를 사용한 유전체층을 포함하는 저용량의 커패시터부를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은 상기 세라믹 본체의 양 측면에서 적어도 일 주면의 일부까지 연장되게 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은 상기 세라믹 본체의 양 측면에서 양 주면의 일부까지 각각 연장되게 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 본체에서 상기 각각의 커패시터부를 구분하는 버퍼층은 상기 각각의 커패시터부의 유전체층 보다 저유전율의 유전체층으로 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 각각의 커패시터부는 서로 포괄하는 주파수 영역이 상이하게 구성될 수 있다.
본 발명의 다른 측면은, 저주파 대역에서의 노이즈를 제거하는 제1 커패시터부; 및 고주파 대역에서의 노이즈를 제거하는 제2 커패시터부; 를 하나의 칩에 포함하며, 상기 제1 커패시터부의 용량이 상기 제2 커패시터부의 용량 보다 큰 어레이형 적층 세라믹 전자 부품을 제공한다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 커패시터부는 상호 독립적으로 동작할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 커패시터부는 순간적인 전압 하강을 보상할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 커패시터부는 직류 전압을 평활화 할 수 있다.
본 발명의 또 다른 측면은, 상면에 폭 방향으로 마주보며 길이 방향을 따라 소정 간격으로 배치된 복수의 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 복수의 제1 및 제2 전극 패드 위에 실장된 어레이형 적층 세라믹 전자 부품; 을 포함하는 어레이형 적층 세라믹 전자 부품의 실장 기판을 제공한다.
본 발명의 또 다른 측면은, 배터리로부터 제1 전원을 공급받고, 제1 축전소자를 이용하여 상기 제1 전원을 안정화시켜 전력 관리부에 공급하는 제1 전원 안정화부; 및 상기 전력 관리부에서 변환된 제2 전원을 공급받고, 제2 축전소자를 이용하여 상기 제2 전원을 안정화시켜 구동 전원을 공급하는 제2 전원 안정화부; 를 포함하며, 상기 제1 및 제2 축전소자는, 하나의 칩으로 구성되며, 서로 상이한 용량을 갖는 어레이형 적층 세라믹 전자 부품을 제공한다.
본 발명의 일 실시예에서, 상기 제1 전원 안정화부는, 상기 배터리로부터 제1 전원을 공급받고, 상기 제1 전원을 전력 관리부에 공급하는 제1 단자를 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제2 전원 안정화부는, 상기 전력 관리부에서 변환된 제2 전원을 공급받는 제2 단자; 및 상기 구동 전원을 공급하는 제3 단자; 를 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 전원 안정화부는 상기 제1 전원의 노이즈를 감소시킬 수 있다.
본 발명의 일 실시예에서, 상기 제2 전원 안정화부는 상기 제2 전원의 노이즈를 감소시킬 수 있다.
본 발명의 일 실시 형태에 따르면, 하나의 세라믹 본체에 서로 다른 용량을 갖는 복수의 커패시터부를 병렬 구조로 연결되게 구성함으로써, 다양한 전기적 특성을 갖는 복수의 적층 세라믹 전자 부품을 개별적으로 하나의 기판에 실장할 때 필요한 면적을 감소시켜 실장 기판의 크기를 줄일 수 있는 효과가 있다.
또한, 적층 세라믹 전자 부품을 인쇄회로기판 위에 실장할 때 픽업 횟수를 줄여 제품 생산성을 향상시킬 수 있는 효과가 있다.
또한, 내부 전극을 실장 면에 대해 수직 방향으로 구성하여 외부 전극과 접촉되는 내부 전극의 노출 면을 늘릴 수 있어, 내부 전극과 외부 전극 간의 연결성을 높여 ESR을 개선할 수 있으며, 고착 강도를 개선하여 외부 전극이 세라믹 본체로부터 벗겨지는 현상을 방지할 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 어레이형 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 본 발명의 일 실시 형태에 따른 어레이형 적층 세라믹 커패시터의 세라믹 본체 및 내부 전극의 노출된 구조를 나타낸 사시도이다.
도 3은 본 발명의 일 실시 형태에 따른 어레이형 적층 세라믹 커패시터의 제1 커패시터부와 제2 커패시터부의 주파수에 따른 임피던스를 나타낸 그래프이다.
도 4는 본 발명의 일 실시 형태에 따른 어레이형 적층 세라믹 커패시터의 복수의 커패시터부 및 버퍼층의 적층 구조를 나타낸 분해사시도이다.
도 5는 본 발명의 일 실시 형태에 따른 어레이형 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 개략적으로 나타낸 사시도이다.
도 6은 도 5의 평면도이다.
도 7은 구동 전원이 필요한 소정의 단자에 배터리, 전력 관리부를 통하여 구동 전원을 공급하는 구동 전원 공급 시스템을 나타낸 도면이다.
도 8은 구동 전원 공급 시스템의 배치 패턴을 나타낸 도면이다.
도 9는 본 발명의 일 실시예에 의한 어레이형 적층 세라믹 전자부품의 회로도를 나타낸 도면이다.
도 10은 본 발명의 일 실시예에 의한 복합 전자부품을 적용한 구동 전원 공급 시스템의 배치 패턴을 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
이하에서는 본 발명의 일 실시 형태에 따른 어레이형 적층 세라믹 전자 부품을 설명하되, 특히 어레이형 적층 세라믹 커패시터로 설명하지만 본 발명이 이에 한정되는 것은 아니다.
어레이형 적층 세라믹 커패시터
도 1은 본 발명의 일 실시 형태에 따른 어레이형 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 본 발명의 일 실시 형태에 따른 어레이형 적층 세라믹 커패시터의 세라믹 본체 및 내부 전극의 노출된 구조를 나타낸 사시도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시 형태에 따른 어레이형 적층 세라믹 커패시터(100)는 세라믹 본체(110), 서로 다른 용량을 가지며 복수의 제1 내부 전극(121, 123, 125, 127) 및 제2 내부 전극(122, 124, 126, 128)을 각각 포함하는 복수의 커패시터부 및 복수의 제1 외부 전극(131, 133, 135, 137) 및 제2 외부 전극(132, 134, 136, 138)을 포함한다.
본 실시 형태의 상기 복수의 커패시터부는 내부 전극의 적층 수가 상이하게 구성될 수 있다. 예컨대, 본 실시 형태에서는 제1 내부 전극(121, 123, 125, 127) 및 제2 내부 전극(122, 124, 126, 128) 의 적층 수가 커패시터부 별로 상이하게 구성된다.
따라서, 상기 각각의 커패시터부 별로 내부 전극의 적층 수를 조절하여 고용량 또는 저용량을 갖는 복수의 커패시터부를 하나의 칩에 구현할 수 있다.
이때, 상기 복수의 커패시터부는 용량에 따라 포괄하는 주파수 영역이 상이하게 되는데, 이하 고용량을 갖는 커패시터부를 제1 커패시터부, 상기 제1 커패시터부에 비해 상대적으로 저용량을 갖는 커패시터부를 제2 커패시터부로 정의하여 설명하기로 한다.
도 3은 본 발명의 일 실시 형태에 따른 어레이형 적층 세라믹 커패시터의 제1 커패시터부와 제2 커패시터부의 주파수에 따른 임피던스를 나타낸 그래프이다.
여기서, 상기 제1 커패시터부의 용량은 약 22 ㎌일 수 있으며, 상기 제2 커패시터부의 용량은 약 1 ㎋일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 본 실시 형태에서는 주파수 100 MHz를 기준으로 저주파수와 고주파수 대역을 구분하고 있으나, 이는 하나의 실시예에 불과하며, 본 발명이 이에 한정되는 것은 아니다.
도 3을 참조하면, 상기 제1 커패시터부는 저주파 대역에서 필터 역할을 하여 저주파 대역에서의 노이즈를 제거할 수 있으며, 상기 제2 커패시터부는 고주파 영역에서의 노이즈를 제거할 수 있다.
이때, 상기 제1 및 제2 커패시터부는 상호 독립적으로 동작될 수 있다.
또한, 상기 제1 커패시터부는 순간적인 전압 하강을 보상해주는 백업 역할을 할 수 있으며, 필요시 직류 전압을 평활화하는 역할을 수행할 수 있다. 여기서, 평활화(smoothing)는 거친 표본 추출이나 잡음 때문에 데이터에 좋지 않은 미세한 변동이나 불연속성 등이 있을 때 이런 변동이나 불연속성을 약하게 하거나 제거하여 매끄럽게 하는 조작을 의미한다.
그리고, 상기 제2 커패시터부는 필요시 온도 변화에 따른 LC 회로 매칭을 위한 소자로 사용될 수 있다.
한편, 상기 복수의 커패시터부 사이에는 내부 전극이 미형성된 버퍼층(113, 114, 115)이 각각 개재되며, 세라믹 본체(110)의 길이 방향으로 양 단부에는 커버층(112, 116)이 배치될 수 있다.
세라믹 본체(110)는 복수의 유전체층(111)을 길이 방향으로 적층한 다음 소성한 것으로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이러한 세라믹 본체(110)의 형상은 특별히 제한되지 않으며, 예를 들어 육면체 형상을 가질 수 있다.
또한, 본 실시 형태에서는 설명의 편의를 위해 세라믹 본체(110)의 서로 대향되는 두께 방향의 단면을 제1 및 제2 주면으로, 상기 제1 및 제2 주면을 연결하며 서로 대향되는 길이 방향의 단면을 제1 및 제2 단면으로, 서로 대향되는 폭 방향의 단면을 제1 및 제2 측면으로 정의하기로 한다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 전이 금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등과 같은 다양한 종류의 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
도 4는 본 발명의 일 실시 형태에 따른 어레이형 적층 세라믹 커패시터의 커패시터부 및 버퍼층의 적층 구조를 나타낸 분해사시도이다.
도 4를 참조하면, 본 실시 형태의 커패시터부는 세라믹 본체(110)의 길이 방향으로 유전체층(111)과 제1 내부 전극(121, 123, 125, 127) 및 제2 내부 전극(122, 124, 126, 128)이 적층된 구조를 가진다.
본 발명과 달리 제1 및 제2 내부 전극이 두께 방향으로 적층되면 동일 용량 구현은 가능하나 각각의 커패시터부의 용량을 상이하게 하고자 하는 경우 각각의 커패시터 별로 내부 전극의 면적을 변경해야 한다.
그러나, 본 실시 형태에서는 제1 내부 전극(121, 123, 125, 127) 및 제2 내부 전극(122, 124, 126, 128)을 길이 방향으로 적층하여 수직으로 구성함으로써 제1 내부 전극(121, 123, 125, 127) 및 제2 내부 전극(122, 124, 126, 128)의 적층 수를 달리하여 복수의 커패시터가 서로 다른 용량을 용이하게 구현할 수 있다.
즉, 내부 전극이 수평으로 구성된 어레이형 적층 세라믹 커패시터는 다양한 용량 조합을 갖는 어레이를 제작하고자 할 경우, 각각의 커패시터부 별로 내부 전극의 패턴을 다르게 설계/형성해야 하므로 공정상의 문제가 발생할 수 있으나, 본 실시 형태에서는 커패시터부 별로 내부 전극의 적층 수만 달리하면 되므로 추가 공정이나 추가 설비 없이 다양한 용량 조합을 갖는 어레이형 적층 세라믹 커패시터를 용이하게 제작할 수 있다.
또한, 내부 전극이 수평으로 구성된 어레이형 적층 세라믹 커패시터는 외부 전극으로 연결되는 부분이 좁게 형성되어 외부 전극과의 연결성이 저하되고 ESR이 높게 구현될 수 있으나, 본 실시 형태에서는 세라믹 본체(110)의 제1 및 제2 측면으로 노출되는 제1 내부 전극(121, 123, 125, 127) 및 제2 내부 전극(122, 124, 126, 128)의 길이가 상대적으로 길어서 제1 외부 전극(131, 133, 135, 137) 및 제2 외부 전극(132, 134, 136, 138)과의 연결성이 향상되고 ESR이 상대적으로 더 낮게 구현 될 수 있을 뿐만 아니라, 고착 강도도 향상될 수 있는 효과가 있다.
또한, 내부 전극이 수평으로 구성된 어레이형 적층 세라믹 커패시터는 전류의 패스(pass)가 세라믹 본체의 중간 부분을 통과하나, 본 실시 형태에서는 전류의 패스가 제1 내부 전극(121, 123, 125, 127) 및 제2 내부 전극(122, 124, 126, 128)의 하부를 타고 흐르기 때문에 상기의 내부 전극이 수평으로 구성된 어레이형 적층 세라믹 커패시터에 비해 전류 패스가 짧아 더 낮은 ESR을 구현할 수 있는 효과가 있다.
이때, 상기 각각의 커패시터부는 필요시 고유전율의 BT 모재를 사용한 유전체층을 포함할 수 있으며, 이와 반대로 저유전율의 CT 모재를 주원료로 하는 유전체층을 포함하여 구성될 수 있다.
또한, 상기 복수의 커패시터부는 모두 동일한 재료 및 유전율을 갖는 유전체층으로 이루어지거나, 그 중 일부 또는 전부를 상이한 재료 및 상이한 유전율을 갖는 유전체층을 포함하도록 구성할 수 있다.
다른 예로서, 상기 각각의 커패시터부는 용량을 고려하여 고용량의 커패시터부는 고유전율의 BT 모재를 사용한 유전체층을 포함하도록 하고, 저용량의 커패시터부는 저유전율의 CT 모재를 사용한 유전체층을 포함하도록 구성하는 것이 바람직하다.
그러나, 본 발명의 커패시터부는 고용량의 커패시터부라 하더라도 ESR 값을 높이기 위해서 저유전율의 유전체층을 사용하면서 유전체층의 적층 수를 높여서 구성하는 등 다양한 형태 및 구조로 변경될 수 있다.
상기 커패시터부는 상기 각각의 커패시터부 사이에 복수의 세라믹 시트로 구성된 버퍼층(113, 114, 115)이 개재되어 세라믹 본체(110)의 길이 방향을 따라 소정 간격으로 배치되며, 세라믹 본체(110)의 길이 방향으로 양 단부에는 복수의 세라믹 시트로 구성된 커버층(112, 116)이 배치된다.
버퍼층(113, 114, 115) 및 커버층(112, 116)은 내부 전극이 미형성된 것을 제외하고 상기 커패시터부의 유전체층(111)과 동일한 구조로 구성될 수 있다.
그러나, 본 발명은 이에 한정되는 것은 아니며, 버퍼층(113, 114, 115)을 구성하는 유전체층은 필요시 상기 커패시터부의 유전체층(111) 보다 상대적으로 저유전율의 재료를 적용하여 형성될 수 있다.
이 경우, 상기 각각의 커패시터부 간에 발생하는 기생 캐패시턴스(capacitance)를 보다 효과적으로 제거할 수 있다.
상기 각각의 커패시터부의 제1 내부 전극(121, 123, 125, 127) 및 제2 내부 전극(122, 124, 126, 128)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)을 형성하는 세라믹 시트를 사이에 두고 서로 대향되게 교대로 배치되어 세라믹 본체(110)의 제1 및 제2 측면을 통해 번갈아 노출되도록 형성된다.
이때, 제1 내부 전극(121, 123, 125, 127) 및 제2 내부 전극(122, 124, 126, 128)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
또한, 제1 내부 전극(121, 123, 125, 127) 및 제2 내부 전극(122, 124, 126, 128)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이때, 본 발명과 달리 제1 및 제2 내부 전극이 두께 방향으로 적층되면 각각의 커패시터부에 적용되는 유전체층의 재료는 모두 동일한 재료가 적용되어야만 한다. 그러나, 본 발명의 커패시터부는 세라믹 본체(110)의 길이 방향을 따라 버퍼층(113, 114, 115)에 의해 서로 구분되어 있으므로, 유전체층(111)의 재료를 다른 커패시터부의 유전체층(111)의 재료와 상이하게 형성할 수 있다.
따라서, 상기 각각의 커패시터부는 이러한 유전체층(111)을 구성하는 재료의 특성 차이로 인해 서로 다른 용량 구현시 하나의 어레이형 적층 세라믹 전자 부품에서 보다 다양한 용량 조합이 가능한 효과를 가진다.
제1 외부 전극(131, 133, 135, 137) 및 제2 외부 전극(132, 134, 136, 138)은 세라믹 본체(110)의 길이 방향을 따라 소정 간격으로 배치되며, 세라믹 본체(110)의 제1 및 제2 측면, 바람직하게 상기 각각의 커패시터부와 대응되는 위치에 배치된다.
따라서, 상기 복수의 커패시터부의 세라믹 본체(110)의 제1 및 제2 측면을 통해 번갈아 노출된 제1 내부 전극(121, 123, 125, 127) 및 제2 내부 전극(122, 124, 126, 128)의 단부와 각각 접촉되어 전기적으로 연결된다.
이때, 제1 외부 전극(131, 133, 135, 137) 및 제2 외부 전극(132, 134, 136, 138)은 하면 실장 면을 제공하기 위해 세라믹 본체(110)의 제1 및 제2 측면에서 실장 면인 제2 주면의 적어도 일부까지 연장되게 형성될 수 있다.
또한, 제1 외부 전극(131, 133, 135, 137) 및 제2 외부 전극(132, 134, 136, 138)은 세라믹 본체(110)의 제1 및 제2 측면에서 제1 주면의 일부까지 연장되게 형성될 수 있다.
이렇게 제1 외부 전극(131, 133, 135, 137) 및 제2 외부 전극(132, 134, 136, 138)이 세라믹 본체(110)의 실장 면의 대향하는 반대 면인 제1 주면의 일부까지 연장되게 형성되어 어레이형 적층 세라믹 커패시터(100)의 내부 및 외부 구조를 상하 대칭으로 형성한 경우, 커패시터의 방향성을 제거할 수 있으므로 커패시터의 표면 실장시 세라믹 본체(110)의 제1 및 제2 주면 중 어느 면도 실장 면으로 제공될 수 있다.
따라서, 어레이형 적층 세라믹 커패시터(100)를 인쇄회로기판에 실장시 실장 면의 방향을 고려하지 않아도 되는 장점이 있다.
또한, 제1 외부 전극(131, 133, 135, 137) 및 제2 외부 전극(132, 134, 136, 138)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 니켈(Ni) 및 구리(Cu) 등으로 형성될 수 있다.
이러한 제1 외부 전극(131, 133, 135, 137) 및 제2 외부 전극(132, 134, 136, 138)은 상기 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성하여 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 외부 전극(131, 133, 135, 137) 및 제2 외부 전극(132, 134, 136, 138)의 실장 면, 본 실시 형태에서는 제2 주면 상에 필요시 도금층(미도시)이 형성될 수 있다. 상기 도금층은 적층 세라믹 커패시터(100)를 인쇄회로기판에 솔더로 실장 할 때 상호 간의 접착 강도를 높이기 위한 것이다.
상기 도금층은 예를 들어 제1 외부 전극(131, 133, 135, 137) 및 제2 외부 전극(132, 134, 136, 138)의 제2 주면 상에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성된 주석(Sn) 도금층을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 도금층은 필요시 제1 외부 전극(131, 133, 135, 137) 및 제2 외부 전극(132, 134, 136, 138)의 제1 주면에도 형성될 수 있다.
이하, 본 발명의 일 실시 형태에 따른 어레이형 적층 세라믹 커패시터의 제조 방법을 설명한다.
먼저 복수의 세라믹 시트를 준비한다.
상기 세라믹 시트는 세라믹 본체의 유전체층을 형성하기 위한 것으로, 세라믹 분말, 바인더 및 용제 등을 혼합하여 슬러리를 제조하고, 이 슬러리를 닥터 블레이드 등의 공법을 통해 수 ㎛ 두께의 시트(sheet) 형상으로 제작할 수 있다.
다음으로, 상기 각각의 세라믹 시트의 일면에 소정 두께로 도전성 페이스트를 인쇄하여 제1 및 제2 내부 전극을 형성한다.
상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 상기 도전성 페이스트는 금속 분말, 세라믹 분말 및 실리카(SiO2) 분말 등을 포함할 수 있다.
상기 금속 분말은 은(Ag), 납(Pb), 백금 등의 귀금속 재료 및 니켈(Ni), 망간(Mn), 크롬(Cr), 코발트(Co), 알루미늄(Al) 및 구리(Cu) 중 적어도 하나이거나 이들의 합금을 사용할 수 있다.
다음으로, 제1 및 제2 내부 전극이 형성된 복수의 세라믹 시트를 상기 세라믹 시트를 사이에 두고 상기 제1 및 제2 내부 전극이 서로 대향되게 배치되도록 적층하여 복수의 커패시터부를 형성한다.
이때, 상기 복수의 커패시터부는 서로 다른 용량을 갖도록 형성한다.
일 예로서, 상기 복수의 커패시터부는 각각의 커패시터부 별로 제1 및 제2 내부 전극이 형성된 세라믹 시트 수를 조절하여 각각의 커패시터부 별로 서로 다른 용량을 갖도록 할 수 있다.
또한, 상기 각각의 커패시터부는 유전률이 서로 다른 세라믹 시트에 각각 형성할 수 있다. 따라서, 상기 각각의 커패시터부는 이러한 세라믹 시트의 유전률 차이에 의해 서로 다른 용량 구현시 하나의 어레이형 적층 세라믹 전자 부품에서 보다 다양한 용량 조합이 가능해질 수 있다.
다음으로, 상기 각각의 커패시터부 사이에 복수의 세라믹 시트로 구성된 버퍼층이 배치되도록 상기 복수의 커패시터부를 길이 방향으로 적층하고 가압하여 길이 방향을 따라 소정 간격으로 배치된 복수의 커패시터부를 포함하는 적층체를 마련한다.
이때, 상기 버퍼층의 세라믹 시트는 상기 커패시터부의 세라믹 시트 보다 저유전율의 재료로 형성할 수 있다.
다음으로, 상기 적층체를 1개의 칩에 대응되는 영역으로 절단하고 소성하여 서로 대향되는 두께 방향의 제1 및 제2 주면, 길이 방향의 제1 및 제2 단면 및 상기 제1 및 제2 내부 전극이 번갈아 노출된 폭 방향의 제1 및 제2 측면을 갖는 세라믹 본체를 마련한다.
다음으로, 상기 세라믹 본체의 제1 및 제2 측면에, 상기 복수의 커패시터부의 제1 및 제2 내부 전극과 접촉되어 상기 복수의 커패시터부와 각각 전기적으로 연결되도록, 상기 세라믹 본체의 길이 방향을 따라 소정 간격으로 복수의 제1 및 제2 외부 전극을 형성한다.
이때, 상기 제1 및 제2 외부 전극은 하면 실장을 위해 상기 세라믹 본체의 제1 및 제2 측면에서 제1 또는 제2 주면의 일부로 연장하여 형성할 수 있다.
또한, 상기 제1 및 제2 외부 전극은 커패시터의 방향성을 제거하여 실장시 실장 면의 방향을 고려하지 않아도 되도록 상기 세라믹 본체의 제1 및 제2 측면에서 제1 및 제2 주면의 일부까지 연장하여 형성할 수 있다.
한편, 상기 제1 및 제2 외부 전극의 실장 면에는 필요시 도금층을 더 형성할 수 있다. 상기 도금층은 완성된 어레이형 적층 세라믹 커패시터를 인쇄회로기판에 솔더로 실장 할 때 상호 간의 접착 강도를 높이기 위한 것이다.
어레이형 적층 세라믹 커패시터의 실장 기판
도 5는 본 발명의 일 실시 형태에 따른 어레이형 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 개략적으로 나타낸 사시도이고, 도 6은 도 5의 평면도이다.
도 5 및 도 6을 참조하면, 본 실시 형태에 따른 어레이형 적층 세라믹 커패시터의 실장 기판(200)은 인쇄회로기판(210) 및 제1 및 제2 전극 패드(221, 222)를 포함한다.
인쇄회로기판(210)은 상면에 어레이형 적층 세라믹 커패시터(100)의 세라믹 본체(110)의 제2 주면이 실장된다.
제1 및 제2 전극 패드(221, 222)는 인쇄회로기판(210)의 상면에 폭 방향으로 마주보며 길이 방향을 따라 소정 간격으로 배치된다.
즉, 복수의 제1 및 제2 전극 패드(221, 222)는 인쇄회로기판(210)의 상면에서 어레이형 적층 세라믹 커패시터(100)의 각각의 커패시터부의 제1 외부 전극(131, 133, 135, 137) 및 제2 외부 전극(132, 134, 136, 138)과 각각 대응되는 위치에 형성될 수 있다.
따라서, 어레이형 적층 세라믹 커패시터(100)는 제1 외부 전극(131, 133, 135, 137) 및 제2 외부 전극(132, 134, 136, 138)의 제2 주면이 복수의 제1 및 제2 전극 패드(221, 222) 위에 각각 접촉되게 위치한 상태에서 솔더(미도시)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
다른 실시 예
도 7은 구동 전원이 필요한 소정의 단자에 배터리, 전력 관리부를 통하여 구동 전원을 공급하는 구동 전원 공급 시스템을 나타낸 도면이다.
도 7을 참조하면, 상기 구동 전원 공급 시스템은 배터리(300), 제1 전원 안정화부(400), 전력 관리부(500), 제2 전원 안정화부(600)를 포함할 수 있다.
배터리(300)는 전력 관리부(500)에 전원을 공급할 수 있다. 여기서, 배터리(300)가 전력 관리부(500)에 공급하는 전원을 제1 전원이라고 정의하기로 한다.
제1 전원 안정화부(400)는 상기 제1 전원(V1)을 안정화시키고, 안정화된 제1 전원을 전력 관리부(500)에 공급할 수 있다. 구체적으로, 제1 전원 안정화부(400)는 배터리(300)와 전력 관리부(500)의 연결 단자 및 접지 사이에 형성된 커패시터(C1)를 포함할 수 있다. 상기 커패시터(C1)는 제1 전원에 포함된 노이즈를 감소시킬 수 있다.
또, 상기 커패시터(C1)는 전하를 충전할 수 있다. 그리고, 전력 관리부(500)가 순간적으로 큰 전류를 소비하는 경우, 상기 커패시터(C1)는 충전된 전하를 방전시켜 전력 관리부(500)의 전압 변동을 억제할 수 있다.
상기 커패시터(C1)는 고용량 커패시터인 것이 바람직하다.
전력 관리부(500)는 전자 기기에 들어오는 전력을 그 전자 기기에 맞게 변환시키고, 전력을 분배, 충전, 제어하는 역할을 한다. 따라서, 전력 관리부(500)는 일반적으로 DC/DC 컨버터를 구비할 수 있다.
또한, 전력 관리부(500)는 전력 관리 회로(Power Management Integrated Circuit, PMIC)로 구현될 수 있다.
전력 관리부(500)는 상기 제1 전원(V1)을 제2 전원(V2)으로 변환할 수 있다. 상기 제2 전원(V2)은 전력 관리부(500)의 출력단과 연결되어 구동 전원을 공급받는 소정의 소자가 요구하는 전원일 수 있다.
제2 전원 안정화부(600)는 상기 제2 전원(V2)을 안정화시키고, 안정화된 제2 전원을 출력단(Vdd)으로 전달할 수 있다. 상기 출력단(Vdd)에는 전력 관리부(500)로부터 구동 전원을 공급받는 소정의 소자가 연결될 수 있다.
구체적으로, 제2 전원 안정화부(600)는 전력 관리부(500)와 출력단(Vdd) 사이에 직렬로 연결된 인덕터(L1)를 포함할 수 있다. 또한, 제2 전원 안정화부(600)는 전력 관리부(500)와 출력단(Vdd)의 연결 단자 및 접지 사이에 형성된 커패시터(C2)를 포함할 수 있다.
제2 전원 안정화부(600)는 상기 제2 전원(V2)에 포함된 노이즈를 감소시킬 수 있다.
또한, 제2 전원 안정화부(600)는 출력단(Vdd)으로 안정적으로 전원을 공급해 줄 수 있다.
상기 인덕터(L1)는 대용량 전류에 적용될 수 있는 파워 인덕터인 것이 바람직하다.
또한, 상기 커패시터(C2)는 고용량 커패시터인 것이 바람직하다.
도 8은 구동 전원 공급 시스템의 배치 패턴을 나타낸 도면이다.
도 8을 참조하면, 전력 관리부(500), 인덕터(L1), 제1 커패시터(C1), 제2 커패시터(C2)의 배치 패턴을 확인할 수 있다.
일반적으로, 전력 관리부(500, PMIC)는 수 개에서 수십 개의 DC/DC 컨버터를 구비할 수 있다. 또한, 상기 DC/DC 컨버터의 기능을 구현하기 위해서, 하나의 DC/DC 컨버터마다 파워 인덕터, 고용량 커패시터가 필요하다.
도 8을 참조하면, 전력 관리부(500)는 소정의 단자(N1, N2, N3)를 구비할 수 있다. 전력 관리부(500)는 제2 단자(N2)를 통하여 배터리로부터 전원을 공급받을 수 있다. 또한, 전력 관리부(500)는 배터리로부터 공급된 전원을 변환하고, 제1 단자(N1)를 통하여 변환된 전원을 공급할 수 있다. 상기 제3 단자(N3)는 접지 단자일 수 있다.
여기서, 제1 커패시터(C1)는 배터리와 전력 관리부(500)의 연결 단자 및 접지 사이에 형성되어 제1 전원 안정화부의 기능을 수행할 수 있다.
또한, 인덕터(L1)와 제2 커패시터(C2)는 제1 단자(N1)로부터 제2 전원을 공급받고, 이를 안정화시켜 제4 단자(N4)로 구동 전원을 공급하므로 제2 전원 안정화부의 기능을 수행할 수 있다.
도 8에 도시된 제5 내지 제8 단자(N5 내지 N8)는 제1 내지 4 단자(N1 내지 N4)와 동일한 기능을 수행하므로, 구체적인 설명을 생략하기로 한다.
구동 전원 공급 시스템의 패턴 설계에 있어서 중요하게 고려되어야 할 점은, 전력 관리부, 인덕터 소자, 커패시터 소자를 최대한 가깝게 배치해야 한다는 것이다. 또, 전원선의 배선을 짧고 두껍게 설계하는 것이 필요하다.
왜냐하면, 상기와 같은 요건이 충족되어야 부품 배치 면적을 감소시킬 수 있으며 노이즈 발생을 억제시킬 수 있기 때문이다.
전력 관리부(500)의 출력단 개수가 적은 경우, 인덕터 소자와 커패시터 소자를 가깝게 배치하는데 큰 문제가 없다. 그러나 전원 관리부(500)의 여러 출력을 사용해야 하는 경우, 부품의 밀집도로 인하여 인덕터 소자와 커패시터 소자의 배치가 정상적으로 이루어질 수 없다. 또, 전원의 우선 순위에 따라 인덕터 소자와 커패시터 소자를 비최적화 상태로 배치해야 하는 상황이 발생할 수 있다.
예컨대, 파워 인덕터 소자, 고용량 커패시터 소자의 사이즈가 크기 때문에 실제 소자 배치시에 전원선, 신호선이 불가피하게 길어지게 되는 상황이 발생할 수 있다.
파워 인덕터와 고용량 커패시터가 비최적화 상태로 배치는 경우, 각 소자간 간격, 전원선이 길어지게 되고 이에 따라 노이즈가 발생할 수 있다. 상기 노이즈는 전원 공급 시스템에 나쁜 영향을 끼칠 수 있다.
도 9는 본 발명의 일 실시예에 의한 어레이형 적층 세라믹 전자부품의 회로도를 나타낸 도면이다.
도 9를 참조하면, 어레이형 적층 세라믹 전자부품(700)은 제1 전원 안정화부, 제2 전원 안정화부를 포함할 수 있다.
상기 제1 전원 안정화부는 제1 축전소자인 제1 커패시터부(C1)를 포함할 수 있다. 상기 제2 전원 안정화부는 제2 축전소자인 제2 커패시터부(C2)를 포함할 수 있다. 이때, 제1 커패시터부 및 제2 커패시터부는 하나의 세라믹 본체 내에 포함된 하나의 칩으로 구성될 수 있다. 또한, 상기 제2 전원 안전화부는 제1 파워 인덕터(L1)를 포함할 수 있다.
또한, 어레이형 적층 세라믹 전자부품(700)은 앞에서 설명한 제1 전원 안정화부, 제2 전원 안정화부의 기능을 모두 수행할 수 있는 소자이다.
이러한 어레이형 적층 세라믹 전자부품(700)은 배터리로부터 제1 전원을 공급받고, 상기 제1 전원을 안정화시켜 전력 관리부에 공급할 수 있다. 이때, 배터리로부터 제1 전원을 공급받는 단자(A)와 전력 관리부에 제1 전원을 공급하는 단자(A)는 동일한 단자일 수 있다. 즉, 제1 단자(A, 제1 입력 단자)는 상기 배터리로부터 제1 전원을 공급받고, 상기 제1 전원을 전력 관리부에 공급할 수 있다.
또한, 어레이형 적층 세라믹 전자부품(700)은 제2 단자(B, 제2 입력 단자)를 통하여 상기 전력 관리부에서 변환된 제2 전원을 공급받을 수 있다.
또한, 어레이형 적층 세라믹 전자부품(700)은 상기 제2 전원을 안정화시켜 구동 전원을 제3 단자(C, 출력 단자)에 전달할 수 있다.
도 9를 참조하면, 상기 제1 파워 인덕터(L1), 상기 제2 커패시터부(C2)가 제3 단자를 공유함으로써, 제1 파워 인덕터(L1)와 제2 커패시터부(C2)의 간격을 줄일 수 있다.
한편, 어레이형 적층 세라믹 전자부품(700)은 상기 제1 커패시터부(C1) 및 상기 제2 커패시터부(C2)를 접지와 연결시킬 수 있는 제4 단자(D, 접지 단자)를 포함할 수 있다. 상기 제4 단자(D)는 하나의 단자로 구현될 수 있다.
이와 같이, 어레이형 적측 세라믹 전자부품(700)은 전력 관리부(500)의 입력 전원단에 구비되는 대용량의 제1 커패시터부와 전력 관리부(500)와 출력 전원단에 구비되며 상기 제1 커패시터부와 상이한 용량을 갖는 제2 커패시터부를 하나의 세라믹 본체 내부에 하나의 부품(칩)으로 구현하고, 여기에 파워 인덕터를 포함시킨 것으로서, 본 실시예에 의한 어레이형 적층 세라믹 전자부품(700)은 소자의 집적도를 향상시킬 수 있다.
도 10은 본 발명의 일 실시예에 의한 복합 전자부품을 적용한 구동 전원 공급 시스템의 배치 패턴을 나타낸 도면이다.
도 10을 참조하면, 도 8에 도시된 제1 커패시터(C1) 및 제2 커패시터(C2)가 본 발명의 일 실시예에 의한 어레이형 적층 세라믹 전자부품으로 대치된 것을 확인할 수 있다.
앞에서 설명한 바와 같이, 상기 어레이형 적층 세라믹 전자부품은 제1 전원 안정부 및 제2 전원 안정부의 기능을 수행할 수 있다.
또한, 기존의 개별적으로 구성된 제1 커패시터(C1) 및 제2 커패시터(C2)를 본 발명의 일 실시예에 의한 어레이형 적층 세라믹 전자부품으로 대치함으로써, 배선의 길이가 최소화될 수 있다. 또한, 배치되는 소자의 개수가 감소됨으로써, 최적화된 소자 배치가 가능하다.
즉, 본 발명의 일 실시예에 의할 때, 전력 관리부 및 파워 인덕터를 최대한 가깝게 배치할 수 있으며, 제1 및 제2 커패시터부는 하나의 칩에 구성함으로써, 전원선의 배선을 짧고 두껍게 설계하는 것이 가능하다.
한편, 전자 기기 제조 업체에서는, 소비자 요구를 만족시키기 위하여, 전자 기기에 구비되는 PCB 사이즈를 줄이기 위하여 노력하고 있다. 따라서 PCB에 실장되는 IC의 집적도를 높이는 것이 요구되고 있다. 본 발명의 일 실시예에 의한 복합 전자부품와 같이 복수 개의 소자를 하나의 복합 전자부품으로 구성함으로써 이러한 요구를 만족시켜줄 수 있다.
또한, 본 발명의 일 실시예에 의할 때, 제1 커패시터 및 제2 커패시터를 하나의 칩으로 구성하고, 여기에 파워 인덕터을 포함하여 하나의 복합 전자부품으로 구현함으로써, PCB 실장 면적을 감소시킬 수 있다. 본 실시예에 의하면 기존의 배치 패턴 대비 약 30 내지 50%의 실장 면적 감소 효과가 있다.
이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층 세라믹 커패시터 110 ; 세라믹 본체
111 ; 유전체층 112, 116 ; 커버층
113, 114, 115 ; 버퍼층
121, 123, 125, 127 ; 제1 내부 전극
122, 124, 126, 128 ; 제2 내부 전극
131, 133, 135, 137 ; 제1 외부 전극
132, 134, 136, 138 ; 제2 외부 전극
210 ; 인쇄회로기판 221, 222 ; 제1 및 제2 전극 패드

Claims (18)

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  13. 배터리로부터 제1 전원을 공급받고, 제1 축전소자를 이용하여 상기 제1 전원을 안정화시켜 전력 관리부에 공급하는 제1 전원 안정화부; 및
    상기 전력 관리부에서 변환된 제2 전원을 공급받고, 제2 축전소자를 이용하여 상기 제2 전원을 안정화시켜 구동 전원을 공급하는 제2 전원 안정화부; 를 포함하며,
    상기 제1 및 제2 축전소자는, 하나의 칩으로 구성되며, 서로 상이한 용량을 갖는 어레이형 적층 세라믹 전자 부품.
  14. 제13항에 있어서,
    상기 제1 전원 안정화부는,
    상기 배터리로부터 제1 전원을 공급받고, 상기 제1 전원을 전력 관리부에 공급하는 제1 단자를 포함하는 것을 특징으로 하는 어레이형 적층 세라믹 전자 부품.
  15. 제13항에 있어서,
    상기 제2 전원 안정화부는,
    상기 전력 관리부에서 변환된 제2 전원을 공급받는 제2 단자; 및
    상기 구동 전원을 공급하는 제3 단자; 를 포함하는 것을 특징으로 하는 어레이형 적층 세라믹 전자 부품.
  16. 제13항에 있어서,
    상기 제1 전원 안정화부는 상기 제1 전원의 노이즈를 감소시키는 것을 특징으로 하는 어레이형 적층 세라믹 전자 부품.
  17. 제13항에 있어서,
    상기 제2 전원 안정화부는 상기 제2 전원의 노이즈를 감소시키는 것을 특징으로 하는 어레이형 적층 세라믹 전자 부품.
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