KR101518623B1 - 관통 전류를 줄이기 위한 인버터 형태의 전력 증폭기 - Google Patents

관통 전류를 줄이기 위한 인버터 형태의 전력 증폭기 Download PDF

Info

Publication number
KR101518623B1
KR101518623B1 KR1020130147393A KR20130147393A KR101518623B1 KR 101518623 B1 KR101518623 B1 KR 101518623B1 KR 1020130147393 A KR1020130147393 A KR 1020130147393A KR 20130147393 A KR20130147393 A KR 20130147393A KR 101518623 B1 KR101518623 B1 KR 101518623B1
Authority
KR
South Korea
Prior art keywords
transistor
voltage
gate
source
potential
Prior art date
Application number
KR1020130147393A
Other languages
English (en)
Inventor
박종훈
이창현
박창근
Original Assignee
숭실대학교산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 숭실대학교산학협력단 filed Critical 숭실대학교산학협력단
Priority to KR1020130147393A priority Critical patent/KR101518623B1/ko
Application granted granted Critical
Publication of KR101518623B1 publication Critical patent/KR101518623B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
    • H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
    • H03F1/223—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively with MOSFET's
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
    • H03F1/0261—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers with control of the polarisation voltage or current, e.g. gliding Class A
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/27—A biasing circuit node being switched in an amplifier circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Abstract

본 발명은 관통 전류를 줄이기 위한 인버터 형태의 전력 증폭기에 관한 것이다. 본 발명에 따르면, 입력 포트를 통하여 입력된 교류 형태의 입력 신호가 게이트로 인가되고, 제1단이 제1 전원에 연결되며 제2단이 출력 포트에 연결된 P형의 제1 트랜지스터와, 상기 입력 신호가 게이트를 통하여 인가되고, 제1단이 상기 제1 전원보다 낮은 제2 전원에 연결되며 제2단이 상기 출력 포트에 연결된 N형의 제2 트랜지스터와, 상기 제1 트랜지스터의 게이트에 제1 직류 전압을 인가하고, 상기 제2 트랜지스터의 게이트에 상기 제1 직류 전압보다 낮은 제2 직류 전압을 인가하는 제1 및 제2 DC 전압원과, 상기 입력 포트와 상기 제1 트랜지스터의 게이트 사이, 및 상기 입력 포트와 상기 제2 트랜지스터의 게이트 사이에 각각 연결된 제1 및 제2 DC 차단부, 그리고 상기 제1 DC 전압원과 상기 제1 트랜지스터의 게이트 사이, 및 상기 제2 DC 전압원과 상기 제2 트랜지스터의 게이트 사이에 각각 연결된 제1 및 제2 AC 차단부를 포함하는 관통 전류를 줄이기 위한 인버터 형태의 전력 증폭기를 제공한다.
상기 인버터 형태의 전력 증폭기에 따르면, 관통 전류를 줄일 수 있게 되어 전력 증폭기의 효율을 높일 수 있게 되고 나아가 전체 시스템 효율을 높일 수 있는 효과를 얻을 수 있다.

Description

관통 전류를 줄이기 위한 인버터 형태의 전력 증폭기{Power amplifier of the inverter form for reducing through current}
본 발명은 관통 전류를 줄이기 위한 인버터 형태의 전력 증폭기에 관한 것으로서, 보다 상세하게는 관통 전류의 문제를 제거하여 효율을 향상시킨 인버터 형태의 전력 증폭기에 관한 것이다.
무선 통신 시스템용 고주파 집적 회로 및 하이브리드 회로에서 흔히 사용되는 회로 중 하나인 전력 증폭기는 인가되는 신호의 전력을 증가시키기 위해 사용된다. 전력 증폭기의 종류는 여러 가지가 있으며 디지털 회로에서는 인버터 형태의 전력 증폭기가 많이 사용된다.
도 1은 일반적인 인버터 형태의 전력 증폭기의 일 예이다. 전력 증폭기는 전원 전압 및 접지 전원의 인가를 위한 전원 전압 포트(VDD) 및 접지 포트(GND), 그리고 입력 신호가 입력되는 입력 포트(RFin) 및 출력 신호가 출력되는 출력 포트(RFout)를 포함한다.
전력 증폭기의 트랜지스터는 PMOS(1)와 NMOS(2)로 구성된다. PMOS의 드레인은 출력 포트(RFout), 게이트는 입력 포트(RFin), 소스는 전원 전압 포트(VDD)에 각각 연결되어 있다. NMOS의 드레인은 출력 포트(RFout), 게이트는 입력 포트(RFin), 소스는 접지 포트(GND)에 각각 연결되어 있다.
입력되는 신호가 디지털 형태인 경우 전력 증폭기의 구동 예는 다음과 같다. 만약 입력 포트(RFin)에 Low 신호가 입력된 경우 PMOS(1)는 턴 온, NMOS(2)는 턴 오프되어 출력 포트(RFout)에는 VDD 값이 출력된다. 반대로 High 신호가 입력되면, PMOS(1)는 턴 오프, NMOS(2)는 턴 온되어 출력 포트(RFout)에는 GND 값이 출력된다.
이와 같은 전력 증폭기는 디지털에서 인버터로 흔히 사용되는 구조이다. 이러한 전력 증폭기가 디지털에서 사용될 경우에는 입력 신호가 0 V에서 전원 전압까지 진동하므로 ON/OFF 동작은 스위치와 같이 확실하게 이루어진다. 반면, 무선통신 시스템에서 사용될 때에는 입력 신호가 너무 작기 때문에 NMOS(2)를 턴 온시킬 수조차 없으며 이로 인해 출력 신호가 전혀 발생할 수 없게 되는 문제가 있다.
도 2는 도 1에 도시된 회로의 시간에 따른 파형을 나타낸 그래프이다. 그래프에는 도 1의 입력 포트에 인가되는 입력 신호의 전압 크기에 따른 트랜지스터의 동작을 각 영역(A,B,C) 별로 나타내고 있다.
도 2에서 PMOS의 문턱 전압(PMOS Threshold Voltage)은 약 2.5V, NMOS의 문턱 전압(NMOS Threshold Voltage)은 약 0.5V인 것으로 가정한다. PMOS의 경우 자신의 문턱 전압 미만의 신호 입력 시에 턴 온되고, NMOS의 경우 자신의 문턱 전압 이상의 신호 입력 시에 턴 온된다.
A 영역은 입력 신호의 전압이 PMOS(1)의 문턱 전압 이상인 경우로서, PMOS(1)는 턴 오프, NMOS(2)는 턴 온되는 영역이다. B 영역은 입력 신호의 전압이 NMOS(2)의 문턱 전압 이상 및 PMOS(1)의 문턱 전압 이하인 경우로서, NMOS(2)와 PMOS(1)가 모두 턴 온되는 영역이다. C 영역은 입력 신호의 전압이 NMOS(2)의 문턱 전압(ex, 0.5V) 미만인 경우로서, PMOS(1)는 턴 온, NMOS(2)는 턴 오프되는 영역이다.
입력 신호가 매우 작을 때에는 NMOS(2)가 턴 오프되고 PMOS(1)가 턴 온되는 영역 C에만 신호 파형이 속하게 된다. 이는 PMOS(1)만 항상 켜져 있다는 의미가 되므로 출력 신호는 전원 전압 값만 나오게 되고 실질적인 신호는 발생하지 않게 된다.
도 3은 도 1의 문제를 해결하기 위한 다른 전력 증폭기의 일 예이다. 이러한 도 3은 도 1의 출력 포트와 입력 포트 사이에 저항(R)을 연결한 구성이다. 저항은 매우 큰 값으로 형성되어 AC 신호의 전달을 억제하고 DC 전압만 공급하게 되며, 이로 인해 PMOS와 NMOS 에 바이어스 전압이 인가되는 효과가 있다. 만약, PMOS와 NMOS의 성능이 같도록 비율이 조절된 경우 입력 포트와 출력 포트의 DC 전압은 전원 전압의 절반이 되게 된다. 결과적으로 바이어스 전압이 인가되기 때문에 신호가 작아도 전력 증폭기가 동작할 수 있게 된다. 하지만 입력 신호가 매우 크게 들어오지 않는다면 PMOS와 NMOS가 항상 켜져 있기 때문에 관통 전류의 문제가 발생하게 된다.
도 4는 도 3에 도시된 회로의 시간에 따른 파형을 나타낸 그래프이다. PMOS와 NMOS의 성능이 비슷하기 때문에 입력 DC 바이어스가 공급 전압의 절반일 때의 일 예를 나타내었다. 여기서, 입력 신호의 크기가 작을 때에는 NMOS와 PMOS가 턴 온되는 영역인 B 영역에 신호 파형이 위치하게 된다. 이는 NMOS와 PMOS가 항상 켜져 있다는 의미가 되기 때문에, 이러한 경우 전원 전압 포트부터 접지 포트까지 연결이 되어 관통 전류가 발생하게 된다.
더욱이 통신 시스템이 점점 복잡해짐에 따라 더욱 넓은 입력 신호의 크기 범위가 요구되고 있다. 즉, 큰 입력 신호가 인가되는 경우보다 작은 입력 신호가 인가되는 경우가 많고 이로 인해 전력 증폭기의 효율이 감소되는 문제가 있다. 전력 증폭기의 효율은 전체 시스템의 효율에 크게 영향을 주기 때문에 전력 증폭기의 관통 전류의 소모를 줄여야 한다.
본 발명의 배경이 되는 기술은 한국공개특허 제2007-0068239호(2007.06.29 공개)에 개시되어 있다.
본 발명은 관통 전류의 문제를 제거하여 전력 증폭기의 효율을 향상시킬 수 있는 관통 전류를 줄이기 위한 인버터 형태의 전력 증폭기를 제공하는데 목적이 있다.
본 발명은, 입력 포트를 통하여 입력된 교류 형태의 입력 신호가 게이트로 인가되고, 제1단이 제1 전원에 연결되며 제2단이 출력 포트에 연결된 P형의 제1 트랜지스터와, 상기 입력 신호가 게이트를 통하여 인가되고, 제1단이 상기 제1 전원보다 낮은 제2 전원에 연결되며 제2단이 상기 출력 포트에 연결된 N형의 제2 트랜지스터와, 상기 제1 트랜지스터의 게이트에 제1 직류 전압을 인가하고, 상기 제2 트랜지스터의 게이트에 상기 제1 직류 전압보다 낮은 제2 직류 전압을 인가하는 제1 및 제2 DC 전압원과, 상기 입력 포트와 상기 제1 트랜지스터의 게이트 사이, 및 상기 입력 포트와 상기 제2 트랜지스터의 게이트 사이에 각각 연결된 제1 및 제2 DC 차단부, 그리고 상기 제1 DC 전압원과 상기 제1 트랜지스터의 게이트 사이, 및 상기 제2 DC 전압원과 상기 제2 트랜지스터의 게이트 사이에 각각 연결된 제1 및 제2 AC 차단부를 포함하는 관통 전류를 줄이기 위한 인버터 형태의 전력 증폭기를 제공한다.
여기서, 상기 제1 및 제2 DC 차단부는 커패시터 소자로 형성되고, 상기 제1 및 제2 AC 차단부는 저항 소자로 형성될 수 있다.
또한, 본 발명은 입력 포트를 통하여 입력된 교류 형태의 입력 신호가 게이트로 인가되고, 제1단이 제1 전원에 연결되며 제2단이 출력 포트에 연결된 P형의 제1 트랜지스터와, 상기 입력 신호가 게이트를 통하여 인가되고, 제1단이 상기 제1 전원보다 낮은 제2 전원에 연결되며 제2단이 상기 출력 포트에 연결된 N형의 제2 트랜지스터와, 상기 제1 트랜지스터의 게이트에 제1 직류 전압을 인가하는 DC 전압원과, 상기 입력 포트와 상기 제1 트랜지스터의 게이트 사이에 연결된 DC 차단부와, 상기 DC 전압원과 상기 제1 트랜지스터의 게이트 사이에 연결된 AC 차단부를 포함하며, 상기 입력포트에 상기 제1 직류 전압보다 낮은 제2 직류 전압이 더 인가되는 관통 전류를 줄이기 위한 인버터 형태의 전력 증폭기를 제공한다.
또한, 본 발명은 입력 포트를 통하여 입력된 교류 형태의 입력 신호가 게이트로 인가되고, 제1단이 제1 전원에 연결되며 제2단이 출력 포트에 연결된 P형의 제1 트랜지스터와, 상기 입력 신호가 게이트를 통하여 인가되고, 제1단이 상기 제1 전원보다 낮은 제2 전원에 연결되며 제2단이 상기 출력 포트에 연결된 N형의 제2 트랜지스터와, 상기 제2 트랜지스터의 게이트에 제2 직류 전압을 인가하는 DC 전압원과, 상기 입력 포트와 상기 제2 트랜지스터의 게이트 사이에 연결된 DC 차단부와, 상기 DC 전압원과 상기 제2 트랜지스터의 게이트 사이에 연결된 AC 차단부를 포함하며, 상기 입력포트에 제2 직류 전압보다 높은 제1 직류 전압이 더 인가되는 관통 전류를 줄이기 위한 인버터 형태의 전력 증폭기를 제공한다.
여기서, 상기 DC 차단부는 커패시터 소자로 형성되고, 상기 AC 차단부는 저항 소자로 형성될 수 있다.
또한, 본 발명은, 입력 포트를 통하여 입력된 교류 형태의 입력 신호가 게이트로 인가되고, 제1단이 제1 전원에 연결되며 제2단이 출력 포트에 연결된 P형의 제1 트랜지스터와, 상기 입력 신호가 게이트를 통하여 인가되고, 제1단이 상기 제1 전원보다 낮은 제2 전원에 연결되며 제2단이 상기 출력 포트에 연결된 N형의 제2 트랜지스터와, 상기 제1 트랜지스터의 게이트에 제1 직류 전압을 인가하고, 상기 제2 트랜지스터의 게이트에 상기 제1 직류 전압보다 낮은 제2 직류 전압을 인가하는 제1 및 제2 DC 전압원과, 상기 입력 포트와 상기 제2 트랜지스터의 게이트 사이에 연결된 제1 DC 차단부와, 상기 제1 DC 차단부와 상기 제2 트랜지스터의 게이트 간의 접점과, 상기 제1 트랜지스터의 게이트 사이에 연결된 제2 DC 차단부, 그리고 상기 제1 DC 전압원과 상기 제1 트랜지스터의 게이트 사이, 및 상기 제2 DC 전압원과 상기 제2 트랜지스터의 게이트 사이에 각각 연결된 제1 및 제2 AC 차단부를 포함하는 관통 전류를 줄이기 위한 인버터 형태의 전력 증폭기를 제공한다.
또한, 본 발명은 입력 포트를 통하여 입력된 교류 형태의 입력 신호가 게이트로 인가되고, 제1단이 제1 전원에 연결되며 제2단이 출력 포트에 연결된 P형의 제1 트랜지스터와, 상기 입력 신호가 게이트를 통하여 인가되고, 제1단이 상기 제1 전원보다 낮은 제2 전원에 연결되며 제2단이 상기 출력 포트에 연결된 N형의 제2 트랜지스터와, 상기 제1 트랜지스터의 게이트에 제1 직류 전압을 인가하고, 상기 제2 트랜지스터의 게이트에 상기 제1 직류 전압보다 낮은 제2 직류 전압을 인가하는 제1 및 제2 DC 전압원과, 상기 입력 포트와 상기 제1 트랜지스터의 게이트 사이에 연결된 제1 DC 차단부와, 상기 제1 DC 차단부와 상기 제1 트랜지스터의 게이트 간의 접점과, 상기 제2 트랜지스터의 게이트 사이에 연결된 제2 DC 차단부, 그리고 상기 제1 DC 전압원과 상기 제1 트랜지스터의 게이트 사이, 및 상기 제2 DC 전압원과 상기 제2 트랜지스터의 게이트 사이에 각각 연결된 제1 및 제2 AC 차단부를 포함하는 관통 전류를 줄이기 위한 인버터 형태의 전력 증폭기를 제공한다.
여기서, 상기 제1 및 제2 DC 차단부는 커패시터 소자로 형성되고, 상기 제1 및 제2 AC 차단부는 저항 소자로 형성될 수 있다.
그리고, 본 발명에서, 상기 제1 직류 전압은 상기 제1 트랜지스터의 문턱 전압이고 상기 제2 직류 전압은 상기 제2 트랜지스터의 문턱 전압일 수 있다.
본 발명에 따른 관통 전류를 줄이기 위한 인버터 형태의 전력 증폭기에 따르면, 관통 전류를 줄일 수 있게 되어 전력 증폭기의 효율을 높일 수 있게 되고 나아가 전체 시스템 효율을 높일 수 있는 효과를 얻을 수 있다.
도 1은 일반적인 인버터 형태의 전력 증폭기의 일 예이다.
도 2는 도 1에 도시된 회로의 시간에 따른 파형을 나타낸 그래프이다.
도 3은 도 1의 문제를 해결하기 위한 다른 전력 증폭기의 일 예이다.
도 4는 도 3에 도시된 회로의 시간에 따른 파형을 나타낸 그래프이다.
도 5는 본 발명의 제1 실시예에 따른 인버터 형태의 전력 증폭기의 구성도이다.
도 6은 도 5의 전력 증폭기의 시간에 따른 파형을 나타낸 그래프이다.
도 7은 도 5의 다른 구성도이다.
도 8 내지 도 11은 본 발명의 제2 내지 제5 실시예에 따른 인버터 형태의 전력 증폭기의 구성도이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
이하에서는 관통 전류를 최소화한 인버터 형태의 전력 증폭기에 관하여 상세히 설명한다. 설명의 편의를 위해 트랜지스터는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 예시로 한다. 여기서, 상기의 트랜지스터의 종류는 단지 하나의 실시예에 불과한 것으로서 BJT(Bipolar Junction Transistor) 등의 다른 트랜지스터에 대해서도 적용될 수 있다.
도 5는 본 발명의 제1 실시예에 따른 인버터 형태의 전력 증폭기의 구성도이다. 본 발명의 제1 실시예에 따른 전력 증폭기(100)는 제1 트랜지스터(110), 제2 트랜지스터(120), 제1 DC 전압원(130), 제2 DC 전압원(140), 제1 DC 차단부(150), 제2 DC 차단부(160), 제1 AC 차단부(170), 제2 AC 차단부(180)를 포함한다.
PMOS인 제1 트랜지스터(110)는 입력 포트(RFin)를 통하여 입력된 교류 형태의 입력 신호가 게이트로 인가되고 제1단이 제1 전원(VDD)에 연결되며 제2단이 출력 포트(RFout)에 연결되어 있다.
NMOS인 제2 트랜지스터(120)는 상기 입력 신호가 게이트를 통하여 인가되고, 제1단이 상기 제1 전원(VDD)보다 낮은 제2 전원(GND)에 연결되며 제2단이 상기 출력 포트(RFout)에 연결되어 있다.
제1 DC 전압원(130)은 제1 트랜지스터(110)의 게이트에 제1 직류 전압을 인가해 주는 부분이고, 제2 DC 전압원(140)은 제2 트랜지스터(120)의 게이트에 제1 직류 전압보다 낮은 제2 직류 전압을 인가해 주는 부분이다. 이러한 제1 및 제2 직류 전압은 각 트랜지스터에 인가되는 바이어스 전압에 해당된다.
여기서, 제1 직류 전압은 제1 트랜지스터(110)의 문턱 전압(Threshold Voltage) 근처(ex, 2.5V)로 인가하고, 제2 직류 전압은 제2 트랜지스터(120)의 문턱 전압 근처(ex, 0.5V)로 인가하는 것이 관통 전류를 억제하는데 있어서 바람직하다.
제1 DC 차단부(150)는 입력 포트(RFin)와 제1 트랜지스터(110)의 게이트 사이에 연결되고, 제2 DC 차단부(160)는 입력 포트(RFin)와 제2 트랜지스터(120)의 게이트 사이에 연결된다. 이러한 제1 및 제2 DC 차단부(150,160)는 입력 신호에 미량으로 섞여 유입될 수 있는 DC 전압을 차단하여 주는 역할을 한다.
다음, 제1 AC 차단부(170)는 제1 DC 전압원(130)과 상기 제1 트랜지스터(110)의 게이트 사이에 연결되고, 제2 AC 차단부(180)는 제2 DC 전압원(140)과 제2 트랜지스터(120)의 게이트 사이에 각각 연결된다. 이러한 제1 및 제2 AC 차단부(170,180)는 상기 입력 포트에 입력된 교류 형태의 입력 신호가 제1 및 제2 DC 전압원(140)으로 누설되는 것을 방지하는 역할을 한다.
상기 제1 및 제2 전압원(130,140)의 전압 값을 조절하면 상기 제1 및 제2 트랜지스터(110,120)가 동시에 턴 온되는 구간을 조절할 수 있으며 이를 통해 관통 전류를 최소화할 수 있다. 그 원리는 이하의 도 6을 참조한다.
도 6은 도 5의 전력 증폭기의 시간에 따른 파형을 나타낸 그래프이다. 이러한 도 6은 제1 및 제2 트랜지스터(110,120)에 인가된 바이어스 전압이 각각의 문턱 전압일 때의 일례를 나타낸다. 이하에서는 제1 트랜지스터(110) 및 제2 트랜지스터(120)의 문턱 전압이 각각 2.5V 및 0.5V인 것으로 예시한다. 즉, 제1 DC 전압원(130)을 통해서는 2.5V, 제2 DC 전압원(140)을 통해서는 0.5V가 인가된 것을 예시한다.
도 6에는 입력 신호의 전압 크기에 따른 트랜지스터의 동작을 각 영역(A,B,C) 별로 나타내고 있다. PMOS인 제1 트랜지스터(110)는 문턱 전압 2.5V 이하의 신호 입력 시에 턴 온되고, NMOS인 제2 트랜지스터(120)의 경우 문턱 전압 0.5V 이상의 신호 입력 시에 턴 온된다.
여기서, 제1 및 제2 트랜지스터(110,120)에 인가된 DC 바이어스 값은 각각 2.5V, 0.5V로 서로 상이하기 때문에, 입력 포트에 입력된 입력 신호는 각각의 DC 바이어스 전압에 의하여 DC 전압의 위치가 달라지게 된다. 즉, 각각의 바이어스 전압에 의하여, 제1 트랜지스터(110)에 실질적으로 인가되는 입력 신호(10)의 파형은 DC 성분이 높게 형성되고, 제2 트랜지스터(120)에 실질적으로 인가되는 입력 신호(20)의 파형은 DC 성분이 낮게 형성된다.
여기서, PMOS인 제1 트랜지스터(110)에 인가되는 입력 신호(10)의 경우, t1 및 t3 구간에서는 PMOS의 문턱 전압(2.5V)보다 높은 전압에 해당되므로, 제1 트랜지스터(110)는 턴 오프된다. 반면, T2 및 T4 구간에서는 PMOS의 문턱 전압(2.5V)보다 낮은 전압에 해당되므로 제1 트랜지스터(110)는 턴 온된다(부호 10의 빗금 영역 참조).
이와 반대로, NMOS인 제2 트랜지스터(120)에 인가되는 입력 신호(20)의 경우, t1 및 t3 구간에서는 NMOS의 문턱 전압(0.5V)보다 높은 전압에 해당되므로 제2 트랜지스터(120)는 턴 온된다(부호 20의 빗금 영역 참조). 또한, T2 및 T4 구간에서는 NMOS의 문턱 전압(0.5V)보다 낮은 전압에 해당되므로 제2 트랜지스터(120)는 턴 오프된다.
결과적으로 제1 및 제2 트랜지스터(120)에 대한 각각의 빗금 영역은 전체 시간 구간에 대해 서로 중복되지 않는 것을 확인할 수 있다. 즉, 본 발명의 실시예의 경우, PMOS와 NMOS가 동시에 턴 온되는 시간이 제거되기 때문에, 종래의 도 1 내지 도 4의 경우와는 달리 공급 전압 포트(VDD)에서 접지 포트(GND)로 흐르게 되는 관통 전류를 방지하거나 크게 줄일 수 있는 이점이 있다.
도 7은 도 5의 다른 구성도이다. 이러한 도 7은 도 5에 도시된 제1 및 제2 DC 차단부(150,160)를 커패시터 소자로 구현하고, 상기 제1 및 제2 AC 차단부(170,180)를 저항 소자로 구현한 예이다. 여기서, AC를 보다 효과적으로 차단하고 안정적인 DC 전압을 공급하기 위하여, 두 저항(170,180)은 높은 저항값을 갖는 것이 바람직하다.
도 8은 본 발명의 제2 실시예에 따른 인버터 형태의 전력 증폭기의 구성도이다. 이러한 도 8은 입력 포트(RFin)에 인가되는 입력 신호에 제2 트랜지스터(120)(NMOS)의 문턱 전압 정도의 DC 성분이 있을 경우의 일례를 나타낸다. 이러한 제2 실시예에 따른 전력 증폭기(200)는 제1 트랜지스터(210), 제2 트랜지스터(220), DC 전압원(230), DC 차단부(240), AC 차단부(250)를 포함한다.
우선, PMOS인 제1 트랜지스터(210)는 입력 포트(RFin)를 통하여 입력된 교류 형태의 입력 신호가 게이트로 인가되고, 제1단이 제1 전원에 연결되며 제2단이 출력 포트에 연결되어 있다.
NMOS인 제2 트랜지스터(220)는 상기 입력 신호가 게이트를 통하여 인가되고, 제1단이 상기 제1 전원(VDD)보다 낮은 제2 전원(GND)에 연결되며 제2단이 상기 출력 포트(RFout)에 연결되어 있다.
DC 전압원(230)은 제1 트랜지스터(210)의 게이트에 제1 직류 전압을 인가한다. 여기서, 제1 직류 전압은 제1 트랜지스터의 문턱 전압(2.5V) 부근에 해당된다.
이러한 제2 실시예의 경우, 제1 및 제2 트랜지스터(210,220)의 구성은 앞서 제1 실시예와 동일하다. 다만, 제1 실시예와는 달리, 입력 포트(RFin)에는 교류 입력 신호 이외에도 제2 직류 전압이 더 인가된다. 제2 직류 전압은 제2 트랜지스터의 문턱 전압(0.5V) 부근에 해당된다.
DC 차단부(240)는 입력 포트(RFin)와 제1 트랜지스터(210)의 게이트 사이에 연결되어, 입력 포트(RFin)에 인가되는 DC 성분인 제2 직류 전압이 제1 트랜지스터(210)로 유입되지 않도록 차단하고, 제1 트랜지스터(210)에는 오로지 AC 형태의 입력 신호만 인가되도록 한다.
AC 차단부(250)는 DC 전압원(230)과 제1 트랜지스터(210)의 게이트 사이에 연결되어, 입력 포트(RFin)에 입력된 교류 형태의 입력 신호가 DC 전압원(230)으로 누설되는 것을 차단한다.
이러한 제2 실시예 또한 제1 실시예의 효과(도 6 참조)를 얻을 수 있다. 즉, 입력 포트(RFin)에 인가되는 신호에 제2 트랜지스터(220)(NMOS)의 문턱 전압 정도의 DC 성분을 인가하면, 이 DC 성분이 제2 트랜지스터(220)의 DC 바이어스 값이 된다. 따라서, 제2 실시예의 경우, 도 5의 제1 실시예에서 제2 트랜지스터(120)(NMOS) 측에 사용된 DC 및 AC 차단부(160,180)의 구성이 필요 없게 된다. 여기서 마찬가지로, DC 차단부(240)는 커패시터, AC 차단부(250)는 저항으로 각각 대체될 수 있다.
도 9는 본 발명의 제3 실시예에 따른 인버터 형태의 전력 증폭기의 구성도이다. 이러한 도 9는 도 8과 반대로, 입력 포트(RFin)에 인가되는 입력 신호에 제1 트랜지스터(120)(PMOS)의 문턱 전압 정도의 DC 성분이 있을 경우의 일례를 나타낸다.
본 발명의 제3 실시예에 따른 전력 증폭기(300)는 제1 트랜지스터(310), 제2 트랜지스터(320), DC 전압원(330), DC 차단부(340), AC 차단부(350)를 포함한다.
제1 및 제2 트랜지스터(310,320)는 앞서 제2 실시예의 제1 및 제2 트랜지스터(210,220)의 구성과 동일하다. 다만, 제3 실시예의 경우, DC 전압원(330), DC 차단부(340), AC 차단부(350)의 위치가 제2 트랜지스터(320)(NMOS) 측에 위치한다.
또한, 상기 입력 포트(RFin)에는 교류 입력 신호 이외에도 제1 직류 전압이 더 인가된다. 여기서 제1 직류 전압은 제1 트랜지스터의 문턱 전압(2.5V) 부근에 해당된다.
DC 전압원(330)은 제2 트랜지스터(320)의 게이트에 제2 직류 전압을 인가한다. 여기서, 제2 직류 전압은 제2 트랜지스터의 문턱 전압(0.5V) 부근에 해당된다.
DC 차단부(340)는 입력 포트(RFin)와 제2 트랜지스터(320)의 게이트 사이에 연결되어, 입력 포트(RFin)에 인가되는 DC 성분인 제1 직류 전압이 제2 트랜지스터(320)로 유입되지 않도록 차단하고, 제2 트랜지스터(320)에는 오로지 AC 형태의 입력 신호만 인가되도록 한다.
AC 차단부(330)는 DC 전압원(330)과 제2 트랜지스터(320)의 게이트 사이에 연결되어, 입력 포트(RFin)에 입력된 교류 형태의 입력 신호가 DC 전압원(330)으로 누설되는 것을 차단한다.
이러한 제3 실시예 또한 제1 실시예의 효과(도 6 참조)를 얻을 수 있다. 즉, 입력 포트(RFin)에 인가되는 신호에 제1 트랜지스터(310)(PMOS)의 문턱 전압 정도의 DC 성분을 인가하면, 이 DC 성분이 제1 트랜지스터(310)의 DC 바이어스 값이 된다. 따라서, 이러한 제3 실시예의 경우, 도 5의 제1 실시예에서 제1 트랜지스터(110)(PMOS) 측에 사용된 DC 및 AC 차단부(150,170)의 구성이 필요 없게 된다. 여기서 마찬가지로, DC 차단부(340)는 커패시터, AC 차단부(330)는 저항으로 대체될 수 있다.
도 10은 본 발명의 제4 실시예에 따른 인버터 형태의 전력 증폭기의 구성도이다. 본 발명의 제4 실시예에 따른 전력 증폭기(400)는 제1 및 제2 트랜지스터(410, 420), 제1 및 제2 DC 전압원(430,440), 제1 및 제2 DC 차단부(450,460), 제1 및 제2 AC 차단부(470,480)를 포함한다. 여기서, DC 차단부(450,460)는 커패시터로 대체될 수 있고, AC 차단부(470,480)는 저항으로 대체할 수 있다.
이러한 제4 실시예의 경우, 트랜지스터(410, 420), DC 전압원(430,440), AC 차단부(470,480)는 각각 제1 실시예의 트랜지스터(110,120), DC 전압원(130,140), AC 차단부(170,180)의 구성과 동일하고, 이를 통해 제1 실시예의 효과(도 6 참조)를 얻을 수 있다. 다만, 제1 및 제2 DC 차단부의 구성에 변경이 있다.
우선, 제1 DC 차단부(470)는 입력 포트(RFin)와 제2 트랜지스터(420)의 게이트 사이에 연결되어 있다. 또한, 제2 DC 차단부(480)는, 제1 DC 차단부(470)와 제2 트랜지스터(420)의 게이트 간의 접점과, 제1 트랜지스터(410)의 게이트 사이에 연결되어 있다.
만약, 두 DC 차단부(470,480)를 커패시터로 구성할 경우, 제1 트랜지스터(410)(PMOS) 측의 커패시턴스(capacitance) 값이 늘어나기 때문에, 제1 트랜지스터(410)의 동작이 느려지게 된다. 따라서, 도 10의 구성은 제1 트랜지스터(410)의 동작을 제2 트랜지스터(420)의 동작보다 늦춰야 할 때 효과적이다.
그 반대의 경우는 도 11을 참조한다. 도 11은 본 발명의 제5 실시예에 따른 인버터 형태의 전력 증폭기의 구성도이다.
본 발명의 제5 실시예에 따른 전력 증폭기(500)는 제1 및 제2 트랜지스터(510, 520), 제1 및 제2 DC 전압원(530,540), 제1 및 제2 DC 차단부(550,560), 제1 및 제2 AC 차단부(570,580)를 포함한다. 여기서, DC 차단부(550,560)는 커패시터로 대체될 수 있고, AC 차단부(570,580)는 저항으로 대체할 수 있다.
이러한 제5 실시예의 경우, 트랜지스터(510, 520), DC 전압원(530,540), AC 차단부(570,580)는 각각 제1 실시예의 트랜지스터(110,120), DC 전압원(130,140), AC 차단부(170,180)의 구성과 동일하고, 이를 통해 제1 실시예의 효과(도 6 참조)를 얻을 수 있다. 다만, 제1 및 제2 DC 차단부의 구성에 변경이 있다.
즉, 제1 DC 차단부(570)는 입력 포트와 상기 제1 트랜지스터(510)의 게이트 사이에 연결되어 있다. 또한, 제2 DC 차단부(580)는, 제1 DC 차단부(570)와 제1 트랜지스터(510)의 게이트 간의 접점과, 제2 트랜지스터(520)의 게이트 사이에 연결되어 있다.
만약, 두 DC 차단부(570,580)를 커패시터로 구성할 경우, 제2 트랜지스터(520)(NMOS) 측의 커패시턴스(capacitance) 값이 늘어나기 때문에, 제2 트랜지스터(520)의 동작이 느려지게 된다. 따라서, 도 11의 구성은 제2 트랜지스터(520)의 동작을 제1 트랜지스터(510)의 동작보다 늦춰야 할 때 효과적이다.
이상과 같은 본 발명에 따른 인버터 형태의 전력 증폭기에 따르면, 관통 전류를 줄일 수 있게 되어 전력 증폭기의 효율을 높일 수 있게 되고 나아가 전체 시스템 효율을 높일 수 있는 효과를 얻을 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100,200,300,400,500: 전력 증폭기
110,210,310,410,510: 제1 트랜지스터
120,220,320,420,520: 제2 트랜지스터
130,430,530: 제1 DC 전압원 140,440,540: 제2 DC 전압원
150,450,550: 제1 DC 차단부 160,460.560: 제2 DC 차단부
170,470,570: 제1 AC 차단부 180,480,580: 제2 AC 차단부
230,330: DC 전압원 240,340: DC 차단부
250,350: AC 차단부

Claims (9)

  1. 입력 포트를 통하여 입력된 교류 형태의 입력 신호가 게이트로 인가되고, 제1단이 제1 전원에 연결되며 제2단이 출력 포트에 연결된 P형의 제1 트랜지스터;
    상기 입력 신호가 게이트를 통하여 인가되고, 제1단이 상기 제1 전원보다 낮은 제2 전원에 연결되며 제2단이 상기 출력 포트에 연결된 N형의 제2 트랜지스터;
    상기 제1 트랜지스터의 게이트에 제1 직류 전압을 인가하고, 상기 제2 트랜지스터의 게이트에 상기 제1 직류 전압보다 낮은 제2 직류 전압을 인가하는 제1 및 제2 DC 전압원;
    상기 입력 포트와 상기 제1 트랜지스터의 게이트 사이, 및 상기 입력 포트와 상기 제2 트랜지스터의 게이트 사이에 각각 연결된 제1 및 제2 DC 차단부; 및
    상기 제1 DC 전압원과 상기 제1 트랜지스터의 게이트 사이, 및 상기 제2 DC 전압원과 상기 제2 트랜지스터의 게이트 사이에 각각 연결된 제1 및 제2 AC 차단부를 포함하며,
    상기 제1 직류 전압의 전위는 상기 제1 전원의 전위에 상기 제1 트랜지스터의 문턱 전압을 차감한 값이고, 상기 제2 직류 전압의 전위는 상기 제2 트랜지스터의 문턱 전압인 관통 전류를 줄이기 위한 인버터 형태의 전력 증폭기.
  2. 청구항 1에 있어서,
    상기 제1 및 제2 DC 차단부는 커패시터 소자로 형성되고, 상기 제1 및 제2 AC 차단부는 저항 소자로 형성된 관통 전류를 줄이기 위한 인버터 형태의 전력 증폭기.
  3. 입력 포트를 통하여 입력된 교류 형태의 입력 신호가 게이트로 인가되고, 제1단이 제1 전원에 연결되며 제2단이 출력 포트에 연결된 P형의 제1 트랜지스터;
    상기 입력 신호가 게이트를 통하여 인가되고, 제1단이 상기 제1 전원보다 낮은 제2 전원에 연결되며 제2단이 상기 출력 포트에 연결된 N형의 제2 트랜지스터;
    상기 제1 트랜지스터의 게이트에 제1 직류 전압을 인가하는 DC 전압원;
    상기 입력 포트와 상기 제1 트랜지스터의 게이트 사이에 연결된 DC 차단부;
    상기 DC 전압원과 상기 제1 트랜지스터의 게이트 사이에 연결된 AC 차단부를 포함하며,
    상기 입력포트에 상기 제1 직류 전압보다 낮은 제2 직류 전압이 더 인가되며,
    상기 제1 직류 전압의 전위는 상기 제1 전원의 전위에 상기 제1 트랜지스터의 문턱 전압을 차감한 값이고, 상기 제2 직류 전압의 전위는 상기 제2 트랜지스터의 문턱 전압인 관통 전류를 줄이기 위한 인버터 형태의 전력 증폭기.
  4. 입력 포트를 통하여 입력된 교류 형태의 입력 신호가 게이트로 인가되고, 제1단이 제1 전원에 연결되며 제2단이 출력 포트에 연결된 P형의 제1 트랜지스터;
    상기 입력 신호가 게이트를 통하여 인가되고, 제1단이 상기 제1 전원보다 낮은 제2 전원에 연결되며 제2단이 상기 출력 포트에 연결된 N형의 제2 트랜지스터;
    상기 제2 트랜지스터의 게이트에 제2 직류 전압을 인가하는 DC 전압원;
    상기 입력 포트와 상기 제2 트랜지스터의 게이트 사이에 연결된 DC 차단부;
    상기 DC 전압원과 상기 제2 트랜지스터의 게이트 사이에 연결된 AC 차단부를 포함하며,
    상기 입력포트에 제2 직류 전압보다 높은 제1 직류 전압이 더 인가되며,
    상기 제1 직류 전압의 전위는 상기 제1 전원의 전위에 상기 제1 트랜지스터의 문턱 전압을 차감한 값이고, 상기 제2 직류 전압의 전위는 상기 제2 트랜지스터의 문턱 전압인 관통 전류를 줄이기 위한 인버터 형태의 전력 증폭기.
  5. 청구항 3 또는 청구항 4에 있어서,
    상기 DC 차단부는 커패시터 소자로 형성되고, 상기 AC 차단부는 저항 소자로 형성된 관통 전류를 줄이기 위한 인버터 형태의 전력 증폭기.
  6. 입력 포트를 통하여 입력된 교류 형태의 입력 신호가 게이트로 인가되고, 제1단이 제1 전원에 연결되며 제2단이 출력 포트에 연결된 P형의 제1 트랜지스터;
    상기 입력 신호가 게이트를 통하여 인가되고, 제1단이 상기 제1 전원보다 낮은 제2 전원에 연결되며 제2단이 상기 출력 포트에 연결된 N형의 제2 트랜지스터;
    상기 제1 전원에 제1 직류 전압을 인가하고, 상기 제2 전원에 상기 제1 직류 전압보다 낮은 제2 직류 전압을 인가하는 제1 및 제2 DC 전압원;
    상기 입력 포트와 상기 제2 트랜지스터의 게이트 사이에 연결된 제1 DC 차단부;
    상기 제1 DC 차단부와 상기 제2 트랜지스터의 게이트 간의 접점과, 상기 제1 트랜지스터의 게이트 사이에 연결된 제2 DC 차단부; 및
    상기 제1 DC 전압원과 상기 제1 트랜지스터의 게이트 사이, 및 상기 제2 DC 전압원과 상기 제2 트랜지스터의 게이트 사이에 각각 연결된 제1 및 제2 AC 차단부를 포함하며,
    상기 제1 직류 전압의 전위는 상기 제1 전원의 전위에 상기 제1 트랜지스터의 문턱 전압을 차감한 값이고, 상기 제2 직류 전압의 전위는 상기 제2 트랜지스터의 문턱 전압인 관통 전류를 줄이기 위한 인버터 형태의 전력 증폭기.
  7. 입력 포트를 통하여 입력된 교류 형태의 입력 신호가 게이트로 인가되고, 제1단이 제1 전원에 연결되며 제2단이 출력 포트에 연결된 P형의 제1 트랜지스터;
    상기 입력 신호가 게이트를 통하여 인가되고, 제1단이 상기 제1 전원보다 낮은 제2 전원에 연결되며 제2단이 상기 출력 포트에 연결된 N형의 제2 트랜지스터;
    상기 제1 전원에 제1 직류 전압을 인가하고, 상기 제2 전원에 상기 제1 직류 전압보다 낮은 제2 직류 전압을 인가하는 제1 및 제2 DC 전압원;
    상기 입력 포트와 상기 제1 트랜지스터의 게이트 사이에 연결된 제1 DC 차단부;
    상기 제1 DC 차단부와 상기 제1 트랜지스터의 게이트 간의 접점과, 상기 제2 트랜지스터의 게이트 사이에 연결된 제2 DC 차단부; 및
    상기 제1 DC 전압원과 상기 제1 트랜지스터의 게이트 사이, 및 상기 제2 DC 전압원과 상기 제2 트랜지스터의 게이트 사이에 각각 연결된 제1 및 제2 AC 차단부를 포함하며,
    상기 제1 직류 전압의 전위는 상기 제1 전원의 전위에 상기 제1 트랜지스터의 문턱 전압을 차감한 값이고, 상기 제2 직류 전압의 전위는 상기 제2 트랜지스터의 문턱 전압인 관통 전류를 줄이기 위한 인버터 형태의 전력 증폭기.
  8. 청구항 6 또는 청구항 7에 있어서,
    상기 제1 및 제2 DC 차단부는 커패시터 소자로 형성되고, 상기 제1 및 제2 AC 차단부는 저항 소자로 형성된 관통 전류를 줄이기 위한 인버터 형태의 전력 증폭기.
  9. 삭제
KR1020130147393A 2013-11-29 2013-11-29 관통 전류를 줄이기 위한 인버터 형태의 전력 증폭기 KR101518623B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130147393A KR101518623B1 (ko) 2013-11-29 2013-11-29 관통 전류를 줄이기 위한 인버터 형태의 전력 증폭기

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130147393A KR101518623B1 (ko) 2013-11-29 2013-11-29 관통 전류를 줄이기 위한 인버터 형태의 전력 증폭기

Publications (1)

Publication Number Publication Date
KR101518623B1 true KR101518623B1 (ko) 2015-05-07

Family

ID=53394166

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130147393A KR101518623B1 (ko) 2013-11-29 2013-11-29 관통 전류를 줄이기 위한 인버터 형태의 전력 증폭기

Country Status (1)

Country Link
KR (1) KR101518623B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101646471B1 (ko) * 2015-08-26 2016-08-08 숭실대학교산학협력단 액티브 발룬 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3594775B2 (ja) * 1997-09-19 2004-12-02 三菱電機株式会社 電力増幅器

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3594775B2 (ja) * 1997-09-19 2004-12-02 三菱電機株式会社 電力増幅器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101646471B1 (ko) * 2015-08-26 2016-08-08 숭실대학교산학협력단 액티브 발룬 장치

Similar Documents

Publication Publication Date Title
US7710189B2 (en) Semiconductor device for RF switching
TWI539745B (zh) 射頻切換器、應用於射頻切換器的輔助電壓產生單元和得到射頻切換器的輔助電壓的方法
JP2009152680A (ja) 増幅回路
US8975947B1 (en) Shunt switch
CN107786190B (zh) 一种带漏电流消除技术的低导通电阻平坦度模拟开关
JP2011139404A (ja) 電力供給制御回路
TWI473422B (zh) 功率放大器
CN105094206A (zh) 偏置电路
KR101518623B1 (ko) 관통 전류를 줄이기 위한 인버터 형태의 전력 증폭기
KR101618971B1 (ko) 인버터 형태의 전력 증폭기
US20060145751A1 (en) Analog mos circuits having reduced voltage stress
US20190214983A1 (en) Clock voltage step-up circuit
KR101496004B1 (ko) 피드백 신호를 이용한 전력 증폭기
JP5448044B2 (ja) 高周波増幅回路および通信機器
US20150002209A1 (en) Circuits for semiconductor device leakage cancellation
JP2002271217A (ja) ミュート回路
TWI694729B (zh) 開關電路
JP2015019328A (ja) 増幅回路
JP5841555B2 (ja) 受光回路
KR101338711B1 (ko) 전류원을 이용한 전력 증폭 장치
JP5438523B2 (ja) 高周波増幅器
KR20120086257A (ko) 출력 회로
JP5596451B2 (ja) 利得可変型増幅器
JP2008283277A (ja) 半導体スイッチ回路
KR101480224B1 (ko) 피드포워드 신호를 이용한 전력 증폭기

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180409

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190401

Year of fee payment: 5

R401 Registration of restoration