KR101517664B1 - 접합 격리 영역들을 형성하기 위한 자가정렬된 임플란테이션 공정 - Google Patents

접합 격리 영역들을 형성하기 위한 자가정렬된 임플란테이션 공정 Download PDF

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Abstract

디바이스는 반도체 기판, 반도체 기판에 있는 웰 영역, 및 금속 산화물 반도체(MOS) 디바이스를 포함한다. MOS 디바이스는 웰 영역과 오버랩하는 게이트 유전체, 게이트 유전체 위의 게이트 전극, 및 웰 영역에 있는 소스/드레인 영역을 포함한다. 소스/드레인 영역과 웰 영역은 상반되는 도전유형들을 갖는다. 게이트 전극의 반대쪽을 향해 있는 제1 소스/드레인 영역의 가장자리는 웰 영역과 접촉하여 접합 격리를 형성한다.

Description

접합 격리 영역들을 형성하기 위한 자가정렬된 임플란테이션 공정{SELF-ALIGNED IMPLANTATION PROCESS FOR FORMING JUNCTION ISOLATION REGIONS}
본 출원은 “Self-Aligned Implant Process”이라는 명칭으로 2012년 5월 31일에 가출원된 미국 특허 출원 번호 제61/653,854호에 대해 우선권을 주장하며, 그 전체 내용은 여기서 참조로서 병합된다.
집적 회로들의 제조에서, 집적 회로 디바이스들의 크기들은 점차적으로 스케일링 다운되고 있다. 예를 들어, 상보적 금속 산화물 반도체(Complementary Metal-Oxide-Semiconductor; CMOS) 이미지 센서(Image Sensor; CIS) 칩들은 점차적으로 보다 작은 픽셀 크기들을 갖는다. 이에 따라, CIS 칩들의 DC 및 노이즈 성능 요건은 점차적으로 보다 더 엄격해지고 있다.
따라서 통상적인 회로 형성 공정들은 CIS 칩들의 엄격한 요건들을 충족시킬 수 없다. 예를 들어, 디바이스들을 격리시키기 위해 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역들이 이용되었다. STI 영역들의 형성에서, STI 영역들이 형성되는 실리콘 기판은 STI 영역들의 형성에 의해 야기된 손상으로부터 고충을 겪는다. 그 결과, 전자들과 같은 전하들이 STI 영역들과 실리콘 기판 사이의 계면들에서 갇히게 된다. 이에 따라 전하들은 CIS 칩들의 신호들에서 백그라운드 노이즈를 유발시킨다.
실시예들에 따르면, 디바이스는 반도체 기판, 반도체 기판에서의 웰 영역, 및 MOS 디바이스를 포함한다. MOS 디바이스는 웰 영역과 오버랩하는 게이트 유전체, 게이트 유전체 위의 게이트 전극, 및 웰 영역에서의 소스/드레인 영역을 포함한다. 소스/드레인 영역과 웰 영역은 상반되는 도전유형들을 갖는다. 게이트 전극의 반대쪽을 향해 있는 제1 소스/드레인 영역의 가장자리는 웰 영역과 접촉하여 접합 격리를 형성한다.
다른 실시예들에 따르면, 디바이스는 반도체 기판, 반도체 기판에서의 웰 영역, 및 MOS 디바이스를 포함한다. MOS 디바이스는 웰 영역과 오버랩하는 게이트 유전체, 게이트 유전체 위의 게이트 전극, 및 웰 영역에서의 소스 영역과 드레인 영역을 포함한다. 웰 영역은 소스 및 드레인 영역들의 가장자리들 및 바닥들과 접촉하여 p-n 접합들을 형성한다. 웰 영역은 소스 및 드레인 영역들을 에워싼다. 디바이스는 MOS 디바이스에 전기적으로 결합된 이미지 센서를 더 포함한다.
또다른 실시예들에 따르면, 방법은 반도체 기판에서 웰 영역을 형성하도록 반도체 기판을 임플란트(implant)하는 단계와, MOS 디바이스를 형성하는 단계를 포함하며, 상기 웰 영역은 제1 도전유형을 갖는다. MOS 디바이스의 형성은 웰 영역의 제1 부분과 오버랩하는 게이트 전극을 형성하는 단계, 및 웰 영역과 게이트 전극 위에 임플란테이션 마스크를 형성하는 단계를 포함한다. 웰 영역의 제2 부분은 임플란테이션 마스크에서의 개구 아래에 있다. 웰 영역의 제3 부분은 임플란테이션 마스크에 의해 커버되고, 제3 부분은 제1 부분과 제2 부분을 에워싼다. MOS 디바이스의 형성은 웰 영역에서 소스/드레인 영역을 형성하기 위해 임플란테이션 마스크를 통해 웰 영역의 제2 부분을 임플란트하는 단계를 더 포함하며, 게이트 전극의 반대쪽을 향해 있는 소스/드레인 영역의 가장자리는 웰 영역과 접촉한다. 임플란트 단계 동안에 임플란트된 불순물은 제1 도전유형과 반대되는 제2 도전유형을 갖는다.
실시예들에서는, MOS 디바이스(100)를 격리시키기 위해 접합 격리들이 형성된다. 접합 격리들의 형성은 통상적인 STI 영역들의 형성과 비교하여 반도체 기판(10)(도 6 참조)에 대한 손상을 거의 유발시키지 않는다. MOS 디바이스들의 소스 및 드레인 영역들은 접합 격리들에 자가정렬된다. 자가정렬된 접합 격리들의 형성은 공정 제어 정확도를 개선시킬 수 있다.
실시예들과, 이 실시예들의 장점들의 보다 완벽한 이해를 위해, 이제부터 첨부 도면들을 참조하면서 이하의 상세한 설명에 대해 설명을 한다.
도 1 내지 도 6은 몇몇의 예시적인 실시예들에 따른 이미지 센서 칩에서의 금속 산화물 반도체(Metal-Oxide-Semiconductor; MOS) 디바이스의 제조에서의 중간 스테이지들의 단면도들 및 평면도들이다.
도 7은 이미지 센서 유닛에서의 예시적인 이미지 센서 유닛 및 트랜지스터들의 레이아웃을 나타내며, 트랜지스터들과 이미지 센서는 도 6에서 도시된 구조물을 가질 수 있다.
도 8은 도 7에서 도시된 이미지 센서 유닛의 회로도를 나타낸다.
이하에서는 본 발명개시의 실시예들의 실시 및 이용을 자세하게 설명한다. 그러나, 본 실시예들은 폭넓게 다양한 특정 환경들에서 구체화될 수 있는 많은 적용가능한 발명적 개념들을 제공한다는 것을 알아야 한다. 설명하는 특정한 실시예들은 본 발명개시의 예시에 불과하며, 본 발명개시의 범위를 한정시키려는 것은 아니다.
다양한 예시적인 실시예들에 따른 금속 산화물 반도체(MOS) 디바이스 및 각각의 접합 격리를 형성하는 방법이 제공된다. MOS 디바이스를 형성하는 중간 스테이지들을 설명한다. 본 실시예들의 변형예들을 논의한다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 참조 번호들은 동일한 엘리먼트들을 지정하는데 이용된다.
도 1을 참조하면, 반도체 기판(10)을 포함한 웨이퍼(2)가 제공된다. 몇몇 실시예들에서, 반도체 기판(10)은 실리콘 기판이다. 대안적인 실시예들에서, 반도체 기판(10)은 실리콘 게르마늄, 실리콘 탄소, Ⅲ-Ⅴ족 화합물 반도체 물질들 등과 같은 다른 반도체 물질들로 형성된다. 반도체 기판(10)은 또한 실리콘 온 절연체(silicon-on-insulator; SOI) 기판일 수 있다. 딥 웰 영역(12)은, 예컨대 p형 또는 n형 불순물을 반도체 기판(10) 내로 임플란트(implant)하는 것을 통해 반도체 기판(10) 내에서 형성된다. 딥 웰 영역(12)은 반도체 기판(10)의 윗면에서부터 반도체 기판(10) 내로 연장할 수 있다. 대안적으로, 딥 웰 영역(12)은 반도체 기판(10) 내에 매립될 수 있고, 딥 웰 영역(12)이 형성될 때, 딥 웰 영역(12)과 오버랩하는, 반도체 기판(10)의 표면층(11)은 딥 웰 영역(12)의 불순물로 도핑되지 않는다. 딥 웰 영역(12)은 임플란테이션(implantation)을 통해 형성될 수 있다. 대안적으로, 딥 웰 영역(12)은 에피택시 성장을 통해 형성되며, 이 에피택시 성장 동안에 각각의 불순물은 인 시추 도핑된다. 몇몇의 예시적인 실시예들에서, 딥 웰 영역(12)은 약 5 x 1015/㎤와 약 5 x 1016/㎤ 사이의 p형 또는 n형 불순물 농도를 갖는다. 본 설명 전반에 걸쳐 언급된 치수들은 단지 예시적인 것에 불과하며, 이것들은 다른 값들로 변경될 수 있다는 것을 알 것이다.
이미지 센서들(14)은 딥 웰 영역(12)에 인접하여 형성된다. 몇몇의 실시예들에서, 이미지 센서들(14)은 딥 웰 영역(12)의 양측에 배치된다. 이미지 센서들(14)은 예컨대 포토다이오드 또는 포토트랜지스터일 수 있다. 이웃하는 이미지 센서들(14) 사이의 반도체 기판(10)의 부분(15)은 얕은 트렌치 격리(STI) 영역과 같은 어떠한 절연 영역도 그 내부에 포함하지 않을 수 있다.
게이트 유전체층(16)과 게이트 전극층(18)이 반도체 기판(10) 위에 형성된다. 게이트 유전체층(16)은 산화물, 질화물, 산화질화물, 카바이드, 이들의 조합들, 및/또는 이들의 다중층들을 포함할 수 있다. 게이트 전극층(18)은 도전성이거나 또는 반도전성이며, 폴리실리콘으로 형성될 수 있다. 대안적으로, 게이트 전극층(18)은 금속들, 금속 실리사이드들, 금속 질화물들, 및 이들의 조합들과 같은 다른 도전성 물질들로 형성된다.
도 2를 참조하면, 하드 마스크(20)가 게이트 전극층(18) 위에 형성된다. 몇몇의 실시예들에서, 하드 마스크(20)는 실리콘 질화물을 포함한다. 대안적인 실시예들에서, 하드 마스크(20)는 실리콘 산화질화물(SiON), 실리콘 카바이드, 또는 실리콘 산화물과 같은 또다른 유전체 물질로 형성된다. 하드마스크(20)는 패턴화되고, 딥 웰 영역(12)과 오버랩하는 하드 마스크(20)의 일부분은 제거된다. 남아있는 하드 마스크(20)는 이미지 센서들(14)과 오버랩하는 부분들을 포함한다.
다음으로, 도 3에서 도시된 바와 같이, p형 또는 n형 불순물의 임플란테이션을 통해 웰 영역(22)이 반도체 기판(10)에서 형성되며, 이 때 하드 마스크(20)는 임플란테이션 마스크로서 이용된다. 웰 영역(22)의 도전유형은 딥 웰 영역(12)의 도전유형과 동일하다. 웰 영역(22)의 불순물 농도는 약 1016/㎤와 약 1017/㎤ 사이일 수 있다. 임플란테이션(화살표들(24)로 나타냄)은 임플란트된 불순물이 게이트 전극층(18)과 게이트 유전체층(16)을 통과하도록 충분히 높은 에너지를 이용하여 수행된다. 몇몇의 실시예들에서, 임플란트된 불순물은 예컨대, 붕소, 인듐 등을 포함한 p형 불순물이다. 대안적인 실시예들에서, 임플란트된 불순물은 예컨대, 인, 비소, 안티몬 등을 포함한 n형 불순물이다.
몇몇의 실시예들에서, 하드 마스크(20)의 가장자리들(20A)은 이미지 센서들(14)의 가장자리들(14A)과 정렬되지 않는다. 뿐만 아니라, 대향하는 측벽들(20A) 사이의 간격(S1)은 이미지 센서들(14)의 가장자리들(14A) 사이의 간격(S2)보다 작을 수 있다. 그 결과로서, 후속하는 열적 버짓(thermal budget) 이후, 웰 영역(22)의 가장자리들(22A)은 이미지 센서들(14)의 가장자리들(14A)로부터 이격될 수 있다. 가장 가까이 있는 이미지 센서들(14)로부터 웰 영역(22)을 격리시키는, 반도체 기판(10)의 부분들(10')은 (예컨대, 약 1015/㎤보다 낮은 불순물 농도를 가지면서) 약하게 도핑될 수 있다. 더 나아가, 부분들(10')은 웰 영역(22)과 딥 웰 영역(12)의 도전유형과 동일한 도전유형을 가질 수 있다. 대안적인 실시예들에서, 하드 마스크(20)의 가장자리들(20A)(점선으로 나타남)은 이미지 센서들(14)의 가장자리들(14A)에 정렬된다. 그 결과로서, 웰 영역(22)의 가장자리들(22A)은 이미지 센서들(14)의 가장자리들(14A)과 접촉한다. 웰 영역(22)의 깊이(D1)는 예컨대 약 100㎚와 약 1㎛ 사이일 수 있다. 임플란테이션 이후, 하드 마스크(20)는 제거된다. 몇몇의 예시적인 실시예들에 따라, 결과적인 구조물에서는, 반도체 기판(10) 내 및 웰 영역(22)과 이와 인접해 있는 이미지 센서들(14) 사이에 STI 영역들과 같은 유전체 격리 영역들은 형성되지 않는다.
도 4a에서, 포토레지스트(26)가 형성되고 패턴화된다. 패턴화된 포토레지스트(26)는 웰 영역(22)과 오버랩하는 부분을 포함한다. 그 후 패턴화 단계가 수행되어 포토레지스트(26)에 의해 커버되지 않은 게이트 전극층(18)의 일부분들은 제거됨으로써, 게이트 전극(118)이 형성된다. 게이트 유전체층(16)이 또한 패턴화되어 게이트 유전체(116)를 형성한다. 몇몇의 실시예들에서, 게이트 전극(118)의 폭(W1)은 웰 영역(22)의 폭(W2)보다 작다. 뿐만 아니라, 몇몇의 예시적인 실시예들에 따라 게이트 전극(118)의 양측 가장자리들(118A)은 웰 영역(22)과 오버랩할 수 있다. 도 4a에서의 구조물의 평면도가 도 4b에서 도시되며, 도 4a에서의 단면도는 도 4b에서의 4A-4A 라인을 따라 절단한 평면으로부터 얻어진 것이다. 몇몇의 실시예들에 따르면, 도 4b에서 도시된 바와 같이, 게이트 전극(118) 전체는 웰 영역(22)과 오버랩한다. 이 실시예들에서, 게이트 전극(118)은 자신들 서로가 평행하게 있는 가장자리들(118A)과, 가장자리들(118A)에 대해서는 수직하지만 자신들 서로는 평행하게 있는 가장자리들(118B)을 포함하며, 가장자리들(118A, 118B)은 웰 영역(22)과 오버랩한다. 대안적인 실시예들에서, 점선들에 의해 나타난 바와 같이, 게이트 전극(118)은 하나 또는 두 방향들(도시된 +Y 및/또는 -Y 방향들)에서 웰 영역(22)의 가장자리들(22A)을 넘어 연장할 수 있다.
도 5a 및 도 5b는 MOS 디바이스(100)의 소스 및 드레인 영역들(32)(이것은 소스/드레인 영역들, 또는 S/D라고도 달리 칭해진다) 및 게이트 스페이서들(28)의 형성에서의 평면도와 단면도를 각각 도시한다. 도 5b에서의 단면도는 도 5a에서 5B-5B 라인을 따라 절단한 평면으로부터 얻어진 것이다. 도 5a는 임플란테이션 마스크(29)와 소스 및 드레인 영역들(32)의 형성을 도시한다. 몇몇의 실시예들에서, 임플란테이션 마스크(29)는 게이트 전극(118)의 중앙 부분을 커버하도록 패턴화된다. 더 나아가, 패턴화된 임플란테이션 마스크(29)는 웰 영역(22)의 가장자리 부분들을 커버하며, 웰 영역(22)의 중앙 부분은 커버되지 않는다. 웰 영역(22)의 커버된 가장자리 부분들은 커버되지 않은 중앙 부분을 에워싸는 링을 형성할 수 있다.
소스 및 드레인 영역들(32)은 웰 영역(22)과 딥 웰 영역(12)의 도전유형과 반대되는 도전유형을 갖는 불순물을 임플란트함으로써 형성된다. 도 5b에서의 화살표들(31)은 소스/드레인 임플란테이션을 나타낸다. 예를 들어, 웰 영역(22)과 딥 웰 영역(12)이 p형 영역들인 경우, 소스 및 드레인 영역들(32)은 n형 영역들이며, MOS 디바이스(100)는 NMOS 디바이스이다. 반대로, 웰 영역(22)과 딥 웰 영역(12)이 n형 영역들인 경우, 소스 및 드레인 영역들(32)은 p형 영역들이며, MOS 디바이스(100)는 PMOS 디바이스이다. 소스 및 드레인 영역들(32)은 약 1019/㎤와 약 5 x 1021/㎤ 사이의 p형 또는 n형 불순물 농도를 가질 수 있다. 도 5b는 또한 소스 및 드레인 연장 영역들(30)의 형성을 도시하는데, 이 소스 및 드레인 연장 영역들(30)은 게이트 전극층(18)의 패턴화 이후 게이트 스페이서들(28)의 형성 이전에 수행되는 임플란테이션 단계에 의해 형성될 수 있다.
도 6을 참조하면, MOS 디바이스(100)의 나머지 부분들이 형성되는데, 이 나머지 부분들은 소스 및 드레인 실리사이드 영역들(34), 게이트 실리사이드 영역(36), 층간 유전체(Inter-Layer Dielectric; ILD)(42), 및 접촉 플러그들(38)을 포함한다. 도 6에서 도시된 바와 같이, 소스 및 드레인 영역들(32)의 깊이(D2)는 웰 영역(22)의 깊이(D1)보다 작다. 따라서, 소스 및 드레인 영역들(32)과 소스 및 드레인 연장 영역들(30)은 웰 영역(22)에 의해 에워싸여진다. 소스 및 드레인 영역들(32)과 소스 및 드레인 연장 영역들(30)의 바닥들도 또한 웰 영역(22)의 윗면들과 접촉한다.
소스 및 드레인 영역들(32)과 소스 및 드레인 연장 영역들(30)은 웰 영역(22)의 도전유형과 반대되는 도전유형을 갖기 때문에, p-n 접합들이 계면들(32A, 32B, 30A, 30B)에서 형성된다. p-n 접합들(이것들은 또한 참조번호들(32A, 32B)을 이용하여 표시된다)이 웰 영역(22)과 소스 및 드레인 영역들(32) 사이에 형성된다. 더 나아가, 추가적인 p-n 접합들(이것들은 또한 참조번호들(30A, 30B)을 이용하여 표시된다)이 웰 영역(22)과 소스 및 드레인 영역들(30) 사이에 형성된다. 도 5a에서 도시된 바와 같이, 소스/드레인 영역들(32) 각각은 접합 격리들을 형성하기 위해 웰 영역(22)과 접촉하는 세 개의 가장자리들(32A)을 가질 수 있다. 이러한 세 개의 가장자리들(32A) 중에서, 두 개의 가장자리들(32A)은 서로가 평행하게 있는 대향하는 가장자리들이다. 나머지 하나의 가장자리(32A)(이것은 참조번호(32A')로서 표시된다)는 게이트 전극(118)의 반대쪽을 향해 있기 때문에 외각 가장자리이다. 가장자리들(32A)에서의 p-n 접합들은 접합 격리들을 형성하는데, 이것은 MOS 디바이스(100)를 격리하기 위한 STI 영역들을 대체한다.
도 6에서 도시된 구조물에서는 STI 영역들이 아니라, 웰 영역(22)이 게이트 유전체(116)와 게이트 전극(118) 아래로 연장한다. 뿐만 아니라, 웰 영역(22)은 또한 소스 및 드레인 영역들(32)과 소스 및 드레인 연장 영역들(30) 아래로 연장하고, 이들과 오버랩한다. 따라서, 접합 격리들(32A)(도 5a 및 도 6 참조)은 소스 및 드레인 영역들(32)과 소스 및 드레인 연장 영역들(30)의 경계부들에 자가정렬된다.
도 5a 내지 도 6에서 도시된 구조물은 이미지 센서들로서 도 5에서의 이미지 센서들(14)을 포함하는 상보적 금속 산화물 반도체(CMOS) 이미지 센서(CIS) 칩들의 형성에서 이용될 수 있다. CIS 칩들은 전면 조명 이미지 센서 칩들 또는 후면 조명(Backside Illumination; BSI) 이미지 센서 칩들 중 어느 하나일 수 있다.
도 7은 CIS 칩들에서 이용되는 예시적인 이미지 센서 유닛(44)의 레이아웃을 나타낸다. 이미지 센서(44)는 이미지 센서들(14) 중 하나의 이미지 센서(이것은 포토다이오드, 또는 PD일 수 있다), 전송 게이트 트랜지스터(TX), 리셋 트랜지스터(RST), 및 소스 팔로워(SF)를 포함한다. 도 5a와 도 5b에서의 MOS 디바이스(100)는 소스 팔로워(SF) 또는 리셋 트랜지스터(RST) 중 어느 하나일 수 있다. 웰 영역(22)은 리셋 트랜지스터(RST)와 소스 팔로워(SF) 중 하나 또는 이 모두에 접해 있도록 형성되며, 이것들을 에워쌀 수 있다.
도 8은 이미지 센서 유닛(44)의 예시적인 회로도를 나타낸다. 이미지 센서(14), 전송 게이트 트랜지스터(TX), 리셋 트랜지스터(RST), 및 소스 팔로워(SF)간의 전기적 연결들은, 예컨대 이미지 센서(14)와 MOS 디바이스(100)의 형성 이후에 형성될 수 있는, (도 6에서의 참조번호 38과 같은) 접촉 플러그들, 금속라인들, 및 비아들(미도시됨)을 통해 달성될 수 있다.
실시예들 및 이들의 장점들을 자세하게 설명하였지만, 여기에 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 본 실시예들의 범위 및 사상을 벗어나지 않고서 행해질 수 있다는 것을 이해해야 한다. 또한, 본 출원의 범위는 본 명세서 내에서 설명된 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성들의 특정 실시예들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 여기서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 또는 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성이 본 발명개시에 따라 이용될 수 있다는 것을 본 발명개시로부터 손쉽게 알 것이다. 따라서, 첨부된 청구항들은 이와 같은 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성을 청구항의 범위내에 포함하는 것으로 한다. 또한, 각각의 청구항은 개별적인 실시예를 구성하며, 다양한 청구항들 및 실시예들의 조합은 본 발명개시의 범위내에 있다.

Claims (10)

  1. 디바이스에 있어서,
    반도체 기판;
    상기 반도체 기판에서의 웰 영역;
    금속 산화물 반도체(Metal-Oxide-Semiconductor; MOS) 디바이스; 및
    상기 반도체 기판에서 상기 MOS 디바이스에 인접해 있는 이미지 센서
    를 포함하며, 상기 MOS 디바이스는,
    상기 웰 영역과 오버랩하는 게이트 유전체;
    상기 게이트 유전체 위의 게이트 전극; 및
    상기 웰 영역에서의 제1 소스/드레인 영역
    을 포함하고,
    상기 제1 소스/드레인 영역과 상기 웰 영역은 상반되는 도전유형들을 가지며, 상기 게이트 전극으로부터 먼쪽에 있는 상기 제1 소스/드레인 영역의 가장자리는 상기 웰 영역과 접촉하여 접합 격리(junction isolation)를 형성하고,
    상기 이미지 센서와 상기 제1 소스/드레인 영역 사이의 상기 반도체 기판의 부분에는 유전체 격리 영역들이 없으며,
    상기 이미지 센서와 상기 제1 소스/드레인 영역 사이의 상기 반도체 기판의 상기 부분은 상기 웰 영역과 동일한 도전 유형의 도핑된 반도체 영역이고, 상기 반도체 기판의 상기 부분은 상기 웰 영역의 불순물 농도보다 낮은 불순물 농도를 갖는 것인, 디바이스.
  2. 제1항에 있어서, 상기 웰 영역에서의 제2 소스/드레인 영역을 더 포함하며, 상기 제2 소스/드레인 영역의 가장자리들은 상기 웰 영역과 접촉하는 것인, 디바이스.
  3. 디바이스에 있어서,
    반도체 기판;
    상기 반도체 기판에서의 웰 영역;
    금속 산화물 반도체(Metal-Oxide-Semiconductor; MOS) 디바이스; 및
    상기 MOS 디바이스에 전기적으로 결합된 이미지 센서
    를 포함하고, 상기 MOS 디바이스는,
    상기 웰 영역과 오버랩하는 게이트 유전체;
    상기 게이트 유전체 위의 게이트 전극; 및
    상기 웰 영역에서의 소스 영역 및 드레인 영역
    을 포함하고,
    상기 웰 영역은 상기 소스 영역 및 상기 드레인 영역의 가장자리들 및 바닥들과 접촉하여 p-n 접합들을 형성하고, 상기 웰 영역은 상기 소스 영역 및 상기 드레인 영역을 에워싸며,
    상기 소스 영역 및 상기 드레인 영역 모두와 상기 이미지 센서 사이의 상기 반도체 기판의 부분 전체에는 유전체 격리 영역들이 없고,
    상기 이미지 센서와 상기 소스 영역 및 드레인 영역 사이의 상기 반도체 기판의 상기 부분은 상기 웰 영역과 동일한 도전 유형의 도핑된 반도체 영역이고, 상기 반도체 기판의 상기 부분은 상기 웰 영역의 불순물 농도보다 낮은 불순물 농도를 갖는 것인, 디바이스.
  4. 제3항에 있어서, 상기 웰 영역 아래에 있는 딥 웰 영역을 더 포함하고, 상기 딥 웰 영역과 상기 웰 영역은 동일한 도전유형을 가지며, 상기 딥 웰 영역은 상기 웰 영역의 불순물 농도보다 낮은 불순물 농도를 갖는 것인, 디바이스.
  5. 방법에 있어서,
    반도체 기판에서 이미지 센서에 인접해 있는 웰 영역을 형성하도록 상기 반도체 기판에 임플란트(implant)하는 단계로서, 상기 웰 영역은 제1 도전유형을 갖는 것인, 상기 반도체 기판에 임플란트하는 단계; 및
    금속 산화물 반도체(Metal-Oxide-Semiconductor; MOS) 디바이스를 형성하는 단계
    를 포함하고, 상기 MOS 디바이스를 형성하는 단계는,
    상기 웰 영역의 제1 부분과 오버랩하는 게이트 전극을 형성하는 단계;
    상기 웰 영역과 상기 게이트 전극 위에 임플란테이션(implantation) 마스크를 형성하는 단계로서, 상기 웰 영역의 제2 부분은 상기 임플란테이션 마스크에서의 개구 아래에 있고, 상기 웰 영역의 제3 부분은 상기 임플란테이션 마스크에 의해 커버되며, 상기 3 부분은 상기 제1 부분과 상기 제2 부분을 에워싸는 것인, 상기 임플란테이션 마스크 형성 단계; 및
    상기 웰 영역에서 제1 소스/드레인 영역을 형성하기 위해 상기 임플란테이션 마스크를 통해 상기 웰 영역의 상기 제2 부분에 임플란트하는 단계
    를 포함하며,
    상기 이미지 센서와 상기 제1 소스/드레인 영역 사이의 상기 반도체 기판의 부분에는 유전체 격리 영역들이 없고,
    상기 게이트 전극으로부터 먼쪽에 있는 상기 제1 소스/드레인 영역의 가장자리는 상기 웰 영역과 접촉하며,
    상기 웰 영역의 제2 부분에 임플란트하는 단계 동안에 임플란트된 불순물은 상기 제1 도전유형과 반대되는 제2 도전유형을 갖고,
    상기 이미지 센서와 상기 제1 소스/드레인 영역 사이의 상기 반도체 기판의 상기 부분은 상기 웰 영역과 동일한 도전 유형의 도핑된 반도체 영역이고, 상기 반도체 기판의 상기 부분은 상기 웰 영역의 불순물 농도보다 낮은 불순물 농도를 갖는 것인, 방법.
  6. 삭제
  7. 제5항에 있어서, 상기 이미지 센서를 상기 MOS 디바이스에 전기적으로 결합시키기 위한 전기적 연결부들을 형성하는 단계를 더 포함하는, 방법.
  8. 제5항에 있어서,
    상기 반도체 기판 위에 게이트 유전체층을 형성하는 단계;
    상기 게이트 유전체층 위에 게이트 전극층을 형성하는 단계; 및
    게이트 전극을 형성하기 위해 상기 게이트 전극층을 패턴화하는 단계
    를 더 포함하며, 상기 웰 영역은, 상기 게이트 전극층을 형성하는 단계 이후 상기 게이트 전극층을 패턴화하는 단계 이전에 형성되는 것인, 방법.
  9. 제8항에 있어서, 상기 게이트 유전체층을 형성하는 단계 이전에, 상기 반도체 기판에서 딥 웰 영역을 형성하는 단계를 더 포함하고, 상기 딥 웰 영역은 상기 제1 도전유형을 가지며, 상기 딥 웰 영역은 상기 웰 영역 아래에 있는 것인, 방법.
  10. 제5항에 있어서,
    상기 임플란테이션 마스크를 통해 상기 웰 영역의 제4 부분에 임플란트하여 상기 웰 영역에서 제2 소스/드레인 영역을 형성하는 단계를 더 포함하며, 상기 제2 소스/드레인 영역의 대향하는 가장자리들은 상기 웰 영역과 접촉하는 것인, 방법.
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