KR101515081B1 - 표시장치 및 그 구동방법 - Google Patents

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Abstract

본 발명은 표시장치 및 그 구동방법에 관한 것이다. 본 발명에 따른 표시장치는 화소전압을 각각 인가 받는 제1 화소전극 및 제2 화소전극, 제2 화소전극의 화소전압을 변화시키기 위해 스위칭에 따라 전기적으로 연결되는 제어 커패시터 및 제1 화소전극의 화소전압을 변화시키기 위해, 제1 화소전극과 중첩하며 전압이 변화하는 제1 스토리지 선을 포함한다. 또한, 본 발명에 따른 표시장치 구동방법은 제1 화소전극과 제2 화소전극에 인가된 화소전압을 각각 변화시켜 서로 다른 화소전압을 형성하는 단계를 포함한다.

Description

표시장치 및 그 구동방법{DISPLAY DEVICE AND METHOD FOR DRIVING THE SAME}
본 발명은 표시장치 및 그 구동방법에 관한 것으로서, 보다 상세하게는 하나의 화소 내에서 서로 다른 계조를 표현하기 위해 분할된 화소전극들을 포함하는 표시장치에 관한 것이다.
액정표시장치는 박막트랜지스터가 형성되어 있는 박막트랜지스터 기판과 컬러필터층이 형성되어 있는 컬러필터 기판, 그리고 이들 사이에 액정층을 포함한다. 액정표시패널은 비발광소자이기 때문에 박막 트랜지스터 기판의 후면에서 빛을 조사하기 위한 백라이트 유닛이 위치할 수 있다.
액정표시패널은 통상 시야각(대비비 1/10인 각도) 측면에서 자발광 표시패널에 비해 문제점이 있다. 액정표시패널의 단점인 시야각 보상을 위해 VA(vertically aligned) 모드는 PVA(patterned VA, 상, 하판 전극 절개패턴 형성) 모드, MVA(상, 하판 돌기패턴 형성) 모드 또는 Mixed VA(하판 전극 절개패턴과 상판 돌기패턴 형성) 모드로 개발되었다.
그러나, 상기와 같이 개발된 액정표시패널도 보는 각도에 따라 색감이 달라지는 문제점을 여전히 가지고 있다. 색감이 달라지는 이유는 화소로 표현되는 적 색, 녹색, 청색이 보는 각도에 따라 서로 다른 감마계조 변화를 갖기 때문이다. 따라서, 각각의 색이 통합되어 하나의 색이 표현될 때, 보는 각도에 따라 색감이 달라지는 문제점이 발생하게 된다.
이를 개선하기 위하여서, 하나의 화소 내에서 서로 다른 계조를 표현하기 위해 화소전극을 메인 화소전극과 서브 화소전극으로 나누는 신규 모드가 개발되었다. 상기 신규 모드는 서로 다른 화소전압을 인가하기 위해 메인 화소전극과 서브 화소전극에 각각 연결된 스위칭 소자들을 갖는 구조 또는 스위칭 소자와 메인 화소전극의 연결과 달리 상기 스위칭 소자와 서브 화소전극 사이에 별개의 커패시터를 더 구비한 구조를 가질 수 있다. 이러한 신규 모드는 더 효율적인 방법으로 메인 화소전극과 서브 화소전극에 서로 다른 화소전압을 인가하기 위해 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 메인 화소전극과 서브 화소전극에 서로 다른 화소전압을 효율적으로 인가하기 위한 표시장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 메인 화소전극과 서브 화소전극에 서로 다른 화소전압을 효율적으로 인가하는 구동방법을 제공하는 것이다.
본 발명에 따른 표시장치는 화소전압을 각각 인가 받는 제1 화소전극 및 제2 화소전극, 상기 제2 화소전극의 화소전압을 변화시키기 위해 스위칭에 여부에 따라 전기적으로 연결되는 제어 커패시터를 포함한다.
본 발명에 따른 표시장치는 화소전압을 각각 인가 받는 제1 화소전극 및 제2 화소전극, 상기 제1 화소전극과 중첩하며 전압이 변화하는 제1 스토리지 선을 포함한다.
본 발명에 따른 표시장치의 일 실시예로, 표시장치는 화소전압을 각각 인가 받는 제1 화소전극 및 제2 화소전극, 상기 제2 화소전극의 화소전압을 변화시키기 위해 스위칭에 여부에 따라 전기적으로 연결되는 제어 커패시터, 상기 제1 화소전극과 중첩하며 전압이 변화하는 제1 스토리지 선을 포함한다.
본 발명에 따른 표시장치의 다른 실시예로, 표시장치는 화소전압을 각각 인가 받는 제1 화소전극 및 제2 화소전극, 상기 제2 화소전극에 전기적으로 연결되어 있는 제어 스위칭 소자, 상기 제어 스위칭 소자와 전기적으로 연결되어 있는 제어 전극, 상기 제1 화소전극과 중첩하여 제1 스토리지 커패시터를 형성하는 제1 스토리지 선 및 상기 제어전극 및 상기 제2 화소전극과 중첩하여 각각 제어 커패시터와 제2 스토리지 커패시터를 형성하는 제2 스토리지 선을 포함한다.
상기 제어전극은 상기 제1 화소전극과 중첩하여 추가 제어 커패시터를 형성할 수 있다. 상기 제어전극과 상기 제2 스토리지 선 사이에 제1 절연막이 개재될 수 있다. 한편, 상기 제1 스토리지 선과 상기 제1 화소전극 사이에 상기 제1 절연막 및 제2 절연막이 개재되며, 상기 제2 스토리지 선과 상기 제2 화소전극 사이에 상기 제1 절연막 및 제2 절연막이 개재될 수 있다.
본 발명에 따른 표시장치 구동방법은 제1 화소전극과 제2 화소전극에 화소전압을 각각 인가하는 단계, 상기 제1 화소전극 또는 제2 화소전극에 인가된 상기 화소전압을 변화시켜 제1 화소전극과 제2 화소전극에 서로 다른 화소전압을 형성하는 단계를 포함한다.
본 발명에 따른 표시장치 구동방법의 일 실시예로, 표시장치 구동방법은 제1 화소전극 및 제2 화소전극에 각각 화소전압을 인가하는 단계, 상기 제2 화소전극에 제어 커패시터를 전기적으로 연결하여, 상기 제2 화소전극에 인가된 상기 화소전압을 변화시키거나 유지시키는 단계, 상기 제1 화소전극과 중첩하는 제1 스토리지 선의 전압을 변화시켜 상기 제1 화소전극에 인가된 상기 화소전압을 변화시키는 단계를 포함한다.
제2 화소전극에 인가된 화소전압의 변화는 제어 커패시터의 충전 전압에 의해 결정된다.
본 발명에 따른 표시장치 구동방법의 다른 실시예로, 표시장치 구동방법은 제1 화소전극 및 제2 화소전극 중 상기 제2 화소전극에 제어 커패시터를 전기적으로 연결하고 상기 제1 화소전극, 제2 화소전극 및 상기 제어 커패시터의 상기 제어 전극에 각각 초기(off-set) 전압을 인가하는 단계, 제1 화소전극 및 제2 화소전극에 각각 화소전압을 인가하는 단계, 상기 제2 화소전극에 상기 제어 커패시터를 전기적으로 연결하여, 상기 초기(off-set) 전압에 따라 상기 제2 화소전극에 인가된 상기 화소전압을 변화시키거나 유지시키는 단계, 상기 제1 화소전극과 중첩하는 제1 스토리지 선의 전압을 변화시켜 상기 제1 화소전극에 인가된 상기 화소전압을 변화시키는 단계를 포함한다.
상기 초기(off-set) 전압은 상기 화소전압과 다른 전압이거나, 초기(off-set) 전압은 상기 화소전압보다 공통전압에 가까운 전압일 수 있다. 또는 상기 초기(off-set)전압은 상기 화소전압 값에 따라 변화하는 전압이거나 상기 초기(off-set) 전압은 상기 화소전압과 동일한 전압일 수 있다.
제2 화소전극에 인가된 화소전압의 변화는 제어 커패시터의 충전 전압, 즉 초기(off-set) 전압에 의해 결정된다.
상기 제2 화소전극에 인가된 상기 화소전압을 변화시키는 단계는 상기 화소전압과 공통전압과의 전압 차를 작게 변화시키거나 유지시키는 단계일 수 있으며, 상기 제1 화소전극에 인가된 상기 화소전압을 변화시키는 단계는 상기 화소전압과 공통전압과의 전압 차를 크게 변화시키는 단계일 수 있다.
상기 제2 화소전극에 인가된 상기 화소전압을 변화시키거나 유지시키는 단계 와 상기 제1 화소전극에 인가된 상기 화소전압을 변화시키는 단계는 동시에 발생하거나 어느 것 하나가 먼저 발생할 수 있다.
이하에서는 첨부도면을 참조하여 본 발명에 대하여 설명한다.
여러 실시예에 있어서 동일한 구성요소에 대하여는 동일한 참조번호를 부여하였으며, 동일한 구성요소에 대하여는 어느 한 실시예에서 설명하고 다른 실시예에서는 생략될 수 있다. 또한 실시예 각각의 구성요소는 본 발명에 따른 표시장치 및 그 구동방법의 향상을 위해 개선될 수 있다. 또한, 실시예간에 서로 결합하거나 일반적인 표시장치의 다른 구성요소와 결합될 수 있다.
이상 설명한 바와 같이, 본 발명의 표시장치 및 그 구동방법은 메인 화소전극과 서브 화소전극에 서로 상이한 계조 전압을 효율적으로 인가할 수 있다.
도 1은 본 발명의 실시예들에 따른 표시장치의 블록도이다.
본 발명의 실시예들에 따른 표시장치는 표시패널(100) 및 패널구동부(500)를 포함한다. 표시패널(100)에는 행렬 형태로 배열되어 있는 복수의 화소(Ⅰ)가 형성되어 있다. 표시패널(100)은 액정패널로, 제1기판, 제2기판 및 양 기판 사이에 개재되어 있는 액정층을 포함한다. 패널 구동부(500)는 게이트 구동부(510), 구동전압 생성부(520), 데이터 구동부(530) 및 계조전압 생성부(540) 및 이들을 구동하는 신호 제어부(550)를 포함한다.
구동전압 생성부(520)는 박막트랜지스터(T1, T2, TC)를 턴-온시키는 게이트 온 전압(Von)과 턴-오프시키는 게이트 오프전압(Voff), 그리고 공통전극에 인가되는 공통전압(Vcom) 등을 생성한다.
계조전압 생성부(540)는 표시장치의 휘도와 관련된 복수의 계조전압(gray scale voltage)을 생성한다.
게이트 구동부(510)는 게이트선에 연결되어 구동전압 생성부(520)로부터의 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어진 게이트 신호를 게이트선에 인가한다.
데이터 구동부(530)는 계조전압 생성부(540)로부터 계조전압을 인가받고 신호 제어부(550)의 구동에 따라 선택된 계조전압을 데이터선에 인가한다.
신호 제어부(550)는 외부의 그래픽 구동부(graphic controller)로부터 RGB 신호(R, G, B) 및 이를 제어하는 제어입력신호(input control signal), 예를 들면 수직동기신호(vertical synchronizing signal, Vsync)와 수평동기신호(horizontal synchronizing signal, Hsync), 메인 클럭(main clock, CLK), 데이터 인에이블 신호(data enable signal, DE) 등을 제공받는다. 신호 제어부(550)는 제어입력신호를 기초로 게이트 제어신호, 데이터 제어신호 및 전압선택제어신호(voltage selection control signal, VSC)를 생성한다. 게이트 제어신호는 게이트 온 펄스(게이트 신호의 하이 구간)의 출력 시작을 지시하는 수직동기시작신호(vertical synchronization start signal, STV), 게이트 온 펄스의 출력시기를 구동하는 게이트 클럭신호(gate clock) 및 게이트 온 펄스의 폭을 한정하는 게이트 온 인에이블 신호(gate on enable signal, OE) 등을 포함한다. 데이터 제어 신호는 계조 신호의 입력 시작을 지시하는 수평 동기 시작 신호(horizontal synchronization start signal, STH)와 데이터선에 해당 데이터 전압을 인가하라는 로드신호(load signal, LOAD 또는 TP), 데이터 전압의 극성을 반전시키는 반전 구동 신호(RVS) 및 데이터 클럭 신호(HCLK) 등을 포함한다.
화소(I)는 독립적으로 색상을 표현하는 기본색상의 최소 단위로, 통상 적색, 청색 또는 녹색을 표현하는 독립적인 최소 단위이다. 통상 데이터 선들과 게이트 선들에 의해 둘러싸인 영역으로 정의되지만, 이에 한정되지 않는다. 경우에 따라, 데이터 선들과 스토리지 선들 또는 데이터 선들, 게이트 선 및 스토리지 선에 의해 둘러싸인 영역으로 정의될 수도 있다.
도 2는 본 발명의 일 실시예에 따른 화소(I)의 등가 회로도이다.
하나의 화소(I)는 반복적으로 표시장치에 형성되어 매트릭스를 이룬다. 하나의 화소(Ⅰ)는 나란하게 연장되어 있는 제1게이트선(G1) 및 제2게이트선(G2)과 제1게이트선(G1) 및 제2게이트선(G2)과 교차하는 데이터선(D)을 포함한다. 또한, 화소(Ⅰ)는 세 개의 박막트랜지스터(T1, T2, TC)를 포함하며, 제1박막트랜지스터(T1)와 제2박막트랜지스터(T2)의 게이트 전극은 제1게이트선(G1)에 연결되어 있으며, 제어 박막트랜지스터(TC)의 게이트 전극은 제2게이트선(G2)에 연결되어 있다. 경우에 따라, 제2 게이트선(G2)은 별개의 독립된 선이거나 인접한 화소의 제1 박막트랜지스터(미 도시함)와 제2 박막트랜지스터(미 도시함)의 게이트 전극과 연결된 선일 수 있다.
제1박막트랜지스터(T1)와 제2박막트랜지스터(T2)의 입력단은 데이터선(D)에 연결되어 있으나, 제어 박막트랜지스터(TC)의 입력단은 제2박막트랜지스터(T2)의 출력단과 연결되어 있다. 제1박막트랜지스터(T1)와 제2박막트랜지스터(T2)의 출력단은 각각 액정층에 특정 전압을 인가하기 위해 독립된 화소전극에 연결된다. 제1박막트랜지스터(T1)는 메인화소전극에 연결되어 메인 액정커패시터(Cmlc)를 형성하고, 제2박막트랜지스터(T2)는 서브화소전극에 연결되어 서브 액정커패시터(Cslc)를 형성한다. 메인 또는 서브 액정커패시터(Cmlc, Cslc)의 메인 또는 서브화소전극과 대향하는 전극은 공통전극으로 공통전압이 인가된다.
또한, 제1박막트랜지스터(T1)와 제2박막트랜지스터(T2)에는 제1스토리지 커패시터(Cmst) 및 제2 스토리지 커패시터(Csst)가 연결되어 있다.
제어 박막트랜지스터(TC)의 입력단은 제2박막트랜지스터(T2)의 출력단에 연결되고, 출력단은 제어전극에 연결되어 제어 커패시터(Cd)를 형성한다.
상기 제2 스토리지 커패시터(Csst) 및 제어 커패시터(Cd)는 각각 제2 스토리지 선(SS)을 커패시터의 한 전극으로 사용하며 상기 제2 스토리지 선(SS)은 고정전압이 인가된다. 고정전압은 공통전압일 수 있다.
따라서, 제어 박막트랜지스터(TC)가 턴 온 되면, 서브 액정커패시터(Cslc) 및 제2 스토리지 커패시터(Csst)와 직렬 연결된 제어 커패시터(Cd)에 의해 서브 액정커패시터(Cslc)에 인가되는 전압차가 변하게 된다. 특히, 제어 박막트랜지스터(TC)가 턴 온 전에 상기 제어 커패시터(Cd)의 제어전극에는 현재 인가된 서브화소전극의 화소전압 극성과 반대되는 극성의 전압 또는 인가된 서브화소전극의 화소전압보다 작은 전압을 갖고 있기 때문에, 턴 온 후 서브 액정커패시터(Cslc)의 전 압차가 작아진다. 예를 들어, 초기 인가된 화소전압을 Vp, 변화된 화소전압을 Vp', 제어커패시터(Cd)의 정전용량을 Cd, 서브액정커패시터(Cslc)의 정전용량을 Cslc, 제2 스토리지 커패시터(Csst)의 정전용량을 Csst이고 초기 제어전극의 전압을 Vcc라고 했을 때, Vp' =Vp - (Vp -Vcc)Cd/(Cslc + Csst + Cd)이다.
또한, 서브 액정커패시터의 액정층에 초기 큰 전압 차가 인가되기 때문에, 응답속도가 향상될 수 있다.
반면, 제1 스토리지 커패시터(Cmst)는 제1 스토리지 선(MS)을 커패시터의 한 전극으로 사용하며, 상기 제1 스토리지 선(MS)의 전압은 변화한다. 상기 메인화소전극에 화소전압이 인가된 후, 제1 박막트랜지스터(T1)가 턴-오프 되면, 상기 제1 스토리지 선(MS)의 인가 전압이 변화한다. 이를 통해, 상기 메인화소전극은 초기 인가된 화소전압과 다른 전압을 갖는다. 예를 들어, 초기 인가된 화소전압을 Vp, 변화된 화소전압을 Vp', 제1 스토리지 커패시터(Cmst)의 정전용량을 Cmst, 메인 액정커패시터(Cmlc)의 정전용량을 Cmlc, 제1 스토리지 선(MS)의 전압 변화값을 Vshift라고 했을 때, Vp' = Vp + Vshift Cmst/(Cmst + Cmlc)이다.
따라서, 공통전압보다 큰 화소전압이 초기 인가된 경우, 제1 스토리지 선(MS)은 로우(Low) 전압에서 하이(High) 전압으로 변화하여, 초기 인가된 화소전압보다 더 큰 화소전압이 형성된다. 반면, 공통전압보다 작은 화소전압이 초기 인가된 경우, 제1 스토리지 선(MS)은 하이(High) 전압에서 로우(Low) 전압으로 변화하여, 초기 인가된 화소전압보다 더 작은 화소전압이 형성된다.
또한, 메인 액정커패시터(Cmlc)의 정전용량 Cmlc는 액정의 기울기에 따라 변화하는데, 통상 음의 유전율 이방성을 갖는 네마틱 액정의 경우, 액정이 수직으로 배열되었을 때 Cmlc값이 작고, 수평으로 배열되었을 때 Cmlc값이 커진다. 따라서, 액정이 수직에서 수평으로 배열이 변화되는 경우(즉, 수직배향 모드에서 블랙에서 화이트 방향으로 계조가 변화되는 경우), 초기에 작은 Cmlc값을 갖고 점점 큰 Cmlc값을 가져, Vp'은 초기에 공통전압과 큰 차이를 갖다가 조금씩 그 차이가 줄어들게 된다. 따라서, 메인 액정커패시터의 액정층에 초기 큰 전압 차가 인가되기 때문에, 응답속도가 향상될 수 있다.
메인 화소전극(도 4의 271)에 대한 서브 화소전극(도 4의 272)의 전압비, 즉 메인 화소에 대한 서브 화소의 투과율비는 고정된 값을 가질 수 있지만, 영상신호의 계조에 따라 변경될 수도 있다. 경우에 따라, 블랙을 나타내는 저계조와 화이트를 나타내는 고계조의 경우에는 메인 화소에 대한 서브화소의 투과율 비는 1에 가까운 값을 가질 수 있고 중계조에서는 메인 화소에 대한 서브 화소의 투과율 비는 0.5 내지 0.9의 범위에서 조절될 수 있다.
도 3은 도 2의 화소를 구비하는 표시장치에서 화소전극 및 공통전극의 평면도이다.
도 3은 하판의 메인 화소전극(271)과 서브 화소전극(272), 상기 화소전극들(271, 272)에 대향하는 상판의 공통전극(350)을 도시하고 있다. 메인 또는 서브 화소전극(271, 272) 각각은 절개패턴(Opening; 273)의해 분할되고, 각각의 메인 또는 서브 화소전극(271, 272)는 추가적인 절개패턴(Opening pattern; 274)을 더 가 질 수 있다. 한편, 상판의 공통전극(350)은 도메인 제어 수단(351)인 절개패턴(Opening pattern) 또는 돌기패턴(Protrusion pattern)를 가질 수 있다.
상기 하판의 절개패턴(Opening pattern; 273, 274)와 상판의 도메인 제어 수단(351)은 서로 교대로 배치되며, 화소(I) 내에서 평행하게 배치된다. 또한 상판의 도메인 제어 수단(351)은 상기 하판의 절개패턴(Opening pattern; 273, 274)과 평행한 바디(Body)와 하판의 화소전극(271, 272) 경계부를 따라 연장된 브랜치(Branch)를 가질 수 있다. 게다가 도메인 제어 수단을 이루는 바디는 주변보다 안쪽으로 들어가거나 밖으로 나온 노치(Notch)를 더 가질 수 있다.
하판의 화소전극(271, 272) 경계부와 중첩하며 인접한 화소전극 사이 영역은 차광층(Black matrix; 도 5의 320)에 의해 가려진다. 통상 차광층(도 5의 320)은 상판에 형성되나 경우에 따라 하판에 형성될 수도 있다. 상기 차광층(도 5의 320)이 형성된 영역에 상판과 하판의 거리를 유지하기 위한 스페이서(352)가 더 존재할 수 있다. 구체적으로, 스페이서(352)는 브랜치의 어느 한 끝단 근처에 형성 될 수 있다.
도 4는 도 2의 화소를 구비하는 표시장치에서 화소전극을 포함하는 기판의 평면도이고 도 5는 도 2의 화소를 구비하는 표시장치의 일부 단면도로 도 4의 V-V'에 따른 단면도이다.
하나의 화소(Ⅰ)는 제1게이트선(220), 제2게이트선(221) 및 데이터선(250)으로 구획된 화소영역으로 정의되며 장방형 형상을 갖는다. 하나의 화소(Ⅰ)는 상술한 바와 같이3개의 박막트랜지스터(T1, T2, TC)를 포함하며, 제1박막트랜지스 터(T1)는 메인 화소전극(271)을 구동하고, 제2박막트랜지스터(T2)는 서브 화소전극(272)을 구동하고, 제어 박막트랜지스터(TC)는 서브 화소전극(272)의 인가 전압을 변화시킨다.
표시장치는 화소전극을 포함하는 제1 기판(200)과 상기 제1 기판(200)과 대향하며, 공통전극을 포함하는 제2 기판(300) 및 상기 제1 기판(200)과 제2 기판(300) 사이에 개재된 액정층(400)을 포함한다.
제1 기판(200)은 제1절연기판(210) 위에 형성된 게이트 배선(220, 221, 222a, 222b, 222c), 제1 스토리지 선(223) 및 제2 스토리지 선(226)을 포함한다. 게이트 배선(220, 221, 222a, 222b, 222c) 및 스토리지 선(223, 226)은 금속 단일층 또는 다중층일 수 있다. 게이트 배선(220, 221, 222a, 222b, 222c)은 가로 방향으로 뻗어 있는 제1게이트선(220), 제2게이트선(221), 제1게이트선(220) 및 제2 게이트선(221)에 연결되어 있는 게이트 전극(222a, 222b, 222c)을 포함한다. 스토리지 선(223, 226)은 화소전극(270) 또는 제어전극(255a)과 중첩되어 커패시터를 형성한다. 게이트 전극(222a, 222b, 222c)은 제1박막트랜지스터(T1)의 제1게이트 전극(222a), 제2박막트랜지스터(T2)의 제2게이트 전극(222b) 및 제어 박막트랜지스터(TC)의 제3게이트 전극(222c)을 포함한다. 제1게이트 전극(222a) 및 제2게이트 전극(222b)은 제1게이트선(220) 상에 또는 제1게이트선(220)으로부터 연장된 부분에 형성될 수 있다. 제3게이트 전극(222c)은 제2게이트선(221) 상에 또는 제2게이트선(221)으로부터 연장된 부분에 형성될 수 있다.
제1 스토리지 선(223)은 메인 화소전극(271)과 중첩하여 제1 스토리지 커패 시터(Cmst)를 형성하고, 제2 스토리지 선(226)은 제어전극(255a)과 중첩하여 제어 커패시터(Cd) 및 서브 화소전극(272)과 중첩하여 제2 스토리지 커패시터(Csst)를 형성한다.
제1스토리지 선(223) 및 제2스토리지 선(226)의 일부는 데이터선(250)의 연장방향에 나란하게 형성되어 있다. 스토리지 선(223, 226)의 형상 및 위치는 도시된 것에 한정되지 않고 다양하게 설계될 수 있다.
제1절연기판(210) 위에는 실리콘 질화물(SiNx) 등으로 이루어진 게이트 절연막(230)이 게이트 배선(220, 221, 222a, 222b, 222c) 및 스토리지 선(223, 226)을 덮고 있다.
게이트 전극(222a, 222b, 222c)의 게이트 절연막(230) 상부에는 수소화 비정질 실리콘 등의 반도체로 이루어진 반도체층(241)이 형성되어 있으며, 반도체층(241)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 비정질 실리콘 등의 물질로 만들어진 저항 접촉층(242)이 형성되어 있다. 도 5의 제어 박막트랜지스터를 참조하면, 소스 전극(254)과 드레인 전극(255) 사이에서는 저항 접촉층(242)이 제거되어 있다.
저항 접촉층(242) 및 게이트 절연막(230) 위에는 데이터 배선(250, 251, 252, 253, 254, 255)이 형성되어 있다. 데이터 배선(250, 251, 252, 253, 254, 255) 역시 금속층으로 이루어진 단일층 또는 다중층일 수 있다. 데이터 배선(250, 251, 252, 253, 254, 255)은 세로 방향으로 형성되어 게이트선(220, 221)과 교차하여 화소(Ⅰ)를 형성하는 데이터선(250), 소스 전극(251, 254), 소스 전극(251, 254)와 분리되어 있으며 소스 전극(251, 254)의 반대쪽 저항 접촉층(242) 상부에 형성되어 있는 드레인 전극(252, 253, 255)을 포함한다.
제1박막트랜지스터(T1) 및 제2박막트랜지스터(T2)의 입력단에 해당하는 제1소스전극(251)은 데이터선(250)으로부터 분지되어 게이트 전극(222a, 222b) 상부에 위치하고, 제어 박막트랜지스터(TC)의 입력단에 해당하는 제2소스 전극(254)은 서브 화소전극(272)과 전기적으로 연결되어 있다.
제1드레인 전극(252)은 메인 화소전극(271)과 제1접촉구(10)를 통하여 연결되어 있으며, 제2드레인 전극(253)은 서브 화소전극(272)과 제2접촉구(20)를 통하여 연결되어 있다. 제3드레인 전극(255)은 제어전극(255a)에 연결되어 있다. 상기 제어전극(255a)과 제2 스토리지 선(226)은 중첩하여 제어 커패시터(Cd)를 형성한다.
데이터 배선(250, 251, 252, 253, 254, 255) 및 반도체층(241)의 상부에는 보호막(260)이 형성되어 있다. 보호막(260)에는 제1드레인 전극(252), 제2드레인 전극(253) 및 제3소스전극(254)를 드러내는 접촉구(10, 20, 30)가 형성되어 있다. 본 실시예에 따른 보호막(260)은 유기막, 무기막 또는 유기막과 무기막의 다중막으로 형성될 수 있다.
보호막(260)의 상부에는 화소전극(270)이 형성되어 있다. 화소전극(270)은 통상 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)등의 투명한 도전물질로 이루어진다. 화소전극(270)은 제1접촉구(10)를 통해 제1드레인 전극(252)과 전기적으로 연결되어 있는 메인 화소전극(271)과, 제2접촉구(20)를 통해 제2드레인 전 극(253)와 전기적으로 연결되어 있는 서브 화소전극(272)을 포함한다. 서브 화소전극(272)는 제3접촉구(30)을 통하여 제어 박막트랜지스터(TC)의 제2소스전극(254)과 연결되어 있다.
메인 화소전극(271)과 서브 화소전극(272)은 절개패턴(273)에 의하여 분리되어 있으며, 서브 화소전극(272)에는 추가적인 절개패턴(274)이 형성되어 있다. 한편, 메인 화소전극(271)에도 추가적인 절개패턴이 형성될 수 있다. 서브 화소전극(272) 또는 메인 화소전극(271) 내부에 형성된 절개패턴은 화소전극(272, 271)을 부분적으로 분리한다. 상기 서브 화소전극(272) 또는 메인 화소전극(271) 내부에 형성된 절개패턴은 돌기패턴으로 대체될 수 있다. 이러한 절개패턴 또는 돌기패턴은 도메인 제어 수단으로 사용된다.
절개패턴(273, 274)은 게이트선(220, 221)에 대하여 약 45°또는 135°만큼 기울어져 있는 부분을 포함한다. 화소전극(270)의 절개패턴들(273, 274)은 전술한 공통전극 절개패턴들(도 3의 351) 또는 공통전극 상에 형성된 돌기패턴들(도 3의 351)과 함께 액정층(400)을 다수의 영역으로 분할하는 도메인 제어 수단으로 작용한다. 이에 의해, 다중영역(multi-domain)이 마련됨으로써 시야각을 향상시킬 수 있다.
제2기판(300)은 제2절연기판(310) 위에 차광층(320)이 형성되어 있다. 차광층(320)은 일반적으로 적색, 녹색 및 청색 필터 사이를 구분하며, 제1기판(200)에 위치하는 박막트랜지스터로 직접적인 광 조사를 차단하는 역할을 한다. 차광층(320)은 통상 검은색 안료가 첨가된 감광성 유기물질 또는 크롬/크롬옥사이 드(Cr/CrOx)등의 물질로 이루어져 있다.
컬러필터층(330)은 차광층(320)을 경계로 하여 적색, 녹색 및 청색 필터가 반복되어 형성된다. 컬러필터층(330)은 백라이트 유닛(도시하지 않음)으로부터 조사되어 액정층(400)을 통과한 빛에 색상을 부여하는 역할을 한다. 컬러필터층(330)은 통상 감광성 유기물질로 이루어져 있다.
컬러필터층(330)과 차광층(320)의 상부에는 오버코트막(340)이 형성되어 있다. 오버코트막(340)은 컬러필터층(330)을 평탄화하면서, 컬러필터층(330)을 보호하는 역할을 하며 통상 아크릴계 에폭시 재료가 많이 사용된다.
오버코트막(340)의 상부에는 공통전극(350)이 형성되어 있다. 공통전극(350)은 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)등의 투명한 도전물질로 이루어진다. 공통전극(350)은 제1기판(200)의 화소전극(270)과 함께 액정층(400)에 전압을 인가한다. 공통전극(350)에는 공통전극 절개패턴(351)이 형성되어 있다. 공통전극 절개패턴(351)은 화소전극 절개패턴(273)의 경사진 부분과 나란하게 형성되어 있다. 즉 게이트선(220, 221)에 대하여 약 45°또는 135°만큼 기울어져 있다. 공통전극 절개패턴(351)들은 화소전극 절개패턴(273, 274)들과 함께 액정층(400)을 다수의 영역으로 나누는 역할을 한다.
화소전극 절단패턴(273, 274)들과 공통전극 절개패턴(351)들은 실시예에 한정되지 않고 다양한 형상으로 형성될 수 있다.
제1 기판(200)과 제2 기판(300)의 사이에 액정분자(401)를 포함하는 액정층(400)이 위치한다. 액정분자는 음의 유전율 이방성을 갖는 네마틱 액정으로, 액 정층(400)은 VA(vertically aligned)모드를 갖는다. 액정분자는 전압이 가해지지 않은 상태에서 수직으로 배향되고, 전압이 가해지면 액정분자는 유전율 이방성이 음이기 때문에 전기장에 대하여 수직방향으로 배열한다.
한편, 도시하지 않았지만 제1 기판(200) 및 제2기판(300)의 외곽에 상부 편광판 및 하부 편광판이 더 배치될 수 있으며, 상부 편광판 및 하부 편광판의 광 투과축은 서로 수직이다. 또한 광추과축은 게이트 라인 방향 및 데이터 라인 방향과 일치할 수 있다.
상기 편광판과 기판 사이에는 보상필름 등이 더 개재될 수 있다.
도 6은 도 1의 표시장치에서 다른 실시예에 따른 화소의 등가 회로도이다.
도 4에서 예시되어 있는 제어전극(255a)이 연장되어 메인 화소전극(271)과 중첩하는 경우에는 도 6과 같은 회로도가 얻어진다. 구체적으로, 제어전극(255a)은 메인 화소전극(271)과 중첩하여 추가적인 제어 커패시터(Cb)를 형성할 수 있다. 추가적인 제어 커패시터(Cb)는 메인 화소전극(271)과 직렬로 연결되고 또한 제어 커패시터(Cd)와 직렬로 연결된다. 따라서, 메인 화소전극(271)에 화소전압이 인가되었을 때, 제어전극(255a)에 초기 전압이 인가되고, 추후 서브화소전극(272)과 제어전극(255a)이 연결되었을 때, 상기 제어전극(255a)의 초기 전압이 상승하여 결국 메인 화소전극(271)에 인가된 화소전압을 추가적으로 상승시킬 수 있다.
도 7은 본 발명에 따른 표시장치 구동방법의 일 실시예에 따른 신호 파형도이다.
본 실시예에 따른 게이트 구동부(510)는 첫 번째 게이트선(G1)에 게이트 신 호를 인가한다. 통상적으로 게이트선에 인가되는 게이트 신호에서 게이트 온 펄스 구간을 1H라고 하는 경우, 첫 번째 게이트선(G1)으로부터 순차적으로 1H를 갖는 게이트 신호가 인가된다. 데이터 구동부(530)는 게이트 온 펄스 구간에 데이터 신호를 인가하여 화소전극에 화소전압을 인가한다. 그 결과, 동일한 화소전압이 메인 화소전극(271) 및 서브 화소전극(272)에 인가될 수 있다.
다음 상기 첫 번째 게이트선(G1)의 게이트 신호에 의해 제1, 제2 박막트랜지스터(T1, T2)가 턴-온 된 후 턴-오프 되면, 두 번째 게이트선(G2)에 게이트 신호를 인가하고, 제1 스토리지 선(MS)의 전압을 변화시킨다. 두 번째 게이트선(G2)에 신호가 인가되는 동안 인접한 화소전극(270)에 화소전압이 인가되고, 상기 서브 화소전극(272)에 연결된 제어 박막트랜지스터(TC)는 턴 온 된다. 그 결과, 서브 화소전극(272)은 제어 커패시터(Cd)에 직렬 연결되어 서브 화소전극(272)의 화소전압이 작아진다. 즉, 서브액정커패시터(Cslc)에 걸리는 전압차의 크기가 작아진다. 한편, 제1 스토리지 선(MS)의 전압 변화에 의해 메인 화소전극(271)의 화소전압이 커진다. 즉, 메인액정 커패시터(Cmlc)에 걸리는 전압차의 크기가 커진다.
상기 제어 박막트랜지스터(TC)가 턴-온 되기 전 상기 제어 커패시터(Cd)의 제어전극(255a)에는 현재 화소전압의 극성과 반대되는 극성을 갖는 전압이 인가되어 있다.
전압 변화에 따른 메인, 서브 화소전극(270)의 화소전압 변화에 관한 내용은 도 2에서 설명한 것과 동일하다.
도 8은 도 7의 신호 파형도에 따라 화소전극에 인가된 전압 변화를 나타낸 개략도이다.
도 8에 따르면, 메인 화소전극(271) 및 서브 화소전극(272)에 동일한 화소전압 V1이 인가된다. 이후, 제어 박막트랜지스터(TC)의 턴 온에 의해 제어커패시터(Cd)가 서브 화소전극(272)에 연결되며, 제1 스토리지 선(223, MS)의 전압이 변화된다. 그 결과 메인 화소전극(271)의 화소전압은 V1+Vs가 되며, 서브 화소전극(272)의 화소전압은 V1-Vd가 된다. 개략도에서 점선은 게이트 온 펄스 시간을 나타낸다.
Vs값은 상기 제1 스토리지 선(223)의 전압변화 값(Vshift)보다 작은 값으로, 메인 스토리지 커패시터(Cmst)의 정전용량을Cmst, 메인 액정커패시터(Cmlc)의 정전용량을 Cmlc라고 했을 때, Vs = Vshift Cmst/(Cmst + Cmlc) 이다. 반면, Vd값은 제어커패시터(Cd)의 정전용량을 Cd, 서브액정커패시터(Cslc)의 정전용량을 Cslc, 제2 스토리지 커패시터(Csst)의 정전용량을 Csst, 초기 제어전극의 전압을 Vcc라고 했을 때, Vd = (V1-Vcc)Cd/(Cslc + Csst + Cd)이다.
도 9는 본 발명에 따른 표시장치 구동방법의 다른 실시예에 따른 신호 파형도이다.
본 실시예에 따른 게이트 구동부(510)는 첫 번째 게이트선(G1)과 두 번째 게이트선(G2)에 동시에 게이트 신호를 인가한다. 통상적으로 게이트선에 인가되는 게이트 신호에서 게이트 온 펄스 구간을 1H라고 하는 경우, 종래에서는 첫 번째 게이트선(G1)으로부터 순차적으로 1H를 갖는 게이트 신호가 인가된다. 하지만, 본 실시 예에 따를 경우, 게이트 구동부(510)는 1H보다 작은 제1시간(T1) 동안 첫 번째 게이트선(G1) 및 두 번째 게이트선(G2)을 활성화시키고, 이후 남은 제2시간(T2) 동안 첫 번째 게이트선(G1)만을 활성화시킨다. 따라서, 두 번째 게이트선(G2)은 첫 번째 게이트선(G1)과 동시에 활성화되었다가 제1시간(T1) 경과 후 오프 되어 비활성화된다.
데이터 구동부(530)는 제1시간(T1) 동안에 메인 화소전극(271), 서브 화소전극(272) 및 상기 서브 화소전극(272)에 연결된 제어 커패시터의 제어전극(255a)에 초기(off-set)전압(A)를 인가한다. 제2시간(T2) 동안에는 메인 화소전극(271) 및 서브 화소전극(272)에 데이터 전압(B)을 인가한다. 초기(off-set)전압(A)이란 서브 화소전극(272)의 전압변화를 조절하기 위한 전압으로 데이터 전압(B)이 가질 수 있는 모든 레벨을 가질 수 있다. 일 실시예로, 초기(off-set)전압(A)은 공통전압과 동일한 전압이거나 상기 데이터 전압(B)과 동일한 전압일 수 있다. 예컨대, 화소(I)가 중간계조를 표현하는 경우, 초기(off-set)전압(A)은 공통전압과 동일한 전압일 수 있으며, 화소(I)가 화이트 계조 또는 블랙계조를 표현하는 경우, 초기(off-set)전압(A)은 데이터 전압(B)와 동일한 전압일 수 있다.
다음, 첫 번째 게이트선(G1)의 게이트 신호에 의해 제1, 제2 박막트랜지스터(T1, T2)가 1H시간 동안 턴-온 된 후 턴-오프 되면, 두 번째 게이트선(G2)에 게이트 신호를 인가하고, 제1 스토리지 선(MS, 223)의 전압을 변화시킨다. 두 번째 게이트선(G2)에 신호가 인가되는 동안 인접한 화소전극(270)에 초기(off-set)전 압(A)이 인가되고, 상기 서브 화소전극(272)에 연결된 제어 박막트랜지스터(TC)는 턴-온 된다. 그 결과, 서브 화소전극(272)은 제어 커패시터(Cd)에 연결되어 제어전극(255a)의 초기(off-set)전압(A)에 따라 서브 화소전극(272)의 화소전압이 작아지거나 동일하게 유지된다. 즉, 서브액정커패시터(Cslc)에 걸리는 전압차의 크기가 작아지거나 동일하게 유지된다. 한편, 제1 스토리지 선(MS1)의 전압 변화에 의해 메인 화소전극(271)의 화소전압이 커진다. 즉, 메인액정 커패시터(Cmlc)에 걸리는 전압차의 크기가 커진다.
제1 시간(T1) 및 제2 시간(T2)의 비는 화소전극에 인가되는 화소전압의 충전시간을 고려하여 가변적으로 변경될 수 있다.
전압 변화에 따른 메인, 서브 화소전극(270)의 화소전압 변화에 관한 내용은 도 2에서 설명한 것과 동일하다.
도 10은 도 9에 예시된 구동방법을 사용하되 초기(off-set)전압(A)을 0V로 인가했을 때의 화소 전극에 인가된 전압 변화를 나타내는 개략도이다.
제1, 제2 박막트랜지스터(T1, T2) 및 제어 박막트랜지스터(TC)가 제1 시간(T1) 동안 턴-온 되어, 메인 화소전극(271), 서브 화소전극(272) 및 상기 서브 화소전극(272)에 연결된 제어전극(255a)에 초기(off-set)전압(A) 0V가 인가된다. 이후, 제1, 제2 박막트랜지스터(T1, T2)만 제2 시간(T2) 동안 턴 온 되어, 메인화소전극(271), 서브화소전극(272) 에 화소전압 V1이 인가된다. 다음, 제어 박막트랜지스터(TC)의 턴-온에 의해 제어 커패시터(Cd)가 서브 화소전극(272)에 연결되며, 제 1 스토리지 선(MS, 223)의 전압이 변화된다. 그 결과 메인 화소전극(271)의 화소전압은 V1+Vs가 되며, 서브화소전극(272)의 화소전압은 V1-Vd가 된다. 개략도에서 점선은 게이트 온 펄스 시간을 나타낸다.
Vs값은 상기 제1 스토리지 선(223)의 전압변화 값(Vshift)보다 작은 값으로, 메인 스토리지 커패시터(Cmst)의 정전용량을 Cmst, 메인 액정커패시터(Cmlc)의 정전용량을 Cmlc라고 했을 때, Vs = Vshift Cmst/(Cmst + Cmlc) 이다. 반면, Vd값은 제어커패시터를 Cd, 서브액정커패시터(Cslc)의 정전용량을 Cslc, 제2 스토리지 커패시터(Csst)의 정전용량을 Csst, 초기 제어전극의 전압을 0V라고 했을 때, Vd = (V1)Cd/(Cslc + Csst + Cd)이다.
도 11은 도 9에 예시되어 있는 구동방법을 사용하되, 초기(off-set)전압(A)을 화소전압과 동일한 전압(V2)으로 인가했을 때의 화소전극에 인가된 전압 변화를 나타낸 개략도이다.
제1, 제2 박막트랜지스터(T1, T2) 및 제어 박막트랜지스터(TC)가 제1 시간(T1) 동안 턴-온 되어, 메인화소전극(271), 서브화소전극(272) 및 상기 서브화소전극(272)에 연결된 제어전극(255a)에 초기(off-set)전압(A) V2가 인가된다. 이후, 제1, 제2 박막트랜지스터(T1, T2)만 제2 시간(T2) 동안 턴-온 되어, 메인화소전극(271), 서브 화소전극(272)에 화소전압 V2가 인가된다. 다음, 제어 박막트랜지스터(TC)의 턴-온에 의해 제어 커패시터(Cd)가 서브 화소전극(272)에 연결되며, 제1 스토리지 선(223)의 전압이 변화된다. 그 결과, 메인 화소전극(271)의 화소전압은 V2+Vs가 되며, 서브 화소전극(272)의 화소전압은 V2-Vd = V2가 된다. 개략도에서 점선은 게이트 온 펄스 시간을 나타낸다.
Vs값은 상기 제1 스토리지 선(MS, 223)의 전압변화 값(Vshift)보다 작은 값으로, 메인 스토리지 커패시터(Cmst)의 정전용량을 Cmst, 메인 액정커패시터(Cmlc)의 정전용량을 Cmlc라고 했을 때, Vs = Vshift Cmst/(Cmst + Cmlc) 이다. 반면, Vd는 제어커패시터(Cd)의 정전용량을 Cd, 서브 액정커패시터(Cslc)의 정전용량을 Cslc, 제2 스토리지 커패시터(Csst)의 정전용량을 Csst, 초기 제어전극의 전압을 V2라고 했을 때, Vd = 0V이다.
도 1은 본 발명의 실시예들에 따른 표시장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 표시장치를 구성하는 화소의 등가 회로도이다.
도 3은 도 2의 화소를 구비하는 표시장치에서 화소전극 및 공통전극의 평면도이다.
도 4는 도 2의 화소를 구비하는 표시장치에서 화소전극을 포함하는 기판의 평면도이다.
도 5는 도 2의 화소를 구비하는 표시장치의 일부 단면도로 도 4의 V-V'에 따른 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 표시장치를 구성하는 화소의 등가 회로도이다.
도 7은 본 발명에 따른 표시장치 구동방법의 일 실시예에 따른 신호 파형도이다.
도 8은 도 7의 신호 파형도에 따라 화소전극에 인가된 전압 변화를 나타낸 개략도이다.
도 9는 본 발명에 따른 표시장치 구동방법의 다른 실시예에 따른 신호 파형도이다.
도 10은 도 9의 구동방법을 사용하되 초기 전압을 OV로 했을 경우 화소전극에 인가된 전압 변화를 나타낸 개략도이다.
도 11은 도 9의 구동방법을 사용하되 초기 전압을 화소전압과 동일한 전압으로 했을 경우 화소전극에 인가된 전압 변화를 나타낸 개략도이다.
(도면의 주요부분에 대한 부호의 설명)
100: 표시패널 500: 패널 구동부
510: 게이트 구동부 520: 구동전압 생성부
530: 데이터 구동부 540: 계조전압 생성부
550: 신호 제어부 271: 메인(제1 화소) 전극
272: 서브(제2 화소) 전극 255a: 제어전극
223: 제1 스토리지 선 226: 제2 스토리지 선

Claims (22)

  1. 삭제
  2. 삭제
  3. 삭제
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  6. 삭제
  7. 제1 화소전극 및 제2 화소전극에 각각 화소전압을 인가하는 단계;
    상기 제2 화소전극에 제어 커패시터를 전기적으로 연결하여, 상기 제2 화소전극에 인가된 상기 화소전압을 변화시키거나 유지시키는 단계; 및
    상기 제1 화소전극과 중첩하는 제1 스토리지 선의 전압을 변화시켜 상기 제1 화소전극에 인가된 상기 화소전압을 변화시키는 단계를 포함하되,
    상기 제어 커패시터는 제어 스위칭 소자를 통해 제2 화소 전극과 연결되는 제어 전극과 제2 스토리지 선 사이에 형성되며, 제1 스토리지 선에 인가되는 전압은 제2 스토리지 선에 인가되는 전압과 다른 표시장치 구동방법.
  8. 제 7항에 있어서,
    상기 제2 화소전극에 인가된 상기 화소전압을 변화시키거나 유지시키는 단계는
    상기 화소전압과 공통전극에 인가되는 전압과의 전압 차를 작게 변화시키거나 유지시키는 것을 특징으로 하는 표시장치 구동방법.
  9. 제 8항에 있어서,
    상기 제1 화소전극에 인가된 상기 화소전압을 변화시키는 단계는
    상기 화소전압과 공통전압과의 전압 차를 크게 변화시키는 것을 특징으로 하는 표시장치 구동방법.
  10. 제 7항에 있어서,
    상기 제2 화소전극에 제어 커패시터를 전기적으로 연결하는 것은 상기 제2 화소전극과 제어 커패시터 사이에 연결된 제어 스위칭 소자의 턴-온에 의해 연결되는 것을 특징으로 하는 표시장치 구동방법.
  11. 제 7항에 있어서,
    상기 제2 화소전극에 인가된 상기 화소전압을 변화시키거나 유지시키는 단계와
    상기 제1 화소전극에 인가된 상기 화소전압을 변화시키는 단계는 동시에 발생하거나 어느 것 하나가 먼저 발생하는 것을 특징으로 하는 표시장치 구동방법.
  12. 제1 화소전극 및 제2 화소전극 중 상기 제2화소전극에 제어 커패시터를 전기적으로 연결하고, 상기 제1 화소전극, 제2 화소전극, 그리고 상기 제어 커패시터의 제어전극에 각각 초기(off-set) 전압을 인가하는 단계;
    상기 제1 화소전극 및 상기 제2 화소전극에 각각 화소전압을 인가하는 단계;
    상기 제2 화소전극에 상기 제어 커패시터를 전기적으로 연결하여, 상기 초기(off-set) 전압에 따라 상기 제2 화소전극에 인가된 상기 화소전압을 변화시키거나 유지시키는 단계; 및
    상기 제1 화소전극과 중첩하는 제1 스토리지 선의 전압을 변화시켜 상기 제1 화소전극에 인가된 상기 화소전압을 변화시키는 단계를 포함하되,
    상기 제어 커패시터는 제어 스위칭 소자를 통해 제2 화소전극과 연결되는 제어전극과 제2 스토리지 선 사이에 형성되며, 제1 스토리지 선에 인가되는 전압은 제2 스토리지 선에 인가되는 전압과 다른 표시장치 구동방법.
  13. 제 12항에 있어서,
    상기 제2 화소전극에 인가된 상기 화소전압을 변화시키거나 유지시키는 단계는
    상기 화소전압과 공통전극에 인가되는 전압과의 전압 차를 작게 변화시키거나 유지시키는 것을 특징으로 하는 표시장치 구동방법.
  14. 제 13항에 있어서,
    상기 제1 화소전극에 인가된 상기 화소전압을 변화시키는 단계는
    상기 화소전압과 공통전압과의 전압 차를 크게 변화시키는 것을 특징으로 하는 표시장치 구동방법.
  15. 제 12항에 있어서,
    상기 제2 화소전극에 제어 커패시터를 전기적으로 연결하는 것은 상기 제2 화소전극과 제어 커패시터 사이에 연결된 제어 스위칭 소자의 턴-온에 의해 연결되는 것을 특징으로 하는 표시장치 구동방법.
  16. 제 12항에 있어서,
    상기 제2 화소전극에 인가된 상기 화소전압을 변화시키거나 유지시키는 단계와
    상기 제1 화소전극에 인가된 상기 화소전압을 변화시키는 단계는 동시에 발생하거나 어느 것 하나가 먼저 발생하는 것을 특징으로 하는 표시장치 구동방법.
  17. 제 12항에 있어서,
    상기 초기(off-set) 전압은 상기 화소전압과 다른 전압인 것을 특징으로 하는 표시장치 구동방법.
  18. 제 17항에 있어서,
    상기 초기(off-set) 전압은 상기 화소전압보다 공통전극에 인가되는 전압에 가까운 전압인 것을 특징으로 하는 표시장치 구동방법.
  19. 제 12항에 있어서,
    상기 초기(off-set)전압은 상기 화소전압 값에 따라 변화하는 전압인 것을 특징으로 하는 표시장치 구동방법.
  20. 제 12항에 있어서,
    상기 초기(off-set) 전압은 상기 화소전압과 동일한 전압인 것을 특징으로 하는 표시장치 구동방법.
  21. 삭제
  22. 삭제
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