KR101512098B1 - SAR ADC using C-R hybrid DAC - Google Patents
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Abstract
본 발명은 SAR ADC에 관한 것으로서 분리 가중치 커패시터(CA)를 이용하여 상위비트를 결정하기 위한 상위 커패시터 열과 하위비트를 결정하기 위한 하위 커패시터 열의 2단계 구조로 형성하며, 저항 열을 이용하여 절반 크기의 기준전압을 생성하고, 상기 절반 크기의 기준전압을 이용하여 최하위 비트를 결정하는 것을 특징으로 함으로써, 커패시터-저항 하이브리드 DAC 내 요구되는 커패시터의 수를 최소화하여 전체 SAR ADC의 면적 및 전력소모를 최소화시킬 수 있다.The present invention relates to a SAR ADC, which is formed by a two-stage structure of an upper capacitor row for determining an upper bit and a lower capacitor row for determining a lower bit using an isolation weight capacitor (C A ) And the least significant bit is determined by using the half-size reference voltage. By minimizing the number of capacitors required in the capacitor-resistor hybrid DAC, the area and power consumption of the entire SAR ADC can be minimized .
Description
본 발명은 SAR ADC에 관한 것으로서, 커패시터-저항 하이브리드 DAC를 이용하여 입력신호를 처리하는 SAR ADC 및 상기 SAR ADC를 포함하는 센서 응용 장치에 관한 것이다.The present invention relates to a SAR ADC, and more particularly, to a SAR ADC that processes an input signal using a capacitor-resistive hybrid DAC and a sensor application including the SAR ADC.
기존의 12비트 이상의 해상도가 요구되는 ADC 응용분야에는 파이프라인 (pipeline), 알고리즈믹 (algorithmic), 델타-시그마 (delta-sigma) 및 SAR ADC가 일반적으로 사용되었다. 그러나 최근 100nm 이하의 나노미터 공정이 발달함에 따라 파이프라인, 알고리즈믹 및 델타-시그마 ADC를 구성하는 핵심 블록인 증폭기의 경우 MOS 트랜지스터의 채널 길이가 짧아져 요구되는 해상도를 만족하는 높은 전압이득을 얻기가 어려워졌다. 또한, 사용 가능한 전원전압이 낮아짐으로 인해 MOS 트랜지스터가 포화 영역에서 안정적으로 동작할 수 있는 범위가 줄어드는 등 설계 시 많은 제약이 발생하고 있다.Pipeline, algorithmic, delta-sigma, and SAR ADCs are commonly used in ADC applications where more than 12-bit resolution is required. However, as the nanometer process has recently developed to less than 100 nm, the channel length of the MOS transistor is shortened in the amplifier, which is a key block of the pipelines, Algorithmic and delta-sigma ADCs, It became difficult to obtain. In addition, since a usable power supply voltage is lowered, a range in which the MOS transistor can stably operate in a saturation region is reduced, and many restrictions are caused in designing.
그 반면, 디지털 회로 기반의 SAR ADC의 경우, 공정의 발달로 인해 사용할 수 있는 최소 커패시터의 크기가 감소함에 따라 SAR ADC에서 가장 큰 면적을 차지하는 D/A 변환기 (digital-to-analog converter : DAC)의 면적을 줄일 수 있으며, 커패시터의 충전 및 방전에 의한 전력소모 역시 줄일 수 있다. 또한, MOS 트랜지스터의 차단주파수 증가로 인해 SAR 논리 회로의 동작속도가 향상되었으며, 사용 가능한 전원전압이 감소함에 따라 디지털 회로에서 소모하는 전력 또한 급격히 감소하는 등 공정의 발달에 따른 경쟁력이 향상되어 최근 SAR ADC에 대한 연구가 활발히 진행되고 있다. 이와 같이 SAR ADC는 나노미터 공정으로 갈수록 경쟁력이 향상되고 있지만, 이를 0.11um 이상의 CMOS 공정으로 제작할 경우 공정에서 제공하는 최소 커패시터 크기 한계 등으로 인해 전체 SAR ADC의 면적과 소모전력이 증가하는 경향이 있다.On the other hand, in the case of a digital-circuit-based SAR ADC, the digital-to-analog converter (DAC), which occupies the largest area in the SAR ADC, And the power consumption due to charging and discharging of the capacitor can also be reduced. In addition, the operation speed of the SAR logic circuit is improved due to the increase of the cutoff frequency of the MOS transistor, and the power consumed by the digital circuit is rapidly reduced as the usable power supply voltage is reduced. Research on ADC is actively being carried out. As such, SAR ADCs are becoming more and more competitive in the nanometer process, but when fabricated in a 0.11um CMOS process, the area and power consumption of the entire SAR ADC tends to increase due to the minimum capacitor size limit provided by the process .
본 발명의 일 실시예에 따른 SAR ADC는 "오프셋 전압 보정 기능을 가지는 아날로그-디지털 변환기(출원번호: KR10-2009-0129043)" 및 "병렬접속된 비교기를 내장한 파이프라인 SAR방식의 ADC(출원번호: KR10-1995-0026419)" 등의 선행기술에 언급된 SAR ADC와 같이, A/D 변환에 사용된다.A SAR ADC according to an embodiment of the present invention is called a "analog-to-digital converter with offset voltage correction function (Application No. KR10-2009-0129043)" and a pipelined SAR ADC No.: KR10-1995-0026419) ", which is used in A / D conversion.
본 발명이 해결하고자 하는 첫 번째 과제는 커패시터-저항 하이브리드 DAC를 이용하여 입력신호를 처리하는 SAR ADC를 제공하는 것이다.A first object of the present invention is to provide a SAR ADC for processing an input signal using a capacitor-resistor hybrid DAC.
본 발명이 해결하고자 하는 두 번째 과제는 저항 열을 이용하는 커패시터-저항 하이브리드 DAC를 제공하는 것이다.A second problem to be solved by the present invention is to provide a capacitor-resistor hybrid DAC using resistance heat.
본 발명이 해결하고자 하는 세 번째 과제는 커패시터-저항 하이브리드 DAC를 이용하여 입력신호를 처리하는 SAR ADC를 포함하는 센서 응용 장치를 제공하는 것이다.A third object of the present invention is to provide a sensor application device including a SAR ADC that processes an input signal using a capacitor-resistor hybrid DAC.
본 발명은 상기 첫 번째 과제를 해결하기 위하여, 분리 가중치 커패시터(CA)를 이용하여 상위비트를 결정하기 위한 상위 커패시터 열과 하위비트를 결정하기 위한 하위 커패시터 열의 2단계 구조로 형성하며, 저항 열을 이용하여 절반 크기의 기준전압을 생성하고, 상기 절반 크기의 기준전압을 이용하여 최하위 비트를 결정하는 것을 특징으로 하는 SAR ADC를 제공한다.In order to solve the first problem, the present invention has a two-step structure of an upper capacitor row for determining an upper bit and a lower capacitor row for determining a lower bit by using a separate weight capacitor (C A ) And a least significant bit is determined by using the half-size reference voltage.
본 발명의 일 실시예에 의하면, 상기 샘플링 커패시터의 절반은 상기 샘플링 커패시터 중 가장 용량이 큰 커패시터인 것을 특징으로 하는 SAR ADC일 수 있다.According to an embodiment of the present invention, a half of the sampling capacitor may be a SAR ADC having the largest capacitance among the sampling capacitors.
본 발명의 다른 실시예에 의하면, 상기 커패시터 열들에 의해 샘플링된 신호를 공통모드전압(VCM)과 직접 비교하여 최상위 비트를 결정하거나, 상기 커패시터 열의 2단계 구조는 상위비트 7비트와 하위비트 5비트로 형성되는 것을 특징으로 하는 SAR ADC일 수 있다.According to another embodiment of the present invention, a signal sampled by the capacitor rows is directly compared with the common mode voltage (V CM ) to determine the most significant bit, or the two-stage structure of the capacitor string may include the upper 7 bits and the lower 5 Bit SAR ADC.
본 발명의 다른 실시예에 의하면, 비교기에 오프셋 제거 커패시터를 이용하여 오프셋을 제거하고, 상기 비교기는 2단 프리앰프를 이용하고, 오프셋 제거 커패시터를 이용하여 상기 2단 프리앰프 중 첫 번째 단의 프리앰프에서 상기 오프셋을 제거하는 것을 특징으로 하는 SAR ADC일 수 있다.According to another embodiment of the present invention, an offset is removed by using an offset eliminating capacitor in a comparator, and the comparator uses a two-stage preamplifier and uses an offset eliminating capacitor to precharge the first stage of the two- Lt; RTI ID = 0.0 > ADC, < / RTI >
본 발명의 다른 실시예에 의하면, 기준전류 및 전압 회로를 온 칩으로 형성하고, 3비트의 디지털 코드 조합을 이용하여 상기 기준전류를 보정하는 것을 특징으로 하는 SAR ADC일 수 있다.According to another embodiment of the present invention, a SAR ADC may be used in which the reference current and voltage circuit are formed on-chip and the reference current is corrected using a 3-bit digital code combination.
본 발명의 다른 실시예에 의하면, 상기 저항 열은 상기 기준전압에 동일한 크기의 저항 4 개를 직렬로 연결하여 형성되고, 상기 4 개의 저항은 5비트 이하의 정합 정확도만이 요구되거나, 상기 SAR ADC는 시스템 온 칩으로 형성하는 것을 특징으로 하는 SAR ADC일 수 있다.According to another embodiment of the present invention, the resistor row is formed by connecting four resistors of the same size in series to the reference voltage, the four resistors are required to have a matching accuracy of 5 bits or less, May be a SAR ADC that is formed with a system-on-chip.
본 발명은 상기 두 번째 과제를 해결하기 위하여, 분리 가중치 커패시터(CA)를 이용하여 상위비트를 결정하기 위한 상위 커패시터 열과 하위비트를 결정하기 위한 하위 커패시터 열의 2단계 구조로 형성하며, 저항 열을 이용하여 절반 크기의 기준전압을 생성하고, 상기 절반 크기의 기준전압을 이용하여 최하위 비트를 결정하는 것을 특징으로 하는 커패시터-저항 하이브리드 DAC를 제공한다.In order to solve the second problem, according to the present invention, a two-stage structure of an upper capacitor row for determining an upper bit and a lower capacitor row for determining a lower bit using a separate weight capacitor (C A ) And a half-size reference voltage is used to determine a least significant bit using the half-size reference voltage.
본 발명은 상기 세 번째 과제를 해결하기 위하여, 상기 SAR ADC를 포함하는 센서 응용 장치를 제공한다.In order to solve the third problem, the present invention provides a sensor application apparatus including the SAR ADC.
본 발명에 따르면, 최대 커패시터의 크기를 줄일 수 있는바, 면적 및 전력소모를 최소화시킬 수 있다. 또한, 커패시터 충전 및 방전에 의한 전력소모를 크게 줄일 수 있다. 나아가, SAR ADC 내 비교기에 적용한 오프셋 제거 기법을 통해 비교기의 오프셋이 전체 ADC에 미치는 영향을 줄일 수 있다.According to the present invention, the size of the maximum capacitor can be reduced, and the area and power consumption can be minimized. In addition, power consumption due to capacitor charging and discharging can be greatly reduced. Furthermore, offset elimination techniques applied to comparators in SAR ADCs can reduce the effect of comparator offsets on the overall ADC.
도 1은 본 발명의 일 실시예에 따른 SAR ADC를 도시한 것이다.
도 2는 본 발명의 일 실시예에 따른 커패시터-저항 하이브리드 DAC을 도시한 것이다.
도 3은 본 발명의 실시예에 따른 SAR ADC의 저항 열의 저항 간 부정합에 의해 발생한 절반 크기의 기준전압 오차를 도시한 것이다.
도 4는 본 발명의 실시예에 따른 SAR ADC의 비교기 오프셋 제거를 도시한 것이다.
도 5는 본 발명의 실시예에 따른 SAR ADC의 온도 및 전원전압에 독립적인 저전력 온-칩 기준전류 및 전압 회로를 도시한 것이다.
도 6은 본 발명의 실시예에 따른 온-칩으로 형성된 SAR ADC를 도시한 것이다.
도 7은 본 발명의 실시예에 따른 SAR ADC의 측정된 DNL 및 INL이다.
도 8은 본 발명의 실시예에 따른 SAR ADC의 측정된 FFT 스펙트럼이다.
도 9는 본 발명의 실시예에 따른 SAR ADC의 측정된 동작속도 및 입력주파수에 따라 측정된 SFDR 및 SNDR이다.
도 10은 본 발명의 실시예에 따른 SAR ADC의 단일 전원전압에 따라 측정된 SFDR 및 SNDR이다.1 illustrates a SAR ADC according to an embodiment of the present invention.
Figure 2 illustrates a capacitor-resistor hybrid DAC in accordance with an embodiment of the present invention.
FIG. 3 illustrates a half-size reference voltage error caused by the inter-resistor mismatch in the resistance column of the SAR ADC according to an embodiment of the present invention.
4 illustrates comparator offset removal of a SAR ADC according to an embodiment of the present invention.
Figure 5 illustrates a low power on-chip reference current and voltage circuit independent of the temperature and supply voltage of a SAR ADC according to an embodiment of the present invention.
Figure 6 illustrates an on-chip formed SAR ADC according to an embodiment of the present invention.
Figure 7 is a measured DNL and INL of a SAR ADC according to an embodiment of the present invention.
8 is a measured FFT spectrum of a SAR ADC according to an embodiment of the present invention.
9 is SFDR and SNDR measured according to the measured operating speed and input frequency of a SAR ADC according to an embodiment of the present invention.
10 is SFDR and SNDR measured according to a single power supply voltage of a SAR ADC according to an embodiment of the present invention.
본 발명에 관한 구체적인 내용의 설명에 앞서 이해의 편의를 위해 본 발명이 해결하고자 하는 과제의 해결 방안의 개요 혹은 기술적 사상의 핵심을 우선 제시한다.Prior to the description of the concrete contents of the present invention, for the sake of understanding, the outline of the solution of the problem to be solved by the present invention or the core of the technical idea is first given.
본 발명의 일 실시예에 따른 SAR ADC는 분리 가중치 커패시터(CA)를 이용하여 상위비트를 결정하기 위한 상위 커패시터 열과 하위비트를 결정하기 위한 하위 커패시터 열의 2단계 구조로 형성하며, 저항 열을 이용하여 절반 크기의 기준전압을 생성하고, 상기 절반 크기의 기준전압을 이용하여 최하위 비트를 결정하는 것을 특징으로 한다.The SAR ADC according to an embodiment of the present invention is formed by a two-stage structure of an upper capacitor row for determining an upper bit and a lower capacitor row for determining a lower bit using a separation weight capacitor C A , A half-size reference voltage is generated, and a least significant bit is determined using the half-size reference voltage.
이하 첨부된 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 실시 예를 상세히 설명한다. 그러나 이들 실시예는 본 발명을 보다 구체적으로 설명하기 위한 것으로, 본 발명의 범위가 이에 의하여 제한되지 않는다는 것은 당업계의 통상의 지식을 가진 자에게 자명할 것이다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. It will be apparent to those skilled in the art, however, that these examples are provided to further illustrate the present invention, and the scope of the present invention is not limited thereto.
본 발명이 해결하고자 하는 과제의 해결 방안을 명확하게 하기 위한 발명의 구성을 본 발명의 바람직한 실시예에 근거하여 첨부 도면을 참조하여 상세히 설명하되, 당해 도면에 대한 설명시 필요한 경우 다른 도면의 구성요소를 인용할 수 있음을 미리 밝혀둔다. 아울러 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세하게 설명함에 있어 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명 그리고 그 이외의 제반 사항이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
BRIEF DESCRIPTION OF THE DRAWINGS The above and other features and advantages of the present invention will become more apparent by describing in detail preferred embodiments thereof with reference to the attached drawings in which: It is possible to quote the above. In the following detailed description of the principles of operation of the preferred embodiments of the present invention, it is to be understood that the present invention is not limited to the details of the known functions and configurations, and other matters may be unnecessarily obscured, A detailed description thereof will be omitted.
본 발명의 일 실시예에 따른 SAR ADC는 면적 및 전력소모를 최소화하기 위한 디지털 회로 기반의 SAR(successive approximation register, 연속근사 레지스터) 구조의 ADC이다. 12비트 10MS/s 2.4mW 0.11um CMOS SAR ADC 사양을 가질 수 있다.The SAR ADC according to an embodiment of the present invention is a digital circuit-based successive approximation register (SAR) structure ADC for minimizing the area and power consumption. It can have 12 bit 10MS / s 2.4mW 0.11um CMOS SAR ADC specification.
SAR ADC는 나노미터 공정으로 갈수록 경쟁력이 향상되고 있지만, 이를 0.11um 이상의 CMOS 공정으로 제작할 경우 공정에서 제공하는 최소 커패시터 크기 한계 등으로 인해 전체 SAR ADC의 면적과 소모전력이 증가하는 경향이 있다. 이런 한계를 극복하기 위해 본 발명의 일 실시예에 따른 SAR ADC는 분리 가중치 커패시터(CA)를 이용한 DAC 구조, 공통모드전압(VCM) 기반의 스위칭 기법, 및 간단한 저항 열을 사용하여 요구되는 커패시터-저항 하이브리드 DAC 커패시터의 수를 줄이는 기법을 사용한다. 또한, D flip-flop 기반의 SAR 논리 회로에서 일부 회로를 작은 숫자의 소자를 사용하는 SR 래치로 대체하여 디지털 회로를 최적화하며, 이를 통해 면적과 소모되는 전력을 최소화한다. 비교기의 첫 번째 프리앰프에는 오프셋 제거 기법을 적용하여 비교기 오프셋이 전체 시스템에 미치는 영향이 최소가 되도록 설계하며, 기준전류 및 전압 회로를 온-칩으로 집적하여 다양한 SoC 시스템에 응용이 가능하도록 한다.
SAR ADCs are becoming more and more competitive in the nanometer process, but when fabricated in 0.11um or larger CMOS process, the total SAR ADC area and power consumption tend to increase due to the process's minimum capacitor size limitations. To overcome this limitation, according to one embodiment of the present invention SAR ADC are separate weight capacitor (C A) for using DAC structure, the common mode voltage (V CM) based on a switching method, and that the requirements with a simple resistance heating Capacitor-Resistors Use a technique that reduces the number of hybrid DAC capacitors. Also, in a D flip-flop based SAR logic circuit, some circuits are replaced by SR latches that use a small number of elements to optimize the digital circuitry, thereby minimizing area and power consumption. In the first preamplifier of the comparator, the offset elimination technique is applied to minimize the influence of the comparator offset on the entire system, and the reference current and voltage circuit can be integrated on-chip and applied to various SoC systems.
도 1은 본 발명의 일 실시예에 따른 SAR ADC를 도시한 것이다.1 illustrates a SAR ADC according to an embodiment of the present invention.
본 발명의 일 실시예에 따른 SAR ADC는 분리 가중치 커패시터(CA)를 이용하여 상위비트를 결정하기 위한 상위 커패시터 열과 하위비트를 결정하기 위한 하위 커패시터 열의 2단계 구조로 형성하며, 저항 열을 이용하여 절반 크기의 기준전압을 생성하고, 상기 절반 크기의 기준전압을 이용하여 최하위 비트를 결정한다. 상기 저항 열은 상기 기준전압에 동일한 크기의 저항 4 개를 직렬로 연결하여 형성되고, 상기 4 개의 저항은 5비트 이하의 정합 정확도만이 요구된다. 상기 커패시터 열의 2단계 구조는 상위비트 7비트와 하위비트 5비트로 형성될 수 있다. 상기 커패시터 열들에 의해 샘플링된 신호를 공통모드전압(VCM)과 직접 비교하여 최상위 비트를 결정하며, 비교기에 오프셋 제거 커패시터를 이용하여 오프셋을 제거한다. 상기 비교기는 2단 프리앰프를 이용하고, 오프셋 제거 커패시터를 이용하여 상기 2단 프리앰프 중 첫 번째 단의 프리앰프에서 상기 오프셋을 제거할 수 있고, 기준전류 및 전압 회로를 온 칩으로 형성하고, 3비트의 디지털 코드 조합을 이용하여 상기 기준전류를 보정할 수 있다. 상기 SAR ADC는 시스템 온 칩으로 형성할 수 있다.
The SAR ADC according to an embodiment of the present invention is formed by a two-stage structure of an upper capacitor row for determining an upper bit and a lower capacitor row for determining a lower bit using a separation weight capacitor C A , To generate a half-size reference voltage, and determines the least significant bit using the half-size reference voltage. The resistor string is formed by connecting four resistors having the same size in series to the reference voltage, and the four resistors require only a matching accuracy of 5 bits or less. The two-stage structure of the capacitor row may be formed by 7 bits of upper bits and 5 bits of lower bits. The signal sampled by the capacitor columns is directly compared with the common mode voltage (V CM ) to determine the most significant bit, and the offset is removed using an offset cancellation capacitor in the comparator. The comparator may use a two-stage preamplifier, remove the offset from a first preamplifier of the two-stage preamplifier using an offset eliminating capacitor, form a reference current and voltage circuit on-chip, The reference current can be corrected using a combination of 3-bit digital codes. The SAR ADC can be formed as a system-on-chip.
본 발명의 일 실시예에 따른 SAR ADC는 핵심 블록인 커패시터-저항 하이브리드 DAC에는 분리 가중치 커패시터(CA)를 이용한 2단계 (7b-5b) 커패시터 열 구조를 사용하는 동시에 공통모드전압(VCM) 기반의 스위칭 기법을 적용하고, 간단한 저항 열로부터 생성된 절반 크기의 기준전압을 통해 최하위 비트를 결정함으로써 면적 및 전력소모를 최소화하였다. 입력 샘플링 스위치에는 1.6VP -P의 넓은 범위의 입력신호를 왜곡 없이 처리하기 위해 온-칩 게이트-부트스트래핑 회로를 사용하였다. 비교기는 첫 번째 프리앰프에 오프셋 제거기법을 적용하여 비교기 오프셋이 전체 ADC 시스템에 미치는 영향을 줄였으며, 디지털 로직은 최적화하여 면적 및 전력소모를 감소시켰다. 또한, 기준전류 및 전압 회로를 온-칩으로 집적하여 아날로그 블록에 기준전류 및 전압을 안정적으로 공급하는 동시에 3비트의 디지털 코드 조합에 의해 기준전류 보정이 가능하도록 하였으며, 시스템 응용에 따라 외부에서 인가하는 기준전압을 선택적으로 사용할 수 있도록 하였다. 상기 특성에 따라 본 발명의 일 실시예에 따른 SAR ADC는 12비트 10MS/s의 해상도 및 처리속도 사양을 가지면서 면적 및 전력소모를 최소화할 수 있다.
SAR ADC, according to one embodiment of the present invention, the core block of the capacitor-resistor hybrid DAC, remove weight capacitors at the same time, the common-mode voltage (V CM) using a (C A) a two-step (7b-5b) capacitor column structure using Based switching scheme and minimizes the area and power consumption by determining the least significant bit through a half-sized reference voltage generated from a simple resistor string. An input sampling switch uses an on-chip gate-bootstrapping circuit to handle a wide range of input signals of 1.6V P- P without distortion. The comparator reduces the effect of comparator offsets on the overall ADC system by applying an offset cancellation technique to the first preamplifier and optimizes the digital logic to reduce area and power consumption. In addition, the reference current and voltage circuit are integrated on-chip, and the reference current and voltage are stably supplied to the analog block. At the same time, the reference current correction is made possible by the combination of 3-bit digital codes. The reference voltage can be selectively used. According to the above characteristics, the SAR ADC according to an embodiment of the present invention can minimize the area and power consumption while having a resolution and a processing speed specification of 12 bits / s at 10 MS / s.
이하, 도면을 참조하여 상기 SAR ADC에 적용된 구성들을 상세히 설명하도록 한다.
Hereinafter, configurations applied to the SAR ADC will be described in detail with reference to the drawings.
도 2는 본 발명의 일 실시예에 따른 커패시터-저항 하이브리드 DAC을 도시한 것이다.Figure 2 illustrates a capacitor-resistor hybrid DAC in accordance with an embodiment of the present invention.
본 발명의 일 실시예에 따른 커패시터-저항 하이브리드 DAC는 분리 가중치 커패시터(CA)를 이용하여 상위비트를 결정하기 위한 상위 커패시터 열과 하위비트를 결정하기 위한 하위 커패시터 열의 2단계 구조로 형성하며, 저항 열을 이용하여 절반 크기의 기준전압을 생성하고, 상기 절반 크기의 기준전압을 이용하여 최하위 비트를 결정한다. 상기 커패시터에 의해 샘플링된 신호를 공통모드전압(VCM)과 직접 비교하여 최상위 비트를 결정하고, 상기 샘플링 커패시터의 2단계 구조는 상위비트 7비트와 하위비트 5비트로 형성될 수 있으며, 상기 저항 열은 상기 기준전압에 동일한 크기의 저항 4 개를 직렬로 연결하여 형성되고, 상기 4 개의 저항은 5비트 이하의 정합 정확도만이 요구된다. 도 1의 SAR ADC에 적용되는 커패시터-저항 하이브리드 DAC는 도 2와 같다. 면적과 전력소모를 줄이기 위해 도 2와 같이 분리 가중치 커패시터(CA)를 사용한 2단계 (7b-5b) 구조 및 공통모드전압(VCM) 기반의 스위칭 기법을 적용하여 최상위 비트를 결정하는 가장 큰 커패시터 (26CU)를 제거하며, 간단한 저항 열을 통해 생성된 절반 크기의 기준전압을 사용하여 최하위 비트를 결정함으로써 추가적으로 하위 커패시터 열의 24CU를 제거하였다.The capacitor-resistor hybrid DAC according to an embodiment of the present invention is formed in a two-stage structure of an upper capacitor row for determining an upper bit and a lower capacitor row for determining a lower bit using a separation weight capacitor C A , A half of the reference voltage is generated using the column, and the least significant bit is determined using the half-size reference voltage. Directly comparing the signal sampled by the capacitor with a common mode voltage (V CM ) to determine a most significant bit, the two-stage structure of the sampling capacitor being formed by 7 bits of upper bits and 5 bits of lower bits, Is formed by connecting four resistors of the same size to the reference voltage in series, and the four resistors are required to have a matching accuracy of 5 bits or less. The capacitor-resistor hybrid DAC applied to the SAR ADC of Fig. 1 is shown in Fig. In order to reduce area and power consumption, a 2-stage (7b-5b) structure using a separation weight capacitor (C A ) and a common mode voltage (V CM ) The capacitor ( 26 C U ) was removed and an additional 24 C U of the sub-capacitor row was removed by determining the least significant bit using a half-magnitude reference voltage generated by a simple resistor string.
분리 가중치 커패시터(CA)를 사용한 2단계 (7b-5b) 구조의 경우, 분리 가중치 커패시터(CA)의 우측 상위 커패시터 열에서 상위 7비트를 결정하고, 분리 가중치 커패시터(CA)의 좌측 하위 커패시터 열에서 하위 5비트를 결정한다. 상하 비트를 각각 6비트씩 정할 경우, 면적이 더욱 감소할 수 있으나, 하위 커패시터 열의 증가한 기생 커패시터에 의해 전체 ADC의 성능이 감소할 수 있다. 따라서, 상기 SAR ADC는 면적 및 하위 커패시터 열의 기생 커패시터 성분을 고려하여 12비트 해상도에서 최적화된 7비트-5비트 2단계 구조를 결정한다.이때 분리 가중치 커패시터(CA)의 크기는 단위 커패시터(CU)의 크기의 1.0667배이므로 커패시터 간의 부정합이 발생할 수 있으나, 커패시터 간 정합을 고려한 레이아웃 기법을 적용하여 분리 가중치 커패시터(CA) 부정합을 최소화할 수 있다. 상기 2단계 (7b-5b) 구조를 이용함으로써, 기존의 이중 가중치 커패시터를 사용한 구조에 비해 최대 커패시터 크기를 211CU에서 25CU로 크게 줄일 수 있다. For separation
또한, DAC의 면적을 최소화하기 위하여 공통모드전압(VCM) 기반의 스위칭 기법을 이용하였다. 기존, set-and-down 스위칭 기법은 입력신호를 샘플링한 뒤 추가적인 스위칭 없이 최상위 비트를 결정할 수 있어 최상위 비트를 결정하는 커패시터를 제거할 수 있다. 그러나 비교기 입력단으로 입력신호를 샘플링하기 때문에 비교기 입력단 공통모드전압(VCM)이 디지털 변환을 수행하는 동안 계속해서 변화하고, 입력신호에 의존적인 전하 피드스루 현상이 발생하여 ADC 성능이 저하된다. 이에 반해, 공통모드전압(VCM) 기반의 스위칭 기법은 입력신호를 커패시터의 bottom plate를 통해서 샘플링하기 때문에 디지털 변환을 수행하는 동안 비교기의 입력단 공통모드전압(VCM) 변화에 따른 성능저하가 발생하지 않으며, 샘플링된 입력신호를 공통모드전압(VCM)과 직접 비교하여 최상위 비트를 결정함으로써 최상위 비트를 결정하는 커패시터를 제거할 수 있다. 전력소모 측면에서도 공통모드전압(VCM)을 기준으로 스위칭하기 때문에 커패시터 양단의 전압 변화가 절반으로 줄어들어 커패시터-저항 하이브리드 DAC의 전력소모가 set-and-down 스위칭 기법 대비 약 30% 감소한다.In addition, a common mode voltage (V CM ) based switching scheme is used to minimize the area of the DAC. The conventional set-and-down switching scheme can sample the input signal, determine the most significant bit without further switching, and remove the capacitor that determines the most significant bit. However, because the input signal is sampled at the comparator input stage, the comparator input common-mode voltage (V CM ) continues to vary during the digital conversion, resulting in charge-thru phenomena dependent on the input signal, degrading ADC performance. In contrast, the common mode voltage (V CM ) -based switching technique samples the input signal through the bottom plate of the capacitor, thereby degrading performance due to the input common-mode voltage (V CM ) of the comparator during digital conversion , And the capacitor that determines the most significant bit can be eliminated by directly comparing the sampled input signal with the common mode voltage (V CM ) to determine the most significant bit. In terms of power consumption, the switching of the common-mode voltage (V CM ) also reduces the voltage change across the capacitor by half, reducing the power consumption of the capacitor-resistor hybrid DAC by about 30% compared to the set-and-down switching technique.
나아가, 4개의 저항으로 구성된 간단한 저항 열을 통해 추가적으로 5비트 하위 커패시터 열의 가장 큰 커패시터 (24CU)를 제거하였다. 기존 SAR ADC의 경우, 스위치 S0에 연결된 단위 커패시터 (CU)의 bottom plate는 디지털 변환을 수행하는 동안 항상 공통모드전압(VCM)에 연결된다. 이에 대해, 4개의 저항을 통해 생성된 절반 크기의 기준전압을 스위치 S0에 연결된 단위 커패시터(CU)의 bottom plate에 인가하여 최하위 비트를 결정함으로써 하위 커패시터 열에 사용되는 24CU를 제거하여 커패시터-저항 하이브리드 DAC의 면적 및 전력소모를 줄였다.In addition, the largest capacitor (2 4 C U ) of the 5-bit sub-capacitor row was further removed through a simple resistor string consisting of four resistors. In the case of conventional SAR ADCs, the bottom plate of the unit capacitor (C U ) connected to the switch S 0 is always connected to the common mode voltage (V CM ) during digital conversion. On the other hand, the half-size reference voltage generated through the four resistors is applied to the bottom plate of the unit capacitor C U connected to the switch S 0 to determine the least significant bit, thereby removing 2 4 C U used in the lower capacitor row Capacitor-resistive hybrid DAC's area and power consumption.
상기와 같이, 다양한 회로설계 기법을 적용하여 커패시터-저항 하이브리드 DAC에서 사용되는 단위 커패시터(CU)의 개수를 최소화하였으며, 표 1은 기존의 보고된 유사 해상도의 SAR ADC와 비교한 결과이다. 표 1에 비교되어 있는 DAC에서 사용되는 단위 커패시터(CU)의 개수는 차동 구조의 DAC 중 절반인 단일 구조의 DAC 내 단위 커패시터(CU) 개수이며, 분리 가중치 커패시터(CA)의 경우 하나의 단위 커패시터(CU)로 계산하였다. 본 비교를 통해 본 발명의 일 실시예에 따른 SAR ADC가 11비트 및 12비트의 해상도에서 타 논문에 비해 매우 적은 수의 커패시터를 사용한다는 것을 확인할 수 있다.As described above, the number of the unit capacitors (C U ) used in the capacitor-resistor hybrid DAC is minimized by applying various circuit design techniques. Table 1 shows the results compared with the SAR ADCs with similar resolution reported previously. Number of the unit capacitor (C U) which is used by the DAC, which is compared in Table 1 is the DAC count a unit capacitor (C U) of the single structure, half of the differential structure, DAC, one for separating weight capacitor (C A) Of the unit capacitors (C U ). It can be seen from this comparison that the SAR ADC according to an embodiment of the present invention uses a very small number of capacitors at resolutions of 11 bits and 12 bits as compared with other papers.
도 3은 본 발명의 실시예에 따른 SAR ADC의 저항 열의 저항 간 부정합에 의해 발생한 절반 크기의 기준전압의 최대 오차를 도시한 것이다.FIG. 3 shows a maximum error of a half-size reference voltage caused by the inter-resistor mismatch in the resistance column of the SAR ADC according to the embodiment of the present invention.
본 발명의 실시예에 따른 SAR ADC의 저항 열은 상기 기준전압에 동일한 크기의 저항 4 개를 직렬로 연결하여 형성되고, 상기 4 개의 저항은 5비트 이하의 정합 정확도만이 요구된다.The resistance column of the SAR ADC according to the embodiment of the present invention is formed by connecting four resistors of the same size to the reference voltage in series, and the four resistors require only a matching accuracy of 5 bits or less.
보다 구체적으로, 본 발명의 실시예에 따른 SAR ADC에서 사용되는 절반 크기의 기준전압은 4개의 저항으로 구성된 저항 열에 의해 생성되며, 최하위 비트를 결정하기 위해 커패시터-저항 하이브리드 DAC 블록에 공급된다. 이때, 부정확한 etching 등과 같은 공정상의 한계로 인해 저항 간의 부정합 문제가 발생하며, 이로 인해 저항 열에 의해 생성된 절반 크기의 기준전압에 오차가 발생할 수 있다. 도 3(a) 및 (b)는 매틀랩 모델링을 통해 저항 간 부정합에 의해 발생한 절반 크기의 기준전압 오차가 최대로 발생한 경우를 나타내며, 이때 생성된 저항 간 부정합 인자 α를 포함한 절반 크기의 기준전압은 다음 수학식1 및 2와 같다.More specifically, the half-size reference voltage used in the SAR ADC according to an embodiment of the present invention is generated by a resistor string consisting of four resistors and supplied to a capacitor-resistor hybrid DAC block to determine the least significant bit. At this time, due to process limitations such as inaccurate etching, a mismatching problem occurs between the resistors, which may cause an error in the half-size reference voltage generated by the resistance heat. 3 (a) and 3 (b) illustrate the case where the half-size reference voltage error caused by inter-resistor mismatch is maximized through the mattle modeling, and the half-size reference voltage including the inter- 1 < / RTI >
수학식 1 및 2에서 저항 간 부정합에 의해 절반 크기의 기준전압에 발생하는 오차 (VERROR)는 다음 수학식 3과 같이 나타낼 수 있다. 한편, 수학식 4는 수학식 3의 오차 (VERROR)를 포함한 최하위 비트 결정 과정의 커패시터-저항 하이브리드 DAC 출력전압을 나타낸다.In Equations (1) and (2), an error (V ERROR ) occurring at the half-size reference voltage due to the inter-resistor mismatch can be expressed by Equation (3). Equation (4) represents the capacitor-resistor hybrid DAC output voltage of the least significant bit decision process including the error (V ERROR ) of Equation (3).
수학식 4로부터 오차(VERROR)는 최종 커패시터-저항 하이브리드 DAC 출력전압에서 1/210 만큼 감쇄되며, 이를 통해 12비트 SAR ADC에 요구되는 성능을 얻기 위해서는 최종 DAC 출력전압에 발생한 오차 VERROR/210가 1/2LSB 이내여야 하므로, 저항 간 3비트의 낮은 정합 정확도만이 요구된다. 저항 간 정합 정확도에 따른 전체 SAR ADC의 성능변화를 모의실험한 결과 12비트 SAR ADC의 성능을 얻기 위해서는 저항 간 5비트의 낮은 정합 정확도만이 요구되며, 따라서 저항 간 정합을 위한 추가적인 보정 기법은 일절 적용하지 않았다.
From equation (4), the error (V ERROR ) is attenuated by ½ 10 at the final capacitor-resistor hybrid DAC output voltage, to achieve the required performance for the 12-bit SAR ADC, the error V ERROR / 2 10 must be within 1 / 2LSB, so only low matching accuracy of 3 bits between resistors is required. To simulate the performance change of the full SAR ADC according to the resistive matching accuracy, only the low matching accuracy of 5 bits between resistors is required to obtain the performance of the 12 bit SAR ADC. Therefore, Not applied.
도 4는 본 발명의 실시예에 따른 SAR ADC 내 비교기의 오프셋 제거를 도시한 것이다.Figure 4 illustrates offset elimination of a comparator in a SAR ADC according to an embodiment of the present invention.
본 발명의 실시예에 따른 SAR ADC는 비교기에 오프셋 제거 커패시터를 이용하여 오프셋을 제거할 수 있고, 상기 비교기는 2단 프리앰프를 이용하고, 오프셋 제거 커패시터를 이용하여 상기 2단 프리앰프 중 첫 번째 단의 프리앰프에서 상기 오프셋을 제거할 수 있다.A SAR ADC according to an embodiment of the present invention can remove an offset by using an offset eliminating capacitor in a comparator, and the comparator uses a two stage preamplifier and uses an offset eliminating capacitor to select the first one of the two stage preamplifiers The offset can be removed from the preamplifier.
보다 구체적으로, 비교기의 전력소모를 최소화하기 위해 프리앰프 없이 래치만으로 구성된 비교기를 사용할 수 있다. 그러나 사용하는 공정에 따라 프리앰프가 없을 경우 래치의 오프셋 전압에 의해 정상적인 입력신호 범위에 상응하는 전체 디지털 코드를 출력하지 못할 수 있으며, 동일한 ADC가 여러 채널로 사용되는 응용분야에서는 각 ADC의 오프셋에 의해 전체 시스템의 성능저하가 발생한다. 또한, 래치회로가 동작하는 동안 래치 출력변화에 의한 일부 글리치 신호가 커패시터-저항 하이브리드 DAC으로 유입되는 킥-백 현상에 의해 커패시터-저항 하이브리드 DAC 정착신호에도 영향을 줄 수 있다. 프리앰프 없이 래치로만 구성된 비교기의 경우 추가적인 보정 기법을 통해 오프셋을 최소화할 수 있으나, 추가적인 보정 기법에 의해 회로의 복잡도 및 보정 회로에서 소모전력 및 면적이 증가한다. 본 발명의 실시예에 따른 SAR ADC의 비교기 회로도는 도 4와 같다. 12비트 해상도에서 프리앰프 및 래치 오프셋을 고려하여 오프셋에 의한 영향이 최소가 되도록 2단 프리앰프를 사용하며, 첫 번째 프리앰프에는 오프셋 제거 기법을 적용하여 오프셋에 의한 영향을 줄였다. 그 반면에 두 번째 프리앰프의 오프셋은 비교기 입력 단에서 볼 때, 오프셋이 첫 번째 프리앰프의 이득으로 나눠지므로 시스템에 주는 영향이 크지 않아 추가적인 오프셋 제거 기법을 적용하지 않았다. 한편, 두 번째 프리앰프 출력 단에는 리셋 스위치를 추가하여 래치 입력을 초기화함으로써 프리앰프의 이전 출력이 현재 출력에 영향을 미치는 것을 방지하였다.
More specifically, in order to minimize the power consumption of the comparator, it is possible to use a comparator composed of only a latch without a preamplifier. However, depending on the process used, there may be no output of the entire digital code corresponding to the normal input signal range due to the offset voltage of the latch if there is no preamplifier. In applications where the same ADC is used for multiple channels, The performance of the entire system deteriorates. In addition, the capacitor-resistor hybrid DAC fixation signal can also be affected by a kick-back phenomenon in which some glitch signal due to the latch output change is introduced into the capacitor-resistor hybrid DAC during the operation of the latch circuit. In the case of a comparator with only a latch without a preamplifier, additional correction techniques can minimize offset, but additional correction techniques increase the power consumption and area in circuit complexity and correction circuitry. A comparator circuit diagram of a SAR ADC according to an embodiment of the present invention is shown in FIG. Considering the preamplifier and latch offset at 12 bit resolution, we use a 2 stage preamplifier to minimize the effect of offset, and the effect of offset is reduced by applying offset elimination technique to the first preamplifier. On the other hand, the offset of the second preamplifier is not affected by the system since the offset is divided by the gain of the first preamplifier when viewed from the comparator input stage, so no additional offset removal technique is applied. On the other hand, a reset switch was added to the second preamplifier output stage to initialize the latch input, thereby preventing the previous output of the preamplifier from affecting the current output.
도 5는 본 발명의 실시예에 따른 SAR ADC의 온도 및 전원전압에 독립적인 저전력 온-칩 기준전류 및 전압 회로를 도시한 것이다.Figure 5 illustrates a low power on-chip reference current and voltage circuit independent of the temperature and supply voltage of a SAR ADC according to an embodiment of the present invention.
본 발명의 실시예에 따른 SAR ADC의 기준전류 및 전압 회로를 온 칩으로 형성하고, 3비트의 디지털 코드 조합을 이용하여 상기 기준전류를 보정할 수 있다.The reference current and voltage circuit of the SAR ADC according to the embodiment of the present invention can be formed on-chip and the reference current can be corrected using a 3-bit digital code combination.
보다 구체적으로, 본 발명의 실시예에 따른 SAR ADC는 도 5와 같이 12비트 해상도 및 10MS/s의 동작속도에서 안정적으로 동작하도록 기준전류 및 전압 회로를 온-칩으로 집적함으로써 다양한 SoC 시스템에 응용이 가능하도록 하였다. EXTRF 신호가 low일 경우, 칩 내부에서 생성한 안정적인 기준전압을 회로에 공급하며 EXTRF 신호가 high일 경우, 출력단의 기준전압 노드가 높은 임피던스를 갖도록 설계하여 사용자가 원할 경우 외부에서 인가하는 기준전압을 사용할 수 있도록 하였다. 기준전류(IREF) 블록은 온도와 공급 전원전압의 변화에 독립적인 온-칩 기준전류를 공급하며, 3비트의 IVCN 디지털 코드 조합에 의해 ±30% 이내의 전류 보정이 가능하도록 하였다. 또한, 저전력 시스템 응용을 위한 power off(POFF) 신호에 의해 3uW 이하의 전력을 소모하는 비동작 모드로의 전환이 가능하다.
5, the SAR ADC according to the embodiment of the present invention integrates a reference current and a voltage circuit on-chip so as to stably operate at a 12-bit resolution and an operating speed of 10 MS / s, . When the EXTRF signal is low, the stable reference voltage generated in the chip is supplied to the circuit. When the EXTRF signal is high, the reference voltage node of the output stage is designed to have a high impedance. Respectively. The reference current (IREF) block provides an on-chip reference current that is independent of changes in temperature and supply voltage, allowing current correction within ± 30% with a 3-bit IVCN digital code combination. In addition, the power off (POFF) signal for low power system applications makes it possible to switch to a non-operational mode that consumes less than 3uW of power.
도 6은 본 발명의 실시예에 따른 온-칩으로 형성된 SAR ADC를 도시한 것이고, 도 7은 본 발명의 실시예에 따른 SAR ADC의 측정된 DNL 및 INL이며, 도 8은 본 발명의 실시예에 따른 SAR ADC의 측정된 FFT 스펙트럼이다.FIG. 6 illustrates an on-chip formed SAR ADC according to an embodiment of the present invention, FIG. 7 shows measured DNL and INL of a SAR ADC according to an embodiment of the present invention, and FIG. ≪ / RTI > is the measured FFT spectrum of the SAR ADC according to Eq.
본 발명의 실시예에 따른 온-칩으로 형성된 SAR ADC는 12비트 10MS/s SAR ADC는 0.11um CMOS 공정으로 제작되었으며, 1.1V의 단일 전원전압을 사용한다. 실제 제작된 ADC의 전체 칩 사진은 도 6과 같고, 칩 면적은 0.34mm2을 차지한다. 측정된 시제품 ADC의 differential non-linearity (DNL) 및 integral non-linearity (INL)는 도 7과 같이 12비트 해상도에서 각각 최대 1.50LSB, 1.93LSB 수준을 보인다. 도 8은 시제품 ADC의 신호 스펙트럼을 보여주고 있으며, 1MHz의 입력주파수 및 10MS/s의 샘플링속도에서 측정된 signal-to-noise-and-distortion ratio (SNDR)와 spurious-free dynamic range (SFDR)는 각각 62.2dB와 71.9dB이다.
The on-chip formed SAR ADC according to the embodiment of the present invention is a 12 bit 10MS / s SAR ADC manufactured by a 0.11um CMOS process and uses a single supply voltage of 1.1V. The actual chip image of the actual ADC is shown in FIG. 6, and the chip area occupies 0.34 mm 2 . The differential non-linearity (DNL) and integral non-linearity (INL) of the measured prototype ADC are at 1.50 LSB and 1.93 LSB at 12-bit resolution, respectively, Figure 8 shows the signal spectrum of the prototype ADC. The signal-to-noise-and-distortion ratio (SNDR) and spurious-free dynamic range (SFDR) measured at an input frequency of 1 MHz and a sampling rate of 10 MS / 62.2dB and 71.9dB respectively.
도 9는 본 발명의 실시예에 따른 SAR ADC의 측정된 동작속도 및 입력주파수에 따라 측정된 SFDR 및 SNDR이다.9 is SFDR and SNDR measured according to the measured operating speed and input frequency of a SAR ADC according to an embodiment of the present invention.
도 9는 제안하는 도 6의 SAR ADC의 샘플링 및 입력주파수에 따라 측정된 동적성능을 보여준다. 도 9(a)는 시제품 SAR ADC의 신호 샘플링 속도가 10MS/s까지 변화할 때, 1MHz의 주파수를 갖는 차동 입력신호를 인가함에 따라 측정된 SNDR 및 SFDR의 성능 변화를 나타내며, 10MS/s의 동작속도에서 SNDR 및 SFDR은 각각 62.2dB 및 71.9dB를 나타낸다. 도 9(b)는 10MS/s의 동작속도에서 입력주파수를 증가시킬 때의 SNDR 및 SFDR이며, Nyquist 주파수의 2배인 10MHz까지 입력신호를 인가할 때 측정된 SNDR 및 SFDR은 각각 61.6dB 및 71.4dB 이상 유지된다. 또한, 1.1V의 단일 전원전압 및 10MS/s의 동작속도에서 전체 ADC의 전력소모는 2.4mW이고, 기준전류 및 전압 회로와 공통모드전압(VCM) 발생기 회로 블록을 제외한 전체 회로의 전력소모는 1.4mW이다.
Figure 9 shows the measured dynamic performance according to the sampling and input frequency of the proposed SAR ADC of Figure 6 proposed. 9 (a) shows the performance change of SNDR and SFDR measured by applying a differential input signal having a frequency of 1 MHz when the signal sampling rate of the prototype SAR ADC changes to 10 MS / s. At the speed, SNDR and SFDR represent 62.2dB and 71.9dB, respectively. 9B is SNDR and SFDR when the input frequency is increased at an operating speed of 10MS / s. When the input signal is applied to 10MHz, which is twice the Nyquist frequency, the measured SNDR and SFDR are 61.6dB and 71.4dB Or more. In addition, at a single supply voltage of 1.1V and an operating speed of 10MS / s, the overall ADC power dissipation is 2.4mW and the overall circuit power dissipation, excluding the reference current and voltage circuitry and the common-mode voltage (V CM ) 1.4 mW.
도 10은 본 발명의 실시예에 따른 SAR ADC의 단일 전원전압에 따라 측정된 SFDR 및 SNDR이다.10 is SFDR and SNDR measured according to a single power supply voltage of a SAR ADC according to an embodiment of the present invention.
도 10은 제안하는 도 6의 SAR ADC에서 단일 전원전압을 1.2V에서 0.8V까지 낮추어 감에 따라 측정된 동적성능을 보여주며, 10MS/s 동작속도 및 1MHz 입력주파수에서 1.0V의 단일 전원전압까지 성능저하가 거의 발생하지 않는다. 또한, 0.8V의 단일 전원전압까지 SNDR 및 SFDR은 각각 60.2dB 및 66.0dB 이상 유지되며, 0.8V의 단일 전원전압 및 10MS/s의 동작속도에서 전체 ADC의 전력소모는 온-칩 기준전류 및 전압 회로 포함하여 1.55mW이다.
Figure 10 shows the measured dynamic performance as the proposed SAR ADC lowers from a single supply voltage of 1.2V to 0.8V and shows a 10MS / s operating speed and a single supply voltage of 1.0V at a 1MHz input frequency Performance degradation hardly occurs. In addition, SNDR and SFDR are maintained above 60.2dB and 66.0dB, respectively, up to a single supply voltage of 0.8V. At a single supply voltage of 0.8V and operating speed of 10MS / s, the power dissipation of the entire ADC is dependent on the on- Including the circuit is 1.55mW.
도 6의 SAR ADC의 주요 성능 측정결과는 표 2에 요약하였다. The main performance measurement results of the SAR ADC of FIG. 6 are summarized in Table 2.
또한, 도 6의 SAR ADC의 수학식 5와 같이 정의된 figure of merit (FoM) 성능은 231fJ/conversion-step이며, 표 3에 기존의 발표된 12비트 해상도의 SAR ADC와 성능을 비교하였다Also, the figure of merit (FoM) performance defined as
본 발명의 일 실시예에 따른 센서 응용 장치는 상기 SAR ADC를 포함할 수 있다. 상기 SAR ADC에 의해 입력된 전기적 아날로그 신호를 디지털 정보로 변환한다. 상기 센서 응용 장치는 다양한 터치 스크린에 사용될 수 있다.The sensor application apparatus according to an embodiment of the present invention may include the SAR ADC. Converts the electrical analog signal input by the SAR ADC into digital information. The sensor application device can be used in various touch screens.
Claims (13)
상기 하위 커패시터 열은,
최하위 비트를 결정하는 커패시터 및 차하위 비트를 결정하는 커패시터의 용량이 동일하며,
저항 열을 이용하여 기준전압의 절반 크기의 절반기준전압을 생성하고, 상기 절반 기준전압을 이용하여 상기 최하위 비트를 결정하는 것을 특징으로 하는 SAR ADC.A lower capacitor row for determining the upper bit and a lower capacitor row for determining the lower bit are formed in a two-stage structure of a capacitor row connected to the separate weight capacitor CA,
The sub-
The capacitors for determining the least significant bit and the capacitors for determining the lower-order bits are the same,
A half of the reference voltage of half the magnitude of the reference voltage is generated using the resistor string, and the least significant bit is determined using the half of the reference voltage.
상기 커패시터 열들에 의해 샘플링된 신호를 공통모드전압(VCM)과 직접 비교하여 최상위 비트를 결정하는 것을 특징으로 하는 SAR ADC.The method according to claim 1,
Directly compare the sampled signal with the common mode voltage (V CM ) to determine the most significant bit.
상기 커패시터 열의 2단계 구조는 상위비트 7비트와 하위비트 5비트로 형성되는 것을 특징으로 하는 SAR ADC.The method according to claim 1,
Wherein the two stage structure of the capacitor array is formed by 7 bits of upper bits and 5 bits of lower bits.
상기 SAR ADC의 비교기는 2단 프리앰프를 포함하고, 상기 2단 프리앰프 중 첫 번째 단의 프리앰프와 두 번째 단의 프리앰프 사이에 오프셋 제거 커패시터를 연결하여 오프셋을 제거하는 것을 특징으로 하는 SAR ADC.The method according to claim 1,
Wherein the comparator of the SAR ADC includes a two stage preamplifier and an offset eliminating capacitor is connected between the preamplifier of the first stage and the preamplifier of the second stage of the two stage preamplifier, ADC.
기준전류 및 전압 회로를 온 칩으로 형성하는 것을 특징으로 하는 SAR ADC.The method according to claim 1,
Wherein the reference current and voltage circuit are formed on-chip.
상기 저항 열은 상기 기준전압에 동일한 크기의 저항 4 개를 직렬로 연결하여 형성되는 것을 특징으로 하는 SAR ADC.The method according to claim 1,
And the resistance column is formed by serially connecting four resistors of the same magnitude to the reference voltage.
상기 SAR ADC는 시스템 온 칩으로 형성하는 것을 특징으로 하는 SAR ADC.The method according to claim 1,
Wherein the SAR ADC is formed as a system-on-chip.
상기 하위 커패시터 열은,
최하위 비트를 결정하는 커패시터 및 차하위 비트를 결정하는 커패시터의 용량이 동일하며,
저항 열을 이용하여 기준전압의 절반 크기의 절반기준전압을 생성하고, 상기 절반기준전압을 이용하여 상기 최하위 비트를 결정하는 것을 특징으로 하는 커패시터-저항 하이브리드 DAC.A lower capacitor row for determining the upper bit and a lower capacitor row for determining the lower bit are formed in a two-stage structure of a capacitor row connected to the separate weight capacitor CA,
The sub-
The capacitors for determining the least significant bit and the capacitors for determining the lower-order bits are the same,
Wherein the half of the reference voltage is generated using half of the reference voltage, and the least significant bit is determined using the half of the reference voltage.
상기 커패시터 열의 2단계 구조는 상위비트 7비트와 하위비트 5비트로 형성되는 것을 특징으로 하는 커패시터-저항 하이브리드 DAC.11. The method of claim 10,
Wherein the two-stage structure of the capacitor string is formed by 7 bits of upper bits and 5 bits of lower bits.
상기 저항 열은 상기 기준전압에 동일한 크기의 저항 4 개를 직렬로 연결하여 형성되는 것을 특징으로 하는 커패시터-저항 하이브리드 DAC.
11. The method of claim 10,
Wherein the resistor string is formed by connecting four resistors of the same size in series to the reference voltage.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Applications Claiming Priority (1)
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| KR20130083327A KR101512098B1 (en) | 2013-07-16 | 2013-07-16 | SAR ADC using C-R hybrid DAC |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20150009185A KR20150009185A (en) | 2015-01-26 |
| KR101512098B1 true KR101512098B1 (en) | 2015-04-14 |
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ID=52572484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR20130083327A KR101512098B1 (en) | 2013-07-16 | 2013-07-16 | SAR ADC using C-R hybrid DAC |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101512098B1 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR101672875B1 (en) * | 2015-08-24 | 2016-11-07 | 고려대학교 산학협력단 | Successive approximated register analog to digital converter and method for converting using the same |
| KR101686217B1 (en) * | 2016-02-23 | 2016-12-13 | 서강대학교산학협력단 | Two-Channel Asynchronous SAR ADC |
| KR101725833B1 (en) * | 2016-05-20 | 2017-04-11 | 인하대학교 산학협력단 | Ten bit successive approximation register analog to digital converter |
| KR102289432B1 (en) * | 2017-05-02 | 2021-08-11 | 에스케이하이닉스 주식회사 | Successive-approximation register analog to digital converter |
| CN109450449B (en) | 2018-11-23 | 2020-12-18 | 深圳锐越微技术有限公司 | Reference voltage control circuit and analog-to-digital converter |
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| KR102661956B1 (en) * | 2019-02-27 | 2024-04-29 | 삼성전자주식회사 | Analog to digital converter |
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| Publication number | Publication date |
|---|---|
| KR20150009185A (en) | 2015-01-26 |
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