KR101510900B1 - Method of fabricating the array substrate for liquid crystal display device using a oxidized semiconductor - Google Patents

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Abstract

본 발명은 산화물 반도체층을 이용한 액정표시장치용 어레이 기판의 제조방법에 관한 것으로, 본 발명은 제1 마스크를 이용하여 기판 상에 소스/드레인 전극을 형성하는 단계와, 상기 소스/드레인전극이 형성된 기판 상에 산화물이 포함된 반도체층, 게이트 절연막, 게이트 형성용 도전층을 형성하고, 상기 게이트 형성용 도전층 상에 제2 마스크를 이용하여 제1 포토레지스트 패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 식각 마스크로 식각하여 상기 반도체층의 일영역을 노출하고, 상기 노출된 반도체층의 일영역에 플라즈마공정을 수행하여 전도성을 가진 반도체층을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 에싱하여 제2 포토레지스트 패턴을 형성하고, 상기 제2 포토레지스트 패턴을 식각 마스크로 식각하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극이 형성된 기판상에 제3 마스크를 이용하여 제3 포토레지스트 패턴을 형성하고, 상기 제3 포토레지스트 패턴을 식각 마스크로 식각하여 반도체패턴 및 화소전극을 형성하는 단계와, 상기 화소전극 및 반도체 패턴이 형성된 기판 상에 보호막을 형성하고, 제4 마스크를 이용하여 상기 상기 화소전극을 노출하는 콘택홀을 상기 보호막에 형성하는 단계를 포함한다. The present invention relates to a method of manufacturing an array substrate for a liquid crystal display using an oxide semiconductor layer, the method comprising the steps of: forming a source / drain electrode on a substrate using a first mask; Forming a semiconductor layer including an oxide, a gate insulating film, and a conductive layer for forming a gate on a substrate, forming a first photoresist pattern on the conductive layer for gate formation using a second mask, Exposing a region of the semiconductor layer by etching the photoresist pattern with an etch mask and performing a plasma process on one region of the exposed semiconductor layer to form a semiconductor layer having conductivity, To form a second photoresist pattern, etching the second photoresist pattern with an etching mask to form a gate electrode Forming a third photoresist pattern on the substrate on which the gate electrode is formed using a third mask, etching the third photoresist pattern with an etching mask to form a semiconductor pattern and a pixel electrode, Forming a protective film on the substrate having the pixel electrode and the semiconductor pattern formed thereon and forming a contact hole in the protective film exposing the pixel electrode using a fourth mask.

산화물반도체층, 탑게이트 An oxide semiconductor layer, a top gate

Description

산화물 반도체층을 이용한 액정표시장치용 어레이 기판의 제조방법{Method of fabricating the array substrate for liquid crystal display device using a oxidized semiconductor}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a method of fabricating an array substrate for a liquid crystal display using an oxide semiconductor layer,

본 발명은 액정표시장치용 어레치 기판의 제조방법에 관한 것으로, 더욱 상세하게는 산화물 반도체층을 이용한 액정표시장치용 어레이 기판의 제조방법에 관한 것이다. The present invention relates to a method of manufacturing an array substrate for a liquid crystal display, and more particularly, to a method of manufacturing an array substrate for a liquid crystal display using an oxide semiconductor layer.

최근, 평판표시장치(FPD: Flat Panel Display)는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정표시장치(Liquid Crystal display: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 전계방출표시장치(Field Emission Display: FED), 전계발광표시장치(Light Emitting Device) 등과 같은 여러 가지의 평면형 디스플레이가 실용화되고 있다. 2. Description of the Related Art In recent years, the importance of flat panel displays (FPDs) has been increasing with the development of multimedia. In response to this, various kinds of devices such as a liquid crystal display (LCD), a plasma display panel (PDP), a field emission display (FED), an electroluminescence display device A flat display of a flat panel display has been put into practical use.

이들 중, 액정표시장치는 음극선관에 비하여 시인성이 우수하고, 평균소비전력 및 발열량이 작으며, 또한, 전계 발광표시장치는 응답속도가 1ms 이하로서 고속의 응답속도를 가지며, 소비 전력이 낮고, 자체 발광이므로 시야각에 문제가 없어서, 차세대 평판 표시 장치로 주목받고 있다. Among them, the liquid crystal display device is superior in visibility to a cathode ray tube, has a small average power consumption and a small calorific value, and has a response speed of 1 ms or less and a high response speed, Since it is self-luminous, there is no problem in the viewing angle, and it is attracting attention as a next generation flat panel display.

평판표시장치를 구동하는 방식에는 수동 매트릭스(passive matrix) 방식과 박막 트랜지스터(thin film transistor)를 이용한 능동 매트릭스(active matrix) 방식이 있다. 수동 매트릭스 방식은 양극과 음극을 직교하도록 형성하고 라인을 선택하여 구동하는데 비해, 능동 매트릭스 방식은 박막 트랜지스터를 각 화소 전극에 연결하고 박막 트랜지스터의 게이트 전극에 연결된 커패시터 용량에 의해 유지된 전압에 따라 구동하는 방식이다. A passive matrix method and an active matrix method using a thin film transistor are used for driving the flat panel display device. In the passive matrix method, an anode and a cathode are formed so as to be orthogonal to each other and a line is selected and driven. In the active matrix method, a thin film transistor is connected to each pixel electrode and driven according to a voltage maintained by a capacitor capacitance connected to a gate electrode of the thin film transistor .

평판표시장치를 구동하기 위한 박막 트랜지스터는 이동도, 누설전류 등과 같은 기본적인 박막 트랜지스터의 특성뿐만 아니라, 오랜 수명을 유지할 수 있는 내구성 및 전기적 신뢰성이 매우 중요하다. 여기서, 박막 트랜지스터의 반도체층은 주로 비정질 실리콘 또는 다결정 실리콘으로 형성되는데, 비정질 실리콘은 성막 공정이 간단하고 생산 비용이 적게 드는 장점이 있지만 전기적 신뢰성이 확보되지 못하는 문제가 있다. 또한 다결정 실리콘은 높은 공정 온도로 인하여 대면적 응용이 매우 곤란하며, 결정화 방식에 따른 균일도가 확보되지 못하는 문제점이 있다.Thin film transistors for driving a flat panel display device are important not only in characteristics of basic thin film transistors such as mobility and leakage current but also durability and electrical reliability that can maintain a long lifetime. Here, the semiconductor layer of the thin film transistor is mainly formed of amorphous silicon or polycrystalline silicon. The amorphous silicon has a merit that the film forming process is simple and the production cost is low, but the electrical reliability is not secured. In addition, due to the high process temperature, polycrystalline silicon is very difficult to apply in a large area, and uniformity due to the crystallization method can not be secured.

한편, 산화물로 반도체층을 형성할 경우, 낮은 온도에서 성막하여도 높은 이동도를 얻을 수 있으며 산소의 함량에 따라 저항의 변화가 커서 원하는 물성을 얻기가 매우 용이하기 때문에 최근 박막 트랜지스터로의 응용에 있어 큰 관심을 끌고 있다. 특히, 아연 산화물(ZnO), 인듐 아연 산화물(InZnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4) 등을 그 예로 들 수 있다.On the other hand, when a semiconductor layer is formed with an oxide, a high mobility can be obtained even if the film is formed at a low temperature. Since the resistance varies depending on the content of oxygen, it is very easy to obtain desired physical properties. It is attracting great attention. In particular, examples thereof include zinc oxide (ZnO), indium zinc oxide (InZnO), indium gallium zinc oxide (InGaZnO4), and the like.

이와 같은 산화물 반도체층을 이용한 박막 트랜지스터 기판은 다수의 마스크 공정을 통해 형성된다. 하나의 마스크공정은 박막증착공정, 세정 공정, 포토리소그 래피공정, 식각공정, 스트립공정, 검사공정 등과 같은 다수의 공정을 포함한다. A thin film transistor substrate using such an oxide semiconductor layer is formed through a plurality of mask processes. One mask process includes a plurality of processes such as a thin film deposition process, a cleaning process, a photolithography process, an etching process, a strip process, an inspection process, and the like.

그러나, 다수의 마스크공정이 요구됨에 따라 제조 공정이 복잡하여 평판표시장치 제조 단가 상승의 주요 원인이 되고 있다. However, since a large number of mask processes are required, the fabrication process is complicated, leading to an increase in the manufacturing cost of flat panel display devices.

이에 따라 산화물 반도체층을 이용한 박막 트랜지스터 기판의 제조공정시에는 주로 소스/드레인전극 형성용 제1 마스크, 반도체층형성용 제2 마스크, 게이트형성용 제3 마스크, 콘택홀 형성용 제4 마스크, 화소전극 형성용 제5 마스크공정과 같이 총 5마스크 공정이 사용되는 데, 상기 5 마스크공정에서 마스크 공정수를 더 줄이는 방향이 요구되고 있다. Accordingly, during the manufacturing process of the thin film transistor substrate using the oxide semiconductor layer, a first mask for forming source / drain electrodes, a second mask for forming a semiconductor layer, a third mask for forming a gate, a fourth mask for forming a contact hole, A total of 5 mask processes are used as in the fifth mask process for forming the electrodes. In the 5-mask process, a further reduction in the number of mask processes is required.

상술한 문제점을 해결하기 위한 본 발명의 목적은 마스크 수를 저감하여 제조 단가를 낮출 수 있는 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법을 제공함에 있다. An object of the present invention is to provide a method of manufacturing a thin film transistor array substrate using an oxide semiconductor layer capable of reducing the number of masks and lowering the manufacturing cost.

상술한 목적을 달성하기 위한 본 발명에 따른 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법은 제1 마스크를 이용하여 기판 상에 소스/드레인 전극을 형성하는 단계와, 상기 소스/드레인전극이 형성된 기판 상에 산화물이 포함된 반도체층, 게이트 절연막, 게이트 형성용 도전층을 형성하고, 상기 게이트 형성용 도전층 상에 제2 마스크를 이용하여 제1 포토레지스트 패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 식각 마스크로 식각하여 상기 반도체층의 일 영역을 노출하고, 상기 노출된 반도체층의 일영역에 플라즈마공정을 수행하여 전도성을 가진 반도체층을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 에싱하여 제2 포토레지스트 패턴을 형성하고, 상기 제2 포토레지스트 패턴을 식각 마스크로 식각하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극이 형성된 기판상에 제3 마스크를 이용하여 제3 포토레지스트 패턴을 형성하고, 상기 제3 포토레지스트 패턴을 식각 마스크로 식각하여 반도체패턴 및 화소전극을 형성하는 단계와, 상기 화소전극 및 반도체 패턴이 형성된 기판 상에 보호막을 형성하고, 제4 마스크를 이용하여 상기 상기 화소전극을 노출하는 콘택홀을 상기 보호막에 형성하는 단계를 포함한다. According to an aspect of the present invention, there is provided a method of fabricating a thin film transistor array substrate using an oxide semiconductor layer, the method comprising: forming a source / drain electrode on a substrate using a first mask; Forming a semiconductor layer including an oxide, a gate insulating film, and a conductive layer for forming a gate on a substrate, forming a first photoresist pattern on the conductive layer for gate formation using a second mask, Exposing a region of the semiconductor layer by etching the photoresist pattern with an etch mask and performing a plasma process on one region of the exposed semiconductor layer to form a semiconductor layer having conductivity, To form a second photoresist pattern, etching the second photoresist pattern with an etching mask, Forming a third photoresist pattern on the substrate on which the gate electrode is formed by using a third mask and etching the third photoresist pattern with an etching mask to form a semiconductor pattern and a pixel electrode Forming a protective film on the substrate having the pixel electrode and the semiconductor pattern formed thereon and forming a contact hole in the protective film exposing the pixel electrode using a fourth mask.

상기 제2 마스크는 회절노광마스크이다. The second mask is a diffraction exposure mask.

상술한 목적을 달성하기 위한 본 발명에 따른 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법은 제1 마스크를 이용하여 기판 상에 소스/드레인 전극을 형성하는 단계와, 상기 소스/드레인전극이 형성된 기판 상에 산화물이 포함된 반도체층, 게이트 절연막, 게이트 형성용 도전층을 형성하고, 상기 게이트 형성용 도전층 상에 제2 마스크를 이용하여 제1 포토레지스트 패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 식각 마스크로 식각하여 상기 반도체층의 일영역을 노출하고, 상기 노출된 반도체층의 일영역에 플라즈마공정을 수행하여 전도성을 가진 반도체층을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 에싱하여 제2 포토레지스트 패턴을 형성하고, 상기 제2 포토레지스트 패턴을 식각 마스크로 식각하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극이 형성된 기판상에 제 3 마스크를 이용하여 제3 포토레지스트 패턴을 형성하고, 상기 제3 포토레지스트 패턴을 식각 마스크로 식각하여 반도체패턴 및 화소전극을 형성하는 단계와, 상기 제3 포토레지스트 패턴을 에싱하여 상기 기판의 화소전극 상에 제4 포토레지스트 패턴을 형성하는 단계와, 상기 제4 포토레지스트 패턴이 형성된 기판 상에 보호막을 형성하고, 상기 보호막이 형성된 기판 상에 리프트오프공정을 수행하여 제4 포토레지스트 패턴을 제거하여 화소전극을 노출하는 단계를 포함한다. According to an aspect of the present invention, there is provided a method of fabricating a thin film transistor array substrate using an oxide semiconductor layer, the method comprising: forming a source / drain electrode on a substrate using a first mask; Forming a semiconductor layer including an oxide, a gate insulating film, and a conductive layer for forming a gate on a substrate, forming a first photoresist pattern on the conductive layer for gate formation using a second mask, Exposing a region of the semiconductor layer by etching the photoresist pattern with an etch mask and performing a plasma process on one region of the exposed semiconductor layer to form a semiconductor layer having conductivity, To form a second photoresist pattern, etching the second photoresist pattern with an etching mask, Forming a third photoresist pattern on the substrate on which the gate electrode is formed using a third mask and etching the third photoresist pattern with an etching mask to form a semiconductor pattern and a pixel electrode, Forming a fourth photoresist pattern on the pixel electrode of the substrate by etching the third photoresist pattern; forming a protective film on the substrate on which the fourth photoresist pattern is formed, And removing the fourth photoresist pattern to expose the pixel electrode.

상기 제2 및 제3 마스크는 회절노광 마스크이다. The second and third masks are diffraction exposure masks.

상기 산화물이 포함된 반도체층은 1~10%의 산소농도를 가진 산화물이 포함된 반도체층인 것을 특징으로 하고, 상기 산화물이 포함된 반도체층은 ZnO, CdO, GaO, InO, InO, SnO 중 어느 하나로 형성하고, 상기 반도체패턴 및 화소전극을 형성하는 단계는 상기 반도체층과 상기 반도체층의 일영역에 형성된 전도성을 가진 반도체층을 상기 제3 포토레지스트 패턴으로 식각하여 전도성을 가진 반도체층과 산화물이 포함된 반도체층으로 분리하여 상기 반도체패턴 및 화소전극으로 각각 형성한다. The semiconductor layer including the oxide is a semiconductor layer containing an oxide having an oxygen concentration of 1 to 10%. The semiconductor layer containing the oxide may be any one of ZnO, CdO, GaO, InO, InO, and SnO Wherein the step of forming the semiconductor pattern and the pixel electrode comprises etching the semiconductor layer having conductivity and formed in one region of the semiconductor layer and the semiconductor layer with the third photoresist pattern to form a semiconductor layer having conductivity, The semiconductor layer and the pixel electrode are separately formed.

본 발명에 따른 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법은 3마스크 또는 4마스크공정을 통해 수행됨으로써, 5마스크공정보다 마스크 수를 저감하여 제조 단가를 낮출 수 있는 효과가 있다. The method for fabricating a thin film transistor array substrate using the oxide semiconductor layer according to the present invention is performed through a 3-mask or 4-mask process, thereby reducing the number of masks and lowering the manufacturing cost compared to the 5-mask process.

상기와 같은 특징을 갖는 본 발명에 따른 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법에 대한 실시예를 첨부된 도면을 참조하여 보다 상 세히 설명하면 다음과 같다. A method of manufacturing a thin film transistor array substrate using the oxide semiconductor layer according to the present invention will now be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1d에는 4 마스크공정을 이용하여 본 발명의 제1 실시예에 따른 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법을 도시하고, 도 2a 내지 도 2f에는 3 마스크공정을 이용하여 본 발명의 제2 실시예에 따른 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법을 도시한다. FIGS. 1A to 1D illustrate a method of manufacturing a thin film transistor array substrate using an oxide semiconductor layer according to a first embodiment of the present invention using a 4-mask process. FIGS. A method of manufacturing a thin film transistor array substrate using an oxide semiconductor layer according to a second embodiment of the present invention is shown.

다음은 4마스크공정을 이용하여 본 발명에 따른 산화물 반도체층을 이용한 박막 트랜지스터 기판의 제조방법에 대해 먼저 설명하고자 한다. 그리고, 상기 박막 트랜지스터 기판에 형성되는 박막 트랜지스터는 탑-게이트형으로 형성된다. Hereinafter, a method of manufacturing a thin film transistor substrate using an oxide semiconductor layer according to the present invention will be described first by using a 4-mask process. The thin film transistor formed on the thin film transistor substrate is formed in a top-gate type.

도 1a 내지 도 1d는 본 발명에 따른 산화물 반도체층을 이용한 액정표시장치용 어레이기판의 제조방법을 도시한 공정순서도이다. 1A to 1D are process flowcharts illustrating a method of manufacturing an array substrate for a liquid crystal display device using an oxide semiconductor layer according to the present invention.

먼저, 도 1a에 도시된 바와 같이, 기판(10)상에 소스 전극 및 드레인 전극(12, 14)을 형성한다. First, source and drain electrodes 12 and 14 are formed on a substrate 10, as shown in FIG. 1A.

상기 소스전극 및 드레인전극(12, 14)은 기판(10) 상에 스퍼터링방법등의 증착법을 통해 소스 및 드레인형성용 제1 도전층을 형성한 후, 제1 마스크를 이용한 사진 식각공정으로 패터닝함으로써 형성된다. The source and drain electrodes 12 and 14 are formed by forming a first conductive layer for forming a source and a drain on a substrate 10 by a deposition method such as a sputtering method and then patterning the substrate by a photo etching process using a first mask .

이어, 도 1b에 도시된 바와 같이, 소스 전극 및 드레인전극(12, 14)가 형성된 기판(10)상에 액티브층(16a), 게이트 절연막(18), 게이트형성용 제2 도전층(20a) 및 제1 포토레지스트 패턴(200a)을 형성한다. 1B, an active layer 16a, a gate insulating film 18, a second conductive layer 20a for forming a gate are formed on a substrate 10 on which source and drain electrodes 12 and 14 are formed, And a first photoresist pattern 200a are formed.

상기 제1 포토레지스트 패턴(200a)은 제2 도전층(20a)상에 포토레지스트를 형성한 후, 제2 마스크(202)를 배치하여 사진공정을 수행함으로써 형성된다. 여기 서 제2 마스크(202)는 광을 모두 통과시키는 투과영역(202a)과, 광의 일부분은 투과시키고 일부분은 차단시키는 복수의 슬릿으로 이루어진 회절노광영역(202b)과, 광을 차단시키는 차단영역(202c)을 포함하는 회절 노광마스크를 사용한다. 이때, 차단영역(202c)는 이후 게이트 전극이 정의될 영역에 대응되고, 투과영역(202a)은 이후 화소전극이 정의될 영역에 대응되고, 회절 노광영역(202b)는 상기 게이트 전극 및 화소전극이 정의될 영역을 제외한 나머지 영역에 대응된다. 따라서, 회절 노광영역(202b)에 형성된 포토레지스트 패턴의 두께는 차단영역(202c)에 형성된 포토레지스트 패턴의 두께보다 낮은 두께가 형성되고, 투과영역(202a)에는 포토레지스트 패턴이 형성되지 않는다. The first photoresist pattern 200a is formed by forming a photoresist on the second conductive layer 20a and arranging a second mask 202 to perform a photolithography process. Here, the second mask 202 includes a transmissive region 202a through which light is entirely passed, a diffraction exposure region 202b including a plurality of slits for transmitting a part of light and blocking a part of the light, 202c are used. In this case, the blocking region 202c corresponds to a region where a gate electrode is to be defined, the transmissive region 202a corresponds to a region where a pixel electrode will be defined later, and the diffraction exposure region 202b corresponds to a region where the gate electrode and the pixel electrode And corresponds to the remaining area excluding the area to be defined. Therefore, the thickness of the photoresist pattern formed in the diffraction exposure region 202b is smaller than the thickness of the photoresist pattern formed in the blocking region 202c, and the photoresist pattern is not formed in the transmissive region 202a.

상기 반도체층(16c)은 1~10%의 산소농도를 가진 산화물을 포함할 수 있으며, 예를 들어, ZnO, CdO, GaO, InO, InO, SnO 중 어느 하나 이상으로 형성한다. The semiconductor layer 16c may include an oxide having an oxygen concentration of 1 to 10%, for example, at least one of ZnO, CdO, GaO, InO, InO, and SnO.

다음으로, 도 1c에 도시된 바와 같이, 기판(10)상에 형성된 제1 포토레지스트 패턴(200a)을 식각 마스크로 게이트형성용 제2 도전층(20a), 게이트 절연막(18)을 식각하여 일영역의 제2 도전층(20a) 및 게이트 절연막(18)을 제거한다. 이때, 상기 일영역의 제2 도전층(20a) 및 게이트 절연막(18)이 제거됨으로써, 상기 일영역의 반도체층(16a)이 노출된다. Next, as shown in FIG. 1C, the second conductive layer 20a for gate formation and the gate insulating film 18 are etched using the first photoresist pattern 200a formed on the substrate 10 as an etching mask, The second conductive layer 20a and the gate insulating film 18 are removed. At this time, the one region of the second conductive layer 20a and the gate insulating film 18 are removed, thereby exposing the one semiconductor layer 16a.

이어, 제2 포토레지스트 패턴(200b)이 형성된 기판(10) 상에 수소(H)를 이용한 플라즈마공정을 수행하여 상기 노출된 반도체층(16b)에 전도성을 가진 전기적 특성이 전이되도록 한다. 이로써, 노출된 반도체층(16b)은 전도성을 띠게 되고, 노출되지 않은 반도체층(16a)는 산화물이 포함된 상태로 유지된다. Next, a plasma process using hydrogen (H) is performed on the substrate 10 on which the second photoresist pattern 200b is formed, so that conductive electrical characteristics are transferred to the exposed semiconductor layer 16b. As a result, the exposed semiconductor layer 16b becomes conductive, and the unexposed semiconductor layer 16a remains in an oxide-containing state.

그리고, 제1 포토레지스트 패턴(200)을 에싱하여 게이트 전극이 정의될 영역에만 잔존하는 제2 포토레지스트 패턴(200b)을 형성한다. Then, the first photoresist pattern 200 is ashed to form a second photoresist pattern 200b remaining only in the region where the gate electrode is to be defined.

이어, 도 1d에 도시된 바와 같이, 기판(10)상에 형성된 제2 포토레지스트 패턴(200b)을 식각 마스크로 게이트형성용 제2 도전층(20a)을 식각하여 게이트 전극(20b)을 형성한다. 1D, the second conductive layer 20a for gate formation is etched using the second photoresist pattern 200b formed on the substrate 10 with the etching mask to form the gate electrode 20b .

다음으로, 도 1e에 도시된 바와 같이, 상기 게이트 전극(20b)이 형성된 기판(10)상에 제3 포토레지스트 패턴(200c)을 형성한다. Next, as shown in FIG. 1E, a third photoresist pattern 200c is formed on the substrate 10 on which the gate electrode 20b is formed.

상기 제3 포토레지스트 패턴(200c)은 게이트 전극(20b)이 형성된 기판(10)상에 포토레지스트를 형성한 후, 제3 마스크(미도시)을 배치하여 사진공정을 수행함으로써 형성된다. The third photoresist pattern 200c is formed by forming a photoresist on a substrate 10 on which a gate electrode 20b is formed and then performing a photolithography process by disposing a third mask (not shown).

계속하여, 도 1f에 도시된 바와 같이, 기판(10)상에 형성된 제3 포토레지스트 패턴(200c)을 식각 마스크로 게이트 절연막(18) 및 반도체층(16a)을 식각한다. 이로써, 소스 전극(12) 및 드레인 전극(14)사이에서 채널영역을 형성하는 반도체 패턴(16c)을 형성하고, 화소전극(16d)을 형성한다. Next, as shown in FIG. 1F, the gate insulating film 18 and the semiconductor layer 16a are etched using the third photoresist pattern 200c formed on the substrate 10 as an etching mask. Thereby, the semiconductor pattern 16c forming the channel region is formed between the source electrode 12 and the drain electrode 14, and the pixel electrode 16d is formed.

상기 화소전극(16d)과 반도체 패턴(16c)은 상기 제3 포토레지스트 패턴(200c)을 통한 식각공정시 전도성을 띤 반도체층(16b)과 산화물 반도체층의 특성을 갖는 반도체층(16a)을 분리함으로써 형성한다. The pixel electrode 16d and the semiconductor pattern 16c are formed by separating the semiconductor layer 16b having conductivity and the semiconductor layer 16a having the characteristics of the oxide semiconductor layer during the etching process through the third photoresist pattern 200c .

이어, 도 1g에 도시된 바와 같이, 상기 화소전극(16d) 및 반도체 패턴(16c)이 형성된 기판(10)상에 화소전극(16d)를 노출하는 콘택홀(24)이 구비된 보호막(22)을 형성함으로써, 본 공정을 완료한다. 1G, a protective film 22 having a contact hole 24 exposing the pixel electrode 16d is formed on the substrate 10 on which the pixel electrode 16d and the semiconductor pattern 16c are formed. Thereby completing the present step.

상기 화소전극(16d)상에 콘택홀을 형성하여 화소전극(16d)을 노출함으로써, 이후 화소전극(16d)상에 형성되는 액정의 구동이 용이해진다. By exposing the pixel electrode 16d by forming a contact hole on the pixel electrode 16d, driving of the liquid crystal formed on the pixel electrode 16d thereafter becomes easy.

상기 콘택홀(24)이 형성된 보호막(22)는 화소전극(16d) 및 반도체 패턴(16c)이 형성된 기판(10) 상에 보호막을 형성한 후, 제4 마스크를 이용한 사진 식각공정으로 패터닝함으로써 형성된다. The passivation layer 22 on which the contact hole 24 is formed is formed by forming a passivation layer on the substrate 10 on which the pixel electrode 16d and the semiconductor pattern 16c are formed and then patterning the passivation layer by a photolithography process using a fourth mask do.

다음은, 3 마스크공정을 이용하여 본 발명에 따른 산화물 반도체층을 이용한 박막 트랜지스터 기판의 제조방법에 대해 설명하고자 한다. 그리고, 상기 박막 트랜지스터 기판에 형성되는 박막 트랜지스터는 탑-게이트형으로 형성된다. Hereinafter, a method of manufacturing a thin film transistor substrate using an oxide semiconductor layer according to the present invention will be described using a three-mask process. The thin film transistor formed on the thin film transistor substrate is formed in a top-gate type.

도 2a 내지 도 2h는 본 발명의 제2 실시예에 따른 산화물 반도체층을 이용한 박막 트랜지스터 기판의 제조방법을 도시한 공정순서도이다. FIGS. 2A to 2H are flowcharts illustrating a method of manufacturing a thin film transistor substrate using an oxide semiconductor layer according to a second embodiment of the present invention.

먼저, 도 2a에 도시된 바와 같이, 기판(30)상에 소스 전극 및 드레인 전극(32, 34)을 형성한다. First, source and drain electrodes 32 and 34 are formed on the substrate 30, as shown in FIG. 2A.

상기 소스전극 및 드레인전극(32, 34)은 기판(30) 상에 스퍼터링방법등의 증착법을 통해 소스 및 드레인형성용 제1 도전층을 형성한 후, 제1 마스크를 이용한 사진 식각공정으로 패터닝함으로써 형성된다. The source and drain electrodes 32 and 34 are formed by forming a first conductive layer for forming a source and a drain on a substrate 30 by a deposition method such as a sputtering method and then patterning the photoresist using a photolithography process using a first mask .

이어, 도 2b에 도시된 바와 같이, 소스 전극 및 드레인전극(32, 34)가 형성된 기판(30)상에 반도체층(36a), 게이트 절연막(38), 게이트형성용 제2 도전층(40a) 및 제1 포토레지스트 패턴(300a)을 형성한다. 2B, a semiconductor layer 36a, a gate insulating film 38, and a second conductive layer 40a for gate formation are formed on a substrate 30 on which the source and drain electrodes 32 and 34 are formed, And a first photoresist pattern 300a are formed.

상기 제1 포토레지스트 패턴(300a)은 제2 도전층(40a)상에 포토레지스트를 형성한 후, 제2 마스크(402)를 배치하여 사진공정을 수행함으로써 형성된다. 여기 서 제2 마스크(402)는 광을 모두 통과시키는 투과영역(402a)과, 광의 일부분은 투과시키고 일부분은 차단시키는 복수의 슬릿으로 이루어진 회절노광영역(402b)과, 광을 차단시키는 차단영역(402c)을 포함하는 회절 노광마스크를 사용한다. 이때, 차단영역(402c)는 이후 게이트 전극이 정의될 영역에 대응되고, 투과영역(402a)은 이후 화소전극이 정의될 영역에 대응되고, 회절 노광영역(402b)는 상기 게이트 전극 및 화소전극이 정의될 영역을 제외한 나머지 영역에 대응된다. 따라서, 회절 노광영역(402b)에 형성된 포토레지스트 패턴의 두께는 차단영역(402c)에 형성된 포토레지스트 패턴의 두께보다 낮은 두께가 형성되고, 투과영역(402a)에는 포토레지스트 패턴이 형성되지 않는다. The first photoresist pattern 300a is formed by forming a photoresist on the second conductive layer 40a and arranging a second mask 402 to perform a photolithography process. Here, the second mask 402 includes a transmissive area 402a through which light is entirely passed, a diffraction exposure area 402b including a plurality of slits for transmitting a part of light and blocking a part of the light, A diffraction exposure mask including a diffraction grating 402c is used. In this case, the blocking region 402c corresponds to a region where a gate electrode is to be defined, the transmissive region 402a corresponds to a region where a pixel electrode will be defined later, and the diffraction exposure region 402b corresponds to a region where the gate electrode and the pixel electrode And corresponds to the remaining area excluding the area to be defined. Therefore, the thickness of the photoresist pattern formed in the diffraction exposure region 402b is smaller than the thickness of the photoresist pattern formed in the blocking region 402c, and no photoresist pattern is formed in the transmissive region 402a.

상기 반도체층(36c)은 1~10%의 산소농도를 가진 산화물을 포함할 수 있으며, 예를 들어, ZnO, CdO, GaO, InO, InO, SnO 중 어느 하나로 형성한다. The semiconductor layer 36c may include an oxide having an oxygen concentration of 1 to 10%, for example, ZnO, CdO, GaO, InO, InO or SnO.

다음으로, 도 2c에 도시된 바와 같이, 기판(30)상에 형성된 제1 포토레지스트 패턴(300a)을 식각 마스크로 게이트형성용 제2 도전층(40a), 게이트 절연막(38)을 식각하여 일영역의 제2 도전층(40a) 및 게이트 절연막(38)을 제거한다. Next, as shown in FIG. 2C, the second conductive layer 40a for gate formation and the gate insulating film 38 are etched using the first photoresist pattern 300a formed on the substrate 30 with an etching mask, The second conductive layer 40a and the gate insulating film 38 are removed.

이때, 상기 일영역의 제2 도전층(40a) 및 게이트 절연막(38)이 제거됨으로써, 상기 일영역의 반도체층(36a)이 노출된다. At this time, the one region of the second conductive layer 40a and the gate insulating film 38 are removed, thereby exposing the one semiconductor layer 36a.

그리고, 제1 포토레지스트 패턴(300a)을 에싱하여 게이트 전극이 정의될 영역에만 잔존하는 제2 포토레지스트 패턴(300b)을 형성한다. Then, the first photoresist pattern 300a is etched to form a second photoresist pattern 300b remaining only in the region where the gate electrode is to be defined.

이어, 제2 포토레지스트 패턴(300b)이 형성된 기판(30) 상에 수소(H)를 이용한 플라즈마공정을 수행하여 상기 노출된 반도체층(36b)에 전도성을 가진 전기적 특성이 전이되도록 한다. 이로써, 노출된 반도체층(36b)은 전도성을 띠게 되고, 노출되지 않은 반도체층(36a)는 산화물이 포함된 상태로 유지된다. Next, a plasma process using hydrogen (H) is performed on the substrate 30 on which the second photoresist pattern 300b is formed, so that electrical characteristics having conductivity are transferred to the exposed semiconductor layer 36b. As a result, the exposed semiconductor layer 36b becomes conductive, and the unexposed semiconductor layer 36a remains in an oxide-containing state.

이어, 도 2d에 도시된 바와 같이, 기판(30)상에 형성된 제2 포토레지스트 패턴(300b)을 식각 마스크로 게이트형성용 제2 도전층(40a)을 식각하여 게이트 전극(40b)을 형성한다. 2D, the second conductive layer 40a for gate formation is etched using the second photoresist pattern 300b formed on the substrate 30 with the etching mask to form the gate electrode 40b .

상기 게이트 전극(40b)의 형성공정시 수행되는 식각공정은 게이트형성용 제2 도전층과 반도체층(36c)와의 선택비를 가지는 에천트를 사용하여 수행된다. The etching process performed in the process of forming the gate electrode 40b is performed using an etchant having a selectivity ratio between the second conductive layer for gate formation and the semiconductor layer 36c.

도 2e에 도시된 바와 같이, 게이트 전극(40b)이 형성된 기판(30)상에 제3 포토레지스트 패턴(300c)를 형성한다. As shown in FIG. 2E, a third photoresist pattern 300c is formed on the substrate 30 on which the gate electrode 40b is formed.

상기 제3 포토레지스트 패턴(300c)는 기판(10) 상에 포토레지스트를 형성한 후 제3 마스크(204)를 배치하여 사진공정을 수행함으로써 형성된다. 여기서 제3 마스크(204)는 광을 모두 통과시키는 투과영역(204a)과, 광의 일부분은 투과시키고 일부분은 차단시키는 복수의 슬릿으로 이루어진 회절노광영역(204b)과, 광을 차단시키는 차단영역(204c)을 포함하는 회절 노광마스크를 사용한다. 이때, 차단영역(204c)는 이후 화소전극이 정의될 영역에 대응되고, 회절 노광영역(204b)는 이후 반도체 패턴이 정의될 영역에 대응되고, 투과영역(204a)는 상기 반도체 패턴 및 화소전극이 정의될 영역을 제외한 나머지 영역에 대응된다. 따라서, 회절 노광영역(204b)에 형성된 포토레지스트 패턴의 두께는 차단영역(204c)에 형성된 포토레지스트 패턴의 두께보다 낮은 두께가 형성되고, 투과영역(204a)에는 포토레지스트 패턴이 형성되지 않는다. The third photoresist pattern 300c is formed by forming a photoresist on the substrate 10, arranging a third mask 204, and performing a photolithography process. Here, the third mask 204 includes a transmissive region 204a through which light is entirely passed, a diffraction exposure region 204b that includes a plurality of slits that transmit a portion of the light and block a portion of the light, and a blocking region 204c ) Is used as a diffraction exposure mask. In this case, the blocking region 204c corresponds to a region in which a pixel electrode is to be defined, the diffraction exposure region 204b corresponds to a region in which a semiconductor pattern is to be defined, and the transmissive region 204a corresponds to a region in which the semiconductor pattern and the pixel electrode And corresponds to the remaining area excluding the area to be defined. Therefore, the thickness of the photoresist pattern formed in the diffraction exposure region 204b is smaller than the thickness of the photoresist pattern formed in the blocking region 204c, and no photoresist pattern is formed in the transmissive region 204a.

이어, 도 2f에 도시된 바와 같이, 기판(30)상에 형성된 제3 포토레지스트 패턴(300c)을 식각 마스크로 게이트 절연막(38), 반도체층(36a)을 식각한다. 이로써, Next, as shown in FIG. 2F, the gate insulating film 38 and the semiconductor layer 36a are etched using the third photoresist pattern 300c formed on the substrate 30 with the etching mask. As a result,

소스 전극(32) 및 드레인 전극(34)사이에서 채널영역을 형성하는 반도체 패턴(36c)을 형성하고, 화소전극(36d)을 형성한다. A semiconductor pattern 36c forming a channel region is formed between the source electrode 32 and the drain electrode 34 to form the pixel electrode 36d.

상기 화소전극(36d)과 반도체 패턴(36c)은 상기 제3 포토레지스트 패턴(300c)을 통한 식각공정시 전도성을 띤 반도체층(36b)과 산화물 반도체층의 특성을 갖는 반도체층(36a)을 분리함으로써 형성한다. The pixel electrode 36d and the semiconductor pattern 36c are formed by separating the semiconductor layer 36b having conductivity and the semiconductor layer 36a having the characteristics of the oxide semiconductor layer during the etching process through the third photoresist pattern 300c .

이어, 상기 제3 포토레지스트 패턴(300c)를 에싱하여 상기 화소전극(36d)상에만 잔존하는 제4 포토레지스트 패턴(300d)을 형성한다. Next, the third photoresist pattern 300c is etched to form a fourth photoresist pattern 300d remaining on the pixel electrode 36d.

다음으로, 도 2g에 도시된 바와 같이, 제4 포토레지스트 패턴(300d)이 형성된 기판(30)상에 보호막(42)을 형성한다. Next, as shown in FIG. 2G, a protective film 42 is formed on the substrate 30 on which the fourth photoresist pattern 300d is formed.

이어, 도 2h에 도시된 바와 같이, 보호막(22)가 형성된 기판(30)상에 리프트 오프(lift-off)공정을 수행하여, 제4 포토레지스트 패턴(300d)가 제거된다. 2H, a lift-off process is performed on the substrate 30 on which the protective film 22 is formed, so that the fourth photoresist pattern 300d is removed.

이와 같이 제4 포토레지스트 패턴(300d)가 제거될 때, 제4 포토레지스트 패턴(300d)상에 형성된 보호막(22)과 함께 제거됨으로써, 제4 포토레지스트 패턴(300d) 하부에 위치된 화소전극(36d)이 노출된다. 상기와 같이 화소전극(36d)이 노출됨으로써, 이후 화소전극(36d)상에 형성되는 액정의 구동이 용이해진다. When the fourth photoresist pattern 300d is removed as described above, the third photoresist pattern 300d is removed together with the protective film 22 formed on the fourth photoresist pattern 300d, 36d are exposed. By exposing the pixel electrode 36d as described above, driving of the liquid crystal formed on the pixel electrode 36d thereafter becomes easy.

도 3a에는 도 2f의 공정이 완료된 후의 도면 즉, 화소전극상에 형성된 제4 포토레지스트 패턴이 도시된 SAM사진이 도시되고, 도 3b에는 도 2h의 공정이 완료된 후의 도면 즉, 제4 포토레지스프 패턴이 제거된 후 노출된 화소전극(36d)이 도 시된 SMA사진이 도시된다. FIG. 3A shows a SAM picture after the process of FIG. 2F is completed, that is, a fourth photoresist pattern formed on the pixel electrode. FIG. 3B shows a drawing after the process of FIG. 2H is completed, And an SMA photograph showing the exposed pixel electrode 36d after the pattern is removed is shown.

상기 도 2e에서와 같이, 상기 게이트 전극(40b)의 형성공정시 수행된 식각공정은 게이트형성용 제2 도전층과 반도체층(36c)와의 선택비를 가지는 에천트가 사용되었기 때문에, 제3 포토레지스트패턴의 선폭보다 좁은 선폭을 갖는 화소전극이 형성되고, 제3 포토레지스트 패턴을 에싱하여 제4 포토레지스트 패턴을 형성할 때, 두께만 줄어들 뿐, 선폭은 줄어들지 않으므로, 도 3a에 도시된 바와 같이, 제4 포토레지스트 패턴의 선폭보다 좁은 선폭을 갖는 화소전극이 형성될 수 있다. As shown in FIG. 2E, the etching process performed in the process of forming the gate electrode 40b uses an etchant having a selectivity ratio between the second conductive layer for gate formation and the semiconductor layer 36c. Therefore, When the pixel electrode having a line width narrower than the line width of the resist pattern is formed and when the fourth photoresist pattern is formed by ashing the third photoresist pattern only the thickness is reduced and the line width is not reduced, , A pixel electrode having a line width narrower than the line width of the fourth photoresist pattern can be formed.

이와 같은 제4 포토레지스트 패턴 및 화소전극 상에 보호막을 형성한 후, 리프트 오프공정을 수행하여 제4 포토레지스트 패턴을 제거하게 되면, 도 3b에 도시된 바와 같이, 보호막이 완전히 제거되어 화소전극만 잔존할 수 있게 된다. When the fourth photoresist pattern and the fourth photoresist pattern are removed by performing a lift-off process after forming the protective film on the pixel electrode, the protective film is completely removed and only the pixel electrode So that it can remain.

상술한 바와 같은 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법을 통해 형성된 박막 트랜지스터는 도 4a 및 도 4b에 도시된 바와 같이, 우수한 균일도와 신뢰성 특성을 가짐을 알 수 있다. 4A and 4B, the thin film transistor formed through the method of fabricating the thin film transistor array substrate using the oxide semiconductor layer has excellent uniformity and reliability characteristics.

도 1a 내지 도 1d는 4 마스크공정을 이용하여 본 발명의 제1 실시예에 따른 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법을 도시한 단면도들FIGS. 1A to 1D are cross-sectional views illustrating a method of manufacturing a thin film transistor array substrate using an oxide semiconductor layer according to a first embodiment of the present invention using a 4-mask process

도 2a 내지 도 2f는 3 마스크공정을 이용하여 본 발명의 제2 실시예에 따른 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법을 도시한 단면도들FIGS. 2A to 2F are cross-sectional views illustrating a method of manufacturing a thin film transistor array substrate using an oxide semiconductor layer according to a second embodiment of the present invention,

도 3a 및 도 3b는 본 발명의 제조공정중 막질 형성및 제거상태를 도시한 사진FIGS. 3A and 3B are photographs showing the state of film formation and removal during the manufacturing process of the present invention

도 4a 및 도 4b는 본 발명에 따라 형성된 산화물 반도체층을 이용한 박막트랜지스터의 특성을 도시한 그래프들FIGS. 4A and 4B are graphs showing characteristics of a thin film transistor using an oxide semiconductor layer formed according to the present invention

Claims (10)

제1 마스크를 이용하여 기판 상에 소스/드레인 전극을 형성하는 단계와,Forming a source / drain electrode on the substrate using a first mask; 상기 소스/드레인전극이 형성된 기판 상에 산화물이 포함된 반도체층, 게이트 절연막, 게이트 형성용 도전층을 형성하고, 상기 게이트 형성용 도전층 상에 제2 마스크를 이용하여 제1 포토레지스트 패턴을 형성하는 단계와, Forming a semiconductor layer including an oxide, a gate insulating layer, and a conductive layer for forming a gate on the substrate on which the source / drain electrode is formed; forming a first photoresist pattern on the conductive layer for gate formation using a second mask; , ≪ / RTI & 상기 제1 포토레지스트 패턴을 식각 마스크로 식각하여 상기 반도체층의 일영역을 노출하고, 상기 노출된 반도체층의 일영역에 플라즈마공정을 수행하여 전도성을 가진 반도체층을 형성하는 단계와, Exposing a region of the semiconductor layer by etching the first photoresist pattern with an etch mask and performing a plasma process on one region of the exposed semiconductor layer to form a semiconductor layer having conductivity, 상기 제1 포토레지스트 패턴을 에싱하여 제2 포토레지스트 패턴을 형성하고, 상기 제2 포토레지스트 패턴을 식각 마스크로 식각하여 게이트 전극을 형성하는 단계와, Etching the first photoresist pattern to form a second photoresist pattern, etching the second photoresist pattern with an etch mask to form a gate electrode, 상기 게이트 전극이 형성된 기판상에 제3 마스크를 이용하여 제3 포토레지스트 패턴을 형성하고, 상기 제3 포토레지스트 패턴을 식각 마스크로 식각하여 반도체패턴 및 화소전극을 형성하는 단계와, Forming a third photoresist pattern on the substrate on which the gate electrode is formed using a third mask, etching the third photoresist pattern with an etching mask to form a semiconductor pattern and a pixel electrode, 상기 화소전극 및 반도체 패턴이 형성된 기판 상에 보호막을 형성하고, 제4 마스크를 이용하여 상기 상기 화소전극을 노출하는 콘택홀을 상기 보호막에 형성하는 단계를 포함하는 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법. Forming a protective film on the substrate having the pixel electrode and the semiconductor pattern formed thereon, and forming a contact hole in the protective film exposing the pixel electrode using a fourth mask, the thin film transistor array substrate using the oxide semiconductor layer ≪ / RTI > 제1 항에 있어서, 상기 산화물이 포함된 반도체층은 The semiconductor device according to claim 1, wherein the oxide- 1~10%의 산소농도를 가진 산화물이 포함된 반도체층인 것을 특징으로 하는 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법. Wherein the oxide semiconductor layer is a semiconductor layer containing an oxide having an oxygen concentration of 1 to 10%. 제2 항에 있어서, 상기 산화물이 포함된 반도체층은 3. The semiconductor device according to claim 2, wherein the oxide- ZnO, CdO, GaO, InO, InO, SnO 중 어느 하나 이상으로 형성하는 것을 특징으로 하는 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법. ZnO, CdO, GaO, InO, InO, and SnO. The method of manufacturing a thin film transistor array substrate using the oxide semiconductor layer according to claim 1, 제1 항에 있어서, 상기 반도체패턴 및 화소전극을 형성하는 단계는 The method of claim 1, wherein forming the semiconductor pattern and the pixel electrode comprises: 상기 반도체층과 상기 반도체층의 일영역에 형성된 전도성을 가진 반도체층을 상기 제3 포토레지스트 패턴으로 식각하여 전도성을 가진 반도체층과 산화물이 포함된 반도체층으로 분리하여 상기 반도체패턴 및 화소전극으로 각각 형성하는 것을 특징으로 하는 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법. A conductive semiconductor layer formed on one of the semiconductor layer and the semiconductor layer is etched into the third photoresist pattern to separate the conductive semiconductor layer and the oxide semiconductor layer into a semiconductor pattern and a pixel electrode, And forming an oxide semiconductor layer on the substrate. 제1항에 있어서, 상기 제2 마스크는 회절노광마스크인 것을 특징으로 하는 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법. The method of manufacturing a thin film transistor array substrate according to claim 1, wherein the second mask is a diffraction exposure mask. 제1 마스크를 이용하여 기판 상에 소스/드레인 전극을 형성하는 단계와,Forming a source / drain electrode on the substrate using a first mask; 상기 소스/드레인전극이 형성된 기판 상에 산화물이 포함된 반도체층, 게이 트 절연막, 게이트 형성용 도전층을 형성하고, 상기 게이트 형성용 도전층 상에 제2 마스크를 이용하여 제1 포토레지스트 패턴을 형성하는 단계와, Forming a semiconductor layer including an oxide, a gate insulating film, and a gate forming conductive layer on the substrate on which the source / drain electrode is formed; forming a first photoresist pattern on the conductive layer for gate formation using a second mask; ; 상기 제1 포토레지스트 패턴을 식각 마스크로 식각하여 상기 반도체층의 일영역을 노출하고, 상기 노출된 반도체층의 일영역에 플라즈마공정을 수행하여 전도성을 가진 반도체층을 형성하는 단계와, Exposing a region of the semiconductor layer by etching the first photoresist pattern with an etch mask and performing a plasma process on one region of the exposed semiconductor layer to form a semiconductor layer having conductivity, 상기 제1 포토레지스트 패턴을 에싱하여 제2 포토레지스트 패턴을 형성하고, 상기 제2 포토레지스트 패턴을 식각 마스크로 식각하여 게이트 전극을 형성하는 단계와, Etching the first photoresist pattern to form a second photoresist pattern, etching the second photoresist pattern with an etch mask to form a gate electrode, 상기 게이트 전극이 형성된 기판상에 제3 마스크를 이용하여 제3 포토레지스트 패턴을 형성하고, 상기 제3 포토레지스트 패턴을 식각 마스크로 식각하여 반도체패턴 및 화소전극을 형성하는 단계와, Forming a third photoresist pattern on the substrate on which the gate electrode is formed using a third mask, etching the third photoresist pattern with an etching mask to form a semiconductor pattern and a pixel electrode, 상기 제3 포토레지스트 패턴을 에싱하여 상기 기판의 화소전극 상에 제4 포토레지스트 패턴을 형성하는 단계와, Forming a fourth photoresist pattern on the pixel electrode of the substrate by ashing the third photoresist pattern; 상기 제4 포토레지스트 패턴이 형성된 기판 상에 보호막을 형성하고, 상기 보호막이 형성된 기판 상에 리프트오프공정을 수행하여 제4 포토레지스트 패턴을 제거하여 화소전극을 노출하는 단계를 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법. Forming a protective film on the substrate having the fourth photoresist pattern formed thereon, performing a lift-off process on the substrate having the protective film formed thereon, and removing the fourth photoresist pattern to expose the pixel electrode, A method of manufacturing a transistor array substrate. 제6 항에 있어서, 상기 산화물이 포함된 반도체층은 7. The method of claim 6, wherein the oxide- 1~10%의 산소농도를 가진 산화물이 포함된 반도체층인 것을 특징으로 하는 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법. Wherein the oxide semiconductor layer is a semiconductor layer containing an oxide having an oxygen concentration of 1 to 10%. 제7 항에 있어서, 상기 산화물이 포함된 반도체층은 8. The semiconductor device according to claim 7, wherein the oxide- ZnO, CdO, GaO, InO, InO, SnO 중 어느 하나 이상으로 형성하는 것을 특징으로 하는 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법. ZnO, CdO, GaO, InO, InO, and SnO. The method of manufacturing a thin film transistor array substrate using the oxide semiconductor layer according to claim 1, 제6 항에 있어서, 상기 반도체패턴 및 화소전극을 형성하는 단계는 7. The method of claim 6, wherein forming the semiconductor pattern and the pixel electrode comprises: 상기 반도체층과 상기 반도체층의 일영역에 형성된 전도성을 가진 반도체층을 상기 제3 포토레지스트 패턴으로 식각하여 전도성을 가진 반도체층과 산화물이 포함된 반도체층으로 분리하여 상기 반도체패턴 및 화소전극으로 각각 형성하는 것을 특징으로 하는 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법. A conductive semiconductor layer formed on one of the semiconductor layer and the semiconductor layer is etched into the third photoresist pattern to separate the conductive semiconductor layer and the oxide semiconductor layer into a semiconductor pattern and a pixel electrode, And forming an oxide semiconductor layer on the substrate. 제6 항에 있어서, 상기 제2 및 제3 마스크는 회절노광 마스크인 것을 특징으로 하는 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법. The method of manufacturing a thin film transistor array substrate according to claim 6, wherein the second and third masks are diffraction exposure masks.
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