KR101504742B1 - A low-power transmitter driver for high speed interface - Google Patents

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KR101504742B1 KR1020140030473A KR20140030473A KR101504742B1 KR 101504742 B1 KR101504742 B1 KR 101504742B1 KR 1020140030473 A KR1020140030473 A KR 1020140030473A KR 20140030473 A KR20140030473 A KR 20140030473A KR 101504742 B1 KR101504742 B1 KR 101504742B1
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오태현
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광운대학교 산학협력단
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Abstract

The present invention relates to a low power transmitter driver. In the low-power transmitter driver, a median voltage unit provides at least two median voltages lower than a driving voltage, the first driving unit selects any one voltage among the at least two median voltages according a combination of at least two bit data sequence, a second driving unit selects any one voltage between a driving voltage and a ground voltage according to the combination of the data sequence, and an output unit outputs a voltage selected by the first or second driving unit.

Description

저전력 고속 인터페이스용 송신 드라이버{A low-power transmitter driver for high speed interface}[0001] The present invention relates to a transmission driver for a low-power high-speed interface,

본 발명은 저전력 송신 드라이버에 관한 것으로서, 보다 상세하게는 제한된 전력 사용량 내에서 고속의 데이터 송수신이 가능하도록 하는 저전력 송신 드라이버에 관한 것이다. The present invention relates to a low-power transmission driver, and more particularly, to a low-power transmission driver that enables high-speed data transmission and reception within a limited power consumption.

최근 스마트폰 등에서 3D 게임이나 HD 비디오 등의 스트림을 처리하기 위하여 애플리케이션 프로세서(application processor)와 같은 내부 칩의 데이터 전송율의 증가가 요구되고 있다. 칩의 한정된 핀 수로 인해 데이터 전송율을 증가시키기 위해서는 핀당 데이터 전송율을 증가시켜야 한다. 그러나 칩의 I/O 채널의 제한된 대역폭은 심볼간 간섭(ISI, Inter-Sybol Inteference)을 일으켜 신호의 품질을 떨어뜨리므로 핀당 데이터 전송율을 단순히 증가시키는 데에는 한계가 있다.In recent years, in order to process streams such as 3D games and HD video in a smart phone or the like, it is required to increase the data transfer rate of internal chips such as application processors. In order to increase the data transfer rate due to the limited number of pins of the chip, the data transfer rate per pin must be increased. However, since the limited bandwidth of the I / O channel of the chip causes inter-symbol interference (ISI), the quality of the signal is degraded, so there is a limit to simply increase the data rate per pin.

프리엠퍼시스(pre-emphasis)를 통해 I/O 채널의 ISI를 감소시켜 핀당 데이터 전송율을 높이는 FIR(Finite Impluse Response) 드라이버를 사용할 수 있으나, 이 경우 정적 전류(static current)로 인한 추가적인 전력 소모가 발생하는 문제점이 있어 배터리 사용시간이 중요한 모바일 단말 등에 적용하는 데 한계가 있다.A finite impulse response (FIR) driver can be used to reduce the ISI of the I / O channel through pre-emphasis to increase the data rate per pin, but in this case additional power consumption due to static current There is a limitation in applying to a mobile terminal in which battery usage time is important.

도 1a는 종래 FIR 드라이버를 사용하는 싱글 엔드형(singled-ended) 병렬 송수신기의 일 예를 도시한 도면이고, 도 1b는 FIR 드라이버를 이용하여 고주파 성분을 증폭한 후의 파형을 도시한 도면이다.  FIG. 1A shows an example of a singled-ended parallel transceiver using a conventional FIR driver, and FIG. 1B shows a waveform after amplifying a high-frequency component using an FIR driver.

도 1a 및 도 1b를 참조하면, 송수신기는 복수개의 송신부(100)와 수신부(150)가 각 I/O 채널(130)로 연결되며, 각 송신부는 지연부(112), 증폭부(114), 차감부로(116) 구성된 FIR 드라이버(110)를 포함하고, 수신부(150)는 역다중화부를 포함한다. 여기서, 송신부(100)의 일 예로 애플리케이션 프로세서와 같은 모바일 단말의 내부 프로세서가 존재하며, 수신부(150)의 일 예로 메모리 등이 있다. 1A and 1B, a transceiver includes a plurality of transmitting units 100 and a receiving unit 150 connected to respective I / O channels 130. Each transmitting unit includes a delay unit 112, an amplification unit 114, And a FIR driver 110 configured by a subtracting unit 116. The receiving unit 150 includes a demultiplexing unit. Here, an example of the transmission unit 100 includes an internal processor of a mobile terminal such as an application processor, and an example of the reception unit 150 is a memory.

FIR 드라이버(110)는 고주파 신호 성분의 증폭인 프리엠퍼시스를 통해 채널 내 심벌간 간섭(ISI)을 줄인다. 고주파 신호 성분의 증폭의 크기가 적절히 조절되면, 수신부(150)는 노이즈가 적은 깨끗한 신호(170)를 전달받는다. 도 1a의 하단에 도시된 바와 같이, 프리엠퍼시스 후 파형(160)은 눈(eye) 패턴을 가지며, 이러한 눈 패턴이 더 크고 선명할수록 수신부(150)에 하단 우측 파형(170)과 같이 깨끗한 신호를 전송할 수 있다.The FIR driver 110 reduces intra-channel intersymbol interference (ISI) through pre-emphasis, which is an amplification of a high frequency signal component. When the magnitude of the amplification of the high frequency signal component is appropriately adjusted, the receiver 150 receives the clean signal 170 with a small noise. As shown in the lower part of FIG. 1A, the pre-emphasis waveform 160 has an eye pattern. The larger and sharper the eye pattern, the more a signal (such as a lower right waveform 170) Can be transmitted.

고주파 신호 성분의 증폭 과정을 보다 상세히 살펴보면, 지연부(112)는 입력된 디지털 신호를 한 심벌(1 unit interval(UI))만큼 지연한 신호(Xn -1)를 출력하고, 증폭부(114)는 지연 신호(Xn -1)에 채널 손실의 크기에 비례하는 값(Ck)을 곱하고, 차감부(116)는 현 디지털 신호(Xn)에서 증폭부(114)에 의해 증폭된 신호(Xn -1 * Ck)를 차감한다. The delay unit 112 outputs a signal X n -1 delayed by a symbol (1 unit interval (UI)) from the input digital signal, and the amplification unit 114 ) Multiplies the delayed signal X n -1 by a value C k proportional to the channel loss magnitude and the subtractor 116 multiplies the delayed signal X n -1 by the signal amplified by the amplification unit 114 in the current digital signal X n (X n -1 * C k ).

그러나 도 1a에 도시된 FIR 드라이버(110)를 고속으로 동작시키면서 저전력으로 유지하는 것은 상당히 어렵다. 예를 들어, 도 1b와 같이 디지털 신호 '01100001011'에 대한 FIR 드라이버의 프리엠퍼시스(pre-emphasis) 후 파형을 살펴보면, 공급 전압(Vdd)이나 접지 전압(0)의 상태가 아닌 중간전압(Vdd*Ck, Vdd(1-Ck))에서 정적 전류(static current)가 흐르며, 그 크기는 수 mA에 달한다. However, it is considerably difficult to maintain the FIR driver 110 shown in FIG. 1A at low power while operating at high speed. For example, an intermediate voltage rather than the state of the digital signal of the FIR driver for "01,100,001,011 'free look at the emphasis (pre-emphasis), then the waveform, the supply voltage (V dd) and the ground voltage (0) as shown in Figure 1b ( V dd * C k , V dd (1-C k )), and its size reaches several mA.

이러한 정적 전류로 인해 저전력 성능이 필수적인 모바일 단말의 애플리케이션 프로세서는 일반적으로 FIR 드라이버(110)의 기능을 구현하지 않는 경우가 많다. The application processor of the mobile terminal, in which low power performance is essential due to such static current, does not generally implement the function of the FIR driver 110 in many cases.

도 2a 내지 도 2d는 종래의 전압-모드(voltage-mode) FIR 드라이버의 일 예를 도시한 도면이다.FIGS. 2A through 2D are diagrams illustrating an example of a conventional voltage-mode FIR driver.

도 2a 내지 도 2d를 참조하면, 전압-모드 FIR 드라이버는 현 디지털 심볼(Xn)이 입력되는 주 구동부(main driver)(200)와 한 심볼 지연된 심볼(Xn-1)이 입력되는 차감 구동부(subtraction driver)(210)로 구성된다. 주 구동부(200)와 차감 구동부(210)는 출력 단자(220)를 공유한다. 2A to 2D, the voltage-mode FIR driver includes a main driver 200 to which a current digital symbol X n is input and a subtractor driver 200 to which a symbol delayed symbol X n-1 is input. (subtraction driver) 210. The main driving unit 200 and the subtraction driving unit 210 share the output terminal 220.

프리엠퍼시스를 위해 도 1b에 도시된 파형을 만들어야 하므로, 도 2의 FIR 드라이버의 출력 단자(220)는 {Xn -1Xn} = {00}, {01}, {10}, {11}의 2비트의 데이터 시퀀스 입력에 대해 각각 {Vdd*Ck}, {Vdd}, {0}, {Vdd*(1-Ck)}의 전압을 출력한다. The output terminal 220 of the FIR driver of FIG. 2 needs to generate the waveform shown in FIG. 1B for pre-emphasis so that {X n -1 X n } = {00}, {01}, { }, respectively {V dd * C k}, {V dd}, {0} for the data sequence input to the second bit of the outputs a voltage of {V dd * (1-C k)}.

FIR 드라이버의 주 구동부(200)와 차감 구동부(210)는 각각 m개의 세그먼트 유닛으로 구성되고 50Ω 출력 임피던스 매칭된 경우, 한 세그먼트 유닛의 출력 저항은 (m * 50)Ω이다. 도 2b는 도 2a의 FIR 드라이버의 출력 저항에 대한 등가 회로이다. The output resistance of one segment unit is (m * 50)? When the main drive unit 200 and the subtraction drive unit 210 of the FIR driver are each composed of m segment units and 50? Output impedance matched. 2B is an equivalent circuit for the output resistance of the FIR driver of FIG. 2A.

도 2b를 참조하며, 주 구동부(200)는 (m-p)개의 세그먼트 유닛을 구동하고, 차감 구동부(210)는 p개의 세그먼트 유닛을 구동하는 경우, 가중치 팩터(weighting factor)(Ck)는 p/m가 된다. 예를 들어, {Xn -1Xn} = {11}의 데이터 패턴을 위하여, p와 (m-p)의 비율이 출력 노드에서 Vdd(1-Ck)의 전압 레벨로 나타난다. 출력 단자의 전압이 Vdd나 0이 아닌 중간 전압 레벨, 즉 Vdd*Ck 또는 Vdd(1-Ck)인 경우, 도 2c 및 도 2d와 같이 수 mW의 정적 전류가 PMOS(P-channel metal oxide semiconductor)와 NMOS(N-channel metal oxide semiconductor)를 따라 흐르게 된다. 확률적으로 중간 전압 레벨의 데이터 시퀀스는 50% 정도이기 때문에, 종래의 송신측 FIR 드라이버를 이용하는 경우 동작 전체 시간의 반 동안 정적 전류로 인한 전력 소모가 발생한다. Referring to FIG. 2B, when the main driving unit 200 drives the (mp) segment units and the subtraction driving unit 210 drives the p segment units, the weighting factors C k are p / m. For example, for a data pattern of {X n -1 X n } = {11}, the ratio of p to (mp) is represented by the voltage level of V dd (1-C k ) at the output node. When the voltage of the output terminal is not Vdd or 0, that is, Vdd * Ck or Vdd (1- Ck ), a static current of several mW is applied to the PMOS (P- channel metal oxide semiconductor (NMOS) and an N-channel metal oxide semiconductor (NMOS). Since the data sequence of the intermediate voltage level is probabilistically about 50%, power consumption due to the static current occurs for half of the total operation time when the conventional transmission side FIR driver is used.

특허공개번호 제2005-0107296호Patent Publication No. 2005-0107296 특허공개번호 제2002-0058707호Patent Publication No. 2002-0058707

본 발명이 이루고자 하는 기술적 과제는, 채널 ISI를 감소시켜 고속 데이터 전송이 가능할 뿐만 아니라 프리엠퍼시스에 따른 추가적인 정적 전류의 발생을 제거하여 추가적인 전력 소모 없이 저전력으로 동작 가능한 송신 드라이버를 제공하는 데 있다. SUMMARY OF THE INVENTION It is an object of the present invention to provide a transmission driver capable of reducing a channel ISI to enable high-speed data transmission and also to eliminate generation of additional static current according to pre-emphasis, and to operate at low power without additional power consumption.

상기의 기술적 과제를 달성하기 위한, 본 발명에 따른 저전력 송신 드라이버의 일 예는, 구동 전압보다 작은 크기의 적어도 두 개 이상의 중간전압을 제공하는 중간전압부; 적어도 2 비트 이상의 데이터 시퀀스의 조합에 따라 상기 적어도 두 개 이상의 중간전압 중 어느 하나의 전압을 선택하는 제1 구동부; 상기 데이터 시퀀스의 조합에 따라 구동 전압 및 접지 전압 중 어느 하나의 전압을 선택하는 제2 구동부; 및 상기 제1 구동부 또는 상기 제2 구동부에 의해 선택된 전압을 출력하는 출력부;를 포함한다.According to an aspect of the present invention, there is provided a low-power transmission driver including: an intermediate voltage unit providing at least two intermediate voltages having a magnitude smaller than a driving voltage; A first driver for selecting any one of the at least two intermediate voltages according to a combination of data sequences of at least two bits; A second driver for selecting one of a driving voltage and a ground voltage according to a combination of the data sequence; And an output unit for outputting a voltage selected by the first driving unit or the second driving unit.

상기의 기술적 과제를 달성하기 위한, 본 발명에 따른 저전력 송신 드라이버의 다른 일 예는, 구동전압보다 작은 적어도 두 개 이상의 중간전압을 각각 입력받아 출력하는 두 개 이상의 연산증폭부로 구성된 중간전압부; 상기 적어도 두 개 이상의 연산증폭부와 연결되며, 상기 적어도 두 개 이상의 중간전압 중 하나를 선택하는 스위치 역할을 수행하는 적어도 두 개 이상의 제1 트랜지스터; 상기 중간전압부와 분리되어 위치하며, 구동전압 및 접지전압 중 어느 하나를 선택하는 스위치 역할을 수행하는 적어도 두 개 이상의 제2 트랜지스터; 상기 제1 트랜지스터 및 상기 제2 트랜지스터에 공통으로 연결된 출력단자; 및 적어도 2 비트 이상의 데이터 시퀀스의 조합에 따라 상기 적어도 두 개 이상의 제1 및 제2 트랜지스터들의 스위치 온/오프를 제어하여, 상기 적어도 두 개 이상의 중간전압, 상기 구동전압, 상기 접지전압 중 어느 하나의 전압을 선택하여 상기 출력단자를 통해 출력하는 제어부;를 포함한다.According to another aspect of the present invention, there is provided a low power transmission driver including: an intermediate voltage unit including at least two operational amplifiers for receiving and outputting at least two intermediate voltages smaller than a driving voltage; At least two first transistors connected to the at least two operational amplifiers and serving as switches for selecting one of the at least two intermediate voltages; At least two or more second transistors which are disposed separately from the intermediate voltage unit and serve as switches for selecting either a driving voltage or a ground voltage; An output terminal commonly connected to the first transistor and the second transistor; And controlling a switch on / off of the at least two first and second transistors according to a combination of at least two data sequences and at least one of the at least two intermediate voltages, the driving voltage, and the ground voltage And a control unit for selecting a voltage and outputting the selected voltage through the output terminal.

본 발명에 따르면, 프리엠퍼시스를 통해 채널간 ISI를 감소시켜 핀당 데이터 전송율을 높임으로써 고속 데이터 전송을 가능하게 한다. 또한 종래 프리엠퍼시스에서 발생하는 정적 전류를 제거하여 추가적인 전력 소모를 방지함으로써 배터리 사용시간이 상대적으로 중요한 모바일 단말 등의 애플리케이션 프로세서 등에 적용하여 3D 게임이나 HD 비디오 스트림 등과 같은 고속 데이터 전송을 구현할 수 있다. According to the present invention, high-speed data transmission is enabled by reducing inter-channel ISI through pre-emphasis to increase the data rate per pin. In addition, by eliminating the static current generated in the conventional pre-emphasis and preventing additional power consumption, it is possible to implement high-speed data transmission such as 3D game or HD video stream by applying to an application processor of a mobile terminal or the like in which battery usage time is relatively important .

도 1a는 종래 FIR 드라이버를 사용하는 싱글 엔드형(singled-ended) 병렬 송수신기의 일 예를 도시한 도면,
도 1b는 FIR 드라이버를 이용하여 고주파 성분을 증폭한 후의 파형을 도시한 도면,
도 2는 종래의 전압-모드(voltage-mode) FIR 드라이버의 일 예를 도시한 도면,
도 3은 본 발명에 따른 저전력 송신 드라이버의 일 예의 구성을 도시한 도면,
도 4는 본 발명에 따른 송신 드라이버의 다른 일 예의 구성을 도시한 도면,
도 5a 내지 도 5f는 본 발명에 따른 송신 드라이버의 실험 예를 도시한 도면, 그리고,
도 6은 본 발명에 따른 송신 드라이버를 CMOS 아날로그 회로로 설계하는 경우의 크기를 대략적으로 도시한 도면이다.FIG. 1A illustrates an example of a singled-ended parallel transceiver using a conventional FIR driver; FIG.
1B is a diagram showing a waveform after amplifying a high-frequency component using an FIR driver,
FIG. 2 illustrates an example of a conventional voltage-mode FIR driver; FIG.
3 is a diagram illustrating a configuration of an example of a low power transmission driver according to the present invention,
4 is a diagram showing a configuration of another example of a transmission driver according to the present invention;
5A to 5F are diagrams illustrating experimental examples of a transmission driver according to the present invention,
FIG. 6 is a diagram schematically showing a size when a transmission driver according to the present invention is designed as a CMOS analog circuit.

이하에서, 첨부된 도면들을 참조하여 본 발명에 따른 저전력 송신 드라이버에 대해 상세히 설명한다. 본 발명에 따른 저전력 송신 드라이버는 2비트의 데이터 시퀀스 {Xn -1Xn} = {00}, {01}, {10}, {11}에 대해 각각 제1 중간전압, 구동전압, 접지전압, 제2 중간전압 등 네 가지의 전압만을 선택적으로 출력하는 구성에 한정되는 것은 아니며, 3 비트의 이상의 데이터 시퀀스에 대해 세 개 이상의 중간전압을 포함하는 다수의 전압 중 하나를 선택하여 출력하는 구성에 대해서도 적용할 수 있으나, 설명의 편의를 위해 도 3 이하의 실시 예에서는 2 비트의 데이터 시퀀스의 입력에 대해 네 가지 전압 중 하나를 선택하여 출력하는 경우로 한정하여 설명한다.Hereinafter, a low power transmission driver according to the present invention will be described in detail with reference to the accompanying drawings. The low power transmission driver according to the present invention has a first intermediate voltage, a driving voltage, a ground voltage, and a ground voltage for a 2-bit data sequence {X n -1 X n } = {00}, {01}, { , And a second intermediate voltage are not limited to the configuration for selectively outputting only four voltages. In a configuration for selecting and outputting one of a plurality of voltages including three or more intermediate voltages for a data sequence of 3 bits or more However, for convenience of explanation, the embodiment of FIG. 3 and the following description will be limited to the case of selecting one of the four voltages for the input of the 2-bit data sequence and outputting it.

도 3은 본 발명에 따른 저전력 송신 드라이버의 일 예의 구성을 도시한 도면이다.3 is a diagram illustrating a configuration of an example of a low power transmission driver according to the present invention.

도 3을 참조하면, 저전력 송신 드라이버는 중간전압부(300), 제1 구동부(310), 제2 구동부(320) 및 출력부(330)를 포함한다.3, the low power transmission driver includes an intermediate voltage unit 300, a first driving unit 310, a second driving unit 320, and an output unit 330.

중간전압부(300)는 구동전압(Vdd)보다 작은 제1 중간전압(Vdd*(1-Ck)) 및 제2 중간전압(Vdd*Ck)을 출력한다. 중간전압부(300)는 도 4와 같이 두 개의 연산증폭기(OP AMP)와 LDO(Low-Dropout) 레귤레이터로 구현될 수 있다. The intermediate voltage unit 300 outputs the first intermediate voltage V dd * (1-C k ) and the second intermediate voltage V dd * C k which are smaller than the driving voltage V dd . The intermediate voltage unit 300 may be implemented by two operational amplifiers (OP AMP) and an LDO (Low-Dropout) regulator as shown in FIG.

프리엠퍼시스(pre-emphasis)의 크기는 가중치 팩터(Ck)에 의해 조정가능하다. 송신측과 수신측 사이의 채널 손실에 따라 다양한 크기의 가중치 팩터(Ck)가 설정될 수 있으며, 채널 손실과 가중치 팩터(Ck) 사이의 관계는 도 5c 및 도 5d에 도시되어 있다.The magnitude of the pre-emphasis is adjustable by the weight factor Ck . Weighting factors C k of various sizes may be set according to the channel loss between the transmitting side and the receiving side, and the relationship between the channel loss and the weighting factor C k is shown in Figs. 5c and 5d.

제1 구동부(310)는 중간전압부(300)의 제1 중간전압(Vdd*(1-Ck)) 및 제2 중간전압(Vdd*Ck) 중 어느 하나의 전압을 선택한다. 제1 구동부(310)는 데이터 시퀀스의 조합에 따라 제1 중간전압(Vdd*(1-Ck)) 및 제2 중간전압(Vdd*Ck)에 각각 연결된 두 개의 트랜지스터의 온/오프를 제어하여 제1 중간전압(Vdd*(1-Ck)) 또는 제2 중간전압(Vdd*Ck)을 선택할 수 있다. 예를 들어, 2비트 데이터 시퀀스가 '11'인 경우 제1 중간전압(Vdd*(1-Ck))에 연결된 트랜지스터를 스위치-온(on) 시키고, 제2 중간전압에 연결된 트랜지스터를 스위치-오프(off) 시켜 제1 중간전압(Vdd*(1-Ck))을 선택한다. 여기서 트랜지스터의 일 예로 MOSFET(Metal Oxide Silicon Field Effect Transister)이 사용될 수 있다.The first driving unit 310 selects either one of the first intermediate voltage V dd * (1-C k ) of the intermediate voltage unit 300 and the second intermediate voltage V dd * C k . The first driving unit 310 may turn on / off the two transistors connected to the first intermediate voltage V dd * (1-C k ) and the second intermediate voltage V dd * C k , respectively, To select the first intermediate voltage V dd * (1-C k ) or the second intermediate voltage V dd * C k . For example, when the 2-bit data sequence is '11', the transistor connected to the first intermediate voltage (V dd * (1-C k )) is turned on, - off to select the first intermediate voltage V dd * (1 - C k ). Here, a metal oxide silicon field effect transistor (MOSFET) may be used as an example of the transistor.

제2 구동부(320)는 트랜지스터의 구동전압과 접지전압 중 하나를 선택한다. 구체적으로, 제2 구동부(320)는 데이터 시퀀스의 조합에 따라 두 개의 트랜지스터(예를 들어, MOSFET)의 온/오프를 제어하여 구동전압 및 접지전압 중 하나를 선택한다. The second driver 320 selects one of the drive voltage and the ground voltage of the transistor. Specifically, the second driver 320 controls ON / OFF of the two transistors (for example, MOSFETs) according to the combination of the data sequence to select one of the driving voltage and the ground voltage.

제1 구동부(310) 및 제2 구동부(320)는 출력부(330)에 공통으로 연결되며, 반사 잡음(reflection noize)을 제거하기 위하여 출력단의 임피던스 매칭된다. The first driving unit 310 and the second driving unit 320 are commonly connected to the output unit 330 and are impedance matched at the output terminal to eliminate reflection noises.

제1 구동부(310) 및 제2 구동부(320)에 입력되는 데이터 시퀀스는 동일하며, 특정 데이터 시퀀스의 조합에 따라 제1 구동부(310) 또는 제2 구동부(320)만이 동작한다. 예를 들어, 예를 들어, 2비트 데이터 시퀀스 조합이 '11'인 경우, 제2 구동부(320)는 동작하지 않고(즉, 스위치-오프), 제1 구동부(310)가 어느 하나의 전압을 선택하는 과정을 수행한다. 데이터 시퀀스 조합이 '10'인 경우, 제1 구동부(310)는 동작하지 않고(스위치-오프), 제2 구동부(320)가 어느 하나의 전압을 선택하는 과정을 수행할 수 있다. 다시 말해, 데이터 시퀀스의 조합에 따라 제1 구동부(310)와 제2 구동부(320)에서 전압 선택을 위한 스위치 역할을 수행하는 총 4개의 트랜지스터 중 오직 하나의 트랜지스터만이 스위치-온 되어 하나의 전압을 선택한다.The data sequences input to the first driving unit 310 and the second driving unit 320 are the same and only the first driving unit 310 or the second driving unit 320 operates according to a combination of specific data sequences. For example, when the 2-bit data sequence combination is '11', the second driving unit 320 does not operate (that is, switches off), and the first driving unit 310 outputs a voltage And performs the selection process. When the data sequence combination is '10', the first driving unit 310 does not operate (switch-off), and the second driving unit 320 can perform a process of selecting any one of the voltages. In other words, according to the combination of the data sequence, only one of the four transistors among the four transistors serving as a switch for voltage selection in the first driving unit 310 and the second driving unit 320 is switched- .

출력부(330)는 제1 구동부(310) 또는 제2 구동부(320)에서 선택된 전압을 출력한다. The output unit 330 outputs a voltage selected by the first driving unit 310 or the second driving unit 320.

도 4는 본 발명에 따른 송신 드라이버의 다른 일 예의 구성을 도시한 도면이다.4 is a diagram showing a configuration of another example of the transmission driver according to the present invention.

도 4를 참조하면, 송신 드라이버는 중간전압부(400), 디커플링 캐패시터(410), 스위치 역할을 수행하는 복수 개의 트랜지스터들(420,440)과 복수 개의 트랜지스터(420,440)의 각각을 스위치 온/오프 제어하는 제어부(430,450)로 구성되는 제1 구동부 및 제2 구동부, 각 구동부에 의해 선택된 전압을 출력하는 출력단자(460)를 포함한다.4, the transmission driver includes an intermediate voltage unit 400, a decoupling capacitor 410, a plurality of transistors 420 and 440 serving as switches, and a plurality of transistors 420 and 440, A first driving unit and a second driving unit including control units 430 and 450, and an output terminal 460 outputting a voltage selected by the respective driving units.

중간전압부(400)는 구동전압(Vdd)보다 작은 제1 중간전압(Vdd(1-Ck)) 및 제2 중간전압(Vdd*Ck)를 각각 입력받는 두 개의 연산증폭기와, 연산증폭기의 출력을 안정화시키는 LDO 레귤레이터를 포함한다. The intermediate voltage unit 400 includes two operational amplifiers receiving a first intermediate voltage V dd (1-C k ) smaller than the driving voltage V dd and a second intermediate voltage V dd * C k And an LDO regulator that stabilizes the output of the operational amplifier.

제1 구동부는 중간전압부(400)의 제1 중간전압 및 제2 중간전압과 각각 연결되는 두 개의 트랜지스터(422,424)와, 두 개의 트랜지스터(422,424)의 게이트에 연결되어 각 트랜지스터(422,424)의 온/오프를 제어하는 제어부(430)를 포함한다. 제어부(430)는 2비트 데이터 시퀀스의 조합에 따라 두 트랜지스터(420)의 온/오프를 제어하기 위한 0 또는 1의 논리신호를 출력하는 논리회로 구현가능하며, 도 4에 도시된 제어부(430)의 논리회로는 일 예일 뿐 본 발명이 반드시 이에 한정되는 것은 아니다.The first driving unit includes two transistors 422 and 424 connected to the first intermediate voltage and the second intermediate voltage of the intermediate voltage unit 400 and two transistors 422 and 424 connected to the gates of the two transistors 422 and 424, And a control unit 430 for controlling the ON / OFF of the control unit. The controller 430 may be implemented as a logic circuit that outputs a logic signal of 0 or 1 for controlling on / off of the two transistors 420 according to a combination of 2-bit data sequences. The present invention is not necessarily limited thereto.

제1 구동부의 두 트랜지스터는 PMOS(422) 및 NMOS(424)로 구현될 수 있으며, 2비트 데이터 시퀀스의 조합에 따라 PMOS(422) 온(on), NMOS(424) 오프(off)인 경우, 제1 구동부는 제1 중간전압(Vdd(1-Ck))을 출력단자(460)를 통해 출력한다. 반대로 PMOS(422)가 오프(off), NMOS(422)가 온(on)인 경우, 제1 구동부는 제2 중간전압(Vdd*Ck)을 출력단자(460)를 통해 출력한다. 이때 PMOS(422) 및 NMOS(424) 모두 동적 전류(dynamic current)만을 소모하므로 전력 소모를 최소화할 수 있다. PMOS(422)와 NMOS(424) 사이에는 출력단 임피던스 매칭을 위한 출력저항(예를 들어, 50Ω)이 존재한다.The two transistors of the first driver may be implemented as a PMOS 422 and an NMOS 424. When the PMOS 422 is on and the NMOS 424 is off according to a combination of 2-bit data sequences, The first driving unit outputs the first intermediate voltage V dd (1-C k ) through the output terminal 460. Conversely, when the PMOS 422 is off and the NMOS 422 is on, the first driver outputs the second intermediate voltage V dd * C k through the output terminal 460. At this time, since both the PMOS 422 and the NMOS 424 consume only the dynamic current, power consumption can be minimized. An output resistance (for example, 50 OMEGA) for output stage impedance matching exists between the PMOS 422 and the NMOS 424.

제2 구동부는 직렬 연결된 두 개의 트랜지스터(442,444)와, 두 개의 트랜지스터(442,444)의 게이트에 연결되어 각 트랜지스터(442,444)의 온/오프를 제어하는 제어부(450)를 포함한다. 제어부(450)는 2비트 데이터 시퀀스의 조합에 따라 두 트랜지스터(442,444)의 온/오프를 제어하는 논리회로로 구현될 수 있다.The second driving unit includes two serially connected transistors 442 and 444 and a control unit 450 connected to the gates of the two transistors 442 and 444 to control ON / OFF of the transistors 442 and 444, respectively. The control unit 450 may be implemented as a logic circuit that controls on / off of the two transistors 442 and 444 according to a combination of 2-bit data sequences.

제2 구동부의 두 트랜지스터는 PMOS(442) 및 NMOS(444)로 구현될 수 있으며, 2비트 데이터 시퀀스의 조합에 따라 PMOS(442)가 온(on), NMOS가 오프(off)인 경우, 제2 구동부는 PMOS의 구동전압(Vdd)을 출력단자(460)를 통해 출력한다. 반대로 PMOS(442)가 오프(off), NMOS(444)가 온(on)인 경우, 제2 구동부는 접지전압(0)을 출력단자(460)를 통해 출력한다. 제2 구동부의 PMOS(442) 및 NMOS(444) 사이에는 출력 임피던스 매칭을 위한 출력저항(예를 들어, 50Ω)이 존재한다.The two transistors of the second driver may be implemented as a PMOS 442 and an NMOS 444. When the PMOS 442 is on and the NMOS is off according to a combination of 2-bit data sequences, 2 driver outputs the driving voltage (V dd ) of the PMOS through the output terminal 460. Conversely, when the PMOS 442 is off and the NMOS 444 is on, the second driver outputs the ground voltage (0) through the output terminal 460. An output resistance (for example, 50?) For output impedance matching exists between the PMOS 442 and the NMOS 444 of the second driver.

제1 구동부와 제2 구동부의 제어부(430,450)는 2비트 데이터 시퀀스의 조합에 따라 제1 구동부와 제2 구동부에 존재하는 전체 4개의 트랜지스터(422,424,442,444) 중 오직 하나의 트랜지스터만이 스위치-온이 되도록 제어한다. 예를 들어, 제어부(430,450)는 2비트 데이터 시퀀스가 '11'인 경우, 제1 구동부의 NMOS(424)만 스위치-온이 되도록 하고, 제1 구동부의 PMOS(422) 및 제2 구동부의 NMOS(442), PMOS(444)는 모두 스위치-오프 되도록 제어하여, 제2 중간전압(Vdd*Ck)이 출력단자(460)를 통해 출력되도록 제어한다.The control units 430 and 450 of the first and second driving units are controlled so that only one of the four transistors 422, 424, 442 and 444 in the first and second driving units is switched on . For example, when the 2-bit data sequence is '11', the control units 430 and 450 enable the NMOS 424 of the first driving unit to be switched on and the PMOS 422 of the first driving unit and the NMOS 422 of the second driving unit. The second intermediate voltage V dd * C k is controlled to be output through the output terminal 460, by controlling the switch 442 and the PMOS 444 to be all switched off.

제1 구동부와 제2 구동부는 공통의 출력단자(460)와 연결된다. 예를 들어, 출력단자(460)는 제1 구동부의 PMOS(422)와 NMOS(424), 제2 구동부의 PMOS(442)와 NMOS(444)에 연결된다.The first driver and the second driver are connected to a common output terminal 460. For example, the output terminal 460 is connected to the PMOS 422 and the NMOS 424 of the first driving unit, the PMOS 442 and the NMOS 444 of the second driving unit.

출력단자(460)는 2비트 데이터 시퀀스의 조합에 따라 구동전압, 접지전압, 제1 및 제2 중간전압 중 어느 하나를 출력하며, 제1 및 제2 중간전압을 선택하여 출력하는 경우에 동적 전류만을 사용함으로써 종래 정적 전류로 인한 전력 소모의 문제점을 해결한다. The output terminal 460 outputs either the driving voltage, the ground voltage, or the first and second intermediate voltages according to the combination of the 2-bit data sequence. When the first and second intermediate voltages are selected and output, Thereby solving the problem of power consumption due to the conventional static current.

도 5a 내지 도 5f는 본 발명에 따른 송신 드라이버의 실험 예를 도시한 도면이다. 도 5a 내지 도 5f는 본 발명에 따른 송신 드라이버와 종래 FIR 드라이버를 130nm CMOS 공정에서 공급전압 1.2V로 설계한 후 성능비교를 수행한 결과이다.5A to 5F are diagrams showing experimental examples of a transmission driver according to the present invention. FIGS. 5A to 5F show results of performance comparison between a transmit driver and a conventional FIR driver according to the present invention after designing a supply voltage of 1.2 V in a 130 nm CMOS process.

도 5a는 종래 FIR 드라이버를 이용하는 경우의 송신측 신호 파형 및 수신측 신호 파형을 도시한 도면이고, 도 5b는 본 발명에 따른 송신 드라이버를 이용하는 경우의 송신측 신호 파형 및 수신측 신호 파형을 도시한 도면이다.Fig. 5A is a diagram showing a transmission-side signal waveform and a reception-side signal waveform when the conventional FIR driver is used, Fig. 5B is a diagram showing transmission-side signal waveforms and reception-side signal waveforms when the transmission driver according to the present invention is used FIG.

도 5a 및 도 5b의 좌측 상단은 FIR 드라이버의 기능 없이 4Gb/s의 고속 데이터를 나이키스트 속도(Nyquist rate)인 2GHz에서 -14.2dB의 채널 손실을 가지는 채널을 통과시켰을 때, 수신측에서의 신호 파형을 도시한 도면으로, 채널의 좁은 대역폭으로 인하여 신호의 눈(eye) 패턴이 완전히 닫혀 있음을 알 수 있다. 5A and 5B, when the high-speed data of 4 Gb / s is passed through the channel having the channel loss of -14.2 dB at the Nyquist rate of 2 GHz without the function of the FIR driver, In the figure, it can be seen that the eye pattern of the signal is completely closed due to the narrow bandwidth of the channel.

도 5a의 좌측 하단은 종래 FIR 드라이버를 이용하여 가중치팩터(Ck, 도 2의 경우 p/m)를 0.36으로 설정한 경우의 프리엠퍼시스(pre-emphasis) 후 파형이며, 수신측은 우측에 도시된 파형과 같이 깨끗한 신호를 수신하므로 4Gb/s의 데이터 전송 속도를 구현할 수 있음을 알 수 있다. 그러나 종래 FIR 드라이버는 도 2에서 설명한 바와 같이 높은 전송 속도의 구현을 위한 프리엠퍼시스 과정에서 정적 전류로 인한 전력소모가 발생한다.5A is a waveform after pre-emphasis when the weight factor (C k , p / m in FIG. 2) is set to 0.36 using the conventional FIR driver, and the reception side is a waveform after pre- It is possible to realize a data transmission rate of 4 Gb / s by receiving a clear signal as shown in FIG. However, the conventional FIR driver consumes power due to the static current in the pre-emphasis process for realizing a high transmission rate as described with reference to FIG.

도 5b의 좌측 하단은 본 발명에 따른 송신 드라이버를 이용하여 도 5a와 동일한 0.36의 가중치팩터(Ck)에 대한 프리엠퍼시스 후 파형이며, 우측은 수신측 신호 파형으로 도 5a에 같은 눈(eye) 패턴을 나타낸다. 따라서 본 발명에 따른 송신 드라이버는 종래의 FIR 드라이버와 같이 4Gb/s의 고속 데이터 전송을 구현할 수 있음을 알 수 있다. 그러나 앞서 살핀 바와 같이 종래의 FIR 드라이버는 고속 데이터 전송을 위한 프리엠퍼시스 과정에서 정적 전류로 인한 추가적인 전력 소모가 발생하나, 본 발명에 따른 송신 드라이버는 정적 전류가 발생하지 아니하므로 전력 소모를 최소화할 수 있다. 다시 말해, 본 발명은 저전력에서도 고속 데이터 전송이 가능한 송신 드라이버를 제공한다.5B is a waveform after pre-emphasis for a weight factor (C k ) of 0.36, which is the same as FIG. 5A, using the transmission driver according to the present invention, ) Pattern. Therefore, it can be seen that the transmission driver according to the present invention can implement high-speed data transmission of 4 Gb / s like the conventional FIR driver. However, as described above, the conventional FIR driver consumes additional power due to the static current in the pre-emphasis process for high-speed data transmission. However, since the transmission driver according to the present invention does not generate a static current, . In other words, the present invention provides a transmission driver capable of high-speed data transmission even at low power.

도 5c는 다양한 채널 손실에 따라 가장 최대의 눈(eye) 패턴을 복원할 수 있는 가중치 팩터(Ck)를 도시한 그래프로서, 본 발명은 종래의 FIR 드라이버와 비교하여 거의 유사함을 알 수 있다.FIG. 5C is a graph showing a weight factor (C k ) capable of restoring the largest eye pattern according to various channel losses. The present invention is substantially similar to the conventional FIR driver .

도 5d는 다양한 채널 손실에 대해 도 5c의 가중치 팩터(Ck)를 이용하여 프리엠퍼시스 후 눈(eye) 패턴의 개선되는 정도를 시간 측면(horizontal(H))과 전압 측면(Vertival(V))으로 보여준다. 본 발명과 종래의 FIR 드라이버의 개선 정도가 거의 유사함을 알 수 있다.5D illustrates the degree of improvement of the eye pattern after pre-emphasis using the weighting factor C k of FIG. 5C for the various channel losses from the temporal side (H) and the voltage side (V) ). The degree of improvement of the present invention and the conventional FIR driver are almost similar.

도 5e는 종래의 FIR 드라이버와 본 발명의 송신 드라이버에 동일한 데이터 시퀀스를 부가한 상태에서 나타나는 전류 변화량을 도시하고 있다. 도 5e를 참조하면, 종래 FIR 드라이버의 경우, 특정한 패턴, 즉 {Xn -1Xn} = {00}, {11} = {Vdd*Ck}, {Vdd(1-Ck)}인 경우 수 mA에 해당하는 정적 전류가 소모되고 있으나, 본 발명에 따른 송신 드라이버는 정적 전류의 소모가 없으며 모든 데이터 패턴에 대해 동적 전류만을 소모한다.FIG. 5E shows the amount of current change when the same data sequence is added to the conventional FIR driver and the transmission driver of the present invention. 5E, in the case of the conventional FIR driver, a specific pattern, {X n -1 X n } = {00}, {11} = {V dd * C k }, {V dd (1-C k ) }, A static current corresponding to several mA is consumed. However, the transmission driver according to the present invention consumes no static current and consumes only a dynamic current for all data patterns.

도 5f는 채널 손실과 가중치 팩터(Ck)의 변화량에 따른 평균 전력 소모량을 도시한 그래프이다. 도 4의 실시예와 같이, 송신 드라이버가 LDO(400μA)와 두 개의 연산증폭기(OP Amp)(2*50μA)를 포함하더라도 전체 전력 소모량은 0.9mA 이하로로서 종래의 FIR 드라이버에 비해 전력 소모량이 반 이하임을 알 수 있다. 따라서 본 발명에 따른 송신 드라이버는 매우 작은 전류 소모량으로 모바일 IO 표준인 LPDDR4(Low-power double data rate 4)의 4Gb/s의 전송 요구조건을 달성할 수 있다.5F is a graph showing the average power consumption according to the variation of the channel loss and the weight factor (C k ). Even if the transmission driver includes the LDO (400 A) and the two operational amplifiers (OP Amp) (2 * 50 A) as in the embodiment of FIG. 4, the total power consumption is 0.9 mA or less and the power consumption Half or less. Therefore, the transmission driver according to the present invention can achieve the transmission requirement of 4Gb / s of LPDDR4 (low-power double data rate 4) which is a mobile IO standard with a very small current consumption.

도 6은 본 발명에 따른 송신 드라이버를 CMOS(Complementary metal-oxide semiconductor) 아날로그 회로로 설계하는 경우의 크기를 대략적으로 도시한 도면이다.FIG. 6 is a diagram schematically showing a size when a transmission driver according to the present invention is designed as a CMOS (Complementary Metal-Oxide Semiconductor) analog circuit.

도 6을 참조하면, 송신 드라이버(600)는 중간전압 생성을 위해 사용되는 두 개의 OP Amp(610,620)가 가장 많은 부분을 차지하기는 하나, LDO(630), 구동부(640), 디커플링 캐패시터(650)를 모두 포함하는 총 설계 면적은 0.0017mm2로 매우 작음을 알 수 있다. 6, the transmission driver 600 includes the LDO 630, the driving unit 640, the decoupling capacitor 650, and the odd- ) Is 0.0017 mm 2, which is very small.

이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.The present invention has been described with reference to the preferred embodiments. It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. Therefore, the disclosed embodiments should be considered in an illustrative rather than a restrictive sense. The scope of the present invention is defined by the appended claims rather than by the foregoing description, and all differences within the scope of equivalents thereof should be construed as being included in the present invention.

Claims (10)

구동 전압보다 작은 크기의 적어도 두 개 이상의 중간전압을 제공하는 중간전압부;
적어도 2 비트 이상의 데이터 시퀀스의 조합에 따라 상기 적어도 두 개 이상의 중간전압 중 어느 하나의 전압을 선택하는 제1 구동부;
상기 데이터 시퀀스의 조합에 따라 구동 전압 및 접지 전압 중 어느 하나의 전압을 선택하는 제2 구동부; 및
상기 제1 구동부 또는 상기 제2 구동부에 의해 선택된 전압을 출력하는 출력부;를 포함하는 것을 특징으로 하는 저전력 송신 드라이버.An intermediate voltage section providing at least two intermediate voltages of a size smaller than the driving voltage;
A first driver for selecting any one of the at least two intermediate voltages according to a combination of data sequences of at least two bits;
A second driver for selecting one of a driving voltage and a ground voltage according to a combination of the data sequence; And
And an output unit for outputting a voltage selected by the first driver or the second driver. 제 1항에 있어서,
상기 제1 구동부 및 상기 제2 구동부는 상기 데이터 시퀀스의 조합에 따라 어느 하나만이 동작하고,
상기 출력부는, 상기 데이터 시퀀스의 조합에 따른 상기 제1 구동부 또는 상기 제2 구동부의 전압 선택 과정을 통해, 상기 적어도 두 개 이상의 중간전압, 상기 구동전압, 상기 접지 전압 중 어느 하나만을 출력하는 것을 특징으로 하는 저전력 송신 드라이버.The method according to claim 1,
Wherein the first driver and the second driver operate according to a combination of the data sequences,
The output unit outputs only one of the at least two intermediate voltages, the driving voltage, and the ground voltage through the voltage selection process of the first driving unit or the second driving unit according to the combination of the data sequence Low-power transmit driver. 제 1항에 있어서,
상기 제1 구동부는 스위치 기능을 수행하는 적어도 두 개 이상의 트랜지스터의 온/오프를 각각 제어하여 상기 적어도 두 개 이상의 구동전압 중 하나의 전압을 선택하고,
상기 제2 구동부는 스위치 기능을 수행하는 적어도 두 개 이상의 트랜지스터의 온/오프를 각각 제어하여 상기 구동전압 및 상기 접지전압 중 하나의 전압을 선택하는 것을 특징으로 하는 저전력 송신 드라이버.The method according to claim 1,
Wherein the first driver controls ON / OFF of at least two transistors performing a switching function to select one of the at least two driving voltages,
Wherein the second driver selects one of the driving voltage and the ground voltage by controlling ON / OFF of at least two or more transistors that perform a switching function, respectively. 제 3항에 있어서,
상기 데이터 시퀀스의 조합에 따라 상기 제1 구동부의 두 개 이상의 트랜지스터 및 상기 제2 구동부의 두 개 이상의 트랜지스터 중 어느 하나의 트랜지스터만 스위치 온(on) 되는 것을 특징으로 하는 저전력 송신 드라이버.The method of claim 3,
Wherein only one of the two or more transistors of the first driver and the second driver is turned on according to the combination of the data sequence. 구동전압보다 작은 적어도 두 개 이상의 중간전압을 각각 입력받아 출력하는 두 개 이상의 연산증폭부로 구성된 중간전압부;
상기 적어도 두 개 이상의 연산증폭부와 연결되며, 상기 적어도 두 개 이상의 중간전압 중 하나를 선택하는 스위치 역할을 수행하는 적어도 두 개 이상의 제1 트랜지스터;
상기 중간전압부와 분리되어 위치하며, 구동전압 및 접지전압 중 어느 하나를 선택하는 스위치 역할을 수행하는 적어도 두 개 이상의 제2 트랜지스터;
상기 제1 트랜지스터 및 상기 제2 트랜지스터에 공통으로 연결된 출력단자; 및
적어도 2 비트 이상의 데이터 시퀀스의 조합에 따라 상기 적어도 두 개 이상의 제1 및 제2 트랜지스터들의 스위치 온/오프를 제어하여, 상기 적어도 두 개 이상의 중간전압, 상기 구동전압, 상기 접지전압 중 어느 하나의 전압을 선택하여 상기 출력단자를 통해 출력하는 제어부;를 포함하는 것을 특징으로 하는 저전력 송신 드라이버.An intermediate voltage unit comprising at least two operational amplifiers for receiving and outputting at least two or more intermediate voltages smaller than the driving voltage;
At least two first transistors connected to the at least two operational amplifiers and serving as switches for selecting one of the at least two intermediate voltages;
At least two or more second transistors which are disposed separately from the intermediate voltage unit and serve as switches for selecting either a driving voltage or a ground voltage;
An output terminal commonly connected to the first transistor and the second transistor; And
Controlling at least two of the first and second transistors to switch on / off according to a combination of data sequences of at least two or more bits, so that any one of the at least two intermediate voltages, the driving voltage, and the ground voltage And outputting the selected signal through the output terminal. 제 5항에 있어서,
상기 적어도 두 개 이상의 연산증폭부와 상기 적어도 두 개 이상의 제1 트랜지스터 사이에 각각 위치한 디커플링 캐패시터;를 더 포함하는 것을 특징으로 하는 저전력 송신 드라이버.6. The method of claim 5,
And a decoupling capacitor disposed between the at least two operational amplifiers and the at least two first transistors, respectively. 제 5항에 있어서, 상기 중간전압부는,
상기 적어도 두 개 이상의 연산증폭부와 연결된 LDO(Low DropOut) 레귤레이터를 포함하는 것을 특징으로 하는 저전력 송신 드라이버.6. The semiconductor memory device according to claim 5,
And a low dropout (LDO) regulator connected to the at least two operational amplifiers. 제 5항에 있어서,
상기 적어도 두 개 이상의 제1 트랜지스터는, PMOS 및 NMOS를 포함하고,
상기 적어도 두 개 이상의 제2 트랜지스터는, PMOS 및 NMOS를 포함하고,
상기 제어부는, 상기 제1 및 제2 트랜지스터의 게이트와 연결되어 PMOS 및 NMOS의 온/오프를 제어하는 논리회로를 포함하는 것을 특징으로 하는 저전력 송신 드라이버.6. The method of claim 5,
Wherein the at least two first transistors include PMOS and NMOS,
Wherein the at least two second transistors include a PMOS and an NMOS,
Wherein the control unit includes a logic circuit connected to gates of the first and second transistors to control on / off of PMOS and NMOS. 제 8항에 있어서,
상기 적어도 두 개 이상의 제1 트랜지스터는,
소스, 게이트, 드레인이 각각 상기 중간전압부, 상기 논리회로, 상기 출력단자와 연결되는 PMOS 및 NMOS를 포함하고,
상기 적어도 두 개 이상의 제2 트랜지스터는,
소스, 게이트, 드레인이 구동전압, 상기 논리회로, 상기 출력단자와 연결된는 PMOS; 및 소스, 게이트, 드레인이 접지, 상기 논리회로, 상기 출력단자와 연결되는 NMOS를 포함하는 것을 특징으로 하는 저전력 송신 드라이버.9. The method of claim 8,
Wherein the at least two first transistors comprise:
A source, a gate, and a drain connected to the intermediate voltage unit, the logic circuit, and the output terminal, respectively,
Wherein the at least two second transistors comprise:
A PMOS having a source, a gate, and a drain connected to the driving voltage, the logic circuit, and the output terminal; And an NMOS having a source, a gate, and a drain connected to a ground, the logic circuit, and the output terminal. 제 5항에 있어서,
상기 제1 트랜지스터 및 상기 제2 트랜지스터에 연결된 임피던스 매칭을 위한 출력저항;을 포함하는 것을 특징으로 하는 저전력 송신 드라이버. 6. The method of claim 5,
And an output resistor for impedance matching connected to the first transistor and the second transistor.
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