KR101504348B1 - 배선 구조 및 그 형성 방법, 그리고 프린트 배선판 - Google Patents

배선 구조 및 그 형성 방법, 그리고 프린트 배선판 Download PDF

Info

Publication number
KR101504348B1
KR101504348B1 KR1020080018602A KR20080018602A KR101504348B1 KR 101504348 B1 KR101504348 B1 KR 101504348B1 KR 1020080018602 A KR1020080018602 A KR 1020080018602A KR 20080018602 A KR20080018602 A KR 20080018602A KR 101504348 B1 KR101504348 B1 KR 101504348B1
Authority
KR
South Korea
Prior art keywords
wiring
wiring layer
connection hole
layer
hole electrode
Prior art date
Application number
KR1020080018602A
Other languages
English (en)
Other versions
KR20080080056A (ko
Inventor
겐지 나가세
겐이치 가와바타
Original Assignee
티디케이가부시기가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 티디케이가부시기가이샤 filed Critical 티디케이가부시기가이샤
Publication of KR20080080056A publication Critical patent/KR20080080056A/ko
Application granted granted Critical
Publication of KR101504348B1 publication Critical patent/KR101504348B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007Surface contacts, e.g. bumps
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42Plated through-holes or plated via connections
    • H05K3/421Blind plated via connections
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2405Shape
    • H01L2224/24051Conformal with the semiconductor or solid-state device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009Pre-treatment of the connector or the bonding area
    • H01L2224/8203Reshaping, e.g. forming vias
    • H01L2224/82035Reshaping, e.g. forming vias by heating means
    • H01L2224/82039Reshaping, e.g. forming vias by heating means using a laser
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01012Magnesium [Mg]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01015Phosphorus [P]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0102Calcium [Ca]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01023Vanadium [V]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01024Chromium [Cr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0103Zinc [Zn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01037Rubidium [Rb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01038Strontium [Sr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0104Zirconium [Zr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01057Lanthanum [La]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01073Tantalum [Ta]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01088Radium [Ra]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049Nitrides composed of metals from groups of the periodic table
    • H01L2924/04955th Group
    • H01L2924/04953TaN
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19041Component type being a capacitor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19043Component type being a resistor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/30105Capacitance
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/182Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03Conductive materials
    • H05K2201/0332Structure of the conductor
    • H05K2201/0364Conductor shape
    • H05K2201/0367Metallic bump or raised conductor not used as solder bump
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09372Pads and lands
    • H05K2201/09472Recessed pad for surface mounting; Recessed electrode of component
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/09645Patterning on via walls; Plural lands around one hole
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09654Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09745Recess in conductor, e.g. in pad or in metallic substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05Patterning and lithography; Masks; Details of resist
    • H05K2203/0502Patterning and lithography
    • H05K2203/054Continuous temporary metal layer over resist, e.g. for selective electroplating
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1152Replicating the surface structure of a sacrificial layer, e.g. for roughening
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/02Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/061Etching masks
    • H05K3/064Photoresists
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

피배선체와 그것에 접속되는 배선 패턴(층)의 접속성을 충분히 높일 수 있는 배선 구조 등을 제공한다.
반도체 내장 기판 (1) 은, 코어 기판 (11) 의 양면에 도전 패턴 (13) 이 형성되고, 또 코어 기판 (11) 상에 적층된 수지층 (16) 내에 반도체 장치 (14) 가 배치된 것이다. 수지층 (16) 에는, 도전 패턴 (13) 및 반도체 장치 (14) 의 범프 (14p) 가 형성되고, 이들의 상부에 비아홀 (19a, 19b) 이 형성되어 있다. 또, 비아홀 (19a, 19b) 의 내부에서는, 도전 패턴 (13) 및 반도체 장치 (14) 의 범프 (14p) 에 비아홀 전극부 (23a, 23b) 가 접속되어 있다. 비아홀 전극부 (23a, 23b) 는 상면에 오목부를 갖고, 그 오목부의 가장자리단부를 포함하는 측벽이 비아홀 (19a, 19b) 의 내벽과 접하지 않도록 형성된 것이다.
배선 구조, 프린트 배선판, 범프, 배선층, 피배선체

Description

배선 구조 및 그 형성 방법, 그리고 프린트 배선판{WIRING STRUCTURE, FORMING METHOD OF THE SAME AND PRINTED WIRING BOARD}
본 발명은 다층 프린트 배선판이나 부품 내장 프린트 배선판 등에 있어서의 배선 구조에 관한 것이다.
반도체 IC 칩 등의 전자 부품의 고밀도 실장 구조로서, 절연층과 배선층을 교대로 적층시킨 다층 프린트 기판이나, 전자 부품을 매립한 절연층을 갖는 부품 내장 프린트 기판이 알려져 있다. 이러한 구조를 갖는 프린트 배선판에서, 절연층의 하부나 내부에 배치된 하부 배선층, 내장 전자 부품의 전극, 범프 등의 피배선체에 배선층을 접속시키는 방법으로는, 절연층에 비아홀이라고 불리는 접속 구멍을 형성하여 피배선체를 노출시키고, 이 비아홀의 내부에서 피배선체와 배선층을 접속시키는 방법이 알려져 있다 (특허 문헌 1, 특허 문헌 2 참조).
그런데, 일반적으로, 배선의 형성 방법으로는, 배선 패턴 부분에 선택적으로 배선층을 형성하는 애디티브법, 기판 전체면에 하지층을 형성한 후, 그 하지층의 배선 패턴 부분 이외를 선택적으로 제거 또는 마스크하고, 패턴 형상으로 남거나 또는 노출된 하지층을 이용하여 이 위에 배선층을 형성하는 세미애디티브법, 기판 전체면에 도체층을 형성한 후, 그 도체층의 배선 패턴 부분 이외를 선택적으로 제거하여 배선층을 형성하는 서브트랙티브법 등이 알려져 있다. 그리고, 비아홀 내에서 피배선체와 배선층을 접속시키는 비아홀 접속의 경우에서도, 이러한 배선 형성 방법이 채용되는 경우가 많다.
예를 들어, 특허 문헌 1 에는, 다층 프린트 배선판에서, 비아홀의 내벽을 포함하는 기판 전체면에 도체층을 형성하고, 포토리소그래피 및 에칭에 의해 그 도체층의 배선 패턴 부분 이외를 선택적으로 제거하여 배선 패턴을 형성하는 방법 (서브트랙티브법) 이 개시되어 있다.
또, 특허 문헌 2 에는, 부품 내장 프린트 배선판에서, 비아홀의 내벽을 포함하는 기판 전체면에 하지 도전층을 형성하고, 그 후, 그 하지 도전층의 배선 패턴 부분 이외를 마스크하고, 노출된 하지 도전층을 기체로 한 전기 도금 등을 실시함으로써 배선 패턴을 형성하는 방법 (세미애디티브법) 이 개시되어 있다.
[특허 문헌 1] 일본 공개특허공보 2006-100773호
[특허 문헌 2] 일본 공개특허공보 2005-64470호
그런데, 본 발명자들이, 상기 종래의 배선 패턴(층)에 대하여 상세하게 검토한 결과, 하부 배선층, 전극, 범프와 같은 피배선체와 배선층이 동종의 금속으로서 양자의 계면에서 금속 결합이 생겼음에도 불구하고, 양자의 접속이 불충분해질 수 있다는 것이 판명되었다. 이렇게 되면, 이러한 배선 구조를 갖는 배선판이나 디바이스 등의 신뢰성을 충분히 높게 유지하는 것이 곤란해진다.
그래서, 본 발명은 이러한 사정을 감안하여 이루어진 것으로서, 피배선체와 그것에 접속되는 배선 패턴(층)의 접속성을 충분히 높일 수 있는 배선 구조 및 그 제조 방법, 그리고, 그 배선 구조를 갖는 프린트 배선판을 제공하는 것을 목적으로한다.
상기 과제를 해결하기 위해, 본 발명자들은, 배선층이 피배선체와 비아홀 접속하는 배선 구조에 대하여 예의 검토한 결과, 종래의 배선층에서는, 제조 공정이나 검사 공정에 있어서의 가열 및 냉각 처리시에, 배선층과 피배선체의 접속 계면 영역에서, 배선층을 피배선체로부터 어긋나도록 (배선층을 움직이도록) 작용하는 응력이 배선층 내부에 인가될 수 있다는 것, 그리고, 그 내부 응력의 정도가, 배선층의 형상 파라미터에 따라 영향을 받는다는 것을 알아내어, 본 발명을 완성하기에 이르렀다.
즉, 본 발명에 의한 배선 구조는, 접속 구멍이 형성된 절연층과, 접속 구멍 의 바닥부에 적어도 일부가 노출되도록 배치된 피배선체와, 접속 구멍의 내부에서 피배선체와 접속되어 있으며, 상면(上面)의 적어도 일부에 오목부를 갖고, 또한, 그 오목부의 가장자리단부를 포함하는 측벽이 상기 접속 구멍의 내벽과 접하지 않도록 형성된 배선층을 구비하는 것이다.
여기에서, 본 발명에 있어서의 「절연층」이란, 전기적 절연 재료로 이루어지는 층을 말하고, 예를 들어, 다층 프린트 배선판에 있어서의 층간 절연층이나, 부품 내장 프린트 배선판에 있어서의 부품 내장층 등이 포함된다. 또, 「피배선체」란, 배선층에 의해 배선이 실시되는 대상, 바꾸어 말하면, 배선과 접속되는 것을 말하고, 예를 들어, 다층 프린트 배선판에 있어서의 하부 배선층이나, 부품 내장 프린트 배선판에 있어서의 내장 전자 부품의 전극 등이 포함된다. 또한, 「배선층」이란, 피배선체를 프린트 배선판에 실장되어 있는 다른 부품 등과 전기 적으로 접속시키기 위한 배선 패턴을 구성하는 층을 말한다. 게다가 또한, 접속 구멍의 「내벽」이란, 접속 구멍이 예를 들어, 컵 형상 (일방의 단이 폐색된 통 형상) 과 같이 측벽과 바닥벽을 명확하게 나눌 수 있는 것인 경우, 측벽을 나타내고, 측벽과 바닥벽을 명확하게 나눌 수 없는 것인 경우에는, 주로 바닥부에 상당하는 부분 이외의 벽부를 나타낸다.
이와 같이 구성된 배선 구조에서는, 절연층에 형성된 접속 구멍의 바닥부에 노출된 피배선체에 배선층이 접속됨으로써 배선 구조가 형성되어 있으며, 배선층은, 그 상면의 적어도 일부에 오목부를 갖고 (예를 들어, 단순한 사다리꼴 형상을 이루는 것이 아니라, 상면이 예를 들어, 절구 형상으로 움푹 패인 단면 형상으로 되어 있다.), 게다가 오목부의 가장자리단부를 포함하는 측벽, 즉 배선층의 상단부의 측벽의 적어도 일부가 접속 구멍의 내벽과 접하지 않도록 형성되어 있다.
여기에서, 도 16(A) 및 (B) 는 각각 배선층의 상면에 오목부를 갖는 본 발명에 의한 배선 구조, 및, 배선층의 상면이 평탄한 배선 구조를 개략적으로 나타내는 모식 단면도이다. 도 16(A) 에 나타내는 배선 구조 (P) 는, 도시하지 않은 기체 상에 형성된 수지층 (16p) 중에, 도시하지 않은 반도체 장치가 배치되어 있으며, 그 반도체 장치의 범프 (14p) (피배선체) 상에, 비아홀 (19p) 이 형성되어 있다. 또, 그 비아홀 (19p) 의 내부에서, 상면이 오목 형상으로 형성되어 있으며, 또한, 측벽 상부 (상단부 (tp) 를 포함하는 측벽) 가 비아홀 (19p) 의 내벽과 접하지 않도록 양자간에 공극이 구획된 비아홀 전극부 (23p) (배선층) 가 범프 (14p) 와 접속되어 있으며, 그 상부에 수지층 (17p) 이 형성되어 있다. 한편, 도 16(B) 에 나타내는 배선 구조 (Q) 는, 상면이 평탄하고 또한 측벽 전체가 비아홀의 내벽과 접해 있는 비아홀 전극부 (23q) 를 갖는 것 이외에는, 배선 구조 (P) 와 동일하게 형성되어 있다. 또한, 도 16(B) 에 있어서, 그 밖의 부재를 나타내는 부호의 첨자를 「q」로 나타낸다.
이들 배선 구조 (P, Q) 에 대해, 제조 공정이나 검사 공정에 있어서의 가열 및 냉각 처리를 실시한 경우, 비아홀 전극부 (23p, 23q) 에는, 이들의 팽축에 따라, 각각의 상단부 (tp, tq) 를 비롯한 둘레부 및 내부에 열응력이 인가되고, 특히, 비아홀 전극부 (23p, 23q) 와 범프 (14p, 14q) 의 계면 영역에서는, 양자에 생기는 열팽창률 및 열수축률의 상이로 인하여, 범프 (14p, 14q) 에 대해 비아홀 전 극부 (23p, 23q) 를 이동시키는 응력이 생길 수 있다. 이러한 응력 (열 변형) 의 정도는, 비아홀 전극부 (23p, 23q) 의 형성에 앞서, 피배선체인 범프 (14p, 14q) 에 가열 냉각 처리가 되어 있는 경우에 특히 현저해지는 경향이 있다.
이때, 도 16(A) 에 나타내는 본 발명에 의한 배선 구조 (P) 에서는, 오목부의 둘레 가장자리 (가장자리단부) 를 포함하는 상단부 (tp) 가, 비아홀 (19p) 과 접해 있지 않고 단면 첨탑 형상으로 형성되어 있기 때문에, 비아홀 전극부 (23p) 의 내부보다 응력이 집중되기 쉬운 경향이 있는데, 비아홀 전극부 (23p) 의 상면에 오목부가 형성되어 움푹 패어 있어, 이러한 응력이 오목부에서 말하자면 흡수되도록 완화된다. 즉, 비아홀 전극부 (23p) 의 오목부 가장자리단을 포함하는 상단부 (tp) 가 비아홀 (19p) 과 접해 있지 않고, 또한, 그 상면에 오목부를 갖고 있기 때문에, 비아홀 전극부 (23p) 의 내부에서 발생하는 열 변형이 오목부에서 완화되어, 비아홀 전극부 (23p) 와 범프 (14p) 의 계면 영역에서 비아홀 전극부 (23p) 를 범프 (14p) 로부터 이동시키도록 (떼어내도록) 작용하는 응력이 경감된다.
이에 대해, 도 16(B) 에 나타내는 배선 구조 (Q) 에서는, 비아홀 전극부 (23q) 의 상면이 평탄하고 또한 측벽 전체가 비아홀의 내벽과 접해 있기 때문에, 비아홀 전극부 (23q) 에 생긴 내부 응력의 말하자면 도망갈 곳이 없어, 배선 구조 (P) 와 비교하여 열 변형의 완화 작용이 작기 때문에, 비아홀 전극부 (23q) 와 범프 (14q) 의 계면 영역에서 비아홀 전극부 (23q) 를 범프 (14q) 로부터 이동시키도록 (떼어내도록) 작용하는 응력이 경감되기 어렵다. 또, 배선 구조 (Q) 에서는, 측벽 전체가 비아홀의 내벽과 접해 있기 때문에, 비아홀 전극부 (23q) 의 체적 이 비아홀 전극부 (23p) 보다 커, 생기는 응력 자체가 비아홀 전극부 (23p) 에 비해 크다.
그 결과, 배선 구조 (Q) 에서는, 범프 (14q) 와 비아홀 전극부 (23q) 의 접촉 계면 영역에서, 비아홀 전극부 (23q) 가 범프 (14q) 로부터 어긋나는 방향으로 응력 (스트레스) 이 계속해서 인가됨으로써, 비아홀 전극부 (23q) 와 범프 (14q) 의 접속성이 저하될 수 있는 것에 대해, 배선 구조 (P) 에서는, 그러한 응력 (스트레스) 이 경감됨으로써, 양자의 접속성이 높아지고, 그것이 경시적으로 유지된다. 단, 작용은 상기의 것에 한정되지 않는다.
또한, 배선층의 상면의 적어도 일부에 오목부를 갖기 때문에, 배선층의 상면이 평탄한 경우에 비해 표면적이 증대된다. 따라서, 그 상부가 수지 등의 상부 구조로 덮였을 때에, 그 상부 구조와 배선층의 접촉 면적이 증대되기 때문에, 양자의 접착성이 향상된다. 게다가 또한, 배선층의 상면의 적어도 일부에 오목부를 가지고 패임부가 형성되어 있기 때문에, 그 오목부 (패임부) 의 가장자리단부가, 그 상층의 수지 등의 상부 구조 내에 돌입되도록 배치되어, 말하자면 앵커 효과에 의해, 양자의 접착성 (수지 등의 고정력) 이 한층 더 향상된다. 이것은, 도 16(A) 에 나타내는 예에서는, 비아홀 전극부 (23p) 의 상단부 (tp) 가 첨탑 형상을 이루고 있으며, 그 위에 형성된 수지층 (17p) 으로 들어가도록 (앵커를 박아넣은 것처럼) 배치되는 것으로부터 용이하게 이해된다.
또, 배선층이, 오목부의 가장자리단부에서 피배선체를 향하여 단면적이 증대되는 부분을 포함하는 것이면 바람직하다. 또한, 본 발명에서 배선층의 「단면 적」이란, 접속 구멍의 개구단에 의해 확정되는 면에 평행한 평면에 있어서의 단면적을 말한다. 이 경우, 배선층은, 그 단면적 (용적 또는 단면폭으로 파악해도 된다) 이, 예를 들어, 서서히 증대되는 부분을 포함하는 형상이 되고, 접속 구멍의 바닥부를 향하여 끝이 넓어지는 형상 (예를 들어, 산 형상, 사다리꼴 형상, 추 형상 ; 단, 측벽면이 평활면이어도 되고 아니어도 된다), 바꾸어 말하면, 접속 구멍의 개구단을 향하여 테이퍼링된 형상의 부분을 포함하는 형체가 된다.
이와 같이 하면, 예를 들어, 상기 도 16(A) 에 나타나는 비아홀 전극부 (23p) 와 같은 단면 첨탑 형상을 이루는 상단부 (tp) 를 형성하기 쉬워져, 비아홀 전극부 (23p) 의 상면에 형성된 오목부와 함께, 비아홀 전극부 (23p) 에 인가되는 응력의 완화 작용이 높아진다.
또한, 배선층이, 피배선체와 접속하는 부위에서 접속 구멍의 개구를 향하여 단면적이 증대되는 부분을 포함하는 것이면 바람직하다. 이러한 구성의 구체예로는, 예를 들어, 상기 도 16(A) 에 나타나는 배선 구조 (P) 와 같이, 접속 구멍인 비아홀 (19p) 이 바닥부에서 개구를 향하여 서서히 직경이 크게 되어 있으며, 그 비아홀 (19p) 의 바닥부를 충전하도록 배선층인 비아홀 전극부 (23p) 가 형성된 구조를 들 수 있다. 이와 같이 구성하면, 비아홀 전극부 (23p) 와 피배선체인 범프 (14p) 의 계면 영역에 인가되는 응력이, 비아홀 전극부 (23p) 의 바닥부 측벽 (즉, 비아홀 (19p) 의 바닥부 내벽) 을 따라 확산되어, 비아홀 전극부 (23p) 의 내부 응력이 한층 더 완화될 수 있다. 단, 작용은 이것에 한정되지 않는다.
게다가 또한, 배선층이, 접속 구멍의 내벽의 적어도 일부와 그 배선층이 접 해 있지 않은 공간 영역이 구획되도록 형성된 것이면 보다 바람직하다. 이러한 구조예로는, 상기 도 16(A) 에 나타내는 바와 같이, 접속 구멍인 비아홀 (19p) 의 내벽과 배선층인 비아홀 전극부 (23p) 가 접해 있지 않은 공간 영역이 구획된 배선 구조를 들 수 있다.
여기에서, 상기 종래의 배선 형성 방법에서는, 배선층을 패터닝할 때에 위치 어긋남이 일어날 수 있기 때문에, 이러한 위치 어긋남을 허용하여 배선층을 확실히 접속하기 위해, 배선층을 비아홀 상부의 외측에서 절연층의 표면으로까지 연장시키는 배선 구조가 채용되는 경향이 있었다. 즉, 도 15(A) 및 (B) 에 나타내는 바와 같이, 종래의 비아홀 접속에서는, 비아홀 (150) 상에 형성되는 배선층 (153) 의 폭 (w) 가 비아홀 (150) 의 개구 직경 (r) 보다 커지도록 설계되는 경향이 있었다.
이 경우, 인접하는 배선층간의 절연 거리 (z) 는, 도시하는 바와 같이, 이들이 절연층 표면 상에 연재되어 있는 부위간의 최단 거리가 되어, 그 절연 거리 (z) 를 충분히 확보하기 위해서는, 비아홀 간격 (비아홀 피치) 을 어느 정도 넓게 하지 않을 수 없다. 따라서, 비아홀의 협피치화를 수반하는 피배선체의 배치 간격의 협소화에 의한 프린트 배선판의 고밀도화가 제한되어 있는 것이 실정이었다.
또, 고밀도 실장을 실현하려면, 배선 자체를 가늘게 하고 또한 배선 패턴을 협피치화하여, 이로써 배선 간격 (절연 거리) 을 확보하는 것도 생각해 볼 수 있지만, 피배선체와 배선층의 위치 어긋남이 발생한 경우, 양자를 확실히 접속할 수 없을 우려가 있고, 이렇게 되면 충분한 접속 강도가 담보되지 않아 단선되거나, 접속 저항이 문제가 될 정도로까지 높아지거나 하는 문제가 생길 수 있다.
이에 대해, 본 발명에 의한 배선 구조에서는, 상기 서술한 바와 같이, 접속 구멍의 내부에서, 그 내벽측에 배선층이 존재하지 않는 공극이 구획되기 때문에, 인접하는 접속 구멍이 형성되어, 각각에 상기 구성의 배선층이 형성되어 있는 경우에도, 배선층간 (배선 패턴에 있어서의 인접하는 배선간) 의 절연은 접속 구멍간의 거리로 확보될 수 있다. 이에 추가하여, 배선층이 끝이 넓어지는 형상으로 되어 있으면, 피배선체와 배선층의 접속 부위 (즉, 접속 구멍의 바닥부에 있어서의 피배선체의 노출면) 에서 큰 접속 면적을 확보할 수 있기 때문에, 배선층의 패터닝에 있어서, 배선층이 피배선체와 위치 어긋남을 일으켰다 하더라도, 양자의 접속이 충분히 확보된다.
또한, 배선층이 피배선체를 향하여 단면적이 증대되는 부분을 포함하고, 또한 접속 구멍의 내벽과 배선층이 접해 있지 않은 공간 영역 (공극), 바꾸어 말하면, 접속 구멍의 내벽의 개구단에서 바닥부측을 향하여 배선층이 접해 있지 않은 영역이 구획되어 있으면, 접속 구멍의 내부에서, 그 공극분의 배선층 용적이 삭감된다. 따라서, 배선 구조 전체의 박형화가 도모되고, 게다가 이로 인하여, 배선량이 감소되기 때문에, 배선 저항 및 기생 용량을 저하시킬 수 있다.
게다가 또한, 접속 구멍의 내벽과 배선층 사이에 공극이 구획되기 때문에, 상기 도 16(A) 에 나타내는 바와 같은 단면 첨탑 형상을 이루는 비아홀 전극부 (23p) 의 상단부 (tp) 를 형성하기 쉬워져, 비아홀 전극부 (23p) 에 인가되는 응력의 완화 작용이 더욱 높아진다. 게다가 또한, 배선층의 폭을 접속 구멍의 치수 이하의 값으로 할 수 있기 때문에, 배선층의 폭을 협(挾)공차로 관리할 수 있음과 함께, 배선량이 더욱 저감되고, 이에 따라 배선 구조 전체의 배선 저항 및 기생 용량이 더욱 경감된다. 게다가, 배선 구조의 제조시에, 적어도 접속 구멍 내의 개구단부 근방에 공극이 생기기 때문에, 만일, 도전성 이물질 등이 배선층 부근에 혼입되어도, 이 공극으로 포집할 수 있어, 이물질에 의한 배선층간의 단락을 방지할 수 있다는 효과도 기대된다.
여기에서, 배선층은, 그 전체가 접속 구멍의 내부에 수용되어 있어도 되고, 또는, 접속 구멍의 외부로 돌출되어 있어도 되어, 바꾸어 말하면, 배선층은, 그 적어도 일부에서 접속 구멍을 충전하도록 형성되어 있어도 되고, 그 전부가 접속 구멍의 내측 영역에 형성되어 있어도 되고, 또는, 배선층의 상면 레벨이 접속 구멍의 개구단 (개방단) 레벨보다 낮거나 높게 형성되어 있어도 되어, 어느 경우에나, 상면의 적어도 일부가 오목 형상을 이루고, 또한, 그 오목부의 가장자리단부를 포함하는 측벽이 접속 구멍의 내벽과 접하지 않도록 형성되어 있으면 된다. 또, 배선층이, 끝이 넓어지는 형상의 형체를 이루고 있어, 접속 구멍의 개구단에 있어서의 배선층의 폭 (개구단면에 평행한 단면에 있어서의 최대폭) 이, 접속 구멍의 개구폭의 직경 (접속 구멍의 개구단의 최대폭) 보다 작게 되어 있으면 바람직하다.
또한, 배선층이, 접속 구멍의 바닥부에 노출된 피배선체의 노출면의 전체를 덮도록 형성되어 있으면 보다 바람직하다. 이와 같이 하면, 배선층과 피배선체의 계면에 불순물이 혼입되는 것에서 기인하는 배선 강도의 저하나 접속 저항의 상승이 억제된다.
또, 본 발명에 의한 프린트 배선판은, 본 발명의 배선 구조를 구비하여 바람 직하게 구성되는 것으로서, 접속 구멍이 형성된 절연층, 접속 구멍의 바닥부에 적어도 일부가 노출되도록 절연층의 하부 또는 내부에 배치된 피배선체, 및, 접속 구멍의 내부에서 피배선체와 접속되어 있으며, 상면의 적어도 일부에 오목부를 갖고, 또한, 오목부의 가장자리단부를 포함하는 측벽이 접속 구멍의 내벽과 접하지 않도록 형성된 배선층을 구비하는 배선 구조가 연달아 설치된 것이다.
이에 추가하여, 본 발명에 의한 배선 구조의 형성 방법은, 본 발명의 배선 구조를 유효하게 형성하기 위한 방법으로서, 피배선체 상에 절연층을 형성하는 절연층 형성 공정과, 피배선체의 적어도 일부를 노출시키도록, 절연층에 적어도 1 개의 접속 구멍을 형성하는 접속 구멍 형성 공정과, 접속 구멍의 내부에서 피배선체와 배선층을 접속시키는 배선층 접속 공정을 구비하고, 배선층 접속 공정에서는, 배선층의 상면의 적어도 일부에 오목부가 형성되도록, 그리고, 배선층의 오목부의 가장자리단부를 포함하는 측벽이 접속 구멍의 내벽과 접하지 않도록 배선층을 형성하는 방법이다.
본 발명의 배선 구조 등에 의하면, 접속 구멍의 내부에서 피배선체와 접속되어 있으며, 상면의 적어도 일부에 오목부를 갖고, 또한, 오목부의 가장자리단부를 포함하는 측벽이 접속 구멍의 내벽과 접하지 않도록 형성된 배선층을 구비함으로써, 배선층에 열응력이 인가되어도, 그 내부 응력을 완화하여 피배선체와 배선층의 접속성을 충분히 높일 수 있고, 이에 따라, 그 배선 구조를 구비하는 배선판이나 디바이스의 신뢰성을 향상시킬 수 있다.
이하, 본 발명의 실시형태에 대하여 상세하게 설명한다. 또한, 도면 중, 동일한 요소에는 동일한 부호를 붙이고, 중복되는 설명을 생략한다. 또, 상하 좌우 등의 위치 관계는, 특별히 언급하지 않는 한, 도면에 나타내는 위치 관계에 기초하는 것으로 한다. 또한, 도면의 치수 비율은, 도시하는 비율에 한정되는 것은 아니다. 또, 이하의 실시형태는, 본 발명을 설명하기 위한 예시로서, 본 발명을 그 실시형태만으로 한정하려는 취지는 아니다. 또한, 본 발명은 그 요지를 일탈하지 않는 한, 다양한 변형이 가능하다.
도 1(A) 는 본 발명에 의한 배선 구조의 바람직한 일 실시형태를 구비하는 반도체 내장 기판의 일례의 주요부의 개략을 나타내는 평면도이고, 도 1(B) 는 도 1(A) 의 B-B 선을 따른 단면도이다.
반도체 내장 기판 (1) (프린트 배선판) 은 코어 기판 (11) 의 양면에 도전 패턴 (13) (피배선체) 이 형성되고, 또 코어 기판 (11) 상에 적층된 수지층 (16) 내에 반도체 장치 (14) 가 배치된 것이다. 수지층 (16) 에는, 그 하부/상부 (코어 기판 (11) 측) 및 내부에 배치된 도전 패턴 (13) 및 반도체 장치 (14) 의 범프 (14p) (피배선체) 가 수지층 (16) 으로부터 돌출 또는 드러나도록, 비아홀 (19a, 19b) (접속 구멍) 이 형성되어 있다. 또한, 비아홀 (19a, 19b) 의 내부에서는, 범프 (14p) 및 도전 패턴 (13) 이 각각 도전 패턴 (22) 의 비아홀 전극부 (23a, 23b) (모두 배선층) 와 접속되어 있다.
비아홀 전극부 (23a, 23b) 는, 앞에서 서술한 도 16(A) 에 나타내는 배선 구 조 (P) 의 비아홀 전극부 (23p) 와 마찬가지로, 이들 단면에서 상면에 오목부가 형성되어 있다. 이들 오목부는, 도 1(A) 에 나타내는 바와 같이, 비아홀 (19a, 19b) 내의 평면 영역에 형성되어 있다. 또, 비아홀 전극부 (23a, 23b) 는, 상기 오목부의 둘레 가장자리 (가장자리단부) 를 포함하는 측벽이 비아홀 (19a, 19b) 의 내벽과 접하지 않도록 형성되고, 도시에서 단면이 사다리꼴 형상인 부분을 포함하여 성형되어 있으며, 바꾸어 말하면, 대략 상반분 부분이, 도전 패턴 (13) 및 범프 (14p) 를 향하여 단면적이 증대되도록 끝이 넓어지도록 형성되어 있으며, 그 양측에서 비아홀 (19a, 19b) 의 내벽에 있어서의 바닥부 근방에 접하고 또한 그것보다 상부에서는 접해 있지 않으며, 비아홀 (19a, 19b) 의 내벽과 비아홀 전극부 (23a, 23b) 사이에 공간 영역 (공극) 이 구획되어 있다. 또한, 비아홀 전극부 (23a, 23b) 의 측벽 경사면단은, 비아홀 (19a, 19b) 의 측벽 상에 맞닿도록 형성되어 있다.
코어 기판 (11) 은, 반도체 내장 기판 (1) 전체의 기계 강도를 확보하는 기재로서의 역할을 하는 것으로서, 특별히 한정되지 않지만, 예를 들어, 수지 기판 등을 사용할 수 있다. 수지 기판의 재료로는, 유리 클로스 (glass cloth), 케블라 (Kevlar), 아라미드 (aramid), 액정 폴리머 등의 수지 클로스, 불소 수지의 다공질 시트 등으로 이루어지는 심재에, 열경화성 수지나 열가소성 수지 등이 함침된 재료를 사용하는 것이 바람직하고, 그 두께는 20㎛ ∼ 200㎛ 정도인 것이 바람직하다. 또, 레이저 가공이 실시되는 기판 용도로는, 가공 조건의 균일화를 목적으로 하여, LCP, PPS, PES, PEEK, PI 등의 심재가 없는 시트 재료를 사용해도 된 다.
여기에서, 반도체 장치 (14) 는, 베어 칩 상태의 반도체 IC (다이) 등의 반도체 부품이다. 도 14 는 반도체 장치 (14) 의 개략 구조를 나타내는 사시도이다. 반도체 장치 (14) 는 대략 직사각형 판상을 이루는 그 주면 (主面 ; 14a) 에 다수의 랜드 전극 (도시 생략) 및 그 위에 접합된 범프 (14p) 를 가지고 있다. 또한, 도시에서는, 4 개의 모퉁이에만 범프 (14p) 를 표시하고, 그 이외의 범프의 표시를 생략하였다.
또, 특별히 한정되는 것은 아니지만, 반도체 장치 (14) 의 이면 (14b) 은 연마되어 있으며, 이로써 반도체 장치 (14) 의 두께 (t) (주면 (14a) 에서 이면 (14b) 까지의 거리) 는, 통상의 반도체 장치에 비해 얇게 되어 있으며, 예를 들어, 바람직하게는 200㎛ 이하, 보다 바람직하게는 10 ∼ 100㎛ 정도가 된다. 한편, 이면 (14b) 은, 반도체 장치 (14) 를 더욱 박형화하는 것을 도모하기 위해, 에칭, 플라즈마 처리, 레이저 조사, 블라스트 연마, 버프 연마, 약품 처리 등에 의한 조면화 (粗面化) 처리 등을 실시하면 바람직하다.
또한, 반도체 장치 (14) 의 이면 (14b) 의 연마는, 웨이퍼 상태에서 다수의 반도체 장치 (14) 에 대해 일괄하여 실시하고, 그 후, 다이싱에 의해 개별의 반도체 장치 (14) 로 분리하는 것이 바람직하다. 연마에 의해 얇게 하기 전에 다이싱에 의해 개별의 반도체 장치 (14) 로 절단하여 분리한 경우에는, 수지 등에 의해 반도체 장치 (14) 의 주면 (14a) 를 덮은 상태에서 이면 (14b) 을 연마할 수도 있다.
범프 (14p) 의 종류는 특별히 제한되지 않으며, 스터드 범프, 플레이트 범프, 도금 범프, 볼 범프 등의 각종의 범프를 예시할 수 있다. 도시에서는, 플레이트 범프를 예시하였다.
범프 (14p) 로서 스터드 범프를 사용하는 경우에는, 은 (Ag) 이나 구리 (Cu), 금 (Au) 을 와이어 본딩으로 형성할 수 있으며, 플레이트 범프를 사용하는 경우에는, 도금, 스퍼터링 또는 증착에 의해 형성할 수 있다. 또, 도금 범프를 사용하는 경우에는, 도금에 의해 형성할 수 있으며, 볼 범프를 사용하는 경우에는, 납땜 볼을 랜드 전극 상에 탑재한 후, 이것을 용해시키거나, 크림 납땜을 랜드 전극 상에 인쇄한 후, 이것을 용해시킴으로써 형성할 수 있다. 또, 도전성 재료를 스크린 인쇄하고, 이것을 경화시킨 원추형, 원주상 등의 범프나, 나노 페이스트를 인쇄하고, 가열에 의해 이것을 소결시켜 이루어지는 범프를 사용할 수도 있다.
범프 (14p) 에 사용할 수 있는 금속 종류로는 특별히 한정되지 않으며, 예를 들어, 금 (Au), 은 (Ag), 구리 (Cu), 니켈 (Ni), 주석 (Sn), 크롬 (Cr), 니켈ㆍ크롬 합금, 땜납 등을 들 수 있으며, 이들 중에서는, 구리를 사용하는 것이 바람직하다. 범프 (14p) 의 재료로서 구리를 사용하면, 예를 들어, 금을 사용한 경우에 비해, 랜드 전극에 대한 높은 접합 강도를 얻을 수 있게 되어, 반도체 장치 (14) 의 신뢰성이 높아진다.
또, 범프 (14p) 의 치수 형상은, 랜드 전극간의 간격 (피치) 에 따라 적절히 설정할 수 있으며, 예를 들어, 랜드 전극의 피치가 약 100㎛ 인 경우에는, 범프 (14p) 의 최대폭의 직경을 10 ∼ 90㎛ 정도, 높이를 2 ∼ 100㎛ 정도로 하면 된다. 또한, 범프 (14p) 는, 웨이퍼의 다이싱에 의해 개별의 반도체 장치 (14) 로 절단하여 분리한 후, 와이어 본더를 사용하여 각 랜드 전극에 접합할 수 있다.
수지층 (16) 은 도전 패턴 (13) 이나 반도체 장치 (14) 를 외부로부터 전기 적으로 절연하는 절연층으로서, 사용되는 재료로는, 예를 들어, 비닐 벤질 수지, 폴리비닐 벤질 에테르 화합물 수지, 비스말레이미드 트리아진 수지 (BT 레진), 폴리페닐렌 에테르 (폴리페닐렌 에테르 옥사이드) 수지 (PPE, PPO), 시아네이트 에스테르 수지, 에폭시+활성 에스테르 경화 수지, 폴리페닐렌 에테르 수지 (폴리페닐렌 옥사이드 수지), 경화성 폴리올레핀 수지, 벤조시클로부텐 수지, 폴리이미드 수지, 방향족 폴리에스테르 수지, 방향족 액정 폴리에스테르 수지, 폴리페닐렌 설파이드 수지, 폴리에테르 이미드 수지, 폴리아크릴레이트 수지, 폴리에테르 에테르 케톤 수지, 불소 수지, 에폭시 수지, 페놀 수지 또는 벤조옥사진 수지의 단체, 또는, 이들 수지에, 실리카, 탤크, 탄산칼슘, 탄산마그네슘, 수산화알루미늄, 수산화마그네슘, 붕산알루미늄 위스커, 티탄산칼륨 섬유, 알루미나, 유리 플레이크, 유리 섬유, 질화탄탈, 질화알루미늄 등을 첨가한 재료, 게다가 이들 수지에, 마그네슘, 규소, 티탄, 아연, 칼슘, 스트론튬, 지르코늄, 주석, 네오듐, 사마륨, 알루미늄, 비스무트, 납, 란탄, 리튬 및 탄탈 중 적어도 1 종의 금속을 함유하는 금속 산화물 분말을 첨가한 재료, 게다가 또한, 이들 수지에, 유리 섬유, 아라미드 섬유 등의 수지 섬유 등을 배합한 재료, 또는, 이들 수지를 유리 크로스, 아라미드 섬유, 부직포 등에 함침시킨 재료 등을 들 수 있으며, 전기 특성, 기계 특성, 흡수성, 리플로우 내성 등의 관점에서 적절히 선택하여 사용할 수 있다. 또한, 수지층 (16) 의 두께에 한정은 없지만, 통상은 10 ∼ 100㎛ 정도이다.
비아홀 (19a, 19b) 은 피배선체인 도전 패턴 (13) 이나 반도체 장치 (14) 를 도전 패턴 (22) 과 물리적으로 접속시키기 위해 수지층 (16) 에 형성된 접속 구멍으로서, 도전 패턴 (13) 이나 반도체 장치 (14) 의 범프 (14p) 중 적어도 일부가 수지층 (16) 으로부터 노출되는 위치 및 깊이를 갖는다. 즉, 도전 패턴 (13) 및 범프 (14p) 는, 그 적어도 일부가, 비아홀 (19a, 19b) 의 바닥부에 노출되도록 형성되어 있다.
비아홀 (19a, 19b) 의 형성 방법에 한정은 없으며, 예를 들어, 레이저 가공, 에칭 가공, 블라스트 가공 등의 공지된 방법을 사용할 수 있다. 레이저 가공에 의하는 경우에는 스미어 (smear) 가 발생되기 때문에, 접속 구멍 형성 후에 디스미어 처리를 행하는 것이 바람직하다.
비아홀 (19a, 19b) 의 형체는, 이들 내부에서 도전 패턴 (13) 및 범프 (14p) 와 비아홀 전극부 (23a, 23b) 가 물리적으로 접속할 수 있는 치수 형상이면 되고, 그 깊이나 목적으로 하는 실장 밀도, 접속 안정성 등을 고려하여 적절히 결정할 수 있으며, 개구단의 직경이 5 ∼ 200㎛ 정도인 원통형, 최대 직경이 5 ∼ 200㎛ 정도의 각통 형상인 것을 예시할 수 있으며, 직통이어도 되고 아니어도 상관없으며, 도시에서는 일례로서 역각뿔상의 형체를 나타냈다. 이러한 바닥부에서 개구단부를 향하여 서서히 폭의 직경이 커지는 비아홀 (19a, 19b) 은, 예를 들어, 에칭 가공이나 블라스트 가공 등에 의해 천공 형성될 수 있다.
또, 도전 패턴 (22) 은 피배선체인 도전 패턴 (13) 과 범프 (14p) 를 전기 적으로 접속시키는 배선층이다. 이 도전 패턴 (22) 의 재료에도 특별히 제한은 없어, 일반적으로 배선에 사용되는 금속 등의 도체를 사용할 수 있으며, 도전 패턴 (13) 이나 범프 (14p) 의 재료와 동일해도 되고 상이해도 되며, 도전 패턴 (22) 을 형성할 때에 에칭 공정을 포함하는 경우에는, 에천트 (습식 에칭인 경우의 에칭 액, 건식 에칭인 경우의 에천트 입자 등) 가 도전 패턴 (13) 이나 범프 (14p) 의 재료를 에칭하지 않는 것을 적절히 선택하여 사용할 수 있다.
또, 도전 패턴 (22) 의 두께도 특별히 한정되지 않지만, 지나치게 얇으면 접속 안정성이 저하되기 때문에, 통상은 5 ∼ 70㎛ 정도가 된다. 또, 본 실시 형태와 같이, 도전 패턴 (22) 의 두께를 비아홀 (19a, 19b) 의 깊이보다 얇게 하면, 비아홀 접속부에서, 도전 패턴 (22) (비아홀 전극부 (23a, 23b)) 이 비아홀 (19a, 19b) 의 내부에 수용되고, 배선 높이가 저감되어 박형화에 기여할 수 있음과 함께, 배선량을 삭감하여 배선 저항이나 기생 용량을 저하시켜, 접속 안정성을 높일 수 있기 때문에 바람직하다.
다음으로, 반도체 내장 기판 (1) 의 제조 방법의 일례에 대하여 도면을 참조하면서 설명한다. 도 2 ∼ 도 11 은 반도체 내장 기판 (1) 을 제조하는 순서의 일례를 나타내는 공정도이다.
우선, 코어 기판 (11) 의 양면에 구리박 (12) 이 부착된 양면 구리박 부착 수지 기판을 준비한다 (도 2). 여기에서, 구리박 (12) 은 도전 패턴 (13) 을 형성하기 위한 것으로서, 프린트 배선판용으로 제조된 전해 구리박 (황산구리 수용액 중에 구리를 용해시켜 이온화한 것을 전착롤로 연속적으로 전착하여 구리박화한 것) 이나 압연 구리박을 사용하면, 그 두께 편차를 매우 작게 할 수 있다. 또, 필요에 따라, 스위핑 (sweeping) 등의 기법으로 구리박 (12) 의 두께를 조정해도 된다.
다음으로, 코어 기판 (11) 의 양면에 형성된 구리박 (12) 을 포토리소그래피 및 에칭에 의해 선택적으로 제거함으로써, 코어 기판 (11) 상에 도전 패턴 (13) 을 형성한다 (도 3). 이때, 코어 기판 (11) 상의 소정의 영역에 있는 구리박 (12) 이 전면적으로 제거됨으로써, 반도체 장치 (14) 의 탑재 영역이 확보된다.
이어서, 코어 기판 (11) 상의 소정의 영역에 반도체 장치 (14) 를 이른바 페이스 업 (face-up) 상태에서 탑재한다 (도 4). 이때, 반도체 장치 (14) 는 코어 기판 (11) 상에 접착제 등을 사용하여 임시 고정되는 것이 바람직하다.
또한, 반도체 장치 (14) 가 탑재된 코어 기판 (11) 의 양면에 편면 구리박 부착 수지 시트 (15) 를 접착시킨다 (도 5). 본 제조예의 편면 구리박 부착 수지 시트 (15) 는, B 스테이지의 에폭시 수지 등으로 이루어지는 열경화성 수지 시트 (16) 의 일방의 면에 구리박 (17) 이 부착된 것이다. 이러한 편면 구리박 부착 수지 시트 (15) 를 준비하고, 그 수지면을 코어 기판 (11) 의 양면에 각각 서로 부착시킨 후, 열간 프레스하여 편면 구리박 부착 수지 시트 (15) 를 코어 기판 (11) 과 일체화한다. 이로써, 반도체 장치 (14) 는 프린트 배선판 내에 내장된 상태가 되어, 열경화성 수지 시트 (16) 가 수지층 (16) 이 된다 (절연층 형성 공정).
다음으로, 수지층 (16) 의 표면에 형성된 구리박 (17) 을 컨포멀 (conformal) 가공에 의해 선택적으로 제거함으로써, 비아홀 (19a, 19b) 을 형성하기 위한 마스크 패턴을 형성한다 (도 6). 컨포멀 가공을 포토리소그래피 및 에칭에 의해 실시하면 고정밀도의 미세 가공을 실현할 수 있기 때문에 바람직하다. 또한, 특별히 한정되지 않지만, 마스크 패턴의 개구폭의 직경은 10 ∼ 200㎛ 정도로 설정하는 것이 바람직하고, 비아홀 (19a, 19b) 의 깊이에 따라 개구폭의 직경도 크게 하는 것이 바람직하다. 이로써, 반도체 장치 (14) 의 범프 (14p) 의 바로 위에 개구 패턴 (18a) 이 형성되고, 코어 기판 (11) 의 표면에 형성된 도전 패턴 (13) 의 바로 위에 개구 패턴 (18b) 이 형성된다.
그 다음에, 컨포멀 가공이 실시된 구리박 (17) 을 마스크로 하는 샌드 블라스트 처리에 의해, 비아홀 (19a, 19b) 을 형성한다 (도 7). 샌드 블라스트 처리에서는, 비금속 입자 또는 금속 입자 등의 블라스트 입자를 투사함으로써 피가공체를 연삭하는데, 개구 패턴 (18a, 18b) 의 바로 아래에 범프 (14p) 나 도전 패턴 (13) 등의 금속층을 형성해 둠으로써 깊이가 상이한 비아홀을 각각 만들 수 있다. 이렇게 하면, 비아홀 (19a) 의 형성에서는, 범프 (14p) 가 스톱퍼로서 기능하기 때문에, 반도체 장치 (14) 가 블라스트 입자로 손상을 받는 것을 방지할 수 있으며, 또 비아홀 (19b) 의 형성에서는, 내층의 도전 패턴 (13) 이 스톱퍼로서 기능하기 때문에, 비아홀 (19b) 이 그 이상 깊게 도려내어지는 것이 억제된다. 이렇게 하여, 비아홀 (19a, 19b) 은 비관통 구멍이 되어, 범프 (14p) 또는 도전 패턴 (13) 이 각각 비아홀 (19a, 19b) 의 바닥부에 노출한 구조가 형성된다 (접속 구멍 형성 공정).
다음으로, 비아홀 (19a, 19b) 의 내벽면을 포함하는 비아홀 (19a, 19b) 내의 노출면의 거의 전체면에 하지 도전층 (20) 을 성막한다 (도 8). 하지 도전층 (20) 의 형성 방법으로는, 무전해 도금 (화학 도금) 법을 사용하는 것이 바람직하지만, 스퍼터링법, 증착법 등을 사용할 수도 있다. 하지 도전층 (20) 은, 그 후에 실시하는 전해 (전기) 도금의 하지 금속 (또는, 시드층) 으로서의 역할을 하고, 그 두께는 매우 얇아도 되고, 예를 들어, 수십 ㎚ 내지 수 ㎛ 의 범위에서 적절히 선택할 수 있다. 이어서, 전해 도금법에 의해 하지 도전층 (20) 으로부터 도체 금속을 성장시킨다 (도 9). 이로써, 비아홀 (19a, 19b) 의 내벽면에 하지 도전층 (20) 을 포함하는 도전층 (21) 이 형성된다. 이때, 전해 도금에 사용하는 도금욕의 조성, 전류 밀도, 전해 시간, 교반 방법 및 속도, 그리고, 첨가제의 종류와 같은 도금의 조건을 적절히 조정함으로써, 비아홀 (19a, 19b) 내의 중앙부에 있어서의 도전층 (21) 에 오목부 (패임부) 를 형성한다.
그 후, 포토리소그래피에 의해 도전층 (21) 의 도전 패턴 (22) 이 되는 영역 상에 레지스트층 (24a, 24b) 을 형성한다 (도 10). 여기에서, 비아홀 (19a, 19b) 의 내벽과 접하지 않도록 도전 패턴 (22) 의 비아홀 전극부 (23a, 23b) 를 형성하기 위해, 비아홀 (19a, 19b) 내의 레지스트층 (24a, 24b) 의 폭이 비아홀의 상부 개구폭의 직경 (ra, rb) 보다 작아지도록, 이들 레지스트층 (24a, 24b) 을 형성한다.
다음으로, 레지스트층 (24a, 24b) 을 에칭 마스크로 하여 에칭을 실시하고, 배선 패턴 부분 이외의 도전층 (21) 을 선택적으로 제거하여, 도전 패턴 (22) (비 아홀 전극부 (23a, 23b)) 을 형성한다 (도 11 : 배선층 접속 공정). 이때, 마스크 부근의 도전층 (21) 의 에칭 속도 (에치 레이트) 가 그 이외의 부분보다 작아지기 때문에, 형성되는 배선층인 비아홀 전극부 (23a, 23b) 는 상부가 끝이 넓어지는 형상이 된다.
그리고, 박리액을 사용하여 도전 패턴 (22) 상의 레지스트층 (24a, 24b) 을 제거함으로써, 도 1 에 나타내는 구성의 반도체 내장 기판 (1) 을 얻는다.
여기에서, 도 17 은 상기 서술한 도 2 ∼ 도 11 에 나타내는 순서와 동일하게 하여 제조한 배선 구조의 일례를 나타내는 평면 사진 (도 1(A) 에 나타내는 평면도에 상당하는 사진) 이고, 도 18a ∼ 18c 는 도 17 에 나타내는 배선 구조의 비아홀 전극부 (23a) 또는 비아홀 전극부 (23b) 의 주변을 나타내는 단면 사진 (도 1(B) 에 나타내는 단면도에 있어서의 비아홀 전극부 (23a) 또는 비아홀 전극부 (23b) 주변에 상당하는 사진) 이다. 또한, 도 18a ∼ 18c 는 비아홀 전극부와, 그것이 접속하는 범프의 윤곽 형상을 강조하기 위해, 실제로 촬영된 화상의 콘트라스트를 조절한 후의 것을 나타낸다. 이들 사진에 나타내는 비아홀 전극부 (23a, 23b) 는, 그 상면이 전체적으로 패인 형상을 가지고 있으며, 또 미시적으로 보면, 그 표면에 미소한 돌기 형상의 요철이 형성되어 있는 것이 확인되었다.
이와 같이 구성된 본 발명에 의한 배선 구조를 구비하는 반도체 내장 기판 (1) 에 의하면, 비아홀 전극부 (23a, 23b) 에 대해, 제조 공정이나 검사 공정에 있어서의 가열 냉각 처리가 실시되었을 때, 비아홀 전극부 (23a, 23b) 에는, 이들의 팽축에 따라, 내부에 열응력이 인가되고, 특히, 비아홀 전극부 (23a, 23b) 와 범프 (14p) 및 도전 패턴 (13) 의 접촉 계면 영역에서는, 양자에 생기는 열팽창률 및 열수축률의 상이로 인하여, 범프 (14p) 및 도전 패턴 (13) 에 대해 비아홀 전극부 (23a, 23b) 를 이동시키는 응력이 생길 수 있다.
이때, 비아홀 전극부 (23a, 23b) 의 상면에 오목부가 형성되어 있고, 또한, 상부 측벽이 경사면으로 되어 있어 각 오목부의 둘레 가장자리를 포함하는 상단부가 비아홀 (19a, 19b) 의 내벽과 접해 있지 않기 때문에, 도 16(A) 에 나타내는 비아홀 전극부 (23p) 와 마찬가지로, 내부에서 생기는 열 변형이 그 오목부에서 말하자면 흡수되도록 완화되어, 비아홀 전극부 (23a, 23b) 와 범프 (14p) 및 도체 패턴 (13) 의 계면 영역에서 비아홀 전극부 (23a, 23b) 를 범프 (14p) 및 도체 패턴 (13) 으로부터 이동시키도록 (떼어내도록) 작용하는 응력의 정도를, 도 16(B) 에 나타내는 바와 같은 상면이 평탄한 비아홀 전극부 (23q) 에 비해 현저하게 저감시킬 수 있다.
또, 비아홀 전극부 (23a, 23b) 가, 상면 오목부의 둘레 가장자리 (가장자리단부) 에서 범프 (14p) 및 도체 패턴 (13) 을 향하여 단면적이 증대되는 부분을 포함하고, 상부 측벽이 경사면으로 되어 있기 때문에, 단면이 첨탑 형상을 이루는 상단부를 형성하기 쉬워져, 상면 오목부와 함께, 비아홀 전극부 (23a, 23b) 에 인가되는 응력의 완화 작용이 보다 얻기 쉬워진다.
또한, 비아홀 (19a, 19b) 이 바닥벽에서 상부 개구를 향하여 서서히 직경이 크게 되어 있으며, 비아홀 전극부 (23a, 23b) 가, 범프 (14p) 및 도체 패턴 (13) 과 접속하는 부위 (비아홀 (19a, 19b) 의 바닥벽, 즉 범프 (14p) 및 도체 패턴 (13) 의 노출면) 에서 비아홀 (19a, 19b) 의 상부 개구를 향하여 단면적이 증대되는 부분을 포함하고 있기 때문에, 비아홀 전극부 (23a, 23b) 와 범프 (14p) 및 도체 패턴 (13) 의 계면 영역에 인가되는 응력이, 비아홀 전극부 (23a, 23b) 의 바닥부 측벽 (즉, 비아홀 (19a, 19b) 의 바닥부 내벽) 을 따라 확산되고 쉬워, 비아홀 전극부 (23a, 23b) 의 내부 응력을 한층 더 완화시킬 수 있다.
여기에서, 도 19a 및 도 19b 는 각각 배선층 (비아홀 전극부 (23a, 23b) 에 상당) 의 상면에 오목부를 갖는 본 발명에 의한 배선 구조, 및, 배선층의 상면이 평탄한 배선 구조 (각각 도 16(A) 및 (B) 에 나타내는 구조에 상당한다. 단, 모두 오목부의 가장자리단부를 포함하는 측벽이 비아홀과 접해 있지 않다.) 의 일례에 대하여, 응력 해석 시뮬레이션을 실시한 결과를 나타내는 단면도로서, 이들 배선 구조를 25℃ 에서 100℃ 로 가열했을 때에 생기는 최대 주(主)응력을, 그레이 스케일의 등고선 (실제 출력 결과는 컬러 표시) 으로 가시화한 것이다.
양 도면 중, 사각틀로 둘러싸서 나타내는 수치는, 배선층과 피배선체의 계면 영역에 있어서의 배선층측 (도면 중, 흑색 동그라미로 대략적으로 나타내는 부위) 에 있어서의 응력의 계산값을 나타내고, 그 절대값이 클수록, 그 내부 응력의 값이 큰 것을 나타내고 있다. 이들 결과로부터, 도 19a 에 나타내는 상면에 오목부를 갖는 배선층을 구비하는 배선 구조에서는, 상면에 오목부를 갖지 않는 도 19b 에 나타내는 배선 구조에 비해, 배선층과 피배선체의 접촉 계면 영역에 작용하는 내부 응력이 충분히 경감되는 것이 확인되었다. 또한, 도 16(B) 에 나타내는 바와 같은 비아홀의 내벽 사이에 공극이 구획되어 있지 않은 비아홀 전극부 (23q) 와 동일한 형상의 배선층에 대하여, 도 19a 및 도 19b 에 있어서와 동일한 응력 해석 시뮬레이션을 실시한 결과, 그 내부 응력의 값은, 도 19b 에 나타내는 배선층의 경우보다 커지는 경향이 있다는 것이 판명되었다.
따라서, 반도체 내장 기판 (1) 에서는, 도체 패턴 (13) 과 비아홀 전극부 (23a), 및, 범프 (14) 와 비아홀 전극부 (23b) 의 접촉 계면 영역에서, 비아홀 전극부 (23a, 23b) 를 각각 도체 패턴 (13) 및 범프 (14p) 에 대해 이동시키도록 (떼어내도록) 작용하는 응력을 경감시킬 수 있으며, 이로써, 양자의 접속성을 높일 수 있음과 함께, 그 충분한 접속 상태를 경시적으로 유지시킬 수 있게 된다.
또, 비아홀 전극부 (23a, 23b) 의 상면의 적어도 일부에 오목부가 형성되어 있기 때문에, 이들 상면이 평탄한 경우에 비해 표면적이 증대된다. 따라서, 비아홀 전극부 (23a, 23b) 의 상부에 수지 등 (납땜 레지스트 등) 의 상부 구조가 적층되었을 때에, 그 상부 구조와 비아홀 전극부 (23a, 23b) 의 접촉 면적이 증대되어, 양자의 접착성을 향상시킬 수 있다. 게다가 또한, 비아홀 전극부 (23a, 23b) 의 상면의 적어도 일부에 오목부를 갖기 때문에, 이들 오목부의 가장자리단부가, 그 상층의 수지 등의 상부 구조 내에 돌입되는 구조가 형성되어, 말하자면 앵커 효과에 의해, 양자의 접착성 (수지 등의 고정력) 을 한층 향상시킬 수 있다.
또한, 비아홀 (19a, 19b) 의 내부에서, 비아홀 전극부 (23a, 23b) 가, 각각 도전 패턴 (13) 및 범프 (14p) 를 향하여 그 단면적이 서서히 증대되는 부분을 포함하는 형상이 되고, 비아홀 (19a, 19b) 의 내벽과 비아홀 전극부 (23a, 23b) 가 접해 있지 않은 공간 영역이 구획되어 있기 때문에, 인접하는 비아홀 (19a, 19a) 및 비아홀 (19a, 19b) 간의 절연은, 이들 사이의 거리로 확보된다. 따라서, 인접하는 비아홀 (19a, 19a) 및 비아홀 (19a, 19b) 간의 절연을 확실하게 유지하면서, 도전 패턴 (13) 및 범프 (14p) 와 비아홀 전극부 (23a, 23b) 를 확실하게 접속할 수 있다. 이로써, 비아홀 (19a, 19b) 의 협피치화에 의한 반도체 내장 기판 (1) 의 고밀도 실장을 실현할 수 있다.
또, 비아홀 전극부 (23a, 23b) 가 끝이 넓어지는 형체로 되어 있어, 도전 패턴 (13) 및 범프 (14p) 와 비아홀 전극부 (23a, 23b) 의 접속 부위 (비아홀 (19a, 19b) 의 바닥부에 있어서의 도전 패턴 (13) 및 범프 (14p) 의 노출면) 에서 큰 접속 면적을 확보할 수 있기 때문에, 비아홀 전극부 (23a, 23b) 의 패터닝에 있어서, 비아홀 전극부 (23a, 23b) 가 도전 패턴 (13) 및 범프 (14p) 와 위치 어긋남을 일으켰다고 하더라도, 양자의 접속을 충분히 확보할 수 있다. 따라서, 비아홀 전극부 (23a, 23b) 와 도전 패턴 (13) 및 범프 (14p) 의 충분한 접속 강도를 담보할 수 있으며, 이로써, 단선이나 접속 저항의 상승을 억제할 수 있어, 제품의 신뢰성 및 생산성을 향상시킬 수 있게 된다.
또한, 비아홀 전극부 (23a, 23b) 가 도전 패턴 (13) 및 범프 (14p) 를 향하여 단면적이 증대되는 부분을 포함하도록 형성되어 비아홀 (19a, 19b) 의 내벽과 비아홀 전극부 (23a, 23b) 가 접해 있지 않은 공간 영역 (공극) 이 구획되어 있기 때문에, 그 공극분의 배선층 용적이 삭감되어, 배선 구조 전체의 박형화를 도모할 수 있다. 또, 이와 같이 배선량이 감소하기 때문에, 배선 저항 및 기생 용량을 저하시킬 수 있다.
이에 추가하여, 비아홀 전극부 (23a, 23b) 의 내벽과 도전 패턴 (13) 및 범프 (14p) 사이에 공극이 구획되기 때문에, 비아홀 전극부 (23a, 23b) 의 폭을 비아홀 (19a, 19b) 의 치수 이하의 값으로 할 수 있으며, 이로써, 비아홀 (19a, 19b) 의 폭을 협공차로 관리할 수 있음과 함께, 배선량이 더욱 저감되어 배선 구조 전체의 배선 저항 및 기생 용량을 더욱 경감시킬 수 있다. 또, 배선 구조의 제조시에, 적어도 비아홀 (19a, 19b) 내의 개구단부 근방에 공극이 생기기 때문에, 만일, 도전성 이물질 등이 비아홀 전극부 (23a, 23b) 부근에 혼입되어도, 이 공극에서 포집할 수 있어, 이물질에 의한 비아홀 전극부 (23a, 23b) 간의 단락을 방지할 수도 있다.
또, 비아홀 전극부 (23a, 23b) 의 내벽과 도전 패턴 (13) 및 범프 (14p) 사이에 공극이 구획되어 있기 때문에, 빌드업 공법 등에 의해 절연층 (16) 상에 적층되는 적층 재료나 납땜 레지스트 등과 절연층 (16) 사이의 밀착성이 앵커 효과에 의해 더욱 높아진다. 또한, 비아홀 전극부 (23a, 23b) 가 상면에 오목부를 갖기 때문에, 그 오목부 (패임부) 의 가장자리단부 (상단부) 가, 그 상층에 형성될 수 있는 수지 등의 상부 구조 내에 돌입되도록 배치되고, 이 또한 앵커 효과에 의해, 양자의 접착성 (수지 등의 고정력) 이 한층 더 향상된다.
여기에서, 이러한 형체의 비아홀 전극부 (23a) 가 형성된 다른 예를 도 12(A) ∼ (F) 에 나타낸다. 도 12(A) ∼ (E) 는 비아홀 전극부 (23a) 가 상면에 오목부를 가지고 있으며, 또 그 폭 방향의 단면 양측에서 접속 구멍의 내벽과 접해 있지 않고 공극이 구획된 양태를 나타내는 단면도이고, 도 12(F) 는 비아홀 전극부 (23a) 가 상면에 오목부를 갖고 있으며, 또 그 폭 방향의 단면 편측에서만 접속 구멍의 내벽과 접해 있지 않고, 공극이 구획된 양태를 나타내는 단면도이다.
또, 비아홀 전극부 (23a, 23b) 가, 비아홀 (19a, 19b) 의 바닥부에 있어서의 도전 패턴 (13) 및 범프 (14p) 의 노출면의 거의 전체면을 덮도록 형성되어 있기 때문에, 비아홀 전극부 (23a, 23b) 를 형성할 때에 사용하는 에칭액이나 그 밖의 불순물이, 비아홀 전극부 (23a, 23b) 와 도전 패턴 (13) 및 범프 (14p) 의 접속 계면에 침입하는 것을 유효하게 방지할 수 있으며, 배선 강도를 충분히 확보할 수 있기 때문에, 비아홀 접속부에 있어서의 전기적 접속의 신뢰성을 높이고, 또한 접속 저항을 저감시킬 수 있다.
또한, 도 12(B) 에 나타내는 양태에서는, 비아홀 (19a, 19b) 의 내벽의 바닥부 근방이 그 전체 둘레에 걸쳐 비아홀 전극부 (23a, 23b) 와 접해 있기 때문에, 도전 패턴 (13) 및 범프 (14p) 의 노출면 전체가 더욱 확실히 덮인다. 또, 도전 패턴 (13) 및 범프 (14p) 뿐만 아니라, 비아홀 (19a, 19b) 의 측벽도 비아홀 전극부 (23a, 23b) 로 덮여 있기 때문에, 상방으로부터의 수분 등의 침입이 생겼을 때에도, 도체의 부식을 방지할 수 있다.
이 점에 관하여, 종래에는, 접속 구멍의 개구단부가 배선층에 의해 완전히 덮여 있지 않으면, 전기적 접속의 신뢰성이 저하되거나, 접속부의 저항이 증대되거나 하는 것으로 생각되었으며, 이들을 방지하기 위해, 배선층을 형성할 때에 접속 구멍과의 위치 어긋남을 일으켜도 접속 구멍의 개구단부를 완전히 덮을 수 있도록, 배선층폭을 접속 구멍의 구경보다 크게 하는 패턴 설계가 채용되는 경향이 있었다.
그러나, 본 발명자들의 지견에 의하면, 비아홀 접속부에 있어서의 전기적 접속의 신뢰성이나 저항에 영향을 미치는 것은, 접속 구멍의 개구단부의 피복률이 아니라, 접속 구멍의 바닥벽에 있어서의 피배선체의 노출면의 피복률이라는 것이 판명되었다.
피배선체의 노출면 전체를 배선층에서 덮으려면, 예를 들어, 상기 서술한 제조예와 같이 서브트랙티브법으로 배선층을 형성하는 경우, 에칭에 의해 배선 패턴 부분 이외의 도전층 (21) 을 선택적으로 제거할 때 (도 11) 에, 에칭 처리 조건을 조정하여, 도전층 (21) 의 제거가 도전 패턴 (13) 및 범프 (14p) 에 이르기 전에 에칭을 정지하도록 하면 된다. 또, 배선층의 형성 위치에 어긋남이 발생해도, 피배선체의 노출면 전체가 배선층에 의해 덮이도록 하려면, 에칭량 등의 에칭 처리 조건을, 상정되는 위치 어긋남을 고려하여 적절히 설정하면 된다.
또, 후술하는 도 13 에 나타내는 애디티브법에 의해 배선을 형성하는 경우, 배선 패턴 이외의 부분에 마스크층 (132) 을 형성할 때 (도 13(B)) 에, 마스크층 (132) 의 개구폭 (ma, mb) 을 피배선체의 노출면의 폭의 직경 (r'130a, r'130b) (비아홀의 바닥벽의 폭의 직경) 보다 크게 하면 된다. 또한, 배선층의 형성 위치에 어긋남을 일으켜도, 피배선체의 노출면 전체가 배선층에 의해 덮이도록 하려면, 마스크층 (132) 의 개구폭 (ma, mb) 을, 상정되는 위치 어긋나는 정도의 여유도를 포함하도록, 피배선체의 노출면의 폭의 직경 (r'130a, r'130b) 보다 크게 설정하면 된다.
다음으로, 본 발명에 의한 배선 구조를 형성하는 다른 예로서, 애디티브법 (배선 패턴 부분에 선택적으로 배선층을 형성하는 방법) 을 사용한 배선층의 형성 방법의 일례에 대하여, 도면을 참조하면서 설명한다. 도 13(A) ∼ (D) 는 본 발명의 배선 구조를 형성하는 순서의 다른 예를 나타내는 공정도이다.
우선, 피배선체인 내부 배선층의 상부 표면의 일부가 노출되도록 접속 구멍 (130a, 130b) 이 형성된 절연층 (131) 을 갖는 다층 프린트 배선판을 준비한다 (도 13(A).).
다음으로, 배선 패턴 이외의 부분에 포토레지스트로 이루어지는 마스크층 (132) 을 형성한다 (도 13(B)). 이때, 배선층의 양 측면이 접속 구멍의 상부 내벽과 접하지 않도록 하기 위해, 마스크층 (132) 의 개구폭 (ma, mb) 을 접속 구멍 (130a, 130b) 의 상부 개구폭의 직경 (r130a, r130b) 보다 작게 한다. 계속해서, 무전해 도금을 실시하여, 상면에 오목부를 갖는 배선층 (133a, 133b) 을 형성(도 13(c)) 한 후, 박리액을 사용하여 배선 패턴 상의 마스크층 (132) 을 제거함으로써, 접속 구멍의 양 내벽과의 사이에 접속 구멍의 개구단을 포함하는 공극이 구획되도록 형성된 배선층 (133a, 133b) 이 형성된다 (도 13(D) : 배선층 접속 공정).
이와 같이 하여 얻어지는 배선 구조를 갖는 반도체 내장 기판에서도, 도 1 에 나타내는 반도체 내장 기판 (1) 에서 나타나는 바와 동일한 작용 효과를 얻을 수 있다.
또한, 상기 서술한 바와 같이, 본 발명은 상기 실시형태에 한정되는 것이 아니라, 그 요지를 변경하지 않는 한도에서 여러 가지 변형이 가능하다. 예를 들어, 본 발명의 배선 구조는, 비아홀 전극부 (23a, 23b) 의 상면 전체가 오목 형상을 이루지 않아도 되고, 상면의 일부에 오목부가 형성되어 있으면 되며, 오목부는 단면에서 좌우 비대칭이어도 상관없다. 또한, 비아홀 전극부 (23a, 23b) 상면의 오목부의 형상은, 단면이 절구 형상인 것에 한정되지 않고, 직사각 형상이나 역사다리꼴 형상 등이어도 상관없다. 게다가 또한, 도 18a ∼ 18c 에 나타내는 바와 같이, 비아홀 전극부 (23a, 23b) 의 상면에는, 미소한 돌기 형상 요철이 형성되어 있어도 되고, 이 경우, 미소 돌기에 의한 앵커 효과에 의해, 상층과의 접착성이 더욱 높아지기 때문에 바람직하다. 이에 추가하여, 비아홀 전극부 (23a, 23b) 는 비아홀 (19a, 19b) 의 개구 레벨보다 외부로 돌출되어 있어도 된다.
또, 배선층이 최상층이 되는 단층의 구조에 한정되지 않고, 다층 프린트 배선판의 제조에 채용되고 있는 공지된 빌드업 공법에 의한 다층 구조에 적용할 수도 있다. 이 경우, 도 1 에 있어서의 비아홀 (19a, 19b) 과 비아홀 전극부 (23a, 23b) 사이에 구획된 공극은, 그 상부에 형성되는 절연층으로 충전되어도 된다. 또, 피배선체는, 도전 패턴 (13) 이나 반도체 장치의 범프 (14p) 에 한정되지 않고, 예를 들어, 저항기, 콘덴서 등의 전자 부품의 전극 등, 배선층에 의해 배선을 실시하는 대상 모두가 본 발명의 피배선체에 포함된다.
또한, 본 발명의 배선 구조에서 배선층이 접속하는 피배선체와 다른 부품 등과의 위치 관계는, 동일 수지층 (16) 내의 다른 평면 상에 있는 경우에 한정되지 않고, 동일 층 내의 동일 평면 또는 다른 평면 상에 위치하고 있어도 되고, 다른 층 내에 위치하고 있어도 되어 어느 양태이어도 된다.
게다가 또한, 배선층인 도전 패턴 (22) 은, 배선층의 폭 방향의 편측에서만 비아홀 (19a, 19b) 의 내벽과 접하지 않는 양태, 즉, 그 편측에서만 공극이 구획되어 있어도 되고, 절연 확보의 관점에서는, 배선층의 폭 방향의 양측에서 접속 구멍의 내벽과 접해 있지 않은 것이 바람직하다.
게다가 또한, 비아홀 전극부 (23a, 23b) 의 단면 형상은, 도시하는 바와 같이 육각 형상에 한정되지 않고, 전체적으로, 피배선체를 향하여 단면적이 증대되는 끝이 넓어지는 형상이어도 되고, 비아홀 (19a, 19b) 의 내벽과 비아홀 전극부 (23a, 23b) 의 측벽 사이에, 비아홀 (19a, 19b) 의 개구단을 포함하는 간극이 구획되어 있지 않아도 된다. 이에 추가하여, 비아홀 전극부 (23a, 23b) 의 상면은, 전체적으로 기판면과 평행하지 않아도 되고, 예를 들어, 경사져 있어도 상관없다. 또한, 비아홀 전극부 (23a, 23b) 의 측벽 상부의 경사면은, 오목부의 둘레 가장자리의 전체에 걸쳐 형성되어 있지 않아도 되고, 오목부의 둘레 가장자리의 적어도 일부에 대해 형성되어 있어도 된다.
또, 상기 서술한 제조예에서는, 배선층의 형성 공정에서, 레지스트층 (24a, 24b) 의 폭을 조절하여, 접속 구멍인 비아홀 (19a, 19b) 의 내벽 상부에 공극이 구획되도록 배선층을 형성했는데, 일단 배선층을 형성한 후, 배선층과 접속 구멍의 내벽의 접촉 부분을 레이저 조사에 의해 트리밍하는 등의 후공정에 의할 수도 있으며, 공정을 간략화하는 관점에서, 후공정을 별도로 형성하지 않고, 접속 구멍의 내 벽의 적어도 일부와 접하지 않는 배선층을 직접 형성하는 편이 바람직하다. 또, 상기 서술한 제조예에서는, 배선층을 형성하는 방법으로서 서브트랙티브법 및 애디티브법을 사용하는 방법을 설명했지만, 세미애디티브법 등을 사용해도 상관없다. 또한, 비아홀 전극부 (23a, 23b) 를 형성할 때에, 전해 도금 또는 무전해 도금 등으로 상면이 평탄한 상태의 막을 일단 형성한 후, 상면의 일부에 에칭 등을 실시하여 오목부를 형성해도 된다.
이상 설명한 바와 같이, 본 발명에 의한 배선 구조 및 그 형성 방법 그리고 프린트 배선판에 의하면, 피배선체와 그것에 접속되는 배선층과의 접속성을 충분히 높일 수 있으며, 이로써, 그 배선 구조를 구비하는 배선판이나 디바이스의 신뢰성을 향상시킬 수 있기 때문에, 반도체 장치 등의 능동 부품, 및/또는, 저항, 커패시터 등의 수동 부품을 내장하는 기기, 장치, 시스템, 각종 디바이스 등, 특히 소형화 및 고성능화가 요구되는 것에 널리 또한 유효하게 이용할 수 있다.
도 1(A) 및 (B) 는 각각 본 발명에 의한 배선 구조의 바람직한 일 실시형태를 구비하는 반도체 내장 기판의 일례의 주요부의 개략을 나타내는 평면도 및 단면도이다.
도 2 는 반도체 내장 기판 (1) 을 제조하는 순서의 일례를 나타내는 공정도이다.
도 3 은 반도체 내장 기판 (1) 을 제조하는 순서의 일례를 나타내는 공정도이다.
도 4 는 반도체 내장 기판 (1) 을 제조하는 순서의 일례를 나타내는 공정도이다.
도 5 는 반도체 내장 기판 (1) 을 제조하는 순서의 일례를 나타내는 공정도이다.
도 6 은 반도체 내장 기판 (1) 을 제조하는 순서의 일례를 나타내는 공정도이다.
도 7 은 반도체 내장 기판 (1) 을 제조하는 순서의 일례를 나타내는 공정도이다.
도 8 은 반도체 내장 기판 (1) 을 제조하는 순서의 일례를 나타내는 공정도이다.
도 9 는 반도체 내장 기판 (1) 을 제조하는 순서의 일례를 나타내는 공정도이다.
도 10 은 반도체 내장 기판 (1) 을 제조하는 순서의 일례를 나타내는 공정도이다.
도 11 은 반도체 내장 기판 (1) 을 제조하는 순서의 일례를 나타내는 공정도이다.
도 12(A) ∼ (F) 는 각각 본 발명의 배선 구조의 다른 실시형태에 있어서의 배선층을 나타내는 단면도이다.
도 13 은 본 발명의 배선 구조를 형성하는 순서의 다른 예를 나타내는 공정도이다.
도 14 는 반도체 장치의 개략 구조를 나타내는 사시도이다.
도 15(A) 및 (B) 는 각각 종래의 배선 구조의 일례를 나타내는 평면도 및 단면도이다.
도 16(A) 및 (B) 는 각각 배선층의 상면에 오목부를 갖는 본 발명에 의한 배선 구조, 및, 배선층의 상면이 평탄한 배선 구조를 개략적으로 나타내는 모식 단면도이다.
도 17 은 도 2 ∼ 도 11 에 나타내는 순서와 동일하게 하여 제조한 배선 구조의 일례를 나타내는 평면 사진이다.
도 18a 는 도 17 에 나타내는 배선 구조의 비아홀 전극부 (23a) 또는 비아홀 전극부 (23b) 의 주변을 나타내는 단면 사진이다.
도 18b 는 도 17 에 나타내는 배선 구조의 비아홀 전극부 (23a) 또는 비아홀 전극부 (23b) 의 주변을 나타내는 단면 사진이다.
도 18c 는 도 17 에 나타내는 배선 구조의 비아홀 전극부 (23a) 또는 비아홀 전극부 (23b) 의 주변을 나타내는 단면 사진이다.
도 19a 는 배선층의 상면에 오목부를 갖는 본 발명에 의한 배선 구조에 대하여 응력 해석 시뮬레이션을 실시한 결과를 나타내는 단면도이다.
도 19b 는 배선층의 상면이 평탄한 배선 구조에 대하여, 응력 해석 시뮬레이션을 실시한 결과를 나타내는 단면도이다.
*부호의 설명*
1…반도체 내장 기판 (프린트 배선판), 11…코어 기판, 12, 17…구리박, 13…도전 패턴 (피배선체), 14…반도체 장치, 14a…주면, 14b…이면, 14p…범프 (피배선체), 14q…범프, 15…수지 시트, 16…수지층, 열경화성 수지 시트, 17p, 17q…수지층, 18a, 18b…개구 패턴, 19a, 19b, 19p…비아홀 (접속 구멍), 20…하지 도전층, 21…도전층, 22…도전 패턴 (배선층), 23a, 23b, 23p…비아홀 전극부 (배선층), 23q…비아홀 전극부, 24a, 24b…레지스트층, 130a, 130b…접속 구멍, 131…절연층, 132…마스크층, 133a, 133b…배선층, 150…비아홀, 153…배선층, P, Q…배선 구조, ra, rb…비아홀의 상부 개구폭의 직경, ma, mb…마스크층의 개구폭, r130a, r130b…접속 구멍의 상부 개구폭의 직경, r'130a, r'130b…노출면의 폭의 직경, r…비아홀의 상부 개구 직경, tp, tq…상단부, w…배선층의 폭, z…절연 거리.

Claims (8)

  1. 접속 구멍이 형성된 절연층과,
    상기 접속 구멍의 바닥부에 적어도 일부가 노출되도록 배치된 피배선체와,
    상기 접속 구멍의 내부에서 상기 피배선체와 접속되어 있으며, 상면의 적어도 일부에 오목부를 갖는 배선층을 구비하고 있고,
    상기 배선층의 연재 방향에 직교하는 방향의 수직 단면에 있어서, 상기 오목부의 상면이 호상 (弧狀) 혹은 V 자 형상을 이루고 있거나 또는 상기 오목부의 양 가장자리단부가 첨탑 형상을 이루고 있고, 그 오목부의 양 가장자리단부가 상기 접속 구멍의 내벽과 접하고 있지 않고, 또한, 그 오목부의 양 가장자리단부로부터 상기 피배선체를 향하여 단면적이 증대되는 부분을 포함하고 있고,
    상기 배선층은, 상기 피배선체와 접속하는 부위로부터 상기 접속 구멍의 개구를 향하여 단면적이 증대되는 부분을 포함하는 것인, 배선 구조.
  2. 제 1 항에 있어서,
    상기 배선층은, 상기 접속 구멍의 내벽의 적어도 일부와 그 배선층이 접해 있지 않은 공간 영역이 구획되도록 형성된 것인, 배선 구조.
  3. 제 1 항에 있어서,
    상기 배선층의 상단부의 폭이, 상기 접속 구멍의 개구폭의 직경보다 작게 되어 있는, 배선 구조.
  4. 제 1 항에 있어서,
    상기 배선층은, 상기 접속 구멍의 바닥부에 노출된 상기 피배선체의 노출면 전체를 덮도록 형성된 것인, 배선 구조.
  5. 접속 구멍이 형성된 절연층,
    상기 접속 구멍의 바닥부에 적어도 일부가 노출되도록 배치된 피배선체, 및
    상기 접속 구멍의 내부에서 상기 피배선체와 접속되어 있으며, 상면의 적어도 일부에 오목부를 갖는 배선층을 구비하고 있고, 또한, 상기 배선층의 연재 방향에 직교하는 방향의 수직 단면에 있어서, 상기 오목부의 상면이 호상 혹은 V 자 형상을 이루고 있거나 또는 상기 오목부의 양 가장자리단부가 첨탑 형상을 이루고 있고, 그 오목부의 양 가장자리단부가 상기 접속 구멍의 내벽과 접하고 있지 않고, 그 오목부의 양 가장자리단부로부터 상기 피배선체를 향하여 단면적이 증대되는 부분을 포함하는, 배선 구조가 형성되어 있고,
    상기 배선층은, 상기 피배선체와 접속하는 부위로부터 상기 접속 구멍의 개구를 향하여 단면적이 증대되는 부분을 포함하는 것인, 프린트 배선판.
  6. 피배선체 상에 절연층을 형성하는 절연층 형성 공정과,
    상기 피배선체의 적어도 일부를 노출시키도록, 상기 절연층에 적어도 1 개의 접속 구멍을 형성하는 접속 구멍 형성 공정과,
    상기 접속 구멍의 내부에서 상기 피배선체와, 상면의 적어도 일부에 오목부를 갖는 배선층을 접속시키는 배선층 접속 공정을 구비하고 있고,
    상기 배선층 접속 공정에 있어서는, 상기 배선층의 연재 방향에 직교하는 방향의 수직 단면에 있어서, 상기 오목부의 상면이 호상 혹은 V 자 형상을 이루도록 또는 상기 오목부의 양 가장자리단부가 첨탑 형상을 이루도록, 또한, 그 오목부의 양 가장자리단부가 상기 접속 구멍의 내벽과 접하지 않도록, 또한, 그 오목부의 양 가장자리단부로부터 상기 피배선체를 향하여 단면적이 증대되는 부분을 포함하도록, 그 배선층을 형성하고,
    상기 배선층은, 상기 피배선체와 접속하는 부위로부터 상기 접속 구멍의 개구를 향하여 단면적이 증대되는 부분을 포함하도록 형성되는, 배선 구조의 형성 방법.
  7. 삭제
  8. 삭제
KR1020080018602A 2007-02-28 2008-02-28 배선 구조 및 그 형성 방법, 그리고 프린트 배선판 KR101504348B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2007-00050490 2007-02-28
JP2007050490A JP4331769B2 (ja) 2007-02-28 2007-02-28 配線構造及びその形成方法並びにプリント配線板

Publications (2)

Publication Number Publication Date
KR20080080056A KR20080080056A (ko) 2008-09-02
KR101504348B1 true KR101504348B1 (ko) 2015-03-19

Family

ID=39463825

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080018602A KR101504348B1 (ko) 2007-02-28 2008-02-28 배선 구조 및 그 형성 방법, 그리고 프린트 배선판

Country Status (5)

Country Link
US (1) US20080202803A1 (ko)
EP (1) EP1965421A3 (ko)
JP (1) JP4331769B2 (ko)
KR (1) KR101504348B1 (ko)
CN (1) CN101257004B (ko)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100699874B1 (ko) * 2005-11-08 2007-03-28 삼성전자주식회사 삽입형 연결부를 갖는 비. 지. 에이 패키지 그 제조방법 및이를 포함하는 보드 구조
US20090146295A1 (en) * 2007-12-11 2009-06-11 Hidefumi Narita Ceramic substrate having thermal via
TWI468093B (zh) * 2008-10-31 2015-01-01 Princo Corp 多層基板之導孔結構及其製造方法
US8755196B2 (en) * 2010-07-09 2014-06-17 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
JP5602584B2 (ja) * 2010-10-28 2014-10-08 新光電気工業株式会社 配線基板及びその製造方法
KR101987367B1 (ko) * 2011-12-15 2019-06-11 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법
US9093117B2 (en) * 2012-03-22 2015-07-28 Hutchinson Technology Incorporated Ground feature for disk drive head suspension flexures
JP5410580B1 (ja) * 2012-08-09 2014-02-05 日本特殊陶業株式会社 配線基板
JP2014091247A (ja) * 2012-11-02 2014-05-19 Panasonic Corp 半田印刷機及び半田印刷機の半田にじみ検査方法
JP5862584B2 (ja) * 2013-03-08 2016-02-16 株式会社村田製作所 モジュールおよびこのモジュールの製造方法ならびにこのモジュールを備える電子装置
US9275925B2 (en) 2013-03-12 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved interconnect structure
CN104066271B (zh) * 2013-03-21 2017-04-05 广达电脑股份有限公司 印刷电路板与在其电路板上配置集成电路封装元件的方法
CN109637995B (zh) * 2013-09-03 2022-11-22 日月光半导体制造股份有限公司 基板结构、封装结构及其制造方法
US9465501B2 (en) * 2013-09-11 2016-10-11 Eastman Kodak Company Multi-layer micro-wire substrate method
US9620446B2 (en) * 2014-12-10 2017-04-11 Shinko Electric Industries Co., Ltd. Wiring board, electronic component device, and method for manufacturing those
US9070392B1 (en) 2014-12-16 2015-06-30 Hutchinson Technology Incorporated Piezoelectric disk drive suspension motors having plated stiffeners
US10515884B2 (en) 2015-02-17 2019-12-24 Advanced Semiconductor Engineering, Inc. Substrate having a conductive structure within photo-sensitive resin
US10381296B2 (en) * 2017-03-06 2019-08-13 Advanced Semiconductor Engineering, Inc. Semiconductor device package and a method of manufacturing the same
US10446515B2 (en) 2017-03-06 2019-10-15 Advanced Semiconductor Engineering, Inc. Semiconductor substrate and semiconductor packaging device, and method for forming the same
JP6947550B2 (ja) * 2017-06-27 2021-10-13 株式会社ジャパンディスプレイ 表示装置
US11569160B2 (en) * 2018-06-06 2023-01-31 Intel Corporation Patterning of dual metallization layers
US11277917B2 (en) 2019-03-12 2022-03-15 Advanced Semiconductor Engineering, Inc. Embedded component package structure, embedded type panel substrate and manufacturing method thereof
US10950551B2 (en) 2019-04-29 2021-03-16 Advanced Semiconductor Engineering, Inc. Embedded component package structure and manufacturing method thereof
US11296030B2 (en) 2019-04-29 2022-04-05 Advanced Semiconductor Engineering, Inc. Embedded component package structure and manufacturing method thereof
JP2021111674A (ja) * 2020-01-08 2021-08-02 パナソニックIpマネジメント株式会社 配線体、タッチセンサ、及び実装基板
JP7483595B2 (ja) * 2020-11-13 2024-05-15 新光電気工業株式会社 配線基板、電子装置及び配線基板の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60234982A (ja) * 1984-05-09 1985-11-21 Alps Electric Co Ltd パタ−ン形成方法
JPH0521961A (ja) * 1991-07-11 1993-01-29 Nec Corp 多層印刷配線板およびパターン垂直投影装置
JPH06132693A (ja) * 1992-10-21 1994-05-13 Fujitsu Ltd 配線板構造

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2559700B2 (ja) * 1986-03-18 1996-12-04 富士通株式会社 半導体装置の製造方法
US4714516A (en) * 1986-09-26 1987-12-22 General Electric Company Method to produce via holes in polymer dielectrics for multiple electronic circuit chip packaging
JPH07112041B2 (ja) * 1986-12-03 1995-11-29 シャープ株式会社 半導体装置の製造方法
US4960613A (en) * 1988-10-04 1990-10-02 General Electric Company Laser interconnect process
US5056216A (en) * 1990-01-26 1991-10-15 Sri International Method of forming a plurality of solder connections
JPH0461293A (ja) * 1990-06-29 1992-02-27 Toshiba Corp 回路基板及びその製造方法
US5157589A (en) * 1990-07-02 1992-10-20 General Electric Company Mutliple lamination high density interconnect process and structure employing thermoplastic adhesives having sequentially decreasing TG 's
US5279711A (en) * 1991-07-01 1994-01-18 International Business Machines Corporation Chip attach and sealing method
JP3383329B2 (ja) * 1992-08-27 2003-03-04 株式会社東芝 半導体装置の製造方法
US5329695A (en) * 1992-09-01 1994-07-19 Rogers Corporation Method of manufacturing a multilayer circuit board
JP2502902B2 (ja) * 1992-12-28 1996-05-29 インターナショナル・ビジネス・マシーンズ・コーポレイション プリント配線板およびその製造方法
US5477086A (en) * 1993-04-30 1995-12-19 Lsi Logic Corporation Shaped, self-aligning micro-bump structures
US5470787A (en) * 1994-05-02 1995-11-28 Motorola, Inc. Semiconductor device solder bump having intrinsic potential for forming an extended eutectic region and method for making and using the same
US5796591A (en) * 1995-06-07 1998-08-18 International Business Machines Corporation Direct chip attach circuit card
JP3149352B2 (ja) * 1996-02-29 2001-03-26 インターナショナル・ビジネス・マシーンズ・コーポレ−ション 基板の導体層の形成方法
US5744759A (en) * 1996-05-29 1998-04-28 International Business Machines Corporation Circuit boards that can accept a pluggable tab module that can be attached or removed without solder
KR100791281B1 (ko) * 1998-05-19 2008-01-04 이비덴 가부시키가이샤 프린트배선판 및 프린트배선판의 제조방법
JP2000040867A (ja) * 1998-07-24 2000-02-08 Shinko Electric Ind Co Ltd 半導体チップ実装用回路基板
JP2000058709A (ja) * 1998-08-17 2000-02-25 Nec Corp 突起電極構造および突起電極形成方法
JP3577419B2 (ja) * 1998-12-17 2004-10-13 新光電気工業株式会社 半導体装置およびその製造方法
JP3446825B2 (ja) * 1999-04-06 2003-09-16 沖電気工業株式会社 半導体装置およびその製造方法
JP2002124756A (ja) * 2000-10-18 2002-04-26 Nitto Denko Corp 回路基板および回路基板の端子部の接続構造
US6767817B2 (en) * 2002-07-11 2004-07-27 Micron Technology, Inc. Asymmetric plating
JP4181510B2 (ja) * 2003-02-28 2008-11-19 日本特殊陶業株式会社 樹脂製配線基板
US6756305B1 (en) * 2003-04-01 2004-06-29 Xilinx, Inc. Stacked dice bonded with aluminum posts
JP3938921B2 (ja) 2003-07-30 2007-06-27 Tdk株式会社 半導体ic内蔵モジュールの製造方法
JP2005070360A (ja) * 2003-08-22 2005-03-17 Sony Corp 電気回路基板
JP4206885B2 (ja) * 2003-09-26 2009-01-14 ソニー株式会社 半導体装置の製造方法
JP2005209920A (ja) * 2004-01-23 2005-08-04 Casio Micronics Co Ltd プリント配線基板、その製造方法および製造装置、配線回路パターン、ならびにプリント配線板
JP2006100773A (ja) 2004-09-01 2006-04-13 Matsushita Electric Ind Co Ltd 多層配線基板とその製造方法及びこれを用いた電子機器
JP4303282B2 (ja) * 2006-12-22 2009-07-29 Tdk株式会社 プリント配線板の配線構造及びその形成方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60234982A (ja) * 1984-05-09 1985-11-21 Alps Electric Co Ltd パタ−ン形成方法
JPH0521961A (ja) * 1991-07-11 1993-01-29 Nec Corp 多層印刷配線板およびパターン垂直投影装置
JPH06132693A (ja) * 1992-10-21 1994-05-13 Fujitsu Ltd 配線板構造

Also Published As

Publication number Publication date
US20080202803A1 (en) 2008-08-28
EP1965421A2 (en) 2008-09-03
CN101257004B (zh) 2012-06-06
JP4331769B2 (ja) 2009-09-16
KR20080080056A (ko) 2008-09-02
EP1965421A3 (en) 2009-11-11
JP2008218522A (ja) 2008-09-18
CN101257004A (zh) 2008-09-03

Similar Documents

Publication Publication Date Title
KR101504348B1 (ko) 배선 구조 및 그 형성 방법, 그리고 프린트 배선판
KR101412258B1 (ko) 프린트 배선판의 배선 구조 및 그 형성 방법
US8707554B2 (en) Method of manufacturing multilayer wiring substrate
TWI579978B (zh) 多層電子支撐結構及其製造方法
US8772643B2 (en) Multilayer wiring substrate, and method of manufacturing the same
US7421777B2 (en) Method of manufacturing multilayer wiring substrate using temporary metal support layer
US8389871B2 (en) Multilayered wiring board and method of manufacturing the same
TWI449480B (zh) 多層配線基板
US20110155438A1 (en) Multilayer Wiring Substrate
US9173291B2 (en) Circuit board and method for manufacturing the same
US9711476B2 (en) Wiring board and electronic component device
US10643949B2 (en) Component carrier and method for manufacturing the same
KR20110098677A (ko) 다층 배선 기판 및 그 제조방법
JP4780423B2 (ja) プリント配線板の配線構造及びその形成方法
JP5269757B2 (ja) 多層配線基板
KR20130070129A (ko) 인쇄회로기판 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180302

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190305

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20200302

Year of fee payment: 6