KR101503328B1 - Power on reset circuit using multiple power voltage - Google Patents

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KR101503328B1 KR1020130050482A KR20130050482A KR101503328B1 KR 101503328 B1 KR101503328 B1 KR 101503328B1 KR 1020130050482 A KR1020130050482 A KR 1020130050482A KR 20130050482 A KR20130050482 A KR 20130050482A KR 101503328 B1 KR101503328 B1 KR 101503328B1
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주식회사 티엘아이
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Abstract

복수개의 파워 전압을 사용하는 파워온 리셋 회로가 게시된다. 본 발명의 파워온 리셋 회로는 하이 전원전압의 안정 레벨을 가지는 하이 파워 전압을 풀업 전압으로서 제공받으며, 하이 응답 신호를 발생하는 하이 파워 응답부로서, 상기 하이 응답 신호는 상기 하이 파워 전압의 레벨 상승에 따라 전압 레벨이 상승하는 상기 하이 파워 응답부; 로우 전원전압의 안정 레벨을 가지는 로우 파워 전압을 풀업 전압으로서 제공받으며, 상기 하이 응답 신호를 반전하여 로우 응답 신호로 발생하도록 구동되는 로우 파워 응답부로서, 상기 로우 전원전압은 상기 하이 전원 전압보다 낮은 레벨인 상기 로우 파워 응답부; 및 상기 로우 응답 신호의 천이에 응답하여 펄스로 활성화되는 파워온 리셋 신호를 발생하는 펄스 발생부를 구비한다. 본 발명의 파워온 리셋 회로에 의하면, 보다 안정적인 파워온 리셋신호(VPOR)가 제공되며, 소요되는 레이아웃 면적이 현저히 감소된다.A power-on reset circuit using a plurality of power voltages is published. The power-on reset circuit of the present invention is a high power responsive portion that receives a high power voltage having a stable level of a high power supply voltage as a pullup voltage and generates a high response signal, The high-power responding part having a voltage level rising according to the voltage level; A low power responding part which is supplied with a low power voltage having a stable level of a low power supply voltage as a pullup voltage and which is driven to generate a low response signal by inverting the high response signal, Level response; And a pulse generator for generating a power-on reset signal activated by a pulse in response to the transition of the row response signal. According to the power-on reset circuit of the present invention, a more stable power-on reset signal VPOR is provided and the required layout area is significantly reduced.

Description

복수개의 파워 전압을 사용하는 파워온 리셋 회로{POWER ON RESET CIRCUIT USING MULTIPLE POWER VOLTAGE} [0001] POWER ON RESET CIRCUIT USING MULTIPLE POWER VOLTAGE [0002]

본 발명은 파워온 리셋 회로에 관한 것으로, 특히, 복수개의 파워 전압을 사용하는 파워온 리셋 회로에 관한 것이다.The present invention relates to a power-on reset circuit, and more particularly to a power-on reset circuit using a plurality of power voltages.

일반적으로 반도체 집적회로 장치는 파워 전압이 공급될 때 파워온 리셋 신호를 발생하는 파워온 리셋 회로를 포함한다. 그리고, 파워온 리셋 신호는 내부에 포함되는 구성요소들을 이상 동작을 방지하도록 초기화하는데 이용된다.Generally, a semiconductor integrated circuit device includes a power-on reset circuit that generates a power-on reset signal when a power voltage is supplied. Then, the power-on reset signal is used to initialize the components contained therein to prevent abnormal operation.

종래의 파워온 리셋 회로(10)는, 도 1에 도시되는 바와 같이, 저항(R1), 커패시터(C1), 인버터(INV) 및 펄스 발생부(11)로 구성된다. 그리고, 상기 인버터(INV)는 인버터 출력 전압(VINV)에 공통 접속되는 피모스 트랜지스터(TP) 및 앤모스 트랜지스터(TN)로 구성된다.The conventional power-on reset circuit 10 includes a resistor R1, a capacitor C1, an inverter INV, and a pulse generating unit 11 as shown in Fig. The inverter INV is composed of a PMOS transistor TP and an NMOS transistor TN connected in common to the inverter output voltage VINV.

도 1의 파워온 리셋 회로(10)의 정상동작의 경우, 파워 전압(VPW)은 접지 전압(VSS) 레벨에서 전원전압(VDD) 레벨로 증가한다. 이때, 상기 저항(R1)과 상기 커패시터(C1) 사이의 공통 노드(NCOM)의 전압도 접지 전압(VSS)에서 전원전압(VDD) 으로 증가된다. 그리고, 상기 인버터 출력 전압(VINV)은 상기 파워 전압(VPW)에 따라 상승하다가, 상기 공통 노드(NCOM)의 전압이 앤모스 트랜지스터(TN)의 문턱 전압(Vt) 정도가 되면, 다시 접지전압(VSS)으로 하강된다. 즉, 상기 인버터 출력 전압(VINV)에는 천이 단부가 발생된다. In the normal operation of the power-on reset circuit 10 of Fig. 1, the power voltage VPW increases from the ground voltage VSS level to the power supply voltage VDD level. At this time, the voltage of the common node NCOM between the resistor R1 and the capacitor C1 is also increased from the ground voltage VSS to the power source voltage VDD. The inverter output voltage VINV rises according to the power voltage VPW and when the voltage of the common node NCOM reaches about the threshold voltage Vt of the NMOS transistor TN, VSS). That is, a transition end is generated in the inverter output voltage VINV.

그리고, 상기 펄스 발생부(11)은 상기 인버터 출력 전압(VINV)의 천이 단부에 응답하여, 펄스로 활성화되는 파워온 리셋 신호(POR)을 생성한다. 이와 같이, 펄스로 활성화된 상기 파워온 리셋 신호(POR)는 DRAM 내부 회로들의 동작을 리셋시키는 데 사용된다.The pulse generator 11 generates a pulse-activated power-on reset signal POR in response to a transition end of the inverter output voltage VINV. As such, the pulse-activated power-on reset signal POR is used to reset the operation of the DRAM internal circuits.

그런데, 도 1의 파워온 리셋 회로(10)에서, 파워온 초기에, 상기 파워전압(VPW)의 여기 전압에 의하여, 상기 공통 노드(NCOM)의 전압이 상기 인버터(INV)의 앤모스 트랜지스(TN)의 문턱전압 보다 높게 되는 경우, 상기 인버터 출력 전압(VINV)은 계속 접지전압(VSS) 레벨을 유지하게 되며, 파워온 리셋 신호(POR)도 계속 접지전압(VSS) 레벨을 유지하게 된다. 이에 따라, 상기 파워온 리셋 신호(POR)에는 펄스가 발생되지 않는다.In the power-on reset circuit 10 of FIG. 1, at the initial stage of power-on, the voltage of the common node NCOM is changed to the voltage of the NMOS transistor INV of the inverter INV by the excitation voltage of the power voltage VPW. The inverter output voltage VINV is maintained at the ground voltage VSS level and the power-on reset signal POR is maintained at the ground voltage VSS level . Thereby, no pulse is generated in the power-on reset signal POR.

즉, 도 1의 파워온 리셋 회로(10)에서는, 파워온 시에 불안정하게 동작할 수 있다는 문제점이 발생된다.That is, the power-on reset circuit 10 of FIG. 1 has a problem that it can operate unstably at power-on.

또한, 도 1의 파워온 리셋 회로(10)는 저항(R1) 및 커패시터(C1)를 포함하여 구현되므로, 소요되는 레이아웃 면적이 크게 되는 문제점이 발생된다.
In addition, since the power-on reset circuit 10 of FIG. 1 includes the resistor R1 and the capacitor C1, a problem arises that the required layout area is increased.

본 발명의 목적은 상기 종래기술의 문제점을 해결하기 위한 것으로서, 복수개의 파워 전압들을 사용하여, 보다 안정적인 파워온 리셋 신호를 발생할 수 있으며, 소요되는 레이아웃 면적을 저감할 수 있는 파워온 리셋 회로를 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a power-on reset circuit capable of generating a more stable power-on reset signal by using a plurality of power voltages and reducing a required layout area .

상기의 목적을 달성하기 위한 본 발명의 일면은 파워온 리셋 회로에 관한 것이다. 본 발명의 파워온 리셋 회로는 하이 전원전압의 안정 레벨을 가지는 하이 파워 전압을 풀업 전압으로서 제공받으며, 하이 응답 신호를 발생하는 하이 파워 응답부로서, 상기 하이 응답 신호는 상기 하이 파워 전압의 레벨 상승에 따라 전압 레벨이 상승하는 상기 하이 파워 응답부; 로우 전원전압의 안정 레벨을 가지는 로우 파워 전압을 풀업 전압으로서 제공받으며, 상기 하이 응답 신호를 반전하여 로우 응답 신호로 발생하도록 구동되는 로우 파워 응답부로서, 상기 로우 전원전압은 상기 하이 전원 전압보다 낮은 레벨인 상기 로우 파워 응답부; 및 상기 로우 응답 신호의 천이에 응답하여 펄스로 활성화되는 파워온 리셋 신호를 발생하는 펄스 발생부를 구비한다.According to an aspect of the present invention, there is provided a power-on reset circuit. The power-on reset circuit of the present invention is a high power responsive portion that receives a high power voltage having a stable level of a high power supply voltage as a pullup voltage and generates a high response signal, The high-power responding part having a voltage level rising according to the voltage level; A low power responding part which is supplied with a low power voltage having a stable level of a low power supply voltage as a pullup voltage and which is driven to generate a low response signal by inverting the high response signal, Level response; And a pulse generator for generating a power-on reset signal activated by a pulse in response to the transition of the row response signal.

상기와 같은 본 발명의 파워온 리셋 회로에서는, 파워온 초기시에 상기 로우 파워 전압에 여기 전압이 존재하는 경우에도, 상기 로우 응답 신호에는 천이 단부가 발생되며, 상기 파워온 리셋신호에는 펄스가 발생된다. 따라서, 본 발명의 파워온 리셋 회로에 의하면, 보다 안정적인 파워온 리셋신호(VPOR)가 제공된다.In the power-on reset circuit of the present invention as described above, even when the excitation voltage exists in the low power voltage at the time of initial power-on, a transition end occurs in the row response signal, and a pulse is generated in the power- do. Therefore, with the power-on reset circuit of the present invention, a more stable power-on reset signal VPOR is provided.

또한, 본 발명의 파워온 리셋 회로는, 저항 및/또는 커패시터의 사용없이 구현될 수 있다. 그러므로, 본 발명의 파워온 리셋 회로에 의하면, 소요되는 레이아웃 면적이 현저히 감소된다.
Further, the power-on reset circuit of the present invention can be implemented without using resistors and / or capacitors. Therefore, according to the power-on reset circuit of the present invention, the required layout area is significantly reduced.

본 발명에서 사용되는 각 도면의 간단한 설명이 제공된다.
도 1은 기존의 파워온 리셋 회로를 나타내는 도면이다.
도 2는 본 발명의 일실시예에 따른 파워온 리셋 회로를 나타내는 도면이다.
도 3은 도 2의 파워온 리셋 회로의 주요신호의 동작을 나타내는 타이밍도이다.A brief description of each drawing used in the present invention is provided.
FIG. 1 shows a conventional power-on reset circuit.
2 is a diagram illustrating a power-on reset circuit according to an embodiment of the present invention.
3 is a timing chart showing the operation of the main signal of the power-on reset circuit of FIG.

본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 또한, 하기의 설명에서, 구체적인 처리흐름과 같은 많은 특정 상세들은 본 발명의 보다 전반적인 이해를 제공하기 위해 기술된다. 그러나, 이들 특정 상세들 없이도, 본 발명의 실시될 수 있다는 것은 당해 기술분야에서 통상의 지식을 가진 자에게는 자명한 사실이다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.For a better understanding of the present invention and its operational advantages, and the objects attained by the practice of the present invention, reference should be made to the accompanying drawings, which illustrate preferred embodiments of the invention, and the accompanying drawings. In understanding each of the figures, it should be noted that like parts are denoted by the same reference numerals whenever possible. Also, in the following description, numerous specific details, such as specific processing flows, are set forth in order to provide a more thorough understanding of the present invention. It will be apparent, however, to one skilled in the art, that the present invention may be practiced without these specific details. Further, detailed descriptions of known functions and configurations that may be unnecessarily obscured by the gist of the present invention are omitted.

한편, 최근의 동향을 살펴보면, 많은 집적회로들이 고속동작의 집적회로에 대한 필요성이 증대되면서, 복수의 파워 전압을 사용하고 있다. 예컨대, 입출력 핀, 입출력 버퍼, 메모리 셀 들에 각각 개별적인 파워 전압이 사용된다.On the other hand, in recent trends, many integrated circuits use a plurality of power voltages as the need for integrated circuits of high-speed operation increases. For example, separate power voltages are used for input / output pins, input / output buffers, and memory cells, respectively.

이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 그러나 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어 지는 것이다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments disclosed herein are being provided so that this disclosure will be thorough and complete, and will fully convey the concept of the invention to those skilled in the art.

도 2는 본 발명의 일실시예에 따른 파워온 리셋 회로(100)를 나타내는 도면이다. 도 2의 파워온 리셋 회로(100)에는 복수개의 파워 전압 즉, 하이 파워 전압(HVPW) 및 로우 파워 전압(LVPW)을 사용한다. 이때, 상기 하이 파워 전압(HVPW)은 하이 전원전압(HVDD)의 안정 레벨을 가지며, 상기 로우 파워 전압(HVPW)은 로우 전원전압(LVDD)의 안정 레벨을 가진다(도 3 참조). 2 is a diagram illustrating a power-on reset circuit 100 in accordance with an embodiment of the present invention. The power-on reset circuit 100 of FIG. 2 uses a plurality of power voltages, that is, a high power voltage HVPW and a low power voltage LVPW. At this time, the high power voltage HVPW has a stable level of the high power supply voltage HVDD and the low power voltage HVPW has a stable level of the low power supply voltage LVDD (see FIG. 3).

본 실시예에서, 상기 로우 파워 전압(HVPW)은 상기 하이 전원전압(HVDD)보다 낮은 레벨이다. 그리고, 본 명세서에서, '안정 레벨'은 파워온이 상당히 진행되어 안정화된 상태에서의 전압 레벨을 의미한다.In the present embodiment, the low power voltage HVPW is lower than the high power supply voltage HVDD. In this specification, the term 'stable level' means a voltage level in a state where the power-on is considerably advanced and stabilized.

도 2를 참조하면, 본 발명의 파워온 리셋 회로(100)는 하이 파워 응답부(110), 로우 파워 응답부(130) 및 펄스 발생부(150)를 구비한다.Referring to FIG. 2, the power-on reset circuit 100 of the present invention includes a high power responding unit 110, a low power responding unit 130, and a pulse generating unit 150.

상기 하이 파워 응답부(110)는 상기 하이 파워전압(HVPW)을 풀업 전압으로서 제공받으며, 하이 응답신호(HRS)를 발생한다. 본 명세서에서, '풀업 전압'은 해당되는 구성요소의 출력신호의 스윙시에 풀업되는 전압을 의미한다.The high power responding unit 110 receives the high power voltage HVPW as a pull-up voltage and generates a high response signal HRS. In this specification, 'pull-up voltage' means a voltage that is pulled up at the time of swing of the output signal of the corresponding component.

상기 하이 파워 응답부(110)는 구체적으로 하이 풀업 트랜지스터(111) 및 하이 풀다운 트랜지스터(113)를 구비한다.The high-power responding unit 110 specifically includes a high pull-up transistor 111 and a high pull-down transistor 113.

상기 하이 풀업 트랜지스터(111)는 피모스(PMOS)로 구현되며, 소스 단자로 상기 하이 파워 전압(HVPW)이 인가되며, 드레인 단자가 상기 하이 응답 신호(HRS)에 연결되며, 게이트 단자로 접지전압(VSS)이 인가된다.The high pull-up transistor 111 is implemented as PMOS, the high power voltage HVPW is applied to the source terminal, the drain terminal is connected to the high response signal HRS, (VSS) is applied.

상기 하이 풀다운 트랜지스터(113)는 앤모스(NMOS)로 구현되며, 소스 단자로 상기 접지 전압(VSS)이 인가되며, 드레인 단자가 상기 하이 응답 신호(HRS)에 연결되며, 게이트 단자로 접지전압(VSS)이 인가된다.The high pull-down transistor 113 is implemented by NMOS, the ground voltage VSS is applied to the source terminal, the drain terminal is connected to the high response signal HRS, and the ground voltage VSS) is applied.

상기 로우 파워 응답부(130)는 상기 로우 파워전압(LVPW)을 풀업 전압으로서 제공받으며, 상기 하이 응답신호(HRS)를 반전하여 로우 응답 신호(LRS)로 발생하도록 구동된다. 상기 로우 파워 응답부(130)는 구체적으로 로우 풀업 트랜지스터(131) 및 로우 풀다운 트랜지스터(133)를 구비한다.The low power response unit 130 receives the low power voltage LVPW as a pull-up voltage and is driven to generate a low response signal LRS by inverting the high response signal HRS. The low power responding unit 130 specifically includes a low pull-up transistor 131 and a low pull-down transistor 133.

상기 로우 풀업 트랜지스터(131)는 피모스(PMOS)로 구현되며, 소스 단자로 상기 로우 파워 전압(LVPW)이 인가되며, 드레인 단자가 상기 로우 응답 신호(LRS)에 연결되며, 게이트 단자로 상기 하이 응답 신호(HRS)가 인가된다.The low pull-up transistor 131 is implemented as PMOS, the low power voltage LVPW is applied to the source terminal, the drain terminal is connected to the row response signal LRS, The response signal HRS is applied.

상기 로우 풀다운 트랜지스터(133)는 앤모스(NMOS)로 구현되며, 소스 단자로 상기 접지 전압(VSS)이 인가되며, 드레인 단자가 상기 로우 응답 신호(LRS)에 연결되며, 게이트 단자로 상기 하이 응답 신호(HRS)가 인가된다.The low pull-down transistor 133 is implemented as an NMOS, the ground voltage VSS is applied to the source terminal, the drain terminal is connected to the row response signal LRS, The signal HRS is applied.

상기 펄스 발생부(150)는 상기 로우 응답 신호(LRS)의 천이에 응답하여 펄스로 활성화되는 파워온 리셋 신호(VPOR)를 발생한다.The pulse generator 150 generates a power-on reset signal VPOR which is activated in response to the transition of the row response signal LRS.

상기 펄스 발생부(150)는 구체적으로 버퍼링 수단(151), 지연수단(153) 및 논리 게이트(155)를 구비한다.The pulse generating unit 150 specifically includes a buffering unit 151, a delay unit 153, and a logic gate 155.

상기 버퍼링 수단(151)은 상기 로우 응답 신호(LRS)를 버퍼링하여 버퍼링 신호(VBF)로 발생한다. 상기 지연수단(153)은 상기 버퍼링 신호(VBF)를 소정의 지연시간(tD)로 지연하여 지연 신호(VDR)로 발생한다. The buffering unit 151 buffers the row response signal LRS and generates the buffering signal VBF. The delay unit 153 generates the delay signal VDR by delaying the buffering signal VBF by a predetermined delay time tD.

그리고, 상기 버퍼링 신호(VBF)와 상기 지연 신호(VDR)를 논리 연산하여 상기 파워온 리셋 신호(VPOR)를 발생한다. 바람직하기로는, 상기 논리 게이트(155)는 상기 버퍼링 신호(VBF)와 상기 지연 신호(VDR)를 입력단들로 수신하며, 출력단으로 상기 파워온 리셋 신호(VPOR)를 발생하는 배타적 논리합 게이트이다.The buffering signal VBF and the delay signal VDR are logically operated to generate the power-on reset signal VPOR. Preferably, the logic gate 155 is an exclusive OR gate that receives the buffering signal VBF and the delay signal VDR as inputs and generates the power-on reset signal VPOR as an output terminal.

계속하여, 도 2의 파워온 리셋 회로(100)의 동작이 기술된다. 도 3은 도 2의 파워온 리셋 회로(100)의 주요신호의 동작을 나타내는 타이밍도이다. Next, the operation of the power-on reset circuit 100 of FIG. 2 is described. 3 is a timing chart showing the operation of the main signal of the power-on reset circuit 100 of FIG.

도 3을 참조하면, 시점 t1에서, 상기 로우 파워 전압(LVPW)이 제공된다. 이때, 상기 로우 파워 전압(LVPW)의 레벨 상승에 따라, 상기 로우 응답 신호(LRS)의 전압도 상승하게 된다. 이에 따라, 상기 버퍼링 신호(VBF) 및 상기 지연 신호(VDR)의 전압 레벨도 상승하게 된다.Referring to FIG. 3, at time t1, the low power voltage LVPW is provided. At this time, as the level of the low power voltage LVPW rises, the voltage of the row response signal LRS also rises. Accordingly, the voltage levels of the buffering signal VBF and the delay signal VDR also increase.

이후, 시점 t2에서, 상기 하이 파워 전압(HVPW)이 제공된다. 이때, 상기 하이 파워 전압(HVPW)의 레벨 상승에 따라, 상기 하이 응답 신호(HRS)의 전압 레벨이 상승되며, 상기 로우 응답 신호(LRS)의 전압은 하강되며, 상기 버퍼링 신호(VBF)의 전압 레벨은 하강된다. Then, at time t2, the high power voltage HVPW is provided. At this time, as the level of the high power voltage HVPW rises, the voltage level of the high response signal HRS is raised, the voltage of the row response signal LRS is lowered, and the voltage of the buffering signal VBF The level is lowered.

그리고, 소정의 지연 시간(tD)이 경과한 후, 상기 지연 신호(VDR)의 전압 레벨도 하강된다. 이에 따라, 상기 파워온 리셋 신호(VPOR)는 상기 지연 시간(tD)의 활성화폭을 가지는 펄스로 발생된다.Then, after the predetermined delay time tD elapses, the voltage level of the delay signal VDR also falls. Accordingly, the power-on reset signal VPOR is generated as a pulse having the activation width of the delay time tD.

한편, 본 발명의 파워온 리셋 회로(100)에서는, 파워온 시에 상기 로우 파워 전압(LVPW)에 여기 전압이 존재하더라도, 상기 하이 응답 신호(HRS)가 접지전압(VSS)으로 제어되며, 상기 로우 응답 신호(LRS)은 상기 하이 파워 전압(HVPW)의 제공에 따라 하강된다. On the other hand, in the power-on reset circuit 100 of the present invention, even when the excitation voltage is present in the low power voltage LVPW at power-on, the high response signal HRS is controlled to the ground voltage VSS, The low response signal LRS is lowered in accordance with the provision of the high power voltage HVPW.

즉, 본 발명의 파워온 리셋 회로(100)에서는, 파워온 초기시에 상기 로우 파워 전압(LVPW)에 여기 전압이 존재하는 경우에도, 상기 로우 응답 신호(LRS)에는 천이 단부가 발생되며, 상기 파워온 리셋신호(VPOR)에는 펄스가 발생된다. 따라서, 본 발명의 파워온 리셋 회로(100)에 의하면, 보다 안정적인 파워온 리셋신호(VPOR)가 제공된다.That is, in the power-on reset circuit 100 of the present invention, even when the excitation voltage exists in the low power voltage LVPW at the time of power-on initialization, a transition end is generated in the row response signal LRS, A pulse is generated in the power-on reset signal VPOR. Therefore, with the power-on reset circuit 100 of the present invention, a more stable power-on reset signal VPOR is provided.

또한, 본 발명의 파워온 리셋 회로(100)는, 저항 및/또는 커패시터의 사용없이 구현될 수 있다. 그러므로, 본 발명의 파워온 리셋 회로(100)에 의하면, 소요되는 레이아웃 면적이 현저히 감소된다.
Further, the power-on reset circuit 100 of the present invention can be implemented without using resistors and / or capacitors. Therefore, according to the power-on reset circuit 100 of the present invention, the required layout area is significantly reduced.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

Claims (5)

파워온 리셋 회로에 있어서,
하이 전원전압의 안정 레벨을 가지는 하이 파워 전압을 풀업 전압으로서 제공받으며, 하이 응답 신호를 발생하는 하이 파워 응답부로서, 상기 하이 응답 신호는 상기 하이 파워 전압의 레벨 상승에 따라 전압 레벨이 상승하는 상기 하이 파워 응답부;
로우 전원전압의 안정 레벨을 가지는 로우 파워 전압을 풀업 전압으로서 제공받으며, 상기 하이 응답 신호를 반전하여 로우 응답 신호로 발생하도록 구동되는 로우 파워 응답부로서, 상기 로우 전원전압은 상기 하이 전원 전압보다 낮은 레벨인 상기 로우 파워 응답부; 및
상기 로우 응답 신호의 천이에 응답하여 펄스로 활성화되는 파워온 리셋 신호를 발생하는 펄스 발생부를 구비하며,
상기 하이 파워 응답부는
피모스로 구현되는 하이 풀업 트랜지스터로서, 소스 단자로 상기 하이 파워 전압이 인가되며, 드레인 단자가 상기 하이 응답 신호에 연결되며, 게이트 단자로 접지전압이 인가되는 상기 하이 풀업 트랜지스터; 및
앤모스로 구현되는 하이 풀다운 트랜지스터로서, 소스 단자로 상기 접지전압이 인가되며, 드레인 단자가 상기 하이 응답 신호에 연결되며, 게이트 단자로 상기 접지전압이 인가되는 상기 하이 풀다운 트랜지스터를 구비하는 것을 특징으로 하는 파워온 리셋 회로.
In a power-on reset circuit,
A high response part which receives a high power voltage having a stabilization level of a high power supply voltage as a pullup voltage and generates a high response signal, A high power response section;
A low power responding part which is supplied with a low power voltage having a stable level of a low power supply voltage as a pullup voltage and which is driven to generate a low response signal by inverting the high response signal, Level response; And
And a pulse generator for generating a power-on reset signal activated by a pulse in response to the transition of the row response signal,
The high power response unit
A high pull-up transistor implemented as a PMOS transistor, the high pull-up transistor to which the high power voltage is applied to the source terminal, the drain terminal is connected to the high response signal, and the ground voltage is applied to the gate terminal; And
Wherein the high pull-down transistor is a high pull-down transistor implemented as a MOS transistor, the high pull-down transistor having the source terminal connected to the ground voltage, the drain terminal connected to the high response signal, and the gate terminal connected to the ground voltage On reset circuit.
삭제delete 제1항에 있어서, 상기 로우 파워 응답부는
피모스로 구현되는 로우 풀업 트랜지스터로서, 소스 단자로 상기 로우 파워 전압이 인가되며, 드레인 단자가 상기 로우 응답 신호에 연결되며, 게이트 단자로 상기 하이 응답 신호가 인가되는 상기 로우 풀업 트랜지스터; 및
앤모스로 구현되는 로우 풀다운 트랜지스터로서, 소스 단자로 접지전압이 인가되며, 드레인 단자가 상기 로우 응답 신호에 연결되며, 게이트 단자로 상기 하이 응답 신호가 인가되는 상기 로우 풀다운 트랜지스터를 구비하는 것을 특징으로 하는 파워온 리셋 회로.
The apparatus of claim 1, wherein the low power response unit
Wherein the low pull-up transistor is implemented as a PMOS transistor, the low pull-up transistor having the source terminal connected to the low power voltage, the drain terminal connected to the row response signal, and the gate terminal connected to the high response signal; And
And a low pull-down transistor having a drain terminal connected to the row response signal and a high response signal applied to a gate terminal, On reset circuit.
제1항에 있어서, 상기 펄스 발생부는
상기 로우 응답 신호를 버퍼링하여 버퍼링 신호로 발생하는 버퍼링 수단;
상기 버퍼링 신호를 지연하여 지연 신호로 발생하는 지연수단; 및
상기 버퍼링 신호와 상기 지연 신호를 논리 연산하여 상기 파워온 리셋 신호를 발생하는 논리 게이트를 구비하는 것을 특징으로 하는 파워온 리셋 회로.
The apparatus of claim 1, wherein the pulse generator comprises:
Buffering means for buffering the row response signal and generating a buffering signal;
Delay means for delaying the buffering signal to generate a delay signal; And
And a logic gate for logically operating said buffering signal and said delay signal to generate said power-on reset signal.
제4항에 있어서, 상기 논리 게이트는
상기 버퍼링 신호와 상기 지연 신호를 입력단들로 수신하며, 출력단으로 상기 파워온 리셋 신호를 발생하는 배타적 논리합 게이트인 것을 특징으로 하는 파워온 리셋 회로.
5. The method of claim 4, wherein the logic gate
On reset circuit receives the buffering signal and the delay signal at its input terminals and generates the power-on reset signal at an output terminal.
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* Cited by examiner, † Cited by third party
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JP2006148858A (en) * 2004-11-15 2006-06-08 Hynix Semiconductor Inc Power-on reset circuit

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