KR101496846B1 - 유기 발광 트랜지스터를 포함하는 표시 장치 및 이의 제조 방법 - Google Patents

유기 발광 트랜지스터를 포함하는 표시 장치 및 이의 제조 방법 Download PDF

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Abstract

수명이 연장되고 공정이 단순화된 표시 장치 및 이의 제조 방법이 제공된다. 표시 장치는, 제1, 제2, 및 제3 서브 화소 영역을 포함하는 기판과, 제1, 제2, 및 제3 서브 화소 영역에 각각 배치되어 제1 컬러로 발광하는 제1, 제2, 및 제3 유기 발광 트랜지스터; 및 제1 유기 발광 트랜지스터 상에 형성되며 제2 컬러를 가지는 제1 형광 패턴을 갖는다.
유기 발광 트랜지스터, 형광 패턴, 유기 반도체 패턴

Description

유기 발광 트랜지스터를 포함하는 표시 장치 및 이의 제조 방법{Display device comprising organic light emitting transistor and method of fabricating the same}
본 발명은 유기 발광 트랜지스터를 포함하는 표시 장치에 관한 것이다.
유기 발광 다이오드를 이용하는 표시 장치는 전자(electron)와 정공(hole)이 반도체 안에서 전자-정공 쌍을 만들거나 캐리어(carrier)들이 좀더 높은 에너지 상태로 여기된 후 다시 안정화 상태인 바닥상태로 떨어지는 과정을 통해 빛이 발생하는 현상을 이용한다.
그러나, 유기 발광 다이오드는 액정 표시 장치와 달리 전압 구동 방식이 아닌 전류 구동 방식이므로 유기 발광 다이오드를 제어하기 위한 별도의 소자가 필요하다.
이러한 유기 발광 다이오드를 제어하기 위한 소자로 화소를 선택하는 선택 트랜지스터 및 유기 발광 다이오드를 구동하는 구동 트랜지스터를 포함하는 적어도 2개의 트랜지스터가 요구된다. 현재 2개의 트랜지스터와 1개의 캐패시터를 포함하는 제어 소자, 및 4개의 트랜지스터와 2개의 캐패시터를 포함하는 제어 소자가 연구되고 있 다.
그러나, 유기 발광 다이오드를 제어하기 위한 별도의 소자를 구비하는 경우 화소 면적이 매우 감소한다.
따라서, 최근 트랜지스터로서의 기능과 발광 기능을 동시에 가지는 유기 발광 트랜지스터를 이용하는 표시 장치가 연구되고 있다.
본 발명이 해결하고자 하는 과제는 수명이 연장되고 공정이 단순화된 표시 장치를 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 수명이 연장되고 공정이 단순화된 표시 장치의 제조 방법을 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치는, 제1, 제2, 및 제3 서브 화소 영역을 포함하는 기판과, 상기 제1, 제2, 및 제3 서브 화소 영역에 각각 배치되어 제1 컬러로 발광하는 제1, 제2, 및 제3 유기 발광 트랜지스터와, 상기 제1 유기 발광 트랜지스터 상에 형성되며 제2 컬러를 가지는 제1 형광 패턴을 갖는다.
상기 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치의 제조 방법은, 제1, 제2, 및 제3 서브 화소 영역을 포함하는 기판을 제공하는 단계와, 상기 제1, 제2, 및 제3 서브 화소 영역에 각각 배치되어 제1 컬러로 발광하는 제1, 제2 및 제3 유기 발광 트랜지스터를 형성하는 단계와, 상기 제1 유기 발광 트랜지스터 상에 배치되고 제2 컬러를 가지는 제1 형광 패턴을 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타 낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하 도 1 및 도 2를 참조하여 본 발명의 제1 실시예에 따른 표시 장치에 대하여 상세히 설명한다. 도 1은 본 발명의 제1 실시예에 따른 표시 장치의 배치도이다. 도 2는 도 1의 A-A'선, B-B'선, C-C'선을 따라 자른 본 발명의 제1 실시예에 따른 표시 장치의 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 표시 장치는, 기판(10) 상에 구분된 제 1 서브 화소 영역(I), 제2 서브 화소 영역(II), 및 제3 서브 화소 영역(III)으로 이루어진 화소 영역(I, II, III)을 구비한다.
기판(10)은 예를 들어 유리, 석영, 폴리에틸렌, 폴리프로필렌, 폴리에틸렌 테레프탈레이트, 포리메타크릴레이트, 폴리메틸메타크릴레이트, 폴리메틸 아크릴레이트, 폴리에스테르, 폴리카보네이트 등의 재료로 이루어진 경질 기판이거나 가요성(flexible) 기판일 수 있다.
제1 서브 화소 영역(I), 제2 서브 화소 영역(II), 및 제3 서브 화소 영역(III)은 각각 레드(red) 계열, 그린(green) 계열, 및 블루(blue) 계열의 컬러를 나타낼 수 있다.
제1 서브 화소 영역(I), 제2 서브 화소 영역(II), 및 제3 서브 화소 영역(III)은 예를 들어 스트라이프(stripe) 타입, 모자이크(mosaic) 타입, 델타(delta) 타입으로 배치될 수 있다.
본 실시예의 제1 서브 화소 영역(I), 제2 서브 화소 영역(II), 및 제3 서브 화소 영역(III)에는 각각 제1 유기 발광 트랜지스터(1000a), 제2 유기 발광 트랜지스터(1000b), 및 제3 유기 발광 트랜지스터(1000c)가 구비되며, 제1 유기 발광 트랜지스터(1000a) 및 제2 유기 발광 트랜지스터(1000b) 상에는 각각 제1 형광 패턴(600a) 및 제2 형광 패턴(600b)이 형성되어 있다. 여기서, 제1 유기 발광 트랜지스터(1000a)는 제1 게이트 전극(110a), 제1 소스 전극(410a), 및 제1 드레인 전극(510a)으로 이루어진 3전극계 구조로 이루어지고, 제1 소스 전극(410a)과 제1 드레인 전극(510a) 사이에 제1 유기 반도체 패턴(310a)이 배치되어 전하를 이동시키 고 빛을 발산하는 역할을 한다. 제2 유기 발광 트랜지스터(1000b) 및 제3 유기 발광 트랜지스터(1000c)는 제1 유기 발광 트랜지스터(1000a)와 동일한 구조를 가진다.
기판(10) 상에는 게이트선(100)이 가로 방향으로 뻗어 있으며, 제1 서브 화소 영역(I), 제2 서브 화소 영역(II), 및 제3 서브 화소 영역(III)에는 게이트선(100)으로부터 분지된 제1 게이트 전극(110a), 제2 게이트 전극(110b), 및 제3 게이트 전극(110c)이 배치된다.
본 실시예의 게이트선(100), 및 제1 게이트 전극(110a), 제2 게이트 전극(110b), 및 제3 게이트 전극(110c)은 기판(10)과 직접 접촉하도록 형성될 수 있다.
게이트선(100), 및 제1 게이트 전극(110a), 제2 게이트 전극(110b), 및 제3 게이트 전극(110c)은 금속 또는 전도성 고분자로 이루어질 수 있다.
금속으로서 예를 들어 Al, Ag, Mo, Cu, Ti 등을 이용할 수 있고, 양면 발광이 요구되는 경우 ITO(Indium tin oxide), IZO(Indium zinc oxide), SnO2, ZnO와 같은 투명 전극을 이용할 수도 있다. 전도성 고분자로서 예를 들어 폴리아닐린, 폴리아세틸렌, 폴리알킬티오펜 유도체, 폴리실란 유도체를 이용할 수 있다.
게이트선(100), 및 제1 게이트 전극(110a), 제2 게이트 전극(110b), 및 제3 게이트 전극(110c) 및 기판(10) 상에는 게이트 절연막(200)이 형성된다.
게이트 절연막(200)은 예를 들어 SiO2, SiNx, Al2O3 등의 무기 재료나, 예를 들어 폴리클로로피렌, 폴리에틸렌 테레프탈레이트, 폴리옥시메틸렌, 폴리비닐 클로 라이드, 폴리비닐리덴 플로라이드, 시아노에틸 풀루란, 폴리메틸 메타아크릴레이트, 폴리비닐 페놀, 폴리술폰, 폴리카보네이트, 폴리이미드 등의 유기 재료로 이루어질 수 있다.
제1 서브 화소 영역(I), 제2 서브 화소 영역(II), 및 제3 서브 화소 영역(III) 상의 게이트 절연막(200) 위에는 각각 제1 유기 반도체 패턴(310a), 제2 유기 반도체 패턴(310b), 및 제3 유기 반도체 패턴(310c)이 형성되어 있다.
본 실시예의 제1 유기 반도체 패턴(310a), 제2 유기 반도체 패턴(310b), 및 제3 유기 반도체 패턴(310c)은 전하 이동도 및 발광 특성이 모두 우수한 물질을 이용할 수 있다. 본 실시예의 제1 유기 반도체 패턴(310a), 제2 유기 반도체 패턴(310b), 및 제3 유기 반도체 패턴(310c)은 모두 동일한 물질로 이루어질 수 있다. 이에 따라 이들 제1 유기 반도체 패턴(310a), 제2 유기 반도체 패턴(310b), 및 제3 유기 반도체 패턴(310c)은 동일한 수명(life time)을 가져 어느 하나의 컬러를 가지는 화소가 먼저 열화되어 표시 장치 전체가 불량이 되는 현상을 방지할 수 있다. 수명이 가장 긴 컬러를 나타내는 반도체 재료를 이용하여 제1 유기 반도체 패턴(310a), 제2 유기 반도체 패턴(310b), 및 제3 유기 반도체 패턴(310c)을 형성하는 경우 표시 장치의 성능이 향상될 수 있다. 제1 유기 반도체 패턴(310a), 제2 유기 반도체 패턴(310b), 및 제3 유기 반도체 패턴(310c)은 예를 들어 제1 컬러를 나타낼 수 있으며, 제1 컬러는 블루 컬러일 수 있다.
본 실시예의 제1 유기 반도체 패턴(310a), 제2 유기 반도체 패턴(310b), 및 제3 유기 반도체 패턴(310c)은 제1 및 제2 타입 반도체가 접합된 물질이 이용될 수 있다. 즉, 본 실시예의 제1 유기 반도체 패턴(310a), 제2 유기 반도체 패턴(310b), 및 제3 유기 반도체 패턴(310c)은 예를 들어 P 타입 반도체와 N 타입 반도체가 복합체(composite)로 존재하는 양극성(ambipolar) 유기 반도체 물질로 이루어질 수 있으나, 어느 하나의 타입의 반도체로 이루어진 단극성(unipolar) 유기 반도체 물질로 이루어지는 것을 배제하는 것은 아니다. 구체적으로 제1 유기 반도체 패턴(310a), 제2 유기 반도체 패턴(310b), 및 제3 유기 반도체 패턴(310c)은 아센(acene)계 물질, 티오펜(thiophene)계 물질, 플루오렌(fluorene)계 물질, PPV(PolyPhenyleneVinylene)계 물질, 및 페릴렌(perylene)계 물질로 이루어진 군으로부터 선택된 어느 하나 이상일 수 있다. 제1 유기 반도체 패턴(310a), 제2 유기 반도체 패턴(310b), 및 제3 유기 반도체 패턴(310c)은 3eV 이하의 밴드갭(bandgap)을 가질 수 있다.
이와 같은 유기 반도체의 예로 하기 화학식 1 및 하기 화학식 2의 복합체, 화학식 1 및 하기 화학식 3의 복합체, 화학식 1 및 하기 화학식 4의 복합체, 화학식 1 및 하기 화학식 5의 복합체로 이루어진 벌크 이종접합(bulk heterojunction) 구조를 들 수 있다.
(화학식 1)
Figure 112008088963275-pat00001
(화학식 2)
Figure 112008088963275-pat00002
(화학식 3)
Figure 112008088963275-pat00003
(화학식 4)
Figure 112008088963275-pat00004
(화학식 5)
Figure 112008088963275-pat00005
상기 화학식 1은 N 타입이고, 블루 컬러를 발광하는 유기 반도체이다. 상기 화학식 2 내지 상기 화학식 5는 P타입이고, 레드 컬러를 발광하는 유기 반도체이다. 화학식 1은 P13, 화학식 2는 펜타센(pentacene), 화학식 3은 α-75, 화학식 4는 DH4T, 화학식 5는 O-옥틸-OPV5를 의미한다.
또한, 유기 반도체는 그 자체로 양극성을 띄는 하기 화학식 6 내지 화학식 9의 물질로 이루어질 수도 있다.
(화학식 6)
Figure 112008088963275-pat00006
상기 화학식 중, x,y,z는 각각 자연수를 의미한다.
(화학식 7)
Figure 112008088963275-pat00007
상기 화학식 중, n은 자연수를 의미한다.
(화학식 8)
Figure 112008088963275-pat00008
상기 화학식 중, n은 자연수를 의미한다.
(화학식 9)
Figure 112008088963275-pat00009
화학식 6 내지 화학식 8은 레드 계열의 컬러, 구체적으로 보라색을 나타내고, 화학식 9는 블루 컬러를 나타낸다. 화학식 6은 수퍼옐로우(Superyellow), 화학식 7은 F8BT, 화학식 8은 OC1C10-PPV(PolyPhenyleneVinylene), 화학식 9는 디티에닐벤조티아디아졸 유도체(dithienylbenzothiadiazole derivatives)를 각각 나타낸다.
본 실시예의 유기 반도체는 하기 화학식 10 내지 화학식 17의 단극성 물질로 이루어질 수 있다. 하기 화학식 10 내지 화학식 17은 P 타입이고 레드 컬러를 나타낸다.
(화학식 10)
Figure 112008088963275-pat00010
(화학식 11)
Figure 112008088963275-pat00011
(화학식 12)
Figure 112008088963275-pat00012
(화학식 13)
Figure 112008088963275-pat00013
(화학식 14)
Figure 112008088963275-pat00014
(화학식 15)
Figure 112008088963275-pat00015
(화학식 16)
Figure 112008088963275-pat00016
상기 화학식 중, n은 자연수를 의미한다.
(화학식 17)
Figure 112008088963275-pat00017
상기 화학식 중, n은 자연수를 의미한다.
상기 화학식 10은 테트라센(tetracene), 화학식 11은 DTT7Me, 화학식 12는 BP3T, 화학식 13은 TPTPT, 화학식 14는 ter(9,9'-스피로비플루오렌(spirobifluorene), 화학식 15는 루브렌 도핑된 TPPy, 화학식 16은 폴리(9,9'-디알킬플루오렌(dialkylfluorene), 화학식 17은 MEH-PPV를 의미한다.
제1 유기 반도체 패턴(310a)은 정공 수송층(hole transporting layer). 정공 주입층(hole injection layer), 발광층(emitting material layer), 전자 주입층(electron injection layer), 전자 수송층(electron transporting layer)의 역할을 할 수 있다. 제1 유기 반도체 패턴(310a) 상에 별도의 물질이 형성되어 정공 수송층, 전자 수송층, 발광층 등의 역할을 수행할 수도 있다.
제1 유기 반도체 패턴(310a) 상의 일측 및 타측에는 제1 드레인 전극(510a) 및 제1 소스 전극(410a)이 서로 이격되어 대향한다. 제1 드레인 전극(510a) 및 제1 소스 전극(410a)은 동일층 상에 수평 방향으로 대향할 수 있다. 본 명세서에서 제1 드레인 전극(510a) 및 제1 소스 전극(410a)이 '수평 방향으로 대향한다'는 의미는 제1 드레인 전극(510a) 및 제1 소스 전극(410a)이 상하부로 서로 오버랩되도록 배치되고 제1 유기 반도체 패턴(310a)이 그 사이에 개재된 수직 방향 배치만을 배제하는 것으로, 제1 드레인 전극(510a) 및 제1 소스 전극(410a)이 동일층에 형성되지 않더라도 수직 방향으로 오버랩되도록 배치된 경우가 아닌 한 수평 방향으로 대향하는 것으로 해석한다.
제1 드레인 전극(510a)은 제1 드레인선(500a)으로부터 제1 게이트 전극(110a)과 오버랩 되도록 분지되고, 제1 소스 전극(410a)은 제1 소스선(400a)으로부터 제1 게이트 전극(110a)과 오버랩되도록 분지되며, 제1 드레인 전극(510a)과 제1 소스 전극(410a)은 서로 교대로 배치된다.
제1 드레인 전극(510a)은 전자 주입 전극으로 이용될 수 있다. 이 경우 제1 드레인 전극(510a)은 제1 소스 전극(410a)보다 작은 일함수를 가지는 물질, 예를 들어 알루미늄, 은 등의 단일 금속 재료, MgAg 등의 마그네슘 합금, AlLi, AlCa, AlMg 등의 알루미늄 합금, Li , Ca와 같은 알칼리 금속 재료, LiF와 같은 알칼리 금속 합금으로 이루어질 수 있으며, 이들의 단일막 또는 다중막일 수 있다.
제1 소스 전극(410a)은 정공 주입 전극으로 이용될 수 있다. 이 경우 제1 소스 전극(410a)은 제1 드레인 전극(510a)보다 큰 일함수를 가지는 물질, 예를 들어 금, 크롬과 같은 일 함수가 큰 금속 물질, ITO(인디움 주석 옥사이드), 산화 인디움, IZO(인디움 아연 옥사이드), SnO2, ZnO 등의 투명 도전 물질, 폴리아닐린, 폴리아세틸렌, 폴리알킬티오펜 유도체, 폴리실란 유도체와 같은 도전성 고분자로 이루어질 수 있으며, 이들 물질로 이루어진 단일막 또는 다중막일 수 있다.
제2 및 제3 소스 전극(410b, 410c), 제2 및 제3 드레인 전극(510b, 510c), 제2 및 제3 소스선(400b, 400c), 및 제2 및 제3 드레인선(500b, 500c)은 제1 소스 전극(410a), 제1 드레인 전극(510a), 제1 소스선(400a), 및 제1 드레인선(500a)과 동일한 재료 및 구조로 이루어질 수 있다.
상술한 제1 유기 발광 트랜지스터(1000a), 및 제2 유기 발광 트랜지스터(1000b) 상부에는 각각 제1 형광 패턴(600a) 및 제2 형광 패턴(600b)이 형성된다. 제1 형광 패턴(600a) 및 제2 형광 패턴(600b)은 술피드(sulfide)계 물질, 실리케이트(silicatae)계 물질, 나이트라이드(nitride)계 물질, BOSE(Barium Oxygen Silicon Europium)계 물질 및 TAG(Terbium Aluminium Garnet) 또는 YAG(Yttrium Aluminium Garnet)으로 이루어진 가넷(Garnet)계 물질로 이루어진 군으로부터 선택된 어느 하나 이상일 수 있다. 제1 형광 패턴(600a) 및 제2 형광 패턴(600b)은 10 nm 내지 990㎛의 입경을 가지는 형광 물질로 이루어질 수 있다.
제1 유기 반도체 패턴(310a), 제2 유기 반도체 패턴(310b), 및 제3 유기 반도체 패턴(310c)이 제1 컬러로 발광하는 경우, 제1 형광 패턴(600a)은 제1 컬러와 상이한 제2 컬러를 가질 수 있다. 여기서 제1 컬러가 블루 컬러인 경우 제2 컬러는 레드 컬러일 수 있다. 이에 따라 제1 서브 화소 영역(I)에서는 레드 계열의 광이 출사된다.
제1 유기 반도체 패턴(310a), 제2 유기 반도체 패턴(310b), 및 제3 유기 반도체 패턴(310c)이 제1 컬러로 발광하는 경우, 제2 형광 패턴(600b)은 제1 컬러 및 제2 컬러 모두와 상이한 제3 컬러를 가질 수 있다. 여기서 제1 컬러가 블루 컬러이고 제2 컬러는 레드 컬러인 경우 제3 컬러는 그린 컬러일 수 있다. 이에 따라 제2 서브 화소 영역(II)에서는 그린 계열의 광이 출사된다.
제3 유기 반도체 패턴(310c) 상에는 형광 패턴이 형성되지 않는다. 따라서, 제3 서브 화소 영역(III)에서는 제1 컬러, 예를 들어 블루 계열의 광이 출사된다.
이에 따라 각 서브 화소 영역(I, II, III)에서, 레드 컬러, 그린 컬러, 블루 컬러의 광이 각각 출사되어 하나의 단위 화소를 구성한다.
제1, 제2, 및 제3 유기 발광 트랜지스터(1000a, 1000b, 1000c) 및 제1 및 제2 형광 패턴(600a, 600b)을 모두 덮는 봉지 기판(encapsulation substrate)(700)이 더 형성될 수 있다. 봉지 기판(700)은 규소계 물질, 실리콘계 물질, 아크릴계 물질, 멜라민계 물질, 에폭시계 물질, 이미드계 물질, 에스테르계 물질, 질화물, 및 산화물로 이루어진 군으로부터 선택된 어느 하나 이상으로 이루어질 수 있으며, 제1, 제2, 및 제3 유기 발광 트랜지스터(1000a, 1000b, 1000c) 및 제1 및 제2 형광 패턴(600a, 600b)을 수분으로부터 보호하는 역할을 한다.
봉지 기판(700)은 실링재(800)에 의해 기판(10)과 합착된다.
봉지 기판(700)과 제1, 제2, 및 제3 유기 발광 트랜지스터(1000a, 1000b, 1000c) 및 제1 및 제2 형광 패턴(600a, 600b) 사이에는 이격 공간(750)이 형성될 수 있으며, 이러한 이격 공간(750)에는 제습제가 배치될 수 있다.
이하, 도 1, 도 2 및 도 3 내지 도 5를 참조하여, 본 발명의 제1 실시예에 따른 표시 장치의 제조 방법에 대하여 상세히 설명한다. 설명의 편의상, 이하의 실시예들에서는 본 발명의 제1 실시예에 따른 표시 장치의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략하거나 간략화한다. 도 3 내지 도 5는 본 발명의 제1 실시예에 따른 표시 장치의 제조 방법을 공정 순서대로 나타낸 단면도이다.
먼저, 도 1 및 도 3을 참조하면, 먼저, 제1, 제2, 및 제3 서브 화소 영역(I, II, III)을 포함하는 기판(10)을 제공한다.
이어서, 예를 들어 진공 증착, 스퍼터링(sputtering), CVD 또는 도포법 등을 이용하여 가로 방향으로 배열된 게이트선(100)과 제1, 제2, 및 제3 서브 화소 영역(I, II, III)에 각각 제1 게이트 전극(110a), 제2 게이트 전극(110b), 및 제3 게이트 전극(110c)을 형성한다.
이어서, 예를 들어 스퍼터링 또는 CVD법을 이용하여 게이트선(100), 제1 게이트 전극(110a), 제2 게이트 전극(110b), 및 제3 게이트 전극(110c) 및 기판(10)을 덮는 게이트 절연막(200)을 형성한다.
이어서, 게이트 절연막(200) 상의 제1, 제2, 및 제3 서브 화소 영역(I, II, III) 각각에 동일한 물질로 이루어진 제1 유기 반도체 패턴(310a), 제2 유기 반도체 패턴(310b), 및 제3 유기 반도체 패턴(310c)을 형성한다. 제1 유기 반도체 패턴(310a), 제2 유기 반도체 패턴(310b), 및 제3 유기 반도체 패턴(310c)은 예를 들 어 포토 리소그래피(Photolithography), 진공 증착(Vacuum evaporation), 스핀 코팅(Spin coating), 딥 코팅(Dip coating), 잉크젯 프린팅(Ink-jet printing), 및 스탬핑(stamping)으로 이루어진 군으로부터 선택된 어느 하나의 방법으로 형성할 수 있다.
제1 유기 반도체 패턴(310a), 제2 유기 반도체 패턴(310b), 및 제3 유기 반도체 패턴(310c)을 형성하는 단계는, 기판(10) 상에 제1 컬러로 발광하는 유기 반도체층(미도시)을 형성하는 단계 및 유기 반도체층을 패터닝하여 제1, 제2, 및 제3 유기 반도체 패턴(310a, 310b, 310c)을 동시에 형성하는 단계를 포함할 수 있다. 이 경우 동일한 물질로 이루어진 제1, 제2, 및 제3 유기 반도체 패턴(310a, 310b, 310c)을 동시에 형성할 수 있어 공정이 단순화된다.
제1, 제2, 및 제3 유기 반도체 패턴(310a, 310b, 310c)을 형성하는 단계는 잉크젯(inkjet)법을 이용하여 제1 컬러로 발광하는 유기 반도체 물질을 제1, 제2, 및 제3 서브 화소 영역(I, II, III)에 주입하는 것을 포함할 수도 있다. 이 경우에도 하나의 잉크젯 장치에 담겨진 하나의 유기 반도체 물질을 3 영역에 주입하면 되므로 복수의 잉크젯 장치를 사용하지 않아도 되므로 공정 시간이 감소될 수 있다.
이어서, 도 4를 참조하면, 예를 들어 진공 증착, 스퍼터링(sputtering), CVD 또는 도포법 등을 이용하여 제1, 제2 및 제3 소스 전극(410a, 410b, 410c), 제1, 제2 및 제3 드레인 전극(510a, 510b, 510c), 제1, 제2 및 제3 소스선(400a, 400b, 400c), 및 제1, 제2 및 제3 드레인선(500a, 500b, 500c)을 형성한다. 제1, 제2 및 제3 소스 전극(410a, 410b, 410c), 제1, 제2 및 제3 드레인 전극(510a, 510b, 510c)은 제1 유기 반도체 패턴(310a), 제2 유기 반도체 패턴(310b), 및 제3 유기 반도체 패턴(310c) 상에 동일층을 형성한다.
이어서, 제1 유기 반도체 패턴(310a) 상에 제1 형광 패턴(600a)을 형성한다. 제1 형광 패턴(600a)은 제1 컬러와 상이한 제2 컬러로 이루어질 수 있다. 이 경우 제2 및 제3 서브 화소 영역(II, III)에는 제2 컬러로 이루어진 형광 물질이 도포되지 않도록 유의한다.
이어서, 도 5를 참조하면, 제2 유기 반도체 패턴(310b) 상에 제2 형광 패턴(600b)을 형성한다. 제2 형광 패턴(600b)은 제1 및 제2 컬러와 상이한 제3 컬러로 이루어질 수 있다. 이 경우 제1 및 제3 서브 화소 영역(I, III)에는 제2 컬러로 이루어진 형광 물질이 도포되지 않도록 유의한다. 제2 형광 패턴(600b)을 제1 형광 패턴(600a)보다 늦게 형성하는 경우를 예로 들어 설명하였으나, 제1 형광 패턴(600a)보다 제2 형광 패턴(600b)을 먼저 형성할 수도 있다. 이 경우 제3 서브 화소 영역(III)에는 형광 물질이 형성되지 않는다.
이어서, 도 2를 참조하면, 봉지 기판(700)을 기판(10)과 접착하여 본 실시예의 표시 장치를 완성한다.
이어서, 도 6 및 도 7을 참조하여, 본 발명의 제2 실시예에 따른 표시 장치에 대하여 상세히 설명한다. 도 6은 본 발명의 제2 실시예에 따른 표시 장치의 배치도이다. 도 7은 도 6의 D-D'선, E-E'선, F-F'선을 따라 자른 본 발명의 제2 실시예에 따른 표시 장치의 단면도이다.
도 6 및 도 7을 참조하면, 본 실시예의 제1 유기 발광 트랜지스터(1001a)는 제1 타입 유기 반도체 패턴(311a) 및 제2 타입 유기 반도체 패턴(321a)을 포함할 수 있다. 즉, 본 실시예의 제1 유기 반도체 패턴(311a, 321a)는 이성분 적층 구조일 수 있다. 여기서, 제1 타입은 예를 들어 P타입일 수 있고, 제2 타입은 N 타입일 수 있다. 제1 타입 유기 반도체 패턴(311a) 및 제2 타입 유기 반도체 패턴(321a)은 각각 제1 소스 전극(411a) 및 제1 드레인 전극(511a)과 접촉할 수 있다. 제2 유기 발광 트랜지스터(1001b)는 제2 타입 유기 반도체 패턴(311b) 및 제2 타입 유기 반도체 패턴(321b)을 포함할 수 있고, 제3 유기 발광 트랜지스터(1001c)는 제3 타입 유기 반도체 패턴(311c) 및 제2 타입 유기 반도체 패턴(321c)을 포함할 수 있다.
제1 타입 유기 반도체 패턴(311a)과 제1 소스 전극(411a)은 게이트 절연막(200) 상에 형성될 수 있다. 제1 타입 유기 반도체 패턴(311a)은 제1 소스 전극(411a)의 일측면 및/또는 상면과 접촉할 수 있다. 즉, 제1 타입 유기 반도체 패턴(311a)의 일측면 및/또는 일측 하부에 제1 소스 전극(411a)이 배치될 수 있다. 제2 타입 유기 반도체 패턴(321a)은 제1 타입 유기 반도체 패턴(311a)의 상부에 배치되어 제1 타입 유기 반도체 패턴(311a)과 오버랩될 수 있다. 제2 타입 유기 반도체 패턴(321a)상의 타측에는 제1 드레인 전극(511a)이 형성될 수 있다. 제1 드레인 전극(511a)은 제1 소스 전극(411a)과 상하부에서 오버랩되지 않도록 형성되고 동일층에 형성된 것은 아니지만 대체로 수평으로 형성된다. 제1 타입 유기 반도체 패턴(311a) 및 제2 타입 유기 반도체 패턴(321a)의 오버랩 영역에서 광이 방출된다.
제2 및 제3 소스 전극(411b, 411c), 제2 및 제3 드레인 전극(511b, 511c), 제2 및 제3 소스선(401b, 401c), 및 제2 및 제3 드레인선(501b, 501c)은 제1 소스 전극(411a), 제1 드레인 전극(511a), 제1 소스선(401a), 및 제1 드레인선(501a)과 동일한 재료 및 구조로 이루어질 수 있다.
제1 유기 발광 트랜지스터(1001a) 및 제2 유기 발광 트랜지스터(1001b) 상에는 제1 형광 패턴(601a) 및 제2 형광 패턴(601b)이 형성되고 제3 유기 발광 트랜지스터(1001c) 상에는 형광 패턴이 형성되지 않는 점은 이전 실시예와 동일하다.
이하, 도 6, 도 7, 및 도 8 내지 도 13을 참조하여, 본 발명의 제2 실시예에 따른 표시 장치의 제조 방법에 대하여 상세히 설명한다. 도 8 내지 도 13은 본 발명의 제2 실시예에 따른 표시 장치의 제조 방법을 공정 순서대로 나타낸 단면도이다.
먼저, 도 6 및 도 8을 참조하면, 제1, 제2, 제3 게이트 전극(110a, 110b, 110c) 상에 게이트 절연막(200)을 형성한다. 이어서, 게이트 절연막(200) 상의 제1, 제2, 및 제3 서브 화소 영역(I, II, III) 상에 제1, 제2, 및 제3 소스 전극(411a, 411b, 411c)을 형성한다.
이어서, 도 9를 참조하면, 제1, 제2, 및 제3 소스 전극(411a, 411b, 411c) 각각과 접촉하는 제1 타입 유기 반도체 패턴(311a, 311b, 311c)을 형성한다.
이어서, 도 10을 참조하면, 제1 타입 유기 반도체 패턴(311a, 311b, 311c) 상에 제1 타입 유기 반도체 패턴(311a, 311b, 311c)과 오버랩 되도록 제1 타입과 반대인 제2 타입 유기 반도체 패턴(321a, 321b, 321c)을 형성한다.
이어서, 도 11을 참조하면, 제2 타입 유기 반도체 패턴(321a, 321b, 321c) 상에 제1, 제2, 및 제3 드레인 전극(511a, 511b, 511c)을 형성한다. 이 경우 제1, 제2, 및 제3 소스 전극(411a, 411b, 411c)과 제1, 제2, 및 제3 드레인 전극(511a, 511b, 511c)은 상하부에서 서로 오버랩되지 않는다.
이어서, 도 12를 참조하면, 제1 서브 화소 영역(I)의 제2 타입 유기 반도체 패턴(321a) 및 제1 드레인 전극(511a) 상에 제1 형광 패턴(601a)을 형성한다.
이어서, 도 13을 참조하면, 제2 서브 화소 영역(II)의 제2 타입 유기 반도체 패턴(321b) 및 제1 드레인 전극(511b) 상에 제2 형광 패턴(601b)을 형성한다. 제1 형광 패턴(601a) 및 제2 형광 패턴(601b)의 형성 순서는 바뀔 수 있다. 제3 서브 화소 영역(III)에는 형광 패턴이 형성되지 않는다.
이어서, 도 7을 참조하면, 봉지 기판(700)을 기판(10)과 합착시킨다.
이하, 도 14 및 도 15를 참조하여, 본 발명의 제3 실시예에 따른 표시 장치에 대하여 상세히 설명한다. 도 14는 본 발명의 제3 실시예에 따른 표시 장치의 배치도이다. 도 15는 도 14의 G-G'선, H-H'선, I-I'선을 따라 자른 본 발명의 제3 실시예에 따른 표시 장치의 단면도이다.
도 14 및 도 15를 참조하면, 본 실시예의 제1 소스 전극(412a) 및 제1 드레인 전극(512a)은 게이트 절연막(200) 상에 서로 동일층으로 배치된다.
본 실시예의 제1 유기 발광 트랜지스터(1002a)는 제1 타입 유기 반도체 패턴(312a) 및 제2 타입 유기 반도체 패턴(322a)을 포함할 수 있다. 본 실시예의 유기 반도체 패턴(312a, 322a)는 이종 구조(hetero structure)일 수 있다. 제1 타입 유기 반도체 패턴(312a)은 게이트 절연막(200) 상에 제1 소스 전극(412a)과 동일층에 형성되어 일측이 제1 소스 전극(412a)과 접촉한다. 제1 타입 유기 반도체 패 턴(312a)은 제1 드레인 전극(512a)과 접촉되지 않도록 배치된다. 제2 타입 유기 반도체 패턴(322a)도 게이트 절연막(200) 상에 형성되어 타측이 제1 드레인 전극(512a)과 접촉된다. 제2 타입 유기 반도체 패턴(322a)은 제1 소스 전극(412a)과 접촉되지 않되, 일부 영역은 제1 타입 유기 반도체 패턴(312a)과 접촉한다.
동일한 구조로 형성된 제1, 제2, 제3 소스 전극(412a, 412b, 412c), 및 제1, 제2, 제3 드레인 전극(512a, 512b, 512c) 상에는 마스크 패턴(302a, 302b, 302c)이 형성될 수도 있다.
제2, 및 제3 유기 발광 트랜지스터(1002b, 1002c)도 제1 유기 발광 트랜지스터(1002a)과 마찬가지로 제1 타입 유기 반도체 패턴(312b, 322c) 및 제2 타입 유기 반도체 패턴(322b, 322c)을 포함한다.
미설명 부호 402a, 402b, 402c는 각각 제1, 제2 제3 소스선, 502a, 502b, 502c는 각각 제1, 제2, 제3 드레인선을 의미한다.
이어서, 도 14, 도 15, 및 도 16 내지 도 19를 참조하여, 본 발명의 제3 실시예에 따른 표시 장치의 제조 방법에 대하여 상세히 설명한다.
먼저, 도 14 및 도 16을 참조하면, 게이트 절연막(200) 상에 제1, 제2, 제3 소스 전극(412a, 412b, 412c), 및 제1, 제2, 제3 드레인 전극(512a, 512b, 512c)을 동일층으로 배치한다.
이어서, 도 17을 참조하면, 제1, 제2, 제3 소스 전극(412a, 412b, 412c) 또는 제1, 제2, 제3 드레인 전극(512a, 512b, 512c) 중 어느 한 쪽의 마스크 패턴(302a, 302b, 302c)만 형성한 채로 제1 타입 유기 반도체 패턴(312a)을 형성하 고, 제1, 제2, 제3 소스 전극(412a, 412b, 412c) 또는 제1, 제2, 제3 드레인 전극(512a, 512b, 512c) 중 나머지 한 쪽의 마스크 패턴(302a, 302b, 302c)을 형성한 채로 제2 타입 유기 반도체 패턴(322a)을 형성할 수 있다. 이 경우 제1 타입 유기 반도체 패턴(312a)과 제2 타입 유기 반도체 패턴(322a)의 형성 순서는 뒤바뀔 수 있다.
이어서, 도 18을 참조하면, 제1 서브 화소 영역(I) 상의 게이트 절연막(200) 상에 제1 타입 유기 반도체 패턴(312a) 및 제2 타입 유기 반도체 패턴(322a)을 덮도록 제1 형광 패턴(602a)을 형성한다.
이어서, 도 19를 참조하면, 제2 서브 화소 영역(II) 상의 게이트 절연막(200) 상에 제2 타입 유기 반도체 패턴(312b) 및 제2 타입 유기 반도체 패턴(322b)을 덮도록 제2 형광 패턴(602b)을 형성한다. 이 경우 제1 형광 패턴(602a)과 제2 형광 패턴(602b)의 형성 순서는 뒤바뀔 수 있으며, 제3 서브 화소 영역(III)에는 형광 패턴이 형성되지 않는다.
이어서, 도 15를 참조하면, 봉지 기판(700)과 기판(10)을 합착시킨다.
이하, 도 20을 참조하여, 본 발명의 제4 실시예에 따른 표시 장치에 대하여 상세히 설명한다. 도 20은 본 발명의 제4 실시예에 따른 표시 장치의 단면도이다.
도 20을 참조하면, 본 실시예의 제1, 제2, 제3 유기 발광 트랜지스터(1003a, 1003b, 1003c)는 정전 유도형 트랜지스터(SIT:Static Induction Transistor)와 유기 발광 다이오드가 결합된 구조를 예로 들어 설명한다. 그러나, 본 실시예의 제1, 제2, 제3 유기 발광 트랜지스터(1003a, 1003b, 1003c)는 MIS(Metal-Insulator- Semiconductor)를 기반으로 할 수 있는 등 다양하게 변형 가능하다.
본 실시예의 기판(10) 상에는 제1, 제2, 및 제3 서브 화소 영역(I, II, III) 내에 제1, 제2, 제3 소스 전극(413a, 413b, 413c)이 형성되어 있다.
제1, 제2, 및 제3 서브 화소 영역(I, II, III) 내의 기판(10) 상에는 각각 제1 유기 반도체 패턴(313a, 323a), 제2 유기 반도체 패턴(313b, 323b), 제3 유기 반도체 패턴(313c, 323c)이 형성된다. 제1 유기 반도체 패턴(313a, 323a)의 두 층은 하나의 물질로 이루어져 있고 시간을 두고 형성된 층일 수 있다. 제1 유기 반도체 패턴(313a, 323a)은 본 발명의 제1 실시예와 동일한 물질로 이루어질 수 있고, 예를 들어 펜타센 또는 CuPC로 이루어질 수 있다.
제1 유기 반도체 패턴(313a, 323a) 내에는 게이트 전극(113a)이 그리드(grid) 형태로 서로 평행하게 배치될 수 있다. 후술하는 제1 드레인 전극(513a)과 제1 소스 전극(413a) 사이에는 채널이 형성된다. 따라서, 게이트 전극(113a)에 전압이 인가되지 않으면 제1 드레인 전극(513a)과 제1 소스 전극(413a) 사이에는 일정한 전류가 흐른다. 그러나, 게이트 전극(113a)에 일정한 전압이 인가되면 게이트 전극(113a)으로부터 공핍 영역(depletion area)이 확장되어 전류가 흐르는 채널의 폭을 감소시키고, 제1 드레인 전극(513a)과 제1 소스 전극(413a) 사이에 흐르는 전류가 줄어들게 된다. 게이트 전극(113a)에 인가되는 전압이 문턱 전압(threshold voltage) 이상이 되면, 서로 이격된 복수의 게이트 전극(113a)으로부터 확장되어온 공핍 영역이 서로 만나게 되어 제1 드레인 전극(513a)과 제1 소스 전극(413a) 사이의 채널이 끊어지고 전류가 더 이상 흐르지 않게 된다.
제1 유기 반도체 패턴(313a, 323a)의 구조는 제2 유기 반도체 패턴(313b, 323b), 제3 유기 반도체 패턴(313c, 323c)과 동일하다.
제1 유기 반도체 패턴(313a, 323a), 제2 유기 반도체 패턴(313b, 323b), 및 제3 유기 반도체 패턴(313c, 323c) 상에는 별도의 제1 정공 수송층(333a), 제2 정공 수송층(333b), 및 제3 정공 수송층(333c)이 형성될 수 있다.
제1 정공 수송층(333a), 제2 정공 수송층(333b), 및 제3 정공 수송층(333c)으로서, 예를 들어 프탈로시아닌, 나프탈로시아닌, 포르피린, 옥사디아졸, 트리페닐아민, 트리아졸, 이미다졸, 이미다졸, 이미다졸론, 피라졸린, 테트라하이드로이미다졸, 히드라존, 스틸벤, 펜타센, 폴리티오펜, 부타디엔, 및 이들의 유도체 등이 사용될 수 있다.
각 제1 정공 수송층(333a), 제2 정공 수송층(333b), 및 제3 정공 수송층(333c) 상에는 전자 수송층(미도시) 및 발광층(미도시)이 별도로 배치될 수도 있다. 전자 수송층으로서, 예를 들어 안트라퀴노디메탄, 풀루오레닐리덴 메탄, 테트라시아노에틸렌, 풀루오레논, 디페노퀴논 옥사디아졸, 안트론, 티오피란 디옥사이드, 디페노퀴논, 벤조퀴논, 마로노니트릴, 디니트로벤젠, 니트로안트라퀴논, 무수 말레산, 페릴렌테트라카르복실산, 및 이들의 유도체 등이 사용될 수 있다.
각 제1 정공 수송층(333a), 제2 정공 수송층(333b), 및 제3 정공 수송층(333c) 또는 전자 수송층 상에는 제1, 제2, 및 제3 드레인 전극(513a, 513b, 513c)이 형성될 수 있다.
제1 서브 화소 영역(I)에는 제1 컬러와 상이한 제2 컬러를 가지는 제1 형광 패턴(603a)이 형성되고, 제2 서브 화소 영역(II)에는 제1 및 제2 컬러와 상이한 제3 컬러를 가지는 제2 형광 패턴(603b)이 형성될 수 있다. 제3 서브 화소 영역(III)에는 형광 패턴이 형성되지 않고 제1 컬러가 발광될 수 있다.
봉지 기판(700)은 실링재(800)에 의해 기판(10)과 합착된다.
봉지 기판(700)과 제1, 제2, 및 제3 유기 발광 트랜지스터(1003a, 1003b, 1003c) 사이에는 이격 공간(750)이 형성될 수 있으며, 이러한 이격 공간(750)에는 제습제가 배치될 수 있다.
이하, 도 20 및 도 21 내지 도 25를 참조하여, 본 발명의 제4 실시예에 따른 표시 장치의 제조 방법에 대하여 상세히 설명한다. 도 21 내지 도 25는 본 발명의 제4 실시예에 따른 표시 장치의 제조 방법을 공정 순서대로 나타낸 단면도이다.
먼저, 도 21을 참조하면, 기판(10) 상의 제1, 제2, 및 제3 서브 화소 영역(I, II, III)에는 제1, 제2, 및 제3 소스 전극(413a, 413b, 413c)이 형성된다. 이어서, 기판(10) 상에 하부 제1 유기 반도체 패턴(313a), 하부 제2 유기 반도체 패턴(313b), 하부 제3 유기 반도체 패턴(313c)을 형성한다. 이어서, 하부 제1 유기 반도체 패턴(313a), 하부 제2 유기 반도체 패턴(313b), 하부 제3 유기 반도체 패턴(313c) 상에 그리드 형태의 제1, 제2, 제3 게이트 전극(113a, 113b, 113c)을 형성한다.
이어서, 도 22를 참조하면, 제1, 제2, 제3 게이트 전극(113a, 113b, 113c)을 덮도록 상부 제1 유기 반도체 패턴(323a), 상부 제2 유기 반도체 패턴(323b), 상부 제3 유기 반도체 패턴(323c)을 형성한다. 이에 따라 제1 유기 반도체 패턴(313a, 323a), 제2 유기 반도체 패턴(313b, 323b), 및 제3 유기 반도체 패턴(313c, 323c) 내에 제1, 제2, 제3 게이트 전극(113a, 113b, 113c) 매립된 구조가 형성된다.
이어서, 도 23을 참조하면, 상부 제1 유기 반도체 패턴(323a), 상부 제2 유기 반도체 패턴(323b), 및 상부 제3 유기 반도체 패턴(323c) 상에 제1 정공 수송층(333a), 제2 정공 수송층(333b), 및 제3 정공 수송층(333c)을 형성한다.
이어서, 도 24를 참조하면, 제1 정공 수송층(333a), 제2 정공 수송층(333b), 및 제3 정공 수송층(333c) 상에 제1 드레인 전극(513a), 제2 드레인 전극(513b), 및 제3 드레인 전극(513c)을 형성한다.
이어서, 도 24 및 도 25를 참조하면, 제1 유기 발광 트랜지스터(1003a) 및 제2 유기 발광 트랜지스터(1003b) 상에 각각 제1 형광 패턴(603a) 및 제2 형광 패턴(603b)을 형성한다. 제1 형광 패턴(603a)은 제1 컬러와 상이한 제2 컬러로 이루어질 수 있고, 제2 형광 패턴(603b)은 제1 및 제2 컬러와 상이한 제3 컬러로 이루어질 수 있다.
이어서, 도 21을 참조하면, 봉지 기판(700)과 기판(10)을 합착시킨다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 제1 실시예에 따른 표시 장치의 배치도이다.
도 2는 도 1의 A-A'선, B-B'선, C-C'선을 따라 자른 본 발명의 제1 실시예에 따른 표시 장치의 단면도이다.
도 3 내지 도 5는 본 발명의 제1 실시예에 따른 표시 장치의 제조 방법을 공정 순서대로 나타낸 단면도이다.
도 6은 본 발명의 제2 실시예에 따른 표시 장치의 배치도이다.
도 7은 도 6의 D-D'선, E-E'선, F-F'선을 따라 자른 본 발명의 제2 실시예에 따른 표시 장치의 단면도이다.
도 8 내지 도 13은 본 발명의 제2 실시예에 따른 표시 장치의 제조 방법을 공정 순서대로 나타낸 단면도이다.
도 14는 본 발명의 제3 실시예에 따른 표시 장치의 배치도이다.
도 15는 도 14의 G-G'선, H-H'선, I-I'선을 따라 자른 본 발명의 제3 실시예에 따른 표시 장치의 단면도이다.
도 16 내지 도 19는 본 발명의 제3 실시예에 따른 표시 장치의 제조 방법을 공정 순서대로 나타낸 단면도이다.
도 20은 본 발명의 제4 실시예에 따른 표시 장치의 단면도이다.
도 21 내지 도 25는 본 발명의 제4 실시예에 따른 표시 장치의 제조 방법을 공정 순서대로 나타낸 단면도이다.
(도면의 주요부분에 대한 부호의 설명)
110a, 110b, 110c: 게이트 전극 310a, 310b, 310c: 유기 반도체 패턴
410a, 410b, 410c: 소스 전극 510a, 510b, 510c: 드레인 전극
600a, 600b: 형광 패턴

Claims (24)

  1. 제1, 제2, 및 제3 서브 화소 영역을 포함하는 기판;
    상기 제1, 제2, 및 제3 서브 화소 영역에 각각 배치되어 제1 컬러로 발광하는 제1, 제2, 및 제3 유기 발광 트랜지스터; 상기 제1 유기 발광 트랜지스터 상에 형성되며 제2 컬러를 가지는 제1 형광 패턴;
    을 포함하고,
    상기 제1 형광 패턴 및 상기 제2 형광 패턴은 술피드계 물질, 실리케이트계 물질, BOSE계 물질, 나이트라이드계 물질, 및 가넷계 물질로 이루어진 군으로부터 선택된 어느 하나 이상의 물질을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 유기 발광 트랜지스터 상에 형성되어 제3 컬러를 가지는 제2 형광 패턴을 더 갖는 표시 장치.
  3. 제1 항에 있어서,
    상기 제1, 제2, 및 제3 유기 발광 트랜지스터는 각각 제1, 제2, 및 제3 유기 반도체 패턴을 포함하고,
    상기 제1, 제2, 및 제3 유기 반도체 패턴은 단극성 물질 또는 양극성 물질로 이루어진 표시 장치.
  4. 제1 항에 있어서,
    상기 제1, 제2, 및 제3 유기 발광 트랜지스터는 각각 제1, 제2, 및 제3 유기 반도체 패턴을 포함하고,
    상기 제1, 제2, 및 제3 유기 반도체 패턴은 아센계 물질, 티오펜계 물질, 플루오렌계 물질, PPV(polyphenylenevinylene)계 물질, 및 페릴렌계 물질로 이루어진 군으로부터 선택된 어느 하나 이상인 표시 장치.
  5. 삭제
  6. 제2 항에 있어서,
    상기 제1, 제2, 및 제3 유기 발광 트랜지스터 및 상기 제1 및 제2 형광 패턴을 모두 덮는 봉지 기판을 더 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 봉지 기판은 실리콘계 물질, 아크릴계 물질, 멜라민계 물질, 에폭시계 물질, 이미드계 물질, 에스테르계 물질, 질화물, 및 산화물로 이루어진 군으로부터 선택된 어느 하나 이상인 표시 장치.
  8. 제1 항에 있어서,
    상기 제1, 제2, 및 제3 유기 발광 트랜지스터는,
    제1, 제2, 및 제3 유기 반도체 패턴,
    상기 제1, 제2, 및 제3 유기 반도체 패턴 각각에 서로 이격되어 배치된 소스 전극과 드레인 전극, 및
    상기 소스 전극과 상기 드레인 전극 사이에 배치된 게이트 전극을 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제1, 제2, 및 제3 유기 발광 트랜지스터 각각은 게이트 절연막을 더 포함하고,
    상기 게이트 전극은 상기 기판 상에 형성되고,
    상기 게이트 절연막은 상기 게이트 전극 상에 형성되고,
    상기 제1, 제2, 및 제3 유기 반도체 패턴 각각은 상기 게이트 절연막 상에 형성되고,
    상기 소스 전극과 상기 드레인 전극은 수평 방향으로 서로 대향하는 표시 장치.
  10. 제9 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은 모두 상기 각 제1, 제2, 및 제3 유기 반도체 패턴 상의 동일층에 배치되는 표시 장치.
  11. 제1, 제2, 및 제3 서브 화소 영역을 포함하는 기판;
    상기 제1, 제2, 및 제3 서브 화소 영역에 각각 배치되어 제1 컬러로 발광하는 제1, 제2, 및 제3 유기 발광 트랜지스터;
    상기 제1 유기 발광 트랜지스터 상에 형성되며 제2 컬러를 가지는 제1 형광 패턴; 을 포함하고,
    상기 제1, 제2, 및 제3 유기 발광 트랜지스터는,
    제1, 제2, 및 제3 유기 반도체 패턴,
    상기 제1, 제2, 및 제3 유기 반도체 패턴 각각에 서로 이격되어 배치된 소스 전극과 드레인 전극, 및
    상기 소스 전극과 상기 드레인 전극 사이에 배치된 게이트 전극을 포함하고,
    상기 제1, 제2, 및 제3 유기 발광 트랜지스터 각각은 게이트 절연막을 더 포함하고,
    상기 게이트 전극은 상기 기판 상에 형성되고,
    상기 게이트 절연막은 상기 게이트 전극 상에 형성되고,
    상기 제1, 제2, 및 제3 유기 반도체 패턴 각각은 상기 게이트 절연막 상에 형성되고,
    상기 소스 전극과 상기 드레인 전극은 수평 방향으로 서로 대향하고,
    상기 각 제1, 제2, 및 제3 유기 반도체 패턴은 상기 게이트 절연막 상에 적층된 제1 타입 및 제2 타입 유기 반도체 패턴으로 이루어지고,
    상기 소스 전극은 상기 제1 타입 유기 반도체 패턴의 일측면 또는 일측 하부에 배치되고,
    상기 드레인 전극은 상기 제2 타입 유기 반도체 패턴의 타측 상부에 배치되는 표시 장치.
  12. 제1, 제2, 및 제3 서브 화소 영역을 포함하는 기판;
    상기 제1, 제2, 및 제3 서브 화소 영역에 각각 배치되어 제1 컬러로 발광하는 제1, 제2, 및 제3 유기 발광 트랜지스터;
    상기 제1 유기 발광 트랜지스터 상에 형성되며 제2 컬러를 가지는 제1 형광 패턴; 을 포함하고,
    상기 제1, 제2, 및 제3 유기 발광 트랜지스터는,
    제1, 제2, 및 제3 유기 반도체 패턴,
    상기 제1, 제2, 및 제3 유기 반도체 패턴 각각에 서로 이격되어 배치된 소스 전극과 드레인 전극, 및
    상기 소스 전극과 상기 드레인 전극 사이에 배치된 게이트 전극을 포함하고,
    상기 제1, 제2, 및 제3 유기 발광 트랜지스터 각각은 게이트 절연막을 더 포함하고,
    상기 게이트 전극은 상기 기판 상에 형성되고,
    상기 게이트 절연막은 상기 게이트 전극 상에 형성되고,
    상기 제1, 제2, 및 제3 유기 반도체 패턴 각각은 상기 게이트 절연막 상에 형성되고,
    상기 소스 전극과 상기 드레인 전극은 수평 방향으로 서로 대향하고,
    상기 소스 전극 및 상기 드레인 전극은 모두 상기 게이트 절연막 상의 동일층에 배치되고,
    상기 각 제1, 제2, 및 제3 유기 반도체 패턴은 각각 상기 소스 전극 및 상기 드레인 전극과 동일층에 배치된 제1 타입 및 제2 타입 유기 반도체 패턴으로 이루어지되, 상기 제1 타입 상기 제2 타입 유기 반도체 패턴은 적어도 일부 영역에서 서로 오버랩되는 표시 장치.
  13. 제1, 제2, 및 제3 서브 화소 영역을 포함하는 기판;
    상기 제1, 제2, 및 제3 서브 화소 영역에 각각 배치되어 제1 컬러로 발광하는 제1, 제2, 및 제3 유기 발광 트랜지스터;
    상기 제1 유기 발광 트랜지스터 상에 형성되며 제2 컬러를 가지는 제1 형광 패턴; 을 포함하고,
    상기 제1, 제2, 및 제3 유기 발광 트랜지스터는,
    제1, 제2, 및 제3 유기 반도체 패턴,
    상기 제1, 제2, 및 제3 유기 반도체 패턴 각각에 서로 이격되어 배치된 소스 전극과 드레인 전극, 및
    상기 소스 전극과 상기 드레인 전극 사이에 배치된 게이트 전극을 포함하고,
    상기 각 소스 전극은 상기 기판 상에 형성되고,
    상기 제1, 제2, 및 제3 유기 반도체 패턴 각각은 상기 소스 전극 상에 형성되고,
    상기 게이트 전극은 상기 각각의 제1, 제2, 및 제3 유기 반도체 패턴 내에 삽입되고,
    상기 드레인 전극은 상기 각각의 제1, 제2, 및 제3 유기 반도체 패턴 상에 배치되는 표시 장치.
  14. 제1, 제2, 및 제3 서브 화소 영역을 포함하는 기판을 제공하는 단계;
    상기 제1, 제2, 및 제3 서브 화소 영역에 각각 배치되어 제1 컬러로 발광하는 제1, 제2 및 제3 유기 발광 트랜지스터를 형성하는 단계; 및
    상기 제1 유기 발광 트랜지스터 상에 배치되고 제2 컬러를 가지는 제1 형광 패턴을 형성하는 단계를 포함하고,
    상기 제1, 제2, 및 제3 유기 발광 트랜지스터를 형성하는 단계는, 잉크젯법을 이용하여 제1 컬러로 발광하는 유기 반도체 물질로 이루어진 제1, 제2, 및 제3 유기 반도체 패턴을 형성하는 것을 포함하는 표시장치의 제조 방법.
  15. 제14항에 있어서,
    상기 제2 유기 발광 트랜지스터 상에 배치되고 제3 컬러를 가지는 제2 형광 패턴을 더 형성하는 단계를 갖는 표시 장치의 제조 방법.
  16. 삭제
  17. 제1, 제2, 및 제3 서브 화소 영역을 포함하는 기판을 제공하는 단계;
    상기 제1, 제2, 및 제3 서브 화소 영역에 각각 배치되어 제1 컬러로 발광하는 제1, 제2 및 제3 유기 발광 트랜지스터를 형성하는 단계; 및
    상기 제1 유기 발광 트랜지스터 상에 배치되고 제2 컬러를 가지는 제1 형광 패턴을 형성하는 단계를 포함하고,
    상기 제1, 제2, 및 제3 유기 발광 트랜지스터를 형성하는 단계는,
    상기 기판 상에 상기 제1 컬러로 발광하는 유기 반도체층을 형성하는 단계; 및
    상기 유기 반도체층을 패터닝하여 제1, 제2, 및 제3 유기 반도체 패턴을 동시에 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  18. 제14 항에 있어서,
    상기 제1, 제2, 및 제3 유기 발광 트랜지스터를 형성하는 단계는, 제1 컬러로 발광하는 유기 반도체 물질로 이루어진 제1, 제2, 및 제3 유기 반도체 패턴, 상기 제1, 제2, 및 제3 유기 반도체 패턴 각각에 서로 이격되어 배치된 소스 전극과 드레인 전극, 및 상기 소스 전극과 상기 드레인 전극 사이에 배치된 게이트 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 제1, 제2, 및 제3 유기 발광 트랜지스터를 형성하는 단계는 게이트 절연막을 형성하는 단계를 더 포함하고,
    상기 게이트 전극은 상기 기판 상에 형성하고,
    상기 게이트 절연막은 상기 게이트 전극 상에 형성하는 표시 장치의 제조 방 법.
  20. 제19 항에 있어서,
    상기 각 제1, 제2, 및 제3 유기 반도체 패턴은 상기 게이트 절연막 상에 형성하고,
    상기 소스 전극 및 상기 드레인 전극은 상기 제1, 제2, 및 제3 유기 반도체 패턴을 형성한 이후 상기 각 제1, 제2, 및 제3 유기 반도체 패턴 상에 동일층으로 형성하는 표시 장치의 제조 방법.
  21. 제1, 제2, 및 제3 서브 화소 영역을 포함하는 기판을 제공하는 단계;
    상기 제1, 제2, 및 제3 서브 화소 영역에 각각 배치되어 제1 컬러로 발광하는 제1, 제2 및 제3 유기 발광 트랜지스터를 형성하는 단계; 및
    상기 제1 유기 발광 트랜지스터 상에 배치되고 제2 컬러를 가지는 제1 형광 패턴을 형성하는 단계를 포함하고,
    상기 제1, 제2, 및 제3 유기 발광 트랜지스터를 형성하는 단계는, 제1 컬러로 발광하는 유기 반도체 물질로 이루어진 제1, 제2, 및 제3 유기 반도체 패턴, 상기 제1, 제2, 및 제3 유기 반도체 패턴 각각에 서로 이격되어 배치된 소스 전극과 드레인 전극, 및 상기 소스 전극과 상기 드레인 전극 사이에 배치된 게이트 전극을 형성하는 단계를 포함하되,
    상기 제1, 제2, 및 제3 유기 발광 트랜지스터를 형성하는 단계는, 게이트 절연막을 형성하는 단계를 더 포함하고,
    상기 게이트 전극은 상기 기판 상에 형성하고,
    상기 게이트 절연막은 상기 게이트 전극 상에 형성하되,
    상기 각 제1, 제2, 및 제3 유기 반도체 패턴은 상기 게이트 절연막 상에 형성하고,
    상기 소스 전극 및 상기 드레인 전극은 상기 제1, 제2, 및 제3 유기 반도체 패턴을 형성한 이후 상기 각 제1, 제2, 및 제3 유기 반도체 패턴 상에 동일층으로 형성하고, 상기 각 제1, 제2, 및 제3 유기 반도체 패턴은 상기 게이트 절연막 상에 적층된 제1 타입 및 제2 타입 유기 반도체 패턴으로 이루어지고,
    상기 각 제1, 제2, 및 제3 유기 반도체 패턴, 상기 소스 전극, 및 상기 드레인 전극을 형성하는 단계는,
    상기 게이트 절연막 상에 상기 소스 전극, 및 상기 소스 전극과 접촉하는 제1 타입 유기 반도체 패턴을 형성하는 단계; 및
    상기 제1 타입 유기 반도체 패턴 상에 상기 제2 타입 유기 반도체 패턴, 및 상기 제2 타입 유기 반도체 패턴 상에 상기 드레인 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  22. 제1, 제2, 및 제3 서브 화소 영역을 포함하는 기판을 제공하는 단계;
    상기 제1, 제2, 및 제3 서브 화소 영역에 각각 배치되어 제1 컬러로 발광하는 제1, 제2 및 제3 유기 발광 트랜지스터를 형성하는 단계; 및
    상기 제1 유기 발광 트랜지스터 상에 배치되고 제2 컬러를 가지는 제1 형광 패턴을 형성하는 단계를 포함하고,
    상기 제1, 제2, 및 제3 유기 발광 트랜지스터를 형성하는 단계는,
    제1 컬러로 발광하는 유기 반도체 물질로 이루어진 제1, 제2, 및 제3 유기 반도체 패턴, 상기 제1, 제2, 및 제3 유기 반도체 패턴 각각에 서로 이격되어 배치된 소스 전극과 드레인 전극, 및 상기 소스 전극과 상기 드레인 전극 사이에 배치된 게이트 전극을 형성하는 단계를 포함하되,
    상기 제1, 제2, 및 제3 유기 발광 트랜지스터를 형성하는 단계는, 게이트 절연막을 형성하는 단계를 더 포함하고,
    상기 게이트 전극은 상기 기판 상에 형성하고,
    상기 게이트 절연막은 상기 게이트 전극 상에 형성하되,
    상기 각 제1, 제2, 및 제3 유기 반도체 패턴은 상기 게이트 절연막 상에 형성하고,
    상기 소스 전극 및 상기 드레인 전극은 상기 제1, 제2, 및 제3 유기 반도체 패턴을 형성한 이후 상기 각 제1, 제2, 및 제3 유기 반도체 패턴 상에 동일층으로 형성하고, 상기 각 제1, 제2, 및 제3 유기 반도체 패턴은 상기 게이트 절연막 상에 적층된 제1 타입 및 제2 타입 유기 반도체 패턴으로 이루어지고,
    상기 소스 전극 및 상기 드레인 전극은 상기 게이트 절연막 상에 동일층으로 형성하고,
    상기 각 제1, 제2, 및 제3 유기 반도체 패턴을 형성하는 단계는,
    상기 소스 전극과 동일층에 배치되어 상기 소스 전극과 일측에서 접촉하도록 제1 타입 유기 반도체 패턴을 형성하는 단계; 및
    상기 드레인 전극과 동일층에 배치되어 상기 드레인 전극과 타측에서 접촉하고 일측에서 상기 제1 타입 유기 반도체 패턴과 일부 오버랩되도록 제2 타입 유기 반도체 패턴을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  23. 제1, 제2, 및 제3 서브 화소 영역을 포함하는 기판을 제공하는 단계;
    상기 제1, 제2, 및 제3 서브 화소 영역에 각각 배치되어 제1 컬러로 발광하는 제1, 제2 및 제3 유기 발광 트랜지스터를 형성하는 단계; 및
    상기 제1 유기 발광 트랜지스터 상에 배치되고 제2 컬러를 가지는 제1 형광 패턴을 형성하는 단계를 포함하고,
    상기 제1, 제2, 및 제3 유기 발광 트랜지스터를 형성하는 단계는,
    제1 컬러로 발광하는 유기 반도체 물질로 이루어진 제1, 제2, 및 제3 유기 반도체 패턴, 상기 제1, 제2, 및 제3 유기 반도체 패턴 각각에 서로 이격되어 배치된 소스 전극과 드레인 전극, 및 상기 소스 전극과 상기 드레인 전극 사이에 배치된 게이트 전극을 형성하는 단계; 를 포함하되,
    상기 제1, 제2, 및 제3 유기 발광 트랜지스터를 형성하는 단계는,
    상기 기판 상에 상기 소스 전극을 형성하는 단계;
    상기 소스 전극 상에 상기 제1, 제2, 및 제3 유기 반도체 패턴 및 상기 제1, 제2, 및 제3 유기 반도체 패턴 내에 삽입된 게이트 전극을 형성하는 단계; 및
    상기 제1, 제2, 및 제3 유기 반도체 패턴 상에 배치된 상기 드레인 전극을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  24. 제1, 제2, 및 제3 서브 화소 영역을 포함하는 기판;
    상기 제1, 제2, 및 제3 서브 화소 영역에 각각 배치되어 제1 컬러로 발광하는 제1, 제2, 및 제3 유기 발광 트랜지스터;
    상기 제1 유기 발광 트랜지스터 상에 형성되며 제2 컬러를 가지는 제1 형광 패턴; 을 포함하고,
    상기 제1 유기 발광 트랜지스터, 상기 제2 유기 발광 트랜지스터 및 상기 제3 유기 발광 트랜지스터 중 적어도 어느 하나는 벌크 이종접합 구조를 포함하고,
    상기 벌크 이종접합 구조는, 블루 컬러를 발광하는 N타입 유기 반도체를 포함하는 표시 장치.
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