KR101495635B1 - 스택 메모리 장치, 이를 포함하는 메모리 시스템, 및 스택메모리 장치의 제어 방법 - Google Patents

스택 메모리 장치, 이를 포함하는 메모리 시스템, 및 스택메모리 장치의 제어 방법 Download PDF

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Abstract

효율적으로 메모리 용량을 증가시킬 수 있는 스택 메모리 장치가 개시된다. 스택 메모리 장치는 마스터 칩들 및 슬레이브 칩들을 포함한다. 마스터 칩들은 각각 메모리 장치의 외부와 인터페이스하기 위한 제 1 입출력 회로 및 제 1 메모리 코어를 갖는다. 슬레이브 칩들은 각각 마스터 칩들의 위에 적층되어 있고, 각각 제 2 메모리 코어를 갖고, 제 1 관통 전극들을 통해 슬레이브 칩들간 및 마스터 칩들에 전기적으로 연결된다. 따라서, 스택 메모리 장치는 반도체 칩 사이즈가 작고 전력소모가 적다.

Description

스택 메모리 장치, 이를 포함하는 메모리 시스템, 및 스택 메모리 장치의 제어 방법{STACKED MEMORY DEVICE, MEMORY SYSTEM HAVING THE SAME, AND METHOD OF CONTROLLING THE STACKED MEMORY DEVICE}
본 발명은 스택 메모리 장치, 이를 포함하는 메모리 시스템, 및 스택 메모리 장치의 제어 방법에 관한 것이다.
최근에, DRAM(Dynamic Random Access Memory) 등 반도체 메모리 장치의 저장 용량과 동작 속도가 증가해 왔다. 반도체 메모리 장치를 구성하는 메모리 셀들을 더 작게 만들고 반도체 메모리 장치의 칩 사이즈를 증가시킴으로써 반도체 메모리 장치의 대용량화가 가능해졌다. 하지만, 메모리 셀의 소형화에는 한계가 있고, 반도체 메모리 장치의 칩 사이즈를 키우는 것은 제품의 수율을 감소시키고 동작 속도의 감소를 초래할 수 있다. 따라서, 반도체 메모리 장치들을 적층하여 메모리 모듈을 구성함으로써 메모리 용량을 증가시키키는 기술이 연구되고 있다.
종래에는 동일한 반도체 메모리 칩들을 적층하여 스택 메모리를 구성했기 때문에 메모리 용량의 증가에는 한계가 있었다.
본 발명의 목적은 효율적으로 메모리 용량을 증가시킬 수 있는 스택 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 스택 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 효율적으로 메모리 용량을 증가시킬 수 있는 스택 메모리 장치의 제어 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 스택 메모리 장치는 적어도 하나의 마스터 칩 및 적어도 하나의 슬레이브 칩을 포함한다.
마스터 칩들은 각각 메모리 장치의 외부와 인터페이스하기 위한 제 1 입출력 회로 및 제 1 메모리 코어를 갖는다. 슬레이브 칩들은 각각 상기 마스터 칩들의 위에 적층되어 있고, 각각 제 2 메모리 코어를 갖고, 제 1 관통 전극들을 통해 서로 전기적으로 연결되고, 상기 제 1 관통 전극들을 통해 상기 마스터 칩들에 전기적으로 연결된다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 입출력 회로 및 상기 제 1 메모리 코어는 상기 마스터 칩의 제 1 표면에 형성되며, 상기 슬레이브 칩들은 상기 마스터 칩들의 상기 제 1 표면 위에 적층될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 스택 메모리 장치는 상기 제 1 관통 전극들을 통해 데이터와 제어신호들을 송수신할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 마스터 칩들 및 상기 슬레이브 칩들은 각각 상기 제 1 입출력 회로와 상기 마스터 칩들 및 상기 슬레이브 칩들 각각에 포함된 메모리 코어를 인터페이스하기 위한 제 2 입출력 회로를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 마스터 칩들은 각각 상기 마스터 칩들 및 상기 슬레이브 칩들 각각의 상태 정보에 응답하여 상기 제 1 입출력 회로를 제어할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 슬레이브 칩들은 각각 상기 슬레이브 칩들 각각에 포함된 상기 제 2 입출력 회로로부터 상기 슬레이브 칩들 각각의 상태 정보를 수신하여 저장할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 마스터 칩들은 각각 상태 저장 회로 및 트래킹 회로를 포함할 수 있다.
상태 저장 회로는 상기 마스터 칩들 각각에 포함된 상기 제 2 입출력 회로로부터 상기 마스터 칩들 각각의 상태 정보를 수신하여 저장한다. 트래킹 회로는 상기 슬레이브 칩들 각각의 상태 정보 및 상기 마스터 칩들 각각의 상태 정보에 응답하여 상기 제 1 입출력 회로를 제어한다.
본 발명의 하나의 실시예에 의하면, 상기 마스터 칩들은 각각 상기 제 1 입출력 회로로부터 상기 마스터 칩들 및 상기 슬레이브 칩들 각각의 상태 정보를 수신하고 수신된 상태 정보에 응답하여 상기 제 1 입출력 회로를 제어할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 마스터 칩들은 각각 상태 저장 회 로 및 트래킹 회로를 포함한다.
상태 저장 회로는 상기 마스터 칩들 각각에 포함된 상기 제 1 입출력 회로로부터 상기 마스터 칩들 및 상기 슬레이브 칩들 각각의 상태 정보를 수신하여 저장한다. 트래킹 회로는 상기 상태 저장 회로의 출력신호에 응답하여 상기 제 1 입출력 회로를 제어한다.
본 발명의 하나의 실시예에 의하면, 상기 스택 메모리 장치는 상기 마스터 칩들에 전기적으로 연결된 기판을 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 스택 메모리 장치는 제 1 내부 전극들, 제 2 관통 전극들, 제 2 내부 전극들 및 외부 단자들을 더 포함할 수 있다.
제 1 내부 전극들은 상기 마스터 칩들의 상기 제 1 표면에 형성된다. 제 2 관통 전극들은 상기 마스터 칩들의 상기 제 1 표면과 상기 마스터 칩들의 제 2 표면을 서로 전기적으로 연결한다. 제 2 내부 전극들은 상기 마스터 칩들의 상기 제 2 표면에 형성되고 상기 제 1 내부 전극들 각각과 전기적으로 연결된다. 외부 단자들은 상기 제 2 내부 전극들 각각과 상기 기판을 전기적으로 연결한다.
본 발명의 하나의 실시예에 의하면, 상기 스택 메모리 장치는 제 1 내부 전극들, 제 2 내부 전극들 및 본딩 와이어들을 더 포함할 수 있다.
제 1 내부 전극들은 상기 마스터 칩들의 상기 제 1 표면에 형성된다. 제 2 내부 전극들은 상기 마스터 칩들의 제 1 표면에 형성되고 상기 제 1 내부 전극들에 각각 전기적으로 연결된다. 본딩 와이어들은 상기 제 2 내부 전극들 각각을 상기 기판의 일부분과 전기적으로 연결한다.
본 발명의 하나의 실시예에 의하면, 상기 슬레이브 칩들 및 상기 마스터 칩들 각각은 멀티 랭크 메모리 모듈의 하나의 랭크를 구성할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 슬레이브 칩들 및 상기 마스터 칩들 중에서 2 개 이상의 메모리 장치들이 멀티 랭크 메모리 모듈의 하나의 랭크를 구성할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 슬레이브 칩들 및 상기 마스터 칩들 각각은 서로 다른 뱅크 그룹을 구성할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 입출력 회로 및 상기 제 1 메모리 코어는 상기 마스터 칩의 제 1 표면에 형성되며, 상기 슬레이브 칩들은 상기 마스터 칩들의 제 2 표면 위에 적층될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 관통 전극들은 상기 슬레이브 칩들 및 상기 마스터 칩들을 관통하고 상기 마스터 칩들의 상기 제 1 표면까지 도달할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 스택 메모리 장치는 상기 마스터 칩들의 상기 제 1 표면에 형성된 제 1 내부 전극들 및 상기 제 1 내부 전극들 각각과 상기 기판을 전기적으로 연결하는 외부 단자들을 더 포함할 수 있다.
본 발명의 하나의 실시형태에 따른 메모리 시스템은 스택 메모리 장치 및 상기 스택 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다. 상기 스택 메모리 장치는 적어도 하나의 마스터 칩 및 적어도 하나의 슬레이브 칩을 포함한다.
마스터 칩들은 각각 메모리 장치의 외부와 인터페이스하기 위한 제 1 입출력 회로 및 메모리 코어를 갖는다. 슬레이브 칩들은 각각 상기 마스터 칩들의 위에 장착되어 있고, 각각 메모리 코어를 갖고, 관통 전극들을 통해 서로 전기적으로 연결되고, 상기 관통 전극들을 통해 상기 마스터 칩들에 전기적으로 연결된다.
본 발명의 하나의 실시형태에 따른 스택 메모리 장치의 제어 방법은 마스터 칩들 각각이 상기 마스터 칩들 및 슬레이브 칩들 각각의 상태 정보를 수신하는 단계, 상기 상태 정보에 기초하여 입출력 제어신호를 발생시키는 단계, 및 상기 입출력 제어신호에 응답하여 상기 마스터 칩들 각각에 포함된 외부와 인터페이스하는 입출력 회로를 제어하는 단계를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 마스터 칩들 각각은 상기 슬레이브 칩들 및 상기 마스터 칩들 각각으로부터 상기 상태 정보를 수신하고, 상기 상태 정보에 응답하여 상기 입출력 회로를 제어할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 마스터 칩들 각각은 상기 입출력 회로로부터 상기 상태 정보를 수신하고, 상기 상태 정보에 응답하여 상기 입출력 회로를 제어할 수 있다.
본 발명에 따른 스택 메모리 장치 및 이를 포함하는 메모리 시스템은 스택 메모리 장치를 구성하는 마스터 칩에도 메모리 셀 어레이를 갖는 메모리 코어를 포함시킴으로써 메모리 용량을 효율적으로 증가시킬 수 있다. 또한, 스택 메모리 장치는 반도체 집적회로에서 차지하는 면적이 작고, 전력소모가 적다. 또한, 스택 메모리 장치는 멀티 랭크 메모리 모듈을 구성하기가 용이하다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이 해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 제 1 실시예에 따른 스택 메모리 장치의 구조를 나타내는 단면도이다.
도 1을 참조하면, 스택 메모리 장치(100)는 마스터 칩(120) 및 슬레이브 칩들(130)을 포함한다.
마스터 칩(120)은, 후술하는 바와 같이 제 1 표면(FA)에 메모리 장치의 외부와 인터페이스하기 위한 제 1 입출력 회로 및 제 1 메모리 코어를 갖는다. 슬레이브 칩들 각각(131, 132, 133)은 마스터 칩(120)의 상기 제 1 표면(FA) 위에 적층되어 있고, 각각 제 2 메모리 코어를 갖는다. 또한, 슬레이브 칩들 각각(131, 132, 133)은 제 1 관통 전극들(141, 142)을 통해 서로 전기적으로 연결되고, 제 1 관통 전극들(141, 142)을 통해 마스터 칩(120)에 전기적으로 연결된다.
스택 메모리 장치(100)는 제 1 관통 전극들(141, 142)을 통해 데이터와 제어신호들을 송수신한다. 또한, 스택 메모리 장치(100)는 마스터 칩(120)에 전기적으로 연결된 기판을 포함할 수 있다.
스택 메모리 장치(100)는 제 1 내부 전극들(143, 144), 제 2 관통 전극들(145, 146), 제 2 내부 전극들(147, 148) 및 외부 단자들(149, 150)을 더 포함할 수 있다.
제 1 내부 전극들(143, 144)은 마스터 칩(120)의 상기 제 1 표면(FA)에 형성된다. 제 2 관통 전극들(145, 146)은 마스터 칩(120)의 상기 제 1 표면(FA)과 마스터 칩(120)의 제 2 표면(FB)을 서로 전기적으로 연결한다. 제 2 내부 전극들(147, 148)은 마스터 칩(120)의 상기 제 2 표면(FB)에 형성되고 제 1 내부 전극들(143, 144) 각각과 전기적으로 연결된다. 외부 단자들(149, 150)은 제 2 내부 전극들(147, 148)과 기판(110)을 전기적으로 연결한다. 본 발명의 실시예들에서, 관통 전극들은 TSV(Through Silicon Via)를 사용하여 구현할 수 있다.
도 2는 도 1의 스택 메모리 장치(100)에 포함된 슬레이브 칩(131)의 구조의 일례를 나타내는 평면도이다.
도 2를 참조하면, 슬레이브 칩(131a)은 관통 전극들(134, 135) 및 메모리 뱅크들(BANK A, BANK B, BANK C, BANK D)로 구성된 메모리 코어를 포함한다. 관통 전극들(134, 135)은 슬레이브 칩(131a)을 관통하여 슬레이브 칩(131a) 및 마스터 칩(120)을 서로 전기적으로 연결하는 복수의 전극들(134a, 135a)을 포함한다. 메모리 뱅크들(BANK A, BANK B, BANK C, BANK D) 상에는 관통 전극들(134, 135)과 메모리 뱅크들(BANK A, BANK B, BANK C, BANK D) 내에 있는 회로 블록들을 전기적으로 연결하는 내부 전극들(136)이 배치되어 있다. 도 2에는 메모리 뱅크들(BANK A, BANK B, BANK C, BANK D) 각각에 하나의 내부 전극(136)이 배치되어 있지만, 실제로 관통 전극들(134, 135)을 구성하는 모든 전극들에는 내부 전극들이 연결될 수 있다.
도 3은 도 1의 스택 메모리 장치(100)에 포함된 슬레이브 칩(131)의 구조의 다른 하나의 예를 나타내는 평면도이다.
도 3을 참조하면, 슬레이브 칩(131b)은 관통 전극들(134, 135), 메모리 뱅크들(BANK A, BANK B, BANK C, BANK D)로 구성된 메모리 코어, 코어 테스트 회 로(137) 및 테스트 패드부(138)를 포함한다. 테스트 패드부(138)는 코어 테스트 회로(137)의 출력단자들에 연결된 복수의 패드들(138a)을 포함한다. 관통 전극들(134, 135)은 슬레이브 칩(131a)을 관통하여 슬레이브 칩(131a) 및 마스터 칩(120)을 서로 전기적으로 연결하는 복수의 전극들(134a, 135a)을 포함한다. 메모리 뱅크들(BANK A, BANK B, BANK C, BANK D) 상에는 관통 전극들(134, 135)과 메모리 뱅크들(BANK A, BANK B, BANK C, BANK D) 내에 있는 회로 블록들을 전기적으로 연결하는 내부 전극들(136)이 배치되어 있다. 도 3에서는 편의상 메모리 뱅크마다 한 개의 내부 전극이 도시되어 있다. 코어 테스트 회로(137)는 관통 전극들(134, 135) 및 내부 전극들(136)과 전기적으로 연결되어 있다.
도 4는 도 1의 스택 메모리 장치(100)에 포함된 마스터 칩(120)의 구조의 일례를 나타내는 평면도이다.
도 4를 참조하면, 마스터 칩(120)은 관통 전극들(121, 122), 입출력 패드들(123, 124) 및 제 1 입출력 회로(127)를 포함한다. 입출력 패드들(123, 124)은 제 1 입출력 회로(127)와 외부 장치 사이에서 데이터 및 제어신호를 전송하는 기능을 한다. 입출력 패드들(123, 124)은 기판을 통해서 메모리 컨트롤러 등 외부 장치와 전기적으로 연결될 수 있다. 제 1 입출력 회로(127)는 관통 전극들(121, 122) 및 입출력 패드들(123, 124)과 전기적으로 연결된다. 입출력 패드들(123, 124)은 복수의 패드들(123a, 124a)을 포함한다. 관통 전극들(121, 122)은 각각 슬레이브 칩(131a)을 관통하여 슬레이브 칩(131a) 및 마스터 칩(120)을 서로 전기적으로 연결하는 복수의 전극들(121a, 122a)을 포함한다. 관통 전극들(121, 122)은 도 2에 도시된 관통 전극들(134, 135)에 각각 대응된다. 메모리 뱅크들(BANK A, BANK B, BANK C, BANK D) 상에는 관통 전극들(134, 135)과 메모리 뱅크들(BANK A, BANK B, BANK C, BANK D) 내에 있는 회로 블록들을 전기적으로 연결하는 내부 전극들(125)이 배치되어 있다. 도 4에서는 편의상 메모리 뱅크마다 한 개의 내부 전극이 도시되어 있다.
도 5는 도 1의 스택 메모리 장치(100)에 대한 간략화된 투시도이다.
도 5를 참조하면, 스택 메모리 장치(100)는 관통 전극(141)에 의해 전기적으로 연결된 마스터 칩(120) 및 슬레이브 칩들(131, 132, 133)을 포함한다. 도 5에는 한 개의 열로 배치된 관통 전극(141)이 도시되어 있지만, 스택 메모리 장치(100)는 도 1에 도시된 바와 같이 2 개의 열로 배치된 관통 전극(141, 142)을 가질 수도 있다.
도 6은 도 1의 스택 메모리 장치(100)의 회로 구성의 하나의 예를 나타내는 블록도이다. 도 6에는 도 1에 도시된 기판(110)은 도시되지 않았다.
도 6을 참조하면, 스택 메모리 장치(200)는 마스터 칩(220) 및 슬레이브 칩들(230, 240, 250)을 포함한다.
마스터 칩(220)은 스택 메모리 장치(200)와 외부 장치 사이에서 인터페이스를 수행하기 위한 제 1 입출력 회로(221) 및 제 1 메모리 코어(223)를 포함한다. 슬레이브 칩들(230, 240, 250)은 각각 제 2 메모리 코어(232, 242, 252)를 갖는다. 마스터 칩(220) 및 슬레이브 칩들(230, 240, 250)은 제 1 버스(271), 제 2 버스(272) 및 제 3버스(285)를 통해 서로 전기적으로 연결된다. 제 1 버스(271), 제 2 버스(272) 및 제 3버스(285)는 도 1에 도시된 제 1 관통 전극들(141, 142)에 대응된다.
또한, 마스터 칩(220) 및 슬레이브 칩들(230, 240, 250)은 제 1 입출력 회로(221)와 마스터 칩(220) 및 슬레이브 칩들(230, 240, 250) 각각에 포함된 메모리 코어(223, 232, 242, 252)를 인터페이스하기 위한 제 2 입출력 회로(222, 231, 241, 151)를 포함한다.
슬레이브 칩들(230, 240, 250)은 각각 슬레이브 칩들(230, 240, 250) 각각에 포함된 제 2 입출력 회로(231, 241, 151)로부터 슬레이브 칩들(230, 240, 250) 각각의 상태 정보를 수신하여 저장하는 상태 저장 회로(233, 243, 253)를 포함한다.
또한, 마스터 칩(220)은 상태 저장 회로(224) 및 트래킹(tracking) 회로(225)를 포함한다. 상태 저장 회로(224)는 마스터 칩(220)에 포함된 제 2 입출력 회로(222)로부터 마스터 칩(220)의 상태 정보를 수신하여 저장한다. 트래킹 회로(225)는 슬레이브 칩들(230, 240, 250) 각각의 상태 정보 및 마스터 칩(220)의 상태 정보에 응답하여 제 1 입출력 회로(221)를 제어한다. 슬레이브 칩들(230, 240, 250) 각각의 상태 정보는 제 3버스(285)를 통해 트래킹 회로(225)에 전달된다.
제 2 입출력 회로(222, 231, 241, 151)와 메모리 코어(223, 232, 242, 252) 사이의 데이터 및 제어신호의 전송은 제 4 버스(281)를 통해 이루어진다. 제 1 입출력 회로(221)로와 제 2 입출력 회로(222, 231, 241, 151) 사이의 데이터 및 제어신호의 전송은 제 5 버스(273) 및 제 6 버스(274)를 통해 이루어진다. 예를 들면, 데이터 라이트(write)시에는 제 5 버스(273)를 통해 데이터 및 제어신호의 전송이 이루어지고, 데이터 리드(read)시에는 제 6 버스(274)를 통해 데이터 및 제어신호의 전송이 이루어진다. 따라서, 제 1 입출력 회로(221)와 제 2 입출력 회로(222, 231, 241, 151) 사이의 데이터 및 제어신호의 전송은 데이터 입력시와 데이터 출력시 다른 데이터 경로를 통해 이루어진다.
스택 메모리 장치(200)의 마스터 칩(220) 내에 있는 제 1 입출력 회로(221)는 제 7 버스(261)를 통해 메모리 컨트롤러(210)등 외부 장치와 데이터 및 제어신호를 전송한다.
도 6에서, 제 1 인터페이스 회로(260)는 마스터 칩(220)과 메모리 컨트롤러(210) 사이의 인터페이스를 수행하고, 제 2 인터페이스 회로(270)는 마스터 칩(220) 내에 있는 제 1 입출력 회로(221)와 마스터 칩(220) 및 슬레이브 칩들(230, 240, 250) 내에 있는 제 2 입출력 회로(222, 231, 241, 251) 사이의 인터페이스를 수행하고, 제 3 인터페이스 회로(280)는 제 2 입출력 회로(222, 231, 241, 251)와 메모리 코어들(223, 232, 242, 252) 사이의 인터페이스를 수행한다.
도 6의 스택 메모리 장치(200)에서는 마스터 칩(220)이 마스터 칩(220) 및 슬레이브 칩들(230, 240, 250) 각각으로부터 마스터 칩(220) 및 슬레이브 칩들(230, 240, 250)의 상태 정보를 수신하고, 수신된 상태 정보에 응답하여 제 1 입출력 회로(221)를 제어한다.
도 7은 도 1의 스택 메모리 장치의 회로 구성의 다른 하나의 예를 나타내는 블록도이다. 도 7에는 도 1에 도시된 기판(110)은 도시되지 않았다.
도 7을 참조하면, 스택 메모리 장치(200a)는 마스터 칩(220a) 및 슬레이브 칩들(230a, 240a, 250a)을 포함한다.
마스터 칩(220a)은 스택 메모리 장치(200a)와 외부 장치 사이에서 인터페이스를 수행하기 위한 제 1 입출력 회로(221) 및 제 1 메모리 코어(223)를 포함한다. 슬레이브 칩들(230a, 240a, 250a)은 각각 제 2 메모리 코어(232, 242, 252)를 갖는다. 마스터 칩(220a) 및 슬레이브 칩들(230a, 240a, 250a)은 제 1 버스(271) 및 제 2 버스(272)를 통해 서로 전기적으로 연결된다. 제 1 버스(271) 및 제 2 버스(272)는 도 1에 도시된 제 1 관통 전극들(141, 142)에 대응된다.
또한, 마스터 칩(220a) 및 슬레이브 칩들(230a, 240a, 250a)은 제 1 입출력 회로(221)와 마스터 칩(220a) 및 슬레이브 칩들(230a, 240a, 250a) 각각에 포함된 메모리 코어(223, 232, 242, 252)를 인터페이스하기 위한 제 2 입출력 회로(222, 231, 241, 151)를 포함한다.
또한, 마스터 칩(220a)은 상태 저장 회로(226) 및 트래킹 회로(227)를 포함한다. 상태 저장 회로(226)는 마스터 칩(220a)에 포함된 제 2 입출력 회로(222)로부터 마스터 칩(220a)의 상태 정보를 수신하여 저장한다. 트래킹 회로(227)는 마스터 칩(220a) 내에 있는 상태 저장 회로(226)의 출력신호에 응답하여 제 1 입출력 회로(221)를 제어한다.
제 2 입출력 회로(222, 231, 241, 151)와 메모리 코어(223, 232, 242, 252) 사이의 데이터 및 제어신호의 전송은 제 4 버스(281)를 통해 이루어진다. 제 1 입출력 회로(221)로와 제 2 입출력 회로(222, 231, 241, 151) 사이의 데이터 및 제어 신호의 전송은 제 5 버스(273) 및 제 6 버스(274)를 통해 이루어진다. 예를 들면, 데이터 라이트(write)시에는 제 5 버스(273)를 통해 데이터 및 제어신호의 전송이 이루어지고, 데이터 리드(read)시에는 제 6 버스(274)를 통해 데이터 및 제어신호의 전송이 이루어진다. 따라서, 제 1 입출력 회로(221)와 제 2 입출력 회로(222, 231, 241, 151) 사이의 데이터 및 제어신호의 전송은 데이터 입력시와 데이터 출력시 다른 데이터 경로를 통해 이루어진다.
스택 메모리 장치(200)의 마스터 칩(220a) 내에 있는 제 1 입출력 회로(221)는 제 7 버스(261)를 통해 메모리 컨트롤러(210)등 외부 장치와 데이터 및 제어신호를 전송한다.
도 7에서, 제 1 인터페이스 회로(260)는 마스터 칩(220a)과 메모리 컨트롤러(210) 사이의 인터페이스를 수행하고, 제 2 인터페이스 회로(270)는 마스터 칩(220a) 내에 있는 제 1 입출력 회로(221)와 마스터 칩(220a) 및 슬레이브 칩들(230a, 240a, 250a) 내에 있는 제 2 입출력 회로(222, 231, 241, 251) 사이의 인터페이스를 수행하고, 제 3 인터페이스 회로(280)는 제 2 입출력 회로(222, 231, 241, 251)와 메모리 코어들(223, 232, 242, 252) 사이의 인터페이스를 수행한다.
도 7의 스택 메모리 장치(200a)에서는 마스터 칩(220) 내에 있는 제 1 입출력 회로(221)로부터 마스터 칩(220a) 및 슬레이브 칩들(230a, 240a, 250a)의 상태 정보를 수신하고, 수신된 상태 정보에 응답하여 제 1 입출력 회로(221)를 제어한다.
도 8은 본 발명의 제 2 실시예에 따른 스택 메모리 장치(300)의 구조를 나타 내는 단면도이다.
도 8을 참조하면, 스택 메모리 장치(300)는 마스터 칩(320) 및 슬레이브 칩들(330)을 포함한다.
마스터 칩(320)은, 제 1 표면(FA)에 메모리 장치의 외부와 인터페이스하기 위한 제 1 입출력 회로 및 제 1 메모리 코어를 갖는다. 슬레이브 칩들 각각(331, 332, 333)은 마스터 칩(320)의 제 1 표면(FA) 위에 적층되어 있고, 각각 제 2 메모리 코어를 갖는다. 또한, 슬레이브 칩들 각각(331, 332, 333)은 제 1 관통 전극들(341, 342)을 통해 서로 전기적으로 연결되고, 제 1 관통 전극들(341, 342)을 통해 마스터 칩(320)에 전기적으로 연결된다.
스택 메모리 장치(300)는 제 1 관통 전극들(341, 342)을 통해 데이터와 제어신호들을 송수신한다. 또한, 스택 메모리 장치(300)는 마스터 칩(320)에 전기적으로 연결된 기판(310)을 포함할 수 있다.
스택 메모리 장치(300)는 제 1 내부 전극들(343, 344), 제 2 내부 전극들(345, 346) 및 본딩 와이어(bonding wire)들(347, 348)을 더 포함할 수 있다.
제 1 내부 전극들(343, 344)은 마스터 칩(320)의 제 1 표면(FA)에 형성된다. 제 2 내부 전극들(345, 346)은 마스터 칩(320)의 제 1 표면(FA)에 형성되고 제 1 내부 전극들(343, 344) 각각과 전기적으로 연결된다. 본딩 와이어들(347, 348)은 제 2 내부 전극들(345, 346) 각각을 기판(310)의 일부분과 전기적으로 연결한다. 기판(310)은 기판(310)을 관통하는 전극(349, 350)을 포함할 수 있다.
도 9는 도 8의 스택 메모리 장치(300)에 포함된 마스터 칩(310)의 구조의 일 례를 나타내는 평면도이다.
도 9를 참조하면, 마스터 칩(320)은 관통 전극들(321, 322), 제 1 입출력 패드들(323, 324), 제 2 입출력 패드들(328, 329) 및 제 1 입출력 회로(327)를 포함한다. 제 1 입출력 회로(327)는 제 1 입출력 패드들(323, 324)과 내부 전극들(326)을 통해 제 2 입출력 패드들(328, 329)에 전기적으로 연결된다. 제 2 입출력 패드들(328, 329)은 제 1 입출력 회로(327)와 외부 장치 사이에서 데이터 및 제어신호를 전송하는 기능을 한다. 제 2 입출력 패드들(328, 329)은 기판을 통해서 메모리 컨트롤러 등 외부 장치와 전기적으로 연결될 수 있다. 제 1 입출력 회로(327)는 관통 전극들(321, 322) 및 제 1 입출력 패드들(323, 324)과 전기적으로 연결된다. 제 1 입출력 패드들(323, 324)은 복수의 패드들(323a, 324a)을 포함하고, 제 2 입출력 패드들(328, 329)은 복수의 패드들(328a, 329a)을 포함한다. 관통 전극들(321, 322)은 슬레이브 칩들(330)을 관통하여 슬레이브 칩들(330) 및 마스터 칩(320)을 서로 전기적으로 연결하는 복수의 전극들(321a, 322a)을 포함한다. 관통 전극들(321, 322)은 도 8에 도시된 관통 전극들(341, 342)에 각각 대응된다. 메모리 뱅크들(BANK A, BANK B, BANK C, BANK D) 상에는 관통 전극들(321, 322)과 메모리 뱅크들(BANK A, BANK B, BANK C, BANK D) 내에 있는 회로 블록들을 전기적으로 연결하는 내부 전극들(325)이 배치되어 있다. 또한, 메모리 뱅크들(BANK A, BANK B, BANK C, BANK D) 상에는 제 1 입출력 패드들(323, 324)과 제 2 입출력 패드들(328, 329)을 전기적으로 연결하는 내부 전극들(326)이 배치되어 있다. 내부 전극들(326)은 도 8에 있는 제 2 내부 전극들(345, 346)에 대응한다.
도 9에 도시된 마스터 칩(320)의 구조는 도 4의 마스터 칩(120)의 구조와 달리 마스터 칩(320)의 가장자리에 있는 제 2 입출력 패드들(328, 329)을 통해 기판(도 8의 310)과 전기적으로 연결된다.
도 10은 본 발명의 제 3 실시예에 따른 스택 메모리 장치(400)의 구조를 나타내는 단면도이다.
도 10을 참조하면, 스택 메모리 장치(400)는 마스터 칩(420) 및 슬레이브 칩들(430)을 포함한다. 도 10의 스택 메모리 장치(400)에서, 메모리 코어가 배치되어 있는 면은 도 8의 스택 메모리 장치(300)와 달리 기판(410)을 마주보고 있다.
마스터 칩(420)은, 제 1 표면(FA)에 메모리 장치의 외부와 인터페이스하기 위한 제 1 입출력 회로 및 제 1 메모리 코어를 갖는다. 슬레이브 칩들 각각(431, 432, 433)은 마스터 칩(420)의 제 2 표면(FB) 위에 적층되어 있고, 각각 제 2 메모리 코어를 갖는다. 또한, 슬레이브 칩들(431, 432, 433)은 각각 제 1 관통 전극들(441, 442)을 통해 서로 전기적으로 연결되고, 제 1 관통 전극들(441, 442)을 통해 마스터 칩(420)에 전기적으로 연결된다.
스택 메모리 장치(400)는 제 1 관통 전극들(441, 442)을 통해 데이터와 제어신호들을 송수신한다. 또한, 스택 메모리 장치(400)는 마스터 칩(420)에 전기적으로 연결된 기판을 포함할 수 있다.
스택 메모리 장치(400)는 마스터 칩(420)의 제 1 표면(FA)에 제 1 내부 전극들(443, 444), 제 2 내부 전극들(445, 446) 및 외부 단자들(447, 448)을 더 포함할 수 있다.
제 1 내부 전극들(443, 444)은 마스터 칩(420)의 제 1 표면(FA)에 형성된다. 제 2 내부 전극들(445, 446)은 마스터 칩(420)의 제 1 표면(FA)에 형성되고 제 1 내부 전극들(443, 444) 각각과 전기적으로 연결된다. 외부 단자들(447, 448)은 제 2 내부 전극들(445, 446)과 기판(410)을 전기적으로 연결한다.
도 10에 도시된 스택 메모리 장치(400)는 마스터 칩(420)과 슬레이브 칩들(430)을 전기적으로 연결하는 제 1 관통 전극들(441, 442)이 기판(410)을 마주 보는 마스터 칩(420)의 제 1 표면(FA)까지 관통된다. 따라서, 스택 메모리 장치(400)는 도 1에 도시된 스택 메모리 장치(100)와 달리 제 2 관통 전극들(145, 146)이 필요하지 않고, 제 1 관통 전극들(441, 442) 및 제 1 내부 전극들(443, 444)을 통해 기판(410)과 전기적으로 연결될 수 있다. 따라서, 도 10에 도시된 구조를 갖는 스택 메모리 장치(400)는 TSV(Through Silicon Via) 공정 단계를 줄일 수 있다. 따라서, 스택 메모리 장치(400)는 제조 비용이 감소한다.
도 11은 스택 메모리 장치를 포함하는 본 발명의 하나의 실시예에 따른 멀티 랭크 메모리 모듈(500)을 나타내는 도면이다.
도 11을 참조하면, 멀티 랭크 메모리 모듈(500)은 기판(510), 기판(510) 위에 적층된 마스터 칩(515), 제 1 슬레이브 칩(520), 제 2 슬레이브 칩(525) 및 제 3 슬레이브 칩(530)을 포함한다. 도 11의 예에서, 마스터 칩(515) 및 제 2 슬레이브 칩(525)은 랭크 0(RANK[0])을 구성하고, 제 1 슬레이브 칩(520) 및 제 3 슬레이브 칩(530)은 랭크 1(RANK[1])을 구성한다.
도 12는 스택 메모리 장치를 포함하는 본 발명의 다른 하나의 실시예에 따른 멀티 랭크 메모리 모듈(500a)을 나타내는 도면이다.
도 12를 참조하면, 멀티 랭크 메모리 모듈(500a)은 기판(540), 기판(540) 위에 적층된 마스터 칩(545), 제 1 슬레이브 칩(550), 제 2 슬레이브 칩(555) 및 제 3 슬레이브 칩(560)을 포함한다. 도 12의 예에서, 마스터 칩(545) 및 제 1 슬레이브 칩(550)은 랭크 0(RANK[0])을 구성하고, 제 2 슬레이브 칩(555) 및 제 3 슬레이브 칩(560)은 랭크 1(RANK[1])을 구성한다.
상기와 같이, 본 발명의 실시예에 따른 스택 메모리 장치는 다양한 형태의 랭크를 구성할 수 있다. 예를 들면, 스택 메모리 장치를 구성하는 반도체 칩들 각각이 하나의 랭크를 구성할 수도 있고, 수 개의 반도체 칩들이 하나의 랭크를 구성할 수도 있다. 또한, 본 발명의 실시예에 따른 스택 메모리 장치에서 슬레이브 칩들 및 마스터 칩들 각각은 서로 다른 뱅크 그룹을 구성할 수 있다.
도 13a 내지 도 13d는 본 발명의 실시예에 따른 멀티 랭크 메모리 모듈에서, 스택 메모리 장치에 제어신호들을 인가하는 방법을 설명하기 위한 도면들이다. 도 13a는 4 개의 랭크를 갖는 8Gb의 메모리 모듈(600)이며, 도 13b는 4 개의 랭크를 갖는 16Gb의 메모리 모듈(7000이다. 도 13c는 2 개의 랭크를 갖는 8Gb의 메모리 모듈(800)이며, 도 13d는 2 개의 랭크를 갖는 16Gb의 메모리 모듈(900)이다.
도 13a를 참조하면, 2Gb를 가진 메모리 칩들(610, 620, 630, 640) 각각이 하나의 랭크를 구성하며, 랭크들은 칩 선택신호(CS0, CS1, CS2, CS3)에 의해 구분된다. 도 13b를 참조하면, 2Gb를 가진 메모리 칩들(710, 720, 730, 740, 750, 760, 770, 780) 중 2 개의 메모리 칩들이 하나의 랭크를 구성하며, 랭크들은 칩 선택신 호(CS0, CS1, CS2, CS3)에 의해 구분된다. 예를 들면, 메모리 칩들(710, 720)이 제 1 랭크(RANK[0])를 구성하고, 메모리 칩들(730, 740)이 제 2 랭크(RANK[1])를 구성하고, 메모리 칩들(750, 760)이 제 3 랭크(RANK[2])를 구성하고, 메모리 칩들(770, 780)이 제 4 랭크(RANK[3])를 구성한다.
도 13c를 참조하면, 2Gb를 가진 메모리 칩들(810, 820, 830, 840) 중 2 개의 메모리 칩들이 하나의 랭크를 구성하며, 랭크들은 칩 선택신호(CS0, CS1)에 의해 구분된다. 도 13d를 참조하면, 2Gb를 가진 메모리 칩들(910, 920, 930, 940, 950, 960, 970, 980) 중 4 개의 메모리 칩들이 하나의 랭크를 구성하며, 랭크들은 칩 선택신호(CS0, CS1)에 의해 구분된다. 예를 들면, 메모리 칩들(910, 920, 930, 940)이 제 1 랭크(RANK[0])를 구성하고, 메모리 칩들(950, 960, 970, 980)이 제 2 랭크(RANK[1])를 구성한다.
도 14는 스택 메모리 장치를 포함하는 본 발명의 또 다른 하나의 실시예에 따른 멀티 랭크 메모리 모듈을 나타내는 도면이다.
도 14를 참조하면, 멀티 랭크 메모리 모듈(1000)은 하나의 기판(1100)의 양면에 복수의 스택 메모리 장치들을 포함한다. 멀티 랭크 메모리 모듈(1000)의 제 1 면(1200)에는 스택 메모리 장치들(1210, 1220, 1230, 1240, 1250, 1260, 1270, 1280)을 포함하고, 멀티 랭크 메모리 모듈(1000)의 제 2 면(1300)에는 스택 메모리 장치들(1310, 1320, 1330, 1340, 1350, 1360, 1370, 1380)을 포함한다. 도 14의 멀티 랭크 메모리 모듈(1000)은 X16의 입출력 데이터 구조를 가진다. 멀티 랭크 메모리 모듈(1000)을 구성하는 스택 메모리 장치들 각각으로부터 4비트의 데이터가 동 시에 출력 또는 입력된다.
도 15는 본 발명의 실시예들에 따른 스택 메모리 장치들을 포함하는 메모리 시스템(2000)을 나타내는 블록도이다.
도 15를 참조하면, 메모리 시스템(2000)은 스택 메모리 장치(2100) 및 스택 메모리 장치를 제어하는 메모리 컨트롤러(2200)를 포함한다. 스택 메모리 장치(2100)는 도 1, 도 8, 도 10에 도시된 스택 메모리 장치들(100, 300, 400)과 동일한 구조를 가질 수 있다.
상기 반도체 메모리 장치는 적어도 하나의 마스터 칩 및 적어도 하나의 슬레이브 칩들을 포함할 수 있다. 마스터 칩들은 메모리 장치의 외부와 인터페이스하기 위한 제 1 입출력 회로 및 메모리 코어를 갖는다. 슬레이브 칩들은 상기 마스터 칩들의 위에 장착되어 있고, 각각 메모리 코어를 갖고, 관통 전극들을 통해 서로 전기적으로 연결되고, 상기 관통 전극들을 통해 상기 마스터 칩들에 전기적으로 연결된다.
상기에서는 한 개의 마스터 칩과 적어도 하나의 슬레이브 칩을 갖는 스택 메모리 장치를 예를 들어 설명하였다. 그러나, 본 발명의 스택 메모리 장치 및 이를 포함하는 메모리 시스템은 하나 이상의 마스터 칩과 하나 이상의 슬레이브 칩을 갖는 스택 메모리 장치 및 이를 포함하는 메모리 시스템에 적용이 가능하다.
도 16은 본 발명의 하나의 실시예에 따른 스택 메모리 장치의 제어 방법을 나타내는 흐름도이고, 도 17은 본 발명의 다른 하나의 실시예에 따른 스택 메모리 장치의 제어 방법을 나타내는 흐름도이다. 도 16은 도 6에 도시된 스택 메모리 장 치의 회로 구성(200)에 대응하는 흐름도이고, 도 17은 도 7에 도시된 스택 메모리 장치의 회로 구성(200a)에 대응하는 흐름도이다.
도 16을 참조하면, 스택 메모리 장치의 제어 방법은 다음의 단계에 의해 수행된다.
1) 마스터 칩들 및 슬레이브 칩들 각각에 포함된 상태 저장회로가 마스터 칩들 및 슬레이브 칩들 각각의 상태 정보들을 수신하여 저장한다(S11).
2) 마스터 칩들 각각이 상태 저장 회로들로부터 상태 정보들을 수신한다(S12).
3) 마스터 칩들 각각이 상태 정보들에 기초하여 입출력 제어신호를 발생한다(S13).
4) 마스터 칩들 각각이 입출력 제어신호에 응답하여 마스터 칩들 각각에 포함된 메모리 장치의 외부와 인터페이스하는 제 1 입출력 회로(도 6의 221)를 제어한다(S14).
5) 제 1 입출력 회로가 메모리 컨트롤러로부터 데이터 및/또는 제어신호들을 수신하여 슬레이브 칩들 및 마스터 칩들에 제공한다(S15).
도 16의 예에서, 상태 정보들은 각각 마스터 칩들 및 슬레이브 칩들 각각에 포함된 메모리 코어와 인터페이스하는 제 2 입출력 회로(도 6의 222, 231, 241, 251)에 의해 발생된다. 제 2 입출력 회로(도 6의 222, 231, 241, 251)에 의해 발생된 상태 정보들은 상태 저장 회로들(224, 233, 243, 253)에 저장되며, 트래킹 회로(225)는 상태 저장 회로들(224, 233, 243, 253)에 저장된 상태 정보들에 기초하 여 입출력 제어신호를 발생한다. 마스터 칩들은 각각(220) 입출력 제어신호에 응답하여 제 1 입출력 회로(도 6의 221)를 제어한다.
도 17을 참조하면, 스택 메모리 장치의 제어 방법은 다음의 단계에 의해 수행된다.
1) 마스터 칩들 각각이 메모리 장치의 외부와 인터페이스하는 입출력 회로로부터 마스터 칩들 및 슬레이브 칩들 각각의 상태 정보를 수신하여 마스터 칩 내에 있는 상태 저장 장치에 저장한다(S21).
2) 마스터 칩들 각각이 상태 정보들에 기초하여 입출력 제어신호를 발생한다(S22).
3) 마스터 칩들 각각이 입출력 제어신호에 응답하여 마스터 칩들 각각에 포함된 상기 입출력 회로(221)를 제어한다(S23).
4) 입출력 회로가 메모리 컨트롤러로부터 데이터 및/또는 제어신호들을 수신하여 슬레이브 칩들 및 마스터 칩들에 제공한다(S24).
도 17의 예에서, 상태 정보들은 각각 마스터 칩들 내에 있는 제 1 입출력 회로(도 7의 221)에 의해 발생된다. 제 1 입출력 회로(도 7의 221)에 의해 발생된 상태 정보들은 마스터 칩들 내에 있는 상태 저장 회로(226)에 저장되며, 트래킹 회로(227)는 상태 저장 회로(226)에 저장된 상태 정보들에 기초하여 입출력 제어신호를 발생한다. 마스터 칩들은 각각(220) 입출력 제어신호에 응답하여 제 1 입출력 회로(도 7의 221)를 제어한다.
도 16에 도시된 스택 메모리 장치의 제어 방법에서, 스택 메모리 장치를 구 성하는 반도체 칩들의 상태 정보는 반도체 칩들 각각의 내부에 있는 메모리 코어와 인터페이스하는 제 2 입출력 회로에 의해 발생되고, 도 17에 도시된 스택 메모리 장치의 제어 방법에서, 스택 메모리 장치를 구성하는 반도체 칩들의 상태 정보는 마스터 칩들 내에 포함된 외부와 인터페이스하는 입출력 회로에 의해 발생된다.
본 발명은 반도체 메모리 장치 및 이를 포함하는 메모리 시스템에 적용이 가능하며, 특히 스택 구조를 갖는 반도체 메모리 장치에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 제 1 실시예에 따른 스택 메모리 장치의 구조를 나타내는 단면도이다.
도 2는 도 1의 스택 메모리 장치에 포함된 슬레이브 칩의 구조의 일례를 나타내는 평면도이다.
도 3은 도 1의 스택 메모리 장치에 포함된 슬레이브 칩의 구조의 다른 하나의 예를 나타내는 평면도이다.
도 4는 도 1의 스택 메모리 장치에 포함된 마스터 칩의 구조의 일례를 나타내는 평면도이다.
도 5는 도 1의 스택 메모리 장치에 대한 간략화된 투시도이다.
도 6은 도 1의 스택 메모리 장치의 회로 구성의 하나의 예를 나타내는 블록도이다.
도 7은 도 1의 스택 메모리 장치의 회로 구성의 다른 하나의 예를 나타내는 블록도이다.
도 8은 본 발명의 제 2 실시예에 따른 스택 메모리 장치의 구조를 나타내는 단면도이다.
도 9는 도 8의 스택 메모리 장치에 포함된 마스터 칩의 구조의 일례를 나타내는 평면도이다.
도 10은 본 발명의 제 3 실시예에 따른 스택 메모리 장치의 구조를 나타내는 단면도이다.
도 11은 스택 메모리 장치를 포함하는 본 발명의 하나의 실시예에 따른 멀티 랭크 메모리 모듈을 나타내는 도면이다.
도 12는 스택 메모리 장치를 포함하는 본 발명의 다른 하나의 실시예에 따른 멀티 랭크 메모리 모듈을 나타내는 도면이다.
도 13a 내지 도 13d는 본 발명의 실시예에 따른 멀티 랭크 메모리 모듈에서, 스택 메모리 장치에 제어신호들을 인가하는 방법을 설명하기 위한 도면들이다.
도 14는 스택 메모리 장치를 포함하는 본 발명의 또 다른 하나의 실시예에 따른 멀티 랭크 메모리 모듈을 나타내는 도면이다.
도 15는 본 발명의 실시예들에 따른 스택 메모리 장치들을 포함하는 메모리 시스템을 나타내는 블록도이다.
도 16은 본 발명의 하나의 실시예에 따른 스택 메모리 장치의 제어 방법을 나타내는 흐름도이다.
도 17은 본 발명의 다른 하나의 실시예에 따른 스택 메모리 장치의 제어 방법을 나타내는 흐름도이다.
<도면의 주요부분에 대한 부호의 설명>
100, 200, 300, 400, 2100 : 스택 메모리 장치
110, 310, 410 : 기판
120, 320, 420 : 마스터 칩
130, 330, 430 : 슬레이브 칩
141, 142, 341, 342, 441, 442 : 관통 전극
210, 2200 : 메모리 컨트롤러
224, 226 : 상태 저장 회로
225, 227 : 트래킹 회로

Claims (23)

  1. 메모리 장치의 외부와 인터페이스하기 위한 제 1 입출력 회로 및 제 1 메모리 코어를 갖는 적어도 하나의 마스터 칩; 및
    상기 마스터 칩들의 위에 적층되어 있고, 각각 제 2 메모리 코어를 갖고, 제 1 관통 전극들을 통해 서로 전기적으로 연결되고, 상기 제 1 관통 전극들을 통해 상기 마스터 칩들에 전기적으로 연결된 적어도 하나의 슬레이브 칩을 포함하고,
    상기 제 1 입출력 회로 및 상기 제 1 메모리 코어는 상기 마스터 칩의 제 1 표면에 형성되며, 상기 슬레이브 칩들은 상기 마스터 칩들의 상기 제 1 표면 위에 적층되고, 상기 마스터 칩들 및 상기 슬레이브 칩들은 각각
    상기 제 1 입출력 회로와 상기 마스터 칩들 및 상기 슬레이브 칩들 각각에 포함된 메모리 코어를 인터페이스하기 위한 제 2 입출력 회로를 갖고,
    상기 마스터 칩들은 각각
    상기 마스터 칩들 및 상기 슬레이브 칩들 각각의 상태 정보에 응답하여 상기 제 1 입출력 회로를 제어하는 스택 메모리 장치.
  2. 삭제
  3. 제 1 항에 있어서, 상기 스택 메모리 장치는
    상기 제 1 관통 전극들을 통해 데이터와 제어신호들을 송수신하는 것을 특징으로 하는 스택 메모리 장치.
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서, 상기 슬레이브 칩들은 각각
    상기 슬레이브 칩들 각각에 포함된 상기 제 2 입출력 회로로부터 상기 슬레이브 칩들 각각의 상태 정보를 수신하여 저장하는 상태 저장 회로를 포함하는 것을 특징으로 하는 스택 메모리 장치.
  7. 제 1 항에 있어서, 상기 마스터 칩들은 각각
    상기 마스터 칩들 각각에 포함된 상기 제 2 입출력 회로로부터 상기 마스터 칩들 각각의 상태 정보를 수신하여 저장하는 상태 저장 회로; 및
    상기 슬레이브 칩들 각각의 상태 정보 및 상기 마스터 칩들 각각의 상태 정보에 응답하여 상기 제 1 입출력 회로를 제어하는 트래킹 회로를 포함하는 것을 특징으로 하는 스택 메모리 장치.
  8. 메모리 장치의 외부와 인터페이스하기 위한 제 1 입출력 회로 및 제 1 메모리 코어를 갖는 적어도 하나의 마스터 칩; 및
    상기 마스터 칩들의 위에 적층되어 있고, 각각 제 2 메모리 코어를 갖고, 제 1 관통 전극들을 통해 서로 전기적으로 연결되고, 상기 제 1 관통 전극들을 통해 상기 마스터 칩들에 전기적으로 연결된 적어도 하나의 슬레이브 칩을 포함하고,
    상기 제 1 입출력 회로 및 상기 제 1 메모리 코어는 상기 마스터 칩의 제 1 표면에 형성되며, 상기 슬레이브 칩들은 상기 마스터 칩들의 상기 제 1 표면 위에 적층되고, 상기 마스터 칩들은 각각 상기 제 1 입출력 회로로부터 상기 마스터 칩들 및 상기 슬레이브 칩들 각각의 상태 정보를 수신하고 수신된 상태 정보에 응답하여 상기 제 1 입출력 회로를 제어하는 스택 메모리 장치.
  9. 제 8 항에 있어서, 상기 마스터 칩들은 각각
    상기 마스터 칩들 각각에 포함된 상기 제 1 입출력 회로로부터 상기 마스터 칩들 및 상기 슬레이브 칩들 각각의 상태 정보를 수신하여 저장하는 상태 저장 회로; 및
    상기 상태 저장 회로의 출력신호에 응답하여 상기 제 1 입출력 회로를 제어하는 트래킹 회로를 포함하는 것을 특징으로 하는 스택 메모리 장치.
  10. 제 8 항에 있어서, 상기 스택 메모리 장치는
    상기 마스터 칩들에 전기적으로 연결된 기판을 더 포함하는 것을 특징으로 하는 스택 메모리 장치.
  11. 제 10 항에 있어서, 상기 스택 메모리 장치는
    상기 마스터 칩들의 상기 제 1 표면에 형성된 제 1 내부 전극들;
    상기 마스터 칩들의 상기 제 1 표면과 상기 마스터 칩들의 제 2 표면을 서로 전기적으로 연결하는 제 2 관통 전극들;
    상기 마스터 칩들의 상기 제 2 표면에 형성되고 상기 제 1 내부 전극들 각각 과 전기적으로 연결된 제 2 내부 전극들; 및
    상기 제 2 내부 전극들 각각과 상기 기판을 전기적으로 연결하는 외부 단자들을 더 포함하는 것을 특징으로 하는 스택 메모리 장치.
  12. 제 10 항에 있어서, 상기 스택 메모리 장치는
    상기 마스터 칩들의 상기 제 1 표면에 형성된 제 1 내부 전극들;
    상기 마스터 칩들의 제 1 표면에 형성되고 상기 제 1 내부 전극들에 각각 전기적으로 연결된 제 2 내부 전극들; 및
    상기 제 2 내부 전극들 각각을 상기 기판의 일부분과 전기적으로 연결하는 본딩 와이어들을 더 포함하는 것을 특징으로 하는 스택 메모리 장치.
  13. 제 8 항에 있어서,
    상기 슬레이브 칩들 및 상기 마스터 칩들 각각은 멀티 랭크 메모리 모듈의 하나의 랭크를 구성하는 것을 특징으로 하는 스택 메모리 장치.
  14. 제 13 항에 있어서,
    상기 슬레이브 칩들 및 상기 마스터 칩들 중에서 2 개 이상의 메모리 장치들이 멀티 랭크 메모리 모듈의 하나의 랭크를 구성하는 것을 특징으로 하는 스택 메모리 장치.
  15. 제 14 항에 있어서,
    상기 슬레이브 칩들 및 상기 마스터 칩들 각각은 서로 다른 뱅크 그룹을 구성하는 것을 특징으로 하는 스택 메모리 장치.
  16. 제 1 항에 있어서,
    상기 제 1 입출력 회로 및 상기 제 1 메모리 코어는 상기 마스터 칩의 제 1 표면에 형성되며, 상기 슬레이브 칩들은 상기 마스터 칩들의 제 2 표면 위에 적층되는 것을 특징으로 하는 스택 메모리 장치.
  17. 제 16 항에 있어서, 상기 스택 메모리 장치는
    상기 마스터 칩들에 전기적으로 연결된 기판을 더 포함하는 것을 특징으로 하는 스택 메모리 장치.
  18. 제 17 항에 있어서,
    상기 관통 전극들은 상기 슬레이브 칩들 및 상기 마스터 칩들을 관통하고 상기 마스터 칩들의 상기 제 1 표면까지 도달하는 것을 특징으로 하는 스택 메모리 장치.
  19. 제 18 항에 있어서, 상기 스택 메모리 장치는
    상기 마스터 칩들의 상기 제 1 표면에 형성된 제 1 내부 전극들; 및
    상기 제 1 내부 전극들 각각과 상기 기판을 전기적으로 연결하는 외부 단자들을 더 포함하는 것을 특징으로 하는 스택 메모리 장치.
  20. 스택 메모리 장치; 및
    상기 스택 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 스택 메모리 장치는
    상기 스택 메모리 장치의 외부와 인터페이스하기 위한 제 1 입출력 회로 및 제1 메모리 코어를 갖는 적어도 하나의 마스터 칩; 및
    상기 마스터 칩들의 위에 장착되어 있고, 각각 제2 메모리 코어를 갖고, 관통 전극들을 통해 서로 전기적으로 연결되고, 상기 관통 전극들을 통해 상기 마스터 칩들에 전기적으로 연결된 적어도 하나의 슬레이브 칩들을 포함하고,
    상기 제 1 입출력 회로 및 상기 제 1 메모리 코어는 상기 마스터 칩의 제 1 표면에 형성되며, 상기 슬레이브 칩들은 상기 마스터 칩들의 상기 제 1 표면 위에 적층되고, 상기 마스터 칩들은 각각 상기 제 1 입출력 회로로부터 상기 마스터 칩들 및 상기 슬레이브 칩들 각각의 상태 정보를 수신하고 수신된 상태 정보에 응답하여 상기 제 1 입출력 회로를 제어하는 메모리 시스템.
  21. 삭제
  22. 삭제
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