KR101492268B1 - 반도체 디바이스용 인덕터와 그 제조 방법 및 반도체 디바이스의 형성 방법 - Google Patents

Abstract

본 발명에 따른 반도체 디바이스용 인덕터는 기판 상부에 증착되며 제 1 코일 형태로 형성되는 제 1 금속배선을 포함한다. 제 1 코일은 대체로 평판의 수직의 측면을 유지하면서 기판을 가로질러 수평으로 연장된다. 제 2 금속배선은 기판 상부에 증착되며 제 2 코일 형태로 형성된다. 제 2 코일은 제 1 코일과 자기적으로 결합된다. 제 2 코일의 일부는 제 1 코일의 내부로 지향된다. 제 3 금속배선은 기판 상부에 증착되며 제 3 코일 형태로 형성된다. 제 3 코일은 제 1 및 제 2 코일들과 자기적으로 결합된다. 제 3 코일의 일부는 제 2 코일의 내부로 지향된다.

필터, 코일, 커패시터,

Description

반도체 디바이스용 인덕터와 그 제조 방법 및 반도체 디바이스의 형성 방법{AN INDUCTOR FOR A SEMICONDUCTOR DEVICE, A METHOD OF MANUFACTURING AN INDUCTOR, AND A METHOD OF FORMING A SEMICONDUCTOR DEVICE}

본 발명은 일반적으로 전자 디바이스들에 관한 것으로 특히, 필터/다이플렉서(diplexer) 응용에서 결합 공진기로서 사용되는 반도체 디바이스용 인덕터 및 그 제조 방법에 관한 것이다.

인덕터, 커패시터, 컴퓨터 칩 등과 같은 전자 부품들은 광범위한 응용들에서 수요가 점차 늘고 있다. 이러한 부품들에 대한 증가된 전체 필요성과 함께, 부품들의 크기 및 차지하는 공간을 축소하기 위한 경향이 있어왔다. 보다 작은 전자 부품들은 전화 및 포터블 뮤직 플레어 디바이스들과 같은, 보다 작은 전자 디바이스들로까지 수행할 수 있다.

필터/다이플렉서로서 알려진 전자 디바이스들은 집중(lumped) LC 회로망들 또는 분산-선로(distributed-line) 공진기들로 구성된다. 전형적인 LC 형태의 회로들에서 인덕터 부품들은 자기적으로 결합되지 않는다. 게다가, 그러한 인덕터 부품들의 크기는 특히, 휴대폰과 같은 디바이스들에서의 GSM(Global System for Mobile communication) 구현과 같은 저-주파수 응용들에 대해서 보통 큰 편이다.

분산-선로 토폴로지는 각 "선로"의 길이가 동작 주파수의 1/4 파장의 크기가 될 것을 요구한다. 결과적으로, 선로 길이 요건은 분산-선로 토폴로지를 위해 저주파수 응용을 또한 제한한다.

저주파수 응용에서도 사용할 수 있으며, 컴팩트한 설계를 실현시킬 수 있는 유도성 부품에 대한 필요성이 있다. 전자 부품들의 반도체 디바이스들로의 집적화를 고려하는 현재의 반도체 기술과의 호환성으로부터 이득을 얻을 수 있을 것이다.

상기 과제를 해결하기 위하여 본 발명은, 반도체 디바이스용 인덕터로서, 기판 상부에서 증착되고, 평편한 수직의 측면을 유지하면서 상기 기판을 가로질러 수평으로 연장되는 제 1 코일의 내부로 지향되는 제 1 금속 배선; 상기 기판 상부에 증착되고, 상기 제 1 코일에 자기적으로 결합되는 제 2 코일 내부로 지향되되, 상기 제 2 코일의 일부분이 상기 제 1 코일 내부로 지향되는 제 2 금속 배선; 및 상기 기판 상부에 증착되고, 상기 제 1 코일과 제 2 코일에 자기적으로 결합되는 제 3 코일 내부로 지향되되, 상기 제 3 코일의 일부분이 상기 제 2 코일 내부로 지향되고, 상기 제 1 코일, 제 2 코일 및 제 3 코일의 각각이 제 1 단부에서 접지에 결합되는 제 3 금속 배선;을 포함하는 반도체 디바이스용 인덕터를 제공한다.
이때, 상기 기판은 구조적인 지지를 위한 실리콘, 유리 또는 세라믹 기판을 포함하는 것에도 그 특징이 있다.
게다가, 상기 제 1 코일, 제 2 코일 및 제 3 코일은 상기 반도체 디바이스의 일부분을 포함하는 것에도 그 특징이 있다.
뿐만 아니라, 상기 제 1 코일은 직사각형 단면 또는 원형 단면을 갖는 것에도 그 특징이 있다.
더불어, 상기 제 1 코일, 제 2 코일 및 제 3 코일 각각은 상기 제 1 단부의 접지와 결합되는 것에도 그 특징이 있다.
이와 함께, 상기 기판 상부에 증착되고, 제 2 단부에서 상기 제 1 코일, 제 2 코일 및 제 3 코일의 각각에 결합되는 커패시터 디바이스를 더 포함하는 것에도 그 특징이 있다.
나아가, 상기 제 1 코일의 제 2 단부는 상기 제 2 코일의 제 2 단부 사이의 각도로 지향되는 것에도 그 특징이 있다.
또한, 본 발명은 반도체 디바이스용 인덕터를 제조하기 위한 방법으로서, 기판 상부에 증착되고, 평편한 수직의 측면을 유지하면서 상기 기판을 가로질러 수평으로 연장되는 제 1 코일의 내부로 지향되는 제 1 금속 배선을 제공하는 단계; 상기 기판 상부에 증착되고, 상기 제 1 코일에 자기적으로 결합되는 제 2 코일 내부로 지향되되, 상기 제 2 코일의 일부분이 상기 제 1 코일 내부로 지향되는 제 2 금속 배선을 제공하는 단계; 및 상기 기판 상부에 증착되고, 상기 제 1 코일과 제 2 코일에 자기적으로 결합되는 제 3 코일 내부로 지향되되, 상기 제 3 코일의 일부분이 상기 제 2 코일 내부로 지향되고, 상기 제 1 코일, 제 2 코일 및 제 3 코일의 각각이 제 1 단부에서 접지에 결합되는 제 3 금속 배선을 제공하는 단계;를 포함하는 반도체 디바이스용 인덕터의 제조 방법을 제공한다.
여기서, 상기 기판은 구조적 지지를 위한 실리콘, 유리, 또는 세라믹 기판을 포함하는 것에도 그 특징이 있다.
게다가, 상기 제 1 코일, 제 2 코일 및 제 3 코일은 반도체 디바이스의 일부분을 포함하는 것에도 그 특징이 있다.
뿐만 아니라, 상기 기판 상부에 증착되고, 제 2 단부에 상기 제 1 코일, 제 2 코일 및 제 3 코일의 각각에 결합되는 커패시터 디바이스를 제공하는 단계를 더 포함하는 것에도 그 특징이 있다.
나아가, 상기 제 1 코일의 제 2 단부는 상기 제 2 코일의 제 2 단부 사이의 각도로 지향되는 것에도 그 특징이 있다.
그리고, 본 발명은 반도체 디바이스를 형성하는 방법으로서, 기판을 제공하는 단계; 표피 깊이(skin depth)보다 두꺼운 두께를 갖는 제 1 코일 구조를 상기 기판 위에 형성하는 단계; 및 표피 깊이(skin depth)보다 두꺼운 두께를 갖는 제 2 코일 구조를 상기 기판 위에 형성하는 단계;를 포함하되, 상기 제 1 코일 구조의 제 1 단부가 상기 제 2 코일 구조의 제 1 단부에 대하여 90°의 각도로 배치되는 반도체 디바이스의 형성 방법을 제공한다.
게다가, 상기 제 1 코일 구조의 제 2 단부는 상기 제 2 코일 구조의 제 2 단부에 대하여 90°의 각도로 배치되는 것에도 그 특징이 있다.

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본 발명에 따른 코일 구조들은 상당히 감소된 크기 및 풋프린트에서 통상의 필터링 및 다이플렉싱 기능을 제공한다.

본 발명은 도면들을 참조로 다음 설명의 하나 이상의 실시 예들에서 설명한다. 도면들에서 유사한 도면부호들은 동일 또는 유사한 요소들을 나타낸다. 본 발 명이 본 발명의 목적들을 성취하기 위한 최선의 실시예로 설명하지만, 첨부된 청구항들에 의해 한정되는 바와 같은 본 발명의 요지 및 범위 및 다음의 공개 및 도면들에 의해 지지되는 바와 같은 그 동등물들 내에 포함될 수 있는 것과 같이, 그 택일, 변형, 및 동등물들을 포함하고 있는 것을 의미한다는 것을 당업자라면 이해할 것이다.

도 1로 돌아가서, 분산 선로 방법론과 협조하는 종래 기술의 예시적인 다이플렉서 토폴로지(10)가 도시되어 있다. 콤-선로(comb-line) 전송 필터(12) 및 콤-선로 수신 필터(14)는 전극들(54 및 56)을 통해 도시된 바와 같이, 전송기(16) 및 수신기(18) 각각과 그리고 안테나(20)와 결합된다. 전송 필터(12)는 3개의 스트립(strip) 선로 공진기들(22, 24, 26)을 포함한다. 마찬가지로, 도시된 바와 같이, 수신 필터(14)는 3개의 스트립 선로 공진기들(28, 30, 32)을 포함한다.

커플링 커패시터(34)는 커플링 전극 및 스트립 선로 공진기 전극 사이에 형성되며, 안테나 단자(52)를 통해 안테나(20)와 전기적으로 연결된다. 마찬가지로, 커플링 커패시터(44)는 수신 필터(14)에 도시된 바와 같이, 배치된다. 스트립 선로 공진기들은 로딩 커패시터들(38, 40, 42, 46, 48, 및 50)에 의해 공진 주파수가 낮아진다. 스트립 선로 공진기들(22, 24, 및 26)은 도시된 바와 같이, 자기적으로 결합된다.

토폴로지(10)는 필터링 기능성을 수행하기 위해 분산-선로 방법을 이용하기 때문에, 각 디바이스의 동작 주파수가 보다 낮은쪽으로 이동함에 따라 부품에 크기를 부가시키는 앞서 설명한 선로 길이 요건으로 인해, 저주파수(예컨대, 2기가헤르 즈 미만) 응용들로 한정된다.

도 2는 택일적, 집중 LC 회로 부품 방법과의 협조를 설명하기 위해 종래 기술의 예시적인 다이플렉서 토폴로지(64)를 도시한 도면이다. 적층(laminate: 70)은 왼쪽 및 오른쪽 단부들 상에 제공된 전송기 단자 전극(66) 및 수신기 단자 전극(68)을 각각 갖는다. 안테나 단자 전극은 적층(70)의 뒷 표면 상에 제공되는 접지 단자 전극들(72 및 76) 사이에 배치되는 것으로 도시되어 있다. 접지 단자 전극들(74 및 78)은 앞 표면 상에 제공된다.

도 3은 2개의 대역 통과 필터들(예컨대, BPF1 및 BPF2)을 포함하는 도 2에 도시된 종래 기술의 적층 형 듀플렉서(duplexer) 토폴로지(64)의 등가인 전자 회로를 도시한 도면이다. 각 대역 통과 필터는 9개의 LC 부품들(예컨대, C1, L1;C2, L2;등)과 협조한다. 토폴로지(64)는 저주파수 응용들에 이용될 수 있지만, 각 토폴로지의 크기 및 풋프린트(footprint)가 다시 과중하게 넓어진다. 또한, 인덕터 서브콤포넌트들(L1, L2, L3, L4, L5 및 L6)은 자기적으로 결합되지 않는다.

본 발명은 설명한 집중 LC 및 분산-라인 종래 기술 구현들 중 하나에서 알 수 있는 바와 같이, 통상의 기술을 이용하여 그 크기가 보통 보다 넓어지는 콤펙트 디자인을 성취한다. 일련의 튜브 구조들은 기판 상에 증착되어 코일 구조로 형성된다. 특정 응용에 적합하도록 코일 구조는 다양한 방식으로 개조될 수 있다. 코일 구조들은 보다 작은 크기 및 풋프린트를 이용하는 종래 기술에서 앞서 보여준 필터링 및 다이플렉싱 기능성을 수행할 수 있도록, 도시되는 바와 같이, 기판을 이용하는 커패시터와 같은 다른 소형화된 전자 부품들과 함께 용이하게 집적될 수 있다.

일련의 코일 구조들은 설명하겠지만, 실리콘 및 반도체 기술들을 이용하는 집적 수동 디바이스들(IPD)의 설계를 위해 사용될 수 있다. 개별적인 코일 구조들은 일련의 집적 코일 구조들로 결합될 수 있다. 일련의 코일 구조들은 둘, 셋, 넷 또는 그 이상의 단일 코일 구조들을 포함할 수 있다. 집적 코일 구조들은 자기적으로 함께 결합된 나선형 인덕터 디바이스들을 형성한다. 단일 코일 구조로부터 유도성 특성을 넘어, 일련의 집적 코일 구조는 보다 콤팩트한 설계의 실현을 돕는 연관된 상호 인덕턴스를 갖는다. 게다가, 코일 구조들은 제조에 능률적이고 비용에서 효과적이다.

도 4로 돌아가서, 다수의 코일 구조들(82)의 개념적인 도형이 도시되어 있다. 3개의 코일 구조들이 도시되어 있지만, 또한 둘, 셋, 또는 그 이상의 코일 구조들이 주어진 구현에서 실현될 수 있다. 코일 구조들(84, 86 및 88)이 기판 위에 금속 튜브-형 구조들을 증착(depositing)시킴으로써 형성된다.

금석 튜브-형 구조들 또는 "튜브들"은 도시된 바와 같이, 원형의 형상으로 배열될 수 있다. 또한, 튜브들은 특정 필요에 적합하도록 8변형의 기하학적인 디자인과 같은, 다른 기하학적인 패턴들로 구성될 수 있다. 튜브 구조들은 정사각형, 원형, 또는 직사각형의 단면을 가질 수 있다. 일 실시 예에서, 일 실시 예에서, 부가적인 금속들 및 금속 합금 재료들이 요구에 따라 사용될 수 있지만, 튜브 구조들은 구리(Cu) 또는 구리 합금 금속 재료로 구성된다. 튜브들은 금속화 공정으로 증착될 수 있으며, 그에 따라, 튜브 구조들은 또한 "금속화(metallizations)"로서 언급할 수 있다. 코일 구조들(82)는 상호 자기적으로 결합된다.

코일들(84, 86 및 88)은 전극과 같은 기능을 제공하기 위해 개조될 수 있는 각각의 단부들(90, 92 및 94)을 포함한다. 단부들(90, 92 및 94)은 도시된 바와 같이, 배치될 수 있다. 본 설명에서, 단부(92)를 갖는 코일(86)은 단부(90)를 갖는 코일(84)에 대해 90도 회전된다. 유사하게, 단부(94)를 갖는 코일(88)은 단부(92)를 갖는 코일(86)에 대해 90도 그리고 단부(90)를 갖는 코일(84)에 대해 180도 회전된다. 코일들(84, 86, 및 88)은 다양한 실시 예들에서 0 및 360도 사이의 각도들을 유사하게 갖도록 회전시킬 수 있다. 다르게 표현하면, 코일들(84, 86, 및 88)은 다른 코일에 대해 어떠한 각도로 있을 수 있다. 또한, 몇 개의 코일들(예컨대, 2, 3, 4 또는 그 이상)이 다양한 실시 예들에서 결합될 수 있다.

도 5를 참조하면, 다수의 코일 구조들과 협조하는 필터 디바이스(100)의 대략적인 도형이 도시되어 있다. 디바이스(100)는 6개의 커패시터들 및 3개의 콤팩트 코일 구조들로 구성되어 있다. 제 1 커패시터(C13)는 입력 단자(102) 및 출력 단자(104) 사이에 결합된다. 코일들(106, 108, 110)은 제 1 단부에서 접지(112)에 결합된다. 또한, 코일들(106, 108, 110)은 점선(114)으로 도시된 바와 같이, 자기적으로 결합된다. 커패시터들(C1, C2, 및 C3)은 노드들(116, 118 및 120)에서 코일들(106, 108, 110)과 결합되며, 도시된 바와 같이, 접지(122)와 결합된다. 최종적으로, 커패시터들(C12 및 C23)은 도시된 바와 같이, 노드들(118 및 120) 사이에 직렬로 결합된다. C13은 도시된 바와 같이, 노드들(124 및 126)에서 입력 단자(102) 및 출력 단자(104) 사이에 결합된다.

일 실시예에서, C12 및 C23의 커패시턴스가 10pF(picofarad) 및 C13의 커패 시턴스가 2.62pF인 반면, C1, C2, 및 C3의 커패시턴스는 1pF이다. 그러나, 당업자라면 이해할 수 있는 바와 같이, 도시된 커패시터들의 커패시턴스들은 특정 응용에 적합하도록 그리고 적절한 필터 반응을 제공해야 한다는 관점에서 가변될 수 있다.

도 6은 배치도에서 본 발명의 코일 구조의 실시 예와 협조하는 필터 디바이스를 도시한 도면이다. 도시된 다양한 서브콤포넌트들은 입력 단자(102) 및 출력 단자(104)를 포함하여, 도 5로부터의 적절한 도면 번호들을 공유한다. 코일들(106, 108, 110)은 도시된 바와 같이, 배치된다. 코일(106)의 일부분은 코일(108)의 안쪽으로 배치된다. 유사하게, 코일(108)의 일부분은 코일(110)의 안쪽으로 배치된다. 또한, 코일들(106, 108, 110)은 자기적으로 결합된다.

코일들(106, 108, 110)은 제 1 단부에서 도시된 바와 같이, 접지 바(112)에 각각 결합된다. 커패시터들(C12 및 C23)은 노드(116)를 통해 함께 결합된다. 유사하게, 커패시터들(C1, C2, 및 C3)은 접지 바(112) 및 노드들(116, 118 및 120) 사이에 결합된다. 노드들(124 및 126)은 커패시터(C13) 및 입력(102) 및 출력(104) 사이에서 도시된 바와 같이 결합된다.

다양한 커패시터들, 리드들, 접지 바 구조들뿐 만 아니라, 코일들(106, 108, 및 110)은 대체적으로 평탄한 수직의 측면을 유지하면서, 기판 상부에 증착되고, 기판을 가로질러 수평으로 연장된다. 도 7은 3차원 도면으로 도 6에 도시된 레이아웃을 도시한 도면이다. 또한 여기서, 도 5 및 6로부터의 각 도면 번호들이 사용되었다. 리드들을 다양한 커패시터들(예컨대, 커패시터(C12))과 연결시키는 입력 단자(104) 및 출력 단자(104)가 기판(127) 위에 증착된다. 코일들(106, 108, 110), 접지 바(112), 및 다양한 커패시터 구조들이 단자들(102 및 104) 위에 증착된다. 코일들(106, 108 및 110)은 도시된 바와 같이, 기판(127)을 가로질러 수평으로 연장된다.

앞서 설명한 바와 같이, 코일들(106, 108 및 110)은 다른 것 소위 "IPD(integrated passive devices)"와 호환되는 유도성 디바이스를 형성할 수 있다. 저항들, 커패시터들, BALUN들, 트랜시버들(transceivers), 수신기들 및 그 밖의 상호 연결들을 포함하여, 인덕터 또는 피터 디바이스와 같은 다양한 수동 디바이스들이 기판(127)과 같은 기판상에 배치된다. 기판(127)은 실리콘, 유리, 적층, 또는 세라믹 재료들을 포함할 수 있다.

설명한 바와 같이, 인덕터 또는 필터 디바이스의 집적은 다이 크기, 무게, 상호 연결의 수 및 시스템 보드 공간 요건들의 상당한 감소를 제공하는, 높은 성능의 시스템 레벨 솔루션으로 귀착되며, 많은 응용들에 사용될 수 있다.

특정 응용들에 적용시키기 위해 코일들(106, 108 및 110)을 포함하는 다양한 필터 설계들을 구축할 수 있다. 필터 설계는 실리콘, PCB(printed circuit board) 또는 LTCC(low-temperature co-fired ceramic) 기술들을 포함하는 상이한 기술들을 기초로 할 수 있다. 또한, 결과로서, 기판(127)은 실리콘 또는 실리콘과 같은 재료들, 적층 재료들, 유리 및 세라믹 재료들과 같은 재료들을 포함할 수 있다.

필터 디바이스(100) 및 동봉 서브콤포넌트뿐 만 아니라 코일들(106, 108 및 110)은 다양한 박막(thin-film) 증착 방법들 및 기술들을 포함하여, 알려진 제조 툴 및 장비의 사용과 협조하여, 당업계에 알려진 재료들, 기술들 및 제조 장비를 이용하여, 구축될 수 있다.

도 8을 참조하면, 코일들(106, 108 및 110)과 협조하는 필터 디바이스(100)에 대한 예시적인 EM(electromagnetic) 응답 곡선이 도시되어 있다. 도 8에는 제어 신호(130) 및 필터링된 신호(132)가 도시되어 있으며, 1.5.GHz 대역에서의 BPF의 성능이 도시되어 있다.

당업자가 예상할 수 있는 바와 같이, 필터링된 신호(132)는 대역 통과 범위의 밖에서는 감쇄된다. 또한, 다른 배제 레밸들을 갖는 넓은 범위의 주파수 곡선들은 필터(100)의 다양한 커패시터 디바이스들의 조절에 의해 성취될 수 있음을 당업자라면 이해할 것이다.

도 9a 및 9b는 3차원 도면으로 코일 구조들을 또한 도시한 도면들이다. 또한, 90도에서 지향되는 전극들(90, 92, 및 94)를 갖는 코일들(84, 86, 및 88)이 도시되어 있다. 도 9b는 높이(H:134), 폭(W:136), 코일 간격(S:138) 및 내부 구명 직경(d:140)을 포함한 다양한 차원의 관점에서 도시한 도면이다.

전자기파가 전도성 재료와 작용할 때, 재료 내의 이동 전하들은 임피닝 필드(impinging field)와 동일한 주파수의 전후로 발진하게 된다. 이들 전하들 보통 전자의 움직임은 그 크기가 전도체의 표면에서 가장 큰 교류의 전류를 만든다. 전류 밀도 대 깊이의 감쇄는 "표피 효과(skin effect)"로서 알려졌다.

소위 "표피 깊이(skin depth)"는 전류가 그 본래 값의 1/e로 떨어지는 거리의 측정치이다. 위상의 점진적인 변화는 크기에서의 변화를 동반하게 되어, 주어진 시간 및 적절한 깊이에서, 전류가 표면에서와는 반대 방향을 흐르게 된다.

표면 깊이는 인가된 파의 주파수에 따라 가변되는 재료의 특성이다. 각각의 표피 깊이는 재료 및 파의 주파수의 상대적인 유전율 및 도전율로부터 연산할 수 있다. 먼저, 재료의 복소수 유전율 ε_C 를 구하면, 식(1)과 같다.

(1)

여기서,

ε=전파 재료의 유전율

ω=파의 각 주파수, 및

σ=전파 재료의 전기 도전율.

일 실시 예에서, 표피 효과를 극복하고 금속 손실을 최소화하기 위해, 코일 구조들(84, 86, 88)의 각 두께를 각 표피 깊이보다 넓게 유지시킨다.

또한, 일 실시예에에서, 구리(Cu)가 코일(88)용 금속 재료로서 사용된다. 8 마이크로미터의 두께는 구리의 표피 두께를 초과한다(구리 금속의 전기 도전율을 고려하여). 5 마이크로미터 보다 큰 두께, 또한 바람직하게는 8 마이크로미터의 두께가 추천된다.

코일(88)의 총 길이는 코일(88)의 동작 주파수와 관련된다. 일 실시예에서, 코일 폭(136)은 8 마이크로미터이다. 코일 높이(134)는 또한 8 마이크로미터이다. 코일 간격(140)은 80 마이크로미터이다. 회전 수(T)는 3이다. 내부 구멍의 직경(140)은 240 마이크로미터이다. 총 면적은 대략 0.7×0.7=0.49㎟이다. 코일(88)에 대한 추정된 인덕턴스는 대략 6.5nH(nanohenry)로 추정된다.

또한, 코일들(86 및 84)뿐 만 아니라, 코일(88)의 다양한 치수들을 상이한 이격 요건들 및/또는 상이한 명세 요건들을 맞추기 위해 컴퓨터 프로그램과 같은 툴들을 이용하여 최대한 활용할 수 있다라는 것을 당업자라면 이해할 것이다.

도 10a는 일 실시예에서, 본 발명과 집적되는 박막 커패시터 설계의 개념을 설명하기 위한 도면이다. 단자 전극들(144 및 148)은 디바이스(142)의 상부 상에 배치된다. 제 1 얇은 금속 또는 금속 또는 금속 합금 재료(146)는 유전체 재료(152)에 의해 분리되며, 바닥 커패시터 판금(146)을 형성한다. 상부 커패시터 판금 구조(150)는 유전체(152)의 위에 증착된다.

도 10b는 기판(160) 위에 증착 및 코일들(106, 108, 또는 110)과 결합될 수 있는 박막 커패시터 디바이스(154)를 도시한 도면이다. 커패시터(154)는 상부 커패시터 판(156) 위에 증착되는 상부 전극들(144 및 148)을 포함한다. 상부 커패시터 판(156)에 비해 얇아 개념적인 목적을 위해 도시하지 않은 유전체 재료(152)는 상기 판(156)을 바닥 판(158)으로부터 분리한다.

도 10c는 설명을 위해 기판(160)을 제거하고, 측면에서 커패시터 디바이스(154)를 도시한 도면이다. 예 A 제조 기술에서, 바닥 커패시터 판(158)은 기판(160) 상부에 증착된다. 박막 유전체(152)는 바닥 판(158)의 상부에 증착된다. 이어, 상부 커패시터 판(156)은 유전체 재료(152) 상부에 증착된다.

부가적인 층이 구조적 지지를 제공하기 위해 상부 판(156) 상부에 형성된다. 제 1 비아(162)는 바닥 전극(144) 및 바닥 판(160) 사이의 전기적 연결성을 고려한다. 전극들(144 및 148)이 이어 형성된다. 당업자가 예상할 수 있는 바와 같이, 코 일들(106, 108 및 110)은 증착 공정에서의 적절한 단계에서 예 A 제조 기술과 일관되게 증착될 수 있다.

도 10d는 보다 넓은 의미에서, 도 10c의 예시적인 측면도를 도시한 도면이며, 전극(144)으로부터 비아(152)를 통해, 판(156) 및 비아(164)를 통해 바닥 판(160)까지 전기적 연결성을 허용하는 제 2 관점의 비아 구조(164)를 포함한다.

일 실시예에서, 예시적인 치수들은 바닥 판(160)에 대해 두께에서 일(1) 마이크로미터를 포함할 수 있다. 비아(164)는 0.2um 두께일 수 있다. 박막 유전체는 0.2um 두께일 수 있다. 상부 판(156)은 0.2um 두께일 수 있다. 비아(162)는 3um 두께일 수 있다. 최종적으로, 전극들(144 및 148)은 8um 두께일 수 있다. 또한, 그러나, 당업자라면 이해할 수 있는 바와 같이, 다양한 부가적인 그리고 상이한 두께들이 특정 응용들 및 구현들을 위해 성취할 수 있을 것이다.

도시된 바와 같이, 기상 상부의 구현에서의 코일(106, 108, 및 110)과 같은 코일 구조들은 상당히 감소된 크기 및 풋프린트에서 통상의 필터링 및 다이플렉싱 기능을 제공한다. 본 발명의 하나 이상의 실시 예들을 상세히 설명하였지만, 그러한 실시 예들에 대한 변형 및 개조를 다음의 청구항들에서 제시한 바와 같이, 본 발명의 범위로부터 벗어남이 없이 실시할 수 있다라는 것을 당업자면 이해할 수 있을 것이다.

도 1은 분산-선로들을 이용하는 예시적인 종래 기술의 다이플렉서 토폴로지를 도시한 도면이다;

도 2 및 3은 집중 LC 회로들을 이용하는 예시적인 종래 기술의 다이플렉서 토폴로지를 도시한 도면이다;

도 4는 예시적인 코일 구조를 도시한 도면이다;

도 5는 코일 구조를 통합하는 예시적인 필터 디바이스의 배선도이다;

도 6은 코일 구조 및 기팡 상부에 증착된 다수의 커패시터 디바이스들과 협조하는 필터 디바이스의 예시적인 레이아웃을 도시한 도면이다;

도 7은 3차원 도면으로 도 6에 도시된 레이아웃을 도시한 도면이다;

도 8은 도 6 및 7에 도시된 필터 디바이스에 대한 예시적인 EM(electromagnetic) 응답을 도시한 도면이다;

도 9a 및 9b는 예시적인 차원들을 포함하여, 예시적인 코일 구조를 도시한 도면들이다;

도 10a는 측면에서 커패시터 디바이스의 개념적인 도면을 도시한 도면이다;

도 10b는 필터 디바이스에 협조된 커패시터 디바이스의 사시도이다;

도 10c는 도 10b의 커패시터 디바이스의 측면도이다; 그리고

도 10d는 도 10b의 커패시터 디바이스의 확대된 측면도이다.

Claims (32)

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15. 반도체 디바이스용 인덕터로서,

    기판 상부에서 증착되고, 평편한 수직의 측면을 유지하면서 상기 기판을 가로질러 수평으로 연장되는 제 1 코일의 내부로 지향되는 제 1 금속 배선;

    상기 기판 상부에 증착되고, 상기 제 1 코일에 자기적으로 결합되는 제 2 코일 내부로 지향되되, 상기 제 2 코일의 일부분이 상기 제 1 코일 내부로 지향되는 제 2 금속 배선; 및

    상기 기판 상부에 증착되고, 상기 제 1 코일과 제 2 코일에 자기적으로 결합되는 제 3 코일 내부로 지향되되, 상기 제 3 코일의 일부분이 상기 제 2 코일 내부로 지향되고, 상기 제 1 코일, 제 2 코일 및 제 3 코일의 각각이 제 1 단부에서 접지에 결합되는 제 3 금속 배선;을 포함하는 반도체 디바이스용 인덕터.
16. 제 15항에 있어서,

    상기 기판은 구조적인 지지를 위한 실리콘, 유리 또는 세라믹 기판을 포함하는 반도체 디바이스용 인덕터.
17. 제 15항에 있어서,

    상기 제 1 코일, 제 2 코일 및 제 3 코일은 상기 반도체 디바이스의 일부분을 포함하는 반도체 디바이스용 인덕터.
18. 제 15항에 있어서,

    상기 제 1 코일은 직사각형 단면 또는 원형 단면을 갖는 반도체 디바이스용 인덕터.
19. 제 15항에 있어서,

    상기 제 1 코일, 제 2 코일 및 제 3 코일 각각은 상기 제 1 단부의 접지와 결합되는 반도체 디바이스용 인덕터.
20. 제 15항에 있어서,

    상기 기판 상부에 증착되고, 제 2 단부에서 상기 제 1 코일, 제 2 코일 및 제 3 코일의 각각에 결합되는 커패시터 디바이스를 더 포함하는 반도체 디바이스용 인덕터.
21. 제 15항에 있어서,

    상기 제 1 코일의 제 2 단부는 상기 제 2 코일의 제 2 단부 사이의 각도로 지향되는 반도체 디바이스용 인덕터.
22. 반도체 디바이스용 인덕터를 제조하기 위한 방법으로서,

    기판 상부에 증착되고, 평편한 수직의 측면을 유지하면서 상기 기판을 가로질러 수평으로 연장되는 제 1 코일의 내부로 지향되는 제 1 금속 배선을 제공하는 단계;

    상기 기판 상부에 증착되고, 상기 제 1 코일에 자기적으로 결합되는 제 2 코일 내부로 지향되되, 상기 제 2 코일의 일부분이 상기 제 1 코일 내부로 지향되는 제 2 금속 배선을 제공하는 단계; 및

    상기 기판 상부에 증착되고, 상기 제 1 코일과 제 2 코일에 자기적으로 결합되는 제 3 코일 내부로 지향되되, 상기 제 3 코일의 일부분이 상기 제 2 코일 내부로 지향되고, 상기 제 1 코일, 제 2 코일 및 제 3 코일의 각각이 제 1 단부에서 접지에 결합되는 제 3 금속 배선을 제공하는 단계;를 포함하는 반도체 디바이스용 인덕터의 제조 방법.
23. 제 22항에 있어서,

    상기 기판은 구조적 지지를 위한 실리콘, 유리, 또는 세라믹 기판을 포함하는 반도체 디바이스용 인덕터의 제조 방법.
24. 제 22항에 있어서,

    상기 제 1 코일, 제 2 코일 및 제 3 코일은 반도체 디바이스의 일부분을 포함하는 반도체 디바이스용 인덕터의 제조 방법.
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27. 제 22항에 있어서,

    상기 기판 상부에 증착되고, 제 2 단부에 상기 제 1 코일, 제 2 코일 및 제 3 코일의 각각에 결합되는 커패시터 디바이스를 제공하는 단계를 더 포함하는 반도체 디바이스용 인덕터의 제조 방법.
28. 제 22항에 있어서,

    상기 제 1 코일의 제 2 단부는 상기 제 2 코일의 제 2 단부 사이의 각도로 지향되는 반도체 디바이스용 인덕터의 제조 방법.
29. 반도체 디바이스를 형성하는 방법으로서,

    기판을 제공하는 단계;

    표피 깊이(skin depth)보다 두꺼운 두께를 갖는 제 1 코일 구조를 상기 기판 위에 형성하는 단계;

    표피 깊이(skin depth)보다 두꺼운 두께를 갖는 제 2 코일 구조를 상기 기판 위에 형성하는 단계를 포함하되,

    상기 제 1 코일 구조의 제 1 단부는 상기 제 2 코일 구조의 제 1 단부에 대하여 90°의 각도로 배치되고, 상기 제 1 코일 구조의 제 2 단부는 상기 제 2 코일 구조의 제 2 단부에 대하여 90°의 각도로 배치되는 반도체 디바이스의 형성 방법.
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31. 제 29항에 있어서,

    상기 제 1 코일과 제 2 코일의 상기 표피 깊이(skin depth)는, 전류가 표면 전류값의 1/e로 감소하는 거리로 정의되는 반도체 디바이스의 형성 방법.
32. 삭제

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